JPH01130398A - 読出し専用メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電気的プログラマブル・リード・オンリ・メ
モリ（以下、ＥＰＲＯＭという）等のような読出し専用
メモリ回路（ＲＯＭ回路）に関するものである。

（従来の技術） 従来、この種の読出し専用メモリ回路としては、特開昭
６１−１８０９９９号公報、及び特開昭６１−２５０８
９７号公報に記載されるものがあった。

これらの公報に記載されているように、続出ｑ専用メモ
リ回路のメモリセル方式としては、例えばＮ４０Ｓトラ
ンジスタで構成されるナンド型（以下、ＮＡＮＤ型とい
う）とノア型（以下、ＮＯＲ型という）とがある。高速
読出しを目的とした場合、ＮＯＲ型の方が有利であるが
、ＮＡＮＤ型に比べてメモリセルの占有面積が大きくな
る。そこで、ＮＯＲ型の変形として、そのＮＯＲ型メモ
リセル構成の例えば７０〜８０％の面積で実現できるＸ
セル方式が提案されている。

Ｘセル方式は本来、２ビット同時読出し方式である。何
故なら、列ラインには同じ行で選択される一対のメモリ
セルのソースが接続され、その−対のメモリセルのドレ
インは前記列ラインに隣接する２つのビットラインにそ
れぞれ接続されているため、前記一対のメモリセルを同
時に選択できるからである。そのため、少なくとも２本
のデータバスが必要となる。このようなＸセル方式を採
用した従来の読出し専用メモリ回路の一構成例を第２図
に示す。

第２図は従来の読出し専用メモリ回路の概略構成図であ
る。この読出し専用メモリ回路は、メモリセルマトリク
ス１０、行アドレスデコーダ２０、列アドレスデコーダ
３０、プルアップ回路４０、マルチプレクサ５０．及び
センス増幅回路６０−１．６０−２を備えている。

メモリセルマトリクス１０は、データを記憶する回路で
あり、交互に配置された複数のビットライン１１−１．
１１−２、及び列ライン１２−１゜１２−２．１２−３
と、これらのビットライン１１−１．１１−２及び列ラ
イン１２−１．１２−２．１２−３にほぼ直交して配置
された複数のｂレイン１３−０〜１３−ｎとを備え、そ
れらの各ビットライン１１−１．１１−２と列ライン１
２−１〜１２−３との間には、Ｎ型ＭＯＳトランジスタ
（以下、ＮＭＯ３という）からなるメモリセル１４−０
１〜１４−０４．１４−１１〜１４−１４．・・・、ｌ
４−ｎ１〜ｌ４−ｎ４がそれぞれ設けられている。各メ
モリセル１４−０１〜ｌ４−ｎ４は、そのソース電極（
以下、単にソースという）が各列ライン１２−１〜１２
−３に、そのドレイン電極（以下、単にトレインという
）が各ビットライン１１−１．１１−２に、そのグー１
〜電極（以下、単にゲートという）が各行ライン１３−
０〜１３−ｎにそれぞれ接続されている。

行アドレスデコーダ２０は、行ライン１３−Ｏ〜１３−
ｎに接続されており、入力されるアドレス信号を解読し
て複数の第１の選択信鳥Ｘ。〜Ｘ　を出力し、その選択
信号Ｘ０〜Ｘｏによって行ライン１３−０〜１３−ｎの
うちの１本だけを選択する回路である。同じく列アドレ
スデコーダ３０は、入力されるアドレス信号を解読し、
ビットライン１１−１．１１−２、及び列ライン１２−
１〜１２−３を選択するための複数の第２の選択信＠Ｙ
１〜Ｙ３を出力する回路である。

プルアップ回路４０は、ビットライン１１−１゜１１−
２、及び列ライン１２−１〜１２−３の−ｈに接続され
、それらのラインを所定電位に持ち上げる回路であり、
複数のＮＭＯ３４１−１〜４１−５で構成されている。

各ＮＭＯ３４１−１〜４１−５は、電源電位Ｖｃｃとビ
ットライン１１−１．１１−２及び列ライン１２−１〜
１２−３との間にそれぞれ接続され、ざらにその各ＮＭ
Ｏ３４１−１〜４１−５のゲートが一定電位ｖ　ｃ　ｏ
′ｎ　ｓに接続されている。マルチプレクサ５０は、ビ
ットライン１１−１．１１−２、及び列ライン１２−１
〜１２−３の他方に接続され、第２の選択信号Ｙ１〜Ｙ
３に基づきビットライン１１−１．１１−２及び列ライ
ン１２−１〜１２−３のいずれか一組を選択する回路で
あり、複数のスイッチ用ＮＭＯ３５１−１〜５１−４及
びプルダウン用ＮＭＯ３５２−１〜５２−３で構成され
ている。各スイッチ用ＮＭＯ３５１−１〜５１−４は第
２の選択信号Ｙ１．Ｙ２．Ｙ２．Ｙ３でそれぞれオン、
オフする機能を有し、そのうちＮＭＯ３５１−１，５１
−２はビットライン１１−１と一方のデータバス７０−
１との間に接続され、ＮＭＯ８５１−３，５１−４はビ
ットライン１１−２と他方のデータバス７０−２との間
に接続されている。また、各プルダウン用ＮＭＯ３５１
−１〜５１−３は、第２の選択信号Ｙ１．Ｙ２．Ｙ３で
それぞれオン、オフする機能を有し、各列ライン１２−
１〜１２−３とグランドとの間にそれぞれ接続されてい
る。

各データバス７０−１．７０−２にそれぞれ接続された
同一の回路構成からなるセンス増幅回路゛６０−１．６
０−２は、選択されたメモリセル１４−０１〜ｌ４−ｎ
４がビットライン１１−１゜１１−２を通して流し出す
電流量の変化をビットライン電圧の変化に変換し、その
電圧を増幅して出力する回路である。センス増幅回路６
０−１は、相補型ＭＯＳトランジスタ（以下、０ＭＯ３
という）で構成され、インバータを構成するＮＭＯ３６
１，６２と負荷用のＰＭＯ３６３，６４とを備え、グラ
ンドと電源電位ＶＣＣとの間にＮＭＯ３６１及びＰＭＯ
８６３が直列接続され、データバス７０−１に接続され
た入力ノードＮ６０と電源電位Ｖｃｃと＋７）ＩＭＩニ
ＮＭＯ５６２及ヒＰＭＯ３６４が直列接続されている。

入力ノードＮ６０はＮＭＯ３６１のゲートに接続され、
そのドレイン側のノードＮ６１がＮＭＯ３６２のゲート
に接続され、ざらにそのＮＭＯ８６２のドレインが出力
ノードＮ６２に接続されている。このようなセンス増幅
回路６０−１では、選択メモリセルがオフの場合、ノー
ドＮ６０とＮ６１の電位差がＮＭＯ３６２のしきい値と
なる状態で平衡している。つまり、ＮＭＯ３６２はオフ
のため、出力ノードＮ６２には電位ｖＣＣが出力される
。選択メモリセルがオンの場合、ノードＮ６０の電位が
ひき下げられることによってノードＮ６１の電位が上が
り、ＮＭＯ３６２がオンとなるため、出力ノードＮ６２
には、ＰＭＯ８６４が流す電流とＮＭＯ３６２及びメモ
リセルの直列オン抵抗とが平衡したところの電位が現れ
る。

以上のように構成される読出し専用メモリ回路において
、例えばメモリセル１４−０１．１４−０２．１４−１
１．１４−１２等を使って一方のセンス増幅回路６０−
１につながったデータバス７０−１の系の読出し動作を
、信号波形図である第３図の実線波形で説明する。他方
のデータバス７０−２の系は、同様の動作をすると考え
ればよい。なお、メモリセル１４−０２，１４−１１゜
１４−１２はしきい値が電源電位ｖＣＣより低く、メモ
リセル１４−０１はしきい値が電源電位ＶＣＣより高く
なるように、データが書込まれているものとする。

まず、第２．第１の選択信＠Ｙ　　　、Ｘｉ　　がｖＣ
Ｇレベル、他の選択信号Ｙ１．Ｙ２　、ｘｏ。

Ｘ２〜Ｘｎがグランドレベルで、非選択の列ライン１２
−１．１２−２及びビットライン１１−１はＮＭＯ３４
１−１〜４１−３がカットオフする電位Ｖ２＝ＶＣＯｎ
Ｓ　　ｖｔとなっている。ここでＶｔは、全てのＮＭＯ
８のしきい値電圧である。

次に、第２の選択信＠Ｙ３．Ｙ２のうちの信号Ｙ３がグ
ランドレベル、信号Ｙ２が■ＣＣレベルとなり、メモリ
セル１４−１２の読出しに移った時、選択された列ライ
ン１２−２はＮＭＯ３５２−２がオンとなることから、
ＮＭＯ３４１−３が流す電流とＮＭＯ３５２−２のオン
抵抗で決まる電（ＯＶ　、となる。この場合、メモリセ
ル１４−１２も列ライン１２−２に電流を流し込むが、
通常ＮＭＯ８４１−３の電流に対して十分小さいので無
視できる。メモリセルは基板効果によるしきい値電圧上
昇係数が大きく、メモリセル１４−１２の電流はソース
となる列ライン１２−２の電位Ｖ１の浮きにより急激に
減少するので、列ライン１２−１〜１２−３に接続され
たプルアップ回路４０を構成するＮＭＯ３４１−１〜４
１−５の相互フンダクタンスｇ□を小さくしなければな
らない。選択されたビットライン１１−１は、センス増
幅回路６０−１が流し込む電流とＮＭＯ３４１−２が流
し込む電流との和が、メモリセル１４−１２が流す電流
と平衡したところで電位■３を維持する。ＮＭＯ３４１
−２が流す電流は、センス増幅回路６０−１の検出電流
を小さくするため、そのＮＭＯ８４１−２のインピーダ
ンスは極力小さくする必要がある。ところで、このとき
非選択の列ライン１２−１の電位ｖ２と選択されたビッ
トライン１１−１の電位■３との間に電位差が生じると
、メモリセル１４−１１を介して列ライン１２−１とビ
ットライン１１−１との間に漏れ電流が流れる。ここで
は、データを出逢まれてしきい値がＶＣＣより高くなっ
たメモリセルを読出す時（これを期待値りの読出しと呼
び、しきい値がＶＣＣより低いメモリセルを読み出すこ
とを期待値Ｈの読出しと呼ぶことにする）のビットライ
ン電位と同じになるよう一定電位ｖｃｏｎｓを設定した
とする。高速読出しを目的とする場合、数ｐＦに及ぶビ
ットライン１１−１゜１１−２の浮遊容量の充放電時間
をできるだけ短くするため、そのビットライン１１−１
．１１−２の電位変化は期待値Ｈの読出し時と期待値り
の読出し時とで１００ｍＶ程度に抑えるのが普通である
。つまり、メモリセル１４−１１のドレイン・ソース間
電圧が１００ｍＶ程度であるので、漏れ電流は選択メモ
リセル１４−１２の電流に対して十分に小さいため、セ
ンス増幅回路６０−１の検出電流に対する影響はない。

最後に、第１．第２の選択信号Ｘ１．ｙ２がグランドレ
ベル、第１．第２の選択信号Ｘ。、ＹｌがｖＣＣレベル
になり、メモリセル１４−０１の読出しに移ったとき、
列ライン１２−１はＮＭＯ３５２−１がオンすることに
より電位■１となり、非選択となった列ライン１２−２
はＮＭＯ８５２−２がオフすることによって非選択時の
電位Ｖ２へと遷移し始める。このとき、メモリセル１４
−０２は非選択でありながら、列ライン１２−２の電位
がビットライン１１−１の電位近く上がるまでビットラ
イン１１−１から列ライン１２−２へと電流を流し続け
、そのビットライン１１−１が期待値りの読出し時の電
位ｖ２に上がるのを妨げる。つまり、選択から非選択へ
と状態が移った列ライン１２−１〜１２−３は、速やか
に非選択時の電位Ｖ２に戻す必要がある。選択されたメ
モリセル１４−０１はオンしないので、電流パスのなく
なったビットライン１１−１は期待値りの読出し時の電
位■２となる。

（発明が解決しようとする問題点） しかしながら、上記構成の読出し専用メモリ回路では、
次のような問題点があった。

（１）　従来のプルアップ回路４０では、非選択のビッ
トライン電位及び列ライン電位が、ＮＭＯ３４１−１〜
４１−５のサブスレッショルド電流により設定値以上に
上がってしまい、アドレスが長い時間変わらない状態、
例えば長いスタンバイ状態を経た侵の期待値Ｈの読出し
時のビットライン電位遷移に余分な時間がかかる。しか
も、プルアップを設定するための一定電圧ｖｃｏｎｓと
読出し時のビットライン電位との間に整合性がないため
、高速読出しを実現することが困難であった。さらに、
期待値Ｈの読出し時、ビットライン１１−１．１１−２
に接続されたプルアップ用のＮＭＯ８４１−１〜４１−
５の電流は、センス増幅回路６０−１．６０−２の検出
電流を小さくし、それによって読出しマージンが低下す
るという問題もあった。

すなわち、読出し動作時において、プルアップ用のＮＭ
Ｏ３４１−１〜４１−５とプルダウン用のＮＭＯ３５２
−１〜５２−３とにより形成される分電圧が、メモリセ
ル１４−０１〜１４−ｎ４のソースに印加され、基板効
果（バックバイアス効果）が与えられる。そのため、メ
モリセル１４−０１〜ｌ４−ｎ４の相互コンダクタンス
ｑｍが低ドし、それによって読出し速度が低下すると共
に、読出しマージンが低下するという問題点があった。

（２）　読出し動作において列ライン１２−１〜１２−
３が選択から非選択に移った時、数ｐＦに及ぶ列ライン
容量をプルアップ回路４０を構成するＮＭＯ８４１−１
，〜４１−５によって充電しなければならない。ところ
が、選択時の列ライン１２−１〜１２−３の電位ｖ１は
、相互コンダクタンスｇ□の悪いメモリセル１４−０１
〜ｌ４−ｎ４の電流がソース電位の浮きによってさらに
小さくならないようにグランド電位にできるだけ近づけ
る必要があるために、ＮＭＯ３４１−１〜４１−５のｇ
、が制約され、その結果、選択からｕｌＪｌ選択遷移時
ライン１２−１〜１２−３の電位復帰が遅く、高速な電
流センスの障害となっていた。

つまり、読出し動作においであるメモリセルから伯のメ
モリセルを選択する時、プルアップ用のＮＭＯ８４１−
１〜４１−５のｇ、特性に影響されるため、前に選択さ
れたメモリセルの列ラインを高速で高レベル電位■２に
復帰させることが困難であり、それによって動作速度が
遅くなるという問題点があった。

本発明は前記従来技術が持っていた問題点として、メモ
リセルの一低下による読出し速度の低下及び読出しマー
ジンの低下の点と、選択から非選択への遷移時における
列ライン電位の上昇復帰速度が遅い点について解決した
読出し専用メモリ回路を提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、交互に配置され
た複数のビットライン及び列ラインと、このヒツトライ
ン及び列ラインにほぼ直交して配置された複数の行ライ
ンと、前記各列ラインとビットライン間にそれぞれ接続
されゲート電極が前記各行ラインにそれぞれ接続された
複数のメモリセルと、第１の選択信号を出力して前記行
ラインを選択する第１の選択手段と、第２の選択信号を
出力して前記複数の列ラインのうちの少なくとも１つの
列ラインとその列ラインに隣接する前記ビットラインを
同時に選択する第２の選択手段と、選択された前記ビッ
トライン上の信号を検出してそれを増幅するセンス増幅
回路とを備えたＸセル６式の読出し専用メモリ回路にお
いて、読出し時における前記センス増幅回路の入力電位
とほぼ等しい電位を出力する電源手段と、この電源手段
の出力側と前記各列ラインの間に接続され前記第２の選
択信号に基づき選択時にオフ状態及び非選択ＩＫ１にオ
ン状態となる第１のスイッチ手段と、前記７１源手段の
出力側と前記各ビットラインの間に接続され前記第２の
選択信号に基づき選択時にオフ状ｒキ及び非選択時にオ
ン状態となる第２のスイツブ手段とを、設けたものであ
る。

（作　用） 本発明によれば、以上のように読出し専用メモリ回路を
構成したので、同一ビットラインに接続され同一行ライ
ンにより選択される一対のメモリセルのいずれか一方は
、列ラインをグランド電位等の一定電位にすることによ
り、選択される。このようなＸセル方式において、読出
し選択された列ラインは、それに接続された第１のスイ
ッチ手段がオフ状態となるので、電源手段から切り離さ
れると共に、他の非選択の全ての列ラインは、それらに
接続された第１のスイッチ手段がオン状態となるので、
電源手段によってプルアップされる。

このように、選択された列ラインは、電源手段から完全
に切り離されるので、完全にグランド電位等の一定電位
にプルダウンされる。そのため、メモリセルの基板効果
（バックバイアス効果）が解消されてそのメモリセルの
へ低下が防止され、それによって読出し速度の向上と読
出しマージンの向上が図れる。さらに、選択された列ラ
インが第１のスイッチ手段によって完全に電源手段から
切り離されると共に、非選択の列ラインが第１のスイッ
チ手段を通して電源手段で所定の電位にプルアップされ
ているので、他のメモリセルを選択する時、第１のスイ
ッチ手段の一特性に影響ざ゛れずに、選択列ラインを高
速で充電することが可能となる。従って前記問題点を除
去できるのである。

（実施例） 第１図は本発明の実施例を示す読出し専用メモリ回路の
概略構成図であり、従来の第２図中の要素と同一の要素
には同一の符号が付されている。

この続出（）専用メモリ回路は、従来と同様にＸセル方
式のＥＰＲＯＭであり、従来と同様のメモリセルマトリ
クス１０．行アドレスデコーダ２０、列アドレスデコー
ダ３０、マルチプレクサ５０、及びセンス増幅回路６０
−１．６０−２を備える他に、従来のプルアップ回路４
０に代えてプルアップ回路８０及び、電源手段である第
１．第２の内部生成定電圧源９０−１．９０−２が設け
られている。

プルアップ回路８０は、列ライン１２−１〜１２−３を
プルアップする機能とビットライン１１−１．１１−２
をプルアップ機能とを有しており、列アドレスデコーダ
３０から出力される複数の第２の選択信＠Ｙ１〜Ｙ３を
それぞれ反転してその逆位相信号Ｙ１〜Ｙ３を出力する
複数のインバータ８１−１〜８１−３を備え、その各イ
ンバータ８１−１〜８１−３の出力側には、第１のスイ
ッチ手段である列ラインプルアップ用のＮＭＯ３８２−
１〜８２−３のゲートがそれぞれ接続されると共に、第
２のスイッチ手段であるビットラインプルアップ用のＮ
ＭＯ３８３−１゜８３−２．８４−１．８４−２のゲー
トがそれぞれ接続されている。各ＮＭＯ８８２−１〜８
２−３は、その第１の電極（ソースまたはドレイン）が
第１の内部生成定電圧源９０−１の出力ノードＮ９１−
１に共通接続され、その第２の電極（トレインまたはソ
ース）が各列ライン１２−１〜１２−３にそれぞれ接続
されている。また、ＮＭＯ３８３−１と８４−１、ＮＭ
Ｏ３８３−２と８４−２は、それぞれ直列に接続されて
いる。

一方のＮＭＯ８８３−１，８４−１は、その第１の電極
（ソースまたはドレイン）が第２の内部生成定電圧源９
０−２の出力ノードＮ９１−２に、その第２の電極（ド
レインまたはソース）がビットライン１１−１にそれぞ
れ接続されている。同様に、使方のＮＭＯ５８３−２，
８４−２は、その第１の電極（ソースまたはトレイン）
が出力ノードＮ９１−２に、その第２の電極（ドレイン
またはソース）がビットライン１１−２にそれぞれ接続
されている。

第１と第２の内部生成定電圧源９０−１．９０−２は同
一の回路構成であり、読出し時におけるセンス増幅回路
６０−１．６０−２の入力電位とほぼ等しい電位を出力
する回路である。内部生成定電圧源９０−１は、センス
増幅回路６０−１゜６０−２と同様に０ＭＯ３で構成さ
れ、インバータを構成するＮＭＯ３９１，９２、負荷用
の１）ＭＯ３９３、及び抵抗９４を備えている。グラン
ドと電源電位ＶＣＣとの間には、ＮＭＯ３９１及びＰＭ
Ｏ３９３が直列接続されると共に、抵抗９４及びＰＭＯ
８９２が直列接続され、ざらにＮＭＯ８９１のゲートが
ＮＭＯ３９２のソース側にある出力ノードＮ９１−１に
接続され、そのＮＭＯ８９１のドレイン側ノードＮ９０
がＮＭＯ８９２のゲートに接続されている。

ＰＭＯ３９３及びＮＭＯ３９１，９２の接続関係は、セ
ンス増幅回路６０−１．６０−２を構成するＰＭＯ３６
３及びＮＭＯ３６１，６２の接続関係と同じであるので
、ＰＭＯ３９３とＮＭＯ３９１のデイメンジョン比を、
ＰＭＯ３６３とＮＭＯ３６１のデイメンジョン比と同じ
にしておけば、出力ノードＮ９１−１に発生する電位は
期待値りの読出し時のデータバス７０−１．７Ｏ−２（
またはビットライン１１−１．１１−２＞上の電位と定
常状態において同一となる。抵抗９４は、ＮＭＯ５９２
のサブスレッショルド電流による出力ノードＮ９１−１
の電位上昇を防止するための高抵抗であり、ＭｏＳトラ
ンジスタで形成してもよい。第１と第２の内部生成定電
圧源９〇−１，９０−２の出力ノードＮ９１−１．Ｎ９
１−２は、定常状態において同電位である。

以上のように構成される読出し専用メモリ回路の動作を
説明する。なお、動作説明を簡潔にする′ため、例えば
メモリセル１４−０１，１４−０２゜１４−１１．１４
−１２のデータ書込み状態を従来例の動作説明時と同じ
とし、それらのメモリセル１４−０１〜１４−１２の選
択も全く同じ順番で行う。また、期待値りの読出し時の
ビットライン電位は従来例と同じｖ２であるとする。各
ノードの波形は、従来技術との比較のため、第３図中破
線で示す。

いま、第２．第３の選択信号Ｘ　、Ｙ３　はｖｃｃレベ
ル、他の選択信＠Ｘｏ、×２〜ｘｎ。

Ｙｌ、Ｙ２がグランドレベルであるとする。このとき、
選択信号Ｖ”ｉ　、　Ｙ２はＶＣＣレベル、選択ｆ＋＠
♀ａはグランドレベルである。非選択の列ライン１２−
１．１２−２及びビットライン１１−１は、ＮＭＯ３５
２−１，５２−２，５１−１゜５１−２がオフ、ＮＭＯ
８８２−１，８２−２゜８３−１．８４−１がオンであ
るため、出力ノードＮ９１−１．Ｎ９１−２と同電位と
なる。ノードＮ９１−１及びＮ９０の電位は、前述のよ
うに期待値りの読出し時のビットライン電位と同じであ
るから、列ライン１２−１．１２−２及びビットライン
１１−１の電位が■２にプルアップされる。

次に、選択信＠Ｙ　がグランドレベル、選択信号Ｙ２が
ｖＣＣレベルとなり、メモリセル１４−１２の読出しに
移ったとき、選択された列ライン１２−２はＮＭＯ８５
２−２がオン、ＮＭＯ８８２−２はそのゲート人力信゛
号Ｙ　がグランドレベルでオフとなることから、急速に
グランド電位へと遷移する。この場合、メモリセル１４
−１２のソースとなる列ライン１２−２は完全にグラン
ド電位まで下がるため−１そのメモリセル１４−１２の
基板効果によるしきい値上昇はなく、例えばＥＰＲＯＭ
のように行ラインが２層目のポリシリコンで比較的抵抗
が高く、行ライン電工りスピードの遅いデバイスでは、
読出しスピードにおいて有利である。非選択の列ライン
１２−１は、ＮＭＯ３８２−１がオン、ＮＭＯ３５２−
１がオフのままであるから、非選択時の電位Ｖ２を維持
する。ビットライン１１−１は、ＮＭＯ３８３−１，５
１−１がオフ、ＮＭＯ８８４−１，５１−２がオンであ
るため、内部生成定電圧？ｌ１９０−２の出力ノードＮ
９１−２とは電気的に切り離されており、センス増幅回
路７０−１が流し込む電流とメモリセル１４−１２が流
す電流とが平衡したところで電位■４を維持する。例え
ば、前記電位■４を従来例における期待値ト１の読出し
時のビットライン電位ｖ３と同じになるよう設定すると
すれば、同じビットライン電位時にセンス増幅回路６０
−１が供給する電流を従来のプルアップ回路４０からヒ
ツトライン１１−１に流れ込んでいた電流分だけ多くな
る。つまり、センス増幅回路の出力ノードＮ６２はより
低い電位をとることができ、出力撮幅か大きくとれる。

次に、選択信号Ｘ。、ＹｌがＶＣＣレベル、他の選択信
号×１〜Ｘｎ、Ｙ２．Ｙ３がグランドレベルとなってメ
モリセル１４−０１の読出しに移ったとき、選択された
列ライン１２−１はＮＭＯＳ５２−１がオン、ＮＭＯＳ
８２−１はゲート入力信号Ｙ１がグランドレベルである
ことからオフなので、急速にグランド電位へと遷移する
。

非選択となった列ライン１２−２は、ＮＭＯＳ５２−２
がオフ、ＮＭＯＳ８２−２はゲート入力信＠Ｙ２が■Ｃ
Ｃレベルとなることによってオンであるから、内部生成
定電圧源９０−１の出力ノードＮ９１−１を電気的に接
続され、その出力ノードＮ９１−１の電位Ｖ２へと遷移
し始める。従来技術においては、列ライン１２−１〜１
２−３のプルアップ用ＮＭＯ８４１−１〜４１−５がｑ
ｍの制約を受けるため、選択から非選択に状態が移った
列ライン１２−１〜１２−３の非選択時の電位ｖ２への
復帰が遅いという問題があったが、本実施例によれば、
列ライン１２−１〜１２−３に接続されたＮＭＯＳ８２
−１〜８２−３は接続された列ライン１２−１〜１２−
３が選択となったときオフし、その電流によって列ライ
ン１２−１〜１２−３の電位が浮くことはないため、ゲ
ート幅を十分に大きくしてｇ□を大ぎくすることができ
る。つまり、選択から非選択へと状態の移つ゛た列ライ
ン１２−２は、速やかに非選択時の電位■２となり、メ
モリセル１４−１１における漏れ電流は急速に減少する
。ただし、内部生成定電圧源９０−１の出力ノードＮ９
１−１の電位が非選択となった列ライン１２−１〜１２
−３のチャージアップを開始してから終了するまでの変
動を小さく抑えるため、ＮＭＯＳ９２のｑＩＩｌは十分
大きく設計する必要がある。このようにして非選択とな
った列ライン１４−２は、非選択時の電位ｖ２に復帰し
、選択されたメモリセル１４−０１はオンしないので、
電流パスのなくなったビットライン１１−１が急速に期
待値りの読出し時の電位Ｖ２となる。

本実施例では、内部生成定電圧？ｌ１９０−１゜９０−
２を列ラインプルアップ用とビットラインプルアップ用
の２つに分けであるが、これは次のような理由からであ
る。例えば、列ライン１２−２が選択から非選択へと状
態が移る（選択信号Ｙ２がＶＣＣレベルからグランドレ
ベルとなる）タイミングと、列ライン１２−１が非選択
から選択へと状態が移る（選択信号Ｙ１がグランドレベ
ルからｙｃｃレベルとなる）タイミングがずれていて、
瞬時的にＮＭＯＳ８２−１．８２−２゜８３−１．８４
−１が全てオンとなった場合、非選択となった列ライン
１２−２の充電時の僅かな出力ノードＮ９１−１の電位
変動が、例えば出力ノードＮ９１−１とＮ９１−２を接
続した時ビットラインの電位を変動させ、小さなビット
ライン電位振幅を検出する高速読出しの妨げになるの牽
防止するためである。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては１、例えば次のよう
なものがある。１２、 （１）　上記実施例では電源手段を、第１、と第２９内
部生成定電圧源９０−１−．９０−２に分けているが、
例えば、出力ノードＮ９１−１とＮ９１−２を接続した
ノードの浮遊容量が列ライン容量に対して十分に大中け
れば、選択から非選択へと状態が移ったクリライン充電
時の前記ノードの電位変動はほとんどないので、内部生
成定電圧源９０−１．９０−２を共通に用いることもで
きる。このように、内部生成定電圧源を１つにすれば、
回路構成が簡単になる。

（，２）　第１図のセンス増幅回路６０−１．６０−２
、及び内部生成定電圧源９０−１．９０−２は、ｃＩ！
１ｏｓで構成しているが、エンハンスメント型イデプレ
ツ、ジョン型ＭＯＳトランジスタ、＜、ｔ６／ｐ、、、
−ｃ７．Ｓという）等の他の素子で回路を構成してもよ
０６例えば、Ｅ／Ｄ　　ＭＯＳで構成すや場合は、３、
センス増幅回畔６０−１．６０−２及ｑ内部生麻寓電圧
源９０１，９０−２内の負荷用ＰＭＱＳ６４及び、９３
をゲート・ソースを結合ゆたデプレッション型ＭＯＳト
ランジスタに置き換えればよい。　　　　　。

（３）　第１図では、ビットラインプルアップ用の第２
のスイッチ手段を直列接続した２個のＮＭＯ３８３−１
と８４−１．８３−２と８４−２でそれぞれ構成してい
るが、この第２のスイッチ手段は選択された列ラインに
隣接するビットラインのみ内部生成定電圧源９０−２の
出力ノードＮ９１−２と電気的に切り離すのが本来の目
的であるので、例えば、第２の選択信＠Ｙ１〜Ｙ３を入
力とするノア回路（ＮＯＲ回路）の出力をゲート入力と
する１個のＮＭＯ３を内部生成定電圧源９０−２とビッ
トライン１１−１．１１−２間に接続するという回路構
成にしてもよい。

（４）　本発明は、センス回路方式に何ら制約をもたな
いため、ダミーセル等を用いた他のセンス回路を有する
ＲＯＭに適用したり、さらにはマスクＲＯＭや、電気的
再書込み可能なＰＲＯＭ（ＥＥＰＲＯＭ）等の他のＲＯ
Ｍ辷適用することも可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、読出し選
択された列ラインの第１のスイッチ手段がオフ状態にな
ると共に、非選択の列ラインの全ての第１のスイッチ手
段がオン状態になるので、選択された列ラインは電源手
段から完全に切り離されて完全にグランド電位等の一定
電位となる。

そのため、バックバイアス効果が解消されてメモリセル
のｑＩＩｌ低下が防止でき、それによって読出し速度及
び読出しマージンが向上する。さらに、選択された列ラ
インは第１のスイッチ手段によって完全に電源手段から
切り離されるので、他のメモリセルを選択する時に、第
１のスイッチ手段の一特性に影響されずに、選択列ライ
ンを高速に充電することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す続出し専用メモリ回路の
概略構成図、第２図は従来の読出し専用メモリ回路の概
略構成図、第３図は第１図及び第２図の信号波形図であ
る。 １０・・・・・・メモリセルマトリクス、１１−１゜１
１−２・・・・・・ビット線、１２−１〜１２−３・・
・・・・列ライン、１３−Ｏ〜１３−ｎ・・・・・・行
ライン、１４−０１〜ｌ４−ｎ４・・・・・・メモリセ
ル、２０・・・・・・行アドレスデコーダ、３０・・・
・・・列アドレスデコーダ、５０・・・・・・マルチプ
レクサ、５１−１〜５１−４・・・・・・スイッチ用Ｎ
ＭＯ３，５２−１〜５２−３・・・・・・プルダウン用
ＮＭＯ８，６０−１゜６０−２−一・・・・センス増幅
回路、６１．６２・・・・・・ＮＭＯ３，６３，６４・
・・・・・ＰＭＯ８，７０−１゜７０−２・・・・・・
データバス、８０・・・・・・プルアップ回路、８１−
１〜８１−３・・・・・・インバータ、８２−１〜８２
−３．８３−１．８３−２．８４−１゜８４−２・・・
・・・プルアップ用ＮＭＯ３，９０−１゜９０−２・・
・・・・内部生成定電°電源、９１．９２・・・・・・
ＮＭＯ３１９３−−−−−−ＰＭＯ３，ｘｏ−ｘ、−−
−−−−第１の選択信号、Ｙ１〜Ｙ３・・・・・・第２
の選択信号。 出願人代理人　　柿　　本　　恭　　成＋　　　ＶＣＣ
−一−＋＋＋＋　　　＋＋＋＋１゜Ｙ１シ−−−−−−
−０ −息−−−−−−ｍ Ｙｚ　　　　　　、　　０シー　−−−−−’第１図及
び第２図の信号波形図 第３図

Claims (1)

1. 【特許請求の範囲】 １、交互に配置された複数のビットライン及び列ライン
   と、このビットライン及び列ラインにほぼ直交して配置
   された複数の行ラインと、前記各別ラインとビットライ
   ン間にそれぞれ接続されゲート電極が前記各行ラインに
   それぞれ接続された複数のメモリセルと、第１の選択信
   号を出力して前記行ラインを選択する第１の選択手段と
   、第２の選択信号を出力して前記複数の列ラインのうち
   の少なくとも１つの列ラインとその列ラインに隣接する
   前記ビットラインを同時に選択する第２の選択手段と、
   選択された前記ビットライン上の信号を検出してそれを
   増幅するセンス増幅回路とを備えた読出し専用メモリ回
   路において、 読出し時における前記センス増幅回路の入力電位とほぼ
   等しい電位を出力する電源手段と、この電源手段の出力
   側と前記各列ラインの間に接続され前記第２の選択信号
   に基づき選択時にオフ状態及び非選択時にオン状態とな
   る第１のスイッチ手段と、 前記電源手段の出力側と前記各ビットラインの間に接続
   され前記第２の選択信号に基づぎ選択時にオフ状態及び
   非選択時にオン状態となる第２のスイッチ手段とを、設
   けたことを特徴とする読出し専用メモリ回路。 ２、前記電源手段は、前記第１のスイッチ手段側に接続
   される第１の内部生成定電圧源と、前記第２のスイッチ
   手段側に接続される第２の内部生成定電圧源とで構成し
   た特許請求の範囲第１項記載の読出し専用メモリ回路。 ３、前記第１のスイッチ手段は、前記電源手段の出力側
   に接続された第１の電極と、前記列ラインに接続された
   第２の電極と、前記第２の選択信号の逆位相信号が入力
   されるゲート電極とを有するＮ型ＭＯＳトランジスタで
   構成した特許請求の範囲第１項記載の読出し専用メモリ
   回路。 ４、前記第２のスイッチ手段は、前記電源手段の出力側
   と前記ビットラインとの間に直列接続された２個のＮ型
   ＭＯＳトランジスタを有し、それらの各Ｎ型ＭＯＳトラ
   ンジスタのゲートには前記第２の選択信号の逆位相信号
   がそれぞれ入力される特許請求の範囲第１項記載の読出
   し専用メモリ回路。 ５、前記第２のスイッチ手段は、前記第２の選択信号を
   入力するノア回路と、前記電源手段の出力側に接続され
   た第１の電極、前記ビットラインに接続された第２の電
   極、及び前記ノア回路の出力側に接続されたゲート電極
   を有するＮ型ＭＯＳトランジスタとで構成した特許請求
   の範囲第１項記載の読出し専用メモリ回路。 ６、前記センス増幅回路は電位固定能力を有する第１の
   回路手段を備えると共に、前記電源手段は前記第１の回
   路手段と相似形を有する第２の回路手段を備えた特許請
   求の範囲第１項記載の読出し専用メモリ回路。 ７、前記第１および第２の回路手段は、Ｐ型ＭＯＳトラ
   ンジスタを負荷とする２個のＮ型ＭＯＳトランジスタか
   らなるインバータを備えた特許請求の範囲第６項記載の
   読出し専用メモリ回路。 ８、前記第１および第２の回路手段は、デプレッシヨン
   型ＭＯＳトランジスタを負荷とする２個のコンハンスメ
   ント型ＭＯＳトランジスタからなるインバータを備えた
   特許請求の範囲第６項記載の読み出し専用メモリ回路。