JPH01128300A - Nonvolatile memory - Google Patents
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- JPH01128300A JPH01128300A JP62287705A JP28770587A JPH01128300A JP H01128300 A JPH01128300 A JP H01128300A JP 62287705 A JP62287705 A JP 62287705A JP 28770587 A JP28770587 A JP 28770587A JP H01128300 A JPH01128300 A JP H01128300A
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- Read Only Memory (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、紫外線消去型の半導体不揮発性メモリに関し
、特に、ワンタイムプログラム用のＥＰ−ＲＯＭに関す
る。DETAILED DESCRIPTION OF THE INVENTION (A) Field of Industrial Application The present invention relates to an ultraviolet erasable semiconductor nonvolatile memory, and particularly to an EP-ROM for one-time programming.
（ロ）従来の技術
通常、紫外線消去型の半導体不揮発性メモリ（ＥＰ−Ｒ
ＯＭ）は、消去用の窓の設けられたパッケージに組み立
てられ、電気的にプログラムした後も、窓から紫外線を
照射することにより、書き込みと消去を繰り返えし行う
ことができるものである。(b) Conventional technology Usually, ultraviolet erasable semiconductor nonvolatile memory (EP-R
OM) is assembled in a package with an erasing window, and even after electrical programming, writing and erasing can be repeated by irradiating ultraviolet light through the window.
しかし、ＥＰ−ＲＯＭの使用者に於いて、−度書き込み
を行ったら消去する必要のない場合に、消去用の窓の設
けられたＥＰ−ＲＯＭを使用することはコストが高くな
り好ましくない。そこで、消去用窓の設けられていない
パッケージにＥＰ−ＲＯＭチップを収納し、コストを低
下したものが供給されている。これがワンタイムプログ
ラムＥＰ−ＲＯＭ（ＯＴＰＥＰ−ＲＯＭ）と呼ばれるも
のである。However, for EP-ROM users, it is not desirable to use an EP-ROM provided with an erasing window when there is no need to erase data once it has been written, as this increases the cost. Therefore, an EP-ROM chip is housed in a package without an erasing window to reduce the cost. This is called a one-time program EP-ROM (OTPEP-ROM).
従来、ワンタイムプログラムＥＰ−ＲＯＭの場合、パッ
ケージに収納した後は消去ができなくなるので、ウェハ
状態で書き込み特性の検査及び試験等を行い、その後パ
ッケージに収納して出荷していた。Conventionally, in the case of one-time program EP-ROMs, since they cannot be erased after being packaged, write characteristics have been inspected and tested in the wafer state, and then the wafer is packaged and shipped.
（ハ）発明が解決しようとする問題点
しかしながら、ワンタイムプログラムＥＰ−ＲＯＭを使
用者側に於いて、受入れ検査する場合、あるいは、特性
試験する必要性が生じた場合にも、消去ができないので
書き込み特性の試験ができない不都合があった。(c) Problems to be solved by the invention However, even when the user inspects the one-time program EP-ROM for acceptance or when it becomes necessary to perform a characteristic test, it is impossible to erase the one-time program EP-ROM. There was an inconvenience that writing characteristics could not be tested.
（ニ）問題点を解決するための手段
本発明は上述した点に鑑みて創作されたものであり、通
常不揮発性メモリセルの欠陥を救済するために設けられ
た予備の冗長メモリ領域に着目し、メモリ領域の欠陥ア
ドレスを記憶するために不揮発性メモリセルで構成され
た欠陥アドレス記憶手段と、欠陥アドレスがアクセスき
れたとき冗長メモリ領域にアドレス信号を供給するため
のアドレス切換手段と、外部から印加される制御信号に
よって制御され、前記欠陥アドレス記憶手段の不揮発性
メモリに書き込みが為きれている場合に前記制御信号に
基いて前記アドレス切換手段の切換えを制御する制御回
路を備え、メモリ領域に欠陥が無い場合に不必要な冗長
メモリ領域に書き込みを行って特性を検査できるように
したものである。(d) Means for Solving the Problems The present invention was created in view of the above-mentioned points, and focuses on a spare redundant memory area that is usually provided to relieve defects in nonvolatile memory cells. , a defective address storage means composed of non-volatile memory cells for storing a defective address in a memory area; an address switching means for supplying an address signal to a redundant memory area when the defective address is no longer accessible; a control circuit that is controlled by an applied control signal and controls switching of the address switching means based on the control signal when writing to the nonvolatile memory of the defective address storage means is completed; This allows the characteristics to be inspected by writing to unnecessary redundant memory areas when there are no defects.
（ホ）作用
上述の手段によれば、メモリ領域に欠陥が無い場合、所
定アドレスに応答するように欠陥アドレス記憶手段の不
揮発性メモリに書き込みを行い、所定アドレス及び外部
制御信号に基いて冗長メモリ領域を選択して、ここに書
き込みを行い、その特性を検査する。検査終了後は、外
部制御信号により所定アドレスでアクセスされる領域は
、通常のメモリ領域に切換わる。よって、欠陥のないワ
ンタイムプログラムＥＰ−ＲＯＭであれば、パッケージ
に収納された後でも使用者が、冗長メモリ領域を用いて
書き込み特性試験が行える。(e) Effect According to the above means, when there is no defect in the memory area, writing is performed in the nonvolatile memory of the defective address storage means in response to a predetermined address, and the redundant memory is stored based on the predetermined address and an external control signal. Select an area, write to it, and inspect its properties. After the test is completed, the area accessed at a predetermined address by an external control signal is switched to a normal memory area. Therefore, if the one-time program EP-ROM is defect-free, the user can perform a write characteristic test using the redundant memory area even after it is packaged.
（へ〉実施例
第１図は本発明の実施例を示すブロック図である。メモ
リ領域（１）は、ｍＸ１個の紫外線消去型の不揮発性メ
モリセルが配列された通常使用される領域である。冗長
メモリ領域（２）は、メモリ領域（１）の−行分、即ち
ｍ個の不揮発性メモリが配列されて形成され、メモリ領
域（１）に欠陥があった場合、その欠陥がある行のすべ
てを入れ替えることにより救済するものである。行アド
レスデコーダ（３〉は、アドレスデータのうち、行アド
レスに拘わるビットを入力し、メモリ領域（１）の行ア
ドレスを指定する行アドレス信号賢、〜Ｗｎの一木を活
性化するものであり、その出力は切換回路り４）に印加
きれる。切換回路（４）は、通常、行アドレスデコーダ
〈３）から出力される行アドレス信号ｙ１〜Ｗｎをその
ままメモリ領域（１〉に印加するが、メモリ領域（１）
に欠陥がある場合、その欠陥アドレスがアクセスされた
ときに、その行アドレス信号を冗長メモリ領域（２）に
出力するものである。この切換回路（４）は、外部制御
信号、例えば、テスト信号ＴＥが印加される制御回路（
５〉によって、その切換えが制御される。(F) Embodiment FIG. 1 is a block diagram showing an embodiment of the present invention.Memory area (1) is a normally used area in which m×1 ultraviolet erasable nonvolatile memory cells are arranged. The redundant memory area (2) is formed by arranging - rows of memory area (1), that is, m nonvolatile memories, and if there is a defect in the memory area (1), the redundant memory area (2) is formed by arranging - rows of memory area (1), that is, m nonvolatile memories. The row address decoder (3) inputs the bits related to the row address of the address data, and outputs the row address signals (1, 2) that specify the row address of the memory area (1). ~Wn, and its output is applied to the switching circuit 4).The switching circuit (4) normally activates the row address signals y1 to Wn output from the row address decoder 3). is applied as is to the memory area (1), but the memory area (1)
If there is a defect in the row address signal, the row address signal is output to the redundant memory area (2) when the defective address is accessed. This switching circuit (4) is connected to a control circuit (4) to which an external control signal, for example, a test signal TE is applied.
5> controls the switching.
欠陥アドレス記憶回路（６）は、メモリ領域（１〉や冗
長メモリ領域（２）の不揮発性メモリセルと同じものが
使用され、本実施例の場合には、メモリ領域（１）の行
の数と等しい数の不揮発性メモリセルが行アドレスデコ
ーダ（３）の出力に対応して設けられている。また、欠
陥アドレス書き込み制御回路（７）は、外部から印加さ
れる欠陥アドレス書き込み制御信号ＲＷＥに基いて、行
アドレスデコーダ（３）から出力される行アドレス信号
で指定される欠陥アドレス記憶回路（６）内の不揮発性
メモリセルに書き込みを行うものである。The defective address storage circuit (6) uses the same nonvolatile memory cells as the memory area (1) and the redundant memory area (2), and in the case of this embodiment, the number of rows in the memory area (1) A number of nonvolatile memory cells equal in number to Based on this, data is written to the nonvolatile memory cell in the defective address storage circuit (6) specified by the row address signal output from the row address decoder (3).
一方、制御回路（５）は、外部から印加きれるテスト信
号ＴＨによって切換回路（４）を制御するものである力
釈その制御形態は、欠陥アドレス記憶回路（６〉の不揮
発性メモリセルの書き込み状態によって異なっている。On the other hand, the control circuit (5) controls the switching circuit (4) using a test signal TH that can be applied from the outside. It varies depending on the
即ち、欠陥アドレス記憶回路（６）の書き込みが為され
ていない状態では、テスト信号ＴＥの回加に拘わらず、
行アドレスデコーダ（３）の出力をメモリ領域（１）の
行アドレスに出力し、欠陥アドレス記憶回路（６）の書
き込みが行われている状態では、テスト信号ＴＥが“Ｌ
”レベルのとき行アドレスデコーダ（３）の出力をメモ
リ領域＜１）に出力し、テスト信号ＴＥが“Ｈ１ルベル
のとき冗長メモリ領域（２）に行アドレスデコーダ（３
〉の出力を印加するように、切換回路（４）を制御する
。That is, in a state where writing is not performed in the defective address storage circuit (6), regardless of the repetition of the test signal TE,
When the output of the row address decoder (3) is output to the row address of the memory area (1) and the defective address storage circuit (6) is being written, the test signal TE is "L".
" level, the output of the row address decoder (3) is output to the memory area <1), and when the test signal TE is "H1 level, the output of the row address decoder (3) is output to the redundant memory area (2).
The switching circuit (4) is controlled so as to apply the output of >.
尚、第１図に示された実施例では、不揮発性メモリセル
の読み出し回路、書き込み回路、及び、列デコーダ等は
省略されている。In the embodiment shown in FIG. 1, the read circuit, write circuit, column decoder, etc. of the nonvolatile memory cell are omitted.
第２図に、切換回路（４）、制御回路（５）、欠陥アド
レス記憶回路（６）の具体的な回路図を示し説明する。FIG. 2 shows a specific circuit diagram of the switching circuit (4), the control circuit (5), and the defective address storage circuit (6), and will be described.
第２図に示された回路は、行アドレス信号の一本分の回
路であり、この回路が各々の行アドレス信号に対して設
けられている。切換回路（４）は２個のＰチャンネルＭ
ＯＳ Ｆ ＥＴ（８）（９）とインバータ（１０）とか
ら成り、行アドレスデコーダ（３）からの行アドレス信
号Ｗｉが、Ｍ ＯＳ Ｆ Ｅ Ｔ （８）（９）（７）
共通接続点（ｂ）に印加され、ＭＯＳＦＥＴ（８）の他
端はメモリ領域（１）に接続され、ＭＯＳＦＥＴ（９）
の他端は、他の行アドレスのものと一木にまとめられて
冗長メモリ領域（２）に接続きれる。The circuit shown in FIG. 2 is a circuit for one row address signal, and this circuit is provided for each row address signal. The switching circuit (4) has two P channels M
It consists of OS FET (8) (9) and an inverter (10), and the row address signal Wi from the row address decoder (3) is converted into MOSFET (8) (9) (7).
The voltage is applied to the common connection point (b), the other end of MOSFET (8) is connected to the memory area (1), and the other end of MOSFET (9) is connected to the memory area (1).
The other end is grouped together with other row addresses and connected to the redundant memory area (2).
制御回路（５〉は、外部端子（１１）から入力されるテ
スト信号ＴＥと行アドレス信号Ｗｉが印加されたＡＮＤ
ゲート（１２〉と、ＡＮＤゲート（１２）の出力が印加
きれたＮチャンネル型のＭＯＳ Ｆ ＥＴ（１３）及び
Ｐチャンネル型のＭＯＳ Ｆ ＥＴ（１４）と、ＭＯＳ
ＦＥＴ（１３）とＭＯＳ Ｆ ＥＴ（１４）間に直列接
続された抵抗（１５）と、ＭＯＳ Ｆ ＥＴ（１４）と
抵抗（１５）の接続点（ａ）の電圧と行アドレス信号Ｗ
ｉが印加されたＡＮＤゲート（１６）とから構成され、
ＡＮＤゲート（１６）の出力が切換回路（４）のＭＯＳ
ＦＥＴ（８）及び（９）を制御している。欠陥アドレス
記憶回路（６）は、Ｎｆキャンル型のフローティングゲ
ートＭＯ３ＦＥＴ（１７）で構成された不揮発性メモリ
セルであり、制御回路（５）のＭＯＳ Ｆ ＥＴ（１４
）に並列接続され、コントロールゲートにはＡＮＤゲー
ト（１２）の出力がインバータ（１８）（１９）を介し
て印加きれると共に欠陥アドレス書き込み制御回路（７
）から書き込み電圧が印加されるようになっている。欠
陥アドレス書き込み制御回路（７）は、欠陥アドレ７一
ス書き込み制御信号ＲＷＥと行アドレス信号Ｗｉに基い
て、高電圧発生回路（図示せず）から出力される書き込
み電圧ＨＶをフローティングゲートＭＯＳ Ｆ Ｅ Ｔ
（１７）のコントロールゲートに印加する。即ち、欠陥
アドレス書き込み制御信号ＲＷＥによって書き込みが指
示された場合、“Ｈ”ルベルになっている行アドレス信
号に対応したフローティングゲートＭＯＳ Ｆ ＥＴ（
１７）に書き込みが為されるのである。The control circuit (5> is an AND circuit to which the test signal TE input from the external terminal (11) and the row address signal Wi are applied.
The gate (12), the N-channel type MOS FET (13) to which the output of the AND gate (12) is applied, the P-channel type MOS FET (14), and the MOS
The resistance (15) connected in series between the FET (13) and the MOS FET (14), the voltage at the connection point (a) between the MOS FET (14) and the resistance (15), and the row address signal W
It consists of an AND gate (16) to which i is applied,
The output of the AND gate (16) is the MOS of the switching circuit (4)
Controls FETs (8) and (9). The defective address storage circuit (6) is a non-volatile memory cell composed of an Nf cancel type floating gate MO3FET (17), and is a non-volatile memory cell composed of an Nf cancel type floating gate MO3FET (17).
), and the output of the AND gate (12) is applied to the control gate via the inverter (18) (19), and the defect address write control circuit (7) is connected in parallel to the control gate.
), the write voltage is applied. The defective address write control circuit (7) converts the write voltage HV output from the high voltage generation circuit (not shown) to the floating gate MOS F E based on the defective address 7 write control signal RWE and the row address signal Wi. T
(17) is applied to the control gate. That is, when writing is instructed by the defective address write control signal RWE, the floating gate MOS FET (
17) is written.
次に、第２図に示された回路の動作を説明する。Next, the operation of the circuit shown in FIG. 2 will be explained.
先ず、フローティングゲートＭ ＯＳ Ｆ Ｅ Ｔ（１
７）に書き込みが為きれていない場合、ブローティング
ゲートＭＯＳ Ｆ ＥＴ（１７）は、通常のＭＯＳＦＥ
Ｔと同様に、ゲートに“Ｈ”レベルが印加きれたときオ
ンし、“１．１ルベルが印加きれたときオフする。この
とき、テスト信号ＴＥが“Ｌ ｕであるとき、ＡＮＤゲ
ート（１２）の出力も“Ｌ ＋＋であり、Ｐチャンネル
のＭＯＳ Ｆ ＥＴ（１４）がオンする。First, the floating gate MOS FET(1
7), the bloating gate MOS FET (17) is a normal MOSFE.
Similarly to T, it turns on when the "H" level is applied to the gate, and turns off when the "1.1 level" is applied to the gate.At this time, when the test signal TE is "L u", the AND gate (12 ) is also "L++", and the P-channel MOS FET (14) is turned on.
従って、点（ａ）の電圧は“Ｌ ＋＋となり、ＡＮＤゲ
ート（１６）の出力も“Ｌ ＋＋となる。これにより、
ＭＯＳＦＥＴ（８）がオンとなり、“Ｈ”となった行ア
ドレス信号Ｗｉは、メモリ領域（１）に出力される。一
方、テスト信号ＴＥが“Ｈ”であるとき、行アドレス信
号Ｗｉが“Ｈ”になるとＡＮＤゲート（１２）の出力が
“Ｈ”となるため、Ｎｆ−〜ンネルのＭＯＳ Ｆ ＥＴ
（１３）がオンし、ＭＯＳ Ｆ ＥＴ（１４）がオフす
るが、インバータ（１８）（１９）を介してフローティ
ングゲートＭＯＳ Ｆ ＥＴ（１７）にも“Ｈ１１が印
加詐れるため、フローティングゲートＭＯ８ＦＥＴ （
１７）がオンし、点（ａ）の電圧を“Ｌ”にする。Therefore, the voltage at point (a) becomes "L ++", and the output of the AND gate (16) also becomes "L ++". This results in
The MOSFET (8) is turned on and the row address signal Wi, which has become "H", is output to the memory area (1). On the other hand, when the test signal TE is "H" and the row address signal Wi becomes "H", the output of the AND gate (12) becomes "H".
(13) is turned on and the MOS FET (14) is turned off, but since "H11" is also applied to the floating gate MOS FET (17) via the inverters (18) and (19), the floating gate MO8FET (
17) is turned on and the voltage at point (a) becomes "L".
従って、前述と同様にＡＮＤゲート（１６）の出力が“
Ｌ ＋＋ となって、行アドレス信号Ｗｉがメモリ領域
（１）に出力される。即ち、ブローティングゲートＭＯ
Ｓ Ｆ ＥＴ（１７）に書き込みが為されていない場合
には、テスト信号ＴＥに拘わりなく、常に行アドレス信
号Ｗｉはメモリ領域（１）に印加される。Therefore, the output of the AND gate (16) is “
L ++ and the row address signal Wi is output to the memory area (1). That is, the bloating gate M.O.
When writing is not performed in the S FET (17), the row address signal Wi is always applied to the memory area (1) regardless of the test signal TE.
次に、ブローティングゲートＭＯＳ Ｆ ＥＴ（１７）
に書き込みが行われている場合、この場合には、フロー
ティングゲートＭＯＳ Ｆ ＥＴ（１７）は、ゲー−１
０＝
トに“Ｈ１１が印加されても“Ｌ Ｍが印加されても常
にオフの状態となる。そこで、テスト信号ＴＥが“Ｌ
１１であるときには、前述と同様にＡＮＤゲート（１２
）の出力がＬ １５であるため、ＭＯ３ＦＥ Ｔ （１
４）がオンし、点（ａ）が１４ Ｌ ＋＋となってＡＮ
Ｄゲニト（１６）の出力が“Ｌ ＋＋となる。従って、
行アドレス信号質はメモリ領域（１）に出力される。Next, bloating gate MOS FET (17)
In this case, the floating gate MOSFET (17)
0=It is always in an off state even if "H11" is applied to the gate or "LM" is applied. Therefore, the test signal TE is “L”.
11, the AND gate (12
) is L 15, so MO3FE T (1
4) turns on, point (a) becomes 14 L ++, and AN
The output of Dgenit (16) becomes "L ++. Therefore,
The row address signal quality is output to memory area (1).
一方、テスト信号ＴＥが“Ｈ＋＋であるとき、行アドレ
ス信号Ｗｉが“Ｈ１１となることによって、ＡＮＤゲー
グー１２）の出力が“ＨＩＩとなり、ＭＯＳＦＥＴ （
１３）がオンし、ＭＯＳ Ｆ ＥＴ（１４）がオフする
。On the other hand, when the test signal TE is "H++", the row address signal Wi becomes "H11", so the output of the AND game 12) becomes "HII", and the MOSFET (
13) is turned on, and MOS FET (14) is turned off.
一方、フローティングゲートＭＯＳ Ｆ ＥＴ（１７）
に”Ｈ”が印加されるが、フローティングゲートＭＯＳ
Ｆ Ｅ Ｔ（１７）はオフであるため、点（ａ）の電
圧はＨＩｔとなり、ＡＮＤゲート（１６）の出力は“Ｈ
”となる。従って、ＭＯＳＦＥＴ（８）はオフし、ＭＯ
ＳＦＥＴ（９）がオンとなるので、行アドレス信号Ｗｉ
は、ＭＯＳＦＥＴ（９）を介して冗長メモリ領域（２）
に印加されることになる。即し、フローティングゲート
ＭＯＳ Ｆ ＥＴ（１７）に書き込みが為されている場
合にはテスト信号ＴＥによって、行アドレス信号Ｗｉを
メモリ領域（１）と冗長メモリ領域（２）に切換え印加
することができる。On the other hand, floating gate MOS FET (17)
"H" is applied to the floating gate MOS
Since FET (17) is off, the voltage at point (a) becomes HIt, and the output of the AND gate (16) becomes “H”.
”. Therefore, MOSFET (8) is turned off and MOSFET (8) is turned off.
Since SFET (9) is turned on, the row address signal Wi
is the redundant memory area (2) via MOSFET (9)
will be applied to That is, when writing is performed in the floating gate MOS FET (17), the row address signal Wi can be switched and applied to the memory area (1) and the redundant memory area (2) by the test signal TE. .
従って、メモリ領域〈１）に欠陥があった場合には、そ
の欠陥のあった行アドレスに対応するフローティングゲ
ートＭＯＳ Ｆ ＥＴ（１７）に書き込みを行い、テス
ト信号ＴＥを“ＨＩＩとして使用することにより、冗長
メモリ領域（２）が通常のメモリとして使用きれる。こ
の場合には、冗長メモリ領域（２）を書き込み特性の検
査としては使用できない。一方、メモリ領域（１）に欠
陥がない場合には冗長メモリ領域（２）を検査用として
使用できる。Therefore, if there is a defect in the memory area <1), write to the floating gate MOS FET (17) corresponding to the defective row address and use the test signal TE as "HII". , the redundant memory area (2) can be used as normal memory. In this case, the redundant memory area (2) cannot be used to test the write characteristics. On the other hand, if the memory area (1) has no defects, Redundant memory area (2) can be used for testing.
即ち、任意の行アドレスを指定し、その行アドレスに対
応するフローティングゲートＭＯ３ＦＥＴ（１７）に書
き込みを行う。そして、テスト信号ＴＥを“Ｈ゛として
冗長メモリ領域（２）を選択し、冗長メモリ領域（２）
にデータの書き込みを行い特性検査を行った後、再び、
テスト信号ＴＥを“Ｌ”とする乙とにより、行アドレス
信号がメモリ領域（１）に印加きれるようにする。これ
により、通常のワンタイムプログラムＥＰ−ＲＯＭとし
て使用できることになる。That is, an arbitrary row address is designated and writing is performed to the floating gate MO3FET (17) corresponding to the row address. Then, the test signal TE is set to “H” to select the redundant memory area (2), and the redundant memory area (2)
After writing data to and checking the characteristics, again,
By setting the test signal TE to "L", the row address signal can be completely applied to the memory area (1). This allows it to be used as a normal one-time program EP-ROM.
（ト）発明の効果
上述の如く本発明によれば、パッケージに組み立てた状
態後も、冗長メモリ領域を使用して、使用者側に於いて
、書き込み特性検査が行えるので、使用者にとって使用
しやすいワンタイムプログラムＥＰ−ＲＯＭが得られる
ものである。また、市場での不良も削減できる利点を有
している。(g) Effects of the Invention As described above, according to the present invention, even after the package is assembled, the user can perform write characteristic inspection using the redundant memory area, making it easy for the user to use. An easy-to-use one-time program EP-ROM can be obtained. It also has the advantage of reducing defects in the market.
第１図は本発明の実施例を示すプロ・ンク図、第２図は
第１図に示された要部ブロックの回路図である。
（１）・・・メモリ領域、（２）・・・冗長メモリ領域
、（３〉・・・行アドレスデコーダ、 （４）・・・切
換回路、（５）・・・制御回路、 （６）・・・欠陥ア
ドレス記憶回路、（７）・・・欠陥アドレス書き込み制
御回路。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a circuit diagram of the main blocks shown in FIG. (1)...Memory area, (2)...Redundant memory area, (3>...Row address decoder, (4)...Switching circuit, (5)...Control circuit, (6) . . . Defective address storage circuit, (7) . . . Defective address write control circuit.
Claims (1)
領域と、該メモリ領域の欠陥を補うための冗長メモリ領
域を備えた不揮発性メモリに於いて、前記メモリ領域の
欠陥アドレスを記憶するために前記不揮発性メモリセル
で構成された欠陥アドレス記憶手段と、該欠陥アドレス
がアクセスされたとき前記冗長メモリ領域にアドレス信
号を供給するためのアドレス切換手段と、外部から印加
される制御信号によって制御され、前記欠陥アドレス記
憶手段の不揮発性メモリセルに書き込みが為されている
場合に前記制御信号に基いて前記アドレス切換手段の切
換を制御する制御回路とを備えたことを特徴とする不揮
発性メモリ。(1) In a nonvolatile memory comprising an original memory area composed of nonvolatile memory cells and a redundant memory area for compensating for defects in the memory area, in order to store a defective address in the memory area. defective address storage means constituted by the nonvolatile memory cells; address switching means for supplying an address signal to the redundant memory area when the defective address is accessed; and a control signal controlled by an externally applied control signal. , a control circuit that controls switching of the address switching means based on the control signal when writing is being performed to a nonvolatile memory cell of the defective address storage means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287705A JPH01128300A (en) | 1987-11-13 | 1987-11-13 | Nonvolatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287705A JPH01128300A (en) | 1987-11-13 | 1987-11-13 | Nonvolatile memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01128300A true JPH01128300A (en) | 1989-05-19 |
Family
ID=17720670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62287705A Pending JPH01128300A (en) | 1987-11-13 | 1987-11-13 | Nonvolatile memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01128300A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998018133A1 (en) * | 1996-10-23 | 1998-04-30 | Advantest Corporation | Memory tester |
-
1987
- 1987-11-13 JP JP62287705A patent/JPH01128300A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998018133A1 (en) * | 1996-10-23 | 1998-04-30 | Advantest Corporation | Memory tester |
| US6158037A (en) * | 1996-10-23 | 2000-12-05 | Advantest Corporation | Memory tester |
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