JPH01120638A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH01120638A JPH01120638A JP62279755A JP27975587A JPH01120638A JP H01120638 A JPH01120638 A JP H01120638A JP 62279755 A JP62279755 A JP 62279755A JP 27975587 A JP27975587 A JP 27975587A JP H01120638 A JPH01120638 A JP H01120638A
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- 238000001514 detection method Methods 0.000 claims description 16
- 230000010365 information processing Effects 0.000 claims description 10
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 230000004913 activation Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は仮想計算機方式をとるマイクロプログラム制御
の情報処理装置に関し、特に例外割込み方式に関する。
の情報処理装置に関し、特に例外割込み方式に関する。
従来、この種の情報処理装置は、装置が仮想計算機とし
て動作している時でも、検出した例外を１つの例外コー
ドとして報告していた。
て動作している時でも、検出した例外を１つの例外コー
ドとして報告していた。
（発明が解決しようとする問題点〕
上述した従来の情報処理装置は、検出した例外を１つの
例外コードとして報告するので、装置が仮想計算機とし
て動作している時検出した例外を実計算機（装置が仮想
計算機として動作している状態）と異なった例外コード
や形式で報告しなければならない時に、例外コードの変
換が必要になってしまうという欠点がある。
例外コードとして報告するので、装置が仮想計算機とし
て動作している時検出した例外を実計算機（装置が仮想
計算機として動作している状態）と異なった例外コード
や形式で報告しなければならない時に、例外コードの変
換が必要になってしまうという欠点がある。
（問題点を解決するための手段）
本発明の情報処理装置は、装置が仮想計算機として動作
しているか否かを示すＶＭモードフラグと、仮想計算機
の種類を示す仮想計算機識別番号を保持するＶＭＩＤレ
ジスタと、処理すべき命令の命令語やオペランドに関す
るメモリへのアクセス例外や、命令の実行によって発生
する例外を検出する例外検出手段と、例外検出手段で検
出された例外検出信号を例外番号に変換し、保持するエ
ンコード手段と、ＶＭモードフラグとＶＭＩＤレジスタ
と例外番号によってアドレスを与えられ、例外コードを
出力するメモリデコーダと、メモリデコーダから出力さ
れた例外コードを保持し、外部に表示する例外コードレ
ジスタと、複数のマイクロ命令語の格納されている制御
記憶を有し、例外検出手段の例外検出信号に応答して、
マイクロ命令を順次出力する制御記憶手段を有している
。
しているか否かを示すＶＭモードフラグと、仮想計算機
の種類を示す仮想計算機識別番号を保持するＶＭＩＤレ
ジスタと、処理すべき命令の命令語やオペランドに関す
るメモリへのアクセス例外や、命令の実行によって発生
する例外を検出する例外検出手段と、例外検出手段で検
出された例外検出信号を例外番号に変換し、保持するエ
ンコード手段と、ＶＭモードフラグとＶＭＩＤレジスタ
と例外番号によってアドレスを与えられ、例外コードを
出力するメモリデコーダと、メモリデコーダから出力さ
れた例外コードを保持し、外部に表示する例外コードレ
ジスタと、複数のマイクロ命令語の格納されている制御
記憶を有し、例外検出手段の例外検出信号に応答して、
マイクロ命令を順次出力する制御記憶手段を有している
。
ＶＭモードフラグとＶＭＩＤレジスタと例外番号によっ
て例外コードを作り出すことにより、装置が実計算機と
して動作している時と仮想計算機として動作している時
とを意識することなくアーキテクチャの異なった例外コ
ードを作り出すことができ、例外コードの変換が不要と
なる。
て例外コードを作り出すことにより、装置が実計算機と
して動作している時と仮想計算機として動作している時
とを意識することなくアーキテクチャの異なった例外コ
ードを作り出すことができ、例外コードの変換が不要と
なる。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の情報処理装置の一実施例の要部を示す
ブロック図である。
ブロック図である。
本情報処理装置は、ＶＭモードフラグ１とＶＭＩＤレジ
スタ２と例外検出手段３とエンコード手段４とメモリデ
コーダ５と例外コードレジスタ６と制御記憶手段７とを
有している。
スタ２と例外検出手段３とエンコード手段４とメモリデ
コーダ５と例外コードレジスタ６と制御記憶手段７とを
有している。
ＶＭモードフラグ１は装置が仮想計算機として動作して
いることを示すフリップフロップで、”０“のとき実計
算機モード、”ｌ”のとき仮想計算機モードで装置が動
作していることを示す。本ＶＭモードフラグ１の値は信
号ＶＭとして出力される。、 ＶＭＩＤレジスタ２は装置が仮想計算機として動作して
いるとき（ＶＭモードフラグ１が”１”のとき）、動作
している仮想計算機の種類を示す仮想計算機識別番号を
保持するレジスタ（本実施例では２ビツトのレジスタ）
であり、信号ＶＭＩＤとして出力される。
いることを示すフリップフロップで、”０“のとき実計
算機モード、”ｌ”のとき仮想計算機モードで装置が動
作していることを示す。本ＶＭモードフラグ１の値は信
号ＶＭとして出力される。、 ＶＭＩＤレジスタ２は装置が仮想計算機として動作して
いるとき（ＶＭモードフラグ１が”１”のとき）、動作
している仮想計算機の種類を示す仮想計算機識別番号を
保持するレジスタ（本実施例では２ビツトのレジスタ）
であり、信号ＶＭＩＤとして出力される。
例外検出手段３は本情報処理装置が処理すべき命令の命
令語やオペランドに関するメモリへのアクセス例外や、
命令の実行によって発生する例外を検出する例外検出回
路で、例外検出信号ＥＸ。
令語やオペランドに関するメモリへのアクセス例外や、
命令の実行によって発生する例外を検出する例外検出回
路で、例外検出信号ＥＸ。
〜ＥＸ、は信号線３００を介して出力される。
エンコード手段４はエンコーダ４０とレジスタ４１．４
２とから構成され、信号線３００を介して例外検出信号
ＥＸ・〜ＥＸ、がエンコーダ４０に入力され例外番号ｅ
ｎを信号線４０１を介して出力し、例外番号ｅｎの有効
を示す例外有効信号Ｖを信号線４００を介して出力する
。例外有効信号Ｖは例外検出信号ＥＸ０〜ＥＸ、の論理
和である。例外検出信号ＥＸ、＃ＥＸ、と例外番号ｅｎ
の関係は表１のようになる。
２とから構成され、信号線３００を介して例外検出信号
ＥＸ・〜ＥＸ、がエンコーダ４０に入力され例外番号ｅ
ｎを信号線４０１を介して出力し、例外番号ｅｎの有効
を示す例外有効信号Ｖを信号線４００を介して出力する
。例外有効信号Ｖは例外検出信号ＥＸ０〜ＥＸ、の論理
和である。例外検出信号ＥＸ、＃ＥＸ、と例外番号ｅｎ
の関係は表１のようになる。
レジスタ４１は例外有効信号Ｖを受は信号線４０２を介
して制御記憶起動信号Ｖを出力する１ビツトのレジスタ
である。レジスタ４２は例外番号ｅｎを受は信号線４０
３を介して例外番号ＥＮを出力する３ビツトのレジスタ
である。例外番号ｅｎと例外番号ＥＮはレジスタ４２の
入力信号と出力信号であり、値は同じものである。
して制御記憶起動信号Ｖを出力する１ビツトのレジスタ
である。レジスタ４２は例外番号ｅｎを受は信号線４０
３を介して例外番号ＥＮを出力する３ビツトのレジスタ
である。例外番号ｅｎと例外番号ＥＮはレジスタ４２の
入力信号と出力信号であり、値は同じものである。
メモリデコーダ５はＶＭモードフラグ１の出力信号ＶＭ
とＶＭＩＤレジスタ２の出力信号ＶＭＩＤとレジスタ４
２の例外番号ＥＮによってアドレスを与えられ、例外コ
ードｅｘＣを信号５００を介して出力する。
とＶＭＩＤレジスタ２の出力信号ＶＭＩＤとレジスタ４
２の例外番号ＥＮによってアドレスを与えられ、例外コ
ードｅｘＣを信号５００を介して出力する。
例外コードレジスタ６はメモリデコーダ５の出力する例
外コードｅＸｅを受は保持し、信号線６００を介して例
外コードＥＸＣを外部に出力するレジスタである。例外
コードｅｘｅと例外コードＥＸＣは例外コードレジスタ
６の入力信号と出力信号であり、値は同じものである。
外コードｅＸｅを受は保持し、信号線６００を介して例
外コードＥＸＣを外部に出力するレジスタである。例外
コードｅｘｅと例外コードＥＸＣは例外コードレジスタ
６の入力信号と出力信号であり、値は同じものである。
例外コードレジスタ６のホールド条件ＨＬＤは■である
。
。
制御記憶手段７は制御記憶７０とアドレス回路７１とア
ドレスレジスタ７２と制御レジスタ７３とから構成され
る。アドレス回路７１は制御記憶起動信号Ｖによって例
外処理を行なうマイクロプログラムの先頭アドレスを出
力し、順次マイクロ命令アドレスｃｓａを出力する回路
である。マイクロプログラムアドレスｃｓａは信号線７
００を介して出力される。アドレスレジスタ７２はマイ
クロ命令アドレスＣＳａを保持し、出力するレジスタで
マイクロプログラムア・ドレスＣ３Ａを信号線７０１を
介して出力する。制御記憶７０は複数のマイクロ命令語
が格納され、マイクロ命令アドレスＣＳＡによってアド
レスを与えられ、対応するマイクロ命令語を出力する。
ドレスレジスタ７２と制御レジスタ７３とから構成され
る。アドレス回路７１は制御記憶起動信号Ｖによって例
外処理を行なうマイクロプログラムの先頭アドレスを出
力し、順次マイクロ命令アドレスｃｓａを出力する回路
である。マイクロプログラムアドレスｃｓａは信号線７
００を介して出力される。アドレスレジスタ７２はマイ
クロ命令アドレスＣＳａを保持し、出力するレジスタで
マイクロプログラムア・ドレスＣ３Ａを信号線７０１を
介して出力する。制御記憶７０は複数のマイクロ命令語
が格納され、マイクロ命令アドレスＣＳＡによってアド
レスを与えられ、対応するマイクロ命令語を出力する。
信号線７０３を介して制御信号ｃｔｌが出力され、次に
実行するマイクロ命令語のアドレスｎａが信号線７０２
を介して出力される。制御レジスタ７３は制御信号ｃｔ
ｌを入力し、信号線７０４を介して外部に制御信号ＣＴ
Ｌを出力するレジスタである。
実行するマイクロ命令語のアドレスｎａが信号線７０２
を介して出力される。制御レジスタ７３は制御信号ｃｔ
ｌを入力し、信号線７０４を介して外部に制御信号ＣＴ
Ｌを出力するレジスタである。
表２はＶＭモードフラグ１の出力信号ＶＭとＶＭＩＤレ
ジスタ２の出力信号ＶＭＩＤとレジスタ４２の出力する
例外番号ＥＮとメモリデコーダ５の出力信号ｅｘｅとの
関係を示している。
ジスタ２の出力信号ＶＭＩＤとレジスタ４２の出力する
例外番号ＥＮとメモリデコーダ５の出力信号ｅｘｅとの
関係を示している。
表 ２
Ｘは０または１を示す
ＶＭモードフラグ１の値が”０”のとき、装置は実計算
機として動作しているのでＶＭＩＤに無関係に例外番号
ＥＮのみによって例外コードが決まる。ＶＭモードフラ
グ１の値が”ｌ”のとき、装置は仮想計算機として動作
しているのでＶＭＩＤと例外番号ＥＮとによって例外コ
ードが決まる。
機として動作しているのでＶＭＩＤに無関係に例外番号
ＥＮのみによって例外コードが決まる。ＶＭモードフラ
グ１の値が”ｌ”のとき、装置は仮想計算機として動作
しているのでＶＭＩＤと例外番号ＥＮとによって例外コ
ードが決まる。
本実施例ではＶＭＩＤを２ビツトとし、実計算機のモー
ドと３つの仮想計算機のモードを実現している。すなわ
ち４つのアーキテクチャモードで動作可能となる。
ドと３つの仮想計算機のモードを実現している。すなわ
ち４つのアーキテクチャモードで動作可能となる。
（発明の効果）
以上説明したように本発明は、ＶＭモードフラグとＶＭ
ＩＤレジスタと例外番号によって例外コードを作り出す
ことにより、装置が実計算機として動作している時と仮
想計算機として動作している時とを意識することなくア
ーキテクチャの異なった例外コードを作り出すことがで
き、また仮想計算機として動作している時にはＶＭＩＤ
によって識別される仮想計算機ごとにアーキテクチャの
異なった例外コードを作り出す二とができる効果がある
。
ＩＤレジスタと例外番号によって例外コードを作り出す
ことにより、装置が実計算機として動作している時と仮
想計算機として動作している時とを意識することなくア
ーキテクチャの異なった例外コードを作り出すことがで
き、また仮想計算機として動作している時にはＶＭＩＤ
によって識別される仮想計算機ごとにアーキテクチャの
異なった例外コードを作り出す二とができる効果がある
。
【図面の簡単な説明】
第１図は本発明の情報処理装置の一実施例の要部を示す
ブロック図である。 １−−ＶＭモードフラグ、 ２軸−−−ＶＭＩＤレジスタ、 ３−−−−−例外検出手段、 ４−一エンコード手段、 ５−−メモリデコーダ、 ６一一例外コードレジスタ、 ７−−−−−制御記憶手段、 ４０−−−エンコーダ、 ４１．４２−−−−レジスタ
、７０−−−−−制御記憶、 ７１−−−−−アドレ
ス回路、７２−−アドレスレジスタ、 ７３−−−制御レジスタ、
ブロック図である。 １−−ＶＭモードフラグ、 ２軸−−−ＶＭＩＤレジスタ、 ３−−−−−例外検出手段、 ４−一エンコード手段、 ５−−メモリデコーダ、 ６一一例外コードレジスタ、 ７−−−−−制御記憶手段、 ４０−−−エンコーダ、 ４１．４２−−−−レジスタ
、７０−−−−−制御記憶、 ７１−−−−−アドレ
ス回路、７２−−アドレスレジスタ、 ７３−−−制御レジスタ、
Claims (1)
- 【特許請求の範囲】 仮想計算機方式をとるマイクロプログラム制御の情報処
理装置において、 装置が仮想計算機として動作しているか否かを示すＶＭ
モードフラグと、 仮想計算機の種類を示す仮想計算機識別番号を保持する
ＶＭＩＤレジスタと、 処理すべき命令の命令語やオペランドに関するメモリへ
のアクセス例外や、命令の実行によって発生する例外を
検出する例外検出手段と、 例外検出手段で検出された例外検出信号を例外番号に変
換し、保持するエンコード手段と、ＶＭモードフラグと
ＶＭＩＤレジスタと例外番号によってアドレスを与えら
れ、例外コードを出力するメモリデコーダと、 メモリデコーダから出力された例外コードを保持し、外
部に表示する例外コードレジスタと、複数のマイクロ命
令語の格納されている制御記憶を有し、例外検出手段の
例外検出信号に応答して、マイクロ命令を順次出力する
制御記憶手段とを有することを特徴とする情報処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62279755A JPH01120638A (ja) | 1987-11-04 | 1987-11-04 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62279755A JPH01120638A (ja) | 1987-11-04 | 1987-11-04 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01120638A true JPH01120638A (ja) | 1989-05-12 |
| JPH0550015B2 JPH0550015B2 (ja) | 1993-07-27 |
Family
ID=17615456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62279755A Granted JPH01120638A (ja) | 1987-11-04 | 1987-11-04 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120638A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04116725A (ja) * | 1990-09-07 | 1992-04-17 | Koufu Nippon Denki Kk | 例外処理方式 |
| JPH08235069A (ja) * | 1995-02-22 | 1996-09-13 | Kofu Nippon Denki Kk | アドレス境界例外チェック回路 |
| JP2016509716A (ja) * | 2013-01-23 | 2016-03-31 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | ベクトル例外コードを処理するコンピュータ・プログラム、コンピュータ・システム及び方法 |
| US10101998B2 (en) | 2013-01-23 | 2018-10-16 | International Business Machines Corporation | Vector checksum instruction |
| US10146534B2 (en) | 2013-01-23 | 2018-12-04 | International Business Machines Corporation | Vector Galois field multiply sum and accumulate instruction |
| US10203956B2 (en) | 2013-01-23 | 2019-02-12 | International Business Machines Corporation | Vector floating point test data class immediate instruction |
-
1987
- 1987-11-04 JP JP62279755A patent/JPH01120638A/ja active Granted
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04116725A (ja) * | 1990-09-07 | 1992-04-17 | Koufu Nippon Denki Kk | 例外処理方式 |
| JPH08235069A (ja) * | 1995-02-22 | 1996-09-13 | Kofu Nippon Denki Kk | アドレス境界例外チェック回路 |
| JP2016509716A (ja) * | 2013-01-23 | 2016-03-31 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | ベクトル例外コードを処理するコンピュータ・プログラム、コンピュータ・システム及び方法 |
| US10101998B2 (en) | 2013-01-23 | 2018-10-16 | International Business Machines Corporation | Vector checksum instruction |
| US10146534B2 (en) | 2013-01-23 | 2018-12-04 | International Business Machines Corporation | Vector Galois field multiply sum and accumulate instruction |
| US10203956B2 (en) | 2013-01-23 | 2019-02-12 | International Business Machines Corporation | Vector floating point test data class immediate instruction |
| US10338918B2 (en) | 2013-01-23 | 2019-07-02 | International Business Machines Corporation | Vector Galois Field Multiply Sum and Accumulate instruction |
| US10606589B2 (en) | 2013-01-23 | 2020-03-31 | International Business Machines Corporation | Vector checksum instruction |
| US10671389B2 (en) | 2013-01-23 | 2020-06-02 | International Business Machines Corporation | Vector floating point test data class immediate instruction |
| US10877753B2 (en) | 2013-01-23 | 2020-12-29 | International Business Machines Corporation | Vector galois field multiply sum and accumulate instruction |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0550015B2 (ja) | 1993-07-27 |
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