JPH01114950A - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
- Publication number
- JPH01114950A JPH01114950A JP62273795A JP27379587A JPH01114950A JP H01114950 A JPH01114950 A JP H01114950A JP 62273795 A JP62273795 A JP 62273795A JP 27379587 A JP27379587 A JP 27379587A JP H01114950 A JPH01114950 A JP H01114950A
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- JP
- Japan
- Prior art keywords
- rom
- cpu
- internal rom
- address
- chip microcomputer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241000894006 Bacteria Species 0.000 description 1
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
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Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特に読み出し専
用メモリ(以下ROMと記す)を中央処理装置(以下C
PUと記す)と共に同一半導体基板上に有してなるシン
グルチップマイクロコンピュータに関する。
用メモリ(以下ROMと記す)を中央処理装置(以下C
PUと記す)と共に同一半導体基板上に有してなるシン
グルチップマイクロコンピュータに関する。
近年半導体製造技術の急速な進歩に伴って、一つの半導
体基板上に搭載できる素子の数は増加の一途をた2って
いる。特にCPUとROM、RAM等のメモリ及び周辺
I10機能を1チツプに集積したシングルチップマイク
ロコンピュータにおいてその変化は急激である。
体基板上に搭載できる素子の数は増加の一途をた2って
いる。特にCPUとROM、RAM等のメモリ及び周辺
I10機能を1チツプに集積したシングルチップマイク
ロコンピュータにおいてその変化は急激である。
初期のころのシングルチップマイクロコンピュータはC
PUも4ビット処理程度であり、扱えるメモリ空間もl
kバイト〜4にバイトと小さく、このメモリをすべてチ
ップ上に搭載しているものが多数を占めていた。
PUも4ビット処理程度であり、扱えるメモリ空間もl
kバイト〜4にバイトと小さく、このメモリをすべてチ
ップ上に搭載しているものが多数を占めていた。
その後、データ処理性能の向上をめざして、CPUが8
ビツト処理のものとなることにより、CPUが扱えるメ
モリ空間も64にバイトと一挙に拡大された。さらに、
16ビツト処理ができるCPUになると、この数はIM
バイト以上となっている。従って今度はこれら扱えるメ
モリをすべてCPUと同一チップに内蔵することは実際
的な経済性を考えた場合不可能となる。
ビツト処理のものとなることにより、CPUが扱えるメ
モリ空間も64にバイトと一挙に拡大された。さらに、
16ビツト処理ができるCPUになると、この数はIM
バイト以上となっている。従って今度はこれら扱えるメ
モリをすべてCPUと同一チップに内蔵することは実際
的な経済性を考えた場合不可能となる。
そこで、CPUと共にチップに内蔵するメモリ容量をC
PUが扱えるメモリ空間の一部分とし、これを超えて処
理を行う場合は、このシングルチップマイクロコンピュ
ータ外部にメモリを接続し、処理を実行する構成がとら
れる様になった。
PUが扱えるメモリ空間の一部分とし、これを超えて処
理を行う場合は、このシングルチップマイクロコンピュ
ータ外部にメモリを接続し、処理を実行する構成がとら
れる様になった。
また、ROMは単位ビット当たりに占めるチップ面積が
小さくてすむことから、プログラムコードの格納用に初
期のころからシングルチップマイクロコンピュータの内
蔵メモリとして用いられている。ところが、プログラム
格納用としてのROMあるいはリセットベクター等のテ
ーブルROMはアドレスが固定でなければならない。
小さくてすむことから、プログラムコードの格納用に初
期のころからシングルチップマイクロコンピュータの内
蔵メモリとして用いられている。ところが、プログラム
格納用としてのROMあるいはリセットベクター等のテ
ーブルROMはアドレスが固定でなければならない。
最近はシングルチップマイクロコンピュータが取り扱う
処理も複雑化し、これに要するプログラムも大規模とな
っている。CPUが扱えるメモリ空間をほぼ全て使用し
ている例も少なくない。この大きなプログラムの中の1
部のプログラムをセキュリティ上の問題あるいは、実行
速度の問題(−膜内にチップに内蔵したメモリはアクセ
ススピードが速い)等でチップ内のROMに書き込んで
おきたい場合がある。そしてこの様な箇所がプログラム
上複数存在し、チップ内のROMエリアを超える種間に
分散している場合にはたとえ内部ROM化したいプログ
ラム量が内部ROM容量以下であっても、内部ROM番
地が固定であるため、すでに作られたプログラムを再配
置しなければならないという欠点がある。
処理も複雑化し、これに要するプログラムも大規模とな
っている。CPUが扱えるメモリ空間をほぼ全て使用し
ている例も少なくない。この大きなプログラムの中の1
部のプログラムをセキュリティ上の問題あるいは、実行
速度の問題(−膜内にチップに内蔵したメモリはアクセ
ススピードが速い)等でチップ内のROMに書き込んで
おきたい場合がある。そしてこの様な箇所がプログラム
上複数存在し、チップ内のROMエリアを超える種間に
分散している場合にはたとえ内部ROM化したいプログ
ラム量が内部ROM容量以下であっても、内部ROM番
地が固定であるため、すでに作られたプログラムを再配
置しなければならないという欠点がある。
本発明のシングルチップマイクロコンピュータは、CP
UとROMを同一基板上に構成されたシングルチップマ
イクロコンピュータにおいて、ROMを複数の領域に分
割し、それぞれの領域に対して、全メモリ空間中いずれ
の位置に配置されるべきかの情報を保持する手段と、C
PUがアクセスしようとするアドレスと情報保持手段と
の比較を行うアドレス比較手段を備え、このアドレス比
較手段の出力によりROMの読み出し動作を行う。
UとROMを同一基板上に構成されたシングルチップマ
イクロコンピュータにおいて、ROMを複数の領域に分
割し、それぞれの領域に対して、全メモリ空間中いずれ
の位置に配置されるべきかの情報を保持する手段と、C
PUがアクセスしようとするアドレスと情報保持手段と
の比較を行うアドレス比較手段を備え、このアドレス比
較手段の出力によりROMの読み出し動作を行う。
次に本発明の実施例を図面を参照しながら説明する。
第1図は、本発明によるシングルチップマイクロコンピ
ュータ概念図を示したものであり、10はシングルチッ
プマイクロコンピュータの全体、20はCPU及び周辺
装置、30は内部ROMであり、40は内部ROMが配
置される番地を決定するための内部ROMアドレス判別
装置である。
ュータ概念図を示したものであり、10はシングルチッ
プマイクロコンピュータの全体、20はCPU及び周辺
装置、30は内部ROMであり、40は内部ROMが配
置される番地を決定するための内部ROMアドレス判別
装置である。
本実施例では、CPUが取扱うメモリ空間を64にバイ
ト、内部ROMの総容量を16にバイトとする。
ト、内部ROMの総容量を16にバイトとする。
第2図は内部ROMアドレス判別装置の詳細を示したブ
ロック図である。第2図において、101はアドレスバ
スである。アドレスバス101は16ビツト幅を有して
いる。130はデータバスであり本実施例では8ビット
幅を持つものとする。121〜124はそれぞれ内部R
OMが配置されるべきアドレスの上位4ビツトの値を保
持するレジスタである。但し121は常に固定データO
Rが書きこまれているものとする。
ロック図である。第2図において、101はアドレスバ
スである。アドレスバス101は16ビツト幅を有して
いる。130はデータバスであり本実施例では8ビット
幅を持つものとする。121〜124はそれぞれ内部R
OMが配置されるべきアドレスの上位4ビツトの値を保
持するレジスタである。但し121は常に固定データO
Rが書きこまれているものとする。
111〜114はそれぞれレジスタ121〜124の値
と、アドレスバスの上位4ビツトの値を比較する比較器
、C2〜C4は比較器111〜114から出力される一
致信号である。140゜15′o、160はオアゲート
、161はインバータ、162はアンドゲートである。
と、アドレスバスの上位4ビツトの値を比較する比較器
、C2〜C4は比較器111〜114から出力される一
致信号である。140゜15′o、160はオアゲート
、161はインバータ、162はアンドゲートである。
次にこのシングルチップマイクロコンピュータの動作を
説明する。第3図は本実施例の説明のために、内部RO
M容間と内部ROMアドレス判別装置によって配分され
た全体のメモリマツプを示す図である。
説明する。第3図は本実施例の説明のために、内部RO
M容間と内部ROMアドレス判別装置によって配分され
た全体のメモリマツプを示す図である。
いま内部ROM16にバイトのうち4にバイトをアドレ
ス0O00H〜OF F F Hに、また8にバイトを
8000.!〜9FFF’、にさらに残り4にバイトを
FOOO,〜F’FF’F’lに配分する場合を考える
。まず、o o o OH〜OFFFmには内部ROM
の0000n〜0FFF□番地を固定的に割り当てる。
ス0O00H〜OF F F Hに、また8にバイトを
8000.!〜9FFF’、にさらに残り4にバイトを
FOOO,〜F’FF’F’lに配分する場合を考える
。まず、o o o OH〜OFFFmには内部ROM
の0000n〜0FFF□番地を固定的に割り当てる。
これはあとで述べる様に第2図におけるレジスタ121
をOH固定にする事で実現される。
をOH固定にする事で実現される。
よって、リセットルーチン及びその他の初期化プログラ
ムは、この固定されたROM領域に置かれる。初期化ル
ーチンの中でレジスタ122には8Hをレジスタ123
及び124にはそれぞれ9H,FMを書き込む、この状
態でCPUがメモリとしてo o OO,1〜OFF
Fm、 800 (Lt〜9FFFH,FOo 0s
t−FFFFiを読み出そうとした時、比較器111〜
114のいづれかから一致信号が出力されオアゲー)1
40によって、内部ROM指示信号が得られる。これを
受けてCPVはバス制御装置(図示せず)を介して内部
ROMの読み出し制御を行う、同時に論理ゲート150
.160,161,162により内部ROMの物理的な
アドレスの上位2ビツトを発生する。真理値表を第3図
すに示す。内部ROMの物理アドレスの下位12ビツト
は、アドレスバスにあるアドレス値をそのまま用いれば
よい。
ムは、この固定されたROM領域に置かれる。初期化ル
ーチンの中でレジスタ122には8Hをレジスタ123
及び124にはそれぞれ9H,FMを書き込む、この状
態でCPUがメモリとしてo o OO,1〜OFF
Fm、 800 (Lt〜9FFFH,FOo 0s
t−FFFFiを読み出そうとした時、比較器111〜
114のいづれかから一致信号が出力されオアゲー)1
40によって、内部ROM指示信号が得られる。これを
受けてCPVはバス制御装置(図示せず)を介して内部
ROMの読み出し制御を行う、同時に論理ゲート150
.160,161,162により内部ROMの物理的な
アドレスの上位2ビツトを発生する。真理値表を第3図
すに示す。内部ROMの物理アドレスの下位12ビツト
は、アドレスバスにあるアドレス値をそのまま用いれば
よい。
この様に、レジスタ122〜124の内容を書き換える
事により、内部ROMの配置アドレスを変更することが
できる。
事により、内部ROMの配置アドレスを変更することが
できる。
〔実施例2〕
第4図に本発明のシングルチップマイクロコンピュータ
における内部ROMアドレス判別装置の他の実施例を示
す。第4図では記憶手段421〜424は第2図におけ
るレジスタ121〜124に相論する部分を内部ROM
と同一の書き込み方式によるROMセルで構成している
。すなわち、内部ROMがマスクプログラマブルROM
であればマスクROMせセルUVEPROMであれば同
−FROMセルを用いる。これにより、内部ROMの配
置を命令によって行う必要が無くなる。
における内部ROMアドレス判別装置の他の実施例を示
す。第4図では記憶手段421〜424は第2図におけ
るレジスタ121〜124に相論する部分を内部ROM
と同一の書き込み方式によるROMセルで構成している
。すなわち、内部ROMがマスクプログラマブルROM
であればマスクROMせセルUVEPROMであれば同
−FROMセルを用いる。これにより、内部ROMの配
置を命令によって行う必要が無くなる。
以上説明したように本発明はシングルチップマイクロコ
ンピュータにおいて内部ROMを複数領域に分割しそれ
ぞれの領域のアドレス位置を独立に設定する事により、
大きなメモリ空間に散在する内部ROM化したいプログ
ラム領域をプログラム全体を再配置することなく、その
ままROM化できる効果がある。さらに汎用マイクロプ
ロセッサには固有テーブル領域として、アドレスが大き
く異なる複数の領域を持つものもあるが、本発明によれ
ば、これら汎用マイクロプロセッサをCPUとしたシン
グルチップマイクロコンピュータにおいても効率的に内
部’ROMを配置して上記複数のテーブル領域を内部R
OM化できる。
ンピュータにおいて内部ROMを複数領域に分割しそれ
ぞれの領域のアドレス位置を独立に設定する事により、
大きなメモリ空間に散在する内部ROM化したいプログ
ラム領域をプログラム全体を再配置することなく、その
ままROM化できる効果がある。さらに汎用マイクロプ
ロセッサには固有テーブル領域として、アドレスが大き
く異なる複数の領域を持つものもあるが、本発明によれ
ば、これら汎用マイクロプロセッサをCPUとしたシン
グルチップマイクロコンピュータにおいても効率的に内
部’ROMを配置して上記複数のテーブル領域を内部R
OM化できる。
第1図は本発明のシングルチップマイクロコンピュータ
の概念図、第2図は内部ROM7ドレス判別装置の構成
図、第3図は動作説明のための7ドレス配置の関癒な示
す図である。 第4図は本発明の他の実施例のROMアドレス判別装置
の構成図である。 10・・・・・・シングルチップマイクロコンピュータ
、20・・・・・・CPU及び周辺装置、30・・・・
・・内部ROM、40・・・・・・内部ROMアドレス
判別装置、101・・・・・・アドレスバス、111〜
114・・・・・・比較器、121〜124・・・・・
・レジスタ% c+〜C4・・・・・・一致信号、13
0・・・・・・データバス、140゜150.160・
・・・・・オアゲート、151゜161.183・・・
・・・インバータ、162・・・・・・アントゲ−)、
421〜424・・・・・・ROMセル。 代理人 弁理士 内 原 音 /ム7 茅 2 菌 イtメεリイぎid 第3 図 第 4 凹
の概念図、第2図は内部ROM7ドレス判別装置の構成
図、第3図は動作説明のための7ドレス配置の関癒な示
す図である。 第4図は本発明の他の実施例のROMアドレス判別装置
の構成図である。 10・・・・・・シングルチップマイクロコンピュータ
、20・・・・・・CPU及び周辺装置、30・・・・
・・内部ROM、40・・・・・・内部ROMアドレス
判別装置、101・・・・・・アドレスバス、111〜
114・・・・・・比較器、121〜124・・・・・
・レジスタ% c+〜C4・・・・・・一致信号、13
0・・・・・・データバス、140゜150.160・
・・・・・オアゲート、151゜161.183・・・
・・・インバータ、162・・・・・・アントゲ−)、
421〜424・・・・・・ROMセル。 代理人 弁理士 内 原 音 /ム7 茅 2 菌 イtメεリイぎid 第3 図 第 4 凹
Claims (2)
- (1)中央処理装置(CPU)と読み出し専用メモリ(
ROM)を同一半導体基板上に構成してなるシングルチ
ップマイクロコンピュータにおいて、前記ROMを複数
の領域に分割し、それぞれの領域に対して全メモリ空間
中いずれの位置に配置されるべきかの情報を保持する手
段と、前記CPUがアクセスしたアドレスと前記情報保
持手段との比較を行うアドレス比較手段を備え、前記ア
ドレス比較手段の出力により前記ROMの読み出し動作
を実行を制御することを特徴とするシングルチップマイ
クロコンピュータ。 - (2)情報を保持する手段のうち少なくとも1つ以上が
固定記憶手段である事を特徴とする特許請求の範囲第1
項記載のシングルチップマイクロコンピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62273795A JPH01114950A (ja) | 1987-10-28 | 1987-10-28 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62273795A JPH01114950A (ja) | 1987-10-28 | 1987-10-28 | シングルチップマイクロコンピュータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01114950A true JPH01114950A (ja) | 1989-05-08 |
Family
ID=17532687
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62273795A Pending JPH01114950A (ja) | 1987-10-28 | 1987-10-28 | シングルチップマイクロコンピュータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01114950A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5979813A (en) * | 1998-09-30 | 1999-11-09 | Hewlett-Packard Company | Tape threading apparatus |
US6079651A (en) * | 1997-10-23 | 2000-06-27 | Seagate Technology, Inc. | Tape coupling arrangement for single reel cartridge |
US6082652A (en) * | 1997-11-07 | 2000-07-04 | Seagate Technology, Inc. | Independent double hub take-up reel arrangement for use with a single reel cartridge tape drive |
US6584528B1 (en) | 1999-08-03 | 2003-06-24 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor allocating no wait storage of variable capacity to plurality of resources, and memory device therefor |
-
1987
- 1987-10-28 JP JP62273795A patent/JPH01114950A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6079651A (en) * | 1997-10-23 | 2000-06-27 | Seagate Technology, Inc. | Tape coupling arrangement for single reel cartridge |
US6082652A (en) * | 1997-11-07 | 2000-07-04 | Seagate Technology, Inc. | Independent double hub take-up reel arrangement for use with a single reel cartridge tape drive |
US5979813A (en) * | 1998-09-30 | 1999-11-09 | Hewlett-Packard Company | Tape threading apparatus |
US6584528B1 (en) | 1999-08-03 | 2003-06-24 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor allocating no wait storage of variable capacity to plurality of resources, and memory device therefor |
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