JPH01114950A - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
- Publication number
- JPH01114950A JPH01114950A JP62273795A JP27379587A JPH01114950A JP H01114950 A JPH01114950 A JP H01114950A JP 62273795 A JP62273795 A JP 62273795A JP 27379587 A JP27379587 A JP 27379587A JP H01114950 A JPH01114950 A JP H01114950A
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- JP
- Japan
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- rom
- cpu
- internal rom
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- chip microcomputer
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- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241000894006 Bacteria Species 0.000 description 1
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特に読み出し専
用メモリ（以下ＲＯＭと記す）を中央処理装置（以下Ｃ
ＰＵと記す）と共に同一半導体基板上に有してなるシン
グルチップマイクロコンピュータに関する。
用メモリ（以下ＲＯＭと記す）を中央処理装置（以下Ｃ
ＰＵと記す）と共に同一半導体基板上に有してなるシン
グルチップマイクロコンピュータに関する。
近年半導体製造技術の急速な進歩に伴って、一つの半導
体基板上に搭載できる素子の数は増加の一途をた２って
いる。特にＣＰＵとＲＯＭ、ＲＡＭ等のメモリ及び周辺
Ｉ１０機能を１チツプに集積したシングルチップマイク
ロコンピュータにおいてその変化は急激である。
体基板上に搭載できる素子の数は増加の一途をた２って
いる。特にＣＰＵとＲＯＭ、ＲＡＭ等のメモリ及び周辺
Ｉ１０機能を１チツプに集積したシングルチップマイク
ロコンピュータにおいてその変化は急激である。
初期のころのシングルチップマイクロコンピュータはＣ
ＰＵも４ビット処理程度であり、扱えるメモリ空間もｌ
ｋバイト〜４にバイトと小さく、このメモリをすべてチ
ップ上に搭載しているものが多数を占めていた。
ＰＵも４ビット処理程度であり、扱えるメモリ空間もｌ
ｋバイト〜４にバイトと小さく、このメモリをすべてチ
ップ上に搭載しているものが多数を占めていた。
その後、データ処理性能の向上をめざして、ＣＰＵが８
ビツト処理のものとなることにより、ＣＰＵが扱えるメ
モリ空間も６４にバイトと一挙に拡大された。さらに、
１６ビツト処理ができるＣＰＵになると、この数はＩＭ
バイト以上となっている。従って今度はこれら扱えるメ
モリをすべてＣＰＵと同一チップに内蔵することは実際
的な経済性を考えた場合不可能となる。
ビツト処理のものとなることにより、ＣＰＵが扱えるメ
モリ空間も６４にバイトと一挙に拡大された。さらに、
１６ビツト処理ができるＣＰＵになると、この数はＩＭ
バイト以上となっている。従って今度はこれら扱えるメ
モリをすべてＣＰＵと同一チップに内蔵することは実際
的な経済性を考えた場合不可能となる。
そこで、ＣＰＵと共にチップに内蔵するメモリ容量をＣ
ＰＵが扱えるメモリ空間の一部分とし、これを超えて処
理を行う場合は、このシングルチップマイクロコンピュ
ータ外部にメモリを接続し、処理を実行する構成がとら
れる様になった。
ＰＵが扱えるメモリ空間の一部分とし、これを超えて処
理を行う場合は、このシングルチップマイクロコンピュ
ータ外部にメモリを接続し、処理を実行する構成がとら
れる様になった。
また、ＲＯＭは単位ビット当たりに占めるチップ面積が
小さくてすむことから、プログラムコードの格納用に初
期のころからシングルチップマイクロコンピュータの内
蔵メモリとして用いられている。ところが、プログラム
格納用としてのＲＯＭあるいはリセットベクター等のテ
ーブルＲＯＭはアドレスが固定でなければならない。
小さくてすむことから、プログラムコードの格納用に初
期のころからシングルチップマイクロコンピュータの内
蔵メモリとして用いられている。ところが、プログラム
格納用としてのＲＯＭあるいはリセットベクター等のテ
ーブルＲＯＭはアドレスが固定でなければならない。
最近はシングルチップマイクロコンピュータが取り扱う
処理も複雑化し、これに要するプログラムも大規模とな
っている。ＣＰＵが扱えるメモリ空間をほぼ全て使用し
ている例も少なくない。この大きなプログラムの中の１
部のプログラムをセキュリティ上の問題あるいは、実行
速度の問題（−膜内にチップに内蔵したメモリはアクセ
ススピードが速い）等でチップ内のＲＯＭに書き込んで
おきたい場合がある。そしてこの様な箇所がプログラム
上複数存在し、チップ内のＲＯＭエリアを超える種間に
分散している場合にはたとえ内部ＲＯＭ化したいプログ
ラム量が内部ＲＯＭ容量以下であっても、内部ＲＯＭ番
地が固定であるため、すでに作られたプログラムを再配
置しなければならないという欠点がある。
処理も複雑化し、これに要するプログラムも大規模とな
っている。ＣＰＵが扱えるメモリ空間をほぼ全て使用し
ている例も少なくない。この大きなプログラムの中の１
部のプログラムをセキュリティ上の問題あるいは、実行
速度の問題（−膜内にチップに内蔵したメモリはアクセ
ススピードが速い）等でチップ内のＲＯＭに書き込んで
おきたい場合がある。そしてこの様な箇所がプログラム
上複数存在し、チップ内のＲＯＭエリアを超える種間に
分散している場合にはたとえ内部ＲＯＭ化したいプログ
ラム量が内部ＲＯＭ容量以下であっても、内部ＲＯＭ番
地が固定であるため、すでに作られたプログラムを再配
置しなければならないという欠点がある。
本発明のシングルチップマイクロコンピュータは、ＣＰ
ＵとＲＯＭを同一基板上に構成されたシングルチップマ
イクロコンピュータにおいて、ＲＯＭを複数の領域に分
割し、それぞれの領域に対して、全メモリ空間中いずれ
の位置に配置されるべきかの情報を保持する手段と、Ｃ
ＰＵがアクセスしようとするアドレスと情報保持手段と
の比較を行うアドレス比較手段を備え、このアドレス比
較手段の出力によりＲＯＭの読み出し動作を行う。
ＵとＲＯＭを同一基板上に構成されたシングルチップマ
イクロコンピュータにおいて、ＲＯＭを複数の領域に分
割し、それぞれの領域に対して、全メモリ空間中いずれ
の位置に配置されるべきかの情報を保持する手段と、Ｃ
ＰＵがアクセスしようとするアドレスと情報保持手段と
の比較を行うアドレス比較手段を備え、このアドレス比
較手段の出力によりＲＯＭの読み出し動作を行う。
次に本発明の実施例を図面を参照しながら説明する。
第１図は、本発明によるシングルチップマイクロコンピ
ュータ概念図を示したものであり、１０はシングルチッ
プマイクロコンピュータの全体、２０はＣＰＵ及び周辺
装置、３０は内部ＲＯＭであり、４０は内部ＲＯＭが配
置される番地を決定するための内部ＲＯＭアドレス判別
装置である。
ュータ概念図を示したものであり、１０はシングルチッ
プマイクロコンピュータの全体、２０はＣＰＵ及び周辺
装置、３０は内部ＲＯＭであり、４０は内部ＲＯＭが配
置される番地を決定するための内部ＲＯＭアドレス判別
装置である。
本実施例では、ＣＰＵが取扱うメモリ空間を６４にバイ
ト、内部ＲＯＭの総容量を１６にバイトとする。
ト、内部ＲＯＭの総容量を１６にバイトとする。
第２図は内部ＲＯＭアドレス判別装置の詳細を示したブ
ロック図である。第２図において、１０１はアドレスバ
スである。アドレスバス１０１は１６ビツト幅を有して
いる。１３０はデータバスであり本実施例では８ビット
幅を持つものとする。１２１〜１２４はそれぞれ内部Ｒ
ＯＭが配置されるべきアドレスの上位４ビツトの値を保
持するレジスタである。但し１２１は常に固定データＯ
Ｒが書きこまれているものとする。
ロック図である。第２図において、１０１はアドレスバ
スである。アドレスバス１０１は１６ビツト幅を有して
いる。１３０はデータバスであり本実施例では８ビット
幅を持つものとする。１２１〜１２４はそれぞれ内部Ｒ
ＯＭが配置されるべきアドレスの上位４ビツトの値を保
持するレジスタである。但し１２１は常に固定データＯ
Ｒが書きこまれているものとする。
１１１〜１１４はそれぞれレジスタ１２１〜１２４の値
と、アドレスバスの上位４ビツトの値を比較する比較器
、Ｃ２〜Ｃ４は比較器１１１〜１１４から出力される一
致信号である。１４０゜１５′ｏ、１６０はオアゲート
、１６１はインバータ、１６２はアンドゲートである。
と、アドレスバスの上位４ビツトの値を比較する比較器
、Ｃ２〜Ｃ４は比較器１１１〜１１４から出力される一
致信号である。１４０゜１５′ｏ、１６０はオアゲート
、１６１はインバータ、１６２はアンドゲートである。
次にこのシングルチップマイクロコンピュータの動作を
説明する。第３図は本実施例の説明のために、内部ＲＯ
Ｍ容間と内部ＲＯＭアドレス判別装置によって配分され
た全体のメモリマツプを示す図である。
説明する。第３図は本実施例の説明のために、内部ＲＯ
Ｍ容間と内部ＲＯＭアドレス判別装置によって配分され
た全体のメモリマツプを示す図である。
いま内部ＲＯＭ１６にバイトのうち４にバイトをアドレ
ス０Ｏ００Ｈ〜ＯＦ Ｆ Ｆ Ｈに、また８にバイトを
８０００．！〜９ＦＦＦ’、にさらに残り４にバイトを
ＦＯＯＯ，〜Ｆ’ＦＦ’Ｆ’ｌに配分する場合を考える
。まず、ｏ ｏ ｏ ＯＨ〜ＯＦＦＦｍには内部ＲＯＭ
の００００ｎ〜０ＦＦＦ□番地を固定的に割り当てる。
ス０Ｏ００Ｈ〜ＯＦ Ｆ Ｆ Ｈに、また８にバイトを
８０００．！〜９ＦＦＦ’、にさらに残り４にバイトを
ＦＯＯＯ，〜Ｆ’ＦＦ’Ｆ’ｌに配分する場合を考える
。まず、ｏ ｏ ｏ ＯＨ〜ＯＦＦＦｍには内部ＲＯＭ
の００００ｎ〜０ＦＦＦ□番地を固定的に割り当てる。
これはあとで述べる様に第２図におけるレジスタ１２１
をＯＨ固定にする事で実現される。
をＯＨ固定にする事で実現される。
よって、リセットルーチン及びその他の初期化プログラ
ムは、この固定されたＲＯＭ領域に置かれる。初期化ル
ーチンの中でレジスタ１２２には８Ｈをレジスタ１２３
及び１２４にはそれぞれ９Ｈ，ＦＭを書き込む、この状
態でＣＰＵがメモリとしてｏ ｏ ＯＯ，１〜ＯＦＦ
Ｆｍ、 ８００ （Ｌｔ〜９ＦＦＦＨ，ＦＯｏ ０ｓ
ｔ−ＦＦＦＦｉを読み出そうとした時、比較器１１１〜
１１４のいづれかから一致信号が出力されオアゲー）１
４０によって、内部ＲＯＭ指示信号が得られる。これを
受けてＣＰＶはバス制御装置（図示せず）を介して内部
ＲＯＭの読み出し制御を行う、同時に論理ゲート１５０
．１６０，１６１，１６２により内部ＲＯＭの物理的な
アドレスの上位２ビツトを発生する。真理値表を第３図
すに示す。内部ＲＯＭの物理アドレスの下位１２ビツト
は、アドレスバスにあるアドレス値をそのまま用いれば
よい。
ムは、この固定されたＲＯＭ領域に置かれる。初期化ル
ーチンの中でレジスタ１２２には８Ｈをレジスタ１２３
及び１２４にはそれぞれ９Ｈ，ＦＭを書き込む、この状
態でＣＰＵがメモリとしてｏ ｏ ＯＯ，１〜ＯＦＦ
Ｆｍ、 ８００ （Ｌｔ〜９ＦＦＦＨ，ＦＯｏ ０ｓ
ｔ−ＦＦＦＦｉを読み出そうとした時、比較器１１１〜
１１４のいづれかから一致信号が出力されオアゲー）１
４０によって、内部ＲＯＭ指示信号が得られる。これを
受けてＣＰＶはバス制御装置（図示せず）を介して内部
ＲＯＭの読み出し制御を行う、同時に論理ゲート１５０
．１６０，１６１，１６２により内部ＲＯＭの物理的な
アドレスの上位２ビツトを発生する。真理値表を第３図
すに示す。内部ＲＯＭの物理アドレスの下位１２ビツト
は、アドレスバスにあるアドレス値をそのまま用いれば
よい。
この様に、レジスタ１２２〜１２４の内容を書き換える
事により、内部ＲＯＭの配置アドレスを変更することが
できる。
事により、内部ＲＯＭの配置アドレスを変更することが
できる。
〔実施例２〕
第４図に本発明のシングルチップマイクロコンピュータ
における内部ＲＯＭアドレス判別装置の他の実施例を示
す。第４図では記憶手段４２１〜４２４は第２図におけ
るレジスタ１２１〜１２４に相論する部分を内部ＲＯＭ
と同一の書き込み方式によるＲＯＭセルで構成している
。すなわち、内部ＲＯＭがマスクプログラマブルＲＯＭ
であればマスクＲＯＭせセルＵＶＥＰＲＯＭであれば同
−ＦＲＯＭセルを用いる。これにより、内部ＲＯＭの配
置を命令によって行う必要が無くなる。
における内部ＲＯＭアドレス判別装置の他の実施例を示
す。第４図では記憶手段４２１〜４２４は第２図におけ
るレジスタ１２１〜１２４に相論する部分を内部ＲＯＭ
と同一の書き込み方式によるＲＯＭセルで構成している
。すなわち、内部ＲＯＭがマスクプログラマブルＲＯＭ
であればマスクＲＯＭせセルＵＶＥＰＲＯＭであれば同
−ＦＲＯＭセルを用いる。これにより、内部ＲＯＭの配
置を命令によって行う必要が無くなる。
以上説明したように本発明はシングルチップマイクロコ
ンピュータにおいて内部ＲＯＭを複数領域に分割しそれ
ぞれの領域のアドレス位置を独立に設定する事により、
大きなメモリ空間に散在する内部ＲＯＭ化したいプログ
ラム領域をプログラム全体を再配置することなく、その
ままＲＯＭ化できる効果がある。さらに汎用マイクロプ
ロセッサには固有テーブル領域として、アドレスが大き
く異なる複数の領域を持つものもあるが、本発明によれ
ば、これら汎用マイクロプロセッサをＣＰＵとしたシン
グルチップマイクロコンピュータにおいても効率的に内
部’ＲＯＭを配置して上記複数のテーブル領域を内部Ｒ
ＯＭ化できる。
ンピュータにおいて内部ＲＯＭを複数領域に分割しそれ
ぞれの領域のアドレス位置を独立に設定する事により、
大きなメモリ空間に散在する内部ＲＯＭ化したいプログ
ラム領域をプログラム全体を再配置することなく、その
ままＲＯＭ化できる効果がある。さらに汎用マイクロプ
ロセッサには固有テーブル領域として、アドレスが大き
く異なる複数の領域を持つものもあるが、本発明によれ
ば、これら汎用マイクロプロセッサをＣＰＵとしたシン
グルチップマイクロコンピュータにおいても効率的に内
部’ＲＯＭを配置して上記複数のテーブル領域を内部Ｒ
ＯＭ化できる。
第１図は本発明のシングルチップマイクロコンピュータ
の概念図、第２図は内部ＲＯＭ７ドレス判別装置の構成
図、第３図は動作説明のための７ドレス配置の関癒な示
す図である。 第４図は本発明の他の実施例のＲＯＭアドレス判別装置
の構成図である。 １０・・・・・・シングルチップマイクロコンピュータ
、２０・・・・・・ＣＰＵ及び周辺装置、３０・・・・
・・内部ＲＯＭ、４０・・・・・・内部ＲＯＭアドレス
判別装置、１０１・・・・・・アドレスバス、１１１〜
１１４・・・・・・比較器、１２１〜１２４・・・・・
・レジスタ％ ｃ＋〜Ｃ４・・・・・・一致信号、１３
０・・・・・・データバス、１４０゜１５０．１６０・
・・・・・オアゲート、１５１゜１６１．１８３・・・
・・・インバータ、１６２・・・・・・アントゲ−）、
４２１〜４２４・・・・・・ＲＯＭセル。 代理人 弁理士 内 原 音 ／ム７ 茅 ２ 菌 イｔメεリイぎｉｄ 第３ 図 第 ４ 凹
の概念図、第２図は内部ＲＯＭ７ドレス判別装置の構成
図、第３図は動作説明のための７ドレス配置の関癒な示
す図である。 第４図は本発明の他の実施例のＲＯＭアドレス判別装置
の構成図である。 １０・・・・・・シングルチップマイクロコンピュータ
、２０・・・・・・ＣＰＵ及び周辺装置、３０・・・・
・・内部ＲＯＭ、４０・・・・・・内部ＲＯＭアドレス
判別装置、１０１・・・・・・アドレスバス、１１１〜
１１４・・・・・・比較器、１２１〜１２４・・・・・
・レジスタ％ ｃ＋〜Ｃ４・・・・・・一致信号、１３
０・・・・・・データバス、１４０゜１５０．１６０・
・・・・・オアゲート、１５１゜１６１．１８３・・・
・・・インバータ、１６２・・・・・・アントゲ−）、
４２１〜４２４・・・・・・ＲＯＭセル。 代理人 弁理士 内 原 音 ／ム７ 茅 ２ 菌 イｔメεリイぎｉｄ 第３ 図 第 ４ 凹
Claims (2)
- （１）中央処理装置（ＣＰＵ）と読み出し専用メモリ（
ＲＯＭ）を同一半導体基板上に構成してなるシングルチ
ップマイクロコンピュータにおいて、前記ＲＯＭを複数
の領域に分割し、それぞれの領域に対して全メモリ空間
中いずれの位置に配置されるべきかの情報を保持する手
段と、前記ＣＰＵがアクセスしたアドレスと前記情報保
持手段との比較を行うアドレス比較手段を備え、前記ア
ドレス比較手段の出力により前記ＲＯＭの読み出し動作
を実行を制御することを特徴とするシングルチップマイ
クロコンピュータ。 - （２）情報を保持する手段のうち少なくとも１つ以上が
固定記憶手段である事を特徴とする特許請求の範囲第１
項記載のシングルチップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273795A JPH01114950A (ja) | 1987-10-28 | 1987-10-28 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273795A JPH01114950A (ja) | 1987-10-28 | 1987-10-28 | シングルチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01114950A true JPH01114950A (ja) | 1989-05-08 |
Family
ID=17532687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62273795A Pending JPH01114950A (ja) | 1987-10-28 | 1987-10-28 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01114950A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5979813A (en) * | 1998-09-30 | 1999-11-09 | Hewlett-Packard Company | Tape threading apparatus |
| US6079651A (en) * | 1997-10-23 | 2000-06-27 | Seagate Technology, Inc. | Tape coupling arrangement for single reel cartridge |
| US6082652A (en) * | 1997-11-07 | 2000-07-04 | Seagate Technology, Inc. | Independent double hub take-up reel arrangement for use with a single reel cartridge tape drive |
| US6584528B1 (en) | 1999-08-03 | 2003-06-24 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor allocating no wait storage of variable capacity to plurality of resources, and memory device therefor |
-
1987
- 1987-10-28 JP JP62273795A patent/JPH01114950A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6079651A (en) * | 1997-10-23 | 2000-06-27 | Seagate Technology, Inc. | Tape coupling arrangement for single reel cartridge |
| US6082652A (en) * | 1997-11-07 | 2000-07-04 | Seagate Technology, Inc. | Independent double hub take-up reel arrangement for use with a single reel cartridge tape drive |
| US5979813A (en) * | 1998-09-30 | 1999-11-09 | Hewlett-Packard Company | Tape threading apparatus |
| US6584528B1 (en) | 1999-08-03 | 2003-06-24 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor allocating no wait storage of variable capacity to plurality of resources, and memory device therefor |
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