JPH01106621A - Chopper type comparator - Google Patents
Chopper type comparatorInfo
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- JPH01106621A JPH01106621A JP26439187A JP26439187A JPH01106621A JP H01106621 A JPH01106621 A JP H01106621A JP 26439187 A JP26439187 A JP 26439187A JP 26439187 A JP26439187 A JP 26439187A JP H01106621 A JPH01106621 A JP H01106621A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、アナログ−デジタル変換回路（ＡＤコンバー
タ）、特に高速ＡＤコンバータに用いられるチョッパ型
コンパレータ回路に関する。DETAILED DESCRIPTION OF THE INVENTION (A) Field of Industrial Application The present invention relates to an analog-to-digital conversion circuit (AD converter), and particularly to a chopper type comparator circuit used in a high-speed AD converter.
（ロ）従来の技術
一般に、逐次比較型のＡＤコンバータは、一定電圧を多
数に分割した複数の基準電圧の各々と変換すべき入力電
圧とを各々複数のコンパレータで大小を比較し、そのフ
ンパレータの出力をデフードすることにより１．デジタ
ル信号を得ていた。(b) Conventional technology In general, a successive approximation type AD converter compares each of a plurality of reference voltages obtained by dividing a constant voltage into a large number of input voltages with the input voltage to be converted using a plurality of comparators. By defooding the output 1. I was getting a digital signal.
このような逐次比較型のＡＤコンバータには、集積化が
容易なチョッパ型コンパレータ回路が使用されている。Such a successive approximation type AD converter uses a chopper type comparator circuit that is easy to integrate.
従来のチョッパ型コンパレータ回路は、高ゲイン及び高
速性を実現するために第２図に示される如く容量接続し
た増幅器（インバータ）を数段接続して構成される。即
ち、変換されるアナログ電圧ｖ１イと基準電圧Ｖｌｌｌ
ｌ！ｔをクロック信号φによって選択出力するアナログ
スイをンチ（１）（２）の出力とアナログスイッチ（３
）が入出力間に接続されたインバータ（４）の入力との
間にコンデンサ（５）が接続すれ、更に、インバータ（
４）の出力とアナログスイッチ（６）が入出力間に接続
されたインバータ（７）の入力との間にコンデンサ（８
）が接続されて構成きれている。A conventional chopper type comparator circuit is constructed by connecting several stages of capacitively connected amplifiers (inverters) as shown in FIG. 2 in order to achieve high gain and high speed. That is, the analog voltage v1i to be converted and the reference voltage Vllll
l! The output of analog switch (1) and (2) and the analog switch (3
) is connected between the input and output of the inverter (4), and a capacitor (5) is connected between it and the input of the inverter (4).
A capacitor (8) is connected between the output of
) are connected and configured.
第２図のチョッパ型コンパレータ回路に於いて、クロッ
ク信号≠が“０”レベルの場合に、アナログスイッチ（
２）がオンして基準電圧ＶＲ１Ｆがコンデンサ（５）に
印加され、更に、各々のインバータ（４）及び（７）の
入出力は、アナログスイッチ（３）及び（６）がオンす
ることで各々接続される。この状態では、インバータ（
４）の入力点Ｂの電圧は、インバータ（４）のスレッシ
ョルド電圧ｖｔ”、にバイアスされ、インバータ（７）
の入力点りの電圧は、インバータ（７）のスレッショル
ド電圧Ｖｔ□にバイアスされる。従って、コンデンサ（
５）にはｖｔ”、 −ｖ＊ｌｌｒの電圧が充電され、コ
ンデンサ（８）にはＶｔ”、 −Ｖｔ”、の電圧が充電
きれる。クロック信号φが“１”レベルになると、アナ
ログスイッチ（２）（３）（６）はオフし、アナログス
イッチ（１）がオンするため、点Ａの重圧はアナログ電
圧ＶＩＮとなり、点Ｂの電圧は、点Ａの電圧にコンデン
サ（５）に充電された電圧を加算した電圧、即ちＶ＋ｓ
＋Ｖｔ”、 ｙ□、となる、この点Ｂの電圧がインバ
ータ（４）のスレッショルド電圧Ｖｔ”、より大きい場
合、即ち、ＶＩＮ＞Ｖ□、であれば、インバータ（４）
の出力は“０”レベルとなり、点Ｂの重圧がスレッショ
ルド電圧ｖｔ”、より小さい場合、即ちＶＩＮ＜Ｖ□、
であれば、インバータ（４）の出力は“１”レベルとな
る。また、点りの電圧は、インバータ（４）の出力が“
０”となることでスレッショルド電圧Ｖｔ□より低くな
るのでインバータ（７）の出力は“１”となり、インバ
ータ（４）の出力が′１”なることでスレッショルド電
圧Ｖｔ”、より高くなるのでインバータ（７）の出力は
′０”となる。In the chopper type comparator circuit shown in Figure 2, when the clock signal ≠ is at the “0” level, the analog switch (
2) is turned on, the reference voltage VR1F is applied to the capacitor (5), and furthermore, the input and output of each inverter (4) and (7) is changed by turning on the analog switches (3) and (6). Connected. In this state, the inverter (
The voltage at the input point B of 4) is biased to the threshold voltage vt'' of the inverter (4), and the voltage at the input point B of the inverter (7)
The voltage at the input point of is biased to the threshold voltage Vt□ of the inverter (7). Therefore, the capacitor (
5) is charged with the voltages vt", -v*llr, and the capacitor (8) is fully charged with the voltages Vt", -Vt". When the clock signal φ reaches the "1" level, the analog switch ( 2) (3) and (6) are turned off and analog switch (1) is turned on, so the pressure at point A becomes analog voltage VIN, and the voltage at point B is charged to the voltage at point A in capacitor (5). The voltage that is the sum of the voltages, that is, V+s
+Vt'', y□, and if the voltage at this point B is greater than the threshold voltage Vt'' of the inverter (4), that is, if VIN>V□, the inverter (4)
output becomes “0” level, and when the pressure at point B is smaller than the threshold voltage vt”, that is, VIN<V□,
If so, the output of the inverter (4) will be at the "1" level. In addition, the voltage of the light is the output of the inverter (4).
Since the output of the inverter (7) becomes "1", the output of the inverter (4) becomes "1" and becomes higher than the threshold voltage Vt", so the inverter ( The output of 7) is '0'.
このようにして、ＶＩＮ＞Ｖ□、であるときには、“１
”の出力が得られ、ｖＩＮ＜ｖ、１！、のときには、“
０”の出力が得られるのである。このようなチョッパ型
コンパレータは特開昭６２−７１３３６号公報に記載さ
れている。In this way, when VIN>V□, “1
” is obtained, and when vIN<v,1!, “
An output of 0'' can be obtained. Such a chopper type comparator is described in Japanese Patent Application Laid-open No. 71336/1983.
（八）発明が解決しようとする問題点
しかしながら、斯上のチョッパ型コンパレータ回路では
、クロック信号４が“０”の期間内に、コンデンサ（５
）及び（８）の充放電を行わなければならないのである
が、点Ｅ及び点りの電圧はインバータ（７）の自己バイ
アスによって決定されるので時間がかかる。更に、点り
の電圧が固定きれないと、点Ｂ及び点Ｃの電圧もスレッ
ショルド電圧Ｖｔ”、に固定きれない。従って、クロッ
ク信号ｉの“０”の期間を長くする必要があり、フンパ
レータの超高速化が困難であった。(8) Problems to be Solved by the Invention However, in the above chopper type comparator circuit, the capacitor (5
) and (8) must be performed, but it takes time because the voltage at point E and point E is determined by the self-bias of the inverter (7). Furthermore, if the voltage at point B and C cannot be fixed to the threshold voltage Vt, the voltage at point B and C cannot be fixed to the threshold voltage Vt. Therefore, it is necessary to lengthen the period of "0" of clock signal i, and the voltage at point B and point C cannot be fixed to the threshold voltage Vt. It was difficult to achieve ultra-high speed.
（ニ）問題点を解決するための手段
本発明は、上述した点に鑑みて創作されたものであり、
被比較電圧と基準電圧を制御信号に基いて選択出力する
第１及び第２のアナログスイッチと、該第１″＆び第２
のアナログスイッチの出力が一端に接続された第１のコ
ンデンサと、該第１のコンデンサの他端が入力に接続さ
れ、入出力間に第３のアナログスイッチが接続された第
１のインバータと、該第１のインバータの出力に一端が
接続された第２のコンデンサと、該第２のコンデンサの
他端に入力が接続された第２のインバータと、入力及び
出力が接続された第３のインバータと、前記第２のコン
デンサと第２のインバータの接続点と第３のインバータ
の入力との間に設けられた第４のアナログスイッチとか
ら構成され、第１及び第２のコンデンサの充放電時間を
短縮し、超高速動作の可能なチョッパ型コンパレータ回
路を提供するものである。(d) Means for solving the problems The present invention was created in view of the above points,
first and second analog switches that selectively output the compared voltage and the reference voltage based on a control signal;
a first capacitor having one end connected to the output of the analog switch; a first inverter having the other end of the first capacitor connected to the input and a third analog switch connected between the input and output; a second capacitor having one end connected to the output of the first inverter, a second inverter having an input connected to the other end of the second capacitor, and a third inverter having an input and an output connected. and a fourth analog switch provided between the connection point of the second capacitor and the second inverter and the input of the third inverter, and the charging/discharging time of the first and second capacitors is The present invention provides a chopper-type comparator circuit that can shorten the time and operate at ultra-high speed.
（ネ）作用
上述の手段によれば、入出力が直接接続された第３のイ
ンバータの入出力電圧は、常に第３のインバータのスレ
ッショルド電圧Ｖｔ”、に保持されており、第１及び第
２のコンデンサの充放電期間に於いて、第２のインバー
タの入力をその出力で自己バイアスすることなく、第３
のインバータで保持された入出力電圧ｙｔ＊、を第４の
アナログスイッチを介して第２のインバータの入力に印
加することで、第２のインバータの入力電圧を所定の電
圧にバイアスすることができる。これにより、第１及び
第２のコンデンサの充放電が速やかに為きれるので、超
高速動作が可能となる。(f) Effect According to the above-mentioned means, the input/output voltage of the third inverter to which the input/output is directly connected is always maintained at the threshold voltage Vt'' of the third inverter, and During the charging and discharging period of the capacitor of
By applying the input/output voltage yt* held by the inverter to the input of the second inverter via the fourth analog switch, the input voltage of the second inverter can be biased to a predetermined voltage. . As a result, the first and second capacitors can be charged and discharged quickly, allowing ultra-high-speed operation.
（へ）実施例 第１図は本発明の実施例を示す回路図である。(f) Example FIG. 1 is a circuit diagram showing an embodiment of the present invention.
第１のアナログスイッチ（９）の入力には被比較電圧で
あるアナログ電圧ＶＩＮが印加され、第２のアナログス
イッチ（１０）の入力には基準電圧Ｖ□、が印加され、
第１及び第２のアナログスイッチ（９）（１０）の出力
は共に第１のコンデンサ（１１）の一端（接続点Ａとす
る）に接続される。第１及び第２のアナログスイッチ（
９）（１０）は、クロック信号φによってその導通が制
御きれ、クロック信号ｉが“０”のとき、基準電圧ＶＩ
ｌｔＦが点Ａに印加され、クロック信号φが“１”のと
きアナログ電圧ＶＩＮが点Ａに印加されるようにクロッ
ク信号φ及びその反転信号１が第１及び第２のアナログ
スイッチ（９）（１０）のゲート電極に印加されている
。An analog voltage VIN, which is a voltage to be compared, is applied to the input of the first analog switch (9), and a reference voltage V□ is applied to the input of the second analog switch (10).
The outputs of the first and second analog switches (9) and (10) are both connected to one end of the first capacitor (11) (referred to as connection point A). The first and second analog switches (
9) In (10), the conduction can be controlled by the clock signal φ, and when the clock signal i is “0”, the reference voltage VI
ltF is applied to point A, and the clock signal φ and its inverted signal 1 are applied to the first and second analog switches (9) ( 10) is applied to the gate electrode.
第１のコンデンサ（１１）の他端は、第１のインバータ
（１２）の入力に接続（点Ｂとする）され、第１のイン
バータ（１２）の入力及び出力間には、り、ロック信号
４が“０”のときオンする第３のアナログスイッチ（１
３）が接続されている。この第１のインバータ（１２）
のスレッショルド電圧は、Ｖｔ”、である。第１のイン
バータ（１２）の出力（点Ｃとする）には第２のコンデ
ンサ（１４）の一端が接続され、第２のコンデンサ（１
４）の他端は第２のインバータ（１５）の入力に接続（
点りとする）されている。第２のインバータ（１５）の
スレッショルド電圧はｖｔ″！であり、その出力は、ア
ナログ電圧ＶＩＮと基準電圧ＶＩＩＩＦの比較結果とし
て出力される。The other end of the first capacitor (11) is connected to the input of the first inverter (12) (point B), and a lock signal is connected between the input and output of the first inverter (12). The third analog switch (1
3) is connected. This first inverter (12)
The threshold voltage of the first inverter (12) is Vt". One end of the second capacitor (14) is connected to the output (point C) of the first inverter (12),
4) The other end is connected to the input of the second inverter (15) (
(scored). The threshold voltage of the second inverter (15) is vt''!, and its output is output as a comparison result between the analog voltage VIN and the reference voltage VIIIF.
一方第３のインバータ（１６）の入力と出力は、直接接
続され、その接続点Ｅと第２のインバータ（１５）の入
力との間には、クロック信号φが“０”のときオンとな
る第４のアナログスイッチ（１７）が接続されている。On the other hand, the input and output of the third inverter (16) are directly connected, and the connection between the connection point E and the input of the second inverter (15) is turned on when the clock signal φ is "0". A fourth analog switch (17) is connected.
第３のインバータ（１６）のスレッショルド電圧は、ｖ
ｔ”、であるが、このスレッショルド電圧ｖｔ”、は、
第２のインバータ（１５）のスレッショルド電圧Ｖｔ”
、と略等しく設定されている。The threshold voltage of the third inverter (16) is v
t'', but this threshold voltage vt'' is
Threshold voltage Vt” of the second inverter (15)
, is set approximately equal to .
第１図に示されたチョッパ型コンパレーク回路では、第
３のインバータ（１６）の入出力が直接接続されている
ため、点Ｅの電圧は、常にスレッショルド電圧Ｖｔ”、
に自己バイアスされている。そこで、クロック信号φが
“Ｏ”になると、第２．第３及び第４のアナログスイッ
チ（１０）（１３）（１７）がオンするため、点Ａには
基準信号ＶＩＩＩＦが印加され、第１のインバータ（１
２）は自己バイアスにより点Ｂ及び点Ｃを電圧Ｖｔ”、
となるように働き、更に、第２のインバータ（１５）の
入力点りには、第４のアナログスイッチ（１７）を介し
て、第３のインバータ（１６）の自己バイアスされた電
圧Ｖｔ”、が印加される。In the chopper type comparator circuit shown in FIG. 1, the input and output of the third inverter (16) are directly connected, so the voltage at point E is always the threshold voltage Vt'',
is self-biased. Therefore, when the clock signal φ becomes "O", the second. Since the third and fourth analog switches (10), (13), and (17) are turned on, the reference signal VIIIF is applied to point A, and the first inverter (1
2) is a voltage Vt” at points B and C due to self-bias;
Furthermore, the self-biased voltage Vt'' of the third inverter (16) is applied to the input point of the second inverter (15) via the fourth analog switch (17). is applied.
従って、第２のインバータ（１５）は、その出力によっ
て入力を自己バイアスする必要がないため、点りはスレ
ッショルド電圧Ｖｔ”、と略同じｖｔ”、に急速にバイ
アスされるのである。その結果、点Ｂと点Ｃの電圧は早
く電圧ｖｔ”、に固定され、第１のコンデンサ（１１）
にｖｔ”、−ｖ□、の電圧が充電され、第２のコンデン
サ（１４）にＶｔ”、（キＶｔ＊、 ） −ｖｔ”□の
電圧が充電されるのである。Therefore, the second inverter (15) does not need to self-bias its input with its output, so that the point is quickly biased to the threshold voltage Vt'', approximately the same as vt''. As a result, the voltages at points B and C are quickly fixed to the voltage vt'', and the voltage at the first capacitor (11)
The second capacitor (14) is charged with a voltage of Vt'', (Vt*, )-vt''□.
クロック信号φが“１”となると第１のアナログスイッ
チ（９）がオンし、第２．第３、及び第４のアナログス
イッチ（１０）（１３）（１７）がオフする。When the clock signal φ becomes "1", the first analog switch (9) is turned on, and the second... The third and fourth analog switches (10), (13), and (17) are turned off.
従って、従来の回路と同様に、点Ａにアナログ電圧ＶＩ
Ｎが印加され、Ｖ＋ｓ＞Ｖ＊！ｒテあるとキニハ第２の
インバータ（１５）の出力は１”となり、ｖＩＮ＜ｖ□
２で”あるときには第２のインバータ（１５）の出力は
′０”となる。Therefore, analog voltage VI at point A, similar to the conventional circuit.
N is applied and V+s>V*! If there is a rte, the output of the second inverter (15) becomes 1", and vIN<v□
2, the output of the second inverter (15) becomes '0'.
（ト）発明の効果
上述の如く本発明によれば、常時１己バイアスされて固
定された電圧Ｖｔ”、を第３のインバータで発生してお
いて、クロックφにより第２のインバータの入力に固定
電圧Ｖｔ”、を印加することによ、す、第２のインバー
タの自己バイアスが不要となって急速に第１及び第２の
コンデンサの充放電が為されるので、チョッパ型コンパ
レータ回路の超高速化が図れる利点を有している。(g) Effects of the Invention As described above, according to the present invention, a voltage Vt'' which is always self-biased and fixed is generated in the third inverter, and is applied to the input of the second inverter by the clock φ. By applying a fixed voltage Vt'', the self-bias of the second inverter becomes unnecessary and the first and second capacitors are rapidly charged and discharged. It has the advantage of increasing speed.
第１図は本発明の実施例を示す回路図、第２図は従来例
を示す回路図である。
（９）・・・第１のアナログスイッチ、（１０）・・・
第２のアナログスイッチ、（１１）・・・第１のコンデ
ンサ、（１２）・・・第１のインバータ、（１３）・・
・第３のアナログスイッチ、（１４）・・・第２のコン
デンサ、（１５）・・・第２のインバータ、（１６）・
・・第３のインバータ、（１７）・・・第４のアナログ
スイッチ。FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a circuit diagram showing a conventional example. (9)...first analog switch, (10)...
Second analog switch, (11)...first capacitor, (12)...first inverter, (13)...
・Third analog switch, (14)...second capacitor, (15)...second inverter, (16)...
...Third inverter, (17)...Fourth analog switch.
Claims (1)
力する第１及び第２のアナログスイッチと、該第１及び
第２のアナログスイッチの出力が一端に接続されたコン
デンサと、該コンデンサの他端が入力に接続され、入出
力間に第３のアナログスイッチが接続された第１のイン
バータと、該第１のインバータの出力に一端が接続され
た第２のコンデンサと、該第２のコンデンサの他端に入
力が接続された第２のインバータと、入力及び出力が接
続された第３のインバータと、前記第２のコンデンサと
第２のインバータの接続点と前記第３のインバータの入
力間に設けられた第４のアナログスイッチとから成るチ
ョッパ型コンパレータ。(1) First and second analog switches that selectively output a compared voltage and a reference voltage based on a control signal, a capacitor to which the outputs of the first and second analog switches are connected, and the capacitor. a first inverter, the other end of which is connected to the input, and a third analog switch connected between the input and output; a second capacitor, one end of which is connected to the output of the first inverter; a second inverter whose input is connected to the other end of the capacitor, a third inverter whose input and output are connected, and a connection point between the second capacitor and the second inverter and the third inverter. A chopper type comparator consisting of a fourth analog switch provided between the inputs.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26439187A JPH01106621A (en) | 1987-10-20 | 1987-10-20 | Chopper type comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26439187A JPH01106621A (en) | 1987-10-20 | 1987-10-20 | Chopper type comparator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01106621A true JPH01106621A (en) | 1989-04-24 |
Family
ID=17402506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26439187A Pending JPH01106621A (en) | 1987-10-20 | 1987-10-20 | Chopper type comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01106621A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0360212A (en) * | 1989-07-28 | 1991-03-15 | Rohm Co Ltd | Comparator circuit |
-
1987
- 1987-10-20 JP JP26439187A patent/JPH01106621A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0360212A (en) * | 1989-07-28 | 1991-03-15 | Rohm Co Ltd | Comparator circuit |
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