JPH01100948A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JPH01100948A
JPH01100948A JP25853387A JP25853387A JPH01100948A JP H01100948 A JPH01100948 A JP H01100948A JP 25853387 A JP25853387 A JP 25853387A JP 25853387 A JP25853387 A JP 25853387A JP H01100948 A JPH01100948 A JP H01100948A
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JP
Japan
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film
region
oxide film
pattern
sic layer
Prior art date
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Pending
Application number
JP25853387A
Other languages
Japanese (ja)
Inventor
Tadashi Fukuda
福田 匡志
Masayuki Takeda
正行 武田
Yuji Furumura
雄二 古村
Kenichi Sato
健一 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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  • Local Oxidation Of Silicon (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)

Abstract

PURPOSE:To decrease a width of a field oxide film for realizing a highly integrated semiconductor, IC, by selectively oxidizing a silicon carbide pattern with a mask resistive to oxidation so that the field oxide film thus formed has a part buried in a semiconductor substrate, said part having approximately vertical end faces. CONSTITUTION:Using a resist film pattern as a mask, an Si3N4 film 7, a CVD- SiO2 film 6 and an SiC layer 5 are patterned sequentially to provide first and second SiC layer patterns 5A and 5B. Then, using these SiC layer patterns 5A and 5B as a mask, an ordinary selective oxidation process is carried out. On the surface of an n-type collector region 3 thus exposed, a first Selectively oxidized film 8 is formed such that its bottom is rooted in the n-type collector region 3. This process can be performed without the selectively oxidized film 8 penetrating into the interface between the SiC layer, patterns 5A, 5B and the n-type collector region 3 like a bird's beak, and the end face E1 of the first selectively oxidized film 8 contacted with the lower regions of the SiC layer patterns 5A and 5B can be formed approximately vertical. Thus, the base region and the collector contact region can be designed in a small area without any margin and a highly integrated element can be realized.

Description

【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 発明の実施例の工程断面図(第1図) SICO5構造の模式平面図(第2図)発明の応用例の
工程断面図(第3図) 発明の効果 〔概 要〕 半導体装置の製造方法、特に基板面に対して垂直な端面
を有するフィールド酸化膜を選択酸化により形成する方
法に関し、 バーズビークの・発生がなく、且つほぼ垂直な端面を有
するフィールド酸化膜の形成が可能な選択酸化方法を提
供してバイポーラトランジスタの小型化、及び高速化を
図ることを目的とし、半導体基体上にエピタキシャル成
長法により炭化珪素層を形成する工程と、該炭化珪素層
をパターニングして該半導体基体上に機能部形成領域に
対応する炭化珪素パターンを形成する工程と、該炭化珪
素パターンをマスクにして選択酸化を行い該半導体基体
面に機能部形成領域を画定するフィールド酸化膜を形成
する工程を含み構成する。
[Detailed Description of the Invention] [Table of Contents] Overview Industrial Field of Application Conventional Technology Problems to be Solved by the Invention Means for Solving the Problems Working Examples Figure) Schematic plan view of SICO5 structure (Figure 2) Process cross-sectional view of application example of the invention (Figure 3) Effects of the invention [Summary] A method for manufacturing a semiconductor device, especially a semiconductor device having an end face perpendicular to the substrate surface Regarding a method for forming a field oxide film by selective oxidation, the present invention provides a selective oxidation method that does not generate bird's beaks and can form a field oxide film having almost vertical end faces, thereby reducing the size and speed of bipolar transistors. A step of forming a silicon carbide layer on a semiconductor substrate by an epitaxial growth method, and a step of patterning the silicon carbide layer to form a silicon carbide pattern corresponding to a functional part formation region on the semiconductor substrate. and a step of performing selective oxidation using the silicon carbide pattern as a mask to form a field oxide film defining a functional part formation region on the semiconductor substrate surface.

〔産業上の利用分野〕[Industrial application field]

本発明は半導体装置の製造方法、特に基板面に対して垂
直な端面を有するフィールド酸化膜を選択酸化により形
成する方法に関する。
The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of forming a field oxide film having an end face perpendicular to a substrate surface by selective oxidation.

半導体装置においては、素子間分離用絶縁膜の形成方法
として、tocos法と呼ばれる選択酸化技術が広く用
いられている。
In semiconductor devices, a selective oxidation technique called the TOCOS method is widely used as a method for forming an insulating film for isolation between elements.

しかし従来の窒化シリコン(SiJa)膜を耐酸化マス
クとする選択酸化技術においては、バーズビーク°の発
生によって分離領域幅が拡大し、その分集積度の低下を
招くという問題がある。
However, in the conventional selective oxidation technique using a silicon nitride (SiJa) film as an oxidation-resistant mask, there is a problem in that the isolation region width increases due to the occurrence of bird's beak degrees, leading to a corresponding decrease in the degree of integration.

一方バイボーラ型のトランジスタにおいては、高速化の
要望から、ベース領域の周囲を接合の下部まで酸化膜で
囲ってベース−コレクタ間の接合容量を減少し、且つ該
酸化膜を除去してエミッタ領域に近い該ベース領域の側
壁側からベース電橋を導出することによってベース抵抗
を減少させた所謂SICOSlC05(side−ba
se contact 5tructure)構造が提
案されているが、上記5iJn膜を耐酸化マスクとする
選択酸化技術においては、上記バーズビークによってベ
ース領域を画定するフィールド酸化膜の端面が下方の拡
がった斜面状になり、そのため該フィールド酸化膜の除
去領域に形成される活性ベース領域とベース引出し電極
との距離が遠のいて上記5rcos構造によるベース抵
抗減少の効果が減退するという問題もあった。
On the other hand, in bibolar transistors, due to the desire for higher speed, the base region is surrounded by an oxide film to the bottom of the junction to reduce the junction capacitance between the base and the collector, and the oxide film is removed to form the emitter region. The so-called SICOSlC05 (side-ba
However, in the selective oxidation technique using the 5iJn film as an oxidation-resistant mask, the end face of the field oxide film that defines the base region by the bird's beak becomes a downwardly expanding slope; Therefore, there is a problem in that the distance between the active base region formed in the region where the field oxide film is removed and the base extraction electrode becomes long, and the effect of reducing the base resistance by the 5rcos structure described above is diminished.

そこで、バーズビークを発生せず、はぼ垂直な端面を有
するフィールド酸化膜の形成が可能な選択酸化方法が要
望されている。
Therefore, there is a need for a selective oxidation method that does not generate bird's beaks and can form a field oxide film having nearly vertical end faces.

〔従来の技術〕[Conventional technology]

従来の選択酸化法によるフィールド酸化膜によってベー
ス領域とコレクタコンタクト領域間が分離される酸化膜
分離型のバイポーラトランジスタは、例えば以下に第4
図(a)〜(e)を参照して説明する方法により形成さ
れていた。
An oxide film isolated bipolar transistor in which a base region and a collector contact region are separated by a field oxide film formed by a conventional selective oxidation method is described below, for example.
It was formed by the method described with reference to Figures (a) to (e).

第4図(a)参照 即ち、周知の方法により、例えばp型シリコン基板51
の表面部に選択的にn9型埋込み層52を形成し、該基
板上にn型エピタキシャル9937層153を形成し、
該エピタキシャルシリコンN 153にその表面からシ
リコン基板51内に達するU溝構造(少なくとも上部に
は二酸化シリコン(Si0g膜が埋込まれている)等に
よる素子分離領域54を形成して該n型エピタキシャル
シリコン層153を、下部にn°型埋込み層52を有す
るn型コレクタ領域該53に画定分離してなる被加工基
板を形成し、この被加工基板を用い、該基板のn型コレ
クタ領域該53よに通常の熱酸化法等により下敷き酸化
膜55を形成し、該下敷き酸化膜55上にベース形成領
域に対応する第1の5ilN、膜パターン56^とコレ
クタコンタクト形成領域に対応する第2の5iJa膜パ
ターン56Bを形成する。
Referring to FIG. 4(a), for example, a p-type silicon substrate 51 is
selectively forming an n9-type buried layer 52 on the surface of the substrate, forming an n-type epitaxial 9937 layer 153 on the substrate,
An element isolation region 54 made of silicon dioxide (SiOg film is embedded at least in the upper part) is formed in the epitaxial silicon N 153 to form a U-groove structure (at least in the upper part) reaching into the silicon substrate 51 to form the n-type epitaxial silicon. A substrate to be processed is formed in which the layer 153 is defined and separated into an n-type collector region 53 having an n°-type buried layer 52 at the bottom, and this substrate is used to separate the layer 153 from the n-type collector region 53 of the substrate. An underlay oxide film 55 is formed by a normal thermal oxidation method or the like, and a first 5ilN film pattern 56^ corresponding to the base formation region, a second 5iJa film pattern 56^ corresponding to the collector contact formation region are formed on the underlay oxide film 55. A film pattern 56B is formed.

第4図山)参照 次いで該第1及び第2の5isNa膜パターン56A及
び56Bをマスクにして選択酸化を行い、該コレクタ領
域53上にベース形成領域57及びコレクタコンタクト
形成領域58を画定する4000〜5000人程度の厚
い選択程度膜59A 、 59B 、 59Cを形成す
る。
Referring to FIG. 4, the first and second 5isNa film patterns 56A and 56B are then used as masks to perform selective oxidation to define a base formation region 57 and a collector contact formation region 58 on the collector region 53. Thick selective membranes 59A, 59B, and 59C of about 5,000 layers are formed.

ここで厚い選択酸化膜59A 、 59B 、 59C
の端面には第1、第2の5iJ4膜パターン56A 、
 56Bの下部へ食い込むバーズビーク60が形成され
る。
Here, thick selective oxide films 59A, 59B, 59C
On the end face of the first and second 5iJ4 film patterns 56A,
A bird's beak 60 is formed that bites into the lower part of 56B.

第4(C)参照 次いで第1、第2の5iJa膜パターン56^、56B
及び下敷き酸化膜55を除去し、次いでシリコン表出面
上にダメージ防止用絶縁膜61を形成した後、該基板上
に形成した鎖線で示すレジスト膜62の開口63を介し
且つ選択酸化膜59A 、 59Bをマスクにしてベー
ス形成領域57に選択的に硼素(B゛)をイオン注入し
、上記レジスト膜62を除去した後に所定の熱処理を行
って前記B゛を活性化再分布させてp型ベース領域64
を形成する。
Refer to No. 4(C) Next, first and second 5iJa film patterns 56^, 56B
After removing the underlying oxide film 55 and forming a damage prevention insulating film 61 on the silicon exposed surface, selective oxide films 59A and 59B are formed through openings 63 of the resist film 62 formed on the substrate and shown by the chain lines. Using as a mask, boron (B) is selectively ion-implanted into the base formation region 57, and after removing the resist film 62, a prescribed heat treatment is performed to activate and redistribute the B, forming a p-type base region. 64
form.

第4図(dl参照 次いで前記ダメージ防止用絶縁膜61を除去した後、該
基板上に気相成長(CVD)による二酸化シリD 7 
(Si(h)膜65を形成し、該CVD−3iOz膜6
5ニ先ずエミッタコンタクト窓66とコレクタコンタク
ト窓67を形成し、これらの窓66.67から選択的に
砒素(As″−)を高濃度にイオン注入し、次いで同C
VD−5iO1膜61にベースコンタクト窓68を形成
し、該コンタクト窓68から選択的に(B゛)を高濃度
にイオン注入した後、所要の熱処理を行って注入された
^S゛及びB゛を活性化してn°型エミッタ領域69、
n1型コレクタコンタクト領域70及びp+型ベースコ
ンタクト領域71を形成する。
FIG. 4 (see dl) Next, after removing the damage prevention insulating film 61, silicon dioxide D7 is deposited on the substrate by vapor phase growth (CVD).
(A Si(h) film 65 is formed, and the CVD-3iOz film 6
5. First, an emitter contact window 66 and a collector contact window 67 are formed, and arsenic (As''-) is selectively ion-implanted at a high concentration from these windows 66, 67, and then the same C is ion-implanted.
After forming a base contact window 68 in the VD-5iO1 film 61 and selectively implanting (B') ions at a high concentration from the contact window 68, the necessary heat treatment was performed and the implanted ^S' and B' by activating the n° type emitter region 69,
An n1 type collector contact region 70 and a p+ type base contact region 71 are formed.

第4図(e)参照 そして上記コンタクト窓66.67.68上に、エミッ
タ領域69、コレクタコンタクト領域70、p+型ペニ
スコンタク) 9!を域71にそれぞれ接続するエミッ
タ配線72、コレクタ配線73、ベース配線74を形成
する方法である。
Refer to FIG. 4(e), and on the contact windows 66, 67, 68, an emitter region 69, a collector contact region 70, a p+ type penis contact) 9! In this method, an emitter wiring 72, a collector wiring 73, and a base wiring 74 are formed to connect the area 71 to the area 71, respectively.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかし上記従来の酸化膜分離型バイポーラトランジスタ
の形成に用いられていた5iJa膜を耐酸化マスクに用
いる選択酸化方法においては、第4ト 図に)に示されるように、選択酸化膜59A 、59B
、59C等が、5ixNaパターン56A 、 56B
等の下部へ、その厚さに対応してバーズビーク60状に
深く食い込んで形成され、その端面ば下部の拡がった斜
面状に形成される。
However, in the selective oxidation method using the 5iJa film as an oxidation-resistant mask, which has been used to form the conventional oxide film isolated bipolar transistor, as shown in FIG.
, 59C etc., 5ixNa pattern 56A, 56B
A bird's beak 60 is formed by digging deeply into the lower part of the base, corresponding to its thickness, and its end face is formed into a slope shape with the lower part widening.

そして上記バーズビーク60の浸入によるベース領域6
4の面積の縮小は、エミッタ領域69及びベースコンタ
クト領域71の該ベース領域64に対する位置合わせ余
裕を減少せしめるので、該バーズビーク60の幅に相当
するだけベース領域64を広い面積に設計する必要があ
り、それだけトランジスタの面積が拡大して該バイポー
ラトランジスタを用いる半導体tCの集積度が低下する
という問題が生じていた。
And the base region 6 due to the infiltration of the bird's beak 60
Since the reduction in the area of 4 reduces the alignment margin of the emitter region 69 and the base contact region 71 with respect to the base region 64, it is necessary to design the base region 64 to have a wide area corresponding to the width of the bird's beak 60. However, a problem has arisen in that the area of the transistor increases accordingly and the degree of integration of the semiconductor TC using the bipolar transistor decreases.

また第4図(a)〜(a)に示されるように、選択酸化
膜の59A 、 59tl 、59C等の端面が下部の
拡がった斜面状に形成されるために、第5図の要部断面
図に示すように、上記選択酸化膜59の上部を除去し、
そこに埋め込んだ例えばp゛型型詰結晶シリコンより活
性ベース領域64Aの側壁側からベース引出し電極75
を導出して所謂5ICO5構造を形成し、これによって
ベース抵抗を減少し該バイポーラトランジスタの高速化
を図ろうとする際に、活性ベース領域64Aと上記ベー
ス引出し電極75との距離dが遠く隔たるために、それ
だけベース抵抗が高くなって高速化が充分にはなされな
いという問題があった。なお第5図において、76は多
結晶シリコンの熱酸化膜を示し、その他の符号は第4図
と同一対象物を示している。
In addition, as shown in FIGS. 4(a) to 4(a), the end faces of the selective oxide film 59A, 59tl, 59C, etc. are formed in a slope shape with the bottom part widened, so that the cross section of the main part in FIG. As shown in the figure, the upper part of the selective oxide film 59 is removed,
The base extraction electrode 75 is inserted from the side wall side of the active base region 64A from the p-type packed crystal silicon buried therein, for example.
When trying to derive the so-called 5ICO5 structure and thereby reduce the base resistance and increase the speed of the bipolar transistor, the distance d between the active base region 64A and the base extraction electrode 75 is large. However, there was a problem in that the base resistance became higher and higher speeds could not be achieved sufficiently. In FIG. 5, numeral 76 indicates a thermal oxide film of polycrystalline silicon, and other symbols indicate the same objects as in FIG. 4.

そこで本発明は、バーズビークの発生がな(、且つほぼ
垂直な端面を有するフィールド酸化膜の形成が可能な選
択酸化方法を提供し、バイポーラトランジスタの小型化
、及び高速化を図ることを目的とする。
SUMMARY OF THE INVENTION An object of the present invention is to provide a selective oxidation method that does not cause bird's beaks and can form a field oxide film having substantially vertical end faces, thereby reducing the size and speed of bipolar transistors. .

〔問題点を解決するための手段〕[Means for solving problems]

上記問題点は、半導体基体上にエピタキシャル成長手段
により炭化珪素層を形成する工程と、該炭化珪素層をパ
ターニングして該半導体基体における機能部形成領埴土
を選択的に覆う炭化珪素パターンを形成する工程と、該
炭化珪素パターンを耐酸化マスクにして選択酸化を行っ
て該半導体基体面に、機能部形成領域を画定し、且つ該
半導体基体内に食い込んだ部分の該機能部形成領域に接
する端面がほぼ垂直なフィールド酸化膜を形成する工程
とを含む本発明による半導体装置の製造方法によって解
決される。
The above problem is solved by the step of forming a silicon carbide layer on a semiconductor substrate by epitaxial growth means, and the step of patterning the silicon carbide layer to form a silicon carbide pattern that selectively covers the functional part forming area in the semiconductor substrate. Then, selective oxidation is performed using the silicon carbide pattern as an oxidation-resistant mask to define a functional part formation region on the surface of the semiconductor substrate, and an end face in contact with the functional part formation region of the portion that has cut into the semiconductor substrate is The problem is solved by a method of manufacturing a semiconductor device according to the present invention, which includes a step of forming a substantially vertical field oxide film.

〔作 用〕[For production]

即ち本発明においては選択酸化に際しての耐酸化マスク
パターンの材料に、当該半導体基体上にヘテロエピタキ
シャル成長せしめた炭化珪素(SiC)層を用いる。
That is, in the present invention, a silicon carbide (SiC) layer heteroepitaxially grown on the semiconductor substrate is used as a material for an oxidation-resistant mask pattern during selective oxidation.

上記エピタキシャル成長させたSiC層によるパターン
を耐酸化マスクとして選択酸化を行った際には、Si0
層パターンの下部へ熱酸化SiO□膜がバーズビーク状
に食い込んで成長することがなく、半導体基体内へ食い
込んで成長する熱酸化SiO□膜即ち選択酸化膜の該半
導体基体に接する端面(側壁面)は、該SiCパターン
の端部から下方に向かってほぼ垂直な断面形状になる。
When selective oxidation was performed using the epitaxially grown SiC layer pattern as an oxidation-resistant mask, Si0
The thermally oxidized SiO□ film does not grow into the bottom of the layer pattern in a bird's beak shape, but instead grows into the semiconductor substrate, i.e., the end surface (side wall surface) of the selective oxide film in contact with the semiconductor substrate. has a substantially vertical cross-sectional shape downward from the edge of the SiC pattern.

そこで本発明によればフィールド酸化膜幅の縮小による
半導体ICの高集積化、及び5ICO5構造におけるベ
ース抵抗の減少によるバイポーラトランジスタの高速化
が図れる。
Therefore, according to the present invention, it is possible to increase the integration density of a semiconductor IC by reducing the field oxide film width, and to increase the speed of a bipolar transistor by reducing the base resistance in the 5ICO5 structure.

〔実施例〕〔Example〕

以下本発明を、図示実施例により具体的に説明する。 The present invention will be specifically explained below with reference to illustrated embodiments.

第1図1a)〜(−は本発明の方法の一実畑例の工程断
面図、第2図は5ICOS構造のバイポーラトランジス
タの要部を示す模式平面図、第3図(a)〜伽)は本発
明の応用例を示す模式側断面図である。
Fig. 1 1a) - (- is a process cross-sectional view of an example of the method of the present invention, Fig. 2 is a schematic plan view showing the main parts of a bipolar transistor with a 5 ICOS structure, Fig. 3 (a) - 弽) FIG. 2 is a schematic side sectional view showing an application example of the present invention.

全図を通じ同一対象物は同一符合で示す。Identical objects are indicated by the same reference numerals throughout the figures.

本発明の方法を適用して5ICO5構造のバイポーラト
ランジスタを形成するに際には、例えば以下に第1図(
al〜(m)の工程断面図を参照して示す方法が用いら
れる。
When applying the method of the present invention to form a bipolar transistor with a 5ICO5 structure, for example, the method shown in FIG.
The method shown with reference to the process cross-sectional diagrams al to (m) is used.

第1図(a)参照 即ち、従来同様例えばp型シリコン基板1の表面部に選
択的にn゛型埋込み層2が形成され、該基板上にn型エ
ピタキシャルシリコンN103が形成され、該エピタキ
シャルシリコン層103にその表面からシリコン基板1
内に達するU溝構造(少なくとも上部には5iO1等が
埋め込まれている)等による素子分離領域4を形成して
該エピタキシャルシリコン層103が下部にn0型埋込
み層2を有するn型コレクタ領域3に画定分離されてな
る被加工基板を用いる。′ そして本発明の方法においては、成長ガスに例えば5i
HC1+とC3H1とを用いるヘテロエピタキシャル成
長手段によりシリコン基体の表出面即ちコレクタ領域3
上に第1の耐酸化膜として厚さ500〜1500人程度
のSiC程度を形成し、該SiC層5上に応力緩衝膜と
して厚さ2000人程度0CCVD−3in膜6を形成
し、該CCVD−5to膜6上にエツチングストッパと
して厚さ2000人程度0CiJn膜7を形成する。
Referring to FIG. 1(a), as in the conventional case, for example, an n-type buried layer 2 is selectively formed on the surface of a p-type silicon substrate 1, an n-type epitaxial silicon N103 is formed on the substrate, and the epitaxial silicon layer 103 from its surface to silicon substrate 1
An element isolation region 4 is formed with a U-groove structure (at least the upper part is filled with 5iO1, etc.) reaching inside, and the epitaxial silicon layer 103 is formed into an n-type collector region 3 having an n0-type buried layer 2 at the bottom. A substrate to be processed that is separated in a defined manner is used. 'And in the method of the present invention, for example, 5i is added to the growth gas.
The exposed surface of the silicon substrate, that is, the collector region 3, is grown by heteroepitaxial growth using HC1+ and C3H1.
A SiC film with a thickness of about 500 to 1,500 layers is formed as a first oxidation-resistant film thereon, and a CCVD-3 inch film 6 with a thickness of about 2,000 layers is formed on the SiC layer 5 as a stress buffering film. On the 5TO film 6, a 0CiJn film 7 with a thickness of about 2,000 layers is formed as an etching stopper.

第1図(1))参照 次いで通常通や図示しないレジスト膜パターンをマスク
にし、所要のガスによるリアクテイプイ・オンエツチン
グ(RIB )処理により上記5isN4膜? 、CC
VD−5in膜6及びSiC層5を順次パターニングし
、上部ニCVD−5iOz膜6及びSi3Nm膜7が順
次積層されて、なりベース領域形状及びコレクタコンタ
クHff域形状にそれぞれ対応する第1、第2のSiC
Nパターン5A及び5Bを形成する。
Refer to FIG. 1 (1)) Next, using a conventional resist film pattern (not shown) as a mask, the above-mentioned 5isN4 film is etched by reactive-on-etching (RIB) treatment using a required gas. , C.C.
The VD-5in film 6 and the SiC layer 5 are sequentially patterned, and the upper CVD-5iOz film 6 and Si3Nm film 7 are sequentially laminated to form first and second layers corresponding to the shape of the base region and the shape of the collector contact Hff region, respectively. SiC
N patterns 5A and 5B are formed.

第1図(C)参照 次いで該Si0層パターン5A及び5Bをマスクにして
900〜1000℃程度の温度における通常の選択酸化
を行い表出するn型コレクタ領域3の表面に、底部がn
型コレクタ領域3内に食い込んだ厚さ6000人程度0
Sift膜即ち第1の選択酸化膜8を形成する。
Referring to FIG. 1(C), the bottom portion is n
Thickness of about 6000 people dug into mold collector area 3 0
A Sift film, that is, a first selective oxide film 8 is formed.

この際、SiC層パターン5A及び5Bは下部のシリコ
ン基体即ちn型コレクタfil 3上にエピタキシャル
成長させたSiC層よりなるので、SiC層パターン5
A及び5Bとn型コレクタ領3の界面に選択酸化膜がバ
ーズビーク上に食い込んで成長することがな(、SiC
層パターン5A及び5Bの下部領域に接する第1の選択
酸化膜8の端面etはほぼ垂直に形成される。そのため
バーズビーク幅に相当する余裕寸法が不要になるので、
ベース領域及びコレクタコンタクH1域等を余裕寸法を
加えずに狭い面積に設計することができ、素子の高集積
化が図れる。
At this time, the SiC layer patterns 5A and 5B are made of SiC layers epitaxially grown on the lower silicon substrate, that is, the n-type collector fil 3.
A selective oxide film does not grow into the bird's beak at the interface between A and 5B and the n-type collector region 3 (SiC
The end surface et of the first selective oxide film 8 that contacts the lower regions of the layer patterns 5A and 5B is formed substantially vertically. Therefore, there is no need for a margin equivalent to the bird's beak width, so
The base region, the collector contact H1 region, etc. can be designed to have a narrow area without adding extra dimensions, and the device can be highly integrated.

なお、ここが本発明の要旨に該当する工程である。Note that this is a step that corresponds to the gist of the present invention.

第1図(d)参照 次いで第11第2のSiC層パターン5A、 5B上の
5iJ4膜7をマスクにして第1の選択酸化膜8を底部
に3000人程度0厚さ残す程度にエッチバックする。
Refer to FIG. 1(d). Next, using the 5iJ4 film 7 on the second SiC layer patterns 5A and 5B as a mask, the first selective oxide film 8 is etched back to the extent that a thickness of about 3000 nm is left at the bottom. .

この際Si0層パターン5A及び5Bの下部に、高さ2
000人程度0C型コレクタ領域3の端面E2及びE、
が表出する。この端面Et及びE3は、前述のように本
発明によるシリコン基体と選択酸化膜の界面が垂直に形
成される特徴からほぼ垂直な端面となる、上記のように
n型コレクタ領域3の端面E2即ちベース形成領域の側
壁面が垂直に形成されることは、5ICOS構造におい
て上記側壁面に接して形成されるベース引出し電極を内
部(活性)ベース領域に近づけるのに極めて有利になる
At this time, a height of 2
000 end faces E2 and E of the 0C type collector region 3,
appears. These end surfaces Et and E3 are substantially vertical end surfaces due to the feature that the interface between the silicon substrate and the selective oxide film according to the present invention is formed perpendicularly as described above. Forming the side wall surface of the base forming region vertically is extremely advantageous in bringing the base extraction electrode formed in contact with the side wall surface in the 5ICOS structure closer to the internal (active) base region.

第1図(el参照 次いで該基板上に、CVD法により上記コレクタ領域の
突出部間の凹部を充分に埋める例えば厚さ4000人程
度0多結晶シリコン層109を形成する。
Referring to FIG. 1 (el) Next, a polycrystalline silicon layer 109 having a thickness of about 4,000 yen, for example, is formed on the substrate by CVD to sufficiently fill the recesses between the protrusions of the collector region.

第1図(f)参照 次いで上記多結晶シリコン層109をSiC層パターン
5A、 5B上の5iJn膜7が表出するまでエッチバ
ックする。これによって底部に第1の熱酸化膜8を有す
るコレクタ領域3の凹部は多結晶シリコン層109によ
ってほぼ平坦に埋込まれる。
Referring to FIG. 1(f), the polycrystalline silicon layer 109 is then etched back until the 5iJn film 7 on the SiC layer patterns 5A and 5B is exposed. As a result, the concave portion of the collector region 3 having the first thermal oxide film 8 at the bottom is filled with the polycrystalline silicon layer 109 almost flatly.

第1図(蜀参照 次いで該基板上に通常の気相成長工程、バターニング工
程を経てベース電極形成領域上を覆う厚さ1000人程
度0SL、N、膜パターンIOを形成する。
Referring to FIG. 1, a film pattern IO having a thickness of about 1,000 layers is formed on the substrate through a normal vapor phase growth process and a patterning process to cover the base electrode forming area.

第1図(h)参照 次いで上記5iJ4膜パターン10をマスクにして多結
晶シリコン層109を選択的に底部まで酸化し、ベース
電極となる多結晶シリコンパターン9を画定する第2の
選択酸化膜11を形成する。
Referring to FIG. 1(h), the polycrystalline silicon layer 109 is selectively oxidized to the bottom using the 5iJ4 film pattern 10 as a mask, and a second selective oxide film 11 is formed to define the polycrystalline silicon pattern 9 that will become the base electrode. form.

第1図(L)参照 次いで前記第2の選択酸化膜11及び、SiO□膜6と
5tiNa膜7が積層されたSiC層パターン5^、5
Bをマスクにして上記多結晶シリコンパターン9に選択
的に硼素(B゛)をIQ”am−”程度の高ドーズ量で
イオン注入する。
Refer to FIG. 1(L) Next, the second selective oxide film 11 and the SiC layer patterns 5^, 5 in which the SiO□ film 6 and the 5tiNa film 7 are laminated are formed.
Using B as a mask, boron (B') ions are selectively implanted into the polycrystalline silicon pattern 9 at a high dose of about IQ "am-".

第1図U)参照 次いで第1のSiC層パターン5Aをマスクにして上記
多結晶シリコンパターン9を選択酸化し、該多結晶シリ
コンパターン9の表面に厚さ2000人程度0熱酸化S
 i Ot l! 12を形成する。この際多結晶シリ
コンパターン9の厚さは2000人程度0熱り、且つ導
入されているB゛は活性化再分布して高電導度を有する
p゛型型詰結晶シリコンベース引出電極99となる。ま
た該p°型多結晶シリコンベース引出し電極99からの
硼素の固相拡散によりp型外部ベース領域13が形成さ
れる。
Refer to FIG. 1 U) Next, the polycrystalline silicon pattern 9 is selectively oxidized using the first SiC layer pattern 5A as a mask, and the surface of the polycrystalline silicon pattern 9 is thermally oxidized to a thickness of about 2000%.
iOtl! form 12. At this time, the thickness of the polycrystalline silicon pattern 9 is about 2000 mm, and the introduced B is activated and redistributed to become a p type packed crystal silicon base extraction electrode 99 having high conductivity. . Furthermore, a p-type external base region 13 is formed by solid-phase diffusion of boron from the p°-type polycrystalline silicon base extraction electrode 99.

第1図体)参照 次いで、Sin、膜6とSi3Nm膜7が積層されたS
iC層パターン5A、 5Bを選択的に除去してベース
形成領域に対応するコレクタの第1領域面14A及びコ
レクタコンタクト形成領域に対応するコレクタの第2領
域面14Bを表出せしめ、上記コレクタの第2領域14
B上をレジスト膜15で覆いコレクタの第1領域14A
に選択的にB+をイオン注入し、レジスト膜15を除去
した後所要の熱処理を行って該領域にp型内部ベース領
域16を形成する。
Refer to Fig. 1) Then, the S
The iC layer patterns 5A and 5B are selectively removed to expose a first region surface 14A of the collector corresponding to the base formation region and a second region surface 14B of the collector corresponding to the collector contact formation region. 2 areas 14
B is covered with a resist film 15 and the first region 14A of the collector
B+ ions are selectively implanted into the region, and after removing the resist film 15, necessary heat treatment is performed to form a p-type internal base region 16 in this region.

第1図+1)参照 次いで該基板上に厚さ例えば2000人程度0熱VD−
5i01膜17を形成し、次イテ該CVD−5iOt膜
17或いは該CVD−3iO□膜17とその下部の熱酸
化5iOz膜12を貫通する第11第2、第3のコンタ
クト窓18A 、 18B 、18Cを形成し、次いで
例えば第3のコンタクト18C上をレジスト膜19で覆
い、第1、第2のコンタクト窓18A 、 18Bから
砒素(As” )を高ドーズ量でイオン注入し、レジス
ト膜19を除去し活性化熱処理を行ってn゛゛エミッタ
領域20及びn゛゛コレクタコンタクト領域21を形成
する。
Refer to Figure 1+1) Then apply a thickness of about 2000 to 0 heat VD- on the substrate.
A 5i01 film 17 is formed, and the next step is to form eleventh second and third contact windows 18A, 18B, and 18C penetrating the CVD-5iOt film 17 or the CVD-3iO□ film 17 and the thermally oxidized 5iOz film 12 below it. Then, for example, the third contact 18C is covered with a resist film 19, arsenic (As'') is ion-implanted at a high dose through the first and second contact windows 18A and 18B, and the resist film 19 is removed. Then, an activation heat treatment is performed to form an n'' emitter region 20 and an n'' collector contact region 21.

この工程完了状態の要部を平面的に表したのが第2図で
ある。各符号は第1図と同一対象物を示している。
FIG. 2 is a plan view of the main part of the process completed. Each symbol indicates the same object as in FIG.

第1図(ロ)参照 次いで通常の方法により上記コンタクト窓上にアルミニ
ウム等よりなるコレクタ配線22、エミッタ配線23、
ベース配vA24をそれぞれ形成し、本発明の方法を適
用してなる5ICOS構造のバイポーラトランジスタが
完成する。
Referring to FIG. 1(B), a collector wiring 22 made of aluminum or the like, an emitter wiring 23,
The base wirings A24 are respectively formed, and a bipolar transistor with a 5 ICOS structure is completed by applying the method of the present invention.

なお上記実施例を変形し、下記の工程によることによっ
て、更に高速化が可能な5rcos構造のへテロバイポ
ーラトランジスタを形成することもできる。
Note that by modifying the above embodiment and performing the following steps, it is also possible to form a hetero bipolar transistor with a 5rcos structure that can achieve even higher speeds.

第3図18)参照 即ち上記実施例の第1図01に示す工程の完了後、第1
、第2のSiCパターン5A、 5B上の5iJa膜7
及び5ift膜6を除去し、次いで図示しないレジスト
マスクを用い第2のSiCパターン5Bを通して選択的
にB゛をイオン注入し、且つ第1のSiCパターン5A
を通して選択的にAs”をイオン注入し、活性化熱処理
を行ってp型内部ベース領域16及びn0型コレクタコ
ンタクト領域25を形成する。
Refer to FIG. 3 18) That is, after completing the process shown in FIG. 1 01 of the above embodiment, the first
, 5iJa film 7 on second SiC patterns 5A, 5B
Then, using a resist mask (not shown), ions of B are selectively implanted through the second SiC pattern 5B, and the first SiC pattern 5A is removed.
As'' is ion-implanted selectively through the wafer, and an activation heat treatment is performed to form a p-type internal base region 16 and an n0-type collector contact region 25.

第3図(b)参照 次いでp゛型型詰結晶シリコンベース引出電極上の熱酸
化Si0g膜12にベースコンタクト窓26を形成し、
次いで第2のSiCパターン5Bを選択的に除去し、次
いでn1型コレクタコンタクト領域25上にコレクタ電
極22、第1のSiCパターン5A上にエミッタ電極2
3、ベースコンタクト窓26上にベース配線24をそれ
ぞれ形成する。
Referring to FIG. 3(b), a base contact window 26 is then formed in the thermally oxidized Si0g film 12 on the p-type packed crystal silicon base extraction electrode.
Next, the second SiC pattern 5B is selectively removed, and then the collector electrode 22 is formed on the n1 type collector contact region 25, and the emitter electrode 2 is formed on the first SiC pattern 5A.
3. Form base wirings 24 on base contact windows 26, respectively.

ここで第1のSiCパターン5Aとp型内部ベース領域
16との間にはへテロ接合が形成されているので、該第
1のSiCパターン5Aはエミッタとして機能し、ヘテ
ロバイポーラトランジスタが形成される。
Here, since a heterojunction is formed between the first SiC pattern 5A and the p-type internal base region 16, the first SiC pattern 5A functions as an emitter, and a hetero bipolar transistor is formed. .

なお本発明の方法は上記実施例に限らず、従来例に示し
たような通常のプレーナ型バイポーラトランジスタ、及
びMIS型半導体装置にも勿論有効に適用される。
Note that the method of the present invention is of course effectively applied not only to the above-mentioned embodiments but also to ordinary planar type bipolar transistors and MIS type semiconductor devices as shown in the conventional example.

〔発明の効果〕〔Effect of the invention〕

以上実施例中においても説明を加えたように、本発明の
方法によればシリコン基体の表面を選択酸化した際に、
バーズビークを生ぜず、半導体基体内に食い込んで形成
される選択酸化膜の該半導体基体に接する側端面をほぼ
垂直に形成することができる。
As explained in the examples above, according to the method of the present invention, when selectively oxidizing the surface of a silicon substrate,
A selective oxide film that is formed by cutting into the semiconductor substrate can be formed so that the side end surface in contact with the semiconductor substrate is substantially vertical without producing a bird's beak.

従って選択酸化膜により半導体素子或いは半導体素子の
機能頭載が画定される半導体装置の製造に際して、該選
択酸化膜に画定される領域にバーズビーク幅に相当する
余裕寸法を見込む必要がなくなるので、該半導体装置の
高集積化が図れる。
Therefore, when manufacturing a semiconductor device in which a semiconductor element or a functional head of a semiconductor element is defined by a selective oxide film, there is no need to allow for a margin corresponding to the bird's beak width in the area defined by the selective oxide film. The device can be highly integrated.

また5ICO5構造のバイポーラトランジスタにおいて
は、活性ベース領域とベース引出し電極間の距離を縮小
してベース抵抗を減−少することができるのでより高速
化が図れる。
Furthermore, in a bipolar transistor with a 5ICO5 structure, the distance between the active base region and the base lead-out electrode can be reduced to reduce the base resistance, so that higher speeds can be achieved.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図+8)〜(m)は本発明の一実施例の工程断面図
、第2図は本発明の一実施例の工程平面図、第3図(a
)〜山)は本発明の応用例を示す工程断面第5図は従来
の5ICOS構造の要部断面図である。 図において、 1はp型シリコン基板、 2はn゛゛埋込み層、 3はn型コレクタ領域、 4は素子分離領域、 5はSiC層、 5A、 5BはSiCパターン、 6.17はCVD−5iOz膜、 7は5iJ4膜、 8は第1の選択酸化膜、 9は多結晶シリコンパターン、 10は5iJa膜パターン、 11は第2の選択酸化膜、 12は熱酸化SiO□膜、 13はp型外部ベース領域、 14^はコレクタの第1の領域、 14Bはコレクタの第2の領域、 15.19はレジスト膜、 20はn°型エミッタ領域、 21はn°型コレクタコンタクト領域、99はp゛型型
詰結晶シリコンベース引出電極、109は多結晶シリコ
ン層、 Elは選択酸化膜の端面、 Ezはベース領域の側壁面 を示す。
Figures 1+8) to (m) are process sectional views of an embodiment of the present invention, Figure 2 is a process plan view of an embodiment of the present invention, and Figure 3 (a)
) to crest) are process cross-sections showing application examples of the present invention. FIG. 5 is a cross-sectional view of the main part of a conventional 5ICOS structure. In the figure, 1 is a p-type silicon substrate, 2 is an n-type buried layer, 3 is an n-type collector region, 4 is an element isolation region, 5 is a SiC layer, 5A and 5B are SiC patterns, 6.17 is a CVD-5iOz film , 7 is a 5iJ4 film, 8 is a first selective oxide film, 9 is a polycrystalline silicon pattern, 10 is a 5iJa film pattern, 11 is a second selective oxide film, 12 is a thermally oxidized SiO□ film, 13 is a p-type external Base region, 14^ is the first region of the collector, 14B is the second region of the collector, 15.19 is the resist film, 20 is the n° type emitter region, 21 is the n° type collector contact region, 99 is p 109 is a polycrystalline silicon layer, El is an end surface of a selective oxide film, and Ez is a side wall surface of a base region.

Claims (1)

【特許請求の範囲】  半導体基体上にエピタキシャル成長手段により炭化珪
素層を形成する工程と、 該炭化珪素層をパターニングして該半導体基体における
機能部形成領域上を選択的に覆う炭化珪素パターンを形
成する工程と、 該炭化珪素パターンを耐酸化マスクにして選択酸化を行
って該半導体基体面に、機能部形成領域を画定し、且つ
該半導体基体内に食い込んだ部分の該機能部形成領域に
接する端面がほぼ垂直なフィールド酸化膜を形成する工
程とを含むことを特徴とする半導体装置の製造方法。
[Claims] A step of forming a silicon carbide layer on a semiconductor substrate by epitaxial growth means, and patterning the silicon carbide layer to form a silicon carbide pattern that selectively covers a functional part formation region in the semiconductor substrate. a step of performing selective oxidation using the silicon carbide pattern as an oxidation-resistant mask to define a functional part formation region on the surface of the semiconductor substrate; and forming a substantially vertical field oxide film.
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