JP7848522B2 - 高速フーリエ変換装置、デジタルフィルタ装置、高速フーリエ変換方法、及びプログラム - Google Patents

Description

本開示は、デジタル信号処理を行うデジタルフィルタ装置に関し、特に高速フーリエ変換装置、高速フーリエ変換方法、及びプログラムに関する。

デジタル信号処理において重要な処理の１つとして、高速フーリエ変換（Fast Fourier Transform：以降、「ＦＦＴ」という。）処理がある。例えば、無線通信や有線通信における信号伝送中の波形歪みを補償する技術として、周波数領域等化（Frequency domain equalization（ＦＤＥ））技術が知られている。周波数領域等化では、まず高速フーリエ変換により時間領域上の信号データが周波数領域上のデータに変換され、次に等化のためのフィルタ処理が行われる。そして、フィルタ処理後のデータは、逆高速フーリエ変換（Inverse ＦＦＴ：以降、「ＩＦＦＴ」という。）により時間領域上の信号データに再変換されることによって、元の時間領域上の信号の波形歪みが補償される。以降、ＦＦＴとＩＦＦＴを区別しないときは、「ＦＦＴ／ＩＦＦＴ」と表記する。

一般に、ＦＦＴ／ＩＦＦＴ処理では、「バタフライ演算」が用いられる。バタフライ演算を用いたＦＦＴ装置については、例えば特許文献１に記載がある。特許文献１には、後述の「ひねり乗算」、すなわち、ひねり係数を用いた乗算についても記載されている。

効率的なＦＦＴ／ＩＦＦＴ処理方式としては、例えば非特許文献１に記載されたCooley-Tukeyによるバタフライ演算が有名である。しかし、ポイント数の大きいCooley-TukeyによるＦＦＴ／ＩＦＦＴは回路が複雑になる。そのため、例えば非特許文献２に記載されたPrime Factor法を用いて２つの小さなＦＦＴ／ＩＦＦＴに分解して、ＦＦＴ／ＩＦＦＴ処理が行われる。

図１４は、例えばPrime Factor法を利用して２段階の基数８のバタフライ処理に分解された、６４ポイントＦＦＴのデータフロー５００を示す。データフロー５００は、データ並べ替え処理５０１、バタフライ演算処理５０２、５０３のそれぞれ延べ８回の基数８のバタフライ演算処理、ひねり乗算処理５０４を含む。

図１４のデータフローでは、入力された時間領域のデータｘ（ｎ）（ｎ＝０，１，・・・，６３）が、ＦＦＴ処理により、周波数領域の信号Ｘ（ｋ）（ｋ＝０，１，・・・，６３）にフーリエ変換される。図１４では、一部のデータフローの図示は省略されている。なお、図１４のデータフローは、ＩＦＦＴ処理を行う場合についても、基本構成は同じである。

図１４のデータフローのすべてを回路で実現するためには、膨大な規模の回路を要する。そのため、必要な処理性能に応じて、データフローの一部分の処理を実現する回路を繰り返し使用することで、ＦＦＴ処理の全体を実現する方法が一般的である。

例えば、図１４のデータフローにおいて、８個のデータに対して並列に（以降、単に「８データ並列で」という。）ＦＦＴ処理を行うＦＦＴ装置を物理的な回路として作成した場合、合計８回の繰り返し処理により６４ポイントＦＦＴ処理を実現することができる。

８回の繰り返し処理は、８個のデータに対して行われる部分データフロー５０５ａ～５０５ｈの、それぞれにあたる処理が順に行われるものであり、具体的には、次のように行われる。すなわち、１回目には、部分データフロー５０５ａにあたる処理が、２回目には、部分データフロー５０５ｂにあたる処理が、３回目には、部分データフロー５０５ｃ（図示せず）にあたる処理が行われる。以降同様に、８回目の部分データフロー５０５ｈにあたる処理までが順に行われる。以上の処理により、６４ポイントＦＦＴ処理が実現される。

バタフライ演算では、逐次的な順序に並べられたデータが、所定の規則に従った順序で読み出され、処理される。そのため、バタフライ演算では、データの並べ替えが必要であり、その回路実現には主にＲＡＭ（Random Access Memory）回路が用いられる。バタフライ演算においてＲＡＭ回路を用いたデータの並べ替えを行うＦＦＴ装置については、例えば特許文献２に記載がある。また、メモリ使用量を削減したＦＦＴ演算装置については、バタフライ演算の並列処理による高速化技術が、例えば特許文献３に記載されている。また、ＦＦＴ装置の後段の処理の高速化や低消費電力化を目的とした、ＦＦＴ処理の処理結果の出力タイミングや出力順序の最適化技術が、特許文献４に記載されている。

特開平８－１３７８３２号公報 特開２００１－５６８０６号公報 特開２０１２－２２５００号公報 特許第６３５８０９６号公報

J.W.Cooley，J.W.Tukey，"An Algorithm for the Machine Calculation of Complex Fourier Series"，Mathematics of Computation，US，American Mathematical Society，Apr. 1965，Vol.19，No.90，pp.297-301 D.P.Kolba，"A Prime Factor FFT Algorithm Using High-Speed Convolution"，IEEE Trans. on Acoustics，US，IEEE Signal Processing Society，Aug. 1977， Vol.29，No.4，pp.281-294

図１４に示すＦＦＴ処理のデータフローにおいて、８個のデータに対して行われる部分データフロー５０５ａ～５０５ｈの８回の繰り返し処理を実行する順序は任意であり、この順序により、ＦＦＴ処理によりフーリエ変換された周波数領域の信号Ｘ（ｋ）（ｋ＝０，１，・・・，Ｎ－１）の出力順序や、ＦＦＴ処理を実現する内部演算の順序が決定される。一方、信号Ｘ（ｋ）に対して実施されるフィルタ処理等の演算や、ＦＦＴ処理を実現する内部演算に係る消費電力の一部は、信号Ｘ（ｋ）の出力順序や、ＦＦＴ処理を実現する内部演算の順序により決定される。すなわち、ＦＦＴ処理において、ＦＦＴ処理に係る消費電力を低減することが可能な、部分データフローの繰り返し処理の特定の実行順序が存在し、消費電力の低減のためには実行順序を最適なものとすることが有効である。

しかしながら、非特許文献１、２、３に記載されたＦＦＴ回路は、部分データフローの繰り返し処理の順序に関して、消費電力の低減のための最適化が考慮されておらず、消費電力が大きいという問題がある。

特許文献４には、処理対象のデータの入力や処理結果の出力を任意の順序で行うことが可能なＦＦＴ装置が記載されており、ＦＦＴ処理の後段の処理の高速化のために、出力Ｘ（ｋ）とＸ（Ｎ－ｋ）とを、高々１サイクル以内の時間差で出力することができる。しかし、特許文献４は、消費電力の低減のための最適な構成については明らかにされておらず、消費電力が大きいという問題がある。

本開示の目的は、高速フーリエ変換を用いたデジタル信号処理を実現する回路の消費電力が小さい高速フーリエ変換装置、デジタルフィルタ装置、高速フーリエ変換方法、及びプログラムを提供することである。

本開示に係る高速フーリエ変換装置は、入力された時間領域の入力データに対して、連続するＮ個（Ｎは２以上の正整数）の入力データごとに、Ｍサイクル（Ｍは２以上の正整数）で高速フーリエ変換又は逆高速フーリエ変換を行う高速フーリエ変換装置であって、
前記高速フーリエ変換装置は、連続して処理を行うＦ個（Ｆは２以上の正整数）の高速フーリエ変換又は逆高速フーリエ変換において、
第１の順序で入力するＦ×Ｎ個の第１の入力データを並べ替えて、第２の順序で第１の出力データを出力する第１のデータ並べ替え処理手段と、
前記第１の出力データに対して、バタフライ演算処理を行い、前記第１の順序で第２の出力データを出力するバタフライ演算処理手段と、
前記第２の出力データを並べ替えて、第３の順序で第３の出力データを出力する第２のデータ並べ替え処理手段と、
前記第３の出力データに対して、ひねり係数を乗算してひねり乗算処理を行い、前記第３の順序で第４の出力データを出力するひねり乗算処理手段と、を含み、
前記第３の順序は、連続して処理を行うＦ個の高速フーリエ変換又は逆高速フーリエ変換のそれぞれにおけるＣ番目のサイクル（Ｃは０≦Ｃ≦Ｍ－１の整数）の処理を、連続するサイクルにおいて処理する順序である。

本開示に係る高速フーリエ変換方法は、入力された時間領域の入力データに対して、連続するＮ個（Ｎは２以上の正整数）の入力データごとに、Ｍサイクル（Ｍは２以上の正整数）で高速フーリエ変換又は逆高速フーリエ変換を行う高速フーリエ変換装置が、
連続して処理を行うＦ個（Ｆは２以上の正整数）の高速フーリエ変換又は逆高速フーリエ変換において、
第１の順序で入力するＦ×Ｎ個の第１の入力データを並べ替えて、第２の順序で第１の出力データを出力し、
前記第１の出力データに対して、バタフライ演算処理を行い、前記第１の順序で第２の出力データを出力し、
前記第２の出力データを並べ替えて、第３の順序で第３の出力データを出力し、
前記第３の出力データに対して、ひねり係数を乗算してひねり乗算処理を行い、前記第３の順序で第４の出力データを出力する方法であり、
前記第３の順序は、連続して処理を行うＦ個の高速フーリエ変換又は逆高速フーリエ変換のそれぞれにおけるＣ番目のサイクル（Ｃは０≦Ｃ≦Ｍ－１の整数）の処理を、連続するサイクルにおいて処理する順序である。

本開示に係るプログラムは、入力された時間領域の入力データに対して、連続するＮ個（Ｎは２以上の正整数）の入力データごとに、Ｍサイクル（Ｍは２以上の正整数）で高速フーリエ変換又は逆高速フーリエ変換を行う高速フーリエ変換装置に、
連続して処理を行うＦ個（Ｆは２以上の正整数）の高速フーリエ変換又は逆高速フーリエ変換において、
第１の順序で入力するＦ×Ｎ個の第１の入力データを並べ替えて、第２の順序で第１の出力データを出力する処理と、
前記第１の出力データに対して、バタフライ演算処理を行い、前記第１の順序で第２の出力データを出力する処理と、
前記第２の出力データを並べ替えて、第３の順序で第３の出力データを出力し、
前記第３の出力データに対して、ひねり係数を乗算してひねり乗算処理を行い、前記第３の順序で第４の出力データを出力する処理と、
を実行させ、
前記第３の順序は、連続して処理を行うＦ個の高速フーリエ変換又は逆高速フーリエ変換のそれぞれにおけるＣ番目のサイクル（Ｃは０≦Ｃ≦Ｍ－１の整数）の処理を、連続するサイクルにおいて処理する順序である。

高速フーリエ変換を用いたデジタル信号処理を実現する回路の消費電力が小さい高速フーリエ変換装置、デジタルフィルタ装置、高速フーリエ変換方法、及びプログラムを提供することができる。

第１の実施形態に係る高速フーリエ変換装置１０の構成を示すブロック図である。 第２の実施形態に係るデジタルフィルタ装置４００の構成を示すブロック図である。 第２の実施形態に係る逐次順序に従うデータ組の配列を示す図である。 第２の実施形態に係るビットリバース順序に従うデータ組の配列を示す図である。 第２の実施形態に係る基数８バタフライ演算処理の演算順序を示す図である。 第２の実施形態に係るＦＦＴフレーム相互配置ビットリバース順序に従うデータ組の配列を示す図である。 第２の実施形態に係るＦＦＴフレーム相互配置ビットリバース順序に従うひねり係数の配列を示す図である。 第２の実施形態に係る基数８バタフライ演算処理の演算順序を示す図である。 第２の実施形態に係る第１のデータ並べ替え処理部１１の構成例１００を示すブロック図である。 第２の実施形態に係る第２のデータ並べ替え処理部１２の構成例２００を示すブロック図である。 第２の実施形態に係るＦＦＴフレーム相互配置ビットリバース順序に従うフィルタ係数の配列を示す図である。 第３の実施形態に係るＦＦＴフレーム相互配置電力最適化ビットリバース順序に従うデータ組の配列を示す図である。 第３の実施形態に係るＦＦＴフレーム相互配置ビットリバース順序に従うひねり係数の配列を示す図である。 ２段階のバタフライ演算を用いる６４ポイントＦＦＴ処理のデータフロー５００を示す図である。

以下、図面を参照して本開示の実施の形態について説明する。
（第１の実施形態）
図１は、第１の実施形態に係る高速フーリエ変換装置（以降、ＦＦＴ装置という。）の一例を示すブロック図である。本実施形態に係るＦＦＴ装置１０は、デジタルフィルタ装置における高速フーリエ変換処理又は逆高速フーリエ変換処理に用いられる。具体的には、ＦＦＴ装置１０は、入力された時間領域の入力データに対して、連続するＮ個（Ｎは２以上の正整数）の入力データごとに、Ｍサイクル（Ｍは２以上の正整数）で高速フーリエ変換又は逆高速フーリエ変換を行う。図１に示すように、ＦＦＴ装置１０は、第１のデータ並べ替え処理手段としての第１のデータ並べ替え処理部１１、バタフライ演算処理手段としての第１のバタフライ演算処理部２１、第２のデータ並べ替え処理手段としての第２のデータ並べ替え処理部１２、ひねり乗算処理手段としてのひねり乗算処理部３１を備える。そして、ＦＦＴ装置１０は、Ｆ個（Ｆは２以上の正整数）の高速フーリエ変換処理又は逆高速フーリエ変換処理を連続して行う。

第１のデータ並べ替え処理部１１は、第１の順序で入力するＦ×Ｎ個の第１の入力データを並べ替えて、第２の順序で第１の出力データを出力する。

第１のバタフライ演算処理部２１は、前記第１の出力データに対して、バタフライ演算処理を行い、前記第１の順序で第２の出力データを出力する。

第２のデータ並べ替え処理部１２は、前記第２の出力データを並べ替えて、第３の順序で第３の出力データを出力する。

ひねり乗算処理部３１は、前記第３の出力データに対して、ひねり係数を乗算してひねり乗算処理を行い、前記第３の順序で第４の出力データを出力する。

そして、第１の実施形態では、第３の順序は、連続して処理を行うＦ個の高速フーリエ変換又は逆高速フーリエ変換のそれぞれにおけるＣ番目のサイクル（Ｃは０≦Ｃ≦Ｍ－１の整数）の処理を、連続するサイクルにおいて処理する順序である。

以上に説明した第１の実施形態に係るＦＦＴ装置１０によれば、ひねり乗算処理部３１に入力されるデータの処理順序（第３の順序）を、Ｃ番目のサイクルの処理が連続するサイクルにおいて処理されるようにする順序とすることができる。換言すれば、連続して処理を行う複数のＦＦＴ処理について、処理順序を交互配置（インターリーブ）することで、ひねり演算処理やフィルタ演算処理に係る電力を小さくすることができる。その結果、デジタルフィルタ処理全体の消費電力を低減することができる。

また、本実施形態では、ＦＦＴ処理を例として説明したが、ＩＦＦＴにおいても同様である。すなわち、本実施形態の制御方法をＩＦＦＴ処理装置に適用して、ＩＦＦＴ処理内やＩＦＦＴ処理後段の処理順序を最適化すれば、ＩＦＦＴ処理内やＩＦＦＴ処理後段の消費電力を低減することができる。

（第２の実施形態）
図２は、本発明の第２の実施形態に係るデジタルフィルタ装置（「デジタルフィルタ回路」とも称する。）４００の構成を示すブロック図である。デジタルフィルタ回路４００は、ＦＦＴ装置（「ＦＦＴ回路」とも称する。）１０、フィルタ処理手段としてのフィルタ処理部４２０、を備える。

デジタルフィルタ回路４００は、時間領域における複素数信号
ｘ（ｎ）＝ｒ（ｎ）＋ｊｓ（ｎ） ・・・（１）
を入力する。

ＦＦＴ回路１０は、入力された複素数信号ｘ（ｎ）を、ＦＦＴにより周波数領域の複素数信号４３１
Ｘ（ｋ）＝Ａ（ｋ）＋ｊＢ（ｋ） ・・・（２）
に変換する。

ここで、ｎは時間領域上の信号サンプル番号を示す０≦ｎ≦Ｎ－１の整数、ＮはＦＦＴの変換サンプル数を示す０＜Ｎの整数、ｋは周波数領域上の周波数番号を示す０≦ｋ≦Ｎ－１の整数である。

次に、フィルタ処理部４２０は、ＦＦＴ回路１０が複素数信号４３１に出力するＸ（ｋ）（式（２））に対して、フィルタ係数Ｃ（ｋ）を用いて、複素数乗算による複素数フィルタ処理を行う。具体的には、フィルタ処理部４２０は、０≦ｋ≦Ｎ－１の周波数番号ｋのそれぞれについて、複素数信号
Ｘ‘（ｋ）＝Ｘ（ｋ）×Ｃ（ｋ） ・・・（３）
を計算して、複素数信号４３４として出力する。
デジタルフィルタ回路４００は、連続して入力される時間領域における複素数信号に対して、Ｎ個の複素数信号ごとに上記の処理を繰り返して行う。

次に、本発明の第２の実施形態に係るＦＦＴ回路１０の詳細を説明する。
ＦＦＴ装置１０は、図１４に示されたデータフロー５００に従って、２段階の基数８のバタフライ処理に分解された６４ポイントＦＦＴを、パイプライン回路方式によって処理する。ＦＦＴ装置１０は、時間領域のデータｘ（ｎ）（ｎ＝０，１，・・・，Ｎ－１）を入力し、ｘ（ｎ）をＦＦＴ処理によりフーリエ変換して周波数領域の信号Ｘ（ｋ）（ｋ＝０，１，・・・，Ｎ－１）を生成し、出力する。ここで、ＮはＦＦＴブロックサイズを表す正整数である。

ＦＦＴ装置１０は、第１のデータ並べ替え処理手段としての第１のデータ並べ替え処理部１１、バタフライ演算処理手段としての第１のバタフライ演算処理部２１、第２のデータ並べ替え処理手段及び記憶手段としての第２のデータ並べ替え処理部１２、ひねり乗算処理手段としてのひねり乗算処理部３１、第２のバタフライ演算処理部２２、読み出しアドレス生成手段としての読み出しアドレス生成部４１を備える。ＦＦＴ装置１０は、第１のデータ並べ替え処理、第１のバタフライ演算処理、第２のデータ並べ替え処理、ひねり乗算処理、第２のバタフライ演算処理、をパイプライン処理する。

第１のデータ並べ替え処理部１１、第２のデータ並べ替え処理部１２は、データ並べ替えのためのバッファ回路である。第１のデータ並べ替え処理部１１は、第１のバタフライ演算処理部２１の前で、ＦＦＴ処理のアルゴリズム上のデータの依存関係に基づいた、データシーケンスの並べ替えを行う。同様に、第２のデータ並べ替え処理部１２は、第１のバタフライ演算処理部２１の後で、読み出しアドレス５１を入力して、ＦＦＴ処理のアルゴリズム上のデータの依存関係に基づいた、データシーケンスの並べ替えを行う。さらに、第２のデータ並べ替え処理部１２は、上記の並べ替えに加えて、連続して処理を行う複数のＦＦＴ処理を交互に実行するための並べ替え処理を行う。

ＦＦＴ装置１０は、８データ並列で６４ポイントＦＦＴ処理を行うものとする。この場合、ＦＦＴ回路１０は、時間領域のデータｘ（ｎ）を入力し、ＦＦＴ処理によりフーリエ変換した周波数領域の信号Ｘ（ｋ）を生成して出力する。このとき、入力データｘ（ｎ）として、１つのＦＦＴ処理に対して８データずつ、８サイクルの期間に、図３に示す順序で、１つのＦＦＴ処理に対して合計で６４個のデータが入力される。図３は連続して処理を行う第１から第４の４つのＦＦＴ処理（Ｆ１～Ｆ４）について、入力データｘ（ｎ）の順序を示しており、図３の表の内容として示された、０から６３までの数字は、ｘ（ｎ）の添え字ｎを意味する。具体的には、第１のＦＦＴ処理（Ｆ１）に関して、０サイクル目に、データ組Ｐ０を構成するｘ（０），ｘ（１），・・・，ｘ（７）の８データが入力される。そして、１サイクル目に、データ組Ｐ１を構成するｘ（８），ｘ（９），・・・，ｘ（１５）の８データが入力される。以降同様に、２サイクル目から７サイクル目にも、データ組Ｐ２～Ｐ７を構成するデータが入力される。同様に、８サイクル目から１５サイクル目に第２のＦＦＴ処理（Ｆ２）に関するデータが、１６サイクル目から２３サイクル目に第３のＦＦＴ処理（Ｆ３）に関するデータが、２４サイクル目から３１サイクル目に第４のＦＦＴ処理（Ｆ４）に関するデータが、入力される。

次に、第１のデータ並べ替え処理部１１は、入力データｘ（ｎ）の入力順序である図３に示す「逐次順序」を、第１のバタフライ演算処理部２１に入力する順序である図４に示す「ビットリバース順序」に並べ替える。

図４は連続して処理を行う第１から第４の４つのＦＦＴ処理（Ｆ１～Ｆ４）について、ビットリバース順序を示しており、図１４に示したデータフロー図における、１段目の基数８のバタフライ処理５０２への入力データ組に対応する。具体的には、第１のデータ並べ替え処理部１１は、第１のＦＦＴ処理（Ｆ１）に関して、０サイクル目に、データ組Ｑ０を構成するｘ（０），ｘ（８），・・・，ｘ（５６）の８データを出力する。そして、１サイクル目に、データ組Ｑ１を構成するｘ（１），ｘ（９），・・・，ｘ（５７）の８データを出力する。以降、２サイクル目から７サイクル目も同様にして、データ組Ｑ２～Ｑ７を構成するデータを出力する。同様に、８サイクル目から１５サイクル目に第２のＦＦＴ処理（Ｆ２）に関するデータを、１６サイクル目から２３サイクル目に第３のＦＦＴ処理（Ｆ３）に関するデータを、２４サイクル目から３１サイクル目に第４のＦＦＴ処理（Ｆ４）に関するデータを、出力する。

ここで、「逐次順序」と「ビットリバース順序」について、具体的に説明する。「逐次順序」とは、図３に示された、８つのデータ組Ｐ０～Ｐ７に係る順序をいう。データ組Ｐｓ（ｓ＝０，１，．．，７）は、それぞれ、ｐｓ（０）～ｐｓ（７）まで、順に並んだ８個のデータからなり、ｐｓ（ｉ）は、
ｐｓ（ｉ）＝８ｓ＋ｉ
である。つまり、逐次順序とは、ｉ・ｓ個のデータを、先頭のデータからｉ個ずつデータ順に並べてデータ組をｓ個作成して並べたものである。

「ビットリバース順序」とは、図４に示された、８つのデータ組Ｑ０～Ｑ７に係る順序をいう。データ組Ｑｓ（ｓ＝０，１，．．，７）は、それぞれ、ｑｓ（０）～ｑｓ（７）までの８個のデータからなり、ｑｓ（ｉ）は、

ｑｓ（ｉ）＝ｓ＋８ｉ
である。つまり、ビットリバース順序とは、ｉ・ｓ個のデータを、先頭のデータからｉ個ずつ８個おきに並べてデータ組をｓ個作成して並べたものである。

以上のように、ビットリバース順序の各データ組Ｑｓ（ｓ＝０，１，．．，７）を構成するデータのｉデータ目は、逐次順序におけるデータ組Ｐｉを構成するｓデータ目のデータである。すなわち、
Ｑｓ（ｉ）＝Ｐｉ（ｓ）
である。このように、Ｑｓ（ｉ）とＰｉ（ｓ）とは、各データ組を構成するデータについて、データ組の順序とデータ組内のデータ位置に対する順序が入れ替えられた関係にある。従って、ビットリバース順序で入力されたデータを、ビットリバース順序に従って並べ替えると、逐次順序になる。

図３における各行ｐｓ（ｉ）、及び図４における各行ｑｓ（ｉ）は、それぞれ、次段のｉデータ目に入力されるデータを示す。各データ組に含まれる８個の数字は、ＦＦＴのポイントのうちの１個を特定する識別情報であり、具体的にはｘ（ｎ）の添え字ｎの値である。

なお、逐次順序及びビットリバース順序は、図３、４に例示されたものに限定されない。すなわち、逐次順序の各データ組は、上記のように、ＦＦＴのポイント数、サイクル数、並列に処理するデータ数に応じて、データを順に並べて作成すればよい。そして、ビットリバース順序の各データ組は、上記のように、逐次順序で入力されるデータの、サイクルの進行に対する順序とデータ位置に対する順序を入れ替えて作成すればよい。

第１のバタフライ演算処理部２１は、図１４のデータフロー５００において２段階で行われる基数８のバタフライ演算処理の、１回目のバタフライ演算処理５０２（第１のバタフライ演算処理）を処理するバタフライ回路である。第１のバタフライ演算処理部２１は、基数８バタフライ演算処理部２１ａから構成され、基数８バタフライ演算処理を行う。図５は連続して処理を行う第１から第４の４つのＦＦＴ処理（Ｆ１～Ｆ４）について、第１のバタフライ演算処理部２１の処理順序を示しており、具体的には、第１のバタフライ演算処理部２１は、０サイクル目から７サイクル目において、第１のＦＦＴ処理（Ｆ１）に関して、バタフライ演算処理５０２を構成する＃０～＃７の８回の基数８バタフライ演算処理を、図５に示す順序で処理を行う。

すなわち、サイクル０では、基数８バタフライ演算処理部２１ａは、第１のデータ並べ替え処理部１１が出力する、基数８バタフライ演算処理＃０に対応するビットリバース順序のデータ組Ｑ０を入力して、基数８のバタフライ演算処理＃０を行う。サイクル１では、基数８バタフライ演算処理部２１ａは、第１のデータ並べ替え処理部１１が出力する、基数８バタフライ演算処理＃１に対応するビットリバース順序のデータ組Ｑ１を入力して、基数８のバタフライ演算処理＃１を行う。サイクル２では、基数８バタフライ演算処理部２１ａは、第１のデータ並べ替え処理部１１が出力する、基数８バタフライ演算処理＃２に対応するビットリバース順序のデータ組Ｑ２を入力して、基数８のバタフライ演算処理＃２を行う。サイクル３では、基数８バタフライ演算処理部２１ａは、第１のデータ並べ替え処理部１１が出力する、基数８バタフライ演算処理＃３に対応するビットリバース順序のデータ組Ｑ３を入力して、基数８のバタフライ演算処理＃３を行う。以降のサイクルでも同様にして、サイクル４からサイクル７では、基数８バタフライ演算処理部２１ａは、第１のデータ並べ替え処理部１１が出力する、基数８バタフライ演算処理＃４～＃７にそれぞれ対応するビットリバース順序のデータ組Ｑ４～Ｑ７を入力して、基数８のバタフライ演算処理＃４～＃７を行う。
同様に、第１のバタフライ演算処理部２１は、８サイクル目から１５サイクル目に第２のＦＦＴ処理（Ｆ２）に関する処理を、１６サイクル目から２３サイクル目に第３のＦＦＴ処理（Ｆ３）に関する処理を、２４サイクル目から３１サイクル目に第４のＦＦＴ処理（Ｆ４）に関する処理を行う。

第１のバタフライ演算処理部２１は、バタフライ演算処理の結果を、データｙ（ｎ）（ｎ＝０，１，・・・，６３）として、図３の逐次順序で出力する。

第２のデータ並べ替え処理部１２は、第１のバタフライ演算処理部２１が逐次順序で出力するデータｙ（ｎ）を、図６に示す順序（以降、「ＦＦＴフレーム相互配置ビットリバース順序」という。）に並べ替える。「ＦＦＴフレーム相互配置ビットリバース順序」は、連続して処理する複数のＦＦＴ処理に関して、ビットリバース順序で作成された１つのＦＦＴ処理あたりｓ個のデータ組Ｑｓが、サイクルの進行に合わせて出力されるときの順序に係わり、出力順序指定５２によって指定することができる。本実施形態では、ＦＦＴフレーム相互配置ビットリバース順序は、第１から第４のＦＦＴ処理のＱ０を連続し、次に、第１から第４のＦＦＴ処理のＱ１を連続し、次に、第１から第４のＦＦＴ処理のＱ２を連続し、次に、第１から第４のＦＦＴ処理のＱ３を連続し、次に、第１から第４のＦＦＴ処理のＱ４を連続し、次に、第１から第４のＦＦＴ処理のＱ５を連続し、次に、第１から第４のＦＦＴ処理のＱ６を連続し、次に、第１から第４のＦＦＴ処理のＱ７を連続した順序に指定する。
第２のデータ並べ替え処理部１２は、読み出しアドレス生成部４１が出力する読み出しアドレス５１を入力して、出力順序を決定する。読み出しアドレス生成部４１は、ＣＰＵ（Central Processing Unit）などの上位回路（図示せず）から与えられる出力順序設定５２を参照して、第２のデータ並べ替え処理部１２に出力する読み出しアドレス５１を生成する。

具体的には、第２のデータ並べ替え処理部１２は、０サイクル目に第１のＦＦＴ処理のＱ０、１サイクル目に第２のＦＦＴ処理のＱ０、２サイクル目に第３のＦＦＴ処理のＱ０、３サイクル目に第４のＦＦＴ処理のＱ０、を出力する。同様に、４サイクル目に第１のＦＦＴ処理のＱ１、５サイクル目に第２のＦＦＴ処理のＱ１、６サイクル目に第３のＦＦＴ処理のＱ１、７サイクル目に第４のＦＦＴ処理のＱ１、を出力する。以下同様に、
８から１１サイクル目に第１から第４のＦＦＴ処理のＱ２、
１２から１５サイクル目に第１から第４のＦＦＴ処理のＱ３、
１６から１９サイクル目に第１から第４のＦＦＴ処理のＱ４、
２０から２３サイクル目に第１から第４のＦＦＴ処理のＱ５、
２４から２７サイクル目に第１から第４のＦＦＴ処理のＱ６、
２８から３１サイクル目に第１から第４のＦＦＴ処理のＱ７、を出力する。

すなわち、「ＦＦＴフレーム相互配置ビットリバース順序」は、連続して処理を行うＦ個のＦＦＴ処理（Ｆは２以上の正整数）のそれぞれのＣ番目のサイクル（Ｃは０≦Ｃ≦７の整数）の処理を、連続するサイクルにおいて処理するように、複数のＦＦＴ処理の処理順序を交互配置（インターリーブ）する順序といえる。

ひねり乗算処理部３１は、第１のバタフライ演算処理後に、ＦＦＴ演算における複素平面上の複素回転を処理する回路であり、図１４のデータフロー５００における、ひねり乗算処理５０４に対応する。なお、ひねり乗算処理では、データの並へ替えは行われない。
ひねり乗算処理部３１は、ひねり係数テーブル３１ａ、及びひねり乗算部３１ｂ、から構成される。ひねり係数テーブル３１ａは、第２のデータ並べ替え処理部１２が、「ＦＦＴフレーム相互配置ビットリバース順序」で出力するそれぞれのＦＦＴ処理におけるデータｙ（ｎ）（ｎ＝０，１，・・・，６３）に対応して、ひねり係数Ｗ（ｎ）（ｎ＝０，１，・・・，６３）を出力する。Ｗ（ｎ）はデータｙ（ｎ）に対応するひねり係数である。従って、ひねり乗算処理部３１がひねり係数Ｗ（ｎ）を出力する順序は、第２のデータ並べ替え処理部１２が並べ替えたデータを出力する順序である「ＦＦＴフレーム相互配置ビットリバース順序」で一意に決定される。具体的には、第２のデータ並べ替え処理部１２が図６に示す「ＦＦＴフレーム相互配置ビットリバース順序」で出力する場合、ひねり係数テーブル３１ａは、図７に示す順序でひねり係数を出力する。図６、及び図７から明らかのように、第２のデータ並べ替え処理部１２が出力するｙ（ｎ）に対して、ひねり乗算処理部３１が出力するひねり係数Ｗ（ｎ）（ｎ＝０，１，・・・，６３）が対応する。
ひねり乗算部３１ｂは、第２のデータ並べ替え処理部１２が出力するｙ（ｎ）とひねり乗算処理部３１が出力するひねり係数Ｗ（ｎ）とを乗算することでひねり乗算処理を行い、第２のバタフライ演算処理部２２に出力する。

第２のバタフライ演算処理部２２は、図１４のデータフロー５００において２段階で行われる基数８のバタフライ演算処理の、２回目のバタフライ演算処理５０３（第２のバタフライ演算処理）を処理するバタフライ回路である。第２のバタフライ演算処理部２２は、基数８バタフライ演算処理部２２ａから構成され、基数８バタフライ演算処理を行う。

図８は連続して処理を行う第１から第４の４つのＦＦＴ処理（Ｆ１～Ｆ４）について、第２のバタフライ演算処理部２２の処理順序を示しており、具体的には、第２のバタフライ演算処理部２２は、第１から第４のＦＦＴ処理（Ｆ１～Ｆ４）に関して、０サイクル目から３サイクル目において、バタフライ演算処理５０３を構成する＃０の基数８バタフライ演算処理を行う。同様に、第２のバタフライ演算処理部２２は、第１から第４のＦＦＴ処理（Ｆ１～Ｆ４）に関して、
４サイクル目から７サイクル目において、バタフライ演算処理５０３を構成する＃１の、
８サイクル目から１１サイクル目において、バタフライ演算処理５０３を構成する＃２の、
１２サイクル目から１５サイクル目において、バタフライ演算処理５０３を構成する＃３の、
１６サイクル目から１９サイクル目において、バタフライ演算処理５０３を構成する＃４の、
２０サイクル目から２３サイクル目において、バタフライ演算処理５０３を構成する＃５の、
２４サイクル目から２７サイクル目において、バタフライ演算処理５０３を構成する＃６の、
２８サイクル目から３１サイクル目において、バタフライ演算処理５０３を構成する＃７の、
基数８バタフライ演算処理を行う。

すなわち、サイクル０では、基数８バタフライ演算処理部２２ａは、第１のＦＦＴ処理（Ｆ１）に関して、第２のデータ並べ替え処理部１２が出力する、基数８バタフライ演算処理＃０に対応するビットリバース順序のデータ組Ｑ０を入力して、基数８のバタフライ演算処理＃０を行う。サイクル１では、基数８バタフライ演算処理部２２ａは、第２のＦＦＴ処理（Ｆ２）に関して、第２のデータ並べ替え処理部１２が出力する、基数８バタフライ演算処理＃０に対応するビットリバース順序のデータ組Ｑ０を入力して、基数８のバタフライ演算処理＃０を行う。サイクル２では、基数８バタフライ演算処理部２２ａは、第３のＦＦＴ処理（Ｆ３）に関して、第２のデータ並べ替え処理部１２が出力する、基数８バタフライ演算処理＃０に対応するビットリバース順序のデータ組Ｑ０を入力して、基数８のバタフライ演算処理＃０を行う。サイクル３では、基数８バタフライ演算処理部２２ａは、第４のＦＦＴ処理（Ｆ４）に関して、第２のデータ並べ替え処理部１２が出力する、基数８バタフライ演算処理＃０に対応するビットリバース順序のデータ組Ｑ０を入力して、基数８のバタフライ演算処理＃０を行う。

以降のサイクルでも同様にして、
サイクル４からサイクル７では、基数８バタフライ演算処理部２２ａは、第１から第４の４つのＦＦＴ処理（Ｆ１～Ｆ４）に関して、第２のデータ並べ替え処理部１２が出力する、基数８バタフライ演算処理＃１に対応するビットリバース順序のデータ組Ｑ１を入力して、基数８のバタフライ演算処理＃１を、
サイクル８からサイクル１１では、基数８バタフライ演算処理部２２ａは、第１から第４の４つのＦＦＴ処理（Ｆ１～Ｆ４）に関して、第２のデータ並べ替え処理部１２が出力する、基数８バタフライ演算処理＃２に対応するビットリバース順序のデータ組Ｑ２を入力して、基数８のバタフライ演算処理＃２を、
サイクル１２からサイクル１５では、基数８バタフライ演算処理部２２ａは、第１から第４の４つのＦＦＴ処理（Ｆ１～Ｆ４）に関して、第２のデータ並べ替え処理部１２が出力する、基数８バタフライ演算処理＃３に対応するビットリバース順序のデータ組Ｑ３を入力して、基数８のバタフライ演算処理＃３を、
サイクル１６からサイクル１９では、基数８バタフライ演算処理部２２ａは、第１から第４の４つのＦＦＴ処理（Ｆ１～Ｆ４）に関して、第２のデータ並べ替え処理部１２が出力する、基数８バタフライ演算処理＃４に対応するビットリバース順序のデータ組Ｑ４を入力して、基数８のバタフライ演算処理＃４を、
サイクル２０からサイクル２３では、基数８バタフライ演算処理部２２ａは、第１から第４の４つのＦＦＴ処理（Ｆ１～Ｆ４）に関して、第２のデータ並べ替え処理部１２が出力する、基数８バタフライ演算処理＃５に対応するビットリバース順序のデータ組Ｑ５を入力して、基数８のバタフライ演算処理＃５を、
サイクル２４からサイクル２７では、基数８バタフライ演算処理部２２ａは、第１から第４の４つのＦＦＴ処理（Ｆ１～Ｆ４）に関して、第２のデータ並べ替え処理部１２が出力する、基数８バタフライ演算処理＃６に対応するビットリバース順序のデータ組Ｑ６を入力して、基数８のバタフライ演算処理＃６を、
サイクル２８からサイクル３１では、基数８バタフライ演算処理部２２ａは、第１から第４の４つのＦＦＴ処理（Ｆ１～Ｆ４）に関して、第２のデータ並べ替え処理部１２が出力する、基数８バタフライ演算処理＃７に対応するビットリバース順序のデータ組Ｑ７を入力して、基数８のバタフライ演算処理＃７を、行う。

第２のバタフライ演算処理部２２は、第１から第４の４つのＦＦＴ処理（Ｆ１～Ｆ４）に関して、バタフライ演算処理の結果Ｘ（ｋ）（ｎ＝０，１，・・・，６３）を、同じくＦＦＴフレーム相互配置ビットリバース順序で出力する。

第１のデータ並べ替え処理部１１、及び第２のデータ並べ替え処理部１２は、入力されたデータを一旦記憶し、記憶したデータの選択及び出力を制御することによって、図４のビットリバース順序、図６のＦＦＴフレーム相互配置ビットリバース順序のそれぞれに従ったデータの並べ替え処理が実現される。以下に、データ並べ替え処理部の具体例を示す。

第１のデータ並べ替え処理部１１は、例えば図９に示すデータ並べ替え処理部１００で実現することができる。

データ並べ替え処理部１００は、入力情報１０３として入力される８個のデータからなるデータ組Ａ～Ｈを、ＦＩＦＯバッファ（First In First Out Buffer：先入れ先出しバッファ）における先入れ順序で入力して、データ記憶位置１０１ａ～１０１ｈに書き込み、記憶する。具体的には、データ記憶位置１０１ａ～１０１ｈのそれぞれに、データ組Ａ～Ｈが記憶される。

次に、データ並べ替え処理部１００は、ＦＩＦＯバッファにおける先出し順序で、記憶しているデータを２データ組ずつ出力する。具体的には、データ並べ替え処理部１００は、データ読み出し位置１０２ａ～１０２ｈのそれぞれから８個のデータを読み出して１つのデータ組とし、８つのデータ組ａ～ｈを出力情報１０４として出力する。このように、データ組ａ～ｈは、サイクル順に並べられたデータ組Ａ～Ｈに含まれるデータを、データ位置の順に並べ替えて１つの組としたものである。

一方、図１０は、第２のデータ並べ替え処理部１２の実現例を示すデータ並べ替え処理部２００の構成図である。データ並べ替え処理部２００は、４つの部分データ並べ替え処理部２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、から構成され、それぞれ第１から第４のＦＦＴ処理（Ｆ１～Ｆ４）に対応する。

まず、第１のＦＦＴ処理（Ｆ１）に関して、部分データ並べ替え処理部２０６ａにおいて、入力データ２０３として入力される８個のデータからなるデータ組Ａ～Ｈを、ＦＩＦＯバッファにおける先入れ順序で入力して、データ記憶位置２０１ａ～２０１ｈに書き込み、記憶する。すなわち、サイクル順に対応するデータ記憶位置２０１ａ～２０１ｈのそれぞれに、データ組Ａ～Ｈが順に記憶される。このとき、記憶されたデータをデータ位置の順、すなわち、データ記憶位置２０１ａ～２０１ｈの順に見ると、データ記憶位置２０１ａ～２０１ｈのそれぞれには、データ組ａ～ｈが記憶されている。

同様に、第２のＦＦＴ処理（Ｆ２）に関して、部分データ並べ替え処理部２０６ｂにおいて、入力データ２０３として入力される８個のデータからなるデータ組Ａ～Ｈを、ＦＩＦＯバッファにおける先入れ順序で入力して、データ記憶位置２０１ａ～２０１ｈに書き込み、記憶する。第３のＦＦＴ処理（Ｆ３）に関して、部分データ並べ替え処理部２０６ｃにおいて、入力データ２０３として入力される８個のデータからなるデータ組Ａ～Ｈを、ＦＩＦＯバッファにおける先入れ順序で入力して、データ記憶位置２０１ａ～２０１ｈに書き込み、記憶する。第４のＦＦＴ処理（Ｆ４）に関して、部分データ並べ替え処理部２０６ｄにおいて、入力データ２０３として入力される８個のデータからなるデータ組Ａ～Ｈを、ＦＩＦＯバッファにおける先入れ順序で入力して、データ記憶位置２０１ａ～２０１ｈに書き込み、記憶する。

次に、データ並べ替え処理部２００は、記憶しているデータを、読み出し回路２０５により１データ組ずつ読み出して、出力データ２０４として出力する。このとき、読み出し回路２０５は、読み出しアドレス５１を参照して、部分データ並べ替え処理部２０６ａ～２０６ｄの中からいずれか１つを選択し、さらに選択した部分データ並べ替え処理部のデータ記憶位置２０１ａ～２０１ｈの中からいずれか１つを選択して、データ記憶位置２０１ａ～２０１ｈに記憶されている８個のデータのいずれか１つを１回の読み出し動作で読み出す。このように、読み出しアドレス５１に任意に指定可能な所望の組み合わせ、及び順番で読み出しアドレスを与えることにより、任意の組み合わせ、及び順番でデータを読み出すことができる。例えば、読み出しアドレス５１に、部分データ並べ替え処理部２０６ａのアドレス０、部分データ並べ替え処理部２０６ｂのアドレス０、部分データ並べ替え処理部２０６ｃのアドレス０、部分データ並べ替え処理部２０６ｄのアドレス０、
部分データ並べ替え処理部２０６ａのアドレス１、部分データ並べ替え処理部２０６ｂのアドレス１、部分データ並べ替え処理部２０６ｃのアドレス１、部分データ並べ替え処理部２０６ｄのアドレス１、
部分データ並べ替え処理部２０６ａのアドレス２、部分データ並べ替え処理部２０６ｂのアドレス２、部分データ並べ替え処理部２０６ｃのアドレス２、部分データ並べ替え処理部２０６ｄのアドレス２、
部分データ並べ替え処理部２０６ａのアドレス３、部分データ並べ替え処理部２０６ｂのアドレス３、部分データ並べ替え処理部２０６ｃのアドレス３、部分データ並べ替え処理部２０６ｄのアドレス３、
部分データ並べ替え処理部２０６ａのアドレス４、部分データ並べ替え処理部２０６ｂのアドレス４、部分データ並べ替え処理部２０６ｃのアドレス４、部分データ並べ替え処理部２０６ｄのアドレス４、
部分データ並べ替え処理部２０６ａのアドレス５、部分データ並べ替え処理部２０６ｂのアドレス５、部分データ並べ替え処理部２０６ｃのアドレス５、部分データ並べ替え処理部２０６ｄのアドレス５、
部分データ並べ替え処理部２０６ａのアドレス６、部分データ並べ替え処理部２０６ｂのアドレス６、部分データ並べ替え処理部２０６ｃのアドレス６、部分データ並べ替え処理部２０６ｄのアドレス６、
部分データ並べ替え処理部２０６ａのアドレス７、部分データ並べ替え処理部２０６ｂのアドレス７、部分データ並べ替え処理部２０６ｃのアドレス７、部分データ並べ替え処理部２０６ｄのアドレス７、
の順番で読み出しアドレスを与えた場合、データ並べ替え処理部２００は、第１のＦＦＴ処理（Ｆ１）のデータ組ａ、第２のＦＦＴ処理（Ｆ２）のデータ組ａ、第３のＦＦＴ処理（Ｆ３）のデータ組ａ、第４のＦＦＴ処理（Ｆ４）のデータ組ａ、の順序で、記憶しているデータを出力し、それ以降も同様に、
第１から第４のＦＦＴ処理（Ｆ１～Ｆ４）にそれぞれ対応する４つのデータ組ｂ、
第１から第４のＦＦＴ処理（Ｆ１～Ｆ４）にそれぞれ対応する４つのデータ組ｃ、
第１から第４のＦＦＴ処理（Ｆ１～Ｆ４）にそれぞれ対応する４つのデータ組ｄ、
第１から第４のＦＦＴ処理（Ｆ１～Ｆ４）にそれぞれ対応する４つのデータ組ｅ、
第１から第４のＦＦＴ処理（Ｆ１～Ｆ４）にそれぞれ対応する４つのデータ組ｆ、
第１から第４のＦＦＴ処理（Ｆ１～Ｆ４）にそれぞれ対応する４つのデータ組ｇ、
第１から第４のＦＦＴ処理（Ｆ１～Ｆ４）にそれぞれ対応する４つのデータ組ｈ、
の順番で、記憶しているデータを出力する。すなわち、図６に示したＦＦＴフレーム相互配置ビットリバース順序でデータが出力される。ここで、データ組ａ～ｈは、サイクル順に並べられたデータ組Ａ～Ｈに含まれるデータを、データ位置の順に並べ替えて１つの組としたものである。

以上説明したように、ＦＦＴ装置１０において、第１のデータ並べ替え処理部１１、及び第２のデータ並べ替え処理部１２によって、図３の逐次順序、図４のビットリバース順序、図６のＦＦＴフレーム相互配置ビットリバース順序のそれぞれに従った２回の並べ替え処理が行われる。

次に、本発明の第２の実施形態に係るフィルタ処理部４２０の詳細を説明する。

フィルタ処理部４２０は、ＦＦＴ回路１０の処理後に、複素数乗算による複素数フィルタ処理を行う回路である。フィルタ処理部４２０は、フィルタ係数テーブル４２１、及びフィルタ乗算部４２２、から構成される。フィルタ係数テーブル４２１は、ＦＦＴ回路１０が複素数信号４３１に「ＦＦＴフレーム相互配置ビットリバース順序」で出力するデータＸ（ｋ）（ｋ＝０，１，・・・，６３）に対応して、フィルタ係数Ｃ（ｋ）（ｋ＝０，１，・・・，６３）を出力する。Ｃ（ｋ）はデータＸ（ｋ）に対応するフィルタ係数である。従って、フィルタ係数テーブル４２１がフィルタ係数Ｃ（ｋ）を出力する順序は、ＦＦＴ回路１０がＸ（ｋ）を出力する順序である「ＦＦＴフレーム相互配置ビットリバース順序」で一意に決定される。

具体的には、ＦＦＴ回路１０が図６に示す「ＦＦＴフレーム相互配置ビットリバース順序」で出力する場合、フィルタ係数テーブル４２１は、図１１に示す順序でフィルタ係数を出力する。図６、及び図１１から明らかのように、ＦＦＴ回路１０が出力するデータＸ（ｋ）に対して、フィルタ係数Ｃ（ｋ）（ｋ＝０，１，・・・，６３）が対応する。

フィルタ乗算部４２２は、ＦＦＴ回路１０が出力するデータＸ（ｋ）とフィルタ係数テーブル４２１が出力するフィルタ係数Ｃ（ｋ）とを乗算することでフィルタ乗算処理を行い、複素数信号４３４に出力する。
ここで、本実施形態が第２のデータ並べ替え処理部１２の出力以降で採用するデータ順序である「ＦＦＴフレーム相互配置ビットリバース順序」と、第２のデータ並べ替え処理部１２の入力以前で採用する「ビットリバース順序」との違いについて説明する。

本実施形態において、ひねり乗算処理部３１がひねり係数Ｗ（ｎ）を出力する順序は、第２のデータ並べ替え処理部１２の出力順序であるＦＦＴフレーム相互配置ビットリバース順序で決定され、具体的には図７で示す順序で出力する。

図７において明らかのように、ひねり係数Ｗ（ｎ）におけるｗｓ（０）からｗｓ（７）のそれぞれの値は、サイクル０からサイクル３まで同一であり、サイクル４からサイクル７まで同一であり、それ以降のサイクルも第１から第４のＦＦＴ処理（Ｆ１～Ｆ４）に対応する４サイクル毎に同一である。

ここで、ひねり乗算処理部３１の消費電力について着目すると、このｗｓ（０）からｗｓ（７）までの８個のデータの値の変化の大きさが、消費電力に大きく影響する。具体的には、ひねり係数Ｗ（ｎ）を２進数で表現した２進数値において、ｗｓ（０）からｗｓ（７）までの８個のデータのビット単位の動作率（トグル率）が、消費電力に大きく影響する。なぜなら、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路により実現したデジタル信号処理回路の動的な消費電力（ダイナミック電力）Ｐは、下記に示す式（４）で表現することができ、

Ｐ＝（１／２）＊ａ＊Ｃ＊Ｖ２＊ｆ・・・（４）

ここで、
ａ：回路動作率、
Ｃ：負荷容量、
Ｖ：電圧、
ｆ：動作周波数
ｗｓ（０）からｗｓ（７）までの８個のデータのビット単位の動作率が、回路動作率ａに大きく影響するからである。すなわち、ｗｓ（０）からｗｓ（７）までの８個のデータのビット単位の動作率が小さくなる出力順序を選択することが、ひねり乗算処理部３１の消費電力の低減に有効である。

本実施形態の「ＦＦＴフレーム相互配置ビットリバース順序」は、第１から第４のＦＦＴ処理（Ｆ１～Ｆ４）に対応する４サイクル内では、ひねり係数Ｗ（ｎ）の値が変化しないため、例えば「ビットリバース順序」と比較すると、ひねり係数Ｗ（ｎ）に係る動作率を小さくすることができる。その結果、ひねり乗算処理部３１に係る消費電力を小さくすることができる順序といえる。

同様に、本実施形態のフィルタ処理部４２０がフィルタ係数Ｃ（ｋ）を出力する順序は、第２のデータ並べ替え処理部１２の出力順序であるＦＦＴフレーム相互配置ビットリバース順序で決定され、具体的には図１１で示す順序で出力する。

図１１において明らかのように、フィルタ係数Ｃ（ｋ）におけるｃｓ（０）からｃｓ（７）のそれぞれの値は、サイクル０からサイクル３まで同一であり、サイクル４からサイクル７まで同一であり、それ以降のサイクルも第１から第４のＦＦＴ処理（Ｆ１～Ｆ４）に対応する４サイクル毎に同一である。

本実施形態の「ＦＦＴフレーム相互配置ビットリバース順序」は、第１から第４のＦＦＴ処理（Ｆ１～Ｆ４）に対応する４サイクル内では、フィルタ係数Ｃ（ｋ）の値が変化しないため、例えば「ビットリバース順序」と比較すると、フィルタ係数Ｃ（ｋ）に係る動作率を小さくすることができる。その結果、フィルタ処理部４２０に係る消費電力を小さくすることができる順序といえる。

以上のように、本実施形態では、ＦＦＴ装置１０は、出力順序設定５２を用いて順序を指定することによって、任意の順序でデータを出力することができる。例えば、連続して処理を行う複数のＦＦＴ処理について、処理順序を交互配置（インターリーブ）することで、ひねり演算処理やフィルタ演算処理に係る電力を小さくすることができる。その結果、デジタルフィルタ処理全体の消費電力を低減することができる。

なお、本実施形態では、６４ポイントＦＦＴ処理（Ｎ＝６４）を８データ並列（Ｐ＝８）で８サイクル（Ｍ＝Ｎ／Ｐ＝８）かけて処理する場合について説明したが、ＦＦＴ処理のポイント数は６４に限らない。任意の２以上の整数Ｎについて、本実施形態を同様に適用してもよい。また、データ並列数は８に限らず、Ｎ以下の任意の整数Ｐについて、Ｐデータ並列で処理してもよい。この場合、１つのＮポイントＦＦＴ処理はＣ＝Ｎ／Ｐサイクルで処理される。

また、本実施形態では、連続して処理を行う４つのＦＦＴ処理の処理順序を交互配置（インターリーブ）する場合を例として説明したが、交互配置するＦＦＴ処理数は４に限らない。任意の２以上の整数Ｆについて、連続して処理を行うＦ個のＦＦＴ処理の処理順序を交互配置してもよい。このとき、ひねり係数Ｗ（ｎ）やフィルタ係数Ｃ（ｋ）に係る動作率を１／Ｆに低減することが可能であり、それに応じてひねり演算処理やフィルタ演算処理に係る電力を小さくすることができる。

また、本実施形態では、ＦＦＴ処理を例として説明したが、ＩＦＦＴにおいても同様である。すなわち、本実施形態の制御方法をＩＦＦＴ処理装置に適用して、ＩＦＦＴ処理内やＩＦＦＴ処理後段の処理順序を最適化すれば、ＩＦＦＴ処理内やＩＦＦＴ処理後段の消費電力を低減することができる。

（第３の実施形態）
本発明の第３の実施形態に係るデジタルフィルタ回路は、第２の実施形態に係るデジタルフィルタ回路４００と同一の回路構成において、出力順序指定５２に第２の実施形態とは異なる順序を指定した実施形態である。

第３の実施形態に係る第２のデータ並べ替え処理部１２は、第１のバタフライ演算処理部２１が逐次順序で出力するデータｙ（ｎ）を、図１２に示す順序（以降、「ＦＦＴフレーム相互配置電力最適化ビットリバース順序」という。）に並べ替える。「ＦＦＴフレーム相互配置電力最適化ビットリバース順序」は、連続して処理する複数のＦＦＴ処理に関して、ビットリバース順序で作成された１つのＦＦＴ処理あたりｓ個のデータ組Ｑｓが、サイクルの進行に合わせて出力されるときの順序に係わり、出力順序指定５２によって指定することができる。本実施形態では、ＦＦＴフレーム相互配置電力最適化ビットリバース順序は、第１から第４のＦＦＴ処理のＱ３を連続し、次に、第１から第４のＦＦＴ処理のＱ５を連続し、次に、第１から第４のＦＦＴ処理のＱ１を連続し、次に、第１から第４のＦＦＴ処理のＱ７を連続し、次に、第１から第４のＦＦＴ処理のＱ０を連続し、次に、第１から第４のＦＦＴ処理のＱ２を連続し、次に、第１から第４のＦＦＴ処理のＱ６を連続し、次に、第１から第４のＦＦＴ処理のＱ４を連続した順序に指定する。

第２のデータ並べ替え処理部１２は、読み出しアドレス生成部４１が出力する読み出しアドレス５１を入力して、出力順序を決定する。 読み出しアドレス生成部４１は、ＣＰＵ（Central Processing Unit）などの上位回路（図示せず）から与えられる出力順序設定５２を参照して、データ並べ替え処理部１２に出力する読み出しアドレス５１を生成する。

具体的には、第２のデータ並べ替え処理部１２は、０サイクル目に第１のＦＦＴ処理のＱ３、１サイクル目に第２のＦＦＴ処理のＱ３、２サイクル目に第３のＦＦＴ処理のＱ３、３サイクル目に第４のＦＦＴ処理のＱ３、を出力する。同様に、４サイクル目に第１のＦＦＴ処理のＱ５、５サイクル目に第２のＦＦＴ処理のＱ５、６サイクル目に第３のＦＦＴ処理のＱ５、７サイクル目に第４のＦＦＴ処理のＱ５、を出力する。以下同様に、
８から１１サイクル目に第１から第４のＦＦＴ処理のＱ１を順に、
１２から１５サイクル目に第１から第４のＦＦＴ処理のＱ７を順に、
１６から１９サイクル目に第１から第４のＦＦＴ処理のＱ０を順に、
２０から２３サイクル目に第１から第４のＦＦＴ処理のＱ２を順に、
２４から２７サイクル目に第１から第４のＦＦＴ処理のＱ６を順に、
２８から３１サイクル目に第１から第４のＦＦＴ処理のＱ４を順に、出力する。
すなわち、「ＦＦＴフレーム相互配置電力最適化ビットリバース順序」は、第２の実施形態に係る「ＦＦＴフレーム相互配置化ビットリバース順序」と同様に、連続して処理を行うＦ個のＦＦＴ処理（Ｆは２以上の正整数）のそれぞれのＣ番目のサイクル（Ｃは０≦Ｃ≦７の整数）の処理を、連続するサイクルにおいて処理するように、複数のＦＦＴ処理の処理順序を交互配置（インターリーブ）する順序といえる。

第３の実施形態に係るひねり乗算処理部３１は、第１のバタフライ演算処理後に、ＦＦＴ演算における複素平面上の複素回転を処理する回路であり、図１４のデータフロー５００における、ひねり乗算処理５０４に対応する。なお、ひねり乗算処理では、データの並へ替えは行われない。

ひねり乗算処理部３１は、ひねり係数テーブル３１ａ、及びひねり乗算部３１ｂ、から構成される。ひねり係数テーブル３１ａは、第２のデータ並べ替え処理部１２が、「ＦＦＴフレーム相互配置電力最適化ビットリバース順序」で出力するそれぞれのＦＦＴ処理におけるデータｙ（ｎ）（ｎ＝０，１，・・・，６３）に対応して、ひねり係数Ｗ（ｎ）（ｎ＝０，１，・・・，６３）を出力する。Ｗ（ｎ）はデータｙ（ｎ）に対応するひねり係数である。従って、ひねり乗算処理部３１がひねり係数Ｗ（ｎ）を出力する順序は、第２のデータ並べ替え処理部１２が並べ替えたデータを出力する順序である「ＦＦＴフレーム相互配置電力最適化ビットリバース順序」で一意に決定される。具体的には、第２のデータ並べ替え処理部１２が図１２に示す「ＦＦＴフレーム相互配置電力最適化ビットリバース順序」で出力する場合、ひねり係数テーブル３１ａは、図１３に示す順序でひねり係数を出力する。図１２及び、図１３から明らかのように、第２のデータ並べ替え処理部１２が出力するｙ（ｎ）に対して、ひねり乗算処理部３１が出力するひねり係数Ｗ（ｎ）（ｎ＝０，１，・・・，６３）が対応する。

ここで、第２の実施形態が第２のデータ並べ替え処理部１２の出力以降で採用するデータ順序である「ＦＦＴフレーム相互配置ビットリバース順序」と、本実施形態が第２のデータ並べ替え処理部１２の出力以降で採用するデータ順序である「ＦＦＴフレーム相互配置電力最適化ビットリバース順序」との違いについて説明する。

第２の実施形態と同様に本実施形態においても、ＦＦＴ装置１０の出力順序は、第２のデータ並べ替え処理部１２の出力順序で決定される。それに応じて、本実施形態のひねり乗算処理部３１がひねり係数Ｗ（ｎ）を出力する順序は、第２のデータ並べ替え処理部１２の出力順序で決定される。

図６に示す「ＦＦＴフレーム相互配置ビットリバース順序」及び、図１２に示す「ＦＦＴフレーム相互配置電力最適化ビットリバース順序」において、データ組Ｑｓはサイクル０からサイクル３まで同一であり、サイクル４からサイクル７まで同一であり、それ以降のサイクルも第１から第４のＦＦＴ処理（Ｆ１～Ｆ４）に対応する４サイクル毎に同一である。一方、データ組Ｑｓはサイクル３からサイクル４、サイクル７からサイクル８、サイクル１１からサイクル１２、サイクル１５からサイクル１６、サイクル１９からサイクル２０、サイクル２３からサイクル２４、サイクル２７からサイクル２８、において変化するが、「ＦＦＴフレーム相互配置ビットリバース順序」と「ＦＦＴフレーム相互配置電力最適化ビットリバース順序」ではその変化する順序が異なる。

具体的には、「ＦＦＴフレーム相互配置ビットリバース順序」では、Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７の順序で変化するのに対して、「ＦＦＴフレーム相互配置電力最適化ビットリバース順序」では、Ｑ３、Ｑ５、Ｑ１、Ｑ７、Ｑ０、Ｑ２、Ｑ６、Ｑ４の順序で変化する。従って、ひねり係数Ｗ（ｎ）も図１３に示すように、「ＦＦＴフレーム相互配置電力最適化ビットリバース順序」で変化することになる。

ひねり係数Ｗ（ｎ）の値はＦＦＴ処理に固有の値であり、ＦＦＴ装置１０が入力するデータの値には依存しない。図１３においてデータ組Ｗ０～Ｗ７は、それぞれｗｓ（０）からｗｓ（７）までの８個のデータからなり、ｗｓ（０）からｗｓ（７）の値は、サイクル０～サイクル７まで、ＦＦＴフレーム相互配置ビットリバース順序である、Ｗ３、Ｗ５、Ｗ１、Ｗ７、Ｗ０、Ｗ２、Ｗ６、Ｗ４、の順序に応じて変化する。

ここで、ひねり乗算処理部３１の消費電力について着目すると、このｗｓ（０）からｗｓ（７）までの８個のデータの値の変化の大きさが、消費電力に大きく影響する。具体的には、ひねり係数Ｗ（ｎ）を２進数で表現した２進数値において、ｗｓ（０）からｗｓ（７）までの８個のデータのビット単位の動作率（トグル率）が、消費電力に大きく影響する。なぜなら、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路により実現したデジタル信号処理回路の動的な消費電力（ダイナミック電力）Ｐは、下記に示す式（４）で表現することができ、

Ｐ＝（１／２）＊ａ＊Ｃ＊Ｖ２＊ｆ・・・（４）

ここで、
ａ：回路動作率、
Ｃ：負荷容量、
Ｖ：電圧、
ｆ：動作周波数
ｗｓ（０）からｗｓ（７）までの８個のデータのビット単位の動作率が、回路動作率ａに大きく影響するからである。すなわち、ｗｓ（０）からｗｓ（７）までの８個のデータのビット単位の動作率が小さくなる出力順序を選択することが、ひねり乗算処理部３１の消費電力の低減に有効である。

ｗｓ（０）からｗｓ（７）までの８個のデータのビット単位の動作率が小さくなる出力順序を選択する具体的な方法として、ハミング距離を指標とする方法がある。ハミング距離は２つのデータ間の距離であり、２進数データの場合、２つの２進数データで異なっているビット数に等しい。すなわち、あるひねり係数データが変化した場合の動作率は、変化前の係数データ値と変化後の係数データ値とのハミング距離に等しい。従って、ひねり係数Ｗ（ｎ）に関する動作率は、ＦＦＴ処理中のひねり係数Ｗ（ｎ）に関するハミング距離の総和により算出することができる。

例えば、図１３に示したＦＦＴフレーム相互配置ビットリバース順序によるひねり係数Ｗ（ｎ）に関する動作率は、ひねり係数Ｗ（ｉ）とＷ（ｊ）とのハミング距離をＨａｍｍｉｎｇ（ｉ，ｊ）、データｗｓ（ｉ）に関するハミング距離をＨ（ｉ）と表記すると、
データｗｓ（０）は、サイクル０ではＷ（３），サイクル１ではＷ（５），サイクル２ではＷ（１），サイクル３ではＷ（７），サイクル４ではＷ（０），サイクル５ではＷ（２），サイクル６ではＷ（６），サイクル７ではＷ（４）であるので、
Ｈ（０）＝Ｈａｍｍｉｎｇ（３，５）＋Ｈａｍｍｉｎｇ（５，１）＋Ｈａｍｍｉｎｇ（１，７）＋Ｈａｍｍｉｎｇ（７，０）＋Ｈａｍｍｉｎｇ（０，２）＋Ｈａｍｍｉｎｇ（２，６）＋Ｈａｍｍｉｎｇ（６，４）
により算出することができる。
同様に、Ｈ（１）～Ｈ（７）について、
Ｈ（１）＝Ｈａｍｍｉｎｇ（１１，１３）＋Ｈａｍｍｉｎｇ（１３，９）＋Ｈａｍｍｉｎｇ（９，１５）＋Ｈａｍｍｉｎｇ（１５，８）＋Ｈａｍｍｉｎｇ（８，１０）＋Ｈａｍｍｉｎｇ（１０，１４）＋Ｈａｍｍｉｎｇ（１４，１２）
Ｈ（２）＝Ｈａｍｍｉｎｇ（１９，２１）＋Ｈａｍｍｉｎｇ（２１，１７）＋Ｈａｍｍｉｎｇ（１７，２３）＋Ｈａｍｍｉｎｇ（２３，１６）＋Ｈａｍｍｉｎｇ（１６，１８）＋Ｈａｍｍｉｎｇ（１８，２２）＋Ｈａｍｍｉｎｇ（２２，２０）
Ｈ（３）＝Ｈａｍｍｉｎｇ（２７，２９）＋Ｈａｍｍｉｎｇ（２９，２５）＋Ｈａｍｍｉｎｇ（２５，３１）＋Ｈａｍｍｉｎｇ（３１，２４）＋Ｈａｍｍｉｎｇ（２４，２６）＋Ｈａｍｍｉｎｇ（２６，３０）＋Ｈａｍｍｉｎｇ（３０，２８）
Ｈ（４）＝Ｈａｍｍｉｎｇ（３５，３７）＋Ｈａｍｍｉｎｇ（３７，３３）＋Ｈａｍｍｉｎｇ（３３，３９）＋Ｈａｍｍｉｎｇ（３９，３２）＋Ｈａｍｍｉｎｇ（３２，３４）＋Ｈａｍｍｉｎｇ（３４，３８）＋Ｈａｍｍｉｎｇ（３８，３６）
Ｈ（５）＝Ｈａｍｍｉｎｇ（４３，４５）＋Ｈａｍｍｉｎｇ（４５，４１）＋Ｈａｍｍｉｎｇ（４１，４７）＋Ｈａｍｍｉｎｇ（４７，４０）＋Ｈａｍｍｉｎｇ（４０，４２）＋Ｈａｍｍｉｎｇ（４２，４６）＋Ｈａｍｍｉｎｇ（４６，４４）
Ｈ（６）＝Ｈａｍｍｉｎｇ（５１，５３）＋Ｈａｍｍｉｎｇ（５３，４９）＋Ｈａｍｍｉｎｇ（４９，５５）＋Ｈａｍｍｉｎｇ（５５，４８）＋Ｈａｍｍｉｎｇ（４８，５０）＋Ｈａｍｍｉｎｇ（５０，５４）＋Ｈａｍｍｉｎｇ（５４，５２）
Ｈ（７）＝Ｈａｍｍｉｎｇ（５９，６１）＋Ｈａｍｍｉｎｇ（６１，５７）＋Ｈａｍｍｉｎｇ（５７，６３）＋Ｈａｍｍｉｎｇ（６３，５６）＋Ｈａｍｍｉｎｇ（５６，５８）＋Ｈａｍｍｉｎｇ（５８，６２）＋Ｈａｍｍｉｎｇ（６２，６０）
により算出することができる。
従って、ひねり係数Ｗ（ｎ）に関する動作率Ａは、ひねり係数Ｗ（ｎ）に関するハミング距離の総和Ｐから
Ａ＝Ｐ＝Ｈ（０）＋Ｈ（１）＋Ｈ（２）＋Ｈ（３）＋Ｈ（４）＋Ｈ（５）＋Ｈ（６）＋Ｈ（７）
で求められる。

本実施形態の「ＦＦＴフレーム相互配置電力最適化ビットリバース順序」は、「ＦＦＴフレーム相互配置ビットリバース順序」の複数の候補の中から、このひねり係数Ｗ（ｎ）に関する動作率Ａが最も小さい順序を選択したものである。すなわち、本実施形態の「ＦＦＴフレーム相互配置電力最適化ビットリバース順序」は、「ＦＦＴフレーム相互配置ビットリバース順序」の複数の候補の中で、ひねり係数Ｗ（ｎ）を出力するひねり係数テーブル３１ａに係る消費電力が最も小さい順序といえる。

一方、ひねり乗算処理部３１を構成するひねり乗算部３１ｂは、ひねり係数Ｗ（ｎ）の動作率に加えて、第２のデータ並べ替え処理部１２が出力するｙ（ｎ）の動作率が影響するが、ＦＦＴ装置１０は任意のデータを入力するため、ｙ（ｎ）の動作率は、ｙ（ｎ）が出力される順序に係わらず、長期的には一定であると考えられる。同様に、ＦＦＴ装置１０を構成するデータ並べ替え処理部やバタフライ演算処理部についても、ＦＦＴ装置１０は任意のデータを入力するため、それら処理部の動作率は、処理の順序に係わらず、長期的には一定であると考えられる。従って、本実施形態の「ＦＦＴフレーム相互配置電力最適化ビットリバース順序」は、「ＦＦＴフレーム相互配置ビットリバース順序」の複数の候補の中で、ＦＦＴ装置１０の消費電力が最も小さい順序といえる。

以上のように、本実施形態でも、ＦＦＴ装置１０は、出力順序設定５２を用いて順序を指定することによって、任意の順序でデータを出力することができる。例えば、連続して処理を行う複数のＦＦＴ処理について、処理順序を交互配置（インターリーブ）することで、ひねり演算処理やフィルタ演算処理に係る電力を小さくすることができる。その結果、デジタルフィルタ処理全体の消費電力を低減することができる。

なお、本実施形態では、６４ポイントＦＦＴ処理（Ｎ＝６４）を８データ並列（Ｐ＝８）で８サイクル（Ｍ＝Ｎ／Ｐ＝８）かけて処理する場合について説明したが、ＦＦＴ処理のポイント数は６４に限らない。任意の２以上の整数Ｎについて、本実施形態を同様に適用してもよい。また、データ並列数は８に限らず、Ｎ以下の任意の整数Ｐについて、Ｐデータ並列で処理してもよい。この場合、１つのＮポイントＦＦＴ処理はＣ＝Ｎ／Ｐサイクルで処理される。

また、本実施形態では、連続して処理を行う４つのＦＦＴ処理の処理順序を交互配置（インターリーブ）する場合を例として説明したが、交互配置するＦＦＴ処理数は４に限らない。任意の２以上の整数Ｆについて、連続して処理を行うＦ個のＦＦＴ処理の処理順序を交互配置してもよい。このとき、ひねり係数Ｗ（ｎ）やフィルタ係数Ｃ（ｋ）に係る動作率を１／Ｆに低減することが可能であり、それに応じてひねり演算処理やフィルタ演算処理に係る電力を小さくすることができる。

さらに本実施形態は、ひねり乗算処理に係る電力が最小となる順序で処理を行う。その結果、ＦＦＴ処理全体の消費電力を低減することができる。

また、本実施形態では、ＦＦＴ処理を例として説明したが、ＩＦＦＴにおいても同様である。すなわち、本実施形態の制御方法をＩＦＦＴ処理装置に適用して、ＩＦＦＴ処理内やＩＦＦＴ処理後段の処理順序を最適化すれば、ＩＦＦＴ処理内やＩＦＦＴ処理後段の消費電力を低減することができる。

上述の実施の形態では、本開示をハードウェアの構成として説明したが、本開示は、これに限定されるものではない。本開示は、フローチャートに記載の処理手順及びその他の実施の形態に記載の処理手順を、ＣＰＵ（Central Processing Unit）にコンピュータプログラムを実行させることにより実現することも可能である。

上記の例において、プログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体は、例えば、磁気記録媒体、光磁気記録媒体、ＣＤ－ＲＯＭ（Read Only Memory）、ＣＤ－Ｒ、ＣＤ－Ｒ／Ｗ、半導体メモリを含む。半導体メモリは、例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（Random Access Memory）等である。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

なお、本開示は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１０ ＦＦＴ装置（高速フーリエ変換装置）
１１ 第１のデータ並べ替え処理部（第１のデータ並べ替え処理手段）
１２ 第２のデータ並べ替え処理部（第２のデータ並べ替え処理手段、記憶手段）
２１ 第１のバタフライ演算処理部（バタフライ演算処理手段）
２２ 第２のバタフライ演算処理部
２１ａ、２２ａ 基数８バタフライ演算処理部
３１ ひねり乗算処理部（ひねり乗算処理手段）
４１ 読み出しアドレス生成部（読み出しアドレス生成手段）
５１ 読み出しアドレス
５２ 出力順序設定
１００、２００ データ並べ替え処理部
１０１ａ～１０１ｈ データ記憶位置
１０２ａ～１０２ｈ データ読み出し位置
２０１ａ～２０１ｈ データ記憶位置
２０２ａ～２０２ｈ データ読み出し位置
４００ デジタルフィルタ装置
４２０ フィルタ処理部（フィルタ処理手段）
４２１ フィルタ係数テーブル
４２２ フィルタ乗算部
４３１、４３４ 複素数信号
５００ データフロー
５０１ データ並べ替え処理
５０２、５０３ バタフライ演算処理
５０４ ひねり乗算処理
５０５ａ～５０５ｈ 部分データフロー

Claims (7)

1. 入力された時間領域の入力データに対して、連続するＮ個（Ｎは２以上の正整数）の入力データごとに、Ｍサイクル（Ｍは２以上の正整数）で高速フーリエ変換又は逆高速フーリエ変換を行う高速フーリエ変換装置であって、
   前記高速フーリエ変換装置は、連続して処理を行うＦ個（Ｆは２以上の正整数）の高速フーリエ変換又は逆高速フーリエ変換において、
   第１の順序で入力するＦ×Ｎ個の第１の入力データを並べ替えて、第２の順序で第１の出力データを出力する第１のデータ並べ替え処理手段と、
   前記第１の出力データに対して、バタフライ演算処理を行い、前記第１の順序で第２の出力データを出力するバタフライ演算処理手段と、
   前記第２の出力データを並べ替えて、第３の順序で第３の出力データを出力する第２のデータ並べ替え処理手段と、
   前記第３の出力データに対して、ひねり係数を乗算してひねり乗算処理を行い、前記第３の順序で第４の出力データを出力するひねり乗算処理手段と、を含み、
   前記第３の順序は、連続して処理を行うＦ個の高速フーリエ変換又は逆高速フーリエ変換のそれぞれにおけるＣ番目のサイクル（Ｃは０≦Ｃ≦Ｍ－１の整数）の処理を、連続するサイクルにおいて処理する順序であり、
   前記ひねり乗算処理手段は、前記第３の出力データに対して、前記第３の順序でひねり係数を出力してひねり乗算処理を行い、前記第３の順序は、前記ひねり係数の連続するサイクル間のビット遷移率が小さい順序である、ことを特徴とする高速フーリエ変換装置。
2. 前記第２のデータ並べ替え処理手段は、
   Ｍ×Ｎ個の前記第２の出力データを記憶する記憶手段と、
   出力順序設定に基づいて、前記記憶手段からＦ×Ｎ個の前記第３の出力データの読み出しアドレスを生成する読み出しアドレス生成手段と、を備え、
   複数の前記第２の出力データを前記第２の順序で記憶し、前記第３順序で読み出す、ことを特徴とする請求項１に記載の高速フーリエ変換装置。
3. 請求項１又は２に記載の高速フーリエ変換装置と、
   前記高速フーリエ変換装置が前記第３の順序で出力する出力データに対して、
   前記第３の順序でフィルタ係数を出力してフィルタ乗算処理を行うフィルタ処理手段と、
   を備えるデジタルフィルタ装置。
4. 入力された時間領域の入力データに対して、連続するＮ個（Ｎは２以上の正整数）の入力データごとに、Ｍサイクル（Ｍは２以上の正整数）で高速フーリエ変換又は逆高速フーリエ変換を行う高速フーリエ変換装置が、
   連続して処理を行うＦ個（Ｆは２以上の正整数）の高速フーリエ変換又は逆高速フーリエ変換において、
   第１の順序で入力するＦ×Ｎ個の第１の入力データを並べ替えて、第２の順序で第１の出力データを出力し、
   前記第１の出力データに対して、バタフライ演算処理を行い、前記第１の順序で第２の出力データを出力し、
   前記第２の出力データを並べ替えて、第３の順序で第３の出力データを出力し、
   前記第３の出力データに対して、ひねり係数を乗算してひねり乗算処理を行い、前記第３の順序で第４の出力データを出力し、
   前記第３の順序は、連続して処理を行うＦ個の高速フーリエ変換又は逆高速フーリエ変換のそれぞれにおけるＣ番目のサイクル（Ｃは０≦Ｃ≦Ｍ－１の整数）の処理を、連続するサイクルにおいて処理する順序であり、
   前記ひねり乗算処理において、前記高速フーリエ変換装置は、前記第３の出力データに対して、前記第３の順序でひねり係数を出力してひねり乗算処理を行い、前記第３の順序は、前記ひねり係数の連続するサイクル間のビット遷移率が小さい順序である、ことを特徴とする高速フーリエ変換方法。
5. 前記第２のデータ並べ替え処理において、前記高速フーリエ変換装置は、
   Ｍ×Ｎ個の前記第２の出力データを記憶し、
   出力順序設定に基づいて、Ｍ×Ｎ個の前記第２の出力データからＦ×Ｎ個の前記第３の出力データの読み出しアドレスを生成し、
   複数の前記第２の出力データを前記第２の順序で記憶し、前記第３順序で読み出す、ことを特徴とする請求項４に記載の高速フーリエ変換方法。
6. 入力された時間領域の入力データに対して、連続するＮ個（Ｎは２以上の正整数）の入力データごとに、Ｍサイクル（Ｍは２以上の正整数）で高速フーリエ変換又は逆高速フーリエ変換を行う高速フーリエ変換装置に、
   連続して処理を行うＦ個（Ｆは２以上の正整数）の高速フーリエ変換又は逆高速フーリエ変換において、
   第１の順序で入力するＦ×Ｎ個の第１の入力データを並べ替えて、第２の順序で第１の出力データを出力する処理と、
   前記第１の出力データに対して、バタフライ演算処理を行い、前記第１の順序で第２の出力データを出力する処理と、
   前記第２の出力データを並べ替えて、第３の順序で第３の出力データを出力し、
   前記第３の出力データに対して、ひねり係数を乗算してひねり乗算処理を行い、前記第３の順序で第４の出力データを出力する処理と、
   を実行させ、
   前記第３の順序は、連続して処理を行うＦ個の高速フーリエ変換又は逆高速フーリエ変換のそれぞれにおけるＣ番目のサイクル（Ｃは０≦Ｃ≦Ｍ－１の整数）の処理を、連続するサイクルにおいて処理する順序であり、
   前記ひねり乗算処理において、前記高速フーリエ変換装置に、前記第３の出力データに対して、前記第３の順序でひねり係数を出力してひねり乗算処理を実行させ、前記第３の順序は、前記ひねり係数の連続するサイクル間のビット遷移率が小さい順序である、ことを特徴とするプログラム。
7. 前記第２のデータ並べ替え処理において、前記高速フーリエ変換装置に、
   Ｍ×Ｎ個の前記第２の出力データを記憶する処理と、
   出力順序設定に基づいて、Ｍ×Ｎ個の前記第２の出力データからＦ×Ｎ個の前記第３の出力データの読み出しアドレスを生成する処理と、
   複数の前記第２の出力データを前記第２の順序で記憶し、前記第３順序で読み出す処理と、を実行させることを特徴とする請求項６に記載のプログラム。