WO2014115540A1 - 高速フーリエ変換装置、高速フーリエ変換方法、及び高速フーリエ変換プログラム記憶媒体 - Google Patents

高速フーリエ変換装置、高速フーリエ変換方法、及び高速フーリエ変換プログラム記憶媒体 Download PDF

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WO2014115540A1
WO2014115540A1 PCT/JP2014/000291 JP2014000291W WO2014115540A1 WO 2014115540 A1 WO2014115540 A1 WO 2014115540A1 JP 2014000291 W JP2014000291 W JP 2014000291W WO 2014115540 A1 WO2014115540 A1 WO 2014115540A1
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WO
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fourier transform
fast fourier
order
output
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PCT/JP2014/000291
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充文 柴山
晃平 細川
Original Assignee
日本電気株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
    • G06F17/141—Discrete Fourier transforms
    • G06F17/142—Fast Fourier transforms, e.g. using a Cooley-Tukey type algorithm
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0211—Frequency selective networks using specific transformation algorithms, e.g. WALSH functions, Fermat transforms, Mersenne transforms, polynomial transforms, Hilbert transforms
    • H03H17/0213—Frequency domain filters using Fourier transforms

Definitions

  • the present invention relates to arithmetic processing in digital signal processing, and more particularly to a fast Fourier transform device, a fast Fourier transform method, and a fast Fourier transform program storage medium.
  • FFT Fast Fourier Transform
  • FDE frequency domain equalization
  • IFFT inverse fast Fourier transform
  • Patent Document 1 describes “twist multiplication” described later, that is, multiplication using a twist coefficient.
  • Non-Patent Document 1 As an efficient FFT / IFFT processing method, for example, the Cooley-Tukey butterfly operation described in Non-Patent Document 1 is famous. However, the circuit of the FFT / IFFT by Cooley-Tukey having a large number of points is complicated. For this reason, for example, the Prime / Factor method described in Non-Patent Document 2 is used to perform decomposition into two small FFT / IFFT, and FFT / IFFT processing is performed.
  • FIG. 19 shows a 64-point FFT data flow 500 that has been decomposed into a two-stage radix-8 butterfly process using, for example, the Prime-Factor method.
  • the data flow 500 includes a total of 16 radix-8 butterfly computation processing and twist multiplication processing 504 including data rearrangement processing 501 and butterfly computation processing 502 and 503.
  • 8 data parallel an FFT apparatus that performs FFT processing in parallel on 8 data
  • a 64-point FFT process can be realized by repeating the above process.
  • the eight repeated processes are processes in which partial data flows 505a to 505h performed on eight pieces of data are performed in order, and are specifically performed as follows. That is, a process corresponding to the partial data flow 505a is performed for the first time, a process corresponding to the partial data flow 505b is performed for the second time, and a process corresponding to the partial data flow 505c (not shown) is performed for the third time. Thereafter, similarly, processing up to the eighth partial data flow 505h is sequentially performed. With the above processing, 64-point FFT processing is realized.
  • Patent Document 2 discloses an FFT apparatus that rearranges data using RAM in butterfly computation.
  • Patent Document 3 discloses a high-speed technology based on parallel processing of butterfly operations.
  • Non-Patent Documents 1 and 2 do not output the FFT processing result signal X (k) in the order in which higher-speed computation is performed in the subsequent stage.
  • the result X (k) is output.
  • X (k) and X (N ⁇ k) may be output in a cycle that is more than one cycle apart from the minimum output interval of one cycle.
  • X (k) and X (Nk) are used in the same cycle or in a nearby cycle after the FFT circuit. It is necessary to provide data rearranging means for outputting.
  • FIG. 20 shows a configuration example of the FFT apparatus 600 in which the data rearrangement processing circuit 602 is connected to the subsequent stage of the FFT circuit 601.
  • the data rearrangement circuit 602 includes a storage unit that can hold data for at least one FFT block. is required. Furthermore, it is desirable that the output timing or output order of the plurality of processing results to the subsequent stage for each processing result is optimal for the subsequent processing.
  • Non-Patent Documents 1 and 2 do not include a data rearrangement circuit, neither the output timing nor the output order of the processing results can be controlled. Therefore, there is a problem that processing delay (latency) concerning the entire processing including FFT processing increases.
  • the output timing of a plurality of results obtained by FFT processing is not taken into consideration.
  • the input data to the butterfly calculation unit is rearranged.
  • the FFT arithmetic unit disclosed in Patent Document 3 achieves high speed by parallelizing butterfly arithmetic.
  • the output order of signals resulting from the FFT processing is not particularly taken into consideration. For this reason, signals are output in the order in which the computation of the FFT processing is completed, and the order is not necessarily suitable for speeding up the subsequent processing. Therefore, the FFT devices of Patent Documents 2 and 3 also have the same problem as described above that the processing delay for the entire processing increases.
  • Non-Patent Documents 1 and 2 and Patent Documents 2 and 3 have a problem that the output timing and output order of processing results of FFT processing cannot be optimized.
  • the optimization of the timing of the processing result or the output order is effective when the processing using the result of the IFFT processing is performed in the subsequent stage of the IFFT processing.
  • the present invention relates to a fast Fourier transform circuit, a fast Fourier transform processing method, and a fast Fourier transform capable of inputting data to be processed and outputting a processing result in an arbitrary order in FFT / IFFT processing in digital signal processing.
  • An object is to provide a program storage medium.
  • the fast Fourier transform device of the present invention performs a fast Fourier transform or an inverse fast Fourier transform to generate a plurality of first output data, and outputs the first output data in a first order, and a first order And a first data rearrangement processing unit that rearranges the plurality of first output data output in step 2 in the second order based on the output order setting.
  • the fast Fourier transform device of the present invention includes a second data rearrangement processing unit that rearranges the plurality of second input data input in the third order into the fourth order based on the input order setting, And a second transform unit that performs fast Fourier transform or inverse fast Fourier transform on the plurality of second input data rearranged in the order of 4.
  • the fast Fourier transform method of the present invention includes rearrangement based on output order setting of a plurality of output data generated by fast Fourier transform or inverse fast Fourier transform, or input of a plurality of input data of fast Fourier transform or inverse fast Fourier transform. Sorting based on order setting is performed.
  • the fast Fourier transform program storage medium of the present invention includes a computer provided in a fast Fourier transform device, means for performing fast Fourier transform or inverse fast Fourier transform, and a plurality of output data generated by fast Fourier transform or inverse fast Fourier transform.
  • processing target data can be input and processing results can be output in any order.
  • FIG. 1 is a block diagram illustrating a configuration of an FFT apparatus 10 according to a first embodiment of the present invention. It is a figure which shows the arrangement
  • FIG. 3 is a block diagram showing a configuration example 100 of a first data rearrangement circuit 11 and a second data rearrangement circuit 12 according to the first embodiment of the present invention.
  • FIG. 1 is a block diagram showing a configuration example of an FFT apparatus 10 according to the first embodiment of the present invention.
  • the FFT apparatus 10 processes the 64-point FFT decomposed into two-stage radix-8 butterfly processing according to the data flow 500 shown in FIG. 19 by a pipeline circuit method.
  • N is a positive integer representing the FFT block size.
  • the FFT apparatus 10 performs 64-point FFT processing in parallel with 8 data.
  • the FFT circuit 10 receives time-domain data x (n), generates and outputs a frequency-domain signal X (k) subjected to Fourier transform by FFT processing.
  • a total of 64 pieces of data are input as input data x (n) in the order shown in FIG.
  • the numbers from 0 to 63 shown as the contents of the table in FIG. 2 mean the subscript n of x (n).
  • 8 data of X (0), X (1),..., X (7) constituting the data set P1 are output in the first cycle.
  • 8 data of X (8), X (9),..., X (15) constituting the data set P2 are output.
  • data constituting the data sets P3 to P8 are output from the third cycle to the eighth cycle.
  • the FFT apparatus 10 includes a first data rearrangement processing unit 11, a first butterfly calculation processing unit 21, a second data rearrangement processing unit 12, a twist multiplication processing unit 31, a second butterfly calculation processing unit 22, 3 data rearrangement processing unit 13 and read address generation unit 41.
  • the FFT apparatus 10 performs a first data rearrangement process, a first butterfly operation process, a second data rearrangement process, a twist multiplication process, a second butterfly operation process, and a third data rearrangement process in a pipeline. To process.
  • the first data rearrangement processing unit 11 and the second data rearrangement processing unit 12 are buffer circuits for data rearrangement.
  • the first data rearrangement processing unit 11 and the second data rearrangement processing unit 12 are based on the data dependency on the FFT processing algorithm before and after the first butterfly computation processing unit 21, respectively. , Rearrange the data sequence.
  • the third data rearrangement processing unit 13 is a buffer circuit for data rearrangement. That is, the third data rearrangement processing unit 13 rearranges the data sequence after the second butterfly calculation processing unit 22 based on the data dependency on the FFT processing algorithm. Furthermore, in addition to the above rearrangement, the third data rearrangement processing unit 13 outputs X (k) and X (Nk) for an arbitrary k in the output X (k) of the FFT apparatus 10. Are also rearranged to output at a time difference within one cycle at most.
  • the first data rearrangement processing unit 11 inputs the “sequential order” shown in FIG. 2, which is the input order of the input data x (n), to the first butterfly calculation processing unit 21.
  • the data is rearranged in the “bit reverse order” shown in FIG.
  • the bit reverse order shown in FIG. 3 corresponds to the input data set to the radix-8 butterfly processing 502 in the first stage in the data flow diagram shown in FIG. Specifically, in the first cycle, 8 data of x (0), x (8),..., X (56) constituting the data set P1 are input. Then, in the second cycle, 8 data of x (1), x (9),..., X (57) constituting the data set P2 are input. Thereafter, data constituting the data sets P3 to P8 is input in the same manner from the third cycle to the eighth cycle.
  • “sequential order” and “bit reverse order” will be specifically described.
  • “Sequential order” refers to the order of the eight data sets P1, P2, P3, P4, P5, P6, P7, and P8 shown in FIG.
  • (i) ps (i) 8 (s-1) + i It is.
  • Each data set is arranged in the order of P1, P2, P3, P4, P5, P6, P7, and P8 corresponding to the progress of the processing cycle.
  • the sequential order is a sequence in which is data is arranged i in order from the top data in the order of data to create s data sets, and the data sets are arranged in the cycle order.
  • bit reverse order refers to the order of the eight data sets Q1, Q2, Q3, Q4, Q5, Q6, Q7, and Q8 shown in FIG.
  • Each data set is arranged in the order of Q1, Q2, Q3, Q4, Q5, Q6, Q7, and Q8 corresponding to the progress of the processing cycle.
  • the bit reverse order is obtained by arranging is data input in a sequential order in order of s data from the top data in cycle order, and arranging i data of the same cycle as one set in data order. .
  • each data set in the bit reverse order is uniquely determined if each sequential order is set.
  • Qs (i) and Pi (s) have a relationship in which the order of the cycle progress and the order of the data position are exchanged for the data constituting each data set. Therefore, when data input in the bit reverse order is rearranged according to the bit reverse order, the sequential order is obtained.
  • Each row ps (i) in FIG. 2 and eight rows qs (i) in FIG. 3 indicate data input to the i-th data in the next stage.
  • Eight numbers included in each data set are identification information for specifying one of the points of the FFT, specifically, the value of the subscript n of x (n).
  • the rearrangement between the data set Ps in FIG. 2 and the data set Qs in FIG. 3, that is, the correspondence between each data set and the identification information included in the data set is replaced with other data shown in the second and subsequent embodiments. It may also be performed in the rearrangement circuit.
  • each sequential data set may be created by arranging data in order according to the number of FFT points, the number of cycles, and the number of data processed in parallel. Then, as described above, each data set in the bit reverse order may be created by switching the order of the data input in the sequential order and the order of the data position.
  • the first butterfly calculation processing unit 21 is a butterfly circuit that processes the first butterfly calculation process 502 (first butterfly calculation process) of the radix-8 butterfly calculation process performed twice in the data flow 500 of FIG. is there.
  • the second data rearrangement processing unit 12 inputs the data y (n) output from the first butterfly calculation processing unit 21 in the sequential order to the second butterfly calculation processing unit 22 in order to input the data y (n) shown in FIG. Rearrange in reverse order.
  • the twist multiplication processing unit 31 is a circuit that processes complex rotation on the complex plane in the FFT operation after the first butterfly operation processing, and corresponds to the twist multiplication processing 504 in the data flow 500 of FIG. In the twist multiplication process, data is not rearranged.
  • the second butterfly computation processing unit 22 is a butterfly circuit that processes the second radix-8 butterfly process 503 in the data flow diagram of FIG.
  • the third data rearrangement processing unit 13 sets the data X (k) output in the bit reverse order by the second butterfly computation processing unit 22 in the order shown in FIG. 4 (hereinafter referred to as “arbitrary data set sequential order”). Sort by.
  • the “arbitrary data set sequential order” is an order in which the FFT apparatus 10 outputs the final result of the FFT processing.
  • the arbitrary data set sequential order is an order when s data sets Ps created in the sequential order are output in accordance with the progress of the cycle, and can be designated by the output order designation 52.
  • the arbitrary data set sequential order is specified in the order of P1, P8, P2, P7, P3, P6, P4, and P5.
  • Each row ps (i) in FIG. 4 indicates data input to the i-th data in the next stage.
  • Eight numbers included in each data set are identification information for specifying one of the points of the FFT, specifically, the value of the subscript k of X (k).
  • the third data rearrangement processing unit 13 receives the read address 51 output from the read address generation unit 41 and determines the output order of the data X (k).
  • the read address generation unit 41 generates a read address 51 to be output to the data rearrangement processing unit 13 with reference to an output order setting 52 given from an upper circuit (not shown) such as a CPU (Central Processing Unit).
  • an upper circuit not shown
  • CPU Central Processing Unit
  • the data rearrangement processing unit temporarily stores the input data, and controls the selection and output of the stored data, so that the sequential order in FIG. 2, the bit reverse order in FIG. 3, and the arbitrary data set sequential order in FIG.
  • the data rearrangement process according to each of the above is realized. Below, the specific example of a data rearrangement process part is shown.
  • the first data rearrangement processing unit 11 and the second data rearrangement processing unit 12 can be realized by, for example, the data rearrangement processing unit 100 shown in FIG.
  • the data rearrangement processing unit 100 inputs data sets D1 to D8 consisting of eight data input as the input information 103 in the first-in first-out first-in first-out buffer (FIFO buffer). Write and store in storage locations 101a-101h. Specifically, data sets D1 to D8 are stored in the data storage positions 101a to 101h, respectively.
  • FIFO buffer first-in first-out first-in first-out buffer
  • the data rearrangement processing unit 100 outputs the stored data in the first-out order in the FIFO buffer. Specifically, the data rearrangement processing unit 100 reads eight pieces of data from each of the data reading positions 102 a to 102 h to form one data set, and outputs the eight data sets D 1 ′ to D 8 ′ as output information 104. To do. As described above, the data sets D1 'to D8' are obtained by rearranging the data included in the data sets D1 to D8 arranged in the cycle order in the order of the data positions.
  • FIG. 6 is a configuration diagram of the data rearrangement processing unit 200 showing an implementation example of the third data rearrangement processing unit 13.
  • the data rearrangement processing unit 200 inputs eight data sets P1 to P8 input as the input information 203 in a first-in order in the FIFO buffer, and writes and stores them in the data storage positions 201a to 201h. . That is, the data sets D1 to D8 are sequentially stored in the data storage positions 201a to 201h corresponding to the cycle order.
  • the data sets D1 'to D8' are stored in the data storage positions 202a to 202h, respectively.
  • the data rearrangement processing unit 200 reads the stored data by the reading circuit 205 and outputs it as output information 204.
  • the read circuit 205 refers to the read address 51 and selects any one of the data storage locations 202a to 202h to store the eight data stored in the data storage locations 202a to 202h. Any one is read by one read operation.
  • the read addresses are given in the desired order which can be arbitrarily designated to the read address 51, so that the data can be read out in any order.
  • the data rearrangement processing unit 200 includes the data sets D1 ′, D8 ′,
  • the stored data is output in the order of D2 ′, D7 ′, D3 ′, D6 ′, D4 ′, D5 ′. That is, data is output in the arbitrary data set sequential order shown in FIG.
  • the data sets D1 'to D8' are obtained by rearranging data included in the data sets D1 to D8 arranged in the cycle order into one set in the order of the data positions.
  • the first data rearrangement processing unit 11, the second data rearrangement processing unit 12, and the third data rearrangement processing unit 13 perform the sequential order shown in FIG.
  • the rearrangement process is performed three times in accordance with each of the 3 bit reverse order and the arbitrary data set sequential order of FIG.
  • Input data x (n) is input in the order shown in FIG. 2 in a period of 8 cycles of 8 data, for a total of 64 data x (n). In FIG. 2, only the subscript n of x (n) is shown.
  • Second cycle Eight data of X (56), X (57),..., X (63) constituting the data set D8 are output.
  • 3rd cycle Eight data of X (8), X (9),..., X (15) constituting the data set D2 are output.
  • 4th cycle Eight data of X (48), X (49),..., X (55) constituting the data set D7 are output.
  • 5th cycle Eight data of X (16), X (17),..., X (23) constituting the data set D3 are output.
  • 6th cycle Eight data of X (40), X (41),..., X (47) constituting the data set D6 are output.
  • 7th cycle Eight data of X (24), X (25),..., X (31) constituting the data set D4 are output.
  • 8th cycle Eight data of X (32), X (33),..., X (39) constituting the data set D5 are output.
  • two X (k) that are the input values of the operation can be output in as close a cycle as possible.
  • X (k) and X (N ⁇ k) can be output with a time difference within one cycle at most. As a result, it is not necessary to add a circuit for performing a new rearrangement on the output.
  • the circuit to be added is only the read address generator 41, and the circuit scale is very small.
  • the FFT processing has been described as an example, but the same applies to IFFT. That is, if the control method of the present embodiment is applied to the IFFT processing apparatus and the output order of the processing results is optimized in consideration of the processing content at the latter stage of the IFFT processing, the processing at the latter stage of the IFFT processing is accelerated. Can do. (Second Embodiment) Contrary to the first embodiment, the processing result of the previous stage of the FFT / IFFT processing may be output in an order unique to the processing and input to the FFT / IFFT processing device. In this case, rearranging the input previous processing results in an order suitable for FFT / IFFT processing is effective for speeding up the FT / IFFT processing and suppressing increase in circuit scale and power consumption. is there.
  • 2nd Embodiment demonstrates the IFFT apparatus which operate
  • FIG. 7 is a block diagram showing a configuration example of the IFFT device 20 according to the second embodiment of the present invention.
  • the IFFT device 20 processes the 64-point IFFT decomposed into two-stage radix-8 butterfly processing by a pipeline circuit system in a data flow similar to the FFT data flow 500 shown in FIG.
  • N is a positive integer representing the IFFT block size.
  • the IFFT device 20 performs 64-point IFFT processing in parallel with 8 data.
  • the IFFT device 20 inputs the input X (k) in the arbitrary data set sequential order shown in FIG. 4, similar to the output of the FFT device 10.
  • the IFFT device 20 outputs the output y (n) in the sequential order shown in FIG.
  • the IFFT device 20 includes a first data rearrangement processing unit 14, a first butterfly calculation processing unit 21, a second data rearrangement processing unit 12, a twist multiplication processing unit 31, a second butterfly calculation processing unit 22, 3 data rearrangement processing unit 15 and write address generation unit 42.
  • the IFFT device 20 performs pipeline processing on the first data rearrangement process, the first butterfly operation process, the second data rearrangement process, the twist multiplication process, the second butterfly operation process, and the third data rearrangement process. To process.
  • the first data rearrangement processing unit 14 is a buffer circuit for data rearrangement. That is, the first data rearrangement processing unit 14 rearranges the data sequence based on the data dependency on the IFFT processing algorithm before the first butterfly circuit 21. Furthermore, in addition to the above-described rearrangement, the first data rearrangement processing unit 14 also performs a rearrangement process for inputting data in an arbitrary data set sequential order.
  • the first data rearrangement processing unit 14 inputs the arbitrary data set sequential order shown in FIG. 4 that is the input order of the input data X (k) to the first butterfly computation processing unit 21. These are rearranged in the bit reverse order shown in FIG.
  • the second data rearrangement processing unit 12 and the third data rearrangement processing unit 15 are also buffer circuits for data rearrangement.
  • the second data rearrangement processing unit 12 and the third data rearrangement processing unit 15 perform the data on the IFFT processing algorithm after the first butterfly operation circuit 21 and the second butterfly operation circuit 22, respectively. Rearrange the data sequence based on the dependency.
  • the first butterfly calculation processing unit 21 is a butterfly circuit that processes the first butterfly calculation process 502 (first butterfly calculation process) of the radix-8 butterfly calculation process performed twice in the data flow 500 of FIG. is there.
  • the second data rearrangement processing unit 12 uses the bit reverse order of FIG. 3 in order to input the data y (n) output from the first butterfly computation processing unit 21 in the sequential order to the twist multiplication processing unit 31. Rearrange.
  • the twist multiplication processing unit 31 is a circuit that processes the complex rotation on the complex plane in the IFFT computation after the first butterfly computation, and corresponds to the twist multiplication processing 504 in the data flow 500 of FIG. In the twist multiplication process, data is not rearranged.
  • the second butterfly computation processing unit 22 is a butterfly circuit that processes the second radix-8 butterfly process 503 in the data flow 500 of FIG.
  • the third data rearrangement processing unit 15 rearranges the data X (k) output in the bit reverse order by the second butterfly computation processing unit 22 in the sequential order of FIG. That is, the IFFT apparatus 20 outputs the final result of the IFFT process in sequential order.
  • the first data rearrangement processing unit 14 receives the write address 53 output from the write address generation unit 42 and determines the input order of the data X (k).
  • the write address generation unit 42 generates a write address 53 to be output to the data rearrangement processing unit 14 with reference to an input order setting 54 given from an upper circuit (not shown) such as a CPU.
  • the second data rearrangement processing unit 12 and the third data rearrangement processing unit 15 can be realized by, for example, the data rearrangement processing unit 100 shown in FIG.
  • FIG. 8 is a configuration diagram of the data rearrangement processing unit 300 showing an implementation example of the first data rearrangement processing unit 14.
  • the data rearrangement processing unit 300 writes the data sets D1 to D8 composed of 8 data input as the input information 303 in the arbitrary data set sequential order to the write positions 301a to 301h by the write circuit 305.
  • the write circuit 305 refers to the write address 53, selects one of the write positions 301a to 301h, and performs one write operation. That is, the data can be written in a desired order by giving the write addresses in a predetermined order designated by the write address 53.
  • the data rearrangement processing unit 300 uses the data sets D1, D8, D2, Data input in the order of D7, D3, D6, D4, and D5 are written and stored in the order of D1, D2, D3, D4, D5, D6, D7, and D8 to the write positions 301a to 301h. That is, the data sets D1 to D8 are sequentially stored in the data storage positions 301a to 301h, respectively. At this time, when the stored data is viewed in the cycle order, that is, in the order of the data storage positions 302a to 302h, data sets D1 'to D8' are stored in the data storage positions 302a to 302h, respectively.
  • the data rearrangement processing unit 300 reads out and stores the stored data in the first-out order in the FIFO buffer. Specifically, the data rearrangement processing unit 300 converts the data sets D1 ′ to D8 ′ ′ stored in the data storage positions 302a to 302h into D1 ′, D2 ′, D3 ′, D4 ′, and D5 ′. , D6 ′, D7 ′, D8 ′, and output them in the order.
  • the data rearrangement processing unit 300 corresponding to the first data rearrangement processing unit 14 inputs the data in an arbitrary order by giving the write addresses in a desired order that can be arbitrarily specified as the write address 53. be able to.
  • the data rearrangement processing unit 300 uses the data sets D1, D8, D2, Data is input in the order of D7, D3, D6, D4, D5. That is, data is input and stored in the arbitrary data set sequential order shown in FIG.
  • the data rearrangement processing unit 100 corresponding to the second data rearrangement processing unit 12 and the third data rearrangement processing unit 15 converts the stored data into D1, D2, D3, D4, D5, D6. , D7, D8, that is, in the sequential order of FIG. (Effect of 2nd Embodiment)
  • the IFFT device 20 can input data in an arbitrary order by specifying the order using the input order setting 54. Therefore, no new rearrangement means for the input is required corresponding to the output order of the FFT apparatus 10.
  • the circuit to be added is only the write address generation unit 42, and the circuit scale is very small.
  • the IFFT process has been described as an example, but the same applies to the FFT. That is, if the control method of this embodiment is applied to the FFT processing apparatus and the input order of the input signals is optimized in consideration of the processing content of the previous stage of the FFT processing, the FFT processing can be speeded up.
  • the third data rearrangement processing unit 13 can be omitted by modifying the second data rearrangement processing unit 12. The configuration of the FFT apparatus 30 excluding the third data rearrangement processing unit 13 from the FFT apparatus 10 will be described with reference to FIG.
  • FIG. 9 is a block diagram showing a configuration example of the FFT apparatus 30 according to the third embodiment of the present invention.
  • the FFT apparatus 30 processes the 64-point FFT decomposed into two-stage radix-8 butterfly processing by a pipeline circuit system in a data flow similar to the FFT data flow shown in FIG.
  • N is a positive integer representing the FFT block size.
  • Input data x (n) is input in the order shown in FIG. 2 in a period of 8 cycles of 8 data, for a total of 64 data x (n).
  • Each row qs (i) in FIG. 10 indicates data input to the i-th data in the next stage.
  • Eight numbers included in each data set are identification information for specifying one of the FFT points, specifically, the value of the subscript k of x (k).
  • First cycle Eight data of X (0), X (8),..., X (56) constituting the data set Q1 are output.
  • Second cycle Eight data of X (7), X (15),..., X (63) constituting the data set Q8 are output.
  • 3rd cycle Eight data of X (1), X (9),..., X (57) constituting the data set Q2 are output.
  • 4th cycle Eight data of X (6), X (14),..., X (62) constituting the data set Q7 are output.
  • 5th cycle Eight data of X (2), X (10),..., X (58) constituting the data set Q3 are output.
  • 6th cycle Eight data of X (5), X (13),..., X (61) constituting the data set Q6 are output.
  • 7th cycle Eight data of X (3), X (11),..., X (59) constituting the data set Q4 are output.
  • 8th cycle Eight data of X (4), X (12),..., X (60) constituting the data set Q5 are output.
  • the FFT device 30 includes a first data rearrangement processing unit 11, a first butterfly calculation processing unit 21, a second data rearrangement processing unit 16, a twist multiplication processing unit 31, a second butterfly calculation processing unit 22, and a readout.
  • An address generation unit 43 is provided.
  • the same components as those in the FFT apparatus 10 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the FFT device 30 pipelines the first data rearrangement process, the first butterfly operation process, the second data rearrangement process, the twist multiplication process, and the second butterfly operation process.
  • the FFT device 30 has a configuration obtained by removing the third data rearrangement processing unit 13 from the configuration of the FFT device 10.
  • the second data rearrangement processing unit 16 performs the rearrangement process performed by the third data rearrangement processing unit 13 in the FFT apparatus 10 with reference to the read address 51. That is, the second data rearrangement processing unit 16 inputs the read address 55 and rearranges the data sequence based on the data dependency on the FFT processing algorithm. Furthermore, in addition to the above rearrangement, the second data rearrangement processing unit 16 outputs X (k) and X (Nk) for an arbitrary k in the output X (k) of the FFT apparatus 30. Is rearranged to output at a time difference within one cycle at most.
  • the second data rearrangement processing unit 16 is the order in which the data output from the first butterfly computation processing unit 21 in the sequential order of FIG. 2 is input to the twist multiplication processing unit 31 in FIG. Arbitrary data set shown is rearranged in bit reverse order.
  • the second data rearrangement processing unit 16 can be realized with the same configuration as the data rearrangement processing unit 200 shown in FIG.
  • the second butterfly calculation processing unit 22 converts the FFT processing result X (k) to an arbitrary value in FIG. Output data in bit reverse order.
  • the FFT apparatus 30 can output data in an arbitrary order by specifying the order using the output order setting 56.
  • X (k) that is the input value of the operation can be output in as close a cycle as possible.
  • X (k) and X (N ⁇ k) can be output with a time difference within one cycle at most. As a result, it is not necessary to add a circuit for performing a new rearrangement on the output.
  • the circuit to be added is only the read address generation unit 43, and the circuit scale is very small.
  • the third data rearrangement processing unit 13 can be omitted. As a result, the circuit scale and power consumption can be further reduced.
  • the FFT processing has been described as an example, but the same applies to IFFT. That is, if the control method of the present embodiment is applied to the IFFT processing apparatus and the output order of the processing results is optimized in consideration of the processing content at the latter stage of the IFFT processing, the processing at the latter stage of the IFFT processing is accelerated. Can do. (Fourth embodiment) Next, an IFFT apparatus that operates in accordance with an arbitrary data set bit reverse order, which is an output order of the FFT apparatus 30, will be described.
  • FIG. 11 is a block diagram showing a configuration example of the IFFT apparatus 40 according to the fourth embodiment of the present invention.
  • the IFFT apparatus 40 processes the 64-point IFFT decomposed into two-stage radix-8 butterfly processing by a pipeline circuit system in a data flow similar to the FFT data flow shown in FIG.
  • N is a positive integer representing the IFFT block size.
  • the IFFT device 40 performs 64-point IFFT processing in parallel with 8 data.
  • the IFFT device 40 inputs the input X (k) in the arbitrary data set bit reverse order shown in FIG. 10, similar to the output of the FFT device 30.
  • the IFFT device 40 outputs the output y (n) in the sequential order shown in FIG.
  • the IFFT device 40 includes a first butterfly computation processing unit 21, a first data rearrangement processing unit 17, a twist multiplication processing unit 31, a second butterfly computation processing unit 22, a second data rearrangement processing unit 15, a write An address generation unit 44 is provided.
  • the same components as those in the IFFT device 20 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the IFFT device 40 pipelines the first butterfly computation process, the first data rearrangement process, the twist multiplication process, the second butterfly computation process, and the second data rearrangement process.
  • the IFFT device 40 has a configuration obtained by removing the first data rearrangement processing unit 14 from the configuration of the IFFT device 20.
  • the rearrangement processing that the first data rearrangement processing unit 14 in the IFFT device 20 performs with reference to the write address 53 is performed by the second data rearrangement processing unit 17 in the IFFT device 40. That is, the second data rearrangement processing unit 17 inputs the write address 57 and rearranges the data sequence based on the data dependency on the IFFT processing algorithm. Furthermore, in addition to the above-described rearrangement, the second data rearrangement processing unit 17 performs a rearrangement process for inputting data in an arbitrary data set sequential order.
  • the second data rearrangement processing unit 17 inputs the data output by the first butterfly calculation processing unit 21 in the arbitrary data set sequential order of FIG. 4 to the second butterfly calculation processing unit 22.
  • the bits are rearranged in the bit reverse order shown in FIG.
  • the second data rearrangement processing unit 17 can be realized by the same configuration as the data rearrangement processing unit 300 shown in FIG. (Effect of the fourth embodiment) As described above, in this embodiment, the IFFT device 40 can input data in an arbitrary order by specifying the order using the input order setting 58. Therefore, a new rearrangement unit for the input is not required corresponding to the output order of the FFT device 30.
  • the circuit to be added is only the write address generation unit 44, and the circuit scale is very small.
  • the first data rearrangement processing unit 14 can be omitted. As a result, the circuit scale and power consumption can be further reduced.
  • the IFFT process has been described as an example, but the same applies to the FFT. That is, if the control method of this embodiment is applied to an FFT processing apparatus and the input order of input signals is optimized in consideration of the processing content of the previous stage of the FFT processing, the FFT processing can be speeded up.
  • the fast Fourier transform device of the present invention is characterized in that data can be rearranged in an arbitrary order before or after FFT / IFFT conversion. As a result, the processing after data rearrangement can be speeded up.
  • the FFT / IFFT is performed in a plurality of stages, the data rearrangement may be performed between a process at a certain stage and a process at the next stage.
  • 12 (a), 12 (b), and 12 (c) are block diagrams showing essential configurations included in the fast Fourier transform device of the present invention.
  • the fast Fourier transform device 60 includes a Fourier transform unit 61 and a data rearrangement processing unit 62.
  • the Fourier transform unit 61 performs a fast Fourier transform or an inverse fast Fourier transform, generates a plurality of output data, and outputs them in the first order.
  • the data rearrangement processing unit 62 rearranges the plurality of first output data output in the first order in the second order based on the output order setting.
  • the fast Fourier transform device 60 performs data rearrangement after Fourier transform.
  • the fast Fourier transform device 70 includes a Fourier transform unit 72 and a data rearrangement processing unit 71.
  • the data rearrangement processing unit 71 rearranges the plurality of input data input in the third order in the fourth order based on the input order setting.
  • the Fourier transform unit 72 performs fast Fourier transform or inverse fast Fourier transform on the plurality of input data rearranged in the fourth order. As described above, the fast Fourier transform device 70 rearranges data before Fourier transform.
  • the fast Fourier transform apparatus 80 includes processing units 81 and 82 and a data rearrangement processing unit 831.
  • the fast Fourier transform device 80 performs fast Fourier transform or inverse fast Fourier transform in two stages using the processing units 81 and 82.
  • the processing unit 81 generates a plurality of intermediate data and outputs them in the fifth order.
  • the data rearrangement processing unit 83 rearranges the plurality of intermediate data input in the fifth order in the sixth order based on the order setting.
  • the processing unit 82 performs a predetermined process on the plurality of intermediate data rearranged in the sixth order, and generates output data as a result of the fast Fourier transform or the inverse fast Fourier transform.
  • FIG. 13 is a block diagram showing the configuration of the digital filter circuit 400 according to the first embodiment of the present invention.
  • the digital filter circuit 400 includes an FFT circuit 413, an IFFT circuit 414, a complex conjugate generation circuit 415, a complex conjugate synthesis circuit 416, a filter circuit 421, a filter circuit 422, and a filter coefficient generation circuit 441.
  • the FFT circuit 413 converts the input complex signal x (n) into a frequency domain complex signal 431 by FFT.
  • X (k) A (k) + jB (k) (2) Convert to
  • n is an integer of 0 ⁇ n ⁇ N ⁇ 1 indicating a signal sample number in the time domain
  • N is an integer of 0 ⁇ N indicating the number of FFT conversion samples
  • k is a frequency number in the frequency domain 0 ⁇ k ⁇ N ⁇ 1.
  • the complex conjugate generation circuit 415 inputs X (Nk) output from the FFT circuit 413 for each frequency number k of 0 ⁇ k ⁇ N ⁇ 1, and inputs the complex conjugate X * (X * (Nk).
  • N ⁇ k) A (N ⁇ k) ⁇ jB (N ⁇ k) (4) Is generated.
  • the complex conjugate generation circuit 415 outputs the input complex signal X (k) as the complex signal 432, and outputs the generated complex signal X * (N ⁇ k) as the complex signal 433.
  • the filter coefficient generation circuit 441 calculates the complex coefficient C1 () from the input complex coefficients V (k), W (k), and H (k) for each frequency number k where 0 ⁇ k ⁇ N ⁇ 1.
  • k) ⁇ V (k) + W (k) ⁇ ⁇ H (k) (5)
  • complex coefficient C2 (k) ⁇ V (k) ⁇ W (k) ⁇ ⁇ H (k) (6) Is generated.
  • V (k), W (k), and H (k) are coefficients in the frequency domain given from the upper circuit (not shown) of the digital filter circuit 400, and are obtained by real number calculation in the time domain. This corresponds to the real filter coefficient when filtering is performed. Details of V (k), W (k), and H (k) will be described later.
  • the filter coefficient generation circuit 441 outputs the generated complex coefficient C1 (k) as the complex signal 445. Further, the filter coefficient generation circuit 441 generates a complex signal C2 (N ⁇ k) from the complex signal C2 (k) (formula (6)) and outputs it as a complex signal 446.
  • the filter coefficient generation circuit 441 outputs C1 (k) to the complex signal 445.
  • complex number filter processing by complex number multiplication is performed.
  • the filter coefficient generation circuit 441 outputs C2 to the complex signal 446.
  • (N ⁇ k) formula (6)
  • complex number filter processing by complex number multiplication is performed.
  • C1 (k) and C2 (k) are divided into real part and imaginary part respectively.
  • C1 (k) C1I (k) + jC1Q (k) (9)
  • C2 (k) C2I (k) + jC2Q (k) (10) Can be written.
  • the IFFT circuit 414 outputs X ′′ (k) (formula (11)) output from the complex conjugate synthesis circuit 416 to the complex number signal 436 for each frequency number k of 0 ⁇ k ⁇ N ⁇ 1. Generate and output a complex signal x ′′ (n) in time domain by IFFT.
  • the FFT circuit 10 As an implementation method of the FFT circuit 413, the FFT circuit 10 according to the first embodiment of the present invention can be used. Similarly, the IFFT circuit 20 according to the second embodiment of the present invention can be used as a method for realizing the IFFT circuit 414.
  • the FFT circuit 20 according to the third embodiment of the present invention can be used as a method for realizing the FFT circuit 413.
  • the IFFT circuit 40 according to the fourth embodiment of the present invention can be used as a method for realizing the IFFT circuit 414.
  • FIG. 14 is a block diagram showing details of the configuration of the complex conjugate generation circuit 415.
  • the complex conjugate generation circuit 415 includes data storage units 452 and 453 and data selection units 454 and 455.
  • X (k) and X * (N ⁇ k) are divided into real part and imaginary part respectively.
  • X (k) XI (k) + jXQ (k) (12)
  • X * (N ⁇ k) X * I (N ⁇ k) + jX * Q (N ⁇ k) (13) Can be written.
  • FIG. 15 is a block diagram showing details of the configuration of the filter circuit 421.
  • XI ′ (k) and XQ ′ (k) are the real part and the imaginary part of X ′ (k), respectively, and are given by the following equations.
  • FIG. 16 is a block diagram showing details of the configuration of the filter circuit 422.
  • X * I ′ (N ⁇ k) and X * Q ′ (N ⁇ k) are the real part and the imaginary part of X * ′ (N ⁇ k), respectively, and are given by the following equations.
  • FIG. 17 is a block diagram showing details of the configuration of the complex conjugate synthesis circuit 416.
  • XI "(k) and XQ" (k) are the real part and imaginary part of X "(k), respectively, and are given by the following equations.
  • XI "(k) 1/2 ⁇ XI '(k) + X * I' (N-k) ⁇ (21)
  • XQ "(k) 1/2 ⁇ XQ '(k) + X * Q' (N-k) ⁇ (22)
  • XI ′ (k), XQ ′ (k), X * I ′ (N ⁇ k), and X * Q ′ (N ⁇ k) are expressed by the equations (15), (16), (18), (19)
  • the filter coefficient generation circuit 441 generates complex coefficient C1 (k) and C2 (k) used in the filter circuits 421 and 422.
  • FIG. 18 is a block diagram showing details of the configuration of the filter coefficient generation circuit 441.
  • the filter coefficient generation circuit 441 generates V (k) from complex coefficients V (k) and W (k) input from an upper circuit (not shown) for each frequency number k of 0 ⁇ k ⁇ N ⁇ 1. Calculate + W (k) and V (k) -W (k).
  • V (k) + W (k) VI (k) + WI (k) + jVQ (k) + jWQ (k) (23)
  • V (k) -W (k) VI (k) -WI (k) + jVQ (k) -jWQ (k) (24) It is.
  • VI (k) and VQ (k) are the real part and imaginary part of V (k), respectively, and WI (k) and WQ (k) are the real part and imaginary part of W (k), respectively.
  • H (k) is also divided into a real part and an imaginary part.
  • H (k) HI (k) + jHQ (k) (25) Can be written.
  • the filter coefficient generation circuit 441 calculates and outputs complex coefficient C1 (k) and C2 (k) defined by the following equations.
  • C1I (k) and C1Q (k) are the real part and imaginary part of C1 (k), respectively
  • C2I (k) and C2Q (k) are the real part and imaginary part of C2 (k), respectively. It is.
  • C1I (k) ⁇ VI (k) + WI (k) ⁇ ⁇ HI (k) ⁇ ⁇ VQ (k) + WQ (k) ⁇ ⁇ HQ (k) (29)
  • C1Q (k) ⁇ VQ (k) + WQ (k) ⁇ ⁇ HI (k) + ⁇ VI (k) + WI (k) ⁇ ⁇ HQ (k) (30) It is.
  • C2I (k) ⁇ VI (k) ⁇ WI (k) ⁇ ⁇ HI (k) ⁇ ⁇ VQ (k) ⁇ WQ (k) ⁇ ⁇ HQ (k) (32)
  • C2Q (k) ⁇ VQ (k) ⁇ WQ (k) ⁇ ⁇ HI (k) + ⁇ VI (k) ⁇ WI (k) ⁇ ⁇ HQ (k) (33) It is.
  • the digital filter circuit 400 generates a frequency domain complex signal by performing an FFT conversion on the time domain input signal.
  • the digital filter circuit 400 independently uses the two types of coefficients generated from V (k), W (k), and H (k) for the real part and the imaginary part of the complex signal in the frequency domain. Filtering is performed, and the result is converted into a signal in the time domain by IFFT. As described above, in the digital filter circuit 400, the FFT and IFFT are executed only once for the time domain input signal.
  • the two types of coefficients used for the filtering process can minimize the number of FFT and IFFT.
  • the physical meaning of V (k), W (k), H (k) and the filter processing using the coefficients C1 (k) and C2 (k) generated from these are used in the time domain. The principle that enables filter processing in the frequency domain equivalent to the desired filter processing will be described.
  • R (k) is a frequency-domain complex signal obtained by transforming a real number real part signal r (n) in the time domain by a real number FFT
  • S (k) is a real number imaginary part signal s (n in the time domain. ) Is a complex signal in the frequency domain transformed by a real number FFT.
  • X * (N ⁇ k) R (k) ⁇ jS (k) (35)
  • X * (N ⁇ k) is a complex conjugate of X (N ⁇ k).
  • Equation (38) shows that the signal X ′′ (k) before IFFT is converted into filter coefficients V (k), W (k) and H (k), and R (k) and S in signal X (k) after FFT.
  • R (k) is a frequency domain complex signal obtained by transforming a real number real part signal r (n) in the time domain by a real number FFT, and S (k) is represented by (k).
  • the real number imaginary part signal s (n) in the time domain is a complex number signal in the frequency domain converted by the real number FFT, that is, the equation (38) is applied to the signal X (k) after the FFT.
  • a complex filter coefficient in the frequency domain corresponding to the real filter coefficient when the real part signal r (n) is filtered by a real number operation in the time domain is assigned to V (k). .
  • Filter processing with coefficient W (k) for S (k) is assigned to V (k).
  • the digital filter circuit 400 includes a frequency domain complex signal S (k) obtained by transforming the imaginary part signal s (n) in the time domain by a real FFT.
  • the filter processing with the filter coefficient W (k) is performed. Therefore, W (k) is assigned a complex filter coefficient in the frequency domain corresponding to the real filter coefficient when filter processing by real number computation is performed on the imaginary part signal s (n) in the time domain.
  • R (k) V (k) + jS (k) W (k) is a time composed of two signals obtained by independently filtering the real part signal r (n) and the imaginary part signal s (n) in the time domain. It is a complex signal in the frequency domain corresponding to the signal in the domain.
  • the signals obtained by independently filtering the real part signal r (n) and the imaginary part signal s (n) correspond to X ′ (k) and X * ′ (N ⁇ k) in FIGS.
  • the time-domain signal composed of r ′ (n) and s ′ (n) corresponds to x ′′ (n) in FIG. 13.
  • R (k) V (k) + jS (k) W (k) is a frequency domain signal corresponding to a time domain signal that is independently filtered for each of the real and imaginary parts in the time domain.
  • a coefficient may be used. That is, H (k) is assigned a complex filter coefficient in the frequency domain corresponding to the complex filter coefficient when filter processing by complex number computation is performed on the complex signal x (n) in the time domain. Good.
  • a frequency domain coefficient H (k) corresponding to the filter coefficient is set.
  • the FFT circuit 10 according to the first embodiment of the present invention and the IFFT circuit 20 according to the second embodiment of the present invention can be used for realizing the FFT circuit and the IFFT circuit, respectively.
  • the FFT circuit 30 according to the third embodiment of the present invention and the IFFT circuit 40 according to the fourth embodiment of the present invention can be used for realizing the FFT circuit and the IFFT circuit, respectively.
  • the FFT circuit and the IFFT circuit according to the embodiment of the present invention can reduce the circuit scale and power consumption for performing the FFT process and the IFFT process, respectively. Therefore, by using the FFT circuit or IFFT circuit according to the embodiment of the present invention for the filter processing, it is possible to reduce the circuit scale and power consumption for performing the filter processing.
  • each embodiment may be executed by software using a computer provided in a predetermined apparatus, for example, a DSP (Digital Signal Processor). That is, a computer program for performing each process is read and executed by a DSP (not shown).
  • DSP Digital Signal Processor
  • data rearrangement processing may be performed using a program.
  • data rearrangement processing may be performed by using a DSP and a memory to control writing of data to the memory and reading of data from the memory by a program.
  • FFT processing may be performed using a program in the first and third embodiments
  • IFFT processing may be performed in the second and fourth embodiments.
  • processing for obtaining C1 (k) and C2 (k) from V (k), W (k), and H (k) FFT processing, and conjugate complex number X of X (N ⁇ k)
  • the processing for obtaining * (N ⁇ k), filter processing, and IFFT processing may be performed using a program.
  • the program may be stored in a non-transitory medium such as a ROM (Read Only Memory), a RAM (Random Access Memory), a semiconductor memory device such as a flash memory, an optical disk, a magnetic disk, or a magneto-optical disk.
  • a non-transitory medium such as a ROM (Read Only Memory), a RAM (Random Access Memory), a semiconductor memory device such as a flash memory, an optical disk, a magnetic disk, or a magneto-optical disk.
  • a part or all of the above-described embodiment can be described as in the following supplementary notes, but is not limited thereto.
  • Appendix 1 A first transform unit that performs fast Fourier transform or inverse fast Fourier transform to generate a plurality of first output data, and outputs the first output data in a first order; and the plurality of second output data that are output in the first order.
  • a fast Fourier transform device comprising: a first data rearrangement processing unit that rearranges one output data in a second order based on an output order setting.
  • the first conversion processing unit includes a butterfly calculation processing unit that performs butterfly calculation processing and outputs the plurality of first output data in the first order
  • the first data rearrangement processing unit includes: The fast Fourier transform device according to appendix 1, wherein the plurality of first data after the butterfly computation process is rearranged in the second order.
  • the first data rearrangement processing unit includes: a first storage unit that stores the plurality of first output data; and the plurality of first data from the first storage unit based on the output order setting.
  • a supplementary note 1 or 2 further comprising a read address generation unit for generating a read address of the output data, storing the plurality of first output data in the first order, and reading in the second order.
  • a fast Fourier transform device comprising: a second transform unit that performs fast Fourier transform or inverse fast Fourier transform on the plurality of second input data.
  • the second conversion processing unit includes a butterfly calculation processing unit that performs a butterfly calculation process, and the second data rearrangement processing unit sends the plurality of second data to the butterfly calculation processing unit in the fourth order.
  • the fast Fourier transform device according to appendix 5, wherein data is input.
  • the second data rearrangement processing unit includes: a second storage unit that stores the plurality of second input data; and the plurality of second data to the second storage unit based on the input order setting.
  • a supplementary address 5 or 6 includes a write address generation unit that generates a write address of the data, and stores the plurality of second output data in the third order and reads in the fourth order The described fast Fourier transform apparatus.
  • a complex conjugate generator for generating second complex number data including a complex number of the complex number, and first, second and third input filter coefficients of the complex number, and first and second frequency domain filter coefficients of the complex number
  • a filter coefficient generation unit for generating the first complex number data, a first filter unit for performing a filtering process on the first complex number data with the first frequency domain filter coefficient and outputting a third complex number data, and the second A second filter unit that performs a filtering process on the complex number data with the second frequency domain filter coefficient and outputs a fourth complex number data; 3 and complex signal, the fourth digital filter device, characterized in that it comprises a complex conjugate synthesis unit which generates a fifth complex number data by synthesizing the complex signal, the.
  • the fast Fourier transform device according to attachment 5 is provided, wherein the second data rearrangement processing unit receives the fifth complex number data input in the third order based on the input order setting.
  • the second conversion unit performs inverse Fourier transform on the fifth complex number data rearranged in the fourth order to convert it into a time domain signal.
  • the digital filter device according to appendix 10.
  • the complex conjugate synthesizer adds the first complex number of frequency number k included in the third complex number data and the fourth complex number data for each frequency number k in the range of 0 ⁇ k ⁇ N ⁇ 1. 13.
  • the filter coefficient generation unit performs complex addition of the first frequency domain filter coefficient and the second input filter coefficient to the first input filter coefficient, and then complex-multiplies the third input filter coefficient.
  • the second frequency domain filter coefficient is generated by complex subtracting the second input filter coefficient from the first input filter coefficient and then complex-multiplying the third input filter coefficient.
  • the first frequency domain filter coefficient is a complex number in the frequency domain corresponding to the filter coefficient for the real part of the complex input signal in the time domain filter process that is a filter process in the time domain for the first input data.
  • the second frequency domain filter coefficient is a complex filter coefficient in the frequency domain corresponding to the filter coefficient for the imaginary part of the first input data in the time domain filter processing,
  • the frequency domain filter coefficient 3 is a complex filter coefficient in the frequency domain corresponding to the filter coefficient for the first input data in the time domain filter processing.
  • (Appendix 16) Rearrangement based on output order settings of a plurality of output data generated by fast Fourier transform or inverse fast Fourier transform, or rearrangement based on input order settings of a plurality of input data of the fast Fourier transform or inverse fast Fourier transform Fast Fourier transform method to perform replacement.
  • (Appendix 17) The computer included in the fast Fourier transform device is rearranged based on the output order setting of the means for performing the fast Fourier transform or the inverse fast Fourier transform, and the plurality of output data generated by the fast Fourier transform or the inverse fast Fourier transform.
  • Non-temporary memory storing a fast Fourier transform program for functioning as a rearranging means or a rearranging means for rearranging a plurality of input data of the fast Fourier transform or the inverse fast Fourier transform based on an input order setting Medium.

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Abstract

「課題」処理対象のデータの入力や処理結果の出力を任意の順序で行うことが可能な高速フーリエ変換処理方法を提供する。 ［解決手段］高速フーリエ変換若しくは逆高速フーリエ変換により生成された複数の出力データの出力順序設定に基づく並べ替え、又は高速フーリエ変換若しくは逆高速フーリエ変換の複数の入力データの入力順序設定に基づく並べ替えを行う。

Description

高速フーリエ変換装置、高速フーリエ変換方法、及び高速フーリエ変換プログラム記憶媒体
　本発明は、デジタル信号処理における演算処理に関し、特に高速フーリエ変換装置、高速フーリエ変換方法、及び高速フーリエ変換プログラム記憶媒体に関する。
　デジタル信号処理において重要な処理の１つとして、高速フーリエ変換（Fast Fourier Transform。以降、「ＦＦＴ」という。）処理がある。例えば、無線通信や有線通信における信号伝送中の波形歪みを補償する技術として、周波数領域等化（Frequency domain equalization（ＦＤＥ））技術が知られている。周波数領域等化では、まず高速フーリエ変換により時間領域上の信号データが周波数領域上のデータに変換され、次に等化のためのフィルタ処理が行われる。そして、フィルタ処理後のデータは、逆高速フーリエ変換（Inverse ＦＦＴ。以降、「ＩＦＦＴ」という。）により時間領域上の信号データに再変換されることによって、元の時間領域上の信号の波形歪みが補償される。以降、ＦＦＴとＩＦＦＴを区別しないときは、「ＦＦＴ／ＩＦＦＴ」と表記する。
　一般に、ＦＦＴ／ＩＦＦＴ処理では、「バタフライ演算」が用いられる。バタフライ演算を用いたＦＦＴ装置については、例えば特許文献１に記載がある。特許文献１には、後述の「ひねり乗算」、すなわち、ひねり係数を用いた乗算についても記載されている。
　効率的なＦＦＴ／ＩＦＦＴ処理方式としては、例えば非特許文献１に記載されたCooley-Tukeyによるバタフライ演算が有名である。しかし、ポイント数の大きいCooley-TukeyによるＦＦＴ／ＩＦＦＴは回路が複雑になる。そのため、例えば非特許文献２に記載されたPrime Factor法を用いて２つの小さなＦＦＴ／ＩＦＦＴに分解して、ＦＦＴ／ＩＦＦＴ処理が行われる。
　図１９は、例えばPrime Factor法を利用して２段階の基数８のバタフライ処理に分解された、６４ポイントＦＦＴのデータフロー５００を示す。データフロー５００は、データ並べ替え処理５０１、バタフライ演算処理５０２、５０３からなる延べ１６回の基数８のバタフライ演算処理、ひねり乗算処理５０４を含む。
　図１９のデータフローでは、入力された時間領域のデータｘ(n)（n＝0，1，・・・ ，63）が、ＦＦＴ処理により、周波数領域の信号Ｘ(k)（k＝0，1，・・・，63）にフーリエ変換される。図１９では、一部のデータフローの図示は省略されている。なお、図１９のデータフローは、ＩＦＦＴ処理を行う場合についても、基本構成は同じである。
　図１９のデータフローのすべてを回路で実現するためには、膨大な規模の回路を要する。そのため、必要な処理性能に応じて、データフローの一部分の処理を実現する回路を繰り返し使用することで、ＦＦＴ処理の全体を実現する方法が一般的である。
　例えば、図１９のデータフローにおいて、８個のデータに対して並列に（以降、単に「８データ並列で」という。）ＦＦＴ処理を行うＦＦＴ装置を物理的な回路として作成した場合、合計８回の繰り返し処理により６４ポイントＦＦＴ処理を実現することができる。
　８回の繰り返し処理は、８個のデータに対して行われる部分データフロー５０５ａ～５０５ｈの、それぞれにあたる処理が順に行われるものであり、具体的には、次のように行われる。すなわち、１回目には、部分データフロー５０５ａにあたる処理が、２回目には、部分データフロー５０５ｂにあたる処理が、３回目には、部分データフロー５０５ｃ（図示せず）にあたる処理が行われる。以降同様に、８回目の部分データフロー５０５ｈにあたる処理までが順に行われる。以上の処理により、６４ポイントＦＦＴ処理が実現される。
　バタフライ演算では、逐次的な順序に並べられたデータが、所定の規則に従った順序で読み出され、処理される。そのため、バタフライ演算では、データの並べ替えが必要であり、そのためにはＲＡＭ（Random Access Memory）が用いられる。バタフライ演算においてＲＡＭを用いたデータの並べ替えを行うＦＦＴ装置については、例えば特許文献２に記載がある。
　また、メモリ使用量を削減したＦＦＴ演算装置については、バタフライ演算の並列処理による高速化技術が、例えば特許文献３に記載されている。
特開平８－１３７８３２号公報 特開２００１－５６８０６号公報 特開２０１２－２２５００号公報
J.W.Cooley, J.W.Tukey, "An Algorithm for the Machine Calculation of Complex Fourier Series," Mathematics of Computation, US,American Mathematical Society, Apr. 1965, Vol.19, No. 90, pp. 297-301 D.P.Kolba, "A Prime Factor FFT Algorithm Using High-Speed Convolution," IEEE Trans. on Acoustics, US, IEEE Signal Processing Society, Aug. 1977, Vol.29, No.4 , pp. 281-294
　ＦＦＴ処理によりフーリエ変換された周波数領域の信号Ｘ(k)（k＝0，1，・・・，N-1）に対して、ｋの値が異なる複数のＸ(k)の間で演算が行われる場合がある。例えば、２個のデータＸ(k)、Ｘ(N-k)の間で演算が行われる場合がある。この場合、Ｘ(k)とＸ(N-k)は、ある一つの演算の入力信号であるため、同サイクル、あるいは極力、近いサイクルで入力されることが望ましい。なぜなら、演算を開始するためには、すべての入力信号が揃っていることが必要であるからである。このように、ＦＦＴ処理の結果、得られる複数の信号には、ＦＦＴ処理の後段での処理を高速化するために、同時、あるいは、極力、近いタイミングで後段へ入力することが有効である、特定の組み合わせがある。さらに一般的には、複数の信号を後段へ出力するときの出力順序を、後段の処理にとって最適なものとすることが有効である。
　しかしながら、非特許文献１、２に記載されたＦＦＴ回路は、後段の演算の高速化を考慮した順序でＦＦＴ処理結果の信号Ｘ(k)を出力することはなく、演算が完了した順にＦＦＴ処理結果Ｘ(k)を出力する。そのため、Ｘ(k)とＸ(N-k)とが、最小の出力間隔である１サイクルよりも多い、複数サイクル離れたサイクルで出力されることがある。例えば、極端な場合では、N＝128の場合、Ｘ(0)とＸ(127)のように、１２７サイクル離れて出力されることがある。
　このような場合に、Ｘ(k)とＸ(N-k)との間で演算を行うためには、ＦＦＴ回路の後に、Ｘ(k)とＸ(N-k)とを同サイクル、あるいは近傍のサイクルで出力するためのデータ並べ替え手段を設ける必要がある。
　ＦＦＴ回路６０１の後段にデータ並べ替え処理回路６０２を接続した、ＦＦＴ装置６００の構成例を図２０に示す。上記のように、ＦＦＴのポイント数に近いサイクル数だけ離れたサイクルで出力されることを考慮すると、データ並べ替え回路６０２は、すくなくともＦＦＴの１ブロック分のデータを保持可能な記憶手段を備えることが必要である。さらに、複数の処理結果の、個々の処理結果についての後段への出力タイミングあるいは出力順序は、後段の処理にとって最適であることが望ましい。
　ところが、非特許文献１、２に記載されたＦＦＴ回路では、データ並べ替え回路を備えていないため、処理結果の出力タイミングも出力順序も制御することができない。そのため、ＦＦＴ処理を含む処理全体にかかる処理遅延（レイテンシ）が増大するという問題がある。
　特許文献２、３のＦＦＴ装置においても、ＦＦＴ処理によって得られる、複数の結果の出力タイミングは考慮されていない。特許文献２のＦＦＴ装置では、バタフライ演算部への入力データの並べ替えは行われる。特許文献３のＦＦＴ演算装置は、バタフライ演算を並列化することによって高速化を図っている。しかし、特許文献２、３のＦＦＴ装置においても、ＦＦＴ処理の結果の信号の出力順序については、特に考慮されていない。そのため、ＦＦＴ処理の演算が完了した順に、信号が出力されることとなり、その順序は必ずしも後段の処理の高速化に適したものではない。従って、特許文献２、３のＦＦＴ装置にも、処理全体にかかる処理遅延が増大するという、上記と同様の問題がある。
　以上のように、非特許文献１、２及び特許文献２、３の技術は、ＦＦＴ処理の処理結果の出力タイミングや出力順序を最適化することができないという問題がある。
　処理結果のタイミングあるいは出力順序の最適化が有効であることは、ＩＦＦＴ処理の後段において、ＩＦＦＴ処理の結果を用いた処理が行われる場合についても同様である。
　さらに、ＦＦＴ処理やＩＦＦＴ処理の前段における処理の結果の出力順序が、ＦＦＴ処理やＩＦＦＴ処理において行われる演算の実行順序にとって最適でない場合も考えられる。そのような場合には、ＦＦＴ処理やＩＦＦＴ処理にとって最適な順序となるように、前段からの入力データを並べ替えることが有効である。
（発明の目的）
　本発明は、デジタル信号処理におけるＦＦＴ／ＩＦＦＴ処理において、処理対象のデータの入力や処理結果の出力を任意の順序で行うことが可能な高速フーリエ変換回路、高速フーリエ変換処理方法、及び高速フーリエ変換プログラム記憶媒体を提供することを目的とする。
　本発明の高速フーリエ変換装置は、高速フーリエ変換又は逆高速フーリエ変換を行って、複数の第１の出力データを生成し、第１の順序で出力する第１の変換部と、第１の順序で出力された複数の第１の出力データを、出力順序設定に基づいて第２の順序に並べ替える第１のデータ並べ替え処理部と、を備えることを特徴とする。
　本発明の高速フーリエ変換装置は、第３の順序で入力される複数の第２の入力データを、入力順序設定に基づいて第４の順序に並べ替える第２のデータ並べ替え処理部と、第４の順序に並べ替えられた複数の第２の入力データに対して、高速フーリエ変換又は逆高速フーリエ変換を行う第２の変換部と、を備えることを特徴とする。
　本発明の高速フーリエ変換方法は、高速フーリエ変換若しくは逆高速フーリエ変換により生成された複数の出力データの出力順序設定に基づく並べ替え、又は高速フーリエ変換若しくは逆高速フーリエ変換の複数の入力データの入力順序設定に基づく並べ替えを行うことを特徴とする。
　本発明の高速フーリエ変換プログラム記憶媒体は、高速フーリエ変換装置が備えるコンピュータを、高速フーリエ変換又は逆高速フーリエ変換を行う手段、及び高速フーリエ変換若しくは逆高速フーリエ変換により生成された複数の出力データの出力順序設定に基づいて並べ替える並べ替え手段、又は高速フーリエ変換若しくは逆高速フーリエ変換の複数の入力データの入力順序設定に基づいて並べ替える並べ替え手段として機能させるためのプログラムを格納する非一時的な記憶媒体であることを特徴とする。
　本発明によれば、デジタル信号処理におけるＦＦＴ／ＩＦＦＴ処理において、処理対象のデータの入力や処理結果の出力を任意の順序で行うことができる。
本発明の第１の実施形態に係るＦＦＴ装置１０の構成を示すブロック図である。 本発明の第１の実施形態に係る逐次順序に従うデータ組の配列を示す図である。 本発明の第１の実施形態に係るビットリバース順序に従うデータ組の配列を示す図である。 本発明の第１の実施形態に係る任意データ組逐次順序に従うデータ組の配列を示す図である。 本発明の第１の実施形態に係る第１のデータ並べ替え回路１１、第２のデータ並べ替え回路１２の構成例１００を示すブロック図である。 本発明の第１の実施形態に係る第３のデータ並べ替え処理回路１３の構成例２００を示すブロック図である。 本発明の第２の実施形態に係るＩＦＦＴ装置２０の構成を示すブロック図である。 本発明の第２の実施形態に係る第１のデータ並べ替え処理回路１４の構成例３００を示すブロック図である。 本発明の第３の実施形態に係るＦＦＴ装置３０の構成を示すブロック図である。 本発明の第３の実施形態に係る任意データ組ビットリバース順序に従うデータ組の配列を示す図である。 本発明の第４の実施形態に係るＩＦＦＴ装置４０の構成を示すブロック図である。 本発明の高速フーリエ変換装置が備える必須の構成を示すブロック図である。 本発明の第５の実施形態に係るディジタルフィルタ回路の構成例４００を示すブロック図である。 本発明の第５の実施形態に係る複素共役生成回路４１５の構成を示すブロック図である。 本発明の第５の実施形態に係るフィルタ回路４２１の構成を示すブロック図である。 本発明の第５の実施形態に係るフィルタ回路４２２の構成を示すブロック図である。 本発明の第５の実施形態に係る複素共役合成回路４１６の構成を示すブロック図である。 本発明の第５の実施形態に係るフィルタ係数生成回路４４１の構成を示すブロック図である。 ２段階のバタフライ演算を用いる６４ポイントＦＦＴ処理のデータフロー５００を示す図である。 データ並べ替え回路を備えるＦＦＴ装置６００の構成を示すブロック図である。
（第１の実施形態）
　図１は、本発明の第１の実施形態に係るＦＦＴ装置１０の構成例を示すブロック図である。ＦＦＴ装置１０は、図１９に示されたデータフロー５００に従って、２段階の基数８のバタフライ処理に分解された６４ポイントＦＦＴを、パイプライン回路方式によって処理する。ＦＦＴ装置１０は、時間領域のデータｘ(n)（n＝0，1，・・・ ，N-1）を入力し、ｘ(n)をＦＦＴ処理によりフーリエ変換して周波数領域の信号Ｘ(k)（k＝0，1，・・・，N-1）を生成し、出力する。ここで、ＮはＦＦＴブロックサイズを表す正整数である。
　ＦＦＴ装置１０は、８データ並列で６４ポイントＦＦＴ処理を行うものとする。この場合、ＦＦＴ回路１０は、時間領域のデータｘ(n)を入力し、ＦＦＴ処理によりフーリエ変換した周波数領域の信号Ｘ(k)を生成して出力する。このとき、入力データｘ(n) として、８データずつ、８サイクルの期間に、図２に示す順序で、合計で６４個のデータが入力される。なお、ここでは、図２の表の内容として示された、0から63までの数字は、ｘ(n)の添え字nを意味する。
　具体的には、１サイクル目に、データ組Ｐ１を構成するｘ(0)，ｘ(1)，・・・，ｘ(7)の８データが入力される。そして、２サイクル目に、データ組Ｐ２を構成するｘ(8)，ｘ(9)，・・・，ｘ(15)の８データが入力される。以降同様に、３サイクル目から８サイクル目まで、データ組Ｐ３～Ｐ８を構成するデータが入力される。
　同様に、出力データＸ(k)として、８データずつ、８サイクルの期間に、図２に示す順序で、６４データを出力される。なお、ここでは、図２の表の内容として示された、0から63までの数字は、Ｘ(k)の添え字kを意味する。
　具体的には、１サイクル目に、データ組Ｐ１を構成するＸ(0)，Ｘ(1)，・・・，Ｘ(7)の８データが出力される。２サイクル目に、データ組Ｐ２を構成するＸ(8)，Ｘ(9)，・・・，Ｘ(15)の８データが出力される。以降同様に、３サイクル目から８サイクル目まで、データ組Ｐ３～Ｐ８を構成するデータが出力される。
　ＦＦＴ装置１０は、第１のデータ並べ替え処理部１１、第１のバタフライ演算処理部２１、第２のデータ並べ替え処理部１２、ひねり乗算処理部３１、第２のバタフライ演算処理部２２、第３のデータ並べ替え処理部１３、読み出しアドレス生成部４１を備える。ＦＦＴ装置１０は、第１のデータ並べ替え処理、第１のバタフライ演算処理、第２のデータ並べ替え処理、ひねり乗算処理、第２のバタフライ演算処理、第３のデータ並べ替え処理を、パイプライン処理する。
　第１のデータ並べ替え処理部１１、第２のデータ並べ替え処理部１２は、データ並べ替えのためのバッファ回路である。第１のデータ並べ替え処理部１１、第２のデータ並べ替え処理部１２は、それぞれ、第１のバタフライ演算処理部２１の前と後で、ＦＦＴ処理のアルゴリズム上のデータの依存関係に基づいた、データシーケンスの並べ替えを行う。
　第３のデータ並べ替え処理部１３も、同様に、データ並べ替えのためのバッファ回路である。すなわち、第３のデータ並べ替え処理部１３は、第２のバタフライ演算処理部２２の後で、ＦＦＴ処理のアルゴリズム上のデータの依存関係に基づいた、データシーケンスの並べ替えを行う。さらに、第３のデータ並べ替え処理部１３は、上記の並べ替えに加えて、ＦＦＴ装置１０の出力Ｘ(k)において、任意のkに対して、出力Ｘ(k)とＸ(N-k)とを高々１サイクル以内の時間差で出力するための並べ替え処理も行う。
　具体的には、第１のデータ並べ替え処理部１１は、入力データｘ(n)の入力順序である図２に示す「逐次順序」を、第１のバタフライ演算処理部２１に入力する順序である図３に示す「ビットリバース順序」に並べ替える。
　図３に示すビットリバース順序は、図１９に示したデータフロー図における、１段目の基数８のバタフライ処理５０２への入力データ組に対応する。具体的には、具体的には、１サイクル目に、データ組Ｐ１を構成するｘ(0)，ｘ(8)，・・・，ｘ(56)の８データを入力する。そして、２サイクル目に、データ組Ｐ２を構成するｘ(1)，ｘ(9)，・・・，ｘ(57)の８データを入力する。以降、３サイクル目から８サイクル目まで同様にして、データ組Ｐ３～Ｐ８を構成するデータを入力する。
　ここで、「逐次順序」と「ビットリバース順序」について、具体的に説明する。「逐次順序」とは、図２に示された、８つのデータ組Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８の順序をいう。データ組Ｐs（ｓは処理サイクルの順を示す値。s＝1，・・・，8）は、それぞれ、ｐs(0)からｐs(7)まで、順に並んだ８個のデータからなり、ｐs(i)は、
　　　ｐs(i)＝8（s－1）＋i
である。そして、各データ組は、処理のサイクルの進行に対応して、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８の順に並べられている。つまり、逐次順序とは、is個のデータを、先頭のデータからｉ個ずつデータ順に並べてデータ組をｓ個作成し、そのデータ組をサイクル順に並べたものである。
　「ビットリバース順序」とは、図３に示された、８つのデータ組Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８の順序をいう。データ組Ｑｓは、それぞれ、ｑs(0)からｑs(7)までの８個のデータからなり、ｑs(i)は、
　　　ｑs(i)＝（s－1）＋8i
である。そして、各データ組は、処理のサイクルの進行に対応して、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８の順に並べられている。つまり、ビットリバース順序とは、逐次順序で入力されたis個のデータを、先頭のデータからｓ個ずつサイクル順に並べ、同じサイクルのｉ個のデータを１つの組としてデータ順に並べたものである。
　以上のように、ビットリバース順序の各データ組は、逐次順序の各組が設定されれば一意に定まる。ビットリバース順序の各データ組Ｑs（s＝1，・・・，8）を構成するデータのｉデータ目は、逐次順序に従ったサイクルｉにおける、ｓデータ目のデータである。すなわち、
　　　Ｑs(i)＝Ｐi(s)
である。このように、Ｑs(i)とＰi(s)とは、各データ組を構成するデータについての、サイクルの進行に対する順序とデータ位置に対する順序が入れ替えられた関係にある。従って、ビットリバース順序で入力されたデータを、ビットリバース順序に従って並べ替えると、逐次順序になる。
　図２における各行ｐs(i)、及び図３における８つの行ｑs(i)は、それぞれ、次段のｉデータ目に入力されるデータを示す。各データ組に含まれる８個の数字は、ＦＦＴのポイントのうちの１個を特定する識別情報であり、具体的にはｘ(n)の添え字ｎの値である。
　図２のデータ組Ｐsと、図３のデータ組Ｑsとの間の並べ替え、すなわち各データ組とそれに含まれる識別情報との対応関係の入れ替えは、第２の実施形態以降に示す他のデータ並べ替え回路においても行われることがある。
　なお、逐次順序及びビットリバース順序は、図２、３に例示されたものに限定されない。すなわち、逐次順序の各データ組は、上記のように、ＦＦＴのポイント数、サイクル数、並列に処理するデータ数に応じて、データを順に並べて作成すればよい。そして、ビットリバース順序の各データ組は、上記のように、逐次順序で入力されるデータの、サイクルの進行に対する順序とデータ位置に対する順序を入れ替えて作成すればよい。
　第１のバタフライ演算処理部２１は、図１９のデータフロー５００において２回行われる基数８のバタフライ演算処理の、１回目のバタフライ演算処理５０２（第１のバタフライ演算処理）を処理するバタフライ回路である。第１のバタフライ演算処理部２１は、バタフライ演算処理の結果を、データｙ(n)（n＝0，1，・・・ ，63）として、図２の逐次順序で出力する。
　第２のデータ並べ替え処理部１２は、第１のバタフライ演算処理部２１が逐次順序で出力するデータｙ(n)を、第２のバタフライ演算処理部２２に入力するために、図３のビットリバース順序に並べ替える。
　ひねり乗算処理部３１は、第１のバタフライ演算処理後に、ＦＦＴ演算における複素平面上の複素回転を処理する回路であり、図１９のデータフロー５００における、ひねり乗算処理５０４に対応する。なお、ひねり乗算処理では、データの並べ替えは行われない。
　第２のバタフライ演算処理部２２は、図１９のデータフロー図における、２回目の基数８のバタフライ処理５０３を処理するバタフライ回路である。第２のバタフライ演算処理部２２は、ビットリバース順序で入力されるひねり乗算処理後のデータｙ'(n)（n＝0，1，・・・ ，63）に対してバタフライ演算処理を行い、その結果Ｘ(k)（n＝0，1，・・・ ，63）を、同じくビットリバース順序で出力する。
　第３のデータ並べ替え処理部１３は、第２のバタフライ演算処理部２２がビットリバース順序で出力するデータＸ(k)を、図４の順序（以降、「任意データ組逐次順序」という。）に並べ替える。「任意データ組逐次順序」は、ＦＦＴ装置１０が、ＦＦＴ処理の最終結果として出力する順序である。任意データ組逐次順序は、逐次順序で作成されたｓ個のデータ組Ｐsが、サイクルの進行に合わせて出力されるときの順序であり、出力順序指定５２によって指定することができる。本実施形態では、任意データ組逐次順序は、Ｐ１、Ｐ８、Ｐ２、Ｐ７、Ｐ３、Ｐ６、Ｐ４、Ｐ５という順序に指定される。
　図４における各行ｐs(i)は、次段のｉデータ目に入力されるデータを示す。各データ組に含まれる８個の数字は、ＦＦＴのポイントのうちの１個を特定する識別情報であり、具体的にはＸ(k)の添え字ｋの値である。
　第３のデータ並べ替え処理部１３は、読み出しアドレス生成部４１が出力する読み出しアドレス５１を入力して、データＸ(k)の出力順序を決定する。
　読み出しアドレス生成部４１は、ＣＰＵ（Central Processing Unit）などの上位回路（図示せず）から与えられる出力順序設定５２を参照して、データ並べ替え処理部１３に出力する読み出しアドレス５１を生成する。
　データ並べ替え処理部が、入力されたデータを一旦記憶し、記憶したデータの選択及び出力を制御することによって、図２の逐次順序、図３のビットリバース順序、図４の任意データ組逐次順序のそれぞれに従ったデータの並べ替え処理が実現される。以下に、データ並べ替え処理部の具体例を示す。
　第１のデータ並べ替え処理部１１、及び第２のデータ並べ替え処理部１２は、例えば図５に示すデータ並べ替え処理部１００で実現することができる。
　データ並べ替え処理部１００は、入力情報１０３として入力される８個のデータからなるデータ組Ｄ１～Ｄ８を、ＦＩＦＯバッファ（First In First Out Buffer。先入れ先出しバッファ）における先入れ順序で入力して、データ記憶位置１０１ａ～１０１ｈに書き込み、記憶する。具体的には、データ記憶位置１０１ａ～１０１ｈのそれぞれに、データ組Ｄ１～Ｄ８が記憶される。
　次に、データ並べ替え処理部１００は、ＦＩＦＯバッファにおける先出し順序で、記憶しているデータを出力する。具体的には、データ並べ替え処理部１００は、データ読み出し位置１０２ａ～１０２ｈのそれぞれから８個のデータを読み出して１つのデータ組とし、８つのデータ組Ｄ１’～Ｄ８’を出力情報１０４として出力する。このように、データ組Ｄ１’ ～Ｄ８’は、サイクル順に並べられたデータ組Ｄ１～Ｄ８に含まれるデータを、データ位置の順に並べ替えて１つの組としたものである。
　一方、図６は、第３のデータ並べ替え処理部１３の実現例を示すデータ並べ替え処理部２００の構成図である。データ並べ替え処理部２００は、入力情報２０３として入力される８個のデータからなるデータ組Ｐ１～Ｐ８を、ＦＩＦＯバッファにおける先入れ順序で入力して、データ記憶位置２０１ａ～２０１ｈに書き込み、記憶する。すなわち、サイクル順に対応するデータ記憶位置２０１ａ～２０１ｈのそれぞれに、データ組Ｄ１～Ｄ８が順に記憶される。このとき、記憶されたデータをデータ位置の順、すなわち、データ記憶位置２０２ａ～２０２ｈの順に見ると、データ記憶位置２０２ａ～２０２ｈのそれぞれには、データ組Ｄ１’～Ｄ８’が記憶されている。
　次に、データ並べ替え処理部２００は、記憶しているデータを、読み出し回路２０５により読み出して、出力情報２０４として出力する。このとき、読み出し回路２０５は、読み出しアドレス５１を参照して、データ記憶位置２０２ａ～２０２ｈの中からいずれか１つを選択して、データ記憶位置２０２ａ～２０２ｈに記憶されている８個のデータのいずれか１つを１回の読み出し動作で読み出す。このように、読み出しアドレス５１に任意に指定可能な所望順番で読み出しアドレスを与えることにより、任意の順番でデータを読み出すことができる。例えば、読み出しアドレス５１に、アドレス１、８、２、７、３、６、４、５、の順番で読み出しアドレスを与えた場合、データ並べ替え処理部２００は、データ組Ｄ１’、Ｄ８’、Ｄ２’、Ｄ７’、Ｄ３’、Ｄ６’、Ｄ４’、Ｄ５’、の順番で、記憶しているデータを出力する。すなわち、図４に示した任意データ組逐次順序で、データが出力される。ここで、データ組Ｄ１’ ～Ｄ８’は、サイクル順に並べられたデータ組Ｄ１～Ｄ８に含まれるデータを、データ位置の順に並べ替えて１つの組としたものである。
　以上説明したように、ＦＦＴ装置１０において、第１のデータ並べ替え処理部１１、第２のデータ並べ替え処理部１２、及び第３のデータ並べ替え処理部１３によって、図２の逐次順序、図３のビットリバース順序、図４の任意データ組逐次順序のそれぞれに従った３回の並べ替え処理が行われる。
　第１のデータ並べ替え処理部１１、第２のデータ並べ替え処理部１２、及び第３のデータ並べ替え処理部１３のそれぞれを、以上のように制御することによって、次段の処理に必要な複数のデータを近いタイミングで出力することができるので、さらにデータの並べ替えを行う必要がない。以下に、第３のデータ並べ替え処理部１３におけるデータの並べ替えを例として、説明する。
　図１に示したＦＦＴ装置１０を用いて、８データ並列で６４ポイントＦＦＴ処理を行う場合を例として説明する。ＦＦＴ装置１０は、時間領域のデータｘ(n)（n＝0，1，・・・ ，63）を入力し、ＦＦＴ処理によりフーリエ変換した周波数領域の信号Ｘ(k)（k＝0，1，・・・，63）を生成して出力する。入力データｘ(n)は、８データずつ８サイクルの期間に、図２に示す順序で入力され、合計で６４個のデータｘ(n)が入力される。なお、図２には、ｘ(n)の添え字ｎのみが表記されている。
　具体的には、１サイクル目に、データ組Ｐ１を構成するｘ(0)，ｘ(1)，・・・，ｘ(7)の８データが入力される。そして、２サイクル目に、データ組Ｐ２を構成するｘ(8)，ｘ(9)，・・・，ｘ(15)の８データが入力される。以降、３サイクル目から８サイクル目まで同様にして、データ組Ｐ３～Ｐ８を構成するデータが入力される。
　一方、出力データＸ(k)は、８データずつ８サイクルの期間に、例えば図４に示す順序で、合計６４個のデータを出力する。なお、図４には、Ｘ(k)の添え字kのみが表記されている。具体的には、各サイクルにおいて、以下のデータが出力される。
１サイクル目：
　データ組Ｄ１を構成するＸ(0)，Ｘ(1)，・・・，Ｘ(7)の８データが出力される。
２サイクル目：
　データ組Ｄ８を構成するＸ(56)，Ｘ(57)，・・・，Ｘ(63)の８データが出力される。
３サイクル目：
　データ組Ｄ２を構成するＸ(8)，Ｘ(9)，・・・，Ｘ(15)の８データが出力される。
４サイクル目：
　データ組Ｄ７を構成するＸ(48)，Ｘ(49)，・・・，Ｘ(55)の８データが出力される。
５サイクル目：
　データ組Ｄ３を構成するＸ(16)，Ｘ(17)，・・・，Ｘ(23)の８データが出力される。
６サイクル目：
　データ組Ｄ６を構成するＸ(40)，Ｘ(41)，・・・，Ｘ(47)の８データが出力される。
７サイクル目：
　データ組Ｄ４を構成するＸ(24)，Ｘ(25)，・・・，Ｘ(31)の８データが出力される。
８サイクル目：
　データ組Ｄ５を構成するＸ(32)，Ｘ(33)，・・・，Ｘ(39)の８データが出力される。
　このように、添え字ｋ１、ｋ２の合計が、ＦＦＴのポイント数に対応する６３になるような、２個の出力データＸ1(k1)、Ｘ2(k2)は、常に、連続したサイクルに出力される。すなわち、ＦＦＴ装置１０は、任意の添え字ｋに対して、出力Ｘ(k)とＸ(N-k)（N＝63）とを、高々１サイクル以内の時間差で出力することができる。
（第１の実施形態の効果）
　以上のように、本実施形態では、ＦＦＴ装置１０は、出力順序設定５２を用いて順序を指定することによって、任意の順序でデータを出力することができる。
　例えば、ＦＦＴ装置１０の後段において、出力データＸ(k)（k＝0，1，・・・，N-1）に対して、ｋの異なる複数のＸ(k)の間で演算が行われる場合に、演算の入力値である２つのＸ(k)をできるだけ近いサイクルで出力することができる。Ｘ(k)とＸ(N-k)との間で演算をする場合、Ｘ(k)とＸ(N-k)を高々１サイクル以内の時間差で出力することができる。その結果、出力に対する新たな並べ替えを行うための回路の追加を必要としない。
　また、出力データを出力する順序を指定可能とするために、追加すべき回路は、読み出しアドレス生成部４１のみであり、回路規模としては非常に小さい。
　従って、後段の処理を含め、全体としての回路規模、及び消費電力の増大を抑制することができる。
　なお、本実施形態では、ＦＦＴ処理を例として説明したが、ＩＦＦＴにおいても同様である。すなわち、本実施形態の制御方法をＩＦＦＴ処理装置に適用して、ＩＦＦＴ処理の後段の処理内容を考慮して処理結果の出力順序を最適化すれば、ＩＦＦＴ処理の後段の処理を高速化することができる。
（第２の実施形態）
　第１の実施形態とは逆に、ＦＦＴ／ＩＦＦＴ処理の前段の処理結果が、その処理に独自の順序で出力され、ＦＦＴ／ＩＦＦＴ処理装置に入力される場合がある。この場合は、入力された前段の処理結果を、ＦＦＴ／ＩＦＦＴ処理に適した順序に並べ替えることが、ＦＴ／ＩＦＦＴ処理の高速化や、回路規模及び消費電力の増加の抑制のために有効である。
　第２の実施形態では、前段のＦＦＴ装置１０の出力の順序である任意データ組逐次順序（例えば図４に示す順序）に対応して動作するＩＦＦＴ装置について説明する。
　図７は、本発明の第２の実施形態に係るＩＦＦＴ装置２０の構成例を示すブロック図である。ＩＦＦＴ装置２０は、図１９に示されたＦＦＴのデータフロー５００と同様のデータフローで、２段階の基数８のバタフライ処理に分解された６４ポイントＩＦＦＴを、パイプライン回路方式によって処理する。ＩＦＦＴ装置２０は、ＦＦＴ装置１０によりフーリエ変換された周波数領域の信号Ｘ(k)（k＝0，1，・・・，N-1）を入力し、Ｘ(k)をフーリエ逆変換により時間領域のデータｙ(n)（n＝0，1，・・・ ，N-1）を生成し、出力する。ここで、ＮはＩＦＦＴブロックサイズを表す正整数である。
　図７において、ＩＦＦＴ装置２０は、８データ並列で６４ポイントＩＦＦＴ処理を行う。ＩＦＦＴ装置２０は、ＦＦＴ装置１０の出力と同様の、図４に示す任意データ組逐次順序で入力Ｘ(k)を入力する。一方、ＩＦＦＴ装置２０は、図２に示す逐次順序で出力ｙ(n)を出力する。
　ＩＦＦＴ装置２０は、第１のデータ並べ替え処理部１４、第１のバタフライ演算処理部２１、第２のデータ並べ替え処理部１２、ひねり乗算処理部３１、第２のバタフライ演算処理部２２、第３のデータ並べ替え処理部１５、書き込みアドレス生成部４２を備える。ＩＦＦＴ装置２０は、第１のデータ並べ替え処理、第１のバタフライ演算処理、第２のデータ並べ替え処理、ひねり乗算処理、第２のバタフライ演算処理、第３のデータ並べ替え処理を、パイプライン処理する。
　第１のデータ並べ替え処理部１４は、データ並べ替えのためのバッファ回路である。すなわち、第１のデータ並べ替え処理部１４は、第１のバタフライ回路２１の前で、ＩＦＦＴ処理のアルゴリズム上のデータの依存関係に基づいた、データシーケンスの並べ替えを行う。さらに、第１のデータ並べ替え処理部１４は、上記の並べ替えに加えて、任意データ組逐次順序でデータを入力するための並べ替え処理も行う。
　具体的には、第１のデータ並べ替え処理部１４は、入力データＸ(k)の入力順序である図４に示す任意データ組逐次順序を、第１のバタフライ演算処理部２１に入力する順序である図３に示すビットリバース順序に並べ替える。
　第２のデータ並べ替え処理部１２、第３のデータ並べ替え処理部１５も、同様に、データ並べ替えのためのバッファ回路である。第２のデータ並べ替え処理部１２、第３のデータ並べ替え処理部１５は、それぞれ、第１のバタフライ演算回路２１、第２のバタフライ演算回路２２の後で、ＩＦＦＴ処理のアルゴリズム上のデータの依存関係に基づいた、データシーケンスの並べ替えを行う。
　第１のバタフライ演算処理部２１は、図１９のデータフロー５００において２回行われる基数８のバタフライ演算処理の、１回目のバタフライ演算処理５０２（第１のバタフライ演算処理）を処理するバタフライ回路である。第１のバタフライ演算処理部２１は、バタフライ演算処理の結果を、データｙ(n)（n＝0，1，・・・ ，63）として、図２の逐次順序で出力する。
　第２のデータ並べ替え処理部１２は、第１のバタフライ演算処理部２１が逐次順序で出力するデータｙ(n)を、ひねり乗算処理部３１に入力するために、図３のビットリバース順序に並べ替える。
　ひねり乗算処理部３１は、第１のバタフライ演算処理後に、ＩＦＦＴ演算における複素平面上の複素回転を処理する回路であり、図１９のデータフロー５００における、ひねり乗算処理５０４に対応する。なお、ひねり乗算処理では、データの並べ替えは行われない。
　第２のバタフライ演算処理部２２は、図１９のデータフロー５００における、２回目の基数８のバタフライ処理５０３を処理するバタフライ回路である。第２のバタフライ演算処理部２２は、ビットリバース順序で入力されるひねり乗算処理後のデータｙ'(n)（n＝0，1，・・・ ，63）に対してバタフライ演算処理を行い、その結果Ｘ(k)（n＝0，1，・・・ ，63）を、同じくビットリバース順序で出力する。
　第３のデータ並べ替え処理部１５は、第２のバタフライ演算処理部２２がビットリバース順序で出力するデータＸ(k)を、図２の逐次順序に並べ替える。すなわち、ＩＦＦＴ装置２０は、ＩＦＦＴ処理の最終結果を逐次順序で出力する。
　第１のデータ並べ替え処理部１４は、書き込みアドレス生成部４２が出力する書き込みアドレス５３を入力して、データＸ(k)の入力順序を決定する。
　書き込みアドレス生成部４２は、ＣＰＵなどの上位回路（図示せず）から与えられる入力順序設定５４を参照して、データ並べ替え処理部１４に出力する書き込みアドレス５３を生成する。
　第２のデータ並べ替え処理部１２、及び第３のデータ並べ替え処理部１５は、例えば図５に示すデータ並べ替え処理部１００で実現することができる。
　図８は、第１のデータ並べ替え処理部１４の実現例を示すデータ並べ替え処理部３００の構成図である。データ並べ替え処理部３００は、入力情報３０３として任意データ組逐次順序で入力される８個のデータからなるデータ組Ｄ１～Ｄ８を、書き込み回路３０５により、書き込み位置３０１ａ～３０１ｈに書き込む。このとき、書き込み回路３０５は、書き込みアドレス５３を参照して、書き込み位置３０１ａ～３０１ｈの中から、いずれか１つを選択して、１回の書き込み動作を行う。すなわち、書き込みアドレス５３に指定された所定の順番で書き込みアドレスを与えることにより、所望の順番でデータを書き込むことができる。
　例えば、書き込みアドレス５３に、アドレス１、８、２、７、３、６、４、５、の順番で書き込みアドレスを与えた場合、データ並べ替え処理部３００は、データ組Ｄ１、Ｄ８、Ｄ２、Ｄ７、Ｄ３、Ｄ６、Ｄ４、Ｄ５、の順番で入力したデータを、書き込み位置３０１ａ～３０１ｈに対してＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８、の順番で書き込み、記憶する。すなわち、データ記憶位置３０１ａ～３０１ｈのそれぞれに、データ組Ｄ１～Ｄ８が順に記憶される。このとき、記憶されたデータをサイクル順、すなわち、データ記憶位置３０２ａ～３０２ｈの順に見ると、データ記憶位置３０２ａ～３０２ｈのそれぞれには、データ組Ｄ１’～Ｄ８’が記憶されている。
　次に、データ並べ替え処理部３００は、記憶しているデータを、ＦＩＦＯバッファにおける先出し順序で読み出して出力する。具体的には、データ並べ替え処理部３００は、データ記憶位置３０２ａ～３０２ｈのそれぞれに記憶されている、データ組Ｄ１’～Ｄ８ ’を、Ｄ１’、Ｄ２’、Ｄ３’、Ｄ４’、Ｄ５’、Ｄ６’、Ｄ７’、Ｄ８’、の順序で読み出して出力する。
　すなわち、第１のデータ並べ替え処理部１４に相当するデータ並べ替え処理部３００は、書き込みアドレス５３に任意に指定可能な所望の順番で書き込みアドレスを与えることにより、任意の順番でデータを入力することができる。例えば、書き込みアドレス５３に、アドレス１、８、２、７、３、６、４、５、の順番で書き込みアドレスを与えた場合、データ並べ替え処理部３００は、データ組Ｄ１、Ｄ８、Ｄ２、Ｄ７、Ｄ３、Ｄ６、Ｄ４、Ｄ５、の順番でデータを入力する。すなわち、図４に示した任意データ組逐次順序でデータ入力して記憶する。
　一方、第２のデータ並べ替え処理部１２、第３のデータ並べ替え処理部１５に相当するデータ並べ替え処理部１００は、記憶しているデータを、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８、の順番、すなわち図１の逐次順序で、データを出力する。
（第２の実施形態の効果）
　以上のように、本実施形態では、ＩＦＦＴ装置２０は、入力順序設定５４を用いて順序を指定することによって、任意の順序でデータを入力することができる。従って、ＦＦＴ装置１０の出力順序に対応して、入力に対する新たな並べ替え手段を必要としない。
　また、任意の順序で入力される入力データに対応するために、追加すべき回路は、書き込みアドレス生成部４２のみであり、回路規模としては非常に小さい。
　従って、前段の処理を含め、全体としての回路規模、及び消費電力の増大を抑制することができる。
　なお、本実施形態では、ＩＦＦＴ処理を例として説明したが、ＦＦＴにおいても同様である。すなわち、本実施形態の制御方法をＦＦＴ処理装置に適用して、ＦＦＴ処理の前段の処理内容を考慮して入力信号の入力順序を最適化すれば、ＦＦＴ処理を高速化することができる。
（第３の実施形態）
　ＦＦＴ装置１０において、第２のデータ並べ替え処理部１２に改造を加えることによって、第３のデータ並べ替え処理部１３は省略することができる。ＦＦＴ装置１０から第３のデータ並べ替え処理部１３を除いたＦＦＴ装置３０の構成を、図９を参照して説明する。
　図９は、本発明の第３の実施形態に係るＦＦＴ装置３０の構成例を示すブロック図である。ＦＦＴ装置３０は、図１９に示されたＦＦＴのデータフローと同様のデータフローで、２段階の基数８のバタフライ処理に分解された６４ポイントＦＦＴを、パイプライン回路方式によって処理する。ＦＦＴ装置３０は、時間領域のデータｘ(n)（n＝0，1，・・・ ，N-1）を入力し、ｘ(n)をＦＦＴ処理によりフーリエ変換して周波数領域の信号Ｘ(k)（k＝0，1，・・・，N-1）を生成し、出力する。ここで、ＮはＦＦＴブロックサイズを表す正整数である。
　図９に示したＦＦＴ装置３０を用いて、８データ並列で６４ポイントＦＦＴ処理を行う場合を例として説明する。ＦＦＴ装置３０は、時間領域のデータｘ(n)（n＝0，1，・・・ ，63）を入力し、ＦＦＴ処理によりフーリエ変換した周波数領域の信号Ｘ(k)（k＝0，1，・・・，63）を生成して出力する。入力データｘ(n)は、８データずつ８サイクルの期間に、図２に示す順序で入力され、合計で６４個のデータｘ(n)が入力される。
　一方、出力データＸ(k)は、８データずつ８サイクルの期間に、例えば図１０に示す順序（以降、「任意データ組ビットリバース順序」という。）で、合計で６４個が出力される。
　図１０における各行ｑs(i)は、次段のｉデータ目に入力されるデータを示す。各データ組に含まれる８個の数字は、ＦＦＴのポイントのうちの１個を特定する識別情報であり、具体的にはｘ(k)の添え字ｋの値である。
　具体的には、各サイクルにおいて、以下のデータが出力される。
１サイクル目：
　データ組Ｑ１を構成するＸ(0)，Ｘ(8)，・・・，Ｘ(56)の８データが出力される。
２サイクル目：
　データ組Ｑ８を構成するＸ(7)，Ｘ(15)，・・・，Ｘ(63)の８データが出力される。
３サイクル目：
　データ組Ｑ２を構成するＸ(1)，Ｘ(9)，・・・，Ｘ(57)の８データが出力される。
４サイクル目：
　データ組Ｑ７を構成するＸ(6)，Ｘ(14)，・・・，Ｘ(62)の８データが出力される。
５サイクル目：
　データ組Ｑ３を構成するＸ(2)，Ｘ(10)，・・・，Ｘ(58)の８データが出力される。
６サイクル目：
　データ組Ｑ６を構成するＸ(5)，Ｘ(13)，・・・，Ｘ(61)の８データが出力される。
７サイクル目：
　データ組Ｑ４を構成するＸ(3)，Ｘ(11)，・・・，Ｘ(59)の８データが出力される。
８サイクル目：
　データ組Ｑ５を構成するＸ(4)，Ｘ(12)，・・・，Ｘ(60)の８データが出力される。
　このように、添え字ｋ１、ｋ２の合計が、ＦＦＴのポイント数に対応する６３になるような、２個の出力データＸ1(k1)、Ｘ2(k2)は、常に、連続したサイクルに出力される。すなわち、ＦＦＴ装置３０は、ＦＦＴ装置１０と同様に、任意の添え字ｋに対して、出力Ｘ(k)とＸ(N-k) （N＝63）とを、高々１サイクル以内の時間差で出力することができる。
　ＦＦＴ装置３０は、第１のデータ並べ替え処理部１１、第１のバタフライ演算処理部２１、第２のデータ並べ替え処理部１６、ひねり乗算処理部３１、第２のバタフライ演算処理部２２、読み出しアドレス生成部４３を備える。ＦＦＴ装置３０において、ＦＦＴ装置１０と同一の構成には同一の符号を付加し、詳細な説明は省略する。ＦＦＴ装置３０は、第１のデータ並べ替え処理、第１のバタフライ演算処理、第２のデータ並べ替え処理、ひねり乗算処理、第２のバタフライ演算処理を、パイプライン処理する。
　ＦＦＴ装置３０は、ＦＦＴ装置１０の構成から第３のデータ並べ替え処理部１３を除いた構成をもつ。ＦＦＴ装置１０における第３のデータ並べ替え処理部１３が、読み出しアドレス５１を参照して行っていた並べ替え処理は、ＦＦＴ装置３０では、第２のデータ並べ替え処理部１６が行う。すなわち、第２のデータ並べ替え処理部１６は、読み出しアドレス５５を入力して、ＦＦＴ処理のアルゴリズム上のデータの依存関係に基づいた、データシーケンスの並べ替えを行う。さらに、第２のデータ並べ替え処理部１６は、上記の並べ替えに加えて、ＦＦＴ装置３０の出力Ｘ(k)において、任意のkに対して、出力Ｘ(k)とＸ(N-k)とを高々１サイクル以内の時間差で出力するための並べ替え処理を行う。
　具体的には、第２のデータ並べ替え処理部１６は、第１のバタフライ演算処理部２１が図２の逐次順序で出力するデータを、ひねり乗算処理部３１に入力する順序である図１０に示す任意データ組ビットリバース順序に並べ替える。
　第２のデータ並べ替え処理部１６は、図６に示したデータ並べ替え処理部２００と同様の構成で実現することができる。
　ひねり乗算処理部３１、及び第２のバタフライ演算処理部２２は、データ組間の順序を変更しないため、第２のバタフライ演算処理部２２は、ＦＦＴ処理結果Ｘ(k)を、図１０の任意データ組ビットリバース順序で出力する。
（第３の実施の形態の効果）
　以上のように、本実施形態では、ＦＦＴ装置３０は、出力順序設定５６を用いて順序を指定することによって、任意の順序でデータを出力することができる。
　例えば、ＦＦＴ装置３０の後段において、出力データＸ(k)（k＝0，1，・・・，N-1）に対して、ｋの異なる複数のＸ(k) の間で演算が行われる場合に、演算の入力値であるＸ(k)をできるだけ近いサイクルで出力することができる。Ｘ(k)とＸ(N-k)との間で演算をする場合、Ｘ(k)とＸ(N-k)を高々１サイクル以内の時間差で出力することができる。その結果、出力に対する新たな並べ替えを行うための回路の追加を必要としない。
　また、出力データを出力する順序を指定可能とするために、追加すべき回路は、読み出しアドレス生成部４３のみであり、回路規模としては非常に小さい。
　従って、後段の処理を含め、全体としての回路規模、及び消費電力の増大を抑制することができる。
　さらに、ＦＦＴ装置１０と比較して、第３のデータ並べ替え処理部１３を省略することができる。その結果、回路規模、及び消費電力をさらに削減することができる。
　なお、本実施形態では、ＦＦＴ処理を例として説明したが、ＩＦＦＴにおいても同様である。すなわち、本実施形態の制御方法をＩＦＦＴ処理装置に適用して、ＩＦＦＴ処理の後段の処理内容を考慮して処理結果の出力順序を最適化すれば、ＩＦＦＴ処理の後段の処理を高速化することができる。
（第４の実施形態）
　次に、ＦＦＴ装置３０の出力の順序である任意データ組ビットリバース順序に対応して動作するＩＦＦＴ装置について説明する。
　図１１は、本発明の第４の実施形態に係るＩＦＦＴ装置４０の構成例を示すブロック図である。ＩＦＦＴ装置４０は、図１９に示されたＦＦＴのデータフローと同様のデータフローで、２段階の基数８のバタフライ処理に分解された６４ポイントＩＦＦＴを、パイプライン回路方式によって処理する。ＩＦＦＴ装置４０は、ＦＦＴ装置３０によりフーリエ変換された周波数領域の信号Ｘ(k)（k＝0，1，・・・，N-1）を入力し、Ｘ(k)をフーリエ逆変換により時間領域のデータｙ(n)（n＝0，1，・・・ ，N-1）を生成し、出力する。ここで、ＮはＩＦＦＴブロックサイズを表す正整数である。
　図７において、ＩＦＦＴ装置４０は、８データ並列で６４ポイントＩＦＦＴ処理を行う。ＩＦＦＴ装置４０は、ＦＦＴ装置３０の出力と同様の、図１０に示す任意データ組ビットリバース順序で入力Ｘ(k)を入力する。一方、ＩＦＦＴ装置４０は、図２に示す逐次順序で出力ｙ(n)を出力する。
　ＩＦＦＴ装置４０は、第１のバタフライ演算処理部２１、第１のデータ並べ替え処理部１７、ひねり乗算処理部３１、第２のバタフライ演算処理部２２、第２のデータ並べ替え処理部１５、書き込みアドレス生成部４４を備える。ＩＦＦＴ装置４０において、ＩＦＦＴ装置２０と同一の構成には同一の符号を付加し、詳細な説明は省略する。ＩＦＦＴ装置４０は、第１のバタフライ演算処理、第１のデータ並べ替え処理、ひねり乗算処理、第２のバタフライ演算処理、第２のデータ並べ替え処理を、パイプライン処理する。
　ＩＦＦＴ装置４０は、ＩＦＦＴ装置２０の構成から第１のデータ並べ替え処理部１４を除いた構成をもつ。ＩＦＦＴ装置２０における第１のデータ並べ替え処理部１４が、書き込みアドレス５３を参照して行っていた並べ替え処理は、ＩＦＦＴ装置４０では、第２のデータ並べ替え処理部１７が行う。すなわち、第２のデータ並べ替え処理部１７は、書き込みアドレス５７を入力して、ＩＦＦＴ処理のアルゴリズム上のデータの依存関係に基づいた、データシーケンスの並べ替えを行う。さらに、第２のデータ並べ替え処理部１７は、上記の並べ替えに加えて、任意データ組逐次順序でデータを入力するための並べ替え処理を行う。
　具体的には、第２のデータ並べ替え処理部１７は、第１のバタフライ演算処理部２１が図４の任意データ組逐次順序で出力するデータを、第２のバタフライ演算処理部２２に入力する順序である図３のビットリバース順序に並べ替える。
　第２のデータ並べ替え処理部１７は、図８に示したデータ並べ替え処理部３００と同様の構成で実現することができる。
（第４の実施形態の効果）
　以上のように、本実施形態では、ＩＦＦＴ装置４０は、入力順序設定５８を用いて順序を指定することによって、任意の順序でデータを入力することができる。従って、ＦＦＴ装置３０の出力順序に対応して、入力に対する新たな並べ替え手段を必要としない。
　また、任意の順序で入力される入力データに対応するために、追加すべき回路は、書き込みアドレス生成部４４のみであり、回路規模としては非常に小さい。
　従って、前段の処理を含め、全体としての回路規模、及び消費電力の増大を抑制することができる。
　さらに、ＩＦＦＴ装置２０と比較して、第１のデータ並べ替え処理部１４を省略することができる。その結果、回路規模、及び消費電力をさらに削減することができる。
　なお、本実施形態では、ＩＦＦＴ処理を例として説明したが、ＦＦＴにおいても同様である。すなわち、本実施形態の制御方法をＦＦＴ処理装置に適用して、ＦＦＴ処理の前段の処理内容を考慮して入力信号の入力順序を最適化すれば、ＦＦＴ処理を高速化することができる。
　以上の説明から明らかなように、本発明の高速フーリエ変換装置の特徴は、ＦＦＴ／ＩＦＦＴの変換前、又は変換後に、任意の順序へのデータの並べ替えを行うことができる点にある。それによって、データ並べ替え後の処理の高速化が可能となる。ＦＦＴ／ＩＦＦＴが、複数の段階の処理に分けて行われるときは、データの並べ替えは、ある段階の処理と次の段階の処理との間に行われてもよい。
　図１２（ａ）、（ｂ）、（ｃ）は、本発明の高速フーリエ変換装置が備える必須の構成を示すブロック図である。
　高速フーリエ変換装置６０は、フーリエ変換部６１、データ並べ替え処理部６２を備える。フーリエ変換部６１は、高速フーリエ変換又は逆高速フーリエ変換を行って、複数の出力データを生成し、第１の順序で出力する。データ並べ替え処理部６２は、第１の順序で出力された複数の第１の出力データを、出力順序設定に基づいて第２の順序に並べ替える。このように、高速フーリエ変換装置６０は、フーリエ変換後に、データの並べ替えを行う。
　高速フーリエ変換装置７０は、フーリエ変換部７２、データ並べ替え処理部７１を備える。データ並べ替え処理部７１は、第３の順序で入力される複数の入力データを、入力順序設定に基づいて第４の順序に並べ替える。フーリエ変換部７２は、第４の順序に並べ替えられた複数の入力データに対して、高速フーリエ変換又は逆高速フーリエ変換を行う。このように、高速フーリエ変換装置７０は、フーリエ変換前に、データの並べ替えを行う。
　高速フーリエ変換装置８０は、処理部８１、８２、データ並べ替え処理部８３１を備える。高速フーリエ変換装置８０は、処理部８１、８２を用いて、２段階に分けて、高速フーリエ変換又は逆高速フーリエ変換を行う。処理部８１は、複数の中間データを生成し、第５の順序で出力する。データ並べ替え処理部８３は、第５の順序で入力される複数の中間データを、順序設定に基づいて第６の順序に並べ替える。処理部８２は、第６の順序に並べ替えられた複数の中間データに対して、所定の処理を行い、高速フーリエ変換又は逆高速フーリエ変換結果の出力データを生成する。このように、高速フーリエ変換装置８０では、データの並べ替えは、高速フーリエ変換又は逆高速フーリエ変換の、処理の途中の段階で行われる。
（第５の実施形態）
　図１３は、本発明の第１の実施形態に係るディジタルフィルタ回路４００の構成を示すブロック図である。ディジタルフィルタ回路４００は、ＦＦＴ回路４１３、ＩＦＦＴ回路４１４、複素共役生成回路４１５、複素共役合成回路４１６、フィルタ回路４２１、フィルタ回路４２２、フィルタ係数生成回路４４１、を備える。
　ディジタルフィルタ回路４００は、時間領域における複素数信号
　　ｘ(n)＝ｒ(n)＋jｓ(n)　　　・・・(1)
を入力する。
　ＦＦＴ回路４１３は、入力された複素数信号ｘ(n)を、ＦＦＴにより周波数領域の複素数信号４３１
　　Ｘ(k)＝Ａ(k)＋jＢ(k)　　　・・・(2)
に変換する。
　ここで、nは時間領域上の信号サンプル番号を示す0≦n≦N－1の整数、NはＦＦＴの変換サンプル数を示す0＜Nの整数、kは周波数領域上の周波数番号を示す0≦k≦N－1の整数である。
　また、ＦＦＴ回路４１３は、Ｘ(k)から、
　　Ｘ(N－k)＝Ａ(N－k)＋jＢ(N－k)　　　・・・(3)
を生成して出力する。
　複素共役生成回路４１５は、0≦k≦N－1の周波数番号kのそれぞれについて、ＦＦＴ回路４１３が出力するＸ(N－k)を入力し、Ｘ(N－k)の複素共役
　　Ｘ*(N－k)＝Ａ(N－k)－jＢ(N－k)　　　・・・(4)
を生成する。
　複素共役生成回路４１５は、入力した複素数信号Ｘ(k)を複素数信号４３２として出力し、生成した複素数信号Ｘ*(N－k)を複素数信号４３３として出力する。
　次に、フィルタ係数生成回路４４１は、0≦k≦N－1の周波数番号kのそれぞれについて、入力した複素数係数Ｖ(k)、Ｗ(k)、及びＨ(k)から、複素数係数
　　Ｃ1(k)＝{Ｖ(k)＋Ｗ(k)}×Ｈ(k)　　　・・・(5)
及び、複素数係数
　　Ｃ2(k)＝{Ｖ(k)－W(k)}×Ｈ(k)　　　・・・(6)
を生成する。
　ここで複素数係数Ｖ(k)、Ｗ(k)、及びＨ(k)は、ディジタルフィルタ回路４００の上位回路（図示せず）から与えられる周波数領域での係数で、時間領域での実数演算によるフィルタ処理を行った場合の、実数フィルタ係数に対応する。Ｖ(k)、Ｗ(k)、及びＨ(k)の詳細に関しては後述する。
　フィルタ係数生成回路４４１は、生成した複素数係数Ｃ1(k)を複素数信号４４５として出力する。また、フィルタ係数生成回路４４１は、複素数信号Ｃ2(k)（式(6)）から複素数信号Ｃ2(N－k)を生成し、複素数信号４４６として出力する。
　次に、フィルタ回路４２１は、複素共役生成回路４１５が複素数信号４３２に出力するＸ(k)（式(2)）に対して、フィルタ係数生成回路４４１が複素数信号４４５に出力するＣ1(k)（式(5)）を用いて、複素数乗算による複素数フィルタ処理を行う。具体的には、フィルタ回路４２１は、0≦k≦N－1の周波数番号kのそれぞれについて、複素数信号
　　Ｘ'(k)＝Ｘ(k)×Ｃ1(k)　　　・・・(7)
を計算して、複素数信号４３４として出力する。
　同様に、フィルタ回路４２２は、複素共役生成回路４１５が複素数信号４３３に出力するＸ*(N－k)（式(4)）に対して、フィルタ係数生成回路４４１が複素数信号４４６に出力するＣ2(N－k)（式(6)）を用いて、複素数乗算による複素数フィルタ処理を行う。具体的には、フィルタ回路４２２は、0≦k≦N－1の周波数番号kのそれぞれについて、複素数信号
　　Ｘ*'(N－k)＝Ｘ*(N－k)×Ｃ2(N－k)　　　・・・(8)
を計算して、複素数信号４３５として出力する。
　Ｃ1(k)、Ｃ2(k)は、それぞれ、実数部と虚数部に分けて、
　　Ｃ1(k)＝Ｃ1I(k)＋jＣ1Q(k)　　　・・・(9)
　　Ｃ2(k)＝Ｃ2I(k)＋jＣ2Q(k)　　　・・・(10)
と書くことができる。
　次に、複素共役合成回路４１６は、フィルタ回路２１が複素数信号４３４に出力するＸ'(k)（式(7)）と、フィルタ回路４２２が複素数信号４３５に出力するＸ*'(N－k)（式(8)）とを合成した複素数信号Ｘ"(k)を生成する。具体的には、複素共役合成回路４１６は、0≦k≦N－1の周波数番号kのそれぞれについて、
　　Ｘ"(k)＝1/2×{Ｘ'(k)＋Ｘ*'(N－k)}　　　・・・(11)
を計算して、複素数信号４３６として出力する。
　次に、ＩＦＦＴ回路４１４は、0≦k≦N－1の周波数番号kのそれぞれについて、複素共役合成回路４１６が複素数信号４３６に出力するＸ"(k)（式(11)）に対して、ＩＦＦＴにより時間領域の複素数信号ｘ"(n)を生成して出力する。
　ＦＦＴ回路４１３の実現方法として、本発明の第１の実施形態に係るＦＦＴ回路１０を使用することができる。同様に、ＩＦＦＴ回路４１４の実現方法として、本発明の第２の実施形態に係るＩＦＦＴ回路２０を使用することができる。
　あるいは、ＦＦＴ回路４１３の実現方法として、本発明の第３の実施形態に係るＦＦＴ回路２０を使用することができる。同様に、ＩＦＦＴ回路４１４の実現方法として、本発明の第４の実施形態に係るＩＦＦＴ回路４０を使用することができる。
　図１４は、複素共役生成回路４１５の構成の詳細を示すブロック図である。複素共役生成回路４１５は、データ記憶部４５２、４５３、データ選択部４５４、４５５を備える。
　複素共役生成回路４１５は、ＦＦＴ回路４１３の出力に含まれるＸ(k)（＝Ａ(k)＋jＢ(k)。式(2)）を入力してそのまま出力する。さらに、複素共役生成回路４１５は、ＦＦＴ回路４１３の出力に含まれる出力Ｘ(N－k)（＝Ａ(N－k)＋jＢ(N－k)。式(3)）を入力して、
　　Ｘ*(N－k)＝Ａ(N－k)－jＢ(N－k)　　　・・・(4)
を計算して出力する。
　Ｘ(k)、Ｘ*(N－k)は、それぞれ、実数部と虚数部に分けて、
　　Ｘ(k)＝ＸI(k)＋jＸQ(k) 　　　　　　　　・・・(12)
　　Ｘ*(N－k)＝Ｘ*I(N－k)＋jＸ*Q(N－k)　　　・・・(13)
と書くことができる。
　図１５は、フィルタ回路４２１の構成の詳細を示すブロック図である。フィルタ回路４２１は、複素共役生成回路４１５が複素信号線４３２に出力するＸ(k)（＝ＸI(k)＋jＸQ(k)。式(12)）と、複素数係数Ｃ1(k)（＝Ｃ1I(k)＋jＣ1Q(k)。式(9)）を入力して、
　　Ｘ'(k)＝ＸI'(k)＋jＸQ'(k)
　　　　　＝Ｘ(k)×Ｃ1(k)　　　・・・(14)
を計算して出力する。
　ここで、ＸI'(k)及びＸQ'(k)は、それぞれＸ'(k)の実数部と虚数部であり、次式で与えられる。
　　ＸI'(k)＝ＸI(k)×Ｃ1I(k)－ＸQ(k)×Ｃ1Q(k)　　　・・・(15)
　　ＸQ'(k)＝ＸI(k)×Ｃ1Q(k)＋ＸQ(k)×Ｃ1I(k)　　　・・・(16)
　図１６は、フィルタ回路４２２の構成の詳細を示すブロック図である。フィルタ回路４２２は、複素共役生成回路４１５が複素信号線４３３に出力するＸ*(N－k)（＝Ｘ*I(N－k)＋jＸ*Q(N－k)。式(13)）と複素数係数Ｃ2(k)（＝Ｃ2I(k)＋jＣ2Q(k)。式(10)）を入力して、
　　Ｘ*'(N－k)＝Ｘ*I'(N－k)＋jＸ*Q'(N－k)
　　　　　　＝Ｘ*(N－k)×Ｃ2(N－k)　　　・・・(17)
を計算して出力する。
　ここで、Ｘ*I'(N－k)及びＸ*Q'(N－k)は、それぞれＸ*'(N－k)の実数部と虚数部であり、次式で与えられる。
　　Ｘ*I'(N－k)＝Ｘ*I(N－k)×Ｃ2I(N－k)－Ｘ*Q(N－k)×Ｃ2Q(N－k)・・・(18)
　　Ｘ*Q'(N－k)＝Ｘ*I(N－k)×Ｃ2Q(N－k)＋Ｘ*Q(N－k)×Ｃ2I(N－k)・・・(19)
　図１７は、複素共役合成回路４１６の構成の詳細を示すブロック図である。複素共役合成回路４１６は、0≦k≦N－1の周波数番号kのそれぞれについて、フィルタ回路４２１が複素数信号４３４に出力するＸ'(k)（＝ＸI'(k)＋jＸQ'(k)。式(14)）と、フィルタ回路４２２が複素数信号４３５に出力するＸ*'(N－k)（＝Ｘ*I'(N－k)＋jＸ*Q'(N－k)。式(17)）とを入力して、
　　Ｘ"(k)＝ＸI"(k)＋jＸQ"(k)
　　　　　＝1/2{Ｘ'(k)＋Ｘ*'(N－k)}　　　・・・(20)
を計算して出力する。
　ここで、ＸI"(k)及びＸQ"(k)は、それぞれＸ"(k)の実数部と虚数部であり、次式で与えられる。
　　ＸI"(k)＝1/2{ＸI'(k)＋Ｘ*I'(N－k)}　　　・・・(21)
　　ＸQ"(k)＝1/2{ＸQ'(k)＋Ｘ*Q'(N－k)}　　　・・・(22)
　ここで、ＸI'(k)、ＸQ'(k)、Ｘ*I'(N－k)、Ｘ*Q'(N－k)は、それぞれ式(15)、(16)、(18)、(19)の通りである。
　フィルタ係数生成回路４４１は、フィルタ回路４２１、４２２で用いられる複素数係数Ｃ1(k)、Ｃ2(k)を生成する。図１８は、フィルタ係数生成回路４４１の構成の詳細を示すブロック図である。フィルタ係数生成回路４４１は、0≦k≦N－1の周波数番号kのそれぞれについて、上位回路（図示せず）から入力された複素数係数Ｖ(k)、Ｗ(k)から、Ｖ(k)＋Ｗ(k)及びＶ(k)－Ｗ(k)を計算する。
　ここで、
　　Ｖ(k)＋Ｗ(k)＝ＶI(k)＋ＷI(k)＋jＶQ(k)＋jＷQ(k)　　　・・・(23)
　　Ｖ(k)－Ｗ(k)＝ＶI(k)－ＷI(k)＋jＶQ(k)－jＷQ(k)　　　・・・(24)
である。ＶI(k)及びＶQ(k)は、それぞれＶ(k)の実数部と虚数部であり、ＷI(k)及びＷQ(k)は、それぞれＷ(k)の実数部と虚数部である。
　また、Ｈ(k)も実数部と虚数部とに分けて、
　　Ｈ(k)＝ＨI(k)＋jＨQ(k)　　　・・・(25)
と書くことができる。
　次に、フィルタ係数生成回路４４１は、以下の式で定義された複素数係数Ｃ1(k)及びＣ2(k)を計算して出力する。
　　Ｃ1(k)＝Ｃ1I(k)＋jＣ1Q(k)
　　　　　＝{Ｖ(k)＋Ｗ(k)}×Ｈ(k)　　　・・・(26)
　　Ｃ2(k)＝Ｃ2I(k)＋jＣ2Q(k)
　　　　　＝{Ｖ(k)－Ｗ(k)}×Ｈ(k)　　　　・・・(27)
ここで、Ｃ1I(k)、Ｃ1Q(k)は、それぞれＣ1(k)の実数部と虚数部であり、Ｃ2I(k)、Ｃ2Q(k)は、それぞれＣ2(k)の実数部と虚数部である。
　式(26)に式(23)、(25)を代入して、
　　Ｃ1(k)＝{ＶI(k)＋ＷI(k)＋jＶQ(k)＋jＷQ(k)}×{ＨI(k)＋jＨQ(k)}・・・(28)
である。
　従って、
　　Ｃ1I(k)＝{ＶI(k)＋ＷI(k)}×ＨI(k)－{ＶQ(k)＋ＷQ(k)}×ＨQ(k)・・・(29)
　　Ｃ1Q(k)＝{ＶQ(k)＋ＷQ(k)}×ＨI(k)＋{ＶI(k)＋ＷI(k)}×ＨQ(k)・・・(30)
である。
　同様に、式(27)に式(24)、(25)を代入して、
　　Ｃ2(k)＝Ｃ2I(k)＋jＣ2Q(k)
　　　　　＝{Ｖ(k)－Ｗ(k)}×Ｈ(k)
　　　　　＝{ＶI(k)－ＷI(k)＋jＶQ(k)－jＷQ(k)}×{ＨI(k)＋jＨQ(k)}・・・(31)
である。
　従って、
　　Ｃ2I(k)＝{ＶI(k)－ＷI(k)}×ＨI(k)－{ＶQ(k)－ＷQ(k)}×ＨQ(k)・・・(32)
　　Ｃ2Q(k)＝{ＶQ(k)－ＷQ(k)}×ＨI(k)＋{ＶI(k)－ＷI(k)}×ＨQ(k)・・・(33)
である。
　　以上のように、ディジタルフィルタ回路４００は、時間領域の入力信号をＦＦＴ変換して周波数領域の複素数信号を生成する。そして、ディジタルフィルタ回路４００は、周波数領域の複素数信号の実数部、虚数部のそれぞれを、Ｖ(k)、Ｗ(k)、Ｈ(k)から生成された２種類の係数を用いて独立にフィルタ処理し、その結果をＩＦＦＴによって時間領域の信号に変換する。このように、ディジタルフィルタ回路４００では、ＦＦＴとＩＦＦＴは、それぞれ、時間領域の入力信号に対して１回のみ実行される。
　フィルタ処理に用いられる２種類の係数が、ＦＦＴ及びＩＦＦＴの回数の最小化を可能にする。以下に、Ｖ(k)、Ｗ(k)、Ｈ(k)の物理的な意味と、これらから生成された係数Ｃ1(k)及びＣ2(k)を用いたフィルタ処理により、時間領域での所望のフィルタ処理と同等の、周波数領域でのフィルタ処理が可能となる原理を説明する。
　本実施形態では、入力する時間領域の複素数信号ｘ(n)（＝ｒ(n)＋jｓ(n)。式(1)）を複素ＦＦＴした周波数領域の複素数信号
　　Ｘ(k)＝Ｒ(k)＋jＳ(k)　　　・・・(34)
から、複素共役生成回路１５がＸ*(N－k)を生成する。
　ここで、Ｒ(k)は、時間領域における実数の実数部信号ｒ(n)が実数ＦＦＴにより変換された周波数領域の複素数信号、Ｓ(k)は時間領域における実数の虚数部信号ｓ(n)が実数ＦＦＴにより変換された周波数領域の複素数信号である。このとき、複素共役の対称性から次式が成立する。
　　Ｘ*(N－k)＝Ｒ(k)－jＳ(k)　　　・・・(35)
　ここで、Ｘ*(N－k)は、Ｘ(N－k)の複素共役である。
　　式(14)、(34)、(26)から、
　　Ｘ'(k)＝Ｘ(k)×Ｃ1(k)
　　　　　＝{Ｒ(k)＋jＳ(k)}×{Ｖ(k)＋Ｗ(k)}×Ｈ(k)
　　　　　＝Ｒ(k)Ｖ(k)Ｈ(k)＋Ｒ(k)Ｗ(k)Ｈ(k)＋jＳ(k)Ｖ(k)Ｈ(k)＋jＳ(k)Ｗ(k)Ｈ(k)・・・(36)
となる。
　また、式(17)、(35)、(27)から、
　　Ｘ*'(N－k)＝Ｘ*(N－k)×Ｃ2(N－k)
　　　　　　　＝{Ｒ(k)－jＳ(k)}×{Ｖ(k)－Ｗ(k)}×Ｈ(k)
　　　　　　　＝Ｒ(k)Ｖ(k)Ｈ(k)－Ｒ(k)Ｗ(k)Ｈ(k)－jＳ(k)Ｖ(k)Ｈ(k)＋jＳ(k)Ｗ(k)Ｈ(k)　　　・・・(37)
となる。
　式(20)に、式(36)、(37)を代入すると、
　　Ｘ"(k)＝1/2×{Ｘ'(k)＋Ｘ*'(N－k)}
　　　　　＝1/2×{2×Ｒ(k)Ｖ(k)Ｈ(k)＋2×jＳ(k)Ｗ(k)Ｈ(k)}
　　　　　＝Ｒ(k)Ｖ(k)Ｈ(k)＋jＳ(k)Ｗ(k)Ｈ(k)
　　　　　＝{Ｒ(k)Ｖ(k)＋jＳ(k)Ｗ(k)}×Ｈ(k)　　　・・・(38)
となる。
　式(38)は、ＩＦＦＴ前の信号Ｘ"(k)を、フィルタ係数Ｖ(k)、Ｗ(k)及びＨ(k)と、ＦＦＴ後の信号Ｘ(k)におけるＲ(k)及びＳ(k)を用いて表したものである。Ｒ(k)は、時間領域における実数の実数部信号ｒ(n)が実数ＦＦＴにより変換された周波数領域の複素数信号である。Ｓ(k)は、時間領域における実数の虚数部信号ｓ(n)が実数ＦＦＴにより変換された周波数領域の複素数信号である。つまり、式(38)は、ＦＦＴ後の信号Ｘ(k)に対して施されるフィルタ処理の内容を表す。式(38)から、ディジタルフィルタ回路４００は、複素数信号ｘ(n)＝ｒ(n)＋jｓ(n)が実数ＦＦＴにより変換されて生成された、周波数領域の複素数信号Ｘ(k)（＝Ｒ(k)＋jＳ(k)。式(34)）に対して、以下の３つのフィルタ処理と同等の処理を行うことがわかる。
１）Ｒ(k)に対する係数Ｖ(k)によるフィルタ処理
　まず、ディジタルフィルタ回路４００は、時間領域における実数部信号ｒ(n)が実数ＦＦＴにより変換された周波数領域の複素数信号Ｒ(k)に対して、フィルタ係数Ｖ(k)によるフィルタ処理を行う。従って、Ｖ(k)には、実数部信号ｒ(n)に対して時間領域で実数演算によるフィルタ処理を行った場合の、実数フィルタ係数に対応する、周波数領域での複素数フィルタ係数が割り当てられる。
２）Ｓ(k)に対する係数Ｗ(k)によるフィルタ処理
　同様に、ディジタルフィルタ回路４００は、時間領域における虚数部信号ｓ(n)が実数ＦＦＴにより変換された周波数領域の複素数信号Ｓ(k)に対して、フィルタ係数Ｗ(k)によるフィルタ処理を行う。従って、Ｗ(k)には、虚数部信号ｓ(n)に対して時間領域で実数演算によるフィルタ処理を行った場合の、実数フィルタ係数に対応する、周波数領域での複素数フィルタ係数が割り当てられる。
３）１）、２）のフィルタ処理結果に対する係数Ｈ(k)によるフィルタ処理
　次に、ディジタルフィルタ回路４００は、それぞれ独立に処理された上記の２つのフィルタ処理後の、Ｒ(k)Ｖ(k)及びＳ(k)Ｗ(k)からなる複素数信号Ｒ(k)Ｖ(k)＋jＳ(k)Ｗ(k)に対して、フィルタ係数Ｈ(k)によるフィルタ処理を行う。
　Ｒ(k)Ｖ(k)＋jＳ(k)Ｗ(k)は、時間領域における実数部信号ｒ(n)及び虚数部信号ｓ(n)のそれぞれに独立にフィルタ処理した２つの信号からなる時間領域の信号に対応する、周波数領域の複素数信号である。実数部信号ｒ(n)及び虚数部信号ｓ(n)をそれぞれに独立にフィルタ処理した信号とは、図１５、１６における、Ｘ'(k)、Ｘ*'(N-k)に相当する。そして、ｒ'(n)、ｓ'(n)からなる時間領域の信号とは、図１３のｘ"(n)に相当する。このように、Ｒ(k)Ｖ(k)＋jＳ(k)Ｗ(k)は、時間領域において実数部及び虚数部のそれぞれに独立にフィルタ処理した時間領域の信号に対応する、周波数領域の信号である。
　従って、時間領域における複素数信号に対する複素数演算によるフィルタ処理に相当する処理を、周波数領域の信号Ｒ(k)Ｖ(k)＋jＳ(k)Ｗ(k)に対して行うには、次のような係数を用いればよい。すなわち、Ｈ(k)には、複素数信号ｘ(n)に対して時間領域で複素数演算によるフィルタ処理を行った場合の、複素数フィルタ係数に対応する、周波数領域での複素数フィルタ係数が割り当てればよい。
　以上のように、本実施形態では、外部から３種類の係数が設定される。すなわち、複素数信号ｘ(n)の実数部及び虚数部のそれぞれに対する時間領域でのフィルタ係数に対応する周波数領域のフィルタ係数Ｖ(k)、Ｗ(k)と、ｘ(n)に対する時間領域でのフィルタ係数に対応する周波数領域の係数Ｈ(k)が設定される。以上の３つの係数から求めた２つの係数を用いたフィルタ処理を行うことにより、フィルタ処理の前のＦＦＴ及びフィルタ処理後のＩＦＦＴをそれぞれ１回のみとすることができる。
（第５の実施形態の効果）
　以上のように、本実施形態によれば、複素数信号の実数部及び虚数部のそれぞれに対する時間領域でのフィルタ係数に対応する、２種類の周波数領域のフィルタ係数と、複素信号に対する時間領域でのフィルタ係数に対応する周波数領域の係数を用いたフィルタ処理が行われる。すなわち、時間領域における複素数信号の実数部及び虚数部のそれぞれに対する実数演算による独立したフィルタ処理と、時間領域における複素数信号に対する複素数演算によるフィルタ処理と、に対応する周波数領域におけるフィルタ処理が行われる。従って、フィルタ処理前のＦＦＴを行うＦＦＴ回路及びフィルタ処理後のＩＦＦＴを行うＩＦＦＴ回路を、それぞれ１個のみを用いて、所望のフィルタ処理を実現することができる。その結果、フィルタ処理を行うための回路規模や消費電力の低減を図ることができるという効果がある。
　さらに、ＦＦＴ回路、ＩＦＦＴ回路の実現に、それぞれ、本発明の第１の実施形態に係るＦＦＴ回路１０、本発明の第２の実施形態に係るＩＦＦＴ回路２０を使用することができる。あるいは、ＦＦＴ回路、ＩＦＦＴ回路の実現に、それぞれ、本発明の第３の実施形態に係るＦＦＴ回路３０、及び本発明の第４の実施形態に係るＩＦＦＴ回路４０を使用することができる。前述のように、本発明の実施形態に係るＦＦＴ回路、ＩＦＦＴ回路は、それぞれ、ＦＦＴ処理、ＩＦＦＴ処理を行うための回路規模や消費電力の削減することができる。従って、本発明の実施形態に係るＦＦＴ回路又はＩＦＦＴ回路をフィルタ処理に用いることによって、フィルタ処理を行うための回路規模や消費電力の削減することができるという効果がある。
　第１から第５の実施形態では、ＦＦＴ、ＩＦＦＴ、共役複素数の生成及び合成、フィルタ係数の算出、フィルタ処理等、各処理は、すべて個別の回路等の構成要素によって処理されることが想定されている。しかし、各実施形態の処理は、所定の装置が備えるコンピュータ、例えば、ＤＳＰ（Digital Signal Processor）等を用いたソフトウェアによって実行されてもよい。すなわち、各処理を行うコンピュータプログラムは、ＤＳＰ（図示なし）によって読み込まれ、実行される。
　例えば、データの並べ替え処理を、プログラムを用いて行ってもよい。すなわち、ＤＳＰとメモリを用いて、メモリへのデータの書き込み及びメモリからのデータの読み出しをプログラムによって制御することによって、データの並べ替え処理を行ってもよい。
　さらに、第１、第３の実施形態ではＦＦＴ処理を、第２、第４の実施形態ではＩＦＦＴ処理を、プログラムを用いて行ってもよい。第５の実施形態では、Ｖ(k)、Ｗ(k)、及びＨ(k)から、Ｃ1(k)、Ｃ2(k)を求める処理、ＦＦＴ処理、Ｘ(N－k)の共役複素数Ｘ*(N－k)を求める処理、フィルタ処理、ＩＦＦＴ処理を、プログラムを用いて行ってもよい。
　以上のように、プログラムを用いて各処理を行っても、上述の実施形態の処理と同内容の処理を行うことができる。　なお、本プログラムは、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、フラッシュメモリ等の半導体記憶装置、光ディスク、磁気ディスク、光磁気ディスク等、非一時的な媒体に格納されてもよい。
　なお、以上の実施形態は各々他の実施形態と組み合わせることができる。
　上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）
　高速フーリエ変換又は逆高速フーリエ変換を行って、複数の第１の出力データを生成し、第１の順序で出力する第１の変換部と、前記第１の順序で出力された前記複数の第１の出力データを、出力順序設定に基づいて第２の順序に並べ替える第１のデータ並べ替え処理部と、を備える高速フーリエ変換装置。
（付記２）
　前記第１の変換処理部は、バタフライ演算処理を行い、前記第１の順序で前記複数の第１の出力データを出力するバタフライ演算処理部を含み、前記第１のデータ並べ替え処理部は、前記バタフライ演算処理後の前記複数の第１のデータを前記第２の順序に並べ替えることを特徴とする付記１に記載の高速フーリエ変換装置。
（付記３）
　前記第１のデータ並べ替え処理部は、前記複数の第１の出力データを記憶する第１の記憶部と、前記出力順序設定に基づいて、前記第１の記憶部からの前記複数の第１の出力データの読み出しアドレスを生成する読み出しアドレス生成部を備え、前記複数の第１の出力データを前記第１の順序で記憶し、前記第２の順序で読み出すことを特徴とする付記１又は２に記載の高速フーリエ変換装置。
（付記４）
　前記複数の第１の出力データをＸ(k)（kは０≦ｋ≦Ｎ－１の整数、ＮはＮ＞０の高速フーリエ変換又は逆高速フーリエのポイント数）とするとき、前記第１のデータ並べ替え処理部は、任意のkに対してＸ(k)とＸ(N-k)とを高々１サイクル以内の時間差で出力することを特徴とする付記１乃至３のいずれかに記載の高速フーリエ変換装置。
（付記５）
　第３の順序で入力される複数の第２の入力データを、入力順序設定に基づいて第４の順序に並べ替える第２のデータ並べ替え処理部と、前記第４の順序に並べ替えられた前記複数の第２の入力データに対して、高速フーリエ変換又は逆高速フーリエ変換を行う第２の変換部と、を備える高速フーリエ変換装置。
　（付記６）
　前記第２の変換処理部は、バタフライ演算処理を行うバタフライ演算処理部を含み、前記第２のデータ並べ替え処理部は、前記第４の順序で前記バタフライ演算処理部に前記複数の第２のデータを入力することを特徴とする付記５に記載の高速フーリエ変換装置。
　（付記７）
　前記第２のデータ並べ替え処理部は、前記複数の第２の入力データを記憶する第２の記憶部と、前記入力順序設定に基づいて、前記第２の記憶部への前記複数の第２のデータの書き込みアドレスを生成する書き込みアドレス生成部を備え、前記複数の第２の出力データを前記第３の順序で記憶し、前記第４の順序で読み出すことを特徴とする付記５又は６に記載の高速フーリエ変換装置。
　（付記８）
　前記複数の第１の入力データをＸ(k)（kは０≦ｋ≦Ｎ－１の整数、ＮはＮ＞０の高速フーリエ変換又は逆高速フーリエのポイント数）とするとき、前記第２のデータ並べ替え処理部は、任意のkに対してＸ(k)とＸ(N-k)とを高々１サイクル以内の時間差で前記バタフライ演算処理部に入力することを特徴とする付記５乃至７のいずれかに記載の高速フーリエ変換装置。
（付記９）
　付記１又は５に記載の高速フーリエ変換装置を含むディジタルフィルタ装置。
（付記１０）
　付記１に記載の高速フーリエ変換装置と、
　前記高速フーリエ変換装置により、入力された時間領域の複素数である前記複数の第１の入力データがフーリエ変換され生成された周波数領域の複数の第１の複素数データを構成する、すべての複素数のそれぞれの共役複素数を含む第２の複素数データを生成する複素共役生成部と、入力された複素数の第１、第２及び第３の入力フィルタ係数から、複素数の第１及び第２の周波数領域フィルタ係数を生成するフィルタ係数生成部と、前記第１の複素数データに対して前記第１の周波数領域フィルタ係数によりフィルタ処理を行い、第３の複素数データを出力する第１のフィルタ部と、前記第２の複素数データに対して前記第２の周波数領域フィルタ係数によりフィルタ処理を行い、第４の複素数データを出力する第２のフィルタ部と、前記第３の複素数信号と、前記第４の複素数信号とを合成して第５の複素数データを生成する複素共役合成部と、を備えることを特徴とするディジタルフィルタ装置。
（付記１１）
　付記５に記載の高速フーリエ変換装置を備え、前記第２のデータ並べ替え処理部は、前記第３の順序で入力される前記第５の複素数データを、前記入力順序設定に基づいて前記第４の順序に並べ替え、前記第２の変換部は、前記第４の順序に並べ替えられた前記第５の複素数データに対して逆フーリエ変換を行って時間領域の信号に変換することを特徴とする付記１０記載のディジタルフィルタ装置。
　（付記１２）
　前記フーリエ変換及び前記逆フーリエ変換の変換サンプル数をＮ（ＮはＮ＞０の整数）とするとき、前記複素共役生成部は、前記第１の複素数データに含まれる周波数番号（Ｎ－ｋ）の複素数の共役複素数を前記第２の複素数データとして生成することを特徴とする付記１０又は１１記載のディジタルフィルタ装置。
　（付記１３）
　前記複素共役合成部は、０≦ｋ≦Ｎ－１の範囲の周波数番号ｋのそれぞれについて、前記第３の複素数データに含まれる周波数番号ｋの第１の複素数と、前記第４の複素数データに含まれる周波数番号（Ｎ－ｋ）の第２の複素数とを、複素加算して前記第５の複素数信号を生成する、ことを特徴とする付記１２に記載のディジタルフィルタ装置。
　（付記１４）
　前記フィルタ係数生成部は、前記第１の周波数領域フィルタ係数を、前記第１の入力フィルタ係数に前記第２の入力フィルタ係数を複素加算したのち、さらに前記第３の入力フィルタ係数を複素乗算して生成し、前記第２の周波数領域フィルタ係数を、前記第１の入力フィルタ係数から前記第２の入力フィルタ係数を複素減算したのち、さらに前記第３の入力フィルタ係数を複素乗算して生成する、
ことを特徴とする付記１０乃至１３のいずれかに記載のディジタルフィルタ装置。
　（付記１５）
　前記第１の周波数領域フィルタ係数は、前記第１の入力データに対する時間領域でのフィルタ処理である時間領域フィルタ処理における、前記複素入力信号の実数部に対するフィルタ係数に対応する、周波数領域での複素数フィルタ係数であり、前記第２の周波数領域フィルタ係数は、前記時間領域フィルタ処理における、前記第１の入力データの虚数部に対するフィルタ係数に対応する、周波数領域での複素数フィルタ係数であり、前記第３の周波数領域フィルタ係数は、前記時間領域フィルタ処理における、前記第１の入力データに対するフィルタ係数に対応する、周波数領域での複素数フィルタ係数であることを特徴とする付記１０乃至１４のいずれかに記載のディジタルフィルタ装置。
（付記１６）
　高速フーリエ変換若しくは逆高速フーリエ変換により生成された複数の出力データの、出力順序設定に基づく並べ替え、又は前記高速フーリエ変換若しくは前記逆高速フーリエ変換の複数の入力データの、入力順序設定に基づく並べ替えを行う高速フーリエ変換方法。
（付記１７）
　高速フーリエ変換装置が備えるコンピュータを、高速フーリエ変換又は逆高速フーリエ変換を行う手段、及び前記高速フーリエ変換若しくは前記逆高速フーリエ変換により生成された複数の出力データの、出力順序設定に基づいて並べ替える並べ替え手段、又は前記高速フーリエ変換若しくは前記逆高速フーリエ変換の複数の入力データの、入力順序設定に基づいて並べ替える並べ替え手段として機能させるための高速フーリエ変換プログラムを格納した非一時的な記憶媒体。
　以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０１３年１月２３日に出願された日本出願特願２０１３－０１０１８３を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　　　１０、３０　ＦＦＴ装置
　　　２０、４０　ＩＦＦＴ装置
　　　１１、１２、１３、１４、１５、１６、１７　データ並べ替え処理部
　　　２１、２２　バタフライ演算処理部
　　　３１　ひねり乗算処理部
　　　４１、４３　読み出しアドレス生成部
　　　４２、４４　書き込みアドレス生成部
　　　５１、５５　読み出しアドレス
　　　５２、５６　出力順序設定
　　　５３、５７　書き込みアドレス
　　　５４、５８　入力順序設定
　　　６０、７０、８０　高速フーリエ変換装置
　　　６１、７２　フーリエ変換部
　　　６２、７１、８３　データ並べ替え処理部
　　　８１、８２　処理部
　　　１００、２００、３００　データ並べ替え処理部
　　　１０１ａ～１０１ｈ　データ記憶位置
　　　１０２ａ～１０２ｈ　データ読み出し位置
　　　２０１ａ～２０１ｈ　データ記憶位置
　　　３０１ａ～３０１ｈ　データ記憶位置
　　　４００　ディジタルフィルタ回路
　　　４１３　ＦＦＴ回路
　　　４１４　ＩＦＦＴ回路
　　　４１５　複素共役生成回路
　　　４１６　複素共役合成回路
　　　４２１　フィルタ回路
　　　４２２　フィルタ回路
　　　４３１～４３６　複素数信号
　　　４４１　フィルタ係数生成回路
　　　４４５、４４６　複素数信号
　　　５００　データフロー
　　　５０１　データ並べ替え処理
　　　５０２、５０３　バタフライ演算処理
　　　５０４　ひねり演算処理
　　　５０５　部分データフロー
　　　６００　ＦＦＴ装置
　　　６０１　ＦＦＴ部
　　　６０２　データ並べ替え処理部

Claims (10)

  1. 　高速フーリエ変換又は逆高速フーリエ変換を行って、複数の第１の出力データを生成し、第１の順序で出力する第１の変換手段と、
    　前記第１の順序で出力された前記複数の第１の出力データを、出力順序設定に基づいて第２の順序に並べ替える第１のデータ並べ替え処理手段と、
    を備える高速フーリエ変換装置。
  2. 　前記第１の変換処理手段は、バタフライ演算処理を行い、前記第１の順序で前記複数の第１の出力データを出力するバタフライ演算処理手段を含み、
    　前記第１のデータ並べ替え処理手段は、前記バタフライ演算処理後の前記複数の第１のデータを前記第２の順序に並べ替える
    ことを特徴とする請求項１に記載の高速フーリエ変換装置。
  3. 　前記第１のデータ並べ替え処理手段は、
    　前記複数の第１の出力データを記憶する第１の記憶手段と、前記出力順序設定に基づいて、前記第１の記憶手段からの前記複数の第１の出力データの読み出しアドレスを生成する読み出しアドレス生成手段を備え、
    　前記複数の第１の出力データを前記第１の順序で記憶し、前記第２の順序で読み出すこと
    を特徴とする請求項１又は２に記載の高速フーリエ変換装置。
  4. 　前記複数の第１の出力データをＸ(k)（kは０≦ｋ≦Ｎ－１の整数、ＮはＮ＞０の高速フーリエ変換又は逆高速フーリエのポイント数）とするとき、前記第１のデータ並べ替え処理手段は、任意のkに対してＸ(k)とＸ(N-k)とを高々１サイクル以内の時間差で出力する
    ことを特徴とする請求項１乃至３のいずれかに記載の高速フーリエ変換装置。
  5. 　第３の順序で入力される複数の第２の入力データを、入力順序設定に基づいて第４の順序に並べ替える第２のデータ並べ替え処理手段と、
    　前記第４の順序に並べ替えられた前記複数の第２の入力データに対して、高速フーリエ変換又は逆高速フーリエ変換を行う第２の変換手段と、
    を備える高速フーリエ変換装置。
  6. 　請求項１又は５に記載の高速フーリエ変換装置を含むディジタルフィルタ装置。
  7. 　請求項１に記載の高速フーリエ変換装置と、
    　前記高速フーリエ変換装置により、入力された時間領域の複素数である前記複数の第１の入力データがフーリエ変換され生成された周波数領域の複数の第１の複素数データを構成する、すべての複素数のそれぞれの共役複素数を含む第２の複素数データを生成する複素共役生成手段と、
    　入力された複素数の第１、第２及び第３の入力フィルタ係数から、複素数の第１及び第２の周波数領域フィルタ係数を生成するフィルタ係数生成手段と、
    　前記第１の複素数データに対して前記第１の周波数領域フィルタ係数によりフィルタ処理を行い、第３の複素数データを出力する第１のフィルタ手段と、
    　前記第２の複素数データに対して前記第２の周波数領域フィルタ係数によりフィルタ処理を行い、第４の複素数データを出力する第２のフィルタ手段と、
    　前記第３の複素数信号と、前記第４の複素数信号とを合成して第５の複素数データを生成する複素共役合成手段と、
    を備えることを特徴とするディジタルフィルタ装置。
  8. 　請求項５に記載の高速フーリエ変換装置を備え、
    　前記第２のデータ並べ替え処理手段は、前記第３の順序で入力される前記第５の複素数データを、前記入力順序設定に基づいて前記第４の順序に並べ替え、
    　前記第２の変換手段は、前記第４の順序に並べ替えられた前記第５の複素数データに対して逆フーリエ変換を行って時間領域の信号に変換する
    ことを特徴とする請求項７記載のディジタルフィルタ装置。
  9. 　高速フーリエ変換若しくは逆高速フーリエ変換により生成された複数の出力データの、出力順序設定に基づく並べ替え、又は
    　前記高速フーリエ変換若しくは前記逆高速フーリエ変換の複数の入力データの、入力順序設定に基づく並べ替えを行う
    高速フーリエ変換方法。
  10. 　高速フーリエ変換装置が備えるコンピュータを、
    　高速フーリエ変換又は逆高速フーリエ変換を行う手段、及び
    　前記高速フーリエ変換若しくは前記逆高速フーリエ変換により生成された複数の出力データの、出力順序設定に基づいて並べ替える並べ替え手段、又は
    　前記高速フーリエ変換若しくは前記逆高速フーリエ変換の複数の入力データの、入力順序設定に基づいて並べ替える並べ替え手段
    として機能させるための高速フーリエ変換プログラムを格納した非一時的な記憶媒体。
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