JP7841151B2 - データ記憶デバイス及び読み出し閾値を予測するために複数のモデルを使用するための方法 - Google Patents

Description

ＮＡＮＤプロセスの縮小及び三次元積層によってもたらされる主な課題のうちの１つは、プロセスの均一性を維持することである。加えて、データ記憶デバイスは、広範囲の動作条件（異なるプログラム／消去サイクル、保持時間、及び温度など）をサポートする必要があり得、これは、異なる動作条件にわたるメモリダイ、ブロック、及びページ間の変動性の増加につながり得る。これらの変動に起因して、いくつかのデータ記憶デバイス内のメモリページを読み出すために使用される読み出し閾値（read threshold、ＲＴ）は、固定されず、特に、あまり成熟していないメモリノードに関して、物理的場所及び動作条件の関数として有意に変化することができる。

一実施形態のデータ記憶デバイスのブロック図である。 一実施形態の記憶モジュールを例解するブロック図である。 一実施形態の階層記憶システムを例解するブロック図である。 一実施形態による、図１Ａに例解されるデータ記憶デバイスのコントローラの構成要素を例解するブロック図である。 一実施形態による、図１Ａに例解されるデータ記憶デバイスの構成要素を例解するブロック図である。 一実施形態のホスト及びデータ記憶デバイスのブロック図である。 デフォルトとして多条件モデルを使用する一実施形態の方法のフローチャートである。 寿命初期モデルで開始し、書き込み／消去サイクルで進行する一実施形態の方法のフローチャートである。 一実施形態のシグマ対失敗ビットカウント（failed bit count、ＦＢＣ）のグラフである。

以下の実施形態は、概して、読み出し閾値を予測するために複数のモデルを使用するためのデータ記憶デバイス及び方法に関する。一実施形態では、メモリ及び１つ以上のプロセッサを備えるデータ記憶デバイスが提供される。１つ以上のプロセッサは、個々に又は組み合わせて、複数の条件下で訓練されたモデルを使用して、読み出し閾値を生成し、読み出し閾値を使用することから生じるパラメータを追跡して、メモリを読み出し、パラメータの値が閾値を超えることに応じて、データ記憶デバイスの現在の条件と同様の条件下で訓練された異なるモデルを使用して、新しい読み出し閾値を生成し、新たな読み出し閾値を使用して、メモリを読み出すように構成されている。

別の実施形態では、メモリを備えるデータ記憶デバイスにおいて実行される方法が提供される。本方法は、第１の条件下で訓練されたモデルを使用して、第１の読み出し閾値を生成することと、プログラム／消去サイクルの数を追跡することと、データ記憶デバイスの現在の条件についての閾値を超えるプログラム／消去サイクルの数に応じて、異なる条件下で訓練された異なるモデルを選択して、異なる読み出し閾値を生成することと、異なる読み出し閾値を使用して、メモリを読み出すことと、を含む。

更に別の実施形態では、データ記憶デバイスが提供され、メモリと、複数の条件で訓練されたモデルを使用して、読み出し閾値を生成し、閾値を超えるビット誤り率又は読み出しレイテンシ値に応じて、データ記憶デバイスの現在の条件と同様の条件下で訓練された異なるモデルを使用して、新しい読み出し閾値を生成し、新たな読み出し閾値を使用して、メモリを読み出すための手段と、を備える。

他の実施形態も可能であり、実施形態の各々は、単独で又は組み合わせて一緒に使用することができる。したがって、様々な実施形態が、ここで添付の図面を参照して説明される。

実施形態
以下の実施形態は、データ記憶デバイス（data storage device、ＤＳＤ）に関する。本明細書で使用される場合、「データ記憶デバイス」は、データを記憶する不揮発性デバイスを指す。ＤＳＤの例としては、ハードディスクドライブ（hard disk drive、ＨＤＤ）、ソリッドステートドライブ（solid state drive、ＳＳＤ）、テープドライブ、ハイブリッドドライブなどが挙げられるが、これらに限定されない。例示的なＤＳＤの詳細は、以下に提供される。

これらの実施形態の態様を実装する際に使用するために好適なデータ記憶デバイスの例が、図１Ａ～図１Ｃに示される。これらは例にすぎず、他の実装形態が使用され得ることに留意されたい。図１Ａは、一実施形態によるデータ記憶デバイス１００を例解するブロック図である。図１Ａを参照すると、この例におけるデータ記憶デバイス１００は、１つ以上の不揮発性メモリダイ１０４から構成され得る不揮発性メモリと結合されたコントローラ１０２を含む。本明細書で使用される際、ダイという用語は、単一の半導体基板上に形成される、不揮発性メモリセルと、それらの不揮発性メモリセルの物理的動作を管理するための関連回路との集合を指す。コントローラ１０２は、ホストシステムとインターフェース接続し、読み出し、プログラム、及び消去動作のためのコマンドシーケンスを不揮発性メモリダイ１０４に送信する。また、本明細書で使用される際、「と通信する」又は「と結合される」という語句は、直接的に通信する／結合される、又は１つ以上の構成要素を通して間接的に通信する／結合されることを意味することができ、これは、本明細書において図示又は説明される場合又はされない場合がある。通信／結合は、有線又は無線であり得る。

コントローラ１０２（不揮発性メモリコントローラ（例えば、フラッシュ、抵抗変化型ランダムアクセスメモリ（resistive random-access memory、ＲｅＲＡＭ）、相変化メモリ（phase-change memory、ＰＣＭ）、又は磁気抵抗ランダムアクセスメモリ（magnetoresistive random-access memory、ＭＲＡＭ）コントローラ）であり得る）は、本明細書において説明され、フローチャートに例解される機能を含むが、これらに限定されない、ある機能を実行するように構成された１つ以上の構成要素を個々に又は組み合わせて含むことができる。例えば、図２Ａに示されるように、コントローラ１０２は、コントローラ１０２の内部及び／又はコントローラ１０２の外部の１つ以上の非一時的メモリ１３９（例えば、ランダムアクセスメモリ（random access memory、ＲＡＭ）１１６又は読み出し専用メモリ（read-only memory、ＲＯＭ）１１８）に記憶されたコンピュータ可読プログラムコードを実行することによって、本明細書において説明され、フローチャートに例解される機能などであるが、これらに限定されない機能を実行するように個々に又は組み合わせて構成された１つ以上のプロセッサ１３８を備えることができる。別の例として、１つ以上の構成要素は、限定はしないが、論理ゲート、スイッチ、特定用途向け集積回路（application specific integrated circuit、ＡＳＩＣ）、プログラマブル論理コントローラ、及び組み込みマイクロコントローラなどの回路を含むことができる。

１つの例示的な実施形態では、不揮発性メモリコントローラ１０２は、不揮発性メモリに記憶されたデータを管理し、任意の好適なオペレーティングシステムを有するコンピュータ又は電子デバイスなどのホストと通信するデバイスである。不揮発性メモリコントローラ１０２は、本明細書で説明する特定の機能に加えて、様々な機能を有することができる。例えば、不揮発性メモリコントローラは、メモリが適切に動作していることを確実にするために不揮発性メモリをフォーマットし、不良の不揮発性メモリセルをマップアウトし、将来の故障セルの代わりとなる予備セルを割り当てることができる。スペアセルのいくつかの部分は、不揮発性メモリコントローラを動作させ、他の特徴を実装するためのファームウェア（及び／又はハウスキーピング及び追跡のために使用される他のメタデータ）を保持するために使用され得る。動作中、ホストは、不揮発性メモリからデータを読み出すか、又は不揮発性メモリにデータを書き込む必要があるとき、不揮発性メモリコントローラと通信することができる。ホストが、データが読み出される／書き込まれる論理アドレスを提供する場合、不揮発性メモリコントローラは、ホストから受信した論理アドレスを不揮発性メモリ内の物理アドレスに変換することができる。不揮発性メモリコントローラはまた、限定されるものではないが、ウェアレベリング（そうでなければ繰り返し書き込まれるメモリの特定のブロックを摩耗させることを回避するために書き込みを分散させる）及びガーベジコレクション（ブロックが満杯になった後、データの有効なページのみを新しいブロックに移動させ、そのため、満杯のブロックを消去して再利用することができる）などの様々なメモリ管理機能を実行することができる。

不揮発性メモリダイ１０４は、抵抗変化型ランダムアクセスメモリ（ＲｅＲＡＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化メモリ（ＰＣＭ）、ＮＡＮＤフラッシュメモリセル、及び／又はＮＯＲフラッシュメモリセルを含む任意の好適な不揮発性記憶媒体を含み得る。メモリセルは、ソリッドステート（例えば、フラッシュ）メモリセルの形態を採ることができ、１回プログラム可能、数回プログラム可能、又は多数回プログラム可能であり得る。メモリセルはまた、シングルレベルセル（single-level cell、ＳＬＣ）、マルチレベルセル（multiple-level cell、ＭＬＣ）（例えば、デュアルレベルセル、トリプルレベルセル（triple-level cell、ＴＬＣ）、クワッドレベルセル（quad-level cell、ＱＬＣ）など）とすることができるか、又は現在知られているか若しくは後に開発される他のメモリセルレベル技術を使用することができる。また、メモリセルは、二次元又は三次元の方法で製造することができる。

コントローラ１０２と不揮発性メモリダイ１０４との間のインターフェースは、トグルモード２００、４００、又は８００などの任意の好適なフラッシュインターフェースであり得る。一実施形態では、データ記憶デバイス１００は、セキュアデジタル（secure digital、ＳＤ）又はマイクロセキュアデジタル（マイクロＳＤ）カードなどのカードベースのシステムであり得る。別の実施形態では、データ記憶デバイス１００は、埋め込みデータ記憶デバイスの一部であり得る。

図１Ａに例解される例では、データ記憶デバイス１００（本明細書では記憶モジュールと称されることもある）は、コントローラ１０２と不揮発性メモリダイ１０４との間に単一のチャネルを含むが、本明細書において説明される主題は、単一のメモリチャネルを有することに限定されない。例えば、いくつかのアーキテクチャ（図１Ｂ及び図１Ｃに示されるものなど）では、コントローラの能力に応じて、２つ、４つ、８つ以上のメモリチャネルがコントローラとメモリデバイスとの間に存在し得る。本明細書において説明される実施形態のうちのいずれかでは、単一のチャネルが図面に示されている場合であっても、コントローラとメモリダイとの間に２つ以上のチャネルが存在し得る。

図１Ｂは、複数の不揮発性データ記憶デバイス１００を含む記憶モジュール２００を例解する。したがって、記憶モジュール２００は、ホストと、複数のデータ記憶デバイス１００を含むデータ記憶デバイス２０４とインターフェース接続する記憶コントローラ２０２を含み得る。記憶コントローラ２０２とデータ記憶デバイス１００との間のインターフェースは、シリアルアドバンストテクノロジアタッチメント（serial advanced technology attachment、ＳＡＴＡ）、ペリフェラル構成要素インターコネクトエクスプレス（peripheral component interconnect express、ＰＣＩｅ）インターフェース、ダブルデータレート（double-data-rate、ＤＤＲ）インターフェース、又はシリアルアタッチドスモールスケールコンピュートインターフェース（serial attached small scale compute interface、ＳＡＳ／ＳＣＳＩ）などのバスインターフェースであり得る。記憶モジュール２００は、一実施形態では、ソリッドステートドライブ（ＳＳＤ）、又はサーバＰＣ又はラップトップコンピュータ及びタブレットコンピュータなどのポータブルコンピューティングデバイスに見られるような不揮発性デュアルインラインメモリモジュール（non-volatile dual in-line memory module、ＮＶＤＩＭＭ）であり得る。

図１Ｃは、階層記憶システムを例解するブロック図である。階層記憶システム２５０は、複数の記憶コントローラ２０２を含み、その各々は、それぞれのデータ記憶デバイス２０４を制御する。ホストシステム２５２は、バスインターフェースを介して記憶システム２５０内のメモリにアクセスし得る。一実施形態では、バスインターフェースは、不揮発性メモリエクスプレス（Non-Volatile Memory Express、ＮＶＭｅ）又はファイバチャネルオーバーイーサネット（Fibre Channel over Ethernet、ＦＣｏＥ）インターフェースであり得る。一実施形態では、図１Ｃに例解されるシステムは、データセンタ又は大容量記憶が必要とされる他の場所で見られるような、複数のホストコンピュータによってアクセス可能であるラックマウント可能な大容量記憶システムであり得る。

再び図２Ａを参照すると、この例におけるコントローラ１０２はまた、ホストとインターフェース接続するフロントエンドモジュール１０８と、１つ以上の不揮発性メモリダイ１０４とインターフェース接続するバックエンドモジュール１１０と、限定はしないが、ＲＡＭ １１６内のバッファを管理し、コントローラ１０２の内部バスアービトレーションを制御するバッファマネージャ／バスコントローラモジュールなどの様々な他の構成要素又はモジュールと、を含む。モジュールは、上で考察されるように、１つ以上のプロセッサ又は構成要素を含むことができる。ＲＯＭ １１８は、システムブートコードを記憶することができる。図２Ａでは、コントローラ１０２とは別個に位置するとして例解されているが、他の実施形態では、ＲＡＭ １１６及びＲＯＭ １１８のうちの一方又は両方がコントローラ１０２内に位置し得る。更に他の実施形態では、ＲＡＭ １１６及びＲＯＭ １１８の一部は、コントローラ１０２内及びコントローラ１０２外の両方に位置し得る。

フロントエンドモジュール１０８は、ホスト又は次のレベルの記憶コントローラとの電気的インターフェースを提供するホストインターフェース１２０及び物理層インターフェース（physical layer interface、ＰＨＹ）１２２を含む。ホストインターフェース１２０のタイプの選択は、使用されているメモリのタイプに依存し得る。ホストインターフェース１２０の例としては、ＳＡＴＡ、ＳＡＴＡ Ｅｘｐｒｅｓｓ、シリアル接続小型コンピュータシステムインターフェース（serially attached small computer system interface、ＳＡＳ）、ファイバチャネル、ユニバーサルシリアルバス（universal serial bus、ＵＳＢ）、ＰＣＩｅ、及びＮＶＭｅが挙げられるが、これらに限定されない。ホストインターフェース１２０は、典型的には、データ、制御信号、及びタイミング信号のための転送を容易にする。

バックエンドモジュール１１０は、ホストから受信されたデータバイトを符号化し、不揮発性メモリから読み出されたデータバイトを復号及び誤り訂正する誤り訂正符号（error correction code、ＥＣＣ）エンジン１２４を含む。コマンドシーケンサ１２６は、不揮発性メモリダイ１０４に送信される、プログラム及び消去コマンドシーケンスなどのコマンドシーケンスを生成する。ＲＡＩＤ（Redundant Array of Independent Drive、独立したドライブの冗長アレイ）モジュール１２８は、ＲＡＩＤパリティの生成及び障害データの回復を管理する。ＲＡＩＤパリティは、メモリデバイス１０４に書き込まれているデータのための追加のレベルの完全性保護として使用され得る。場合によっては、ＲＡＩＤモジュール１２８は、ＥＣＣエンジン１２４の一部であり得る。メモリインターフェース１３０は、不揮発性メモリダイ１０４にコマンドシーケンスを提供し、不揮発性メモリダイ１０４からステータス情報を受信する。一実施形態では、メモリインターフェース１３０は、トグルモード２００、４００、又は８００インターフェースなどのダブルデータレート（ＤＤＲ）インターフェースであり得る。この例におけるコントローラ１０２はまた、メディア管理層１３７と、バックエンドモジュール１１０の全体的な動作を制御するフラッシュ制御層１３２と、を備える。

データ記憶デバイス１００はまた、外部電気インターフェース、外部ＲＡＭ、抵抗器、コンデンサ、又はコントローラ１０２とインターフェース接続し得る他の構成要素などの他のディスクリート構成要素１４０を含む。代替の実施形態では、物理層インターフェース１２２、ＲＡＩＤモジュール１２８、メディア管理層１３８、及びバッファ管理／バスコントローラのうちの１つ以上は、コントローラ１０２に必要ではない任意選択的な構成要素である。

図２Ｂは、不揮発性メモリダイ１０４の構成要素をより詳細に例解するブロック図である。不揮発性メモリダイ１０４は、周辺回路１４１及び不揮発性メモリアレイ１４２を含む。不揮発性メモリアレイ１４２は、データを記憶するために使用される不揮発性メモリセルを含む。不揮発性メモリセルは、二次元及び／又は三次元構成のＲｅＲＡＭ、ＭＲＡＭ、ＰＣＭ、ＮＡＮＤフラッシュメモリセル及び／又はＮＯＲフラッシュメモリセルを含む任意の好適な不揮発性メモリセルであり得る。不揮発性メモリダイ１０４は、データ及びアドレスデコーダ１４８、１５０をキャッシュするデータキャッシュ１５６を更に含む。この例における周辺回路１４１は、コントローラ１０２にステータス情報を提供するステートマシン１５２を含む。周辺回路１４１はまた、個々に又は組み合わせて、本明細書において説明され、フローチャートに例解される機能を含むが、それらに限定されない、ある機能を実行するように構成される、１つ以上の構成要素を備えることができる。例えば、図２Ｂに示されるように、メモリダイ１０４は、１つ以上の非一時的メモリ１６９に記憶された、メモリアレイ１４２に記憶された、又はメモリダイ１０４の外部に記憶されたコンピュータ可読プログラムコードを実行するように個々に又は組み合わせて構成された１つ以上のプロセッサ１６８を備えることができる。別の例として、１つ以上の構成要素は、限定はしないが、論理ゲート、スイッチ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理コントローラ、及び組み込みマイクロコントローラなどの回路を含むことができる。

コントローラ１０２内の１つ以上のプロセッサ１３８（又は、より一般的には、構成要素）及びメモリダイ１０４内の１つ以上のプロセッサ１６８（又は、より一般的には、構成要素）に加えて、又はその代わりに、データ記憶デバイス１００は、１つ以上のプロセッサ（又は、より一般的には、構成要素）の別のセットを備えることができる。一般に、データ記憶デバイス１００内の１つ以上のプロセッサ（又は、より一般的には、構成要素）は、それらがどこに位置していても、またどれだけ多くが存在していても、個々に又は組み合わせて、本明細書で説明され、フローチャートに例解される機能を含むが、これらに限定されない、様々な機能を実行するように構成され得る。例えば、１つ以上のプロセッサ（又は構成要素）は、コントローラ１０２、メモリデバイス１０４、及び／又はデータ記憶デバイス１００内の他の場所にあることができる。また、異なる機能は、異なるプロセッサ（又は構成要素）又はプロセッサ（又は構成要素）の組み合わせを使用して実行することができる。更に、機能を実行するための手段は、１つ以上の構成要素（例えば、上で説明されるプロセッサ又は他の構成要素）を備えるコントローラを用いて実装され得る。

再び図２Ａに戻ると、フラッシュ制御層１３２（本明細書ではフラッシュ変換層（flash translation layer、ＦＴＬ）と称される）は、フラッシュエラーを処理し、ホストとインターフェース接続する。特に、ファームウェア内のアルゴリズムであり得るＦＴＬは、メモリ管理の内部を担当し、ホストからの書き込みをメモリ１０４への書き込みに変換する。ＦＴＬは、メモリ１０４が限られた耐久性を有し得、複数のページのみに書き込まれ得、及び／又はブロックとして消去されない限り書き込まれ得ないため、必要とされ得る。ＦＴＬは、ホストには見えない可能性があるメモリ１０４のこれらの潜在的な制限を理解する。したがって、ＦＴＬは、ホストからの書き込みをメモリ１０４への書き込みに変換することを試みる。

ＦＴＬは、論理－物理アドレス（logical-to-physical address、Ｌ２Ｐ）マップ（本明細書ではテーブル又はデータ構造と称されることもある）と、割り振られたキャッシュメモリと、を含み得る。このようにして、ＦＴＬは、ホストからの論理ブロックアドレス（「logical block address、ＬＢＡ」）をメモリ１０４内の物理アドレスに変換する。ＦＴＬは、限定はしないが、（突然の電力損失の場合にＦＴＬのデータ構造が回復され得るように）電源オフ回復、及び（メモリブロックにわたる摩耗が、故障のより大きな可能性をもたらすことになるあるブロックの過度の摩耗を防止するために均一であるように）ウェアレベリングなどの他の特徴を含むことができる。

再び図面を参照すると、図３は、一実施形態のホスト３００及びデータ記憶デバイス１００のブロック図である。ホスト３００は、コンピュータ、携帯電話、タブレット、ウェアラブルデバイス、デジタルビデオレコーダ、監視システムなどを含むが、それらに限定されない、任意の好適な形態を採ることができる。本実施形態におけるホスト３００（ここでは、コンピューティングデバイス）は、１つ以上のプロセッサ３３０と、１つ以上のメモリ３４０と、を備える。一実施形態では、１つ以上のメモリ３４０に記憶されたコンピュータ可読プログラムコードは、ホスト３００によって実行されるものとして本明細書で説明される動作を実行するように１つ以上のプロセッサ３３０を構成する。したがって、ホスト３００によって実行されるアクションは、本明細書では、ホスト３００上で実行されるアプリケーション（コンピュータ可読プログラムコード）によって実行されると称されることがある。例えば、ホスト３００は、データ記憶デバイスのメモリ１０４に記憶するために、データ記憶デバイス１００にデータ（例えば、最初にホストのメモリ３４０に記憶された）を送信するように構成することができる。

上で言及されるように、ＮＡＮＤプロセスの縮小及び三次元積層によってもたらされる主な課題のうちの１つは、プロセスの均一性を維持することである。加えて、データ記憶デバイスは、広範囲の動作条件（異なるプログラム／消去サイクル、保持時間、及び温度など）をサポートする必要があり得、これは、異なる動作条件にわたるメモリダイ、ブロック、及びページ間の変動性の増加につながり得る。これらの変動に起因して、いくつかのデータ記憶デバイス内のメモリページを読み出すために使用される読み出し閾値（ＲＴ）は、固定されず、特に、あまり成熟していない新しいメモリノードに関して、物理的場所及び動作条件の関数として有意に変化することができる。

不正確な読み出し閾値を用いた読み出しは、より高いビット誤り率（bit error rate、ＢＥＲ）につながることがあり、これは、復号失敗に起因して性能及びサービス品質（quality of service、ＱｏＳ）を劣化させることがあり、これは、性能における遅延及びしゃっくりを引き起こすことがある高レイテンシ回復フローを呼び出すことを必要とすることがある。最適な読み出し閾値を維持するという課題は、サービス品質要件が非常に厳しいエンタープライズメモリシステムにとって、並びに動作条件の必要とされる範囲が広く、条件変化（例えば、温度）の頻度が高くなり得るモバイル、モノのインターネット（internet of things、ＩｏＴ）、及び自動車メモリシステムにとって、特に重要であり得る。この問題は、新しい、あまり成熟していないメモリノードへの移行中には更に困難である。

ＢＥＲ推定スキャン（BER estimation scan、ＢＥＳ）及び谷探索（valley search、ＶＳ）など、読み出し閾値較正のための現在の解決策は、特定のワード線の読み出し閾値を最適化することを目的とした高レイテンシ動作であり、これは、データの復号に失敗した場合のまれな読み出し回復フローには良好であるが、頻繁な読み出し閾値変更の場合の頻繁な動作には好適ではない場合がある。したがって、この問題に対処するために、フラッシュメモリシステムは、ホストが読み出しコマンドを発行するときに適切な読み出し閾値が使用されることを確実にするために、メンテナンスプロセスを介してバックグラウンドで読み出し閾値の変化を追跡しようとする読み出し閾値管理スキームを実装することができる。

１つのアプローチは、同じ条件を共有するブロックのグループごとに読み出し閾値を追跡することである。より具体的には、ほぼ同じ時間及び温度で書き込まれるブロックは、時間及び温度（time and temperature、ＴＴ）グループにグループ化される。読み出し閾値は、各時間－温度グループに対して追跡され、通常、グループ内のブロックからのいくつかの代表的なワード線で取得される。ホストが読み出し動作を実行するとき、読み出しブロックに対応する時間－温度グループに関連付けられた読み出し閾値が使用され、特定の読み出しワード線による読み出し閾値への追加の適応が、事前に較正されたワード線ゾーニングテーブルに基づいて実行される。

いくつかの読み出し閾値管理スキームは、頻繁に変化する条件及びメモリページ間の高い変動の下で、読み出し閾値を適切に追跡しない場合がある。この問題に対処するための様々な解決策が可能である。例えば、参照により本明細書に組み込まれる、２０２２年６月１３日に出願された米国特許出願第１７／８３８，４８１号は、時間及び温度グループ情報、温度情報、ビット誤り率（ＢＥＲ）情報、プログラム消去カウント（program-erase count、ＰＥＣ）情報、及び物理ページ位置を含む様々な利用可能な情報から最適な読み出し閾値を推論するためのシステム及び方法を具体的に含む、機械学習（machine learning、ＭＬ）予測モデルを適用する読み出し閾値較正方法を説明している。

別の例として、参照により本明細書に組み込まれる、２０２２年８月３０日に出願された米国特許出願第１７／８９９，０７３号、２０２３年７月１１日に出願された同第１８／２２０，３６３号、及び２０２３年９月５日に出願された同第１８／２４２，０６１号は、読み出し閾値のより高速かつより正確な取得のための推論エンジンの実装形態を可能にする方法を説明している。そこに説明されている一実施形態では、バイナリツリーモデルを使用して、関連する補正データのサブセットのみを効率的に記憶する。更に、閾値較正を実行するためにメモリから直接読み出す必要はなく、したがって、ＢＥＳ／ＶＳベースの較正よりもはるかに高速である。バイナリツリーの独特の構造は、高速かつ低面積及び低電力の解決策を可能にする。

更に、参照により本明細書に組み込まれる、２０２４年５月８日に出願された米国特許出願第１８／６５８，０７４号は、ハードウェア実装形態を説明している。ハードウェア実装形態は、実装された予測モデルの複雑さに厳しい制限を課す可能性がある。したがって、上記の特許出願の参考文献において説明されているように、対称ツリーの効率的な予測モデルベースの集合を使用することができる。しかしながら、対称予測ツリーモデルは、入力特徴の複雑な非線形関数を記述することが可能であり得るが、離散的（非連続的）であるという固有の欠点を有し得る。ランダムフォレストモデルのこの特性は、有限数の潜在的な出力値のみを有するため、予測精度を制限する可能性がある。モデル性能に対するこの制限の影響は、ハードウェア要件がより厳しくなるにつれて増大し得る。

上で説明されるように、読み出し閾値選択は、機械学習技術に非常に好適であり得る複雑なタスクであり得る。したがって、人工知能ベースの読み出し閾値（artificial intelligence-based read threshold、ＡＲＴ）モードを使用して、レガシー読み出し閾値スキームを置き換えることができる。ＡＲＴの一実装形態は、複数の異なるタイプのモデルからリアルタイムで高精度かつ最小のレイテンシで推論することができるマルチモデル推論エンジンである。他の部分的な実装形態は、このアプローチのファームウェア派生物を含むことができる。

読み出し閾値を提供する予測モジュールを構築するための現在のアプローチは、１ロードモデルを含む。読み出し閾値の予測のためにＡＲＴモジュールを実装するハードウェアでのＲＡＭ割り当ては制限され得るため、全ての指定された条件及び要件をサポートするためのＲＡＭ空間の固有の不足がある。更に、最適な読み出しレベルを提供するようにＡＲＴモデルを訓練するために収集されたデータセットは、異なる条件に対してその表現を折衷する方法で特徴空間をサンプリングすることができる。例えば、１つのアプローチは、データ記憶デバイス１００の異なる条件（例えば、寿命初期（beginning of life、ＢＯＬ）、寿命中期（middle of life、ＭＯＬ）、及び寿命末期（end of life、ＥＯＬ））からデータベースを収集することを含むことができる。生成されたモデルは、これらの条件の間の折衷点であり得る（例えば、限定されたモデルＲＡＭサイズ、並びにデータセットへの限定された焦点に起因する）。更に、全ての異なる動作点に対して読み出し閾値を一度に最適化することが望ましい場合がある。しかしながら、最適化された動作点のための明確な基準がないことがある（すなわち、同じ閾値が、頻繁な低ビット誤り率（ＢＥＲ）の場合（例えば、０～２シグマ）、並びにまれな高ＢＥＲの場合（例えば、４～５シグマ）の両方に適合することができる）。

したがって、読み出し閾値予測モデルは、割り当てられた揮発性メモリ（例えば、ＲＡＭ）サイズによって、並びに様々なデバイス条件及び要件をカバーすると想定される多様なデータセットによって制限され得る。ある条件の読み出し閾値を最適化すること、及び／又はセル集団のある部分（低／中央値／高シグマ）を最適化することを目的としたモデルの性能は、従来のアプローチにおける折衷型オールインワンモデルによって達成される性能を改善することができる。更に、モデルのために割り当てられたＲＡＭサイズを増加させることなく、その結果、専用ハードウェアモジュールのサイズ及びコストを増加させることなく、この目標を達成する方法を見つける必要がある。すなわち、割り当てられたＲＡＭサイズ及びコストバジェットを超えることなく、各々が特定のユースケース、条件、及び要件に焦点を合わせることができる、異なる読み出し閾値予測モデルを使用することを可能にすることが有益であり得る。

一実施形態では、専用ＲＡＭ容量を増加させることなく、特定の条件及び／又は要件に対して最良の性能を提供するように適合された可撓性読み出し閾値予測のためのマルチモデルシステムが提供される。この実施形態では、かかる予測モデルの複数のフレーバーが（例えば、データ記憶デバイス１００のメモリ１０４に、又はホストメモリバッファ（host memory buffer、ＨＭＢ）などのホストメモリに）記憶され、データ記憶デバイス１００のコントローラ１０２は、現在の条件及び要件に最も適切なモデルを選択する。選択は、現在の条件と同様の条件（すなわち、特徴範囲／値）の下で訓練されたモデルに従うことができる。

１つの例示的な実装形態では、読み出し閾値に対する複数の予測モデルが記憶され、各モデルは、異なる条件／動作点に対して最適化される。現在の状況に応じて最適なモデルを使用することができる。また、現在の条件／動作点に最も類似したモデルタイプを、最も適切なモデルに置き換えるための予備段階として使用することができる。（同様の条件は、所与のモデルが訓練された条件よりも現在の条件に近い条件を指すことができる。）追加の最適化を使用することができる。例えば、ホストメモリバッファ（ＨＭＢ）は、かかる読み出し閾値モデルのロードを加速するために選択的に使用することができる。また、現在のＢＥＲレベル及び／又はファームウェア要件に従って、（例えば、復号が失敗した場合の「ヒロイクス（heroics）」復号ステップとして）異なるサイズのモデルを使用することができる。更に、ＢＥＲ結果の改善が見られるまで、異なるモデルの機会主義的な試行を使用することができる。この特徴は、事前定義されたＢＥＲ閾値及び／又は復号レイテンシを超える場合に適用することができる。別の例では、ある期間の経過後に、コントローラ１０２は、モデルを機会主義的に置き換えて、より良好な閾値を達成することができるかどうかを確認しようとすることができる。

以下の段落は、例示的な実施形態を例解する。この例では、コントローラ１０２は、記憶されている特定条件集中モデルのうちの１つを選択する。かかる集中モデルは、例えば、以下の基準のうちの１つ以上に従うことができる：Ｐ／Ｅカウント→ＢＯＬ／ＭＯＬ／ＥＯＬ集中モデル、タイムプールインデックスごとのモデル、読み出し／書き込み典型的温度ごとのモデル（例えば、異なるサーバファームは、様々な要件及び制限に起因して異なるベース温度で動作し得る）、及びシグマ領域ごとのモデル（例えば、頻繁に非常に低いＢＥＲの場合（例えば、０シグマ～５０％の場合）のための１つのモデル、中ＢＥＲの場合（例えば、２シグマ～２％の場合）のための別のモデル、まれな高ＢＥＲイベント（例えば、４シグマ～０．００３％以下のサンプル）のための別のモデル、及び信頼性モデルに対する性能モデル（例えば、第１のモデルは、全てのメインストリーム読み出しに使用され、一方、第２のモデルは、読み出しエラー処理（read error handling、ＲＥＨ）の第１のステップに使用される）。

再び図面を参照すると、図４及び図５は、これらの実施形態の２つの例示的な実装形態の方法のフローチャート４００、５００である。最初に図４を参照すると、図４は、デフォルトとして多条件モデルを使用するためのフローチャート４００である。図４に示されるように、コントローラ１０２は、一般的な（例えば、多目的）モデルから開始し（４１０）、性能を追跡する（４２０）。デフォルトの多目的モデルは、例えば、データ保持の有無にかかわらず、ＢＯＬ／ＭＯＬ／ＥＯＬなどを含む複数の条件／データセットにわたって訓練することができる。モデルは、例えば、中間のＢＥＲ範囲（例えば、シグマプロットにおける２つのシグマポイント）で最良の結果を提供するように調整することができる。これは、全ての条件及び動作点の折衷である「オールインモデル」と考えることができる。性能は、事前定義された期間において追跡することができる。次いで、コントローラ１０２は、平均ビット誤り率（ＢＥＲ）が閾値（threshold、ＴＨ）よりも大きいかどうかを判定する（４３０）。（代替の実施形態では、ＢＥＲを追跡する代わりに、又はそれに加えて、平均／最大レイテンシ（又は最適でない読み出し閾値を示す別の条件）を追跡することができる。）平均ＢＥＲが閾値よりも大きくない場合、本方法は４２０にループバックする。しかしながら、平均ＢＥＲが閾値よりも大きい場合、コントローラ１０２は、現在の条件に類似する条件の下で訓練されたモデル（例えば、最も類似するモデル）を識別する（４４０）。次いで、コントローラ１０２は、メモリ（ここでは、ホストメモリバッファであるが、データ記憶デバイス１００のメモリ１０４のような異なるメモリを使用することもできる）からその他のモデルをフェッチする（４５０）。新しいモデルの使用は、ＢＥＲを減少させるはずである。

ここで図５のフローチャート５００を参照すると、この方法は、寿命初期（ＢＯＬ）モデルから開始し（５１０）、書き込み／消去（write/erase、Ｗ／Ｅ）サイクルをカウントする（５２０）。コントローラ１０２は、Ｗ／Ｅサイクルの数が現在の条件閾値（ＴＨ）よりも大きいかどうかを判定する（５３０）。そうである場合、コントローラ１０２は、メモリから次の条件モデルをフェッチする（５４０）。モデルは、事前定義された順序（例えば、ＢＯＬ、次いでＭＯＬ、次いでＥＯＬ）で更新することができる。

現在の条件／動作点に最も類似するモデルタイプの識別は、任意の好適な方法で行うことができる。例えば、コントローラ１０２は、各モデルについて、典型的な特徴数／範囲をヘッダとして（例えば、専用バッファ内に）保持し、現在の関連する特徴と全ての任意選択的なモデルのヘッダとの間の類似性スコアを計算することができる。次いで、コントローラ１０２は、最も高い類似性スコアを有するモデルを選択することができる。関連する特徴は、読み出し温度、Ｐ／Ｅサイクル、ＤＲ量子化、及び他の物理的条件を含むことができるが、これらに限定されない。例えば、類似性スコアは、プログラム／消去サイクルの数及び／又は読み出し温度（例えば、係数１^＊（現在のＰＥ－Ｃｙｃｌｅ－Ｍｏｄｅｌ－ｉのＰＥ－Ｃｙｃｌｅ）＋係数２^＊（現在のＲｅａｄ－Ｔｅｍｐ－Ｍｏｄｅｌ－ｉのＲｅａｄ－ｔｅｍｐ））に基づき得る。

コントローラ１０２はまた、機会主義的に複数のモデルを適用しようとし、現在のデータ（及び条件）について最も低いＢＥＲを生成するものを選択することができる。このオプションは、モデルのためのメタデータを保持することを必要としないが、オーバーヘッドを有し得る（したがって、ヒロイクス復号モードとして、又はアイドル時間に、又は低ワークロードの期間中にのみ適用され得る）。

コントローラ１０２は、事前定義された期間にわたって複数のサンプルにわたって上記の２つの段落で説明した方法によって生成されたスコアを平均し、それが経過したときに最良のモデルを選択することができる。

図６は、モデルが特定の条件データセット（ここでは、ＥＯＬ）に対して計算された場合の予測された読み出し閾値のＢＥＲシグマプロット分布対予測モデルが一般的な条件データセット（ＢＯＬ、ＭＯＬ、ＥＯＬを含む）に対して調整された予測のグラフである。この図は、最適なＢＥＳベースの読み出し閾値、参照、及び１２個のツリーの２つのＡＲＴモデルを示す。このグラフから分かるように、ＡＲＴは、機械学習されていない参照よりも優れており、現在の条件に対して専用モデルを使用することは、包括的モデルに対して優れた結果を提供する。

これらの実施形態に関連するいくつかの利点がある。例えば、読み出し閾値の専用予測モデルを使用することは、ハードウェア、コスト、及び計算リソース（例えば、ファームウェアオーバーヘッド）を拡大することなく、低減されたＢＥＲを生成する改善された閾値を提供することができる。より良好な読み出し閾値は、改善されたスループット、サービス品質、及び電力消費（例えば、より短い復号持続時間）に変換することができ、これは、ほとんどの製品ライン記憶デバイス動作にとって非常に重要であり得、エンドユーザ要件にとって重要であり得る。

最後に、上で言及されるように、任意の好適なタイプのメモリを使用することができる。半導体メモリデバイスは、ダイナミックランダムアクセスメモリ（「dynamic random access memory、ＤＲＡＭ」）又はスタティックランダムアクセスメモリ（「static random access memory、ＳＲＡＭ」）デバイスなどの揮発性メモリデバイス、抵抗変化型ランダムアクセスメモリ（「ＲｅＲＡＭ」）、電気的消去可能プログラマブル読み出し専用メモリ（「electrically erasable programmable read only memory、ＥＥＰＲＯＭ」）、フラッシュメモリ（ＥＥＰＲＯＭのサブセットとみなすこともできる）、強誘電体ランダムアクセスメモリ（「ferroelectric random access memory、ＦＲＡＭ」）、及び磁気抵抗ランダムアクセスメモリ（「ＭＲＡＭ」）などの不揮発性メモリデバイス、並びに情報を記憶することが可能な他の半導体要素を含む。各タイプのメモリデバイスは、異なる構成を有し得る。例えば、フラッシュメモリデバイスは、ＮＡＮＤ又はＮＯＲ構成で構成され得る。

メモリデバイスは、任意の組み合わせで、受動要素及び／又は能動要素から形成することができる。非限定的な例として、受動半導体メモリ要素は、ＲｅＲＡＭデバイス要素を含み、ＲｅＲＡＭデバイス要素は、いくつかの実施形態では、アンチヒューズ、相変化材料などの抵抗率スイッチング記憶要素、及び任意選択的にダイオードなどのステアリング要素を含む。更に、非限定的な例として、能動半導体メモリ要素は、ＥＥＰＲＯＭ及びフラッシュメモリデバイス要素を含み、いくつかの実施形態では、フローティングゲート、導電性ナノ粒子、又は電荷蓄積誘電体材料などの電荷蓄積領域を含む要素を含む。

複数のメモリ要素は、それらが直列に接続されるように、又は各要素が個々にアクセス可能であるように構成され得る。非限定的な例として、ＮＡＮＤ構成のフラッシュメモリデバイス（ＮＡＮＤメモリ）は、典型的には、直列に接続されたメモリ要素を含む。ＮＡＮＤメモリアレイは、アレイがメモリの複数のストリングから構成されるように構成され得、ストリングは、単一のビット線を共有し、グループとしてアクセスされる複数のメモリ要素から構成される。代替的に、メモリ要素は、各要素が個々にアクセス可能であるように構成され得る（例えば、ＮＯＲメモリアレイ）。ＮＡＮＤ及びＮＯＲメモリ構成は例であり、メモリ要素は他の方法で構成され得る。

基板内及び／又は基板上に位置する半導体メモリ要素は、二次元メモリ構造又は三次元メモリ構造など、二次元又は三次元に配置され得る。

二次元メモリ構造では、半導体メモリ要素は、単一の平面又は単一のメモリデバイスレベルに配置される。典型的には、二次元メモリ構造では、メモリ要素は、メモリ要素を支持する基板の主面に実質的に平行に延在する平面（例えば、ｘ－ｚ方向平面）に配置される。基板は、その上に又はその中にメモリ要素の層が形成されるウェハであり得るか、又は、メモリ要素が形成された後にメモリ要素に取り付けられるキャリア基板であり得る。非限定的な例として、基板は、シリコンなどの半導体を含み得る。

メモリ要素は、単一のメモリデバイスレベルにおいて、複数の行及び／又は列などの順序付けられたアレイで配置され得る。しかしながら、メモリ要素は、不規則又は非直交構成で配列され得る。メモリ要素は各々、ビット線及びワード線などの２つ以上の電極又はコンタクト線を有し得る。

三次元メモリアレイは、メモリ要素が複数の平面又は複数のメモリデバイスレベルを占有するように配置され、それにより、三次元（すなわち、ｘ、ｙ及びｚ方向、ここで、ｙ方向は基板の主表面に対して実質的に垂直であり、ｘ及びｚ方向は基板の主表面に対して実質的に平行である）の構造を形成する。

非限定的な例として、三次元メモリ構造は、複数の二次元メモリデバイスレベルのスタックとして垂直に配置され得る。別の非限定的な例として、三次元メモリアレイは、各列が各列内に複数のメモリ要素を有する複数の垂直列（例えば、基板の主面に対して実質的に垂直に、すなわち、ｙ方向に延在する列）として配置され得る。列は、二次元構成、例えば、ｘ－ｚ平面に配置され得、複数の垂直に積み重ねられたメモリ平面上に要素を有するメモリ要素の三次元配置をもたらす。三次元のメモリ要素の他の構成も、三次元メモリアレイを構成することができる。

非限定的な例として、三次元ＮＡＮＤメモリアレイでは、メモリ要素は、単一の水平（例えば、ｘ－ｚ）メモリデバイスレベル内でＮＡＮＤストリングを形成するために一緒に結合され得る。代替的に、メモリ要素は、複数の水平メモリデバイスレベルにわたって横断する垂直ＮＡＮＤストリングを形成するために一緒に結合され得る。いくつかのＮＡＮＤストリングが単一のメモリレベル内にメモリ要素を含み、他のストリングが複数のメモリレベルにまたがるメモリ要素を含む、他の三次元構成を想定することができる。三次元メモリアレイはまた、ＮＯＲ構成及びＲｅＲＡＭ構成で設計され得る。

典型的には、モノリシック三次元メモリアレイでは、１つ以上のメモリデバイスレベルが単一の基板の上方に形成される。任意選択的に、モノリシック三次元メモリアレイはまた、少なくとも部分的に単一の基板内に１つ以上のメモリ層を有し得る。非限定的な例として、基板は、シリコンなどの半導体を含み得る。モノリシック三次元アレイでは、アレイの各メモリデバイスレベルを構成する層は、典型的には、アレイの下にあるメモリデバイスレベルの層上に形成される。しかしながら、モノリシック三次元メモリアレイの隣接するメモリデバイスレベルの層は、共有され得るか、又はメモリデバイスレベル間に介在層を有し得る。

この場合も、二次元アレイは、別個に形成され得、次いで、一緒にパッケージングされて、複数のメモリ層を有する非モノリシックメモリデバイスを形成し得る。例えば、非モノリシック積層メモリは、別個の基板上にメモリレベルを形成し、次いで、メモリレベルを互いの上に積層することによって構築することができる。基板は、積層前にメモリデバイスレベルから薄化又は除去され得るが、メモリデバイスレベルは最初に別個の基板上に形成されるため、結果として得られるメモリアレイは、モノリシック三次元メモリアレイではない。更に、複数の二次元メモリアレイ又は三次元メモリアレイ（モノリシック又は非モノリシック）は、別個のチップ上に形成され、次いで、一緒にパッケージングされて、積層チップメモリデバイスを形成し得る。

関連回路は、典型的には、メモリ要素の動作及びメモリ要素との通信のために必要とされる。非限定的な例として、メモリデバイスは、プログラミング及び読み出しなどの機能を達成するために、メモリ要素を制御及び駆動するために使用される回路を有し得る。この関連回路は、メモリ要素と同じ基板上及び／又は別個の基板上にあり得る。例えば、メモリ読み出し－書き込み動作のためのコントローラは、別個のコントローラチップ上及び／又はメモリ要素と同じ基板上に位置し得る。

当業者は、本発明が、説明された二次元及び三次元構造に限定されず、本明細書において説明され、当業者によって理解されるように、本発明の趣旨及び範囲内の全ての関連メモリ構造を網羅することを認識するであろう。

上述の詳細な説明は、本発明の定義としてではなく、本発明が採ることができる選択された形態の例解として理解されることが意図される。特許請求される本発明の範囲を定義することが意図されるのは、全ての均等物を含む以下の特許請求の範囲のみである。最後に、本明細書において説明される実施形態のうちのいずれかの任意の態様は、単独で、又は互いに組み合わせて使用することができることに留意されたい。

Claims (15)

1. データ記憶デバイスであって、
   メモリと、
   １つ以上のプロセッサと、を備え、前記１つ以上のプロセッサは、個々に又は組み合わせて、
   複数の条件で訓練されたモデルを使用して、読み出し閾値を生成し、
   前記読み出し閾値を使用することから生じるパラメータを追跡して、前記メモリを読み出し、
   前記パラメータの値が閾値を超えることに応じて、
   前記データ記憶デバイスの現在の条件と類似する条件下で訓練された異なるモデルを使用して、新しい読み出し閾値を生成し、
   前記新たな読み出し閾値を使用して、前記メモリを読み出すように構成されており、
   前記異なるモデルは、複数の異なるモデルの中で最も高い条件類似性スコアを有するために、前記複数の異なるモデルから選択され、前記複数の異なるモデルの各々は、異なる条件下で訓練され、
   前記１つ以上のプロセッサは、個々に又は組み合わせて、
   ある期間にわたって前記複数の異なるモデルのそれぞれにおいて生成された条件類似性スコアを平均し、
   前記複数の異なるモデルのそれぞれの平均した条件類似性スコアに基づいて前記ある期間の経過後に前記最も高い条件類似性スコアを有する前記異なるモデルを選択して使用する、ように更に構成されている、データ記憶デバイス。
2. 前記パラメータは、ビット誤り率を含む、請求項１に記載のデータ記憶デバイス。
3. 前記パラメータは、プログラムレイテンシ、電力消費、失敗ビットカウント、シンドローム重み値、及び／又は高復号モードのアクティブ化を含む、請求項１に記載のデータ記憶デバイス。
4. 前記複数の異なるモデルは、前記データ記憶デバイスの前記メモリに記憶される、請求項１に記載のデータ記憶デバイス。
5. 前記複数の異なるモデルは、ホスト内のホストメモリバッファに記憶される、請求項１に記載のデータ記憶デバイス。
6. 前記条件類似性スコアは、読み出し温度に基づく、請求項１に記載のデータ記憶デバイス。
7. 前記条件類似性スコアは、プログラム／消去サイクルの数及び／又は読み出し温度に基づく、請求項１に記載のデータ記憶デバイス。
8. 前記条件類似性スコアは、データ保持量子化に基づく、請求項１に記載のデータ記憶デバイス。
9. 前記複数の条件は、寿命初期条件、寿命中期条件、寿命末期条件のうちの少なくとも２つを含む、請求項１に記載のデータ記憶デバイス。
10. 前記１つ以上のプロセッサは、個々に又は組み合わせて、前記パラメータの異なる値に対して異なるサイズのモデルを使用するように、及び／又は高いビット誤り率、高い失敗ビットカウント、及び／又はプログラム－消去サイクル値の以前の指示に従ってモデルのサイズを増加させるように更に構成されている、請求項１に記載のデータ記憶デバイス。
11. 前記１つ以上のプロセッサは、個々に又は組み合わせて、前記パラメータの前記値が前記閾値を超えなくなるまで、前記異なるモデルを使用するように更に構成されている、請求項１に記載のデータ記憶デバイス。
12. 前記メモリは、三次元メモリを含む、請求項１に記載のデータ記憶デバイス。
13. 方法であって、メモリを備えるデータ記憶デバイスにおいて、
    複数の条件で訓練されたモデルを使用して、読み出し閾値を生成することと、
    前記読み出し閾値を使用することから生じるパラメータを追跡して、前記メモリを読み出すことと、
    前記パラメータの値が閾値を超えることに応じて、
    前記データ記憶デバイスの現在の条件と類似する条件下で訓練された異なるモデルを使用して、新しい読み出し閾値を生成することと、
    前記新たな読み出し閾値を使用して、前記メモリを読み出すことと、を含み、
    前記異なるモデルは、複数の異なるモデルの中で最も高い条件類似性スコアを有するために、前記複数の異なるモデルから選択され、前記複数の異なるモデルの各々は、異なる条件下で訓練され、
    前記データ記憶デバイスの現在の条件と類似する条件下で訓練された異なるモデルを使用することは、
    ある期間にわたって前記複数の異なるモデルのそれぞれにおいて生成された条件類似性スコアを平均し、
    前記複数の異なるモデルのそれぞれの平均した条件類似性スコアに基づいて前記ある期間の経過後に前記最も高い条件類似性スコアを有する前記異なるモデルを選択して使用する、ことを含む、方法。
14. 前記メモリは、三次元メモリを含む、請求項１３に記載の方法。
15. データ記憶デバイスであって、
    メモリと、
    複数の条件で訓練されたモデルを使用して、読み出し閾値を生成し、
    閾値を超えるビット誤り率又は読み出しレイテンシ値に応じて、前記データ記憶デバイスの現在の条件と類似する条件下で訓練された異なるモデルを使用して、新しい読み出し閾値を生成し、
    前記新たな読み出し閾値を使用して、前記メモリを読み出すための手段と、を備え、
    前記異なるモデルは、複数の異なるモデルの中で最も高い条件類似性スコアを有するために、前記複数の異なるモデルから選択され、前記複数の異なるモデルの各々は、異なる条件下で訓練され、
    前記手段は、
    ある期間にわたって前記複数の異なるモデルのそれぞれにおいて生成された条件類似性スコアを平均し、
    前記複数の異なるモデルのそれぞれの平均した条件類似性スコアに基づいて前記ある期間の経過後に前記最も高い条件類似性スコアを有する前記異なるモデルを選択して使用する、ように更に構成されている、データ記憶デバイス。