JP7681663B2 - レベルシフタとこれを含む表示装置 - Google Patents

Description

本発明は、レベルシフタとこれを含む表示装置に関する。

フラットパネルディスプレイ（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ、ＦＰＤ）の駆動回路は、入力映像のピクセルデータを表示パネルのピクセルに書き込んで、ピクセルアレイ上に入力映像を再現する。このような表示装置の駆動回路は、データ信号をデータラインに供給するデータ駆動回路、ゲートパルスをゲートラインに供給するゲート駆動回路、データ駆動回路とゲート駆動回路の動作タイミングを制御するためのタイミングコントローラ（Ｔｉｍｉｎｇ ｃｏｎｔｒｏｌｌｅｒ）等を含む。

タイミングコントローラは、データ駆動回路とゲート駆動回路の出力を制御することができる。タイミングコントローラは、ゲート駆動回路を制御するクロック信号を発生する。レベルシフタ（ｌｅｖｅｌ ｓｈｉｆｔｅｒ）は、タイミングコントローラから入力されるクロックに応答して、ゲート駆動回路を駆動するためのシフトクロックを出力する。ゲート駆動回路は、レベルシフタからのシフトクロックが入力されるシフトレジスタを用いて、ゲートパルスを順次に出力する。

表示装置のＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）低減のための様々な研究が進行しつつある。レベルシフタの場合、レベルシフタの出力端にＥＭＩフィルタを追加したり、レベルシフタの出力端バッファのトランジスタのオン抵抗を調節するために、複数のトランジスタを並列に連結する方案が考慮されている。しかしながら、この方法は、レベルシフタの出力端に追加されたＥＭＩフィルタで消費電力が発生し、レベルシフタが内蔵されたＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のチップ（Ｃｈｉｐ）の大きさとコストが大きくなり得る。レベルシフタを構成するスイッチ素子のオン／オフタイミング間のデッドタイム（ｄｅａｄ ｔｉｍｅ）が存在する場合、デッドタイムの後に制御信号の電圧が急激に変わる際に生じる高調波とピーク電流によりＥＭＩ低減の効果が制限的である。

したがって、本発明の目的は、ＥＭＩを低減可能なレベルシフタとこれを含む表示装置を提供することにある。

本発明の課題は、以上で言及した課題に制限されず、言及していないさらなる課題は、以下の記載から当業者にとって明らかに理解されるであろう。

本発明の一実施例によるレベルシフタは、第１のゲート電圧が印加される第１の電源入力端子と、前記第１のゲート電圧よりも低い第２のゲート電圧が印加される第２の電源入力端子と、前記第１のゲート電圧よりも低く前記第２のゲート電圧よりも高い第３のゲート電圧が印加される第３の電源入力端子と、シフトクロックが出力される出力端子と、第１の制御信号のオン期間の電圧に応答して、前記第１の電源入力端子を前記出力端子に電気的に連結する第１のスイッチ素子と、第２の制御信号のオン期間の電圧に応答して、前記第２の電源入力端子を前記出力端子に電気的に連結する第２のスイッチ素子と、第３の制御信号のオン期間の電圧に応答して、前記第３の電源入力端子を前記出力端子に電気的に連結する第３のスイッチ素子と、を含む。前記第３の制御信号の第１のオン期間の一部が、前記第１の制御信号のオン期間の一部と重畳する。前記第３の制御信号の第２のオン期間の一部が、前記第２の制御信号のオン期間の一部と重畳する。

前記第３の制御信号の第１のオン期間は、前記第１の制御信号のオン期間及び前記第２の制御信号のオン期間と重畳しない第１の非重畳期間と、前記第１の制御信号のオン期間のうちで、パルスの立ち上がりエッジを含む一部期間と重畳する第１の重畳期間を含むことができる。前記第３の制御信号の第２のオン期間は、前記第１の制御信号のオン期間及び前記第２の制御信号のオン期間と重畳しない第２の非重畳期間と、前記第２の制御信号のオン期間のうちで、パルスの立ち上がりエッジを含む一部期間と重畳する第２の重畳期間と、を含み得る。

前記第１の重畳期間の間、前記第１の電源入力端子と前記出力端子との間に電流が流れるとともに、前記第３の電源入力端子と前記出力端子との間に電流が流れることができる。前記第２の重畳期間の間、前記第２の電源入力端子と前記出力端子との間に電流が流れるとともに、前記第３の電源入力端子と前記第２の電源入力端子との間に電流が流れることができる。

前記レベルシフタは、第１の入力クロックと、前記第１の入力クロックに対して同一の周波数と位相差を有する第２の入力クロックとが入力され、前記第１の制御信号、前記第２の制御信号、及び前記第３の制御信号を出力する制御部、をさらに含み得る。

前記第１の重畳期間と前記第２の重畳期間のそれぞれは、前記第１の入力クロック及び前記第２の入力クロックと重畳しないこともあり得る。

前記第１の重畳期間と前記第２の重畳期間の間、前記第３のゲート電圧が印加される電源配線に電流が流れ、前記第１の入力クロックと前記第２の入力クロックのパルスが入力されないことがあり得る。

前記第１の非重畳期間と前記第２の非重畳期間のそれぞれは、前記第１の制御信号のオン期間及び前記第２の制御信号のオン期間と重畳しないことがあり得る。

前記第１の制御信号のオン期間は、前記第１の重畳期間と、前記第２の制御信号のオン期間と、第３の制御信号の第１及び第２のオン期間と重畳しない第３の非重畳期間と、を含み得る。前記第２の制御信号のオン期間は、前記第２の重畳期間と、前記第２の制御信号のオン期間と、前記第３の制御信号の第１及び第２のオン期間と重畳しない第４の非重畳期間とを含むことができる。

本発明の一実施例による表示装置は、複数のデータライン、複数のゲートライン、及び複数のピクセルが配置された表示パネルと、前記データラインに印加されるデータ信号を出力するデータ駆動部と、前記レベルシフタからシフトクロックが入力されて、ゲートパルスを前記ゲートラインに供給するゲート駆動部とを含む。

本発明の他の実施例による表示装置は、複数のデータライン、複数のゲートライン、及び複数のピクセルが配置された表示パネルと、前記データラインに印加されるデータ信号を出力するデータ駆動部と、シフトクロックが入力されてゲートパルスを前記ゲートラインに供給するゲート駆動部と、第１のゲート電圧、前記第１のゲート電圧よりも低い第２のゲート電圧、及び前記第１のゲート電圧と前記第２のゲート電圧との間の電圧レベルを持つ第３のゲート電圧を出力する電源部と、第１の入力クロック、前記第１の入力クロックに対して同一の周波数と異なる位相を持つ第２の入力クロック、前記第１のゲート電圧、前記第２のゲート電圧、及び前記第３のゲート電圧が入力され前記シフトクロックを出力するレベルシフタとを含む。前記第１の入力クロックのパルスと前記第２の入力クロックのパルスが無い少なくとも一部時間の間、前記電源部と前記レベルシフタとの間に連結された電源配線のうちで、前記第３のゲート電圧が印加される電源配線に電流が流れる。

本発明によれば、ゲート駆動部に入力されるシフトクロックの立ち上がりエッジと立ち下がりエッジで互いに異なる電圧レベルを持つゲート電圧が短絡（Ｓｈｏｒｔ ｃｉｒｃｕｉｔ）する重畳期間を設定することで、スルーレート（Ｓｌｅｗ ｒａｔｅ）を下げてＥＭＩ特性を改善することができる。

本発明によれば、レベルシフタに入力されるゲート電圧をスイッチングするスイッチ素子を制御するための制御信号の一部を重畳させることで、制御信号のパルス間に存在するデッドタイム（ｄｅａｄ ｔｉｍｅ）を減らしてＥＭＩを低減することができる。

本発明の効果は以上で言及した効果に制限されず、言及していない更なる効果は、請求の範囲の記載から当業者にとって明確に理解できるであろう。

本発明の実施例による表示装置を示すブロック図である。 ピクセル回路の一例を示す回路図である。 本発明の一実施例によるレベルシフタが表示装置に適用される例を示す図である。 本発明の一実施例によるレベルシフタが表示装置に適用される例を示す図である。 本発明の一実施例によるレベルシフタが表示装置に適用される例を示す図である。 レベルシフタの構成を示すブロック図である。 レベルシフタの入出力信号を示す波形図である。 ゲート駆動部のシフトレジスタを概略的に示す回路図である。 図４に示されたクロック出力部を詳細に示す回路図である。 本発明の一実施例によるレベルシフタの駆動方法を示す波形図である。 本発明の一実施例による第３の制御信号生成回路を示す回路図である。 図９に示された第３の制御信号生成回路の入出力信号を示す波形図である。 本発明の他の実施例によるレベルシフタの駆動方法を示す波形図である。 本発明の一実施例による第３の制御信号生成回路を示す回路図である。 図１２に示された第３の制御信号生成回路の入出力信号を示す波形図である。

本発明の利点及び特徴、並びにそれらを達成する方法は、添付の図面と共に詳細に後述されている実施例を参照すれば明確になるであろう。本発明は、以下で開示する実施例に限定されるものではなく、互いに異なる様々な形態で具現されるものであり、単に実施例は、本発明の開示が完全になるようにし、本発明の属する技術分野において通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は請求項の範疇により定義されるだけである。

本発明の実施例を説明するための図面に開示された形状、大きさ、比率、角度、個数などは例示的なものであるから、本発明は図面に示された事項に限定されるものではない。明細書の全体に亘って、同一の参照符号は実質的に同一の構成要素を指し示す。また、本発明を説明するにあたり、関連する公知の技術についての具体的な説明が本発明の要旨を不要に濁らせると判断される場合、その詳細な説明を省略する。

本明細書上で言及された「備える／具備する」、「含む／包含する」、「有する／持つ」、「からなる」などが使用される場合、「～だけ／のみ」が用いられない以上、他の部分が追加され得る。構成要素を単数で表現した場合に、特別に明示的な記載事項がない限り、複数であると解釈され得る。

構成要素を解釈するにあたり、別途の明示的な記載がなくても、誤差範囲を含むものと解釈する。

「～上に」、「～の上部に」、「～の下部に」、「～の側方に」、「～連結又は結合（ｃｏｎｎｅｃｔ、ｃｏｕｐｌｅ）」、交差（ｃｒｏｓｓｉｎｇ、ｉｎｔｅｒｓｅｃｔｉｎｇ）などのように、２つの構成要素の間で位置関係と相互連結関係が説明される場合、「すぐに」又は「直接」のような言及がない限り、それらの構成要素の間に１つ以上の他の構成要素が介在され得る。

「～後に」、「～に引き続き」、「～の次に」、「～の前に」などで時間的な先後関係が説明される場合、「すぐに」又は「直接」が用いられない以上、時間軸上で連続的でないこともあり得る。

構成要素を区分するために第１、第２などが使用され得るが、これらの構成要素は構成要素の前に付いた序数や構成要素の名称によりその機能や構造が制限されない。特許請求の範囲は必須構成要素を中心として記載されるため、特許請求の範囲における構成要素の名称の前に付いた序数と、実施例における構成要素の名称の前に付いた序数とが一致しないこともあり得る。

以下の実施例は、部分的に又は全体的に互いに結合或いは組み合わせることが可能であり、技術的に様々な連動及び駆動が可能である。各実施例が互いに対して独立して実施することもでき、連関関係をもって一緒に実施することもできる。

本発明の表示装置において、表示パネル駆動回路、ピクセルアレイ、レベルシフタ等はトランジスタを含むことができる。トランジスタは、酸化物半導体を含むＯｘｉｄｅＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ、ＬＴＰＳ）を含むＬＴＰＳＴＦＴ等で具現され得る。

トランジスタは、ゲート（ｇａｔｅ）、ソース（ｓｏｕｒｃｅ）及びドレイン（ｄｒａｉｎ）を含む３電極素子である。ソースは、キャリア（ｃａｒｒｉｅｒ）をトランジスタに供給する電極である。トランジスタ内において、キャリアはソースから流れ出す。ドレインは、トランジスタからキャリアが外部へ出る電極である。トランジスタにおいて、キャリアの流れはソースからドレインへと流れる。ｎチャネルトランジスタの場合、キャリアが電子（ｅｌｅｃｔｒｏｎ）であるため、ソースからドレインへと電子が流れるように、ソース電圧がドレイン電圧よりも低い電圧を有する。ｎチャネルトランジスタにおいて、電流の方向はドレインからソース側へと流れる。ｐチャネルトランジスタの場合、キャリアが正孔（ｈｏｌｅ）であるため、ソースからドレインへと正孔が流れるように、ソース電圧がドレイン電圧よりも高い。ｐチャネルトランジスタにおいて、正孔がソースからドレイン側へと流れるため、電流がソースからドレイン側へと流れる。トランジスタのソースとドレインは、固定されたものではないことに注意すべきである。例えば、ソースとドレインは、印加電圧に応じて変更され得る。したがって、トランジスタのソースとドレインによって発明が制限されない。以下の説明では、トランジスタのソースとドレインを第１及び第２の電極であると称することにする。

本発明は、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤ）、有機発光表示装置（Ｏｒｇａｎｉｃ ＬｉｇｈｔＥＭＩｔｔｉｎｇ Ｄｉｓｐｌａｙ、ＯＬＥＤ Ｄｉｓｐｌａｙ）等、ピクセルを駆動するための集積回路と電源回路が必要である、如何なるフラットパネルディスプレイにも適用可能である。

以下、添付の図面を参照して、本発明の様々な実施例を詳細に説明する。

図１乃至図３ｃを参照すれば、本発明の実施例による表示装置は、表示パネル１００と、表示パネル駆動回路と、を含む。

表示パネル１００の画面は、入力映像のピクセルデータを表示するピクセルアレイＡＡを含む。ピクセルアレイＡＡのピクセルに、入力映像のピクセルデータが表示される。ピクセルアレイＡＡは、多数のデータラインＤＬ、データラインＤＬと交差する多数のゲートラインＧＬ、及びマトリックス状に配置されるピクセルを含む。ピクセルの配置形態は、マトリックス状の以外にも、同じ色を発光するピクセルを共有する形態、ストライプ状、ダイヤモンド状等、様々に形成されることができる。

ピクセルアレイＡＡの解像度がｎ＊ｍのとき、ピクセルアレイＡＡは、ｎ本のピクセルカラム（Ｃｏｌｕｍｎ）と、ピクセルカラムと交差するｍ本のピクセルラインＬ１～Ｌｍとを含む。ピクセルラインは、第１の方向Ｘに沿って配置されたピクセルを含む。ピクセルカラムは、第１の方向に沿って配置されたピクセルを含む。１水平期間１Ｈは、１フレーム期間をｍ本のピクセルラインＬ１～Ｌｍの本数で割った時間である。１水平期間１Ｈで、１ピクセルラインのピクセルにピクセルデータが書き込まれる。

ピクセルの各々は、色（カラー）の具現のために、２つ以上のサブピクセル１０１を含む。例えば、ピクセルの各々は、赤色サブピクセルと、緑色サブピクセルと、青色サブピクセルとに分けられ得る。ピクセルの各々は、白色サブピクセルをさらに含むこともできる。サブピクセル１０１の各々は、ピクセル回路を含む。ピクセル回路は、ピクセル電極、１つ以上のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、及びキャパシタを含む。ピクセル回路は、データラインＤＬとゲートラインＧＬに連結される。有機発光表示装置の場合、ピクセル回路は図２に示された回路で具現され得るが、これに限定されない。

図２を参照すれば、ピクセル回路は、発光素子ＥＬ、発光素子ＥＬに電流を供給する駆動素子ＤＴ、ゲートパルスＧＡＴＥに応答してデータ信号Ｖｄａｔａを駆動素子ＤＴのゲート電極に供給するスイッチ素子ＳＴ、及び駆動素子ＤＴのゲート電極とソース電極との間に連結されたキャパシタＣｓｔを含む。駆動素子ＤＴとスイッチ素子ＳＴは、ｎチャネルトランジスタで具現され得る。

ピクセル駆動電圧ＥＶＤＤが駆動素子ＤＴのドレイン電極に印加され得る。駆動素子ＤＴは、ゲート－ソース間電圧Ｖｇｓに応じて発光素子ＥＬへ電流を供給して発光素子ＥＬを駆動する。スイッチ素子ＳＴは、ゲートパルスＧＡＴＥのゲートハイ電圧ＶＧＨに応答してターンオンされ、ゲートロー電圧ＶＧＬに応じてターンオフされる。発光素子ＥＬは、アノード電極とカソード電極との間の順方向電圧が閾値電圧以上であるときにターンオンされて発光する。発光素子ＥＬのカソード電極には、ピクセル駆動電圧ＥＶＤＤよりも低いピクセル基底電圧ＥＶＳＳが印加される。キャパシタＣｓｔは、駆動素子ＤＴのゲート電極とソース電極との間に連結され、駆動素子ＤＴのゲート－ソース間電圧Ｖｇｓを維持する。

発光素子ＥＬは、アノードとカソードとの間に形成された有機化合物層を含むＯＬＥＤで具現され得る。有機化合物層は、正孔注入層（Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ）ＨＩＬ、正孔輸送層（Ｈｏｌｅ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ）ＨＴＬ、発光層（ＬｉｇｈｔＥＭＩｔｔｉｎｇ ｌａｙｅｒ）ＥＭＬ、電子輸送層（Ｅｌｅｃｔｒｏｎ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ）ＥＴＬ及び電子注入層（Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ）ＥＩＬを含み得るが、これに限定されない。ＯＬＥＤのアノード電極とカソード電極へ電圧が印加されると、正孔輸送層ＨＴＬを通過した正孔と電子輸送層ＥＴＬを通過した電子とが発光層ＥＭＬへ移動されて励起子を形成し、発光層ＥＭＬから可視光が放出される。発光素子に用いられるＯＬＥＤは、複数の発光層が積層されたタンデム（Ｔａｎｄｅｍ）構造であり得る。タンデム構造のＯＬＥＤは、ピクセルの輝度と寿命を向上させることができる。

表示パネルの製造工程でもたらされる工程のばらつきと素子特性のばらつきのため、ピクセルの間には駆動素子ＤＴの電気的特性で違いがあり得る。このような駆動素子ＤＴの電気的特性の違いは、ピクセルの駆動時間が経過するにつれてさらに大きくなり得る。ピクセル間での駆動素子の電気的特性のばらつきを補償するために、サブピクセルそれぞれのピクセル回路に内部補償回路が含まれるか、外部補償回路が連結され得る。

表示パネル１００上にタッチセンサが配置されてタッチスクリーン（ｔｏｕｃｈ ｓｃｒｅｅｎ）が構成され得る。タッチ入力は、別途のタッチセンサを用いてセンシングされるか、ピクセルを通じてセンシングされ得る。タッチセンサは、オンセルタイプ（Ｏｎ－ｃｅｌｌ ｔｙｐｅ）又はアドオンタイプ（Ａｄｄ ｏｎ ｔｙｐｅ）で表示パネルの画面上に配置されるか、ピクセルアレイに内蔵されるインセルタイプ（Ｉｎ－ｃｅｌｌ ｔｙｐｅ）のタッチセンサで構成され得る。

図１において、表示パネル駆動回路は、タイミングコントローラ１３０の制御下で、入力映像のデータを表示パネル１００のピクセルに書き込む。表示パネル駆動回路は、データ駆動部１１０と、ゲート駆動部１２０とを含む。表示装置は、データ駆動部１１０及びゲート駆動部１２０の動作タイミングを制御し、データ駆動部１１０へ入力映像のピクセルデータを伝送するタイミングコントローラ１３０と、タイミングコントローラ１３０とゲート駆動部１２０との間に連結されたレベルシフタ１４０と、電源部４００等をさらに含む。

データ駆動部１１０は、毎フレームごとにタイミングコントローラ１３０からデジタル信号で受信される入力映像のピクセルデータを、アナログガンマ補償電圧に変換して、データ信号Ｖｄａｔａ１～Ｖｄａｔａ３を出力する。図１において円の中に示されたように、データ駆動部１１０から出力されたデータ信号（Ｖｄａｔａ１～Ｖｄａｔａ３）は、対応するデータラインＤＬ１～ＤＬ３に供給される。データ駆動部１１０は、デジタル信号に入力されたピクセルデータをアナログガンマ補償電圧に変換するデジタル－アナログコンバータ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ、以下で「ＤＡＣ」という。）を用いて、データ信号Ｖｄａｔａ１～Ｖｄａｔａ３を出力する。データ駆動部１１０は、図３ａ乃至図３ｃに示されたソースドライブＩＣ１１０ａに集積されることができる。ソースドライブＩＣ１１０ａは、柔軟なフィルム１１０ｂ上に実装され、ＣＯＦ（Ｃｈｉｐ ｏｎ ｆｉｌｍ）ボンディング工程において、ソースＰＣＢ１５２、１５３と表示パネル１００との間に連結され得る。ソースドライブＩＣ１１０ａのそれぞれには、タッチセンサを駆動するためのタッチセンサ駆動部が内蔵され得る。

表示パネル駆動回路は、データ駆動部１１０とデータラインＤＬとの間に配置されたデマルチプレクサアレイ１１２、をさらに含むことができる。

デマルチプレクサアレイ１１２は、データ駆動部１１０の１チャネルを多数のデータラインＤＬに順次に連結して、データ駆動部１１０の１チャネルから出力されるデータ信号をデータラインＤＬに時分割分配することで、データ駆動部１１０のチャネル数を減らすことができる。デマルチプレクサアレイ１１２は省略可能である。

ゲート駆動部１２０は、表示パネル１００で映像が表示されないベゼル領域ＢＺに形成されるか、少なくとも一部がピクセルアレイＡＡに配置され得る。ゲート駆動部１２０は、レベルシフタ１４０から受信されたシフトクロックに応答して、ゲートパルスＧＡＴＥ１、ＧＡＴＥ２、ＧＡＴＥ３を出力する。ゲートパルスＧＡＴＥ１、ＧＡＴＥ２、ＧＡＴＥ３は、ゲートラインＧＬ１、ＧＬ２、ＧＬ３へ順次に供給される。

ゲートラインＧＬ１～ＧＬ３に印加されるゲートパルスＧＡＴＥ１～ＧＡＴＥ３は、サブピクセル１０１のスイッチ素子ＳＴをターンオン（ｔｕｒｎ－ｏｎ）させて、データ信号Ｖｄａｔａ１～Ｖｄａｔａ３の電圧が充電されるピクセルを選択する。サブピクセル１０１のスイッチ素子ＳＴは、対応するゲートパルスＧＡＴＥ１～ＧＡＴＥ３のゲートハイ電圧ＶＧＨに応答してターンオンされ、ゲートロー電圧ＶＧＬに応じてターンオフされ得る。ゲートパルスＧＡＴＥ１～ＧＡＴＥ３は、ゲートハイ電圧ＶＧＨとゲートロー電圧ＶＧＬとの間でスイングする。ゲート駆動部１２０は、シフトレジスタ（Ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）を用いてゲートパルスをシフトする。

タイミングコントローラ１３０は、入力フレームの周波数をｉ倍逓倍して、入力フレームの周波数×ｉ（ｉは、０よりも大きい正の整数）Ｈｚのフレーム周波数で表示パネル駆動部１１０、１２０の動作タイミングを制御することができる。入力フレームの周波数は、ＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｔａｎｄａｒｄｓ Ｃｏｍｍｉｔｔｅｅ）方式で６０Ｈｚであり、ＰＡＬ（Ｐｈａｓｅ－Ａｌｔｅｒｎａｔｉｎｇ Ｌｉｎｅ）方式で５０Ｈｚである。

タイミングコントローラ１３０は、ホストシステム２００から入力映像のピクセルデータと、それと同期したタイミング信号を受信する。タイミングコントローラ１３０に受信される入力映像のピクセルデータは、デジタル信号である。タイミングコントローラ１３０は、ピクセルデータをデータ駆動部１１０へ伝送する。タイミング信号は、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、データイネーブル信号ＤＥ等を含むことができる。データイネーブル信号ＤＥをカウントする方法から垂直期間と水平期間がわかるため、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃは省略することができる。データイネーブル信号ＤＥは、１水平期間１Ｈの周期を持つ。

タイミングコントローラ１３０は、ホストシステム２００から受信されたタイミング信号に基づいて、データ駆動部１１０を制御するためのデータタイミング制御信号と、ゲート駆動部１２０を制御するためのゲートタイミング制御信号と、デマルチプレクサアレイ１１２のスイッチ素子を制御するためのＭＵＸ制御信号等を発生することができる。タイミングコントローラ１３０から出力される制御信号は、デジタル信号電圧レベルのクロックを含むことができる。

ホストシステム２００は、テレビ（Ｔｅｌｅｖｉｓｉｏｎ）、セットトップボックス、ナビゲーションシステム、パーソナルコンピュータ（ＰＣ）、ホームシアター、車両システム、モバイルシステム、ウエアラブルシステムのうちのいずれか１つのメインボードを含むことができる。ホストシステムのプロセッサは、ビデオソースからの映像信号を表示パネル１００の解像度に合わせてスケーリングして、タイミング信号とともにタイミングコントローラ１３０へ伝送することができる。ホストシステムのプロセッサは、タッチセンサ駆動部から入力されるタッチデータに応答して、タッチ入力に対応するアプリケーションプログラム（Ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｇｒａｍ）を実行することができる。モバイル機器とウエアラブル機器において、データ駆動部１１０、タイミングコントローラ１３０、レベルシフタ１４０等は、１つのドライブＩＣ（不図示）に集積され得る。

レベルシフタ１４０～１４２から出力されるシフトクロックは、ゲートハイ電圧ＶＧＨとゲートロー電圧ＶＧＬとの間でスイングし、クロックラインＣＬ１～ＣＬｎを通じてゲート駆動部１２０へ供給される。レベルシフタ１４０～１４２から出力されるクロックは、デマルチプレクサアレイ１１２、ゲート駆動部１２０、データ駆動部１１０、タッチセンサ駆動部のうちの少なくとも１つに印加され得る。

電源部４００は、直流－直流変換器（ＤＣ－ＤＣ Ｃｏｎｖｅｒｔｅｒ）を用いて、表示パネル１００のピクセルアレイと表示パネル駆動回路の駆動に必要な電圧を発生する。直流－直流変換器は、チャージポンプ（Ｃｈａｒｇｅ ｐｕｍｐ）、レギュレータ（Ｒｅｇｕｌａｔｏｒ）、バックコンバータ（Ｂｕｃｋ ｃｏｎｖｅｒｔｅｒ）、ブーストコンバータ（Ｂｏｏｓｔ ｃｏｎｖｅｒｔｅｒ）、バックブストコンバータ（Ｂｕｃｋ－Ｂｏｏｓｔ ｃｏｎｖｅｒｔｅｒ）等を含むことができる。電源部４００は、ホストシステム２００からの直流入力電圧を調整して、ガンマ基準電圧ＶＧＭＡ、ゲートハイ電圧ＶＧＨ、ゲートロー電圧ＶＧＬ、正極性電源電圧ＡＶＤＤ、ピクセルの共通電圧等の直流電圧を発生することができる。ゲートハイ電圧ＶＧＨは、ゲートロー電圧ＶＧＬよりも高い電圧である。正極性電源電圧ＡＶＤＤは、ゲートハイ電圧ＶＧＨよりも低くゲートロー電圧ＶＧＬよりも高い電圧である。以下で、「ゲートハイ電圧」を第１のゲート電圧と、「ゲートロー電圧」を第２のゲート電圧と、「正極性電源電圧ＡＶＤＤ」を第３のゲート電圧とそれぞれ称することにする。第３のゲート電圧ＡＶＤＤは、第１のゲート電圧ＶＧＨと第２のゲート電圧ＶＧＬとの間の１／２電圧に限定されず、第１のゲート電圧ＶＧＨよりも低く第２のゲート電圧ＶＧＬよりも低い電圧であることに注意すべきである。例えば、ＶＧＨ＝２５［Ｖ］、ＶＧＬ＝－１５［Ｖ］、ＡＶＤＤ＝１２［Ｖ］に設定され得るが、これに限定されない。第１のゲート電圧ＶＧＨ、第２のゲート電圧ＶＧＬ、及び第３のゲート電圧ＡＶＤＤは、レベルシフタ１４０に供給される。

ガンマ基準電圧ＶＧＭＡは、データ駆動部１１０に供給される。ガンマ基準電圧ＶＧＭＡは、データ駆動部１１０の分圧回路を通じて階調別に分圧されて、データ駆動部１１０のＤＡＣに供給される。電源部４００は、ピクセルへ共通に印加される定電圧、例えば、ピクセル駆動電圧ＥＶＤＤとピクセル基底電圧ＥＶＳＳを発生することができる。

図３ａ乃至図３ｃは、本発明の一実施例による表示装置において、レベルシフタの様々な実施例を示す図である。

図３ａ乃至図３ｃを参照すれば、コントロールボード１５０は、可撓性の回路基板、例えば、ＦＦＣ（Ｆｌｅｘｉｂｌｅ Ｆｌａｔ Ｃａｂｌｅ）、ＦＰＣＢ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）等のような軟性回路ボード１５１とコネクタ１５１ａ、１５１ｂを通じて、第１及び第２のソースＰＣＢ１５２、１５３に連結され得る。ソースドライブＩＣ１１０ａは、ソースＰＣＢ１５２、１５３と表示パネル１００との間に連結される。

タイミングコントローラ１３０とレベルシフタ１４０は、図３ａに示されたように、コントロールボード１５０上に実装され得る。この場合、レベルシフタ１４０の入力端子は、コントロールボード１５０上に形成された配線を通じて、タイミングコントローラ１３０に連結される。レベルシフタ１４０の出力端子は、軟性回路ボード１５１、ソースＰＣＢ１５２、ＣＯＦ（Ｃｈｉｐ ｏｎ ｆｉｌｍ）１１０ｂ及び表示パネル１００上のゲート駆動部１２０を連結する配線を通じて、ゲート駆動部１２０に連結され得る。

レベルシフタ１４１、１４２は、図３ｂに示されたように、ソースＰＣＢ１５２、１５３のそれぞれに実装され得る。第１のソースＰＣＢ１５２に第１のレベルシフタ１４１が実装され、第２のソースＰＣＢ１５３に第２のレベルシフタ１４２が実装され得る。レベルシフタ１４１、１４２の入力端子は、コントロールボード１５０、軟性回路ボード１５１及びソースＰＣＢ１５２、１５３を連結する配線を通じて、タイミングコントローラ１３０に連結される。レベルシフタ１４１、１４２の出力端子は、ソースＰＣＢ１５２、１５３、ＣＯＦ１１０ｂ及び表示パネル１００上のゲート駆動部１２０を連結する配線を通じて、ゲート駆動部１２０に連結され得る。

レベルシフタ１４１、１４２は、図３ｃに示されたように、ソースドライブＩＣ１１０ａに連結され得る。タイミングコントローラ１３０は、入力映像のピクセルデータを含むビデオデータパケットと、種々の制御情報を含むコントロールパケットをソースドライブＩＣ１１０ａへ転送することができる。タイミングコントローラ１３０は、ゲートタイミング制御情報をコントロールパケットにエンコードしてソースドライブＩＣ１１０ａへ転送し、ソースドライブＩＣ１１０ａは、ゲートタイミング制御情報からゲートタイミング制御信号を発生し、これをレベルシフタ１４１、１４２に提供することができる。

図４は、レベルシフタ１４０、１４１、１４２の構成を示すブロック図である。図５は、レベルシフタ１４０、１４１、１４２の入出力信号を示す波形図である。

図４を参照すれば、レベルシフタ１４０、１４１、１４２のそれぞれは、制御部３００と、複数のクロック出力部３１１～３１Ｎとを含むことができる。

レベルシフタ１４０、１４１、１４２がＮ（Ｎは、２以上の正の整数）個のチャネルを含む場合、Ｎ個のクロック出力部３１１～３１ＮからシフトクロックＧＣＬＫ１～ＧＣＬＫＮが順次に出力される。第１乃至第ＮのシフトクロックＧＣＬＫ１～ＧＣＬＫＮは、位相が順次にシフトされ、パルス期間が互いに重畳し得る。例えば、図５に示されたように、第１のシフトクロックＧＣＬＫ１、第２のシフトクロックＧＣＬＫ２及び第３のシフトクロックＧＬＣＫ３が順次に出力されるとき、第２のシフトクロックＧＣＬＫ２は、第１のシフトクロックＧＣＬＫ１のパルスの一部期間と重畳し、第３のシフトクロックＧＣＬＫ３のパルスの一部期間と重畳する。シフトクロックＧＣＬＫ１～ＧＣＬＫＮは、第２のゲート電圧ＶＧＬと第１のゲート電圧ＶＧＨとの間でスイングする。シフトクロックＧＣＬＫ１～ＧＣＬＫＮの立ち上がりエッジ（Ｒｉｓｉｎｇ ｅｄｇｅ）において、シフトクロックＧＣＬＫ１～ＧＣＬＫＮの電圧は、第２のゲート電圧ＶＧＬから第３のゲート電圧ＡＶＤＤまでに第１のスルーレート（Ｓｌｅｗ ｒａｔｅ）で高くなった後、第１のゲート電圧ＶＧＨまでに第２のスルーレートで高くなる。シフトクロックＧＣＬＫ１～ＧＣＬＫＮの立ち下がりエッジ（Ｆａｌｌｉｎｇ ｅｄｇｅ）において、シフトクロックＧＣＬＫ１～ＧＣＬＫＮの電圧は、第１のゲート電圧ＶＧＨから第３のゲート電圧ＡＶＤＤまでに第３のスルーレートで低くなった後、第３のゲート電圧ＡＶＤＤから第２のゲート電圧ＶＧＬまでに第４のスルーレートで低くなる。

スルーレートは、単位時間当たりの電圧変化量のことである。スルーレートが大きいとき、電圧が目標電圧までに速く到逹する一方、スルーレートが遅いときは、電圧が目標電圧までにゆっくり到逹する。制御部３００は、レベルシフタ１４０、１４１、１４２から出力されるクロックの立ち上がり及び立ち下がりエッジの各々において、スルーレートを下げてレベルシフタ１４０、１４１、１４２で発生されるＥＭＩを低減することができる。

制御部３００は、タイミングコントローラ１３０から第１及び第２の入力クロックＯＮＣＬＫ、ＯＦＦＣＬＫを受信する。第１及び第２の入力クロックＯＮＣＬＫ、ＯＦＦＣＬＫは、周波数が互いに同一であり、位相差がある。第２の入力クロックＯＦＦＣＬＫは、第１の入力クロックＯＮＣＬＫに比べて位相が１８０度遅れることがあり得るが、これに限定されない。第１の入力クロックＯＮＣＬＫは、シフトクロックＧＣＬＫ１～ＧＣＬＫＮの立ち上がりタイミングを定義する。第２の入力クロックＯＦＦＣＬＫは、シフトクロックＧＣＬＫ１～ＧＣＬＫＮの立ち下がりタイミングを定義する。

制御部３００は、第１及び第２の入力クロックＯＮＣＬＫ、ＯＦＦＣＬＫと同期する第１及び第２の制御信号ＳＷＨ、ＳＷＬを出力する。制御部３００は、第１及び第２の入力クロックＯＮＣＬＫ、ＯＦＦＣＬＫを合わせて逓倍された周波数を持つ第３の制御信号ＳＷＧを出力する。チャネル別に分離された第１乃至第３の制御信号ＳＷＨ、ＳＷＬ、ＳＷＧは、チャネル単位で位相がシフトされる。第１乃至第３の制御信号ＳＷＨ、ＳＷＬ、ＳＷＧは、チャネル別に分離されてクロック出力部３１１～３１Ｎに入力される。

制御部３００は、ゲート駆動部１２０に出力されるシフトクロックＧＣＬＫ１～ＧＣＬＫＮのＥＭＩを減らすために、第３の制御信号ＳＷＧのパルスの一部を第１及び第２の制御信号ＳＷＨ、ＳＷＬのパルスと重畳させる。第１及び第２の制御信号ＳＷＨ、ＳＷＬと重畳する第３の制御信号ＳＷＧのパルス期間（又はパルス幅）の一部は、第３の制御信号ＳＷＧのパルスで立ち下がりエッジを含むことができる。第３の制御信号ＳＷＧのパルスで立ち上がりエッジは、第１及び第２の制御信号ＳＷＨ、ＳＷＬと重畳しないことがあり得る。

クロック出力部３１１～３１Ｎには、チャネル別に分離された第１乃至第３の制御信号ＳＷＨ、ＳＷＬ、ＳＷＧが入力される。例えば、第１のクロック出力部３１１には、第１チャネルの制御信号ＳＷＨ１、ＳＷＬ１、ＳＷＧ１が入力される。第２のクロック出力部３１２には、第１チャネルの制御信号ＳＷＨ１、ＳＷＬ１、ＳＷＧ１よりも位相が遅れている第２チャネルの制御信号ＳＷＨ２、ＳＷＬ２、ＳＷＧ２が入力される。第Ｎのクロック出力部３１Ｎには、第Ｎ－１チャネルの制御信号よりも位相が遅れている第Ｎチャネルの制御信号ＳＷＨＮ、ＳＷＬＮ、ＳＷＧＮが入力される。

クロック出力部３１１～３１Ｎのそれぞれは、第１の制御信号ＳＷＨのパルス期間の間、第１のゲート電圧ＶＧＨを出力し、第２の制御信号ＳＷＬのパルス期間の間、第２のゲート電圧ＶＧＬを出力する。クロック出力部３１１～３１Ｎのそれぞれは、第１の制御信号ＳＷＨのパルスと第３の制御信号ＳＷＧのパルスとが重畳する時間に、シフトクロックＧＣＬＫ１～ＧＣＬＫＮのスルーレートを下げてＥＭＩを低減することができる。クロック出力部３１１～３１Ｎのそれぞれは、第２の制御信号ＳＷＬのパルスと第３の制御信号ＳＷＧのパルスとが重畳する期間で、シフトクロックＧＣＬＫ１～ＧＣＬＫＮのスルーレートを下げてＥＭＩを低減することができる。したがって、パルスが互いに重畳する時間にスルーレートが低下され得る。

図６は、ゲート駆動部１２０のシフトレジスタを概略的に示す回路図である。

図６を参照すれば、ゲート駆動部１２０のシフトレジスタは、カスケード連結された信号伝達部ＳＴ１～ＳＴ４を含む。信号伝達部ＳＴ１～ＳＴ４には、外部から受信されたスタートパルスＶＳＴ又は前の信号伝達部からのキャリー信号ＣＡＲが入力され、シフトクロックＧＣＬＫ１～ＧＬＫＮが入力される。スタートパルスＶＳＴは、第１の信号伝達部ＳＴ１に入力される第１のシフトクロックＧＣＬＫ１の１番目のパルス又はシフトクロックＧＣＬＫ１～ＧＣＬＫＮとは独立して生成され得る。

信号伝達部ＳＴ１～ＳＴ４それぞれの駆動部６０は、第１の制御ノードＱと第２の制御ノードＱＢを充放電する。信号伝達部ＳＴ１～ＳＴ４それぞれの出力バッファは、プルアップトランジスタＴｕとプルダウントランジスタＴｄとを含む。プルアップトランジスタＴｕは、第１の制御ノードＱが充電された状態でシフトクロックＧＣＬＫ１～ＧＣＬＫＮが入力される際にターンオンされ、出力ノードを第１のゲート電圧ＶＧＨで充電して、ゲートパルスＧＡＴＥ１～ＧＡＴＥ４の電圧を高める。プルダウントランジスタＴｄは、第２の制御ノードＱＢが充電される際にターンオンされ、出力ノードを第２のゲート電圧ＶＧＬまでに放電させて、ゲートパルスＧＡＴＥ１～ＧＡＴＥ４の電圧を下げる。したがって、ゲート駆動部１２０のシフトレジスタは、シフトクロックＧＣＬＫ１～ＧＣＬＫＮに応答して、ゲートパルスＧＡＴＥ１～ＧＡＴＥ４のパルスを順次にシフトしながらゲートラインに出力する。

図７は、レベルシフタ１４０、１４１、１４２のクロック出力部を詳細に示す回路図である。

図７を参照すれば、クロック出力部３１０は、第１の電源入力端子ｎ１と出力端子ｎ３との間に連結された第１のトランジスタＭ１、第２の電源入力端子ｎ２と出力端子ｎ３との間に連結された第２のトランジスタＭ２、及び第３の電源入力端子ｎ４と出力端子ｎ３との間に連結された第３のトランジスタＭ３を含む。第１のゲート電圧ＶＧＨは、第１の電源入力端子ｎ１に供給される。第２のゲート電圧ＶＧＬは、第２の電源入力端子ｎ２に供給される。第３のゲート電圧ＡＶＤＤは、第３の電源入力端子ｎ４に供給される。

クロック出力部３１０から出力されたシフトクロックＧＣＬＫは、出力端子ｎ３を通じてゲート駆動部１２０に供給される。クロック出力部３１０とゲート駆動部１２０との間のクロックラインにローパスフィルタ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）ＬＰＦが連結され得るが、これに限定されない。ローパスフィルタＬＰＦは、クロックラインに直列に連結された抵抗Ｒと、クロックラインと基底電圧源ＧＮＤとの間に連結されたキャパシタＣとを含むことができる。

第１のトランジスタＭ１は、第１の制御信号ＳＷＨのオン期間の電圧に応答してターンオンされて、第１の電源入力端子ｎ１を出力端子ｎ３に電気的に連結し、第１の制御信号ＳＷＨのオフ期間の電圧に応答してターンオフされる。第１のトランジスタＭ１がターンオンされるとき、第１のゲート電圧ＶＧＨが出力端子ｎ３に供給される。第１のトランジスタＭ１は、第１の電源入力端子ｎ１に連結された第１の電極、第１の制御信号ＳＷＨが印加されるゲート電極、及び出力端子ｎ３に連結された第２の電極を含む。

第２のトランジスタＭ２は、第２の制御信号ＳＷＬのオン期間の電圧に応答してターンオンされて、第２の電源入力端子ｎ２を出力端子ｎ３に電気的に連結し、第２の制御信号ＳＷＬのオフ期間の電圧に応答してターンオフされる。第２のトランジスタＭ２がターンオンされるとき、第２のゲート電圧ＶＧＬが出力端子ｎ３に供給される。第２のトランジスタＭ２は、第２の電源入力端子ｎ２に連結された第１の電極、第２の制御信号ＳＷＬが印加されるゲート電極、及び出力端子ｎ３に連結された第２の電極を含む。

第３のトランジスタＭ３は、第３の制御信号ＳＷＧのオン期間の電圧に応答してターンオンされて、第３の電源入力端子ｎ４を出力端子ｎ３に電気的に連結し、第３の制御信号ＳＷＧのオフ期間の電圧に応答してターンオフされる。第３のトランジスタＭ３がターンオンされるとき、第３のゲート電圧ＡＶＤＤが出力端子ｎ３に供給される。第３のトランジスタＭ３は、第３の電源入力端子ｎ４に連結された第１の電極、第３の制御信号ＳＷＧが印加されるゲート電極、及び出力端子ｎ３に連結された第２の電極を含む。

第１及び第３のトランジスタＭ１、Ｍ３はＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）で具現され、第２のトランジスタＭ２はＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）で具現されることができる。この場合、図８において、第２の制御信号ＳＷＬは位相が反転された信号であり、第２のトランジスタＭ２のゲート電極に印加され得る。図８において、制御信号ＳＷＨ、ＳＷＬ、ＳＷＧのオン期間ＯＮの間、対応するトランジスタＭ１、Ｍ２、Ｍ３がターンオンされる。

図８は、本発明の一実施例によるレベルシフタの駆動方法を示す波形図である。

図８を参照すれば、第３の制御信号ＳＷＧのパルス期間ＯＮ１、ＯＮ２のそれぞれは、第１及び第２の入力クロックＯＮＣＬＫ、ＯＦＦＣＬＫそれぞれのパルス期間よりも大きい。

第３の制御信号ＳＷＧの第１のオン期間ＯＮ１は、第１の非重畳期間Ｔ１と第１の重畳期間ｔ０１とを含む。第３の制御信号ＳＷＧの第１のオン期間ＯＮ１は、第３の制御信号ＳＷＧの奇数番目のパルス期間であり得るが、これに限定されない。

第１の非重畳期間Ｔ１は、第１及び第２の制御信号ＳＷＨ、ＳＷＬのオン期間ＯＮと重畳しない。第１の重畳期間ｔ０１は、第１の制御信号ＳＷＨのオン期間ＯＮのうちで、立ち上がりエッジを含む一部期間と重畳する。第１の重畳期間ｔ０１は、入力クロックＯＮＣＬＫ、ＯＦＦＣＬＫと重畳しない。第１の重畳期間ｔ０１の間、第３のゲート電圧ＡＶＤＤが印加される電源配線とプルアップ抵抗Ｒａに電流Ｉｒａが流れ、入力クロックＯＮＣＬＫ、ＯＦＦＣＬＫのパルスがレベルシフタ１４０、１４１、１４２に入力されない。

第１の非重畳期間Ｔ１の間、第３のトランジスタＭ３がオン状態である一方、第１及び第２のトランジスタＭ１、Ｍ２はオフ状態である。第１の非重畳期間Ｔ１の間、シフトクロックＧＣＬＫの電圧は、第２のゲート電圧ＶＧＬから第３のゲート電圧ＡＶＤＤまで第１のスルーレートで高くなる。

第１の重畳期間ｔ０１の間、第１及び第３のトランジスタＭ１、Ｍ３がオン状態である一方、第２のトランジスタＭ２はオフ状態である。第１の重畳期間ｔ０１の間、第１の電源入力端子ｎ１から出力端子ｎ３へ電流が流れるとともに、第３の電源入力端子ｎ４を通じて第３のゲート電圧ＡＶＤＤが印加される配線に連結されたプルアップ抵抗Ｒａに電流Ｉｒａが流れる。このとき、入力クロックＯＮＣＬＫ、ＯＦＦＣＬＫのパルスがレベルシフタ１４０、１４１、１４２に入力されない。第１の重畳期間ｔ０１の間、シフトクロックＧＣＬＫの電圧は、第３のゲート電圧ＡＶＤＤから第１のゲート電圧ＶＧＨまでに第２のスルーレートで高くなる。第２のスルーレートは、第１のスルーレートよりも高いことがあり得るが、これに限定されない。第２のスルーレートは、第１の重畳期間ｔ０１に応じて制御され得る。第１の重畳期間ｔ０１の時間だけ第２のスルーレートが低くなるため、シフトクロックＧＣＬＫの電圧が第１のゲート電圧ＶＧＨに高くなる際に生じるＥＭＩが減少され得る。

第３の制御信号ＳＷＧの第２のオン期間ＯＮ２は、第２の非重畳期間Ｔ２と第２の重畳期間ｔ０２とを含む。第３の制御信号ＳＷＧの第２のオン期間ＯＮ２は、第３の制御信号ＳＷＧの偶数番目のパルス期間であり得るが、これに限定されない。

第２の非重畳期間Ｔ２は、第１及び第２の制御信号ＳＷＨ、ＳＷＬのオン期間ＯＮと重畳しない。第２の重畳期間ｔ０２は、第２の制御信号ＳＷＬのオン期間ＯＮのうちで、立ち上がりエッジを含む一部期間と重畳する。第２の重畳期間ｔ０２は、入力クロックＯＮＣＬＫ、ＯＦＦＣＬＫと重畳しない。第２の重畳期間ｔ０２の間、第３のゲート電圧ＡＶＤＤが印加される電源配線とプルアップ抵抗Ｒａに電流Ｉｒａが流れ、入力クロックＯＮＣＬＫ、ＯＦＦＣＬＫのパルスがレベルシフタ１４０、１４１、１４２に入力されない。

第２の非重畳期間Ｔ２の間、第３のトランジスタＭ３がオン状態である一方、第１及び第２のトランジスタＭ１、Ｍ２はオフ状態である。第２の非重畳期間Ｔ２の間、シフトクロックＧＣＬＫの電圧は、第１のゲート電圧ＶＧＨから第３のゲート電圧ＡＶＤＤまでに第３のスルーレートで低くなる。

第２の重畳期間ｔ０２の間、第２及び第３のトランジスタＭ２、Ｍ３がオン状態である一方、第１のトランジスタＭ１はオフ状態である。第２の重畳期間ｔ０２の間、出力端子ｎ３から第２の電源入力端子ｎ２へ電流が流れるとともに、第３の電源入力端子ｎ４を通じて第３のゲート電圧ＡＶＤＤが印加される配線に連結されたプルアップ抵抗Ｒａに電流Ｉｒａが流れる。このとき、入力クロックＯＮＣＬＫ、ＯＦＦＣＬＫのパルスがレベルシフタ１４０、１４１、１４２に入力されない。第２の重畳期間ｔ０２の間、シフトクロックＧＣＬＫの電圧は、第３のゲート電圧ＡＶＤＤから第２のゲート電圧ＶＧＬまでに第４のスルーレートで低くなる。第４のスルーレートは、第３のスルーレートよりも高いことがあり得るが、これに限定されない。第４のスルーレートは、第２の重畳期間ｔ０２に応じて制御され得る。第２の重畳期間ｔ０２の時間だけ第４のスルーレートが低くなるため、シフトクロックＧＣＬＫの電圧が第２のゲート電圧ＶＧＬに低くなる際に生じるＥＭＩが減少され得る。

第１の制御信号ＳＷＨのオン期間ＯＮは、第１の重畳期間ｔ０１と第３の非重畳期間Ｔ３とを含む。第１の重畳期間ｔ０１の間、第１及び第３のトランジスタＭ１、Ｍ３が同時にオン状態である。第３の非重畳期間Ｔ３は、第２及び第３の制御信号ＳＷＬ、ＳＷＧのオン期間ＯＮ、ＯＮ１、ＯＮ２と重畳しない。第３の非重畳期間Ｔ３間、第１のトランジスタＭ１がオン状態である一方、第２及び第３のトランジスタＭ２、Ｍ３はオフ状態である。したがって、第３の非重畳期間Ｔ３の間、シフトクロックＧＣＬＫの電圧は、第１のゲート電圧ＶＧＨを維持する。

第２の制御信号ＳＷＬのオン期間ＯＮは、第２の重畳期間ｔ０２と第４の非重畳期間Ｔ４とを含む。第２の重畳期間ｔ０２の間、第２及び第３のトランジスタＭ２、Ｍ３が同時にオン状態である。第４の非重畳期間Ｔ４は、第１及び第３の制御信号ＳＷＨ、ＳＷＧのオン期間ＯＮ、ＯＮ１、ＯＮ２と重畳しない。第４の非重畳期間Ｔ４間、第２のトランジスタＭ２がオン状態である一方、第１及び第３のトランジスタＭ１、Ｍ３はオフ状態である。したがって、第４の非重畳期間Ｔ４の間、シフトクロックＧＣＬＫの電圧は、第２のゲート電圧ＶＧＬを維持する。

第１の制御信号ＳＷＨのオフ期間は、第２の非重畳期間Ｔ２、第２の重畳期間ｔ０２、第４の非重畳期間Ｔ４、及び第１の非重畳期間Ｔ１と重畳する。第２の制御信号ＳＷＬのオフ期間は、第１の非重畳期間Ｔ１、第１の重畳期間ｔ０１、第３の非重畳期間Ｔ３、及び第２の非重畳期間Ｔ２と重畳する。したがって、第１のトランジスタＭ１と第２のトランジスタＭ２とは、同時にターンオンされず、交互にターンオンされる。

図９は、図８に示された第３の制御信号を生成するためのクロック発生回路を示す回路図である。図１０は、図９に示された第３の制御信号生成回路の入出力信号を示す波形図である。

図９及び図１０を参照すれば、クロック発生回路は、入力回路９２、クロック変調回路９４、及び出力バッファ９６を含む。

入力回路９２は、第１及び第２の入力クロックＯＮＣＬＫ、ＯＦＦＣＬＫが入力されて、それらの論理和を出力するＯＲゲートを含むことができる。クロック変調回路９４には、入力回路９２の出力信号が入力される。クロック変調回路９４は、入力回路９２から入力されたクロックのパルス幅を、図８に示されたように、重畳期間ｔ０１、ｔ０２だけさらに長く変調して出力する。出力バッファ９６は、クロック変調回路９４の出力信号が入力され、第３のゲート電圧ＡＶＤＤと昇圧された第３のゲート電圧ＡＶＤＤ＋５Ｖとの間でスイングする第３の制御信号ＳＷＧを出力する。出力バッファ９６は、電圧フォロワ（Ｖｏｌｔａｇｅ ｆｏｌｌｏｗｅｒ）を含むことができる。

レベルシフタ１４０、１４１、１４２は、第３のゲート電圧ＡＶＤＤを昇圧する電源回路、例えばチャージポンプを用いて、昇圧された第３のゲート電圧ＡＶＤＤ＋５Ｖを発生し得る。昇圧された第３のゲート電圧ＡＶＤＤ＋５Ｖは、第３トランジスタＭ３の閾値電圧以上さらに高い電圧に設定される。第３の制御信号ＳＷＧのオン期間の電圧は、昇圧された第３のゲート電圧ＡＶＤＤ＋５Ｖであり得る。

図１１は、本発明の他の実施例によるレベルシフタの駆動方法を示す波形図である。図１１において、図８と結び付けて前述した実施例と実質的に同じ構成要素については、同一の図面符号を付して、それについての詳細な説明を省略することにする。

図１１を参照すれば、第３の制御信号ＳＷＧの第１のオン期間ＯＮ１は、第１の非重畳期間Ｔ１と第１の重畳期間ｔ０１とを含む。第１の重畳期間ｔ０１は、第１の制御信号ＳＷＨのオン期間ＯＮのうちで、立ち上がりエッジを含む一部期間と重畳する。第１の重畳期間ｔ０１は、入力クロックＯＮＣＬＫ、ＯＦＦＣＬＫと重畳しない。第１の重畳期間ｔ０１の間、第３の制御信号ＳＷＧの電圧は、徐々に低くなる。第１の重畳期間ｔ０１の一部は、シフトクロックＧＣＬＫの電圧が第１のゲート電圧ＶＧＨに維持される期間と重畳し得る。

第１の重畳期間ｔ０１の間、第１の電源入力端子ｎ１から出力端子ｎ３側へ電流が流れるとともに、第１の電源入力端子ｎ１から第３の電源入力端子ｎ４側へ電流が流れる。したがって、第１の重畳期間ｔ０１の間、第３のゲート電圧ＡＶＤＤが印加される電源配線とプルアップ抵抗Ｒａに電流Ｉｒａが流れる。このとき、入力クロックＯＮＣＬＫ、ＯＦＦＣＬＫのパルスが、レベルシフタ１４０、１４１、１４２に入力されない。

第３の制御信号ＳＷＧの第２のオン期間ＯＮ２は、第２の非重畳期間Ｔ２と第２の重畳期間ｔ０２とを含む。第２の重畳期間ｔ０２は、第２の制御信号ＳＷＬのオン期間ＯＮのうちで、立ち上がりエッジを含む一部期間と重畳する。第２の重畳期間ｔ０２は、入力クロックＯＮＣＬＫ、ＯＦＦＣＬＫと重畳しない。第２の重畳期間ｔ０２の間、第３の制御信号ＳＷＧの電圧は徐々に低くなる。第２の重畳期間ｔ０２の一部は、シフトクロックＧＣＬＫの電圧が、第１のゲート電圧ＶＧＨに維持される期間と重畳し得る。

第２の重畳期間ｔ０２の間、出力端子ｎ３から第２の電源入力端子ｎ２側へ電流が流れるとともに、第３の電源入力端子ｎ４から第２の電源入力端子ｎ２側へ電流が流れる。したがって、第２の重畳期間ｔ０２の間、第３のゲート電圧ＡＶＤＤが印加される電源配線とプルアップ抵抗Ｒａに電流Ｉｒａが流れる。このとき、入力クロックＯＮＣＬＫ、ＯＦＦＣＬＫのパルスが、レベルシフタ１４０、１４１、１４２に入力されない。

図１２は、図１１に示された第３の制御信号を生成するためのクロック発生回路を示す回路図である。図１３は、図１２に示された第３の制御信号生成回路の入出力信号を示す波形図である。

図１２及び図１３を参照すれば、クロック発生回路は、入力回路９２、出力バッファ９６、エッジ検出回路９７、第１及び第２のスイッチ素子Ｍ０１、Ｍ０２、及び遅延回路９８を含む。

入力回路９２は、第１及び第２の入力クロックＯＮＣＬＫ、ＯＦＦＣＬＫが入力されて、それらの論理和を出力するＯＲゲートを含むことができる。出力バッファ９６は、入力回路９２の出力信号が入力され、第３のゲート電圧ＡＶＤＤと昇圧された第３のゲート電圧ＡＶＤＤ＋５Ｖとの間でスイングする第３の制御信号ＳＷＧを出力する。

第１のスイッチ素子Ｍ０１は、出力バッファ９６の出力端子と遅延回路９８の出力端子との間に連結され、エッジ検出回路９７の制御下でオン／オフされ得る。第２のスイッチ素子Ｍ０２は、出力バッファ９６の出力端子と遅延回路９８の入力端子との間に連結され、エッジ検出回路９７の制御下でオン／オフされ得る。第１及び第２のスイッチ素子Ｍ０１、Ｍ０２のそれぞれは、トランジスタで構成され得る。

エッジ検出回路９７は、出力バッファ９６から入力される第３の制御信号ＳＷＧのパルスから、立ち上がりエッジと立ち下がりエッジを検出する。エッジ検出回路９７は、第３の制御信号ＳＷＧから立ち上がりエッジが検出されるとき、第１のスイッチ素子Ｍ０１のゲート電極へゲートオン電圧のゲート信号を印加して、第１のスイッチ素子Ｍ０１をターンオンさせる。したがって、第３の制御信号ＳＷＧから立ち上がりエッジが検出されるとき、第３の制御信号ＳＷＧは、遅延なしに、第３のスイッチ素子Ｍ３のゲート電極に印加される。

エッジ検出回路９７は、第３の制御信号ＳＷＧから立ち下がりエッジが検出されるとき、第２のスイッチ素子Ｍ０２のゲート電極へゲートオン電圧の反転されたゲート信号を印加して、第２のスイッチ素子Ｍ０２をターンオンさせる。したがって、第３の制御信号ＳＷＧから立ち下がりエッジが検出されるとき、第３の制御信号ＳＷＧは、遅延回路９８を通じて立ち下がりエッジ電圧が遅延されて、第３のスイッチ素子Ｍ３のゲート電極に印加される。

遅延回路９８は、第２のスイッチ素子Ｍ０２を通じて入力される第３の制御信号ＳＷＧの立ち下がりエッジを遅延させる。遅延回路９８は、ＲＣ遅延回路で具現され得るが、これに限定されない。

以上より、発明が解決しようとする課題、課題を解決するための手段、発明の効果に記載した明細書の内容が請求項の必須的な特徴を特定するものではないので、請求項の権利範囲は明細書の内容に記載した事項によって制限されない。

以上、添付の図面を参照して本発明の実施例をより詳細に説明したが、本発明は必ずしもこのような実施例に局限されるものではなく、本発明の技術思想を逸脱しない範囲内で様々に変形して実施することができる。したがって、本発明に開示された実施例は、本発明の技術思想を限定するためのものではなく説明するためのものであり、このような実施例によって本発明の技術思想の範囲が限定されるものではない。それゆえに、以上で記述した実施例は、あらゆる面で例示的なものであり、非限定的なものであると理解すべきである。本発明の保護範囲は、請求の範囲によって解釈されるべきであり、それと同等な範囲内にある全ての技術思想は本発明の権利範囲に含まれるものであると解釈されるべきであろう。

Claims (11)

1. 第１のゲート電圧が印加される第１の電源入力端子と、
   前記第１のゲート電圧よりも低い第２のゲート電圧が印加される第２の電源入力端子と、
   前記第１のゲート電圧よりも低く前記第２のゲート電圧よりも高い第３のゲート電圧が印加される第３の電源入力端子と、
   シフトクロックが出力される出力端子と、
   第１の制御信号のオン期間の電圧に応答して、前記第１の電源入力端子を前記出力端子に電気的に連結する第１のスイッチ素子と、
   第２の制御信号のオン期間の電圧に応答して、前記第２の電源入力端子を前記出力端子に電気的に連結する第２のスイッチ素子と、
   第３の制御信号のオン期間の電圧に応答して、前記第３の電源入力端子を前記出力端子に電気的に連結する第３のスイッチ素子と、
   第１の入力クロックと、前記第１の入力クロックに対して同一の周波数と位相差を有する第２の入力クロックとが入力され、前記第１の制御信号、前記第２の制御信号、及び前記第３の制御信号を出力する制御部と
   を含み、
   前記第３の制御信号の第１のオン期間の一部が、前記第１の制御信号のオン期間の一部と重畳し、
   前記第３の制御信号の第２のオン期間の一部が、前記第２の制御信号のオン期間の一部と重畳し、
   前記第３の制御信号の第１のオン期間は、
   前記第１の制御信号のオン期間及び前記第２の制御信号のオン期間と重畳しない第１の非重畳期間と、
   前記第１の制御信号のオン期間のうちで、パルスの立ち上がりエッジを含む一部期間と重畳する第１の重畳期間と、を含み、
   前記第３の制御信号の第２のオン期間は、
   前記第１の制御信号のオン期間及び前記第２の制御信号のオン期間と重畳しない第２の非重畳期間と、
   前記第２の制御信号のオン期間のうちで、パルスの立ち上がりエッジを含む一部期間と重畳する第２の重畳期間と
   を含む、レベルシフタ。
2. 前記第１の重畳期間の間、
   前記第１の電源入力端子と前記出力端子との間に電流が流れるとともに、前記第３の電源入力端子と前記出力端子との間に電流が流れ、
   前記第２の重畳期間の間、
   前記第２の電源入力端子と前記出力端子との間に電流が流れるとともに、前記第３の電源入力端子と前記第２の電源入力端子との間に電流が流れる、
   請求項１に記載のレベルシフタ。
3. 前記第１の重畳期間と前記第２の重畳期間のそれぞれは、前記第１の入力クロック及び前記第２の入力クロックと重畳しない、請求項１に記載のレベルシフタ。
4. 前記第１の重畳期間と前記第２の重畳期間との間、前記第３のゲート電圧が印加される電源配線に電流が流れ、前記第１の入力クロックと前記第２の入力クロックのパルスが入力されない、請求項１に記載のレベルシフタ。
5. 前記第１の非重畳期間と前記第２の非重畳期間のそれぞれは、前記第１の制御信号のオン期間及び前記第２の制御信号のオン期間と重畳しない、請求項１に記載のレベルシフタ。
6. 前記第１の制御信号のオン期間は、
   前記第１の重畳期間と、
   前記第２の制御信号のオン期間と、前記第３の制御信号の第１及び第２のオン期間と重畳しない第３の非重畳期間と、
   を含み、
   前記第２の制御信号のオン期間は、
   前記第２の重畳期間と、
   前記第２の制御信号のオン期間と、前記第１の制御信号の第１及び第２のオン期間と重畳しない第４の非重畳期間と、
   を含む、請求項１に記載のレベルシフタ。
7. 複数のデータライン、複数のゲートライン、及び複数のピクセルが配置された表示パネルと、
   前記データラインに印加されるデータ信号を出力するデータ駆動部と、
   シフトクロックが入力されて、ゲートパルスを前記ゲートラインに供給するゲート駆動部と、
   第１の入力クロック、前記第１の入力クロックに対して同一の周波数と異なる位相を持つ第２の入力クロック、第１のゲート電圧、前記第１のゲート電圧よりも低い第２のゲート電圧、及び前記第１のゲート電圧と前記第２のゲート電圧との間の電圧レベルを持つ第３のゲート電圧が入力され、前記シフトクロックを出力するレベルシフタと、
   を含み、
   前記レベルシフタは、
   前記第１のゲート電圧が印加される第１の電源入力端子と、
   前記第２のゲート電圧が印加される第２の電源入力端子と、
   前記第３のゲート電圧が印加される第３の電源入力端子と、
   前記シフトクロックが出力される出力端子と、
   前記第１の入力クロックと前記第２の入力クロックとが入力され、第１の制御信号、第２の制御信号、及び第３の制御信号を出力する制御部と、
   前記第１の制御信号のオン期間の電圧に応答して、前記第１の電源入力端子を前記出力端子に電気的に連結する第１のスイッチ素子と、
   前記第２の制御信号のオン期間の電圧に応答して、前記第２の電源入力端子を前記出力端子に電気的に連結する第２のスイッチ素子と、
   前記第３の制御信号のオン期間の電圧に応答して、前記第３の電源入力端子を前記出力端子に電気的に連結する第３のスイッチ素子と、
   前記第１の入力クロックと、前記第１の入力クロックに対して前記同一の周波数と前記異なる位相を持つ前記第２の入力クロックとが入力され、前記第１の制御信号、前記第２の制御信号、及び前記第３の制御信号を出力する制御部と
   を含み、
   前記第３の制御信号の第１のオン期間の一部が、前記第１の制御信号のオン期間の一部と重畳し、
   前記第３の制御信号の第２のオン期間の一部が、前記第２の制御信号のオン期間の一部と重畳し、
   前記第３の制御信号の第１のオン期間は、
   前記第１の制御信号のオン期間及び前記第２の制御信号のオン期間と重畳しない第１の非重畳期間と、
   前記第１の制御信号のオン期間のうちで、パルスの立ち上がりエッジを含む一部期間と重畳する第１の重畳期間と、を含み、
   前記第３の制御信号の第２のオン期間は、
   前記第１の制御信号のオン期間及び前記第２の制御信号のオン期間と重畳しない第２の非重畳期間と、
   前記第２の制御信号のオン期間のうちで、パルスの立ち上がりエッジを含む一部期間と重畳する第２の重畳期間と
   を含む、
   表示装置。
8. 前記第１の重畳期間の間、
   前記第１の電源入力端子と前記出力端子との間に電流が流れるとともに、前記第３の電源入力端子と前記出力端子との間に電流が流れ、
   前記第２の重畳期間の間、
   前記第２の電源入力端子と前記出力端子との間に電流が流れるとともに、前記第３の電源入力端子と前記第２の電源入力端子との間に電流が流れる、請求項７に記載の表示装置。
9. 複数のデータライン、複数のゲートライン、及び複数のピクセルが配置された表示パネルと、
   前記データラインに印加されるデータ信号を出力するデータ駆動部と、
   シフトクロックが入力されて、ゲートパルスを前記ゲートラインに供給するゲート駆動部と、
   第１のゲート電圧、前記第１のゲート電圧よりも低い第２のゲート電圧、及び前記第１のゲート電圧と前記第２のゲート電圧との間の電圧レベルを持つ第３のゲート電圧を出力する電源部と、
   第１の入力クロック、前記第１の入力クロックに対して同一の周波数と異なる位相を持つ第２の入力クロック、前記第１のゲート電圧、前記第２のゲート電圧、及び前記第３のゲート電圧が入力され、前記シフトクロックを出力するレベルシフタと、を含み、
   前記第１の入力クロックのパルスと前記第２の入力クロックのパルスが無い少なくとも一部時間の間、前記電源部と前記レベルシフタとの間に連結された電源配線のうちで、前記第３のゲート電圧が印加される電源配線に電流が流れる、表示装置。
10. 前記レベルシフタは、
    前記第１のゲート電圧が印加される第１の電源入力端子と、
    前記第２のゲート電圧が印加される第２の電源入力端子と、
    前記第３のゲート電圧が印加される第３の電源入力端子と、
    前記シフトクロックが出力される出力端子と、
    前記第１の入力クロックと前記第２の入力クロックとが入力され、第１の制御信号、第２の制御信号、及び第３の制御信号を出力する制御部と、
    前記第１の制御信号のオン期間の電圧に応答して、前記第１の電源入力端子を前記出力端子に電気的に連結する第１のスイッチ素子と、
    前記第２の制御信号のオン期間の電圧に応答して、前記第２の電源入力端子を前記出力端子に電気的に連結する第２のスイッチ素子と、
    前記第３の制御信号のオン期間の電圧に応答して、前記第３の電源入力端子を前記出力端子に電気的に連結する第３のスイッチ素子と、
    を含む、請求項９に記載の表示装置。
11. 前記第３の制御信号の第１のオン期間は、
    前記第１の制御信号のオン期間及び前記第２の制御信号のオン期間と重畳しない第１の非重畳期間と、
    前記第１の制御信号のオン期間のうちで、パルスの立ち上がりエッジを含む一部期間と重畳し、前記第１の入力クロック及び前記第２の入力クロックのパルスと重畳しない第１の重畳期間と、
    を含み、
    前記第３の制御信号の第２のオン期間は、
    前記第１の制御信号のオン期間及び前記第２の制御信号のオン期間と重畳しない第２の非重畳期間と、
    前記第２の制御信号のオン期間のうちで、パルスの立ち上がりエッジを含む一部期間と重畳し、前記第１の入力クロック及び前記第２の入力クロックのパルスに重畳しない第２の重畳期間と、
    を含む、請求項１０に記載の表示装置。