JP7653409B2 - 固体撮像素子、撮像装置および固体撮像素子の制御方法 - Google Patents

固体撮像素子、撮像装置および固体撮像素子の制御方法 Download PDF

Info

Publication number
JP7653409B2
JP7653409B2 JP2022503094A JP2022503094A JP7653409B2 JP 7653409 B2 JP7653409 B2 JP 7653409B2 JP 2022503094 A JP2022503094 A JP 2022503094A JP 2022503094 A JP2022503094 A JP 2022503094A JP 7653409 B2 JP7653409 B2 JP 7653409B2
Authority
JP
Japan
Prior art keywords
region
stage
charge holding
holding region
charge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022503094A
Other languages
English (en)
Other versions
JPWO2021171717A1 (ja
Inventor
ルォンフォン 朝倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of JPWO2021171717A1 publication Critical patent/JPWO2021171717A1/ja
Application granted granted Critical
Publication of JP7653409B2 publication Critical patent/JP7653409B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/42—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by switching between different modes of operation using different resolutions or aspect ratios, e.g. switching between interlaced and non-interlaced mode
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/805—Coatings
    • H10F39/8057—Optical shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

本技術は、固体撮像素子に関する。詳しくは、カラム毎にＡＤ（Analog to Digital）変換を行う固体撮像素子、撮像装置および固体撮像素子の制御方法に関する。
従来より、固体撮像素子においては、画素を微細化する目的で、画素アレイ部の外部にカラムごとにＡＤＣを配置して、１行ずつ順に画素信号を読み出すカラムＡＤＣ（Analog to Digital Converter）方式が用いられている。このカラムＡＤＣ方式において、１行ずつ順に露光を開始するローリングシャッター方式により露光を行うと、ローリングシャッター歪みが生じるおそれがある。そこで、全画素で同時に露光を開始するグローバルシャッター方式を実現するために、電荷保持部と、その電荷保持部へ電荷を転送する転送トランジスタとを画素内に追加した固体撮像素子が提案されている（例えば、特許文献１参照。）。
特開２０１９－１６９６６８号公報
上述の従来技術では、全画素の露光終了時に、画素のそれぞれが露光量に応じた電荷を電荷保持部に保持し、カラム毎のＡＤＣが、その電荷量に応じた信号を順に読み出すことにより、グローバルシャッター方式の実現を図っている。しかしながら、上述の固体撮像素子では、光電変換素子から電荷保持部へ漏れた光により、望ましくない映像のアーチファクトを引き起こすことがある。この現象に対する耐性は、ＰＬＳ（Parasitic Light Sensitivity）耐性と呼ばれる。上述の固体撮像素子では、電荷保持部をメタル配線等の遮光レイヤでシールドする対策が行われているが、光電変換素子の電荷を転送トランジスタを経由して電荷保持部へ転送する必要がある。このため、電荷保持部を光電変換素子の隣に配置せざるを得ず、光電変換素子から電荷保持部への光漏れを防止することが困難である。。
本技術はこのような状況に鑑みて生み出されたものであり、全画素で同時に露光を行う固体撮像素子において、ＰＬＳ耐性を向上することを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、光電変換素子と、前段電荷保持領域と、前段電荷保持領域と容量の異なる後段電荷保持領域と、上記光電変換素子から上記前段電荷保持領域および上記後段電荷保持領域へ電荷を転送する前段転送トランジスタと、上記後段電荷保持領域から浮遊拡散領域へ電荷を転送する後段転送トランジスタと、上記後段電荷保持領域から上記浮遊拡散領域へ上記電荷が転送された後に上記前段電荷保持領域に残留した電荷を上記前段電荷保持領域を介して上記浮遊拡散領域拡散領域へ転送する中間転送トランジスタと、前記光電変換素子から前記後段電荷保持領域への電荷の漏出を防止する遮光壁とを具備する固体撮像素子、および、その制御方法である。これにより、高照度のときの画素信号と低照度のときの画素信号とが生成されるという作用をもたらす。
また、この第１の側面において、上記前段電荷保持領域および上記後段電荷保持領域のそれぞれは、極性が同一の不純物拡散領域であり、上記前段電荷保持領域と上記後段電荷保持領域との間には、上記前段電荷保持領域および上記後段電荷保持領域の両方と極性の異なる所定の不純物拡散領域が配置されてもよい。
また、この第１の側面において、上記前段電荷保持領域および上記後段電荷保持領域は、同一の不純物拡散領域内に形成されてもよい。これにより、不純物拡散領域が削減されるという作用をもたらす。
また、この第１の側面において、上記不純物拡散領域のうち上記前段電荷保持領域および上記後段電荷保持領域の間の領域の不純物濃度は、当該領域の周囲と異なってもよい。これにより、ポテンシャルバリアが高くなるという作用をもたらす。
また、この第１の側面において、上記前段電荷保持領域と上記後段電荷保持領域との間のポテンシャルバリアの高さを調整する調整トランジスタをさらに具備してもよい。これにより、ポテンシャルバリアの高さが調整されるという作用をもたらす。
また、この第１の側面において、上記前段転送トランジスタ、上記後段転送トランジスタおよび上記中間転送トランジスタのそれぞれをオン状態およびオフ状態のいずれかに制御する垂直走査回路をさらに具備し、上記垂直走査回路は、上記後段転送トランジスタをオフ状態にしつつ、上記前段転送トランジスタおよび上記中間転送トランジスタをオン状態にして上記前段電荷保持領域および上記後段電荷保持領域へ電荷を転送させ、上記前段転送トランジスタおよび上記中間転送トランジスタをオフ状態にしつつ、上記後段転送トランジスタをオン状態にして上記後段電荷保持領域から上記浮遊拡散領域へ電荷を転送させ、上記中間転送トランジスタおよび上記後段転送トランジスタをオン状態にして上記前段電荷保持領域から上記浮遊拡散領域へ電荷を転送させてもよい。これにより、前段電荷保持領域および光電電荷保持領域のそれぞれから順に電荷が転送されるという作用をもたらす。
また、この第１の側面において、上記後段電荷保持領域の電荷量に応じた第１の画素信号と上記前段電荷保持領域の電荷量に応じた第２の画素信号とのうち上記第１の画素信号を所定の閾値と比較し、比較結果に基づいて上記第１および第２の画素信号のいずれかを選択する処理を行う信号処理回路をさらに具備してもよい。これにより、低照度信号のＰＬＳが低減するという作用をもたらす。
また、この第１の側面において、上記光電変換素子は、所定の半導体基板の両面のうち配線された表面に形成されてもよい。これにより、表面照射型の固体撮像素子において、画質が向上するという作用をもたらす。
また、この第１の側面において、上記光電変換素子は、所定の半導体基板の両面のうち配線された表面に対する裏面に形成されてもよい。これにより、裏面照射型の固体撮像素子において、画質が向上するという作用をもたらす。
また、この第１の側面において、上記光電変換素子は、第１および第２の光電変換素子を含み、上記前段電荷保持領域は、第１および第２の前段電荷保持領域を含み、上記後段電荷保持領域は、第１および第２の後段電荷保持領域を含み、上記前段転送トランジスタは、第１および第２の前段転送トランジスタを含み、上記中間転送トランジスタは、第１および第２の中間転送トランジスタを含み、上記後段転送トランジスタは、第１および第２の後段転送トランジスタを含むものであってもよい。これにより、複数の画素が浮遊拡散領域を共有する固体撮像素子において画質が向上するという作用をもたらす。
また、この第１の側面において、上記光電変換素子から電荷を排出する電荷排出トランジスタと、上記浮遊拡散層を初期化するリセットトランジスタと、上記浮遊拡散領域に転送された電荷の量に応じた信号を増幅する増幅トランジスタと、所定の選択信号に従って上記増幅された信号を画素信号として出力する選択トランジスタとをさらに具備してもよい。これにより、行単位で画素信号が読み出されるという作用をもたらす。
また、本技術の第２の側面は、光電変換素子と、前段電荷保持領域と、前段電荷保持領域と容量の異なる後段電荷保持領域と、上記光電変換素子から上記前段電荷保持領域および上記後段電荷保持領域へ電荷を転送する前段転送トランジスタと、上記後段電荷保持領域から浮遊拡散領域へ電荷を転送する後段転送トランジスタと、上記後段電荷保持領域から上記浮遊拡散領域へ上記電荷が転送された後に上記前段電荷保持領域に残留した電荷を上記前段電荷保持領域を介して上記浮遊拡散領域へ転送する中間転送トランジスタと、上記光電変換素子から上記後段電荷保持領域への電荷の漏出を防止する遮光壁と、上記浮遊拡散領域に転送された電荷の量に応じた画素信号を処理する信号処理回路とを具備する撮像装置である。これにより、高照度のときの画素信号と低照度のときの画素信号とが処理されるという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１の実施の形態における画素の断面図の一例である。 本技術の第１の実施の形態における画素のポテンシャル図の一例である。 本技術の第１の実施の形態における画素内の素子のレイアウトの一例を示す平面図である。 本技術の第１の実施の形態におけるＡ－Ｂ線に沿って切断した断面図の一例である。 本技術の第１の実施の形態におけるＣ－Ｄ線に沿って切断した断面図の一例である。 本技術の第１の実施の形態におけるＥ－Ｆ線に沿って切断した断面図の一例である。 本技術の第１の実施の形態における負荷ＭＯＳ回路ブロックおよびカラム信号処理回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子のグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における照度が低いときのＳＴリセットまでのポテンシャル図の一例である。 本技術の第１の実施の形態における照度が低いときの電荷保持領域の分離までのポテンシャル図の一例である。 本技術の第１の実施の形態における照度が高いときのＳＴリセットまでのポテンシャル図の一例である。 本技術の第１の実施の形態における照度が高いときの電荷保持領域の分離までのポテンシャル図の一例である。 本技術の第１の実施の形態における照度が低いときの一行を読み出す動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における照度が低いときの読出しの際のポテンシャル図の一例である。 本技術の第１の実施の形態における照度が高いときの一行を読み出す動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における照度が高いときの読出しの際のポテンシャル図の一例である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の第１の変形例におけるＡ－Ｂ線に沿って切断した断面図の一例である。 本技術の第１の実施の形態の第１の変形例におけるＣ－Ｄ線に沿って切断した断面図の一例である。 本技術の第１の実施の形態の第１の変形例におけるＥ－Ｆ線に沿って切断した断面図の一例である。 本技術の第１の実施の形態の第２の変形例における画素ブロックの一構成例を示す回路図である。 本技術の第１の実施の形態の第２の変形例における画素ブロック内の素子のレイアウトの一例を示す平面図である。 本技術の第２の実施の形態における画素の一構成例を示す回路図である。 本技術の第２の実施の形態における画素の断面図の一例である。 本技術の第２の実施の形態における画素のポテンシャル図の一例である。 本技術の第３の実施の形態における画素の一構成例を示す回路図である。 本技術の第３の実施の形態における画素の断面図の一例である。 本技術の第３の実施の形態における画素のポテンシャル図の一例である。 本技術の第３の実施の形態における固体撮像素子のグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における照度が低いときの一行を読み出す動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における照度が低いときの読出しの際のポテンシャル図の一例である。 本技術の第３の実施の形態における照度が高いときの一行を読み出す動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における照度が高いときの読出しの際のポテンシャル図の一例である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（一対の電荷保持領域に電荷を転送する例）
２．第２の実施の形態（浮遊拡散領域を共有し、一対の電荷保持領域に電荷を転送する例）
３．第３の実施の形態（ポテンシャルバリアの高さを調整し、一対の電荷保持領域に電荷を転送する例）
４．移動体への応用例
＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像する装置であり、撮像レンズ１１０、固体撮像素子２００、記録部１２０および撮像制御部１３０を備える。撮像装置１００としては、デジタルカメラや、撮像機能を持つ電子装置（スマートフォンやパーソナルコンピュータなど）が想定される。
固体撮像素子２００は、撮像制御部１３０の制御に従って、画像データを撮像するものである。この固体撮像素子２００は、画像データを信号線２０９を介して記録部１２０に供給する。
撮像レンズ１１０は、光を集光して固体撮像素子２００に導くものである。撮像制御部１３０は、固体撮像素子２００を制御して画像データを撮像させるものである。この撮像制御部１３０は、例えば、垂直同期信号ＶＳＹＮＣを含む撮像制御信号を固体撮像素子２００に信号線１３９を介して供給する。記録部１２０は、画像データを記録するものである。
ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す信号であり、一定の周波数（６０ヘルツなど）の周期信号が垂直同期信号ＶＳＹＮＣとして用いられる。
なお、撮像装置１００は、画像データを記録しているが、その画像データを撮像装置１００の外部に送信してもよい。この場合には、画像データを送信するための外部インターフェースがさらに設けられる。もしくは、撮像装置１００は、さらに画像データを表示してもよい。この場合には表示部がさらに設けられる。
［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直走査回路２１１、画素アレイ部２１２、タイミング制御回路２１３、ＤＡＣ（Digital to Analog Converter）２１４、負荷ＭＯＳ回路ブロック２５０、カラム信号処理回路２６０を備える。画素アレイ部２１２には、二次元格子状に複数の画素２２０が配列される。
以下、水平方向に配列された画素２２０の集合を「行」と称し、行に垂直な方向に配列された画素２２０の集合を「列」と称する。
タイミング制御回路２１３は、撮像制御部１３０からの垂直同期信号ＶＳＹＮＣに同期して垂直走査回路２１１、ＤＡＣ２１４、カラム信号処理回路２６０のそれぞれの動作タイミングを制御するものである。
ＤＡＣ２１４は、ＤＡ（Digital to Analog）変換により、時間の経過に伴って変動するアナログの参照信号を生成するものである。例えば、のこぎり波状のランプ信号が参照信号として用いられる。ＤＡＣ２１４は、生成した参照信号をカラム信号処理回路２６０に供給する。
垂直走査回路２１１は、行を順に選択して駆動し、アナログの画素信号を出力させるものである。画素２２０は、入射光を光電変換してアナログの画素信号を生成するものである。この画素２２０は、負荷ＭＯＳ回路ブロック２５０を介して、カラム信号処理回路２６０に画素信号を供給する。
負荷ＭＯＳ回路ブロック２５０には、定電流を供給するＭＯＳトランジスタが列ごとに設けられる。
カラム信号処理回路２６０は、列ごとに、画素信号に対してＡＤ変換処理やＨＤＲ（High-Dynamic-Range）合成などの信号処理を実行するものである。このカラム信号処理回路２６０は、処理後の信号からなる画像データを記録部１２０に供給する。なお、カラム信号処理回路２６０は、特許請求の範囲に記載の信号処理回路の一例である。
［画素の構成例］
図３は、本技術の第１の実施の形態における画素２２０の一構成例を示す回路図である。この画素２２０は、電荷排出トランジスタ２２１と、光電変換素子２２２と、転送トランジスタ２２３、２２５および２２７と、電荷保持領域２２４および２２６と、浮遊拡散領域２２８とを備える。さらに、画素２２０は、リセットトランジスタ２３１、増幅トランジスタ２３２および選択トランジスタ２３３を備える。
電荷保持領域２２４および２２６の容量は異なるものとする。例えば、電荷保持領域２２４の容量は、電荷保持領域２２６よりも大きい。なお、電荷保持領域２２４は、特許請求の範囲に記載の前段電荷保持領域の一例であり、電荷保持領域２２６は、特許請求の範囲に記載の後段電荷保持領域の一例である。
転送トランジスタ２２３、２２５および２２７は、光電変換素子２２２と浮遊拡散領域２２８との間において直列に接続されている。また、転送トランジスタ２２３および２２５の接続ノードと、接地ノードとの間に電荷保持領域２２４が挿入され、転送トランジスタ２２５および２２７の接続ノードと、接地ノードとの間に電荷保持領域２２６が挿入される。
電荷排出トランジスタ２２１は、垂直走査回路２１１からの制御信号ＯＦＧに従って、光電変換素子２２２から電荷を排出するものである。この動作を以下、「ＰＤ（Photo Diode）リセット」と称する。
ここで、垂直走査回路２１１は、全画素について露光開始時に転送トランジスタ２２３をオフ状態にし、露光終了時に転送トランジスタ２２５および２２７とリセットトランジスタ２３１とをオン状態にする。これにより、電荷保持領域２２４および２２６と浮遊拡散領域２２８とが初期化される。この動作を以下、「ＳＴ（STorage）リセット」と称する。ＳＴリセットの直後に垂直走査回路２１１は、転送トランジスタ２２７およびリセットトランジスタ２３１をオフ状態にし、転送トランジスタ２２３および２２５をオン状態にする。これにより、光電変換素子２２２から電荷保持領域２２４および２２６へ電荷が転送される。
光電変換素子２２２から電荷保持領域２２４および２２６へ電荷が転送された直後に垂直走査回路２１１は、転送トランジスタ２２３および２２５をオフ状態にする。これにより、電荷保持領域２２４と電荷保持領域２２６とが分離される。この分離後に、垂直走査回路２１１は、転送トランジスタ２２７をオン状態にする。これにより、電荷保持領域２２６から浮遊拡散領域２２８へ電荷が転送され、電荷保持領域２２６の電荷量に応じたアナログの画素信号がＡＤ変換される。そして、垂直走査回路２１１は、転送トランジスタ２２５および２２７をオン状態にする。これにより、電荷保持領域２２４および２２６の電荷量に応じたアナログの画素信号がＡＤ変換される。
光電変換素子２２２は、入射光に対する光電変換により電荷（電子など）を生成するものである。
転送トランジスタ２２３は、垂直走査回路２１１からの転送信号ＴＸ１に従って、光電変換素子２２２から電荷保持領域２２４および２２６へ電荷を転送するものである。なお、転送トランジスタ２２３は、特許請求の範囲に記載の前段転送トランジスタの一例である。
転送トランジスタ２２５は、垂直走査回路２１１からの転送信号ＴＸ２に従って、電荷保持領域２２４から電荷保持領域２２６へ電荷を転送するものである。前述したように、垂直走査回路２１１は、電荷保持領域２２６から浮遊拡散領域２２８へ電荷を転送させた後に、転送トランジスタ２２５および２２７をオン状態にする。このため、電荷保持領域２２４に残留した電荷は、電荷保持領域２２６とオン状態の転送トランジスタ２２７とを介して、浮遊拡散領域２２８へ転送される。なお、転送トランジスタ２２５は、特許請求の範囲に記載の中間転送トランジスタの一例である。
転送トランジスタ２２７は、垂直走査回路２１１からの転送信号ＴＧに従って、電荷保持領域２２６から浮遊拡散領域２２８へ電荷を転送するものである。なお、転送トランジスタ２２７は、特許請求の範囲に記載の後段転送トランジスタの一例である。
リセットトランジスタ２３１は、垂直走査回路２１１からのリセット信号ＲＳＴに従って、浮遊拡散領域２２８から電荷を引き抜いて初期化するものである。垂直走査回路２１１は、転送トランジスタ２２５および２２７をオフ状態にしつつ、リセットトランジスタ２３１をオン状態にすることにより、浮遊拡散領域２２８のみを初期化することができる。この動作を以下、「ＦＤ（Floating Diffusion）リセット」と称する。
増幅トランジスタ２３２は、浮遊拡散領域２２８の電荷量に応じたアナログ信号を増幅するものである。選択トランジスタ２３３は、垂直走査回路２１１からの選択信号ＳＥＬに従って、増幅されたアナログ信号を画素信号として、垂直信号線２３９へ出力するものである。
図４は、本技術の第１の実施の形態における画素２２０の断面図の一例である。ｎ型半導体基板３１０に、ｐ型不純物を拡散したｐ型半導体基板３２０が積層される。このｐ型半導体基板３２０の表面には、ｎ＋層３３１、３３５および３３６と、ｐ＋層３３７、３３８および３３９とが形成される。また、ｐ＋層３３７、３３８および３３９の下部には、ｎ型不純物の拡散領域であるｎ層３３２、３３３および３３４が形成される。これらのｐ＋層３３７、３３８および３３９は、ピンニング層として機能し、シリコン界面において原子間の未完全な結合をホールで満たして暗電流を改善し、界面ポテンシャルを固定する役割を果たす。
また、ｐ型半導体基板３２０の表面において、ｎ＋層３３１とｐ＋層３３７とを跨ぐ領域に、酸化膜を介してゲート電極３４１が設けられる。ｐ＋層３３７とｐ＋層３３８とを跨ぐ領域には、酸化膜を介してゲート電極３４２が設けられる。ｐ＋層３３８とｐ＋層３３９とを跨ぐ領域には、酸化膜を介してゲート電極３４３が設けられる。ｐ＋層３３９とｎ＋層３３５とを跨ぐ領域には、酸化膜を介してゲート電極３４４が設けられる。ｎ＋層３３５とｎ＋層３３６とを跨ぐ領域には、酸化膜を介してゲート電極３４５が設けられる。
ゲート電極３４１、３４２、３４３、３４４および３４５には、それぞれ制御信号ＯＦＧ、転送信号ＴＸ１、転送信号ＴＸ２および転送信号ＴＧおよびリセット信号ＲＳＴが入力される。また、ｎ＋層３３１および３３６は、電源電圧ＶＤＤのノードに接続される。
ｎ＋層３３１、ｐ型半導体基板３２０、ｐ＋層３３７およびゲート電極３４１は、電荷排出トランジスタ２２１として機能する。同様に、ゲート電極３４２、３４３、３４４および３４５のそれぞれは、その下部の半導体領域とともに、転送トランジスタ２２３、転送トランジスタ２２５、転送トランジスタ２２７およびリセットトランジスタ２３１として機能する。
ｎ層３３２は、光電変換素子２２２として機能する。ｎ層３３３および３３４は、電荷保持領域２２４および２２６として機能する。同図に例示するように、ｎ層３３３（電荷保持領域２２４）とｎ層３３４（電荷保持領域２２６）との間の領域３２１は、それらと極性の異なるｐ型不純物の拡散領域（言い換えれば、ｐ型半導体基板３２０）である。
電荷排出トランジスタ２２１などのそれぞれのトランジスタのゲートへの印可電圧レベルや、その制御タイミングは、独立に設定することができる。特定のトランジスタをオンする場合、垂直走査回路２１１は、そのトランジスタのゲートに正電圧を印可し、ゲート下のポテンシャルを下げる。また、トランジスタをオフする際に垂直走査回路２１１は、当該トランジスタにグランドあるいは負電圧を印可する。ゲート印可電圧が負の場合、ホールがゲート下の電界に引き寄せて、シリコン界面に集まり、前述のピンニング層と同様の効果が得られる。
図５は、本技術の第１の実施の形態における画素２２０のポテンシャル図の一例である。同図の実線は、電荷排出トランジスタ２２１と、転送トランジスタ２２３、２２５および２２７と、リセットトランジスタ２３１とがオフ状態のときのポテンシャルを示す。また、細かい点線は、電荷排出トランジスタ２２１および転送トランジスタ２２３のそれぞれがオン状態のときのポテンシャルを示す。一点鎖線は、転送トランジスタ２２５がオン状態のときのポテンシャルを示す。荒い点線は、転送トランジスタ２２７がオン状態のときのポテンシャルを示す。また、同図のＳＴ１は、電荷保持領域２２４を示し、同図のＳＴ２は、電荷保持領域２２６を示す。ＦＤは、浮遊拡散領域２２８を示す。
同図に例示するように、転送トランジスタ２２３がオフ状態のときに、光電変換素子２２２と、電荷保持領域２２４との間にポテンシャルバリアが生じる。また、転送トランジスタ２２５がオフ状態のときに、電荷保持領域２２４と電荷保持領域２２６との間にポテンシャルバリアが生じ、転送トランジスタ２２７がオフ状態のときに、電荷保持領域２２６と浮遊拡散領域２２８との間にポテンシャルバリアが生じる。図４に例示したように、ｎ型の電荷保持領域２２４とｎ型の電荷保持領域２２６との間に、ｐ型の領域３２１があるため、このｎ－ｐ－ｎ構造により、図５に例示するように、電荷保持領域２２４と電荷保持領域２２６との間にポテンシャルバリアが形成される。
また、電荷保持領域２２４（ＳＴ１）と電荷保持領域２２６（ＳＴ２）とのポテンシャルは、次の２つ条件を満たすように設計される。第１の条件は、光電変換素子２２２からＳＴ１およびＳＴ２へ電荷を転送する際のＳＴ２のポテンシャルがＳＴ１のより低くなることである。第２の条件は、光電変換素子２２２からＳＴ１およびＳＴ２へ電荷転送後の電荷保持中、ＳＴ１とＳＴ２との間にポテンシャルバリアがあることである。これらの２つの条件は、製造時のＳＴ１やＳＴ２のポテンシャルを形成するウェルの不純物濃度の調整により満たすことができる。あるいは、２つの条件は、ＳＴ１やＳＴ２上、または、周辺に配置されたトランジスタやポリシリコンのゲートに印可する電圧レベルやタイミングの調整により満たすことができる。もしくは、不純物濃度の調整と、電圧レベルやタイミングの調整との両方により、それらの条件を満たすことができる。
また、ＳＴ２単独で保持可能な電荷量をＱｈとすると、このＱｈは、２つ目の条件のポテンシャルバリアの高さとＳＴ２の容量との積に比例する値となる。
光電変換素子２２２からＳＴ１およびＳＴ２へ転送する電荷の量がＱｈ以下になるほど照度が低い場合、１つ目の条件により、転送時の電荷が全てＳＴ１を通過してＳＴ２に移動する。このため、ＳＴ１は空となる。そして、２つ目の条件により、ＳＴ２に入ってきた電荷がポテンシャル障壁によりＳＴ２に残ったまま保持される。また、電荷の保持中にＳＴ１で生じた光漏れによる光電変換があってもポテンシャルバリアによって、ＳＴ１の電荷は、そのＳＴ１に残ったままで、ＳＴ２に入って来ない。一方、光電変換素子２２２からＳＴ１およびＳＴ２へ転送する電荷の量がＱｈより大きくなるほど照度が高い場合、その電荷はＳＴ１およびＳＴ２の両方に分配され、保持される。
図６は、本技術の第１の実施の形態における画素２２０内の素子のレイアウトの一例を示す平面図である。以下、光軸をＺ軸とし、Ｚ軸に垂直な所定の軸をＸ軸とする。Ｘ軸およびＺ軸に垂直な軸をＹ軸とする。同図は、光軸（Ｚ軸）方向から見たレイアウトである。
同図に例示するように、光電変換素子２２２の周囲に、電荷排出トランジスタ２２１と転送トランジスタ２２３、２２５および２２７と、トランジスタ配置領域２３０とが配置される。トランジスタ配置領域２３０には、リセットトランジスタ２３１、増幅トランジスタ２３２および選択トランジスタ２３３が配置される。
図７は、本技術の第１の実施の形態における図６のＡ－Ｂ線に沿って切断した断面図の一例である。ｐ型半導体基板３２０の両面のうち、配線層４１４の形成される面を表面として、光電変換素子２２２および電荷保持領域２２４（ＳＴ１）は、表面に形成される。このように表面に光電変換素子２２２を形成した固体撮像素子２００は、一般に表面照射型の固体撮像素子と呼ばれる。
光電変換素子２２２の上部は、開口され、電荷保持領域２２４（ＳＴ１）の上部は、配線層４１４のメタルで平面遮光されている。画素２２０の周囲には、ＤＴＩ（Deep Trench Isolation）により遮光壁４１１および４１２が形成される。また、光電変換素子２２２とＳＴ１との間には、電荷転送チャネル４１３を形成する必要があるため、遮光壁が置けなく、入射光４１５のような光線がＳＴ１へ漏れこむ可能性がある。この漏出した光により、望ましくない映像のアーチファクトが引き起こされる。この現象に対する耐性は、ＰＬＳ耐性と呼ばれる。
図８は、本技術の第１の実施の形態における図６のＣ－Ｄ線に沿って切断した断面図の一例である。電荷保持領域２２６（ＳＴ２）の上部もメタルにより遮光される。また、電荷保持領域２２４（ＳＴ１）と異なり、光電変換素子２２２とＳＴ２との間には遮光壁４１６が形成される。これにより、光電変換素子２２２からＳＴ２への電荷の漏出を防止することができ、ＳＴ２のＰＬＳ耐性をＳＴ１よりも強くすることができる。
図９は、本技術の第１の実施の形態における図６のＥ－Ｆ線に沿って切断した断面図の一例である。画素２２０の周囲には、遮光壁４１７が形成され、電荷保持領域２２４（ＳＴ１）および電荷保持領域２２６（ＳＴ２）の上部は、配線層４１４のメタルにより遮光される。
なお、図７乃至図９において、記載の便宜上、光電変換素子２２２の上部にあるカラーフィルタやオンチップレンズは省略されている。
［カラム信号処理回路の構成例］
図１０は、本技術の第１の実施の形態における負荷ＭＯＳ回路ブロック２５０およびカラム信号処理回路２６０の一構成例を示すブロック図である。
負荷ＭＯＳ回路ブロック２５０には、列ごとに垂直信号線２３９が配線される。列数をＩ（Ｉは、整数）とすると、Ｉ本の垂直信号線２３９が配線される。また、垂直信号線２３９のそれぞれには、一定の電流を供給する負荷ＭＯＳトランジスタ２５１が接続される。
カラム信号処理回路２６０には、複数のＡＤＣ２６１とデジタル信号処理部２６２とが配置される。ＡＤＣ２６１は、列ごとに配置される。列数をＩとすると、Ｉ個のＡＤＣ２６１が配置される。
ＡＤＣ２６１は、ＤＡＣ２１４からの参照信号（ランプ信号Ｒｍｐなど）を用いて、対応する列からのアナログの画素信号をデジタル信号に変換するものである。このＡＤＣ２６１は、デジタル信号をデジタル信号処理部２６２に供給する。
デジタル信号処理部２６２は、列ごとのデジタル信号のそれぞれに対して、ＣＤＳ（Correlated Double Sampling）処理やＨＤＲ合成処理などの所定の信号処理を行うものである。デジタル信号処理部２６２は、処理後のデジタル信号からなる画像データを記録部１２０に供給する。
［固体撮像素子の動作例］
図１１は、本技術の第１の実施の形態における固体撮像素子２００のグローバルシャッター動作の一例を示すタイミングチャートである。垂直走査回路２１１は、露光開始直前のタイミングＴ０から、露光開始のタイミングＴ１までに亘って、全画素へ制御信号ＯＦＧを供給し、電荷排出トランジスタ２２１をオン状態にしてＰＤリセットを行う。以下、行数をＮ（Ｎは整数）とし、ｎ（ｎは、１乃至Ｎの整数）行目の画素への制御信号をＯＦＧ＿［ｎ］とする。リセット信号ＲＳＴと、転送信号ＴＸ１、ＴＸ２およびＴＧとについても同様である。
タイミングＴ１乃至Ｔ２の露光期間において、全画素の光電変換素子２２２が光電変換を行う。このように全画素を同時に露光させる制御は、グローバルシャッター方式と呼ばれる。入射光の照度により、生じる電荷量が変動する。露光終了のタイミングＴ２において、垂直走査回路２１１は、リセット信号ＲＳＴと転送信号ＴＸ２およびＴＧ信号とにより、全画素のリセットトランジスタ２３１と転送トランジスタ２２５および２２７とをオン状態にする。これにより、全画素の電荷保持領域２２４および２２６と浮遊拡散領域２２８とがリセット（ＳＴリセット）される。
そして、垂直走査回路２１１は、タイミングＴ３において、転送信号ＴＸ２により全画素の転送トランジスタ２２５をオフ状態にし、その直後のタイミングＴ４において、転送信号ＴＧにより全画素の転送トランジスタ２２７をオフ状態にする。垂直走査回路２１１は、タイミングＴ４の直後のタイミングＴ５において、リセット信号ＲＳＴにより全画素のリセットトランジスタ２３１をオフ状態にする。このように、垂直走査回路２１１は、転送トランジスタ２２５、転送トランジスタ２２７、リセットトランジスタ２３１の順でオフ状態にする。この制御により、電荷保持領域２２４（ＳＴ１）から浮遊拡散領域２２８へ向けてポテンシャルが低くなっていく状態を保つことができ、全画素のＳＴ１およびＳＴ２を完全にリセットすることができる。
垂直走査回路２１１は、ＳＴリセット直後のタイミングＴ６において、転送信号ＴＸ１およびＴＸ２により全画素の転送トランジスタ２２３および２２５をオン状態にして光電変換素子２２２の電荷を電荷保持領域２２４および２２６へ転送させる。このとき、光電変換素子２２２のポテンシャルが、電荷保持領域２２４（ＳＴ１）より高く、ＳＴ１のポテンシャルが電荷保持領域２２６（ＳＴ２）より高くなるものとする。このポテンシャルの大小関係は、製造時のインプラ濃度の調整や、転送トランジスタ２２３および２２５のゲートに印可するオン電圧レベルの調整により実現される。
そして、垂直走査回路２１１は、タイミングＴ７において、転送信号ＴＸ１により全画素の転送トランジスタ２２３をオフ状態にし、その直後のタイミングＴ８において、転送信号ＴＸ２により全画素の転送トランジスタ２２５をオフ状態にする。このように、転送トランジスタ２２３、転送トランジスタ２２５の順でオフ状態にすることにより、ＳＴ２にある低照度の電荷がＳＴ１に逆流せずに済む。低照度の場合、電荷がＳＴ２のみで保持される。一方、高照度の場合、電荷はＳＴ１とＳＴ２との両方で保持される。
図１２は、本技術の第１の実施の形態における照度が低いときのＳＴリセットまでのポテンシャル図の一例である。同図におけるａは、ＰＤリセットの際のポテンシャル図の一例であり、同図におけるｂは、露光蓄積中のポテンシャル図の一例である。同図におけるｃは、ＳＴリセットの際のポテンシャル図の一例である。
同図におけるａに例示するように、垂直走査回路２１１は、転送トランジスタ２２３、２２５および２２７とリセットトランジスタ２３１とをオフ状態にしつつ、電荷排出トランジスタ２２１のみをオン状態にすることにより、ＰＤリセットを行う。そして、同図におけるｂに例示するように、垂直走査回路２１１は、電荷排出トランジスタ２２１をオフ状態にすることにより、露光蓄積を実行させる。続いて、同図におけるｃに例示するように、垂直走査回路２１１は、転送トランジスタ２２５および２２７とリセットトランジスタ２３１とをオン状態にしてＳＴリセットを行う。
図１３は、本技術の第１の実施の形態における照度が低いときの電荷保持領域の分離までのポテンシャル図の一例である。同図におけるａは、電荷保持領域２２４および２２６への電荷転送の際のポテンシャル図の一例である。同図におけるｂは、電荷保持領域２２４が電荷保持領域２２６と分離されたときのポテンシャル図の一例である。
同図におけるａに例示するように、垂直走査回路２１１は、転送トランジスタ２２７およびリセットトランジスタ２３１がオフ状態のままで、転送トランジスタ２２３および２２５をオン状態にする。これにより、光電変換素子２２２から、電荷保持領域２２４および２２６へ電荷が転送される。低照度の場合、電荷は、ＳＴ２のみで保持される。
そして、同図におけるｂに例示するように、垂直走査回路２１１は、転送トランジスタ２２３および２２５をオフ状態にすることにより、電荷保持領域２２４と電荷保持領域２２６とを分離する。
図１４は、本技術の第１の実施の形態における照度が高いときのＳＴリセットまでのポテンシャル図の一例である。同図におけるａは、ＰＤリセットの際のポテンシャル図の一例であり、同図におけるｂは、露光蓄積中のポテンシャル図の一例である。同図におけるｃは、ＳＴリセットの際のポテンシャル図の一例である。これらのポテンシャル図は、電荷量が異なる点以外は、図１２に例示したものと同様である。
図１５は、本技術の第１の実施の形態における照度が高いときの電荷保持領域の分離までのポテンシャル図の一例である。同図におけるａは、電荷保持領域２２４および２２６への電荷転送の際のポテンシャル図の一例である。同図におけるｂは、電荷保持領域２２４が電荷保持領域２２６と分離されたときのポテンシャル図の一例である。これらのポテンシャル図は、電荷量が異なる点以外は、図１３に例示したものと同様である。図１５に例示するように、高照度の場合、電荷はＳＴ１とＳＴ２との両方で保持される。
図１６は、本技術の第１の実施の形態における照度が低いときの一行を読み出す動作の一例を示すタイミングチャートである。同図の読出し動作は、図１１に例示したグローバルシャッターの後に、行ごとに順に実行される。
例えば、タイミングＴ１１やＴ１６などにおいて、水平同期信号ＸＨＳがタイミング制御回路２１３によりカラム信号処理回路２６０へ供給される。垂直走査回路２１１は、水平同期信号ＸＨＳに同期して選択信号ＳＥＬを供給する。例えば、タイミングＴ１１からＴ１６までの期間内に１行目を選択する際には、選択信号ＳＥＬ＿［１］が供給される。
垂直走査回路２１１は、タイミングＴ１１において、リセット信号ＲＳＴをパルス期間に亘って供給してリセットトランジスタ２３１をオン状態にし、ＦＤリセットを行わせる。タイミングＴ１２までの期間において、ＦＤリセット時のリセットレベルが増幅トランジスタ２３２および選択トランジスタ２３３を介して垂直信号線２３９へ出力され、カラム信号処理回路２６０によりＡＤ変換される。このリセットレベルは、Ｐ相レベルとも呼ばれる。ＡＤ変換後のＰ相レベルをＶｐとする。
そして、垂直走査回路２１１は、タイミングＴ１２において、転送信号ＴＧをパルス期間に亘って供給して転送トランジスタ２２７をオン状態にし、電荷保持領域２２６（ＳＴ２）の電荷を浮遊拡散領域２２８へ転送させる。電荷保持領域２２４（ＳＴ１）および電荷保持領域２２６（ＳＴ２）の電荷は、光電変換により生成された信号電荷であり、この信号電荷量に応じた信号レベルは、Ｄ相レベルと呼ばれる。タイミングＴ１３までの期間において、このＤ相レベルは、カラム信号処理回路２６０によりＡＤ変換される。１回目のＡＤ変換後のＤ相レベルをＶｄ１とする。
続いて、垂直走査回路２１１は、タイミングＴ１３において、転送信号ＴＧおよびＴＸ２を供給して転送トランジスタ２２５および２２７をオン状態にし、電荷保持領域２２４（ＳＴ１）の電荷を浮遊拡散領域２２８へ転送させる。また、垂直走査回路２１１は、タイミングＴ１４において、転送トランジスタ２２５をオフ状態にし、その直後のタイミングＴ１５において転送トランジスタ２２７をオフ状態にする。転送トランジスタ２２５、２２７の順でオフ状態にすることにより、ＳＴ２のポテンシャルを浮遊拡散領域２２８より高く維持し、ＳＴ１の信号電荷を浮遊拡散領域２２８へ完全転送することができる。
タイミングＴ１３までの期間において、Ｄ相レベルは、カラム信号処理回路２６０によりＡＤ変換される。２回目のＡＤ変換後のＤ相レベルをＶｄ２とする。２回目において、電荷保持領域２２４から浮遊拡散領域２２８へ転送された電荷は、１回目に電荷保持領域２２６から転送された電荷に加算される。このため、２回目のＤ相レベルは、電荷保持領域２２４および２２６のそれぞれに保持されていた電荷量を加算した値に応じたレベルとなる。
カラム信号処理回路２６０は、ＣＤＳ処理において次の演算を行う。ＣＤＳ処理により、浮遊拡散領域２２８のリセットノイズや、回路のノイズ・オフセットをキャンセルすることができる。
Δ１＝Ｖｄ１－Ｖｐ
Δ２＝Ｖｄ２－Ｖｐ
カラム信号処理回路２６０は、差分Δ１と所定の閾値Δｔｈとを比較し、差分Δ１が閾値Δｔｈ以下であるか否かを判断する。ここで、閾値Δｔｈは、ＳＴ２が単独で安全に保持することができる電荷量であり、ＳＴ２の容量と、ＳＴ１およびＳＴ２間のポテンシャルバリアと、浮遊拡散領域２２８の電荷電圧変換効率との積に比例する。
同図に例示するように差分Δ１が閾値Δｔｈ以下である場合、カラム信号処理回路２６０は、照度が比較的低いと判断し、差分Δ１を最終的な画素信号として出力する。一方、差分Δ１が閾値Δｔｈより大きい場合、カラム信号処理回路２６０は、照度が比較的高いと判断し、差分Δ２を最終的な画素信号として出力する。
このように、低照度の画素では、差分Δ１を出力し、高照度の画素では差分Δ２を出力することにより、低照度信号のＰＬＳを低減することができる。
また、ＳＴ２は開口された光電変換素子２２２との間隔をＳＴ１より広く確保できるため、漏れ光が届きにくい。さらに、ＳＴ２がフルレンジの信号電荷の内の一部のみを受ければよいため、ＳＴ２の容量は小さくて済む。この両効果によって、ＳＴ２に発生する光漏れは効果的に抑制することができる。
ここで、画像データでは、一般に低照度信号に発生するアーチファクトが特に目立ちやすい。その理由として、高照度の信号に伴い、光ショットノイズを多く含むようになり、アーチファクトがあっても光ショットノイズに埋もれて目立ちにくいことが考えられる。固体撮像素子２００では、上述したように光漏れが受けにくいＳＴ２にアーチファクトの目立ちやすい低照度の電荷信号を保持することで光漏れの影響を軽減させている。
図１７は、本技術の第１の実施の形態における照度が低いときの読出しの際のポテンシャル図の一例である。照度が低い場合、１回目のＤ相レベルが読み出される際において、同図に例示するように、ＳＴ１には信号電荷が残っていない。２回目のＤ相レベルの読出しの際のポテンシャル図は、１回目と同様である。
図１８は、本技術の第１の実施の形態における照度が高いときの一行を読み出す動作のの一例を示すタイミングチャートである。同図の読出し制御は、図１６に例示した制御と同様である。同図に例示するように、照度が高い場合は差分Δ１が閾値Δｔｈより大きくなる。カラム信号処理回路２６０は、この場合に、差分Δ２を最終的な画素信号として出力する。
図１９は、本技術の第１の実施の形態における照度が高いときの読出しの際のポテンシャル図の一例である。同図におけるａは、１回目のＤ相レベルの読出しの際のポテンシャル図の一例であり、同図におけるｂは、２回目のＤ相レベルの読出しの際のポテンシャル図の一例である。
同図におけるａに例示するように、照度が高い場合、１回目のＤ相レベルが読み出される際において、ＳＴ１に信号レベルが残留している。同図におけるｂに例示するように、ＳＴ１に残った信号電荷は浮遊拡散領域２２８へ転送され、１回目の電荷量と加算されて２回目のＤ相レベルとして読み出される。
図２０は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、ＨＤＲ画像を生成するための所定のアプリケーションが実行されたときに開始される。
固体撮像素子２００内の垂直走査回路２１１は、全画素についてＰＤリセットし（ステップＳ９０１）、露光蓄積させる（ステップＳ９０２）。露光終了後に垂直走査回路２１１は、全画素についてＳＴリセットし（ステップＳ９０３）、電荷保持領域２２４および２２６へ電荷を転送させる（ステップＳ９０４）。垂直走査回路２１１は、電荷保持領域２２４および２２６を分離する（ステップＳ９０５）。
垂直走査回路２１１は、行を選択し、カラム信号処理回路２６０は、カラム毎に差分Δ１およびΔ２をＣＤＳ処理により演算する（ステップＳ９０６）。カラム信号処理回路２６０は、カラム毎に差分Δ１が閾値以下であるか否かを判断する（ステップＳ９０７）。差分Δ１が閾値以下である場合（ステップＳ９０７：Ｙｅｓ）、カラム信号処理回路２６０は、差分Δ１を選択し、画素信号として出力する（ステップＳ９０８）。一方、差分Δ１が閾値より大きい場合（ステップＳ９０７：Ｎｏ）、カラム信号処理回路２６０は、差分Δ２を選択し、画素信号として出力する（ステップＳ９０９）。なお、ステップＳ９０６乃至Ｓ９０９の処理は、選択された行において、カラム毎に実行されるが、同図においては記載の便宜上、１つのカラム以外の処理は省略されている。
ステップＳ９０８またはＳ９０９の後に、固体撮像素子２００は、全行の読出しが完了したか否かを判断する（ステップＳ９１０）。全行の読出しが完了していない場合（ステップＳ９１０：Ｎｏ）、固体撮像素子２００は、ステップＳ９０６以降を繰り返し実行する。全行の読出しが完了した場合（ステップＳ９１０：Ｙｅｓ）、固体撮像素子２００は、ＨＤＲ画像の生成のための動作を終了する。
なお、複数枚のＨＤＲ画像を連続して生成する場合には、ステップＳ９０１乃至Ｓ９１０の処理が垂直同期信号に同期して繰り返し実行される。
このように、本技術の第１の実施の形態では、光電変換素子２２２から後段の電荷保持領域２２６への電荷の漏出が遮光壁により防止されるため、ＰＬＳ耐性が向上する。また、転送トランジスタ２２３が電荷保持領域２２４おおよび２２６に電荷を転送し、転送トランジスタ２２５および２２７が、それぞれに保持された電荷を順に浮遊拡散領域２２８に転送する。これにより、カラム信号処理回路２６０は、画素ごとに、低照度の信号と高照度の信号とのいずれかを出力し、低照度信号のＰＬＳを低減して画質を向上させることができる。
［第１の変形例］
上述の第１の実施の形態では、表面照射型の固体撮像素子２００を用いていたが、表面照射型では、配線層４１４を避けて光電変換素子２２２に入射光を導く必要があり、感度が不足するおそれがある。この第１の実施の形態の第１の変形例の固体撮像素子２００は、裏面照射型である点において第１の実施の形態と異なる。
第１の実施の形態の第１の変形例の固体撮像素子２００のＺ軸方向から見たレイアウトは、図６に例示した第１の実施の形態と同様である。
図２１は、本技術の第１の実施の形態の第１の変形例におけるＡ－Ｂ線に沿って切断した断面図の一例である。同図に例示するように、ｐ型半導体基板３２０の両面のうち、配線層４１４が形成された面を表面として、表面に対する裏面に光電変換素子２２２が形成される。裏面において、電荷保持領域２２４（ＳＴ１）の上部は、メタル４２１により遮光されている。また、画素２２０の周囲には、ＤＴＩにより遮光壁４１１および４１２が形成される。同図に例示したように、裏面に光電変換素子２２２を形成した固体撮像素子２００は、裏面照射型の固体撮像素子と呼ばれる。
図２２は、本技術の第１の実施の形態の第１の変形例におけるＣ－Ｄ線に沿って切断した断面図の一例である。裏面において、電荷保持領域２２６（ＳＴ２）の上部は、メタル４２１により遮光されている。また、光電変換素子２２２とＳＴ２との間には遮光壁４１６が形成される。ＳＴ２の周囲の遮光壁４１６および４１２は、配線層４１４からＺ軸方向に沿って延伸し、ｐ型半導体基板３２０を貫通してメタル４２１に接続される。これにより、ＳＴ２の遮光耐性を強くすることができる。
図２３は、本技術の第１の実施の形態の第１の変形例におけるＥ－Ｆ線に沿って切断した断面図の一例である。画素２２０の周囲には、遮光壁４１７が形成され、裏面において電荷保持領域２２４（ＳＴ１）および電荷保持領域２２６（ＳＴ２）の上部はメタル４２１により遮光される。
このように本技術の第１の実施の形態の変形例では、基板上の配線層４１４が形成される表面に対する裏面に光電変換素子２２２が形成されるため、配線層４１４を避けて入射光を導く必要がなくなり、表面照射型と比較して感度を向上させることができる。
［第２の変形例］
上述の第１の実施の形態では、画素ごとに、浮遊拡散領域２２８を配置していたが、この構成では、画素アレイ部２１２の回路規模を削減することが困難である。この第１の実施の形態の第２の変形例の固体撮像素子２００は、複数の画素が浮遊拡散領域２２８を共有する点において第１の実施の形態と異なる。
図２４は、本技術の第１の実施の形態の第２の変形例における画素ブロック２４０の一構成例を示す回路図である。この第１の実施の形態の第２の変形例では、画素アレイ部２１２において、複数の画素ブロック２４０が配列される。画素ブロック２４０のそれぞれは、電荷排出トランジスタ２２１および２４１と、光電変換素子２２２および２４２と、転送トランジスタ２２３、２２５、２２７、２４３、２４５および２４７とを備える。さらに画素ブロック２４０は、電荷保持領域２２４、２２６、２４４および２４６と、浮遊拡散領域２２８と、リセットトランジスタ２３１、増幅トランジスタ２３２および選択トランジスタ２３３を備える。
第２の実施の形態において、電荷排出トランジスタ２２１と、光電変換素子２２２と、転送トランジスタ２２３、２２５および２２７と、電荷保持領域２２４および２２６と、浮遊拡散領域２２８との接続構成は、第１の実施の形態と同様である。電荷排出トランジスタ２４１と、光電変換素子２４２と、転送トランジスタ２４３、２４５および２４７と、電荷保持領域２４４および２４６との接続構成は、第１の実施の形態の対応する素子と同様である。リセットトランジスタ２３１、増幅トランジスタ２３２および選択トランジスタ２３３の接続構成は、第１の実施の形態と同様である。
また、第２の実施の形態の転送トランジスタ２４３、２４５および２４７は、電荷排出トランジスタ２４１および光電変換素子２４２の接続ノードと浮遊拡散領域２２８との間に直列に接続される。同図に例示した構成により、画素ブロック２４０は、２つの画素として機能し、これらの画素は、１つの浮遊拡散領域２２８を共有する。このように複数の画素が１つの浮遊拡散領域２２８を共有するため、共有しない第１の実施の形態と比較して、画素当たりの素子数を削減し、画素アレイ部２１２の回路規模を削減することができる。
なお、光電変換素子２２１および２４１は、特許請求の範囲に記載の第１および第２の光電変換素子の一例である。転送トランジスタ２２３および２４３は、特許請求の範囲に記載の第１および第２の前段転送トランジスタの一例である。転送トランジスタ２２５および２４５は、特許請求の範囲に記載の第１および第２の中間転送トランジスタの一例である。転送トランジスタ２２７および２４７は、特許請求の範囲に記載の第１および第２の後段転送トランジスタの一例である。電荷保持領域２２４および２４４は、特許請求の範囲に記載の第１および第２の前段電荷保持領域の一例である。電荷保持領域２２６および２４６は、特許請求の範囲に記載の第１および第２の後段電荷保持領域の一例である。
図２５は、本技術の第１の実施の形態の第２の変形例における画素ブロック２４０内の素子のレイアウトの一例を示す平面図である。同図に例示するように、左側に、電荷排出トランジスタ２２１と、光電変換素子２２２と、転送トランジスタ２２３、２２５および２２７とが第１の実施の形態と同様のレイアウトで配置される。電荷排出トランジスタ２４１と、光電変換素子２４２と、転送トランジスタ２４３、２４５および２４７とは、右側において、左側と左右対称なレイアウトで配置される。転送トランジスタ２２７および２４７の間に浮遊拡散領域２２８が配置され、光電変換素子２２２および２４２の間にトランジスタ配置領域２３０が配置される。
なお、図２４および２５では、浮遊拡散領域２２８を共有する画素数を２画素としているが、３画素以上の複数の画素が浮遊拡散領域２２８を共有する構成とすることもできる。また、第１の実施の形態の第２の変形例に、第１の実施の形態の第１の変形例を適用することができる。
このように、本技術の第１の実施の形態の第２の変形例では、複数の画素が１つの浮遊拡散領域２２８を共有するため、共有しない場合と比較して画素当たりの素子数を削減することができる。
＜２．第２の実施の形態＞
上述の第１の実施の形態では、独立した２つのｎ層のそれぞれを電荷保持領域２２４および２２６として設けていたが、画素ごとに２つのｎ層が必要であるため、画素２２０の面積が大きくなり、微細化が困難となる。この第２の実施の形態の固体撮像素子２００は、１つのｎ層内に電荷荷保持領域２２４および２２６が形成される点において第１の実施の形態と異なる。
図２６は、本技術の第２の実施の形態における画素２２０の一構成例を示す回路図である。この第２の実施の形態の画素２２０は、転送トランジスタ２２３および２２５が同一のｎ層を共有する点において第１の実施の形態と異なる。そのｎ層に電荷保持領域２２４および２２６が形成される。
図２７は、本技術の第２の実施の形態における画素２２０の断面図の一例である。この第２の実施の形態の画素２２０において、ｎ層３３４およびｐ＋層３３９は形成されず、ｎ層３３３およびｐ＋層３３８の上部にゲート電極３４２および３４３が形成される。ｎ層３３３において、ゲート電極３４２および３４３の間の隙間の下部の領域３２１の左側が電荷保持領域２２４（ＳＴ１）として用いられ、右側が電荷保持領域２２６（ＳＴ２）として用いられる。このように、ＳＴ１およびＳＴ２は、同一のｎ層３３３内に形成される。これにより、ＳＴ１およびＳＴ２のために独立した２つのｎ層を設ける場合と比較して、ｎ層が１つ不要となるため、画素２２０の面積を削減することができる。
領域３２１は、ゲート電極３４２および３４３のそれぞれの直下の領域と比較して、ゲート電極からの電解が弱くなる。このため、転送トランジスタ２２３および２２５がオフ状態のときには、領域３２１のポテンシャルが、ゲート電極直下の領域よりも高くなり、ＳＴ１とＳＴ２との間の領域３２１においてポテンシャルバリアが生じる。
さらに、製造時において、領域３２１の不純物のインプラ濃度を調整することでポテンシャルバリアを調整することも可能である。この場合、例えば、領域３２１の不純物濃度は、その周囲よりも薄い濃度に調整される。
図２８は、本技術の第２の実施の形態における画素２２０のポテンシャル図の一例である。同図は、電荷排出トランジスタ２２１と、転送トランジスタ２２３、２２５および２２７と、リセットトランジスタ２３１とがオフ状態のときのポテンシャルを示す。同図に例示するように、ＳＴ１およびＳＴ２は、同一のｎ層３３３内に形成されるため、オフ状態のときの、それらの間のポテンシャルバリアは、第１の実施の形態よりも低くなる。
なお、第２の実施の形態に、第１の実施の形態の第１の変形例や第２の変形例を適用することができる。
このように、本技術の第２の実施の形態では、電荷保持領域２２４および電荷保持領域２２６を同一のｎ層３３３内に形成するため、独立した２つのｎ層を設ける場合と比較して、ｎ層を削減することができる。
＜３．第３の実施の形態＞
上述の第２の実施の形態では、電荷保持領域２２４および電荷保持領域２２６を同一のｎ層３３３内に形成していたが、この構成では、それらの間のポテンシャルバリアの高さが不足するおそれがある。この第３の実施の形態の固体撮像素子２００は、ポテンシャルバリアの高さを調整するトランジスタを設けた点において第２の実施の形態と異なる。
図２９は、本技術の第３の実施の形態における画素２２０の一構成例を示す回路図である。この第３の実施の形態の画素２２０は、調整トランジスタ２２９をさらに備える点において第２の実施の形態と異なる。
調整トランジスタ２２９は、垂直走査回路２１１からの制御信号ＴＸｃに従って、電荷保持領域２２４と電荷保持領域２２６との間のポテンシャルバリアを調整するものである。
図３０は、本技術の第３の実施の形態における画素２２０の断面図の一例である。第３の実施の形態の画素２２０は、ゲート電極３４６がさらに設けられる点において第２の実施の形態と異なる。
また、第２の実施の形態と同様に、ｎ層３３３のうち、ゲート電極３４２の直下の領域が電荷保持領域２２４（ＳＴ１）として用いられ、ゲート電極３４３の直下の領域が電荷保持領域２２６（ＳＴ２）として用いられる。
ゲート電極３４６は、ゲート電極３４２とゲート電極３４３との間（言い換えれば、ポテンシャルバリアの直上）に配置され、制御信号ＴＸｃが入力される。このゲート電極３４６と、その下部の半導体領域とは、調整トランジスタ２２９として機能する。
垂直走査回路２１１は、調整トランジスタ２２９のゲートに正電圧を印可し、ゲート下のポテンシャルを下げる。また、オフする際に垂直走査回路２１１は、調整トランジスタ２２９にグランドあるいは負電圧を印可する。垂直走査回路２１１は、調整トランジスタ２２９のゲートに印可する電圧の調整により、ポテンシャルバリアを調整することができる。オフ時（ＳＴ１などへの電荷保持のとき）に調整トランジスタ２２９のゲートに印可する電圧を、その両側の転送トランジスタ２２３および２２５よりも低く設定すると、その直下のポテンシャルバリアが周辺より高くなる。
図３１は、本技術の第２の実施の形態における画素２２０のポテンシャル図の一例である。同図は、電荷排出トランジスタ２２１と、転送トランジスタ２２３、２２５および２２７と、調整トランジスタ２２９と、リセットトランジスタ２３１とがオフ状態のときのポテンシャルを示す。同図に例示するように、調整トランジスタ２２９の追加により、ポテンシャルバリアを第２の実施の形態と比較して高くすることができる。
図３２は、本技術の第３の実施の形態における固体撮像素子のグローバルシャッター動作の一例を示すタイミングチャートである。第３の実施の形態において、ＰＤリセットおよび露光蓄積の制御は、第１および第２の実施の形態と同様である。垂直走査回路２１１は、タイミングＴ２において、リセット信号ＲＳＴと転送信号ＴＸ２およびＴＧ信号と制御信号ＴＸｃとにより、全画素のリセットトランジスタ２３１と転送トランジスタ２２５および２２７と調整トランジスタ２２９とをオン状態にする。これにより、ＳＴリセットが行われる。
また、垂直走査回路２１１は、タイミングＴ３において、制御信号ＴＸｃにより調整トランジスタ２２９をオフ状態にし、タイミングＴ４において、転送信号ＴＸ２により転送トランジスタ２２５をオフ状態にする。
そして、垂直走査回路２１１は、タイミングＴ５において、転送信号ＴＧにより転送トランジスタ２２７をオフ状態にし、タイミングＴ６において、リセット信号ＲＳＴによりリセットトランジスタ２３１をオフ状態にする。
続いて、垂直走査回路２１１は、ＳＴリセット直後のタイミングＴ７において、転送信号ＴＸ１およびＴＸ２と制御信号ＴＸｃとにより全画素の転送トランジスタ２２３および２２７と調整トランジスタ２２９とをオン状態にして電荷を転送させる。
そして、垂直走査回路２１１は、タイミングＴ８において、転送信号ＴＸ１により転送トランジスタ２２３をオフ状態にし、その直後のタイミングＴ９において、制御信号ＴＸｃにより調整トランジスタ２２９をオフ状態にする。垂直走査回路２１１は、その直後のタイミングＴ１０において、転送信号ＴＸ２により転送トランジスタ２２５をオフ状態にする。
図３３は、本技術の第３の実施の形態における照度が低いときの一行を読み出す動作のの一例を示すタイミングチャートである。タイミングＴ２３の直前までの制御は、第１および第２の実施の形態と同様である。
垂直走査回路２１１は、タイミングＴ２３において、転送信号ＴＧおよびＴＸ２と制御信号ＴＸｃとを供給して転送トランジスタ２２５および２２７と調整トランジスタ２２９とをオン状態にし、電荷を浮遊拡散領域２２８へ転送させる。また、垂直走査回路２１１は、タイミングＴ２４において制御信号ＴＸｃにより調整トランジスタ２２９をオフ状態にし、その直後のタイミングＴ２５において転送信号ＴＸ２により転送トランジスタ２２５をオフ状態にする。垂直走査回路２１１は、その直後のタイミングＴ２６において、転送信号ＴＧにより転送トランジスタ２２７をオフ状態にする。
図３４は、本技術の第３の実施の形態における照度が低いときの読出しの際のポテンシャル図の一例である。照度が低い場合、１回目のＤ相レベルが読み出される際において、同図に例示するように、ＳＴ１には信号電荷が残っていない。２回目のＤ相レベルの読出しの際のポテンシャル図は、１回目と同様である。
図３５は、本技術の第３の実施の形態における照度が高いときの一行を読み出す動作の一例を示すタイミングチャートである。同図の読出し制御は、図３３に例示した制御と同様である。
図３６は、本技術の第３の実施の形態における照度が高いときの読出しの際のポテンシャル図の一例である。同図におけるａは、１回目のＤ相レベルの読出しの際のポテンシャル図の一例であり、同図におけるｂは、２回目のＤ相レベルの読出しの際のポテンシャル図の一例である。
なお、第３の実施の形態に、第１の実施の形態の第１の変形例や第２の変形例を適用することができる。
このように、本技術の第３の実施の形態によれば、ポテンシャルバリアの高さを調整するトランジスタを設けたため、ポテンシャルバリアの高さの不足を解消することができる。
＜４．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図３７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図３８は、撮像部１２０３１の設置位置の例を示す図である。
図３８では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図３８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ＰＬＳ耐性を向上させて、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
（１）光電変換素子と、
前段電荷保持領域と、
前段電荷保持領域と容量の異なる後段電荷保持領域と、
前記光電変換素子から前記前段電荷保持領域および前記後段電荷保持領域へ電荷を転送する前段転送トランジスタと、
前記後段電荷保持領域から浮遊拡散領域へ電荷を転送する後段転送トランジスタと、
前記後段電荷保持領域から前記浮遊拡散領域へ前記電荷が転送された後に前記前段電荷保持領域に残留した電荷を前記前段電荷保持領域を介して前記浮遊拡散領域へ転送する中間転送トランジスタと、
前記光電変換素子から前記後段電荷保持領域への電荷の漏出を防止する遮光壁
を具備する固体撮像素子。
（２）前記前段電荷保持領域および前記後段電荷保持領域のそれぞれは、極性が同一の不純物拡散領域であり、
前記前段電荷保持領域と前記後段電荷保持領域との間には、前記前段電荷保持領域および前記後段電荷保持領域の両方と極性の異なる所定の不純物拡散領域が配置される
前記（１）に記載の固体撮像素子。
（３）前記前段電荷保持領域および前記後段電荷保持領域は、同一の不純物拡散領域内に形成される
前記（１）に記載の固体撮像素子。
（４）前記不純物拡散領域のうち前記前段電荷保持領域および前記後段電荷保持領域の間の領域の不純物濃度は、当該領域の周囲と異なる
前記（３）記載の固体撮像素子。
（５）前記前段電荷保持領域と前記後段電荷保持領域との間のポテンシャルバリアの高さを調整する調整トランジスタをさらに具備する
前記（３）記載の固体撮像素子。
（６）前記前段転送トランジスタ、前記後段転送トランジスタおよび前記中間転送トランジスタのそれぞれをオン状態およびオフ状態のいずれかに制御する垂直走査回路をさらに具備し、
前記垂直走査回路は、前記後段転送トランジスタをオフ状態にしつつ、前記前段転送トランジスタおよび前記中間転送トランジスタをオン状態にして前記前段電荷保持領域および前記後段電荷保持領域へ電荷を転送させ、前記前段転送トランジスタおよび前記中間転送トランジスタをオフ状態にしつつ、前記後段転送トランジスタをオン状態にして前記後段電荷保持領域から前記浮遊拡散領域へ電荷を転送させ、前記中間転送トランジスタおよび前記後段転送トランジスタをオン状態にして前記前段電荷保持領域から前記浮遊拡散領域へ電荷を転送させる
前記（１）から（５）のいずれかに記載の固体撮像素子。
（７）前記後段電荷保持領域の電荷量に応じた第１の画素信号と前記前段電荷保持領域の電荷量に応じた第２の画素信号とのうち前記第１の画素信号を所定の閾値と比較し、比較結果に基づいて前記第１および第２の画素信号のいずれかを選択する処理を行う信号処理回路をさらに具備する
前記（１）から（６）のいずれかに記載の固体撮像素子。
（８）前記光電変換素子は、所定の半導体基板の両面のうち配線された表面に形成される
前記（１）から（７）のいずれかに記載の固体撮像素子。
（９）前記光電変換素子は、所定の半導体基板の両面のうち配線された表面に対する裏面に形成される
前記（１）から（７）のいずれかに記載の固体撮像素子。
（１０）前記光電変換素子は、第１および第２の光電変換素子を含み、
前記前段電荷保持領域は、第１および第２の前段電荷保持領域を含み、
前記後段電荷保持領域は、第１および第２の後段電荷保持領域を含み、
前記前段転送トランジスタは、第１および第２の前段転送トランジスタを含み、
前記中間転送トランジスタは、第１および第２の中間転送トランジスタを含み、
前記後段転送トランジスタは、第１および第２の後段転送トランジスタを含む
前記（１）から（９）のいずれかに記載の固体撮像素子。
（１１）前記光電変換素子から電荷を排出する電荷排出トランジスタと、
前記浮遊拡散領域を初期化するリセットトランジスタと、
前記浮遊拡散領域に転送された電荷の量に応じた信号を増幅する増幅トランジスタと、
所定の選択信号に従って前記増幅された信号を画素信号として出力する選択トランジスタと
をさらに具備する前記（１）から（１０）のいずれかに記載の固体撮像素子。
（１２）光電変換素子と、
前段電荷保持領域と、
前段電荷保持領域と容量の異なる後段電荷保持領域と、
前記光電変換素子から前記前段電荷保持領域および前記後段電荷保持領域へ電荷を転送する前段転送トランジスタと、
前記後段電荷保持領域から浮遊拡散領域へ電荷を転送する後段転送トランジスタと、
前記後段電荷保持領域から前記浮遊拡散領域へ前記電荷が転送された後に前記前段電荷保持領域に残留した電荷を前記前段電荷保持領域を介して前記浮遊拡散領域へ転送する中間転送トランジスタと、
前記光電変換素子から前記後段電荷保持領域への電荷の漏出を防止する遮光壁と、
前記浮遊拡散領域に転送された電荷の量に応じた画素信号を処理する信号処理回路と
を具備する撮像装置。
（１３）光電変換素子から容量の異なる前段電荷保持領域および後段電荷保持領域へ電荷を転送する前段転送手順と、
前記光電変換素子への電荷の漏出が遮光壁により防止された前記後段電荷保持領域から浮遊拡散領域へ電荷を転送する後段転送手順と、
前記後段電荷保持領域から前記浮遊拡散領域へ前記電荷が転送された後に前記前段電荷保持領域に残留した電荷を前記前段電荷保持領域を介して前記浮遊拡散領域へ転送する中間転送手順と
を具備する固体撮像素子の制御方法。
１００ 撮像装置
１１０ 撮像レンズ
１２０ 記録部
１３０ 撮像制御部
２００ 固体撮像素子
２１１ 垂直走査回路
２１２ 画素アレイ部
２１３ タイミング制御回路
２１４ ＤＡＣ
２２０ 画素
２２１、２４１ 電荷排出トランジスタ
２２２、２４２ 光電変換素子
２２３、２２５、２２７、２４３、２４５、２４７ 転送トランジスタ
２２４、２２６、２４４、２４６ 電荷保持領域
２２８ 浮遊拡散領域
２２９ 調整トランジスタ
２３０ トランジスタ配置領域
２３１ リセットトランジスタ
２３２ 増幅トランジスタ
２３３ 選択トランジスタ
２４０ 画素ブロック
２５０ 負荷ＭＯＳ回路ブロック
２５１ 負荷ＭＯＳトランジスタ
２６０ カラム信号処理回路
２６１ ＡＤＣ
２６２ デジタル信号処理部
３１０ ｎ型半導体基板
３２０ ｐ型半導体基板
３３１、３３５、３３６ ｎ＋層
３３２、３３３、３３４ ｎ層
３３７～３３９ ｐ＋層
３４１～３４６ ゲート電極
４１１、４１２、４１６、４１７ 遮光壁
４１３ 電荷転送チャネル
４１４ 配線層
４２１ メタル
１２０３１ 撮像部

Claims (13)

  1. 光電変換素子と、
    前段電荷保持領域と、
    前段電荷保持領域と容量の異なる後段電荷保持領域と、
    前記光電変換素子から前記前段電荷保持領域および前記後段電荷保持領域へ電荷を転送する前段転送トランジスタと、
    前記後段電荷保持領域から浮遊拡散領域へ電荷を転送する後段転送トランジスタと、
    前記後段電荷保持領域から前記浮遊拡散領域へ前記電荷が転送された後に前記前段電荷保持領域に残留した電荷を前記前段電荷保持領域を介して前記浮遊拡散領域へ転送する中間転送トランジスタと、
    前記光電変換素子から前記後段電荷保持領域への電荷の漏出を防止する遮光壁と
    を具備し、
    前記遮光壁は、前記光電変換素子と前記後段電荷保持領域との間に配置される
    固体撮像素子。
  2. 前記前段電荷保持領域および前記後段電荷保持領域のそれぞれは、極性が同一の不純物拡散領域であり、
    前記前段電荷保持領域と前記後段電荷保持領域との間には、前記前段電荷保持領域および前記後段電荷保持領域の両方と極性の異なる所定の不純物拡散領域が配置される
    請求項１記載の固体撮像素子。
  3. 前記前段電荷保持領域および前記後段電荷保持領域は、同一の不純物拡散領域内に形成される
    請求項１記載の固体撮像素子。
  4. 前記不純物拡散領域のうち前記前段電荷保持領域および前記後段電荷保持領域の間の領域の不純物濃度は、当該領域の周囲と異なる
    請求項３記載の固体撮像素子。
  5. 前記前段電荷保持領域と前記後段電荷保持領域との間のポテンシャルバリアの高さを調整する調整トランジスタをさらに具備する
    請求項３記載の固体撮像素子。
  6. 前記前段転送トランジスタ、前記後段転送トランジスタおよび前記中間転送トランジスタのそれぞれをオン状態およびオフ状態のいずれかに制御する垂直走査回路をさらに具備し、
    前記垂直走査回路は、前記後段転送トランジスタをオフ状態にしつつ、前記前段転送トランジスタおよび前記中間転送トランジスタをオン状態にして前記前段電荷保持領域および前記後段電荷保持領域へ電荷を転送させ、前記前段転送トランジスタおよび前記中間転送トランジスタをオフ状態にしつつ、前記後段転送トランジスタをオン状態にして前記後段電荷保持領域から前記浮遊拡散領域へ電荷を転送させ、前記中間転送トランジスタおよび前記後段転送トランジスタをオン状態にして前記前段電荷保持領域から前記浮遊拡散領域へ電荷を転送させる
    請求項１記載の固体撮像素子。
  7. 前記後段電荷保持領域から転送された電荷量に応じた第１の画素信号と前記前段電荷保持領域および前記後段電荷保持領域から転送された電荷量に応じた第２の画素信号とのうち前記第１の画素信号を所定の閾値と比較し、比較結果に基づいて前記第１および第２の画素信号のいずれかを選択する処理を行う信号処理回路をさらに具備する
    請求項１記載の固体撮像素子。
  8. 前記光電変換素子は、所定の半導体基板の両面のうち配線された表面に形成される
    請求項１記載の固体撮像素子。
  9. 前記光電変換素子は、所定の半導体基板の両面のうち配線された表面に対する裏面に形成される
    請求項１記載の固体撮像素子。
  10. 前記光電変換素子は、第１および第２の光電変換素子を含み、
    前記前段電荷保持領域は、第１および第２の前段電荷保持領域を含み、
    前記後段電荷保持領域は、第１および第２の後段電荷保持領域を含み、
    前記前段転送トランジスタは、第１および第２の前段転送トランジスタを含み、
    前記中間転送トランジスタは、第１および第２の中間転送トランジスタを含み、
    前記後段転送トランジスタは、第１および第２の後段転送トランジスタを含む
    請求項１記載の固体撮像素子。
  11. 前記光電変換素子から電荷を排出する電荷排出トランジスタと、
    前記浮遊拡散領域を初期化するリセットトランジスタと、
    前記浮遊拡散領域に転送された電荷の量に応じた信号を増幅する増幅トランジスタと、
    所定の選択信号に従って前記増幅された信号を画素信号として出力する選択トランジスタと
    をさらに具備する請求項１記載の固体撮像素子。
  12. 光電変換素子と、
    前段電荷保持領域と、
    前段電荷保持領域と容量の異なる後段電荷保持領域と、
    前記光電変換素子から前記前段電荷保持領域および前記後段電荷保持領域へ電荷を転送する前段転送トランジスタと、
    前記後段電荷保持領域から浮遊拡散領域へ電荷を転送する後段転送トランジスタと、
    前記後段電荷保持領域から前記浮遊拡散領域へ前記電荷が転送された後に前記前段電荷保持領域に残留した電荷を前記前段電荷保持領域を介して前記浮遊拡散領域へ転送する中間転送トランジスタと、
    前記光電変換素子から前記後段電荷保持領域への電荷の漏出を防止する遮光壁と
    前記浮遊拡散領域に転送された電荷の量に応じた画素信号を処理する信号処理回路と
    を具備し、
    前記遮光壁は、前記光電変換素子と前記後段電荷保持領域との間に配置される
    撮像装置。
  13. 光電変換素子から容量の異なる前段電荷保持領域および後段電荷保持領域へ電荷を転送する前段転送手順と、
    前記光電変換素子への電荷の漏出が遮光壁により防止された前記後段電荷保持領域から浮遊拡散領域へ電荷を転送する後段転送手順と、
    前記後段電荷保持領域から前記浮遊拡散領域へ前記電荷が転送された後に前記前段電荷保持領域に残留した電荷を前記前段電荷保持領域を介して前記浮遊拡散領域へ転送する中間転送手順と
    を具備し、
    前記遮光壁は、前記光電変換素子と前記後段電荷保持領域との間に配置される
    固体撮像素子の制御方法。
JP2022503094A 2020-02-26 2020-11-25 固体撮像素子、撮像装置および固体撮像素子の制御方法 Active JP7653409B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020030577 2020-02-26
JP2020030577 2020-02-26
PCT/JP2020/043731 WO2021171717A1 (ja) 2020-02-26 2020-11-25 固体撮像素子、撮像装置および固体撮像素子の制御方法

Publications (2)

Publication Number Publication Date
JPWO2021171717A1 JPWO2021171717A1 (ja) 2021-09-02
JP7653409B2 true JP7653409B2 (ja) 2025-03-28

Family

ID=77491346

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022503094A Active JP7653409B2 (ja) 2020-02-26 2020-11-25 固体撮像素子、撮像装置および固体撮像素子の制御方法

Country Status (4)

Country Link
US (1) US12192659B2 (ja)
JP (1) JP7653409B2 (ja)
CN (1) CN114946171B (ja)
WO (1) WO2021171717A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2024005764A (ja) * 2022-06-30 2024-01-17 富士フイルム株式会社 撮像素子及び撮像装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009038263A (ja) 2007-08-02 2009-02-19 Sharp Corp 固体撮像素子および電子情報機器
JP2017076899A (ja) 2015-10-15 2017-04-20 ソニー株式会社 固体撮像素子、および電子装置
JP2018147975A (ja) 2017-03-03 2018-09-20 ソニー株式会社 撮像素子
JP2018160485A (ja) 2017-03-22 2018-10-11 ソニーセミコンダクタソリューションズ株式会社 撮像素子、電子機器
JP2019169668A (ja) 2018-03-26 2019-10-03 ソニーセミコンダクタソリューションズ株式会社 撮像装置および撮像装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006262387A (ja) * 2005-03-18 2006-09-28 Canon Inc 固体撮像装置及びカメラ
JP2009038264A (ja) * 2007-08-02 2009-02-19 Canon Inc 露光装置およびデバイス製造方法
JP5568880B2 (ja) * 2008-04-03 2014-08-13 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および電子機器
JP5671830B2 (ja) * 2010-03-31 2015-02-18 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、および電子機器
JP6299058B2 (ja) * 2011-03-02 2018-03-28 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法及び電子機器
JP5299496B2 (ja) * 2011-11-24 2013-09-25 ソニー株式会社 固体撮像素子及びカメラ装置
JP6000589B2 (ja) * 2012-03-21 2016-09-28 キヤノン株式会社 固体撮像装置
JP2013211615A (ja) * 2012-03-30 2013-10-10 Sony Corp 固体撮像素子、固体撮像素子の駆動方法、および電子機器
JP6087780B2 (ja) * 2013-10-10 2017-03-01 ソニーセミコンダクタソリューションズ株式会社 撮像素子、放射線検出装置および撮像素子の制御方法
US9942503B2 (en) * 2016-02-23 2018-04-10 Semiconductor Components Industries, Llc Image sensors having high-efficiency charge storage capabilities

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009038263A (ja) 2007-08-02 2009-02-19 Sharp Corp 固体撮像素子および電子情報機器
JP2017076899A (ja) 2015-10-15 2017-04-20 ソニー株式会社 固体撮像素子、および電子装置
JP2018147975A (ja) 2017-03-03 2018-09-20 ソニー株式会社 撮像素子
JP2018160485A (ja) 2017-03-22 2018-10-11 ソニーセミコンダクタソリューションズ株式会社 撮像素子、電子機器
JP2019169668A (ja) 2018-03-26 2019-10-03 ソニーセミコンダクタソリューションズ株式会社 撮像装置および撮像装置の製造方法

Also Published As

Publication number Publication date
WO2021171717A1 (ja) 2021-09-02
US12192659B2 (en) 2025-01-07
CN114946171A (zh) 2022-08-26
CN114946171B (zh) 2025-09-16
US20230053574A1 (en) 2023-02-23
JPWO2021171717A1 (ja) 2021-09-02

Similar Documents

Publication Publication Date Title
EP4142281B1 (en) Solid-state image capturing element
EP4142280B1 (en) Solid-state image capturing element, and image capturing device
US20230300495A1 (en) Solid-state imaging device and control method of the same
CN112740410B (zh) 固体摄像装置和电子设备
US11516418B2 (en) Solid-state imaging apparatus
US12256166B2 (en) Imaging apparatus and imaging method to surpresss dark current and improve quantum efficiency
TWI809037B (zh) 固體攝像元件及攝像裝置
US20250392843A1 (en) Solid-state imaging element, imaging device, and method for controlling solid-state imaging element
KR20210093859A (ko) 고체 촬상 장치 및 전자 기기
US20240373143A1 (en) Solid-state imaging element, imaging device, and solid-state imaging element control method
US20250150730A1 (en) Solid-state imaging element, imaging device, and method for controlling solid-state imaging element
US20240406590A1 (en) Solid-state image sensor, imaging apparatus, and control method for solid-state image sensor
US12413870B2 (en) Solid-state imaging element
JP7653409B2 (ja) 固体撮像素子、撮像装置および固体撮像素子の制御方法
WO2023042415A1 (ja) 固体撮像素子、固体撮像素子の制御方法、および、電子装置
US11438534B2 (en) Solid-state imaging device and electronic apparatus
WO2024116605A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2022209649A1 (ja) 撮像システム及び撮像装置
WO2025249395A1 (en) Image sensor and photodetection device
US12212872B2 (en) Solid-state imaging element and imaging device
WO2025197674A1 (en) Photodetection device
WO2026004392A1 (ja) 固体撮像素子
WO2025182307A1 (ja) 固体撮像装置
WO2024180928A1 (ja) 固体撮像素子

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20241119

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20241224

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20250218

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20250317

R150 Certificate of patent or registration of utility model

Ref document number: 7653409

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150