JP7584180B2 - モジュール及びその製造方法 - Google Patents

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Description

本発明は、モジュール及びその製造方法に関する。
従来より、記憶装置としてＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリ（ＲＡＭ）が知られている。ＤＲＡＭには、演算装置（以下、論理チップあるいはロジックチップという）の高性能化やデータ量の増大に耐えうる大容量化が求められている。そこで、メモリ（メモリセルアレイ、メモリチップ）の微細化及びセルの平面的な増設による大容量化が図られてきた。一方で、微細化によるノイズへの惰弱性や、チップ面積の増加等により、この種の大容量化は限界に達してきている。
そこで、昨今では、平面的なメモリを複数積層して３次元化（３Ｄ化）して大容量化を実現する技術が開発されている。また、データ量の増大に伴い、チップ（ロジックチップ及びメモリチップ）間のデータ通信の高速化が図られている（例えば、特許文献１及び２参照）。
米国特許公開第２０１５／０１７１０１５号公報 米国特許公開第２０１７／００６２３８３号公報
特許文献１の半導体モジュールでは、２つのチップの間をブリッジ接続する構成を備える。また、特許文献１では、さらに追加の配線構造を用いて接続される積層メモリ等の追加のチップを備える。そして、特許文献１では、ビルドアップ配線層を形成しながら全体をモールド材で封止するとともに、表面にパッケージ基板接続用のバンプを形成した構成を備える。
特許文献２の半導体モジュールでは、キャリア基板上にロジックチップとメモリチップとを配置してモールド材で封止する構成を有する。また、特許文献２では、モールド材の上に再配線層及びスルービアが形成される。そして、特許文献２では、ロジックチップとメモリチップとを跨ぐようにインタポーザが配置される。さらには、特許文献２には、インタポーザ上に、さらなる再配線層、バンプが順に配置される。
特許文献１では、ブリッジ接続するＩ／Ｏ接続構造と、バンプとの接続にビルドアップ配線を用いるため、高コストになりがちであった。また、特許文献２では、さらなる再配線層及びスルービアを形成する必要があるので、工程数が長くなり、高コストになりがちであった。複数のチップを含むモジュールを構成するにあたり、製造コストを低減することができれば好適である。
本発明は、上記のような課題に鑑みてなされたものであり、複数のチップを含むモジュールを構成するにあたり、製造コストを低減することが可能なモジュール及びその製造方法を提供することを目的とする。
本発明は、所定数の積層メモリを含むモジュール製造方法であって、複数のメモリウエハをバンプレスで積層した積層ウエハを形成する積層ウエハ形成工程と、前記積層ウエハを前記積層メモリに個片化する個片化工程と、複数の前記積層メモリを所定の形状に再配置する再配置工程と、再配置された前記積層メモリをモールドするモールド工程と、前記積層メモリに外部配線を形成する配線形成工程と、モールドされた前記積層メモリを所定数含むメモリモジュールに分離する分離工程と、を備えるモジュール製造方法に関する。
また、モジュール製造方法は、前記再配置工程の後、前記モールド工程の前に、前記積層メモリの積層方向に沿う方向に伸びる外部貫通電極を形成する外部貫通電極形成工程をさらに備え、前記再配置工程において、個片化した前記積層メモリを重ねて所定の形状に再配置し、前記モールド工程において、再配置された前記積層メモリと前記外部貫通電極とをモールドするのが好ましい。
また、前記再配置工程において、前記積層メモリ及びロジックチップを所定の形状に再配置し、前記モールド工程において、前記積層メモリ及びロジックチップをモールドするのが好ましい。
また、前記再配置工程において、複数の前記積層メモリに前記ロジックチップを積層するのが好ましい。
また、前記再配置工程において、複数の前記積層メモリに跨って前記ロジックチップを積層するのが好ましい。
また、前記再配置工程において、前記ロジックチップに前記積層メモリを積層するのが好ましい。
また、本発明は、所定数の積層メモリを含むモジュール製造方法であって、複数のメモリウエハをバンプレスで積層した積層ウエハを形成する積層ウエハ形成工程と、前記積層ウエハに含まれる複数の積層メモリに跨ってロジックチップを積層する再配置工程と、前記ロジックチップを配置した前記積層ウエハを所定数の前記積層メモリを含むメモリモジュールに分離する分離工程と、を備えるモジュール製造方法に関する。
また、前記再配置工程において、前記積層ウエハの積層方向一面に露出する制御チップであって、前記積層メモリの動作を制御する制御チップに前記ロジックチップを積層するのが好ましい。
また、本発明は、所定数の積層メモリを含むモジュールであって、メモリチップをバンプレス接続により積層した所定数の積層メモリと、所定数の積層メモリをパッケージするパッケージ部と、前記積層メモリの積層方向一面上に配置される外部配線と、を備えるモジュールに関する。
また、モジュールは、前記積層メモリに重ねて配置されるロジックチップをさらに備え、前記パッケージ部は、前記ロジックチップ及び前記積層メモリをパッケージするのが好ましい。
また、モジュールは、前記積層メモリの積層方向に交差する方向に並設されるロジックチップをさらに備え、前記パッケージ部は、前記ロジックチップ及び所定数のメモリをパッケージするのが好ましい。
また、モジュールは、前記積層メモリの積層方向に伸びる外部貫通電極をさらに備え、前記積層メモリは積層方向に複数積層され、前記パッケージ部は、前記外部貫通電極をさらにパッケージし、前記外部配線は、前記パッケージ部から露出する前記積層メモリの一面上に配置されるのが好ましい。
また、本発明は、複数の積層メモリを含むモジュールであって、メモリチップをバンプレス接続により積層した複数の積層メモリと、積層方向に交差する方向に並設された前記積層メモリに跨って、前記積層メモリに重ねて配置されるロジックチップと、を備えるモジュールに関する。
また、前記積層メモリは、複数の前記メモリチップと、積層方向一面に露出する制御チップであって、前記メモリチップの動作を制御する制御チップとを備えるのが好ましい。
本発明によれば、複数のチップを含むモジュールを構成するにあたり、製造コストを低減することが可能なモジュール及びその製造方法を提供することができる。
本発明の第１実施形態に係るモジュールを示す平面図である。 図１のＡ－Ａ断面図である。 第１実施形態のモジュールの製造の一過程を示す概略図である。 第１実施形態のモジュールの製造に用いられる積層ウエハを示す平面図である。 第１実施形態のモジュールの製造の一過程を示す概略平面図である。 第１実施形態のモジュールの製造の一過程を示す概略断面図である。 本発明の第２実施形態に係るモジュールを示す平面図である。 本発明の第３実施形態に係るモジュールを示す断面図である。 本発明の第４実施形態に係るモジュールを示す断面図である。 本発明の第５実施形態に係るモジュールを示す断面図である。 本発明の第６実施形態に係るモジュールを示す断面図である。 本発明の第７実施形態に係るモジュールを示す断面図である。 本発明の第８実施形態のモジュールを示す断面図である。 本発明の第９実施形態のモジュールを示す断面図である。 第９実施形態のモジュールの他の例を示す断面図である。 第９実施形態のモジュールの他の例を示す断面図である。 第９実施形態のモジュールを製造する際の積層ウエハとプロセッサとの関係を示す概略図である。 変形例のモジュールを製造する際の積層ウエハとプロセッサとの関係の他の例を示す概略図である。 変形例のモジュールを製造する際の積層ウエハとプロセッサとの関係のさらに他の例を示す概略図である。 変形例のモジュールを製造する際の積層ウエハとプロセッサとの関係のさらに他の例を示す概略図である。
以下、本発明の各実施形態に係るモジュール１及びその製造方法について、図１から図２０を参照して説明する。
まず、各実施形態に係るモジュール１の概要について説明する。
各実施形態に係るモジュール１は、Ｓｉインタポーザ又はＳｉブリッジを用いずにＦＯＷＬＰ(Fan Out Wafer Level Package)技術を用いて製造されるものである。これにより、パッケージ基板等を用いずにモジュール１を製造できるので、安価にモジュール１を製造することができる。また、各実施形態のモジュール１は、複数の積層メモリ１１又はロジックチップ２０を含むマルチチップモジュール１（ＭＣＭ）である。特に、各実施形態のモジュール１は、バンプレス且つウエハ状態で積層された積層メモリを個片化したメモリチップ１１０について、ＦＯＷＬＰ技術でモジュール１化される。これにより、高さを抑えた薄型ＭＣＭを製造することができる。
［第１実施形態］
次に、本発明の第１実施形態に係るモジュール１及びその製造方法について、図１から図６を参照して説明する。
第１実施形態に係るモジュール１は、図１に示すように、所定数の積層メモリ１１を含む。具体的には、モジュール１は、図１に示すように積層方向ｄに交差する方向に並設されるとともに、図２に示すように、積層方向ｄに積層メモリ１１を重ねて配置される。本実施形態において、モジュール１は、積層方向ｄに重ねた２つの積層メモリ１１を１セットとして、併設された２セットの積層メモリ１１を用いて構成される。モジュール１は、積層メモリ１１と、内部貫通電極１２と、内部再配線層１３と、外部貫通電極１４と、パッケージ部１５と、外部配線１６と、を備える。
積層メモリ１１は、メモリチップ１１０をバンプレス接続により積層して構成される。積層メモリ１１は、例えば、一方の面側に配置されるＳｉ層１１２と、他方の面側に配置される配線層１１１と、を有するメモリチップ１１０をバンプレス接続により積層して構成される。具体的には、積層メモリ１１は、配線層を対向してバンプレス接続される２つのメモリチップ１１０を複数積層してバンプレス接続することにより構成される。本実施形態において、積層メモリ１１のそれぞれは、４つのメモリチップ１１０を積層して構成される。また、積層メモリ１１は、積層方向ｄに向かう方向において、平面視矩形で揃えたサイズで構成されるメモリチップ１１０を積層して構成される。
内部貫通電極１２は、積層メモリ１１を貫通する電極である。内部貫通電極１２は、例えば、積層メモリ１１の一方の面から、積層方向ｄに沿って、積層されたメモリチップ１１０を貫通して構成される。本実施形態において、内部貫通電極１２は、１つの積層メモリ１１の一方の面から、１つの積層メモリ１１に含まれる全てのメモリチップ１１０の配線層１１１を貫通して構成される。また、内部貫通電極１２は、図１のＡ－Ａ断面において、４つ配置される。
内部再配線層１３は、１セットの積層メモリ１１の積層方向ｄの一方の面に積層される。内部再配線層１３は、１セットの積層メモリ１１に含まれる積層メモリ１１のうち、隣接する積層メモリ１１の内部貫通電極１２に電気的に接続される。また、内部再配線層１３は、積層メモリ１１の平面視矩形の大きさよりもより大きな寸法を有する平面視矩形形状で構成される。換言すると、内部再配線層１３は、積層方向ｄに交差する方向において、各辺の端部が積層メモリ１１の端縁よりも突出して配置される。
外部貫通電極１４は、積層メモリ１１の積層方向ｄに伸びる。外部貫通電極１４は、例えば、Ｃｕピラーである。外部貫通電極１４の一端は、内部再配線層１３に電気的接続される。本実施形態において、外部貫通電極１４は、Ａ－Ａ断面において、積層メモリ１１を挟んで一対に配置される。
パッケージ部１５は、所定数の積層メモリ１１をパッケージする。パッケージ部１５は、例えば、樹脂等のモールド材を用いて構成される。パッケージ部１５は、例えば、図１及び図２に示すように、積層メモリ１１の積層方向ｄ一面を除いて積層メモリ１１の外周をパッケージする。また、パッケージ部１５は、内部再配線層１３及び外部貫通電極１４をさらにパッケージする。
外部配線１６は、積層メモリ１１の積層方向ｄ一面上に配置される。具体的には、外部配線１６は、パッケージ部１５から露出する積層メモリ１１の一面上に配置される。外部配線１６は、外部再配線層１６１と、はんだボール１６２と、を備える。
外部再配線層１６１は、パッケージ部１５から露出する積層メモリ１１の一面に積層される。外部配線１６層は、平面視において、内部再配線層１３に揃えた寸法で、矩形形状に構成される。外部再配線層１６１は、１セットの積層メモリ１１に含まれる積層メモリ１１のうち、隣接する積層メモリ１１の内部貫通電極１２に電気的に接続される。また、外部再配線層１６１は、外部貫通電極１４の他端に電気的に接続される。
はんだボール１６２は、外部再配線層１６１の露出面に配置される。はんだボール１６２は、外部再配線層１６１に電気的に接続される。本実施形態において、はんだボール１６２は、外部再配線層１６１の露出面に沿って複数配置される。
次に、モジュール１の動作について説明する。
モジュール１は、はんだボール１６２を用いて他の基板等に電気的に接続される。積層方向ｄにおいて、外部再配線側に配置される積層メモリ１１は、内部貫通電極１２、外部再配線層１６１、及びはんだボール１６２を介してデータを送受信可能に構成される。また、積層方向ｄにおいて、内部再配線層１３側に配置される積層メモリ１１は、内部貫通電極１２、内部再配線層１３、外部貫通電極１４、外部再配線層１６１、及びはんだボール１６２を介してデータを送受信可能に構成される。
次に、モジュール１の製造方法について説明する。モジュール１の製造方法では、所定数の積層メモリ１１を含むモジュール１を製造する。モジュール１の製造方法は、積層ウエハ形成工程と、個片化工程と、再配置工程と、外部貫通電極形成工程と、モールド工程と、内部再配線層形成工程と、配線形成工程と、分離工程と、を備える。
まず、複数のメモリウエハ１００をバンプレスで積層した積層ウエハを形成する積層ウエハ形成工程が実施される。積層ウエハ形成工程では、図３に示すように、メモリチップ１１０を構成するウエハをバンプレス接続することにより、積層ウエハが形成される。これにより、積層ウエハは、メモリチップ１１０を積層した積層メモリ１１を複数含んで構成される。また、積層メモリ１１には、内部貫通電極１２が形成される。
次に、個片化工程が実施される。個片化工程では、積層ウエハを積層メモリ１１に個片化する。個片化工程では、図４に示すように、平面視矩形形状にウエハをダイシングすることにより、図３に示す積層メモリ１１が形成される。
次に、再配置工程が実施される。再配置工程では、複数の積層メモリ１１をキャリア基板２００の上に所定の形状に再配置する。キャリア基板２００にはシリコンやガラスなどが用いられる。キャリア基板２００は、一般的に円形や矩形の板状のものが用いられる。また、再配置工程では、再配置工程において、個片化した積層メモリ１１を重ねて所定の形状に再配置される。再配置工程では、例えば、複数の積層メモリ１１が積層方向ｄに重ねて１セットとされる。そして、１セットの積層メモリ１１が積層方向ｄに交差する方向に並べて配置される。本実施形態において、再配置工程では、図１及び図２に示すように、４つの積層メモリ１１のうち、２つの積層メモリ１１を重ねて１セットにするとともに、２セットの積層メモリ１１を積層方向ｄに交差する方向に互いに並設されて形成される。再配置工程では、このように２セットの積層メモリ１１を積層方向ｄに交差する方向に複数並べて配置される。例えば、円形のキャリア基板２００上に積層メモリ１１を再配置した場合の平面図は、図４と同様になる。この場合、図４におけるメモリウエハ１００がキャリア基板２００となり、メモリチップ１１０の代わりに図５の破線で囲まれた部分が配置される。この部分に積層メモリ１１と外部貫通電極１４が配置される。
次に、外部貫通電極形成工程が実施される。外部貫通電極形成工程では、図５及び図６に示すように、再配置工程の後、モールド工程の前に、積層メモリ１１の積層方向ｄに沿う方向に伸びる外部貫通電極１４を形成する。また、外部貫通電極形成工程では、外部再配線層１６１が形成される。まず、外部貫通電極形成工程では、図６に示すように、キャリア基板２００上に外部再配線層１６１が形成される。次いで、外部貫通電極形成工程では、外部再配線層１６１の露出する一面に外部貫通電極１４が形成される。次いで、図５及び図６に示すように、外部貫通電極１４と、外部再配線層１６１とによって囲まれる領域に１セットの積層メモリ１１が配置される。なお、外部貫通電極形成工程及び外部再配線層形成工程は、再配置工程の前に実施されても良い。
次に、モールド工程が実施される。モールド工程では、図６に示すように、再配置された積層メモリ１１がモールドされる。本実施形態において、モールド工程では、外部貫通電極１４と、再配置された積層メモリ１１とがモールドされる。
次に、内部再配線層形成工程が実施される。内部再配線層形成工程では、外部貫通電極１４の一端と、積層メモリ１１の積層方向ｄ一面に並設される内部再配線層１３が形成される。内部再配線層形成工程では、モールド材を積層方向ｄ一方から研磨することにより、外部貫通電極１４と、積層メモリ１１の積層方向ｄ一面が露出される。次いで、内部再配線層１３が形成される。次いで、内部再配線層１３がモールド材によりモールドされる。
次いで、配線形成工程が実施される。配線形成工程では、積層メモリ１１に外部配線１６を形成する。配線形成工程では、外部再配線層１６１の露出面にはんだボール１６２が配置される。
次いで、分離工程が実施される。分離工程では、モールドされた積層メモリ１１を所定数含むメモリモジュール１に分離する。分離工程では、図１及び図２のモジュール１を形成すべく、２セットの積層メモリ１１ごとに分離される。これにより、モジュール１が形成される。
以上のような第１実施形態に係るモジュール１及びその製造方法によれば、以下の効果を奏する。
（１）所定数の積層メモリ１１を含むモジュール１の製造方法であって、複数のメモリウエハ１００をバンプレスで積層した積層ウエハを形成する積層ウエハ形成工程と、積層ウエハを積層メモリ１１に個片化する個片化工程と、複数の積層メモリ１１を所定の形状に再配置する再配置工程と、再配置された積層メモリ１１をモールドするモールド工程と、積層メモリ１１に外部配線１６を形成する配線形成工程と、モールドされた積層メモリ１１を所定数含むメモリモジュール１に分離する分離工程と、を備える。
また、所定数の積層メモリ１１を含むモジュール１であって、メモリチップ１１０をバンプレス接続により積層した所定数の積層メモリ１１と、所定数の積層メモリ１１をパッケージするパッケージ部１５と、積層メモリ１１の積層方向ｄ一面上に配置される外部配線１６と、を備える。
これにより、複数のチップを含むモジュール１を構成するにあたり、パッケージ基板等を用いずにモジュール１を製造できるので、安価にモジュール１を製造することができる。積層メモリ１１について、ＦＯＷＬＰ技術でモジュール１化される。これにより、高さを抑えた薄型ＭＣＭを製造することができる。このとき、積層メモリ１１はバンプレスで積層されているので、同じ積層数であれば積層方向ｄの厚さがバンプを用いた一般的な積層メモリより１／２から１／６程度に抑えられる。これにより多数のメモリチップ１１０を含んで高さを抑えた薄型ＭＣＭを製造することができる。また、他の積層メモリ１１との間で高さ（積層方向ｄの厚さ）を合わせたメモリチップ１１０を得ることができる。これにより、ＦＯＷＬＰプロセスにおいて再配置後の高さも均一にすることができるので、ＲＤＬ（再配線）形成及びはんだボール１６２配置プロセスの歩留まりを向上することができる。また、個片化したメモリチップ１１０を積み重ねてＦＯＷＬＰ技術によりモジュール１化するので、フットプリントを抑えた小面積モジュール１を形成することができる。
（２）モジュール１の製造方法は、再配置工程の後、モールド工程の前に、積層メモリ１１の積層方向ｄに沿う方向に伸びる外部貫通電極１４を形成する外部貫通電極形成工程をさらに備え、再配置工程において、個片化した積層メモリ１１を重ねて所定の形状に再配置し、モールド工程において、再配置された積層メモリ１１と外部貫通電極１４とをモールドする。
また、モジュール１は、積層メモリ１１の積層方向ｄに伸びる外部貫通電極１４をさらに備え、積層メモリ１１は積層方向ｄに複数積層され、パッケージ部１５は、外部貫通電極１４をさらにパッケージし、外部配線１６は、パッケージ部１５から露出する積層メモリ１１の一面上に配置される。
これにより、重ねられた積層メモリ１１であっても、容易に電力及び信号を伝送することができるので、配置の柔軟性を向上することができる。
［第２実施形態］
次に、本発明の第２実施形態に係るモジュール１及びその製造方法について、図７を参照して説明する。第２実施形態において、同一構成について同一の符号を付し、説明を簡略化又は省略する。
第２実施形態に係るモジュール１は、図７に示すように、積層メモリ１１の積層方向ｄに交差する方向に並設されるロジックチップ２０をさらに備える点で、第１実施形態と異なる。また、第２実施形態に係るモジュール１は、パッケージ部１５は、ロジックチップ２０及び所定数のメモリをパッケージする点で、第１実施形態と異なる。第２実施形態に係るモジュール１では、再配置工程において、積層メモリ１１及びロジックチップ２０が所定の形状に再配置される。また、モールド工程において、積層メモリ１１及びロジックチップ２０がモールドされる。また、分離工程において、モールドされた積層メモリ１１とロジックチップ２０とを所定数含むメモリモジュール１に分離する。
以上のような第２実施形態に係るモジュール１及びその製造方法によれば、以下の効果を奏する。
（３）再配置工程において、積層メモリ１１及びロジックチップ２０を所定の形状に再配置し、モールド工程において、積層メモリ１１及びロジックチップ２０をモールドし、分離工程において、モールドされた積層メモリ１１とロジックチップ２０とを所定数含むメモリモジュール１に分離する。
また、モジュール１は、積層メモリ１１の積層方向ｄに交差する方向に並設されるロジックチップ２０をさらに備え、パッケージ部１５は、ロジックチップ２０及び所定数のメモリをパッケージする。
これにより、ロジックチップ２０を含むモジュール１の製造コストも低減することができる。
［第３実施形態］
次に、本発明の第３実施形態に係るモジュール１について、図８を参照して説明する。第３実施形態において、同一構成について同一の符号を付し、説明を簡略化又は省略する。
第３実施形態に係るモジュール１は、積層メモリ１１に重ねて配置されるロジックチップ２０をさらに備える点で、第１実施形態と異なる。第３実施形態に係るモジュール１は、パッケージ部１５は、ロジックチップ２０及び積層メモリ１１をパッケージする点で、第１実施形態と異なる。
ロジックチップ２０の一面には、外部再配線層１６１が形成される。また、積層メモリ１１は、ロジックチップ２０の他面に重ねて配置される。内部再配線層１３及び外部再配線層１６１は、矩形のロジックチップ２０の外寸よりも大きな平面視矩形形状で構成される。
以上のような第３実施形態に係るモジュール１及びその製造方法によれば、以下の効果を奏する。
（４）再配置工程において、複数の積層メモリ１１にロジックチップ２０を積層する。
モジュール１は、積層メモリ１１に重ねて配置されるロジックチップ２０をさらに備え、パッケージ部１５は、ロジックチップ２０及び積層メモリ１１をパッケージする。これにより、ロジックチップ２０を積層メモリ１１の積層方向ｄに交差する方向において、積層メモリ１１に並設する場合に比べ、モジュール１の平面視における大きさを小型化することができる。
［第４実施形態］
次に、本発明の第４実施形態に係るモジュール１について、図９を参照して説明する。第４実施形態において、同一構成について同一の符号を付し、説明を簡略化又は省略する。
第４実施形態に係るモジュール１では、内部再配線層１３が、重ねられる積層メモリ１１に挟まれて配置される点で第１実施形態と異なる。第４実施形態に係るモジュール１の製造方法では、内部再配線層形成工程の後に、積層メモリ１１を積層方向ｄに重ねて配置する再配置工程が実施される点で、第１実施形態と異なる。そして、第４実施形態に係るモジュール１の製造方法では、積層メモリ１１が重ねられた後にモールドを実施する点で、第１実施形態と異なる。
以上のような第４実施形態に係るモジュール１及びその製造方法によれば、内部再配線層１３の高さを低くすることができ、外部貫通電極１４の長さを短くすることができるので、容易に製造することができる。
［第５実施形態］
次に、本発明の第５実施形態に係るモジュール１及びその製造方法について、図１０を参照して説明する。第５実施形態において、同一構成について同一の符号を付し、説明を簡略化又は省略する。
第５実施形態に係るモジュール１は、積層メモリ１１をさらに重ねて配置する点で、第１実施形態と異なる。また、第５実施形態に係るモジュール１の製造方法では、内部再配線層形成工程の後に、積層メモリ１１を積層方向ｄに重ねて配置する再配置工程が実施される点で、第１実施形態と異なる。そして、第５実施形態に係るモジュール１の製造方法では、積層メモリ１１が重ねられた後にモールドを実施する点で、第５実施形態と異なる。
以上のような第５実施形態に係るモジュール１及びその製造方法によれば、より大きな容量のモジュール１を実現できる。
［第６実施形態］
次に、本発明の第６実施形態に係るモジュール１及びその製造方法について、図１１を参照して説明する。第６実施形態において、同一構成について同一の符号を付し、説明を簡略化又は省略する。
第６実施形態に係るモジュール１は、積層メモリ１１に挟まれる内部再配線層１３を複数備える点で、第１及び第３実施形態と異なる。また、積層方向ｄに沿う方向において、外部貫通電極１４を複数備える点で第１及び第３実施形態と異なる。第６実施形態に係るモジュール１の製造方法は、内部再配線層形成工程の後に、積層メモリ１１を積層方向ｄに重ねて配置する再配置工程が実施される点で、第１及び第３実施形態と異なる。そして、第６実施形態に係るモジュール１の製造方法では、積層メモリ１１が重ねられた後にモールドを実施する点で、第１及び第３実施形態と異なる。第６実施形態に係るモジュール１の製造方法では、これらの工程が繰り返される点で第１及び第３実施形態と異なる。
以上のような第６実施形態に係るモジュール１及びその製造方法によれば、工程を繰り返すことで大容量のモジュール１を製造することができるので、より容易に大容量のモジュール１を製造することができる。
［第７実施形態］
次に、本発明の第７実施形態に係るモジュール１及びその製造方法について、図１２を参照して説明する。第７実施形態において、同一構成について同一の符号を付し、説明を簡略化又は省略する。
第７実施形態に係るモジュール１は、第３実施形態のモジュール１に積層メモリ１１をさらに重ねて配置している点で、第３実施形態と異なる。また、第７実施形態に係るモジュール１は、第２実施形態のモジュール１の構成に代え、ロジックチップ２０に積層メモリ１１を重ねて配置するとともに、モールドする点で、第２実施形態と異なる。
以上のような第７実施形態に係るモジュール１及びその製造方法によれば、より大容量のモジュール１を容易に製造することができる。また、モジュール１の製造コストを低減することができる。
［第８実施形態］
次に、本発明の第８実施形態に係るモジュール１及びその製造方法について、図１３を参照して説明する。第８実施形態において、同一構成について同一の符号を付し、説明を簡略化又は省略する。
第８実施形態のモジュール１は、積層方向ｄに交差する方向に並設された積層メモリ１１に、複数のロジックチップ２０を跨って、積層メモリ１１に重ねて配置している点で、第１から第７実施形態と異なる。また、第８実施形態のモジュール１は、積層メモリ１１が、複数のメモリチップ１１０と、積層方向ｄ一面に露出する制御チップ３０であって、メモリチップ１１０の動作を制御する制御チップ３０とを備える点で、第１から第７実施形態と異なる。また、また、第８実施形態のモジュール１の製造方法では、再配置工程において、積層ウエハの積層方向ｄ一面に露出する制御チップ３０であって、積層メモリ１１の動作を制御する制御チップ３０にロジックチップ２０を積層する点で、第１実施形態から第７実施形態と異なる。さらには、第８実施形態に係るモジュール１の製造方法では、モールドされた積層メモリ１１を分離する前に、再配置工程によりロジックチップ２０を配置した後、所定数のロジックチップ２０を含んで分離する点で、第１から第７実施形態と異なる。
制御チップ３０は、積層メモリ１１の積層方向ｄにおいて、内部再配線層１３に隣接して配置される。制御チップ３０は、例えば、メモリコントローラ、メモリインタフェース、調停回路、ルータ、及びスイッチ等を含む。なお、第８実施形態において制御チップ３０とロジックチップ２０の接続面の双方向矢印は、制御チップ３０とロジックチップ２０の間の通信経路を示しており、通信方法としては例えば磁界通信又は容量結合通信などの非接触通信手段を用いても良い。あるいはハイブリッド接続又はマイクロバンプを用いた接続でも良い。この場合は内部再配線層１３を備えなくとも良い。また積層メモリ１１（チップ）において制御チップ３０が配置される面と反対側の面を囲むパッケージ部１５の積層方向ｄに沿った下面には、図示しない外部再配線層１６１と、はんだボール１６２と、からなる外部配線１６を備えても良い。
以上のような第８実施形態に係るモジュール１及びその製造方法によれば、良品の積層メモリ１１を選別した後に再配置をしてロジックチップ２０を積層することができるので、歩留まりを向上することができる。また、任意の個数のロジックチップ２０を含めて分離することができるので、スケーラブルにＭＣＭを製造することができる。
［第９実施形態］
次に、本発明の第９実施形態に係るモジュール１及びその製造方法について、図１４から図１７を参照して説明する。第９実施形態において、同一構成について同一の符号を付し、説明を簡略化又は省略する。
第９実施形態のモジュール１は、図１４から図１７に示すように、積層ウエハ上にロジックチップ２０を積層メモリ１１に跨って配置した後に、分離している点で第１から第８実施形態と異なる。第９実施形態のモジュール１の製造方法では、個片化工程及びモールド工程を備えない点で、第１から第８実施形態と異なる。なお、本実施形態では、３つのモジュール１の例を示す。１つ目のモジュール１は、例えば、図１４及び図１７に示すように、６つの積層メモリ１１に２つのプロセッサを重ねた構成（断面例１）である。２つ目のモジュール１は、例えば、図１５及び図１７に示すように、６つの積層メモリ１１により大きな２つのロジックチップ２０を重ねた構成（断面例２）である。３つ目のモジュール１は、図１６及び図１７に示すように、４つの積層メモリ１１に３つのロジックチップ２０を重ねた構成（断面例３）である。また、第９実施形態のモジュール１は、積層ウエハの露出する一面に、制御チップと内部再配線層１３とを備える。なお、積層ウエハの代わりに第８実施形態（図１３）のように、個片化した積層チップ１１と外部貫通電極１４をキャリア基板２００の上に再配置してモールドし、内部再配線層１３を形成したものを用いても良い。なお、第９実施形態において制御チップ３０とロジックチップ２０の接続面の双方向矢印は、制御チップ３０とロジックチップ２０の間の通信経路を示しており、通信方法としては例えば磁界通信や、容量結合通信などの非接触通信手段を用いても良い。あるいはハイブリッド接続や、マイクロバンプを用いた接続でも良い。この場合は内部再配線層１３を備えなくとも良い。また積層メモリチップ１１において制御チップ３０が配置される面と反対側の積層方向ｄに沿った下面には、図示しない外部再配線層１６１と、はんだボール１６２と、からなる外部配線１６を備えても良い。
以上のような第９実施形態に係るモジュール１及びその製造方法によれば、以下の効果を奏する。
（５）複数の積層メモリ１１を含むモジュール１であって、メモリチップ１１０をバンプレス接続により積層した複数の積層メモリ１１と、積層方向ｄに交差する方向に並設された積層メモリ１１に跨って、積層メモリ１１に重ねて配置されるロジックチップ２０と、を備える。
所定数の積層メモリ１１を含むモジュール１の製造方法であって、複数のメモリウエハ１００をバンプレスで積層した積層ウエハを形成する積層ウエハ形成工程と、積層ウエハに含まれる複数の積層メモリ１１に跨ってロジックチップ２０を積層する再配置工程と、ロジックチップ２０を配置した積層ウエハを所定数の積層メモリ１１を含むメモリモジュール１に分離する分離工程と、を備える。
これにより、バンプレスで積層した積層ウエハや、それを個片化して再配置したウエハやパネル上にロジックチップ２０を配置してから個片化してモジュール１にするので、個片化したチップ同士を個別に配置して接続するより位置合わせが容易でコストも削減することができる。また、バンプレスで積層した積層ウエハ、それを個片化して再配置したウエハにロジックチップ２０を配置するので、ロジックの配置の自由度や密度を高めることができる。また、ロジックを複数のメモリを跨いで配置することができ、ロジックとメモリの個数をスケーラブルに構成できる。
以上、本発明のモジュール及びその製造方法の好ましい各実施形態につき説明したが、本発明は、上述の実施形態に制限されるものではなく、適宜変更が可能である。
例えば、第９実施形態において、図１８に示すように、ロジックチップ２０の大きさは適宜変更することができる。また、複数の積層メモリ１１に跨って、１つのロジックチップ２０を配置してもよい。また、モジュール１において、複数のロジックチップ２０を配置せずに、１つのロジックチップ２０を複数の積層メモリ１１に跨って配置してもよい。
また、第９実施形態において、図１９及び図２０に示すように、積層ウエハ上において、モジュール１に必要なメモリ数及びロジックチップ２０の形状に応じて、分離する位置を自由に変更してもよい。また、積層メモリ１１の接続端子の位置と、ロジックチップ２０の形状とに合わせて、ロジックチップ２０の接続端子がデザインされてもよい。なお、図１７から図２０において、制御チップ３０とロジックチップ２０の接続面に図示された矩形のエリアは、制御チップ３０とロジックチップ２０との電気的な接続端子を示す。
また、第８実施形態、及び第９実施形態において、ロジックチップ２０を配置した後に全体をモールドしてからモジュール１として分離しても良い。
また、上記第及び第２実施形態において、積層メモリ１１又はロジックチップ２０を積層方向ｄの交差方向に並設する場合であって、積層メモリ１１又はロジックチップ２０を重ねて配置せずともよい。この場合、外部貫通電極１４は、モジュール１に形成されずともよい。
また、積層メモリ１１の内部貫通電極１２のうち信号を伝送する電極については、磁界通信や、容量結合通信などの非接触通信手段を用いても良い。また内部貫通電極１２をそれぞれのメモリチップを貫通する電極と、それらの電極を接続面でハイブリッド接続する構造でも良い。これらはバンプレス接続における電気的接続手段の一例である。
１ モジュール
１１ 積層メモリ
１２ 内部貫通電極
１３ 内部再配線層
１４ 外部貫通電極
１５ パッケージ部
１６ 外部配線
２０ ロジックチップ
３０ 制御チップ
１００ メモリウエハ
２００ キャリア基板
ｄ 積層方向

Claims (8)

  1. 所定数の積層メモリを含むモジュール製造方法であって、
    複数のメモリウエハをバンプレスで積層した積層ウエハを形成する積層ウエハ形成工程と、
    前記積層ウエハを前記積層メモリに個片化する個片化工程と、
    複数の前記積層メモリを所定の形状に再配置する再配置工程と、
    再配置された前記積層メモリをモールドするモールド工程と、
    前記積層メモリに外部配線を形成する配線形成工程と、
    モールドされた前記積層メモリを所定数含むメモリモジュールに分離する分離工程と、
    を備えるモジュール製造方法。
  2. 前記再配置工程の後、前記モールド工程の前に、前記積層メモリの積層方向に沿う方向に伸びる外部貫通電極を形成する外部貫通電極形成工程をさらに備え、
    前記再配置工程において、個片化した前記積層メモリを重ねて所定の形状に再配置し、
    前記モールド工程において、再配置された前記積層メモリと前記外部貫通電極とをモールドする請求項１に記載のモジュール製造方法。
  3. 前記再配置工程において、前記積層メモリ及びロジックチップを所定の形状に再配置し、
    前記モールド工程において、前記積層メモリ及びロジックチップをモールドする請求項１又は２に記載のモジュール製造方法。
  4. 前記再配置工程において、複数の前記積層メモリに前記ロジックチップを積層する請求項３に記載のモジュール製造方法。
  5. 前記再配置工程において、複数の前記積層メモリに跨って前記ロジックチップを積層する請求項４に記載のモジュール製造方法。
  6. 前記再配置工程において、前記ロジックチップに前記積層メモリを積層する請求項３に記載のモジュール製造方法。
  7. 所定数の積層メモリを含むモジュール製造方法であって、
    複数のメモリウエハをバンプレスで積層した積層ウエハを形成する積層ウエハ形成工程と、
    前記積層ウエハに含まれる複数の積層メモリに跨ってロジックチップを積層する再配置工程と、
    前記ロジックチップを配置した前記積層ウエハを所定数の前記積層メモリを含むメモリモジュールに分離する分離工程と、
    を備えるモジュール製造方法。
  8. 前記再配置工程において、前記積層ウエハの積層方向一面に露出する制御チップであって、前記積層メモリの動作を制御する制御チップに前記ロジックチップを積層する請求項３から７のいずれかに記載のモジュール製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180076156A1 (en) 2016-09-12 2018-03-15 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
WO2018220846A1 (ja) 2017-06-02 2018-12-06 ウルトラメモリ株式会社 半導体モジュール
US20200212018A1 (en) 2018-12-26 2020-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Circuit Package and Method
JP2020174164A (ja) 2019-04-12 2020-10-22 株式会社ライジングテクノロジーズ 電子回路装置および電子回路装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180076156A1 (en) 2016-09-12 2018-03-15 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
WO2018220846A1 (ja) 2017-06-02 2018-12-06 ウルトラメモリ株式会社 半導体モジュール
US20200212018A1 (en) 2018-12-26 2020-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Circuit Package and Method
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