JP7551383B2 - 光電変換装置、撮像システム、光電変換装置の駆動方法 - Google Patents

Description

本発明は、光電変換装置、撮像システム、光電変換装置の駆動方法に関する。

光電変換に伴う画素信号を、デジタル信号として画素から出力する光電変換装置が知られている。ノイズや信号演算処理の点で、画素から出力する画素信号をデジタル化する利点は大きい。特許文献１には、フォトダイオードに到来する光子の数をデジタル的に計数する光電変換装置が記載されている。また、特許文献１には、画素にデジタルメモリを設け、行及び列制御線を用いて、デジタルメモリに欠陥画素を非活性化させるデータを書き込むことが記載されている。

米国特許出願公開第２０１７／０１７６２５０号明細書

しかしながら、特許文献１に記載の光電変換装置は、画素のデジタルメモリにデータを書き込むための行及び列制御線と画素から出力される画素信号を書き込むための行及び列制御線とが必要となる。特許文献１は、光電変換装置の配線数の低減について検討していない。また、特許文献１では、アレイ上に配された複数の画素からの画素信号をまとめて読み出している。つまり、特許文献１では、アレイ上に配置された画素からのデジタル信号の読み出しを個別に制御する場合については考慮されていない。

本発明の目的は、画素へのデジタル信号の書き込みと画素からのデジタル信号の読み出しのそれぞれの制御と、回路及び配線の少なくとも一方の面積低減の両立が可能な光電変換装置を提供することにある。

本発明の一観点によれば、それぞれが光電変換部を備えるとともに、前記光電変換部が生成する電荷に対応するデジタル信号を出力する複数の画素と、走査部と、を備える光電変換装置であって、前記走査部は、前記複数の画素から前記デジタル信号を読み出す走査と、前記画素から出力された前記デジタル信号に基づく信号を前記複数の画素に入力する動作とを行い、第一信号入出力部と、前記複数の画素から前記第一信号入出力部に前記デジタル信号を伝送する電気的経路を有するとともに、前記第一信号入出力部から前記複数の画素に前記画素から出力された前記デジタル信号に基づく信号を、前記電気的経路を用いて伝送する伝送線と、をさらに備えることを特徴とする光電変換装置である。

また、本発明の別の一観点によれば、それぞれが光電変換部と保持部とを備えるとともに、前記光電変換部が生成する電荷に対応するデジタル信号を出力する複数の画素と、第一信号入出力部と、を備え、前記複数の画素から前記第一信号入出力部に前記デジタル信号を伝送する電気的経路を有するとともに、前記第一信号入出力部から前記複数の画素に所定のデジタル信号を、前記電気的経路を用いて伝送する伝送線をさらに備えることを特徴とする光電変換装置である。

本発明によれば、画素へのデジタル信号の書き込みと画素からのデジタル信号の読み出しのそれぞれの制御と、回路及び配線の少なくとも一方の面積低減の両立が可能な光電変換装置を提供することができる。

本発明の第１実施形態による光電変換装置の概略構成図である。 本発明の第１実施形態による光電変換装置の動作タイミング図である。 本発明の第２実施形態による光電変換装置の概略構成図である。 本発明の第２実施形態による光電変換装置の動作タイミング図である。 本発明の第３実施形態による光電変換装置の概略構成図である。 本発明の第３実施形態による光電変換装置の動作タイミング図である。 本発明の第４実施形態による光電変換装置の概略構成図である。 本発明の第４実施形態による光電変換装置の動作タイミング図である。 本発明の第５実施形態による撮像システムの構成図である。 本発明の第６実施形態による移動体の構成図である。 本発明の第７実施形態による光電変換装置の概略構成図である。 本発明の第７実施形態による画素の概略構成図である。 本発明の第７実施形態による光電変換装置のカウンタ制御のフローチャートである。 本発明の第７実施形態による光電変換装置のカウンタ制御のタイミングチャートの一例である。 本発明の第７実施形態による光電変換装置のカウンタ制御のタイミングチャートの一例である。 本発明の第７実施形態による光電変換装置のカウンタ制御のタイミングチャートの一例である。 本発明の第８実施形態による光電変換装置の概略構成図である。 本発明の第８実施形態による画素の概略構成図である。 本発明の第９実施形態による光電変換装置の概略構成図である。 本発明の第９実施形態による画素の概略構成図である。 本発明の第９実施形態による光電変換装置の制御対象画素アドレス取得のフローチャートである。 本発明の第１０実施形態による光電変換装置の概略構成図である。 本発明の第１０実施形態による画素の概略構成図である。

（第１実施形態）
本発明の第１実施形態による光電変換装置について、図１及び図２を用いて説明する。図１は、本実施形態による光電変換装置の概略構成図である。図２は、本実施形態による光電変換装置の駆動を示すタイミング図である。

本実施形態による光電変換装置１は、図１に示すように、画素アレイ部２、垂直走査部３、信号送受信部４、水平走査部５、メモリ部６、信号出力部７を含む。画素アレイ部２は二次元状に配された複数の画素２ａ～２ｄを含む。図１では、画素アレイ部２が、２行２列に配された画素から成る場合を示している。なお、画素アレイ部２を構成する画素の行数及び列数は、特に限定されるものではない。

伝送線ＰＭＷ１、ＰＭＷ２は、画素アレイ部２の同列の複数の画素と共通に接続されている。同様に、伝送線ＰＤＡＴ１及びＰＤＡＴ２は、画素アレイ部２の同列の複数の画素と共通に接続されている。伝送線ＰＭＷ１及びＰＭＷ２は、図１では、ｎ本のバス配線として表記している。同様に、伝送線ＰＤＡＴ１及びＰＤＡＴ２は、図１では、ｎ本のバス配線として表記している。

入出力部４１ａ、４１ｂは、信号送受信部４に含まれる。入出力部４１ａは、伝送線ＰＭＷ１及びＰＤＡＴ１と接続されている。入出力部４１ａは、所定の信号を、伝送線ＰＭＷ１を介して画素に送信し、画素から出力される画素信号を、伝送線ＰＤＡＴ１を介して受信するように構成されている。本明細書において、所定の信号とは所定のデジタル信号を指す。所定のデジタル信号とは、例えば、複数の画素が非欠陥画素と欠陥画素を含む場合に、欠陥画素を非活性化させ、非欠陥画素を活性化させる信号である。また、本明細書において、画素信号とは、画素に含まれる光電変換部への入射光に基づくデジタル信号を指す。つまり、画素信号とは、画素に含まれる光電変換部が生成する電荷に対応するデジタル信号である。光電変換部とは、例えば、半導体基板内に形成されたフォトダイオードである。同様に、入出力部４１ｂは、伝送線ＰＭＷ２及びＰＤＡＴ２と接続されている。入出力部４１ｂは、所定の信号を、伝送線ＰＭＷ２を介して画素に送信し、画素から出力される画素信号を、伝送線ＰＤＡＴ２を介して受信するように構成されている。

信号入出力部４１ａ及び４１ｂは、更に伝送線ＩＰＭＷ、伝送線ＩＤＡＴと接続されている。メモリ部６は、所定の信号を、伝送線ＩＰＭＷを介して入出力部４１ａ、４１ｂに順次送信する。信号出力部７は、入出力部４１ａ、４１ｂから順次出力された画素信号を受信し、光電変換装置１の出力信号ＳＤＡＴとして、画素信号を出力する。伝送線ＩＤＡＴ、出力信号ＳＡＤＡＴは、図１ではそれぞれ、ｎ本のバス配線、ｎビットのデジタル信号として表記している。

列選択制御線ＨＳＥＬ１、ＨＳＥＬ２は、入出力部４１ａ、４１ｂの受信及び送信を制御する制御線である。水平走査部５は、列選択制御線ＨＳＥＬ１、ＨＳＥＬ２に制御信号を供給する。これにより、入出力部４１ａ、４１ｂは、メモリ部６から出力される所定の信号を順次受信し、各画素に送信することと、画素からの画素信号を受信し、信号出力部７に順次送信することができる。

本実施形態では、所定の信号の書き込みと画素信号の読み出しとが入出力部４１に対して行われている。つまり、入出力部４１により、所定の信号の書き込みと読み出された画素信号の書き込みとが兼用されている。例えば、入出力部４１に含まれるデジタルメモリが所定の信号の保持と画素信号の保持とを行っている。所定の信号の読み出しと読み出された画素信号の書き込みとは別の入出力部で行われることが考えられる。例えば、画素信号の保持のための第１のデジタルメモリと所定の信号の保持のための第２のデジタルメモリとが必要になることが想定される。しかしながら、各入出力部４１に対して２つずつデジタルメモリを配置すると一定の回路面積が必要になる。これに対して、本実施形態では、入出力部４１は、読み出した画素信号を保持するデジタルメモリが、所定の信号が書き込まれるデジタルメモリを兼用している。従って、信号送受信部４の回路面積を低減することができる。

画素２ａ～２ｄの各々は、入出力部２３、画素回路部２１、画素回路部２２を含む。画素２ａ、２ｃの入出力部２３は、それぞれ、伝送線ＰＭＷ１、ＰＤＡＴ１と接続されている。画素２ａ、２ｃの入出力部２３は、入出力部４１ａから出力される所定の信号を、伝送線ＰＭＷ１を介して受信し、画素信号を、伝送線ＰＤＡＴ１を介して送信する。同様に、画素２ｂ及び２ｄの入出力部２３は、それぞれ、伝送線ＰＭＷ２及びＰＤＡＴ２と接続され、入出力部４１ｂに対して、所定の信号を、伝送線ＰＭＷ２を介して受信し、画素信号を、伝送線ＰＤＡＴ２を介して送信するように構成されている。更に、画素２ａ及び２ｂの入出力部２３は、それぞれ、制御線ＬＳＥＬ１及び制御線ＶＳＥＬ１と接続され、画素２ｃ及び２ｄの入出力部２３は、それぞれ、制御線ＬＳＥＬ２及び制御線ＶＳＥＬ２と接続されている。各々の出力手段２３は、制御線ＬＳＥＬ１、ＬＳＥＬ２及び制御線ＶＳＥＬ１、ＶＳＥＬ２を介して、垂直走査部３より供給される制御信号により、信号の送受信制御を行う。画素回路部２１は、入出力部２３に画素信号を出力する。画素回路部２１は、例えば、光電変換部により光電変換された信号をデジタル信号に変換するアナログ－デジタル変換回路が挙げられる。また、光電変換部により検出される光子入射数をカウントし、その結果を出力するカウンタ回路（計数回路）等でも良い。後者の場合は、光電変換部として、例えばアバランシェダイオードを用いる。画素回路部２２は、入出力部２３からの所定の信号に基づき、画素の動作を制御するように構成されている。画素回路部２２は、例えば、所定の信号を保持する保持部及び、画素回路部２１の動作を活性化又は非活性化する制御回路等が挙げられる。例えば、光電変換部としてアバランシェダイオードを用いた場合には、典型的には、画素回路部２１として、アバランシェダイオードと、波形整形回路と、カウンタと、が設けられる。波形整形回路は、アバランシェダイオードが出力する波形をパルス波に整形する。カウンタは、波形整形回路が出力するパルスを計数する。上述の「所定のデジタル信号」は、アバランシェ増倍を停止させる制御、波形整形回路を停止させる制御、カウンタを停止させる制御、カウンタから伝送線ＰＤＡＴ１へのデジタル信号出力を停止させる制御の少なくとも１つの制御を行うための信号である。

図１における光電変換装置１の動作に関して、図２のタイミング図を用いて説明する。

図２には、垂直走査部３より、制御線ＬＳＥＬ１、ＬＳＥＬ２、ＶＳＥＬ１、ＶＳＥＬ２に供給される信号のタイミングを示している。また、図２には更に、水平走査部５より、列選択制御線ＨＳＥＬ１、ＨＳＥＬ２に供給される信号と、伝送線ＩＰＭＷ、出力信号ＳＤＡＴ、垂直走査同期信号ＶＤのタイミングを示している。垂直同期信号ＶＤがオンすると最初に読み出す画素が配された行から垂直走査が開始される。そして、垂直同期信号ＶＤが次にオンすると、再び最初に読み出す画素が配された行から垂直走査が開始される。なお、図２ではＶＤは垂直走査部３が各行の画素の走査している期間に渡ってハイレベルとしている。他のＶＤの例としては、ハイレベルになってからクロックパルスの所定の周期分の期間、ハイレベルを継続してローレベルに遷移するようにしても良い。この場合においても、ＶＤは垂直走査部３による走査の開始のトリガ信号として用いられる。

図２において、時刻ｔ１にメモリ部６から伝送線ＩＰＭＷにデータＭ１１が送信され、列選択制御線ＨＳＥＬ１がハイレベルとなると、入出力部４１ａにデータＭ１１が保持される。なお、ここでは画素に書き込む所定のデジタル信号を表現する言葉として「データ」を用いることとする。同様に、時刻ｔ２にメモリ部６から伝送線ＩＰＭＷにデータＭ１２が送信され、列選択制御線ＨＳＥＬ２がハイレベルとなると、入出力部４１ｂにデータＭ１２が保持される。時刻ｔ３で制御線ＶＳＥＬ１がハイレベルとなると、画素２ａの入出力部２３が、伝送線ＰＭＷ１を介してデータＭ１１を受信し、画素回路部２２に出力する。同時刻に、同様にして、画素２ｂの入出力部２３が、伝送線ＰＭＷ２を介してデータＭ１２を受信し、画素回路部２２に出力する。この時、制御線ＬＳＥＬ１は、ハイレベルである。次に、時刻ｔ４にメモリ部６から伝送線ＩＰＭＷにデータＭ２１が送信され、列選択制御線ＨＳＥＬ１がハイレベルとなると、入出力部４１ａにデータＭ２１が保持される。同様に、時刻ｔ５にメモリ部６から伝送線ＩＰＭＷにデータＭ２２が送信され、列選択制御線ＨＳＥＬ２がハイレベルとなると、入出力部４１ｂにデータＭ２２が保持される。時刻ｔ６で制御線ＶＳＥＬ２がハイレベルとなると、画素２ｃの入出力部２３が、伝送線ＰＭＷ１を介してデータＭ２１を受信し、画素回路部２２に出力する。同時刻に、同様にして、画素２ｄの入出力部２３が、伝送線ＰＭＷ２を介してデータＭ２２を受信し、画素回路部２２に出力する。この時、制御線ＬＳＥＬ２は、ハイレベルである。

この時点で、画素２ａ、２ｂ、２ｃ及び２ｄは、それぞれ、所定の信号としてデータＭ１１、Ｍ１２、Ｍ２１及びＭ２２を受信している。これにより、各画素は、画素回路部２２が受信した各所定の信号に基づき個別に制御される。

時刻ｔ７で制御線ＬＳＥＬ１及びＬＳＥＬ２がローレベルとなり、時刻ｔ８で垂直同期信号ＶＤがハイレベルとなると、光電変換装置１は、光電変換に基づく各画素信号を出力する動作に移行する。時刻ｔ８で制御線ＶＳＥＬ１がハイレベルとなると、画素２ａ及び２ｂの入出力部２３は、伝送線ＰＤＡＴ１及びＰＤＡＴ２に、それぞれ、画素信号を出力する。同時に、信号送受信部４は、画素２ａから出力された画素信号を入出力部４１ａに、画素２ｂから出力された画素信号を入出力部４１ｂに保持する。時刻ｔ９でＨＳＥＬ１がハイレベルとなると、信号送受信部４は、画素２ａの画素信号に基づく信号を、入出力部４１ａから伝送線ＩＤＡＴに出力する。この時、画素２ａの画素信号に基づく信号は、光電変換装置１の出力信号Ｓ１１として、信号出力部７より出力される。時刻ｔ１０でＨＳＥＬ２がハイレベルとなると、信号送受信部４は、画素２ｂの画素信号に基づく信号を、入出力部４１ｂから伝送線ＩＤＡＴに出力する。この時、画素２ｂの画素信号に基づく信号は、光電変換装置１の出力信号Ｓ１２として、信号出力部７より出力される。次に、時刻ｔ１１で制御線ＶＳＥＬ２がハイレベルとなると、同様にして、画素２ｃ及び２ｄの画素信号が、信号送受信部４の入出力部４１ａ及び４１ｂに、それぞれ保持される。更に、時刻ｔ１２でＨＳＥＬ１がハイレベルとなると、同様にして、画素２ｃの画素信号に基づく信号が、光電変換装置１の出力信号Ｓ２１として、信号出力部７より出力される。時刻ｔ１３でＨＳＥＬ２がハイレベルとなると、同様にして、画素２ｄの画素信号に基づく信号が、光電変換装置１の出力信号Ｓ２２として、信号出力部７より出力される。その後、垂直同期信号ＶＤがローレベルとなり、時刻ｔ１４で再びハイレベルとなると、光電変換装置１は、光電変換に基づく各画素信号を出力する動作を繰り返す。

なお、図１では、複数の画素が行列状に配されており、垂直走査回路及び水平走査回路により各画素への信号の書き込みと読み込みを制御している。これに限らず、複数の画素が行方向または列方向に配されており、水平走査回路または垂直走査回路の一方で各画素の書き込み及び読み出しを制御するものも本実施形態に含まれる。この場合は、水平走査回路または垂直走査回路が走査部に相当する。

なお、本実施形態では、画素毎に所定の信号の書き込みと、画素信号の読み出しとを制御しているが、２以上の一部の画素に対してまとめて所定の信号の書き込みと画素信号の読み出しとを制御してもよい。具体的には、画素アレイに含まれる、２以上の画素を含む第１画素群に対して書き込みと読み出しの制御を行い、異なる２以上の画素を含む第２画素群に対して書き込みと読み出しの制御を行ってもよい。

このように、本実施形態の光電変換装置１は、垂直走査回路３と水平走査回路４とにより、画素へのデジタル信号の書き込みと画素からのデジタル信号の読み出しのそれぞれの制御を行っている。特許文献１は、画素への信号の書き込みを行うことについては開示されているが、画素の信号を個別に読み出す場合については検討されていない。仮に、特許文献１において、画素の信号を個別に読み出そうとすると、書き込みと読み出しのそれぞれに対して垂直走査回路と水平走査回路とが必要になる。しかしながら、書き込みと読み出しのそれぞれに対して垂直走査回路と水平走査回路を配置すると回路面積が必要になる。これに対して本実施形態は、垂直走査回路３と水平走査回路４とによって、書き込みと読み出しとが制御されている。つまり、所定の信号の伝送と、画素信号の伝送の制御には、垂直走査部３及び水平走査部５が共用される。従って、書き込みと読み出しの各々に対して垂直走査回路と水平走査回路とを配置する場合に比べて回路面積を小さくすることができる。また、入出力部４１ａ及び４１ｂから、各画素２ａ～２ｄの入出力部２３に、所定の信号を伝送することで、画素へのデジタル信号の書き込み及び画素からの画素信号の読み出し制御が可能となる。

画素に書き込むデジタル信号の他の例としては、ＡＤ変換ゲインの設定、入射光に基づくアナログ信号の増幅部を備える場合には増幅率設定、非走査行における画素内の電流消費量を抑制する制御信号などが挙げられる。このように、本実施形態で説明した、画素に書き込むデジタル信号は、種々の信号が適用可能である。

以上により、本実施形態の光電変換装置１は、画素へのデジタル信号の書き込み及び画素からの画素信号の読み出しの制御と回路の面積低減の両立が可能となる。

（第２実施形態）
本発明の第２実施形態による光電変換装置について、図３及び図４を用いて説明する。図３は、本実施形態による光電変換装置の概略構成図である。図４は、本実施形態による光電変換装置の駆動を示すタイミング図である。

本実施形態に係る光電変換装置は、伝送線ＰＭＷが接続された入出力部４１と、伝送線ＰＤＡＴが接続された入出力部８１とが異なる回路である点が第１実施形態とは異なる。本実施形態によれば、第１実施形態に比較して、入出力部８１を含む信号出力部８が増えたことにより回路面積は大きくなるが、垂直走査部３及び水平走査部５を共用することによる回路面積低減の効果を得ることはできる。また、第１実施形態に比べて高速に信号の読み出しを行うことができる。第１実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

本実施形態による光電変換装置１は、図３に示すように、画素アレイ部２、垂直走査部３、信号送受信部４、水平走査部５、メモリ部６、信号出力部８を含む。画素アレイ部２は、複数の画素２ａ～２ｄを含む。

伝送線ＰＭＷ１及びＰＭＷ２は、画素アレイ部２の同列の複数の画素と共通に接続されている。伝送路ＰＤＡＴ１及びＰＤＡＴ２は、画素アレイ部２の同行の複数の画素と共通接続されている。入出力部４１ｃ及び４１ｄは、信号送受信部４に備わる。入出力部４１ｃは、伝送線ＰＭＷ１と接続され、所定の信号を、伝送線ＰＭＷ１を介して画素に送信するように構成されている。同様に、入出力部４１ｄは、伝送線ＰＭＷ２と接続され、所定の信号を、伝送線ＰＭＷ２を介して画素に送信するように構成されている。入出力部４１ｃ及び４１ｄは、更に伝送線ＩＰＭＷと接続されている。メモリ部６は、所定の信号を、伝送線ＩＰＭＷを介して入出力部４１ｃ及び４１ｄに順次送信する。

入出力部８１ａ及び８１ｂは、信号出力部８に備わる。入出力部８１ａは、伝送線ＰＤＡＴ１と接続され、画素からの画素信号を、伝送線ＰＤＡＴ１を介して受信するように構成されている。同様に、入出力部８１ｂは、伝送線ＰＤＡＴ２と接続され、画素からの画素信号を、伝送線ＰＤＡＴ２を介して受信するように構成されている。入出力部８１ａ及び８１ｂは、伝送線ＳＤＡＴと接続されている。信号出力部８は、入出力部８１ａ及び８１ｂが受信した画素信号を、光電変換装置１の出力信号ＳＤＡＴとして順次出力する。

画素２ａ～２ｄの各々は、入出力部２４、画素回路部２１、画素回路部２２を含む。水平走査部５は、列選択制御線ＨＳＥＬ１及びＨＳＥＬ２に制御信号を供給することにより、所定の信号の送受信や、画素信号の送信を可能としている。信号出力部８は、制御線ＨＳＥＬ０により、水平走査部５との同期をとっている。

これにより、入出力部４１ｃ及び４１ｄは、メモリ部６から出力される所定の信号を順次受信し、各画素に送信することができる。入出力部８１ａ及び８１ｂは、画素信号を画素から受信し、信号出力部８の作用により、光電変換装置１の出力信号ＳＤＡＴとして順次出力する。

図３における光電変換装置１の動作に関して、図４のタイミング図を用いて説明する。

図４には、垂直走査部３より、制御線ＬＳＥＬ１、ＬＳＥＬ２、ＶＳＥＬ１、ＶＳＥＬ２に供給される信号と、水平走査部５より、列選択制御線ＨＳＥＬ１、ＨＳＥＬ２に供給される信号と、伝送線ＩＰＭＷ、出力信号ＳＤＡＴ、垂直同期信号ＶＤが示されている。

図４において、時刻ｔ１にメモリ部６から伝送線ＩＰＭＷにデータＭ１１が送信され、制御線ＶＳＥＬ１及び列選択制御線ＨＳＥＬ１がハイレベルとなると、入出力部４１ｃにデータＭ１１が保持される。同時に、画素２ａの入出力部２４が、伝送線ＰＭＷ１を介してデータＭ１１を受信し、画素回路部２２に出力する。時刻ｔ２にメモリ部６から伝送線ＩＰＭＷにデータＭ１２が送信され、列選択制御線ＨＳＥＬ２がハイレベルとなると、入出力部４１ｄにデータＭ１２が保持される。同時に、画素２ｂの入出力部２４が、伝送線ＰＭＷ２を介してデータＭ１２を受信し、画素回路部２２に出力する。この時、制御線ＬＳＥＬ１は、ハイレベルである。ＶＳＥＬ１がローレベルになった後、時刻ｔ３にメモリ部６から伝送線ＩＰＭＷにデータＭ２１が送信され、制御線ＶＳＥＬ２及び列選択制御線ＨＳＥＬ１がハイレベルとなると、入出力部４１ｃにデータＭ２１が保持される。同時に、画素２ｃの入出力部２４が、伝送線ＰＭＷ１を介してデータＭ２１を受信し、画素回路部２２に出力する。時刻ｔ４にメモリ部６から伝送線ＩＰＭＷにデータＭ２２が送信され、列選択制御線ＨＳＥＬ２がハイレベルとなると、入出力部４１ｄにデータＭ２２が保持される。同時に、画素２ｄの入出力部２４が、伝送線ＰＭＷ２を介してデータＭ２２を受信し、画素回路部２２に出力する。この時、制御線ＬＳＥＬ２は、ハイレベルである。

この時点で、画素２ａ、２ｂ、２ｃ及び２ｄは、それぞれ、所定の信号としてデータＭ１１、Ｍ１２、Ｍ２１及びＭ２２を受信している。これにより、各画素は、画素回路部２２が受信した各所定の信号に基づき制御される。時刻ｔ５で制御線ＬＳＥＬ１及びＬＳＥＬ２がローレベルとなり、時刻ｔ６で垂直同期信号がハイレベルとなると、光電変換装置１は、光電変換に基づく各画素信号を出力する動作に移行する。時刻ｔ６で制御線ＶＳＥＬ１及び列選択制御線ＨＳＥＬ１がハイレベルとなると、画素２ａの入出力部２４は、画素信号を入出力部８１ａに出力する。この時、画素２ａの画素信号に基づく信号は、光電変換装置１の出力信号Ｓ１１として、信号出力部８より出力される。時刻ｔ７で列選択制御線ＨＳＥＬ２がハイレベルとなると、画素２ｂの入出力部２４は、画素信号を入出力部８１ａに出力する。この時、画素２ｂの画素信号に基づく信号は、光電変換装置１の出力信号Ｓ１２として、信号出力部８より出力される。次に、制御線ＶＳＥＬ１がローレベルになった後、時刻ｔ８で制御線ＶＳＥＬ２及び列選択制御線ＨＳＥＬ１がハイレベルとなると、画素２ｃの入出力部２４は、画素信号を入出力部８１ｂに出力する。この時、画素２ｃの画素信号に基づく信号は、光電変換装置１の出力信号Ｓ２１として、信号出力部８より出力される。時刻ｔ９で列選択制御線ＨＳＥＬ２がハイレベルとなると、画素２ｄの入出力部２４は、画素信号を入出力部８１ｂに出力する。この時、画素２ｄの画素信号に基づく信号は、光電変換装置１の出力信号Ｓ２２として、信号出力部８より出力される。その後、垂直同期信号ＶＤがローレベルとなり、時刻ｔ１１で再びハイレベルとなると、光電変換装置１は、光電変換に基づく各画素信号を出力する動作を繰り返す。

このように、本実施形態の光電変換装置１は、入出力部４１ｃ及び４１ｄから、各画素２ａ～２ｄの入出力部２４に、所定の信号を伝送することで、画素への所定の信号の書き込みと、画素信号の読み出しの制御が可能となる。この時、各画素への信号伝送の選択制御は、水平走査部５及び垂直走査部３で行われる。つまり、所定の信号の伝送と、画素信号の伝送の制御には、垂直走査部３及び水平走査部５が共用される。以上により、本実施形態の光電変換装置１は、画素の所定の信号の書き込みと画素信号の読み出しの制御と回路面積の低減の両立が可能となる。更に、本実施形態の光電変換装置１は、伝送線ＰＤＡＴ１及びＰＤＡＴ２を画素アレイ部２の同行の複数の画素と共通接続し、信号出力部８に入出力部８１ａ及び８１ｂを備えることで、第１実施形態の光電変換装置よりも、画素信号の高速読み出しが可能となる。

（第３実施形態）
本発明の第３実施形態による光電変換装置について、図５及び図６を用いて説明する。図５は、本実施形態による光電変換装置の概略構成図である。図６は、本実施形態による光電変換装置の駆動を示すタイミング図である。

本実施形態の光電変換装置は、伝送線ＰＤＡＴが、画素から入出力部４１ｅ、４１ｆへの伝送手段として用いられ、且つ、入出力部４１ｅ、４１ｆから画素への伝送手段として用いられる点が第１実施形態と異なる。つまり、本実施形態は、伝送線ＰＤＡＴが双方向信号線である点が第１実施形態とは異なる。また、本実施形態の光電変換装置は、伝送線ＩＤＡＴをメモリ部６からの所定の信号の送信と、画素からの信号の送信と、の双方に用いる点が、第１実施形態とは異なる。第１実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

本実施形態による光電変換装置１は、図５に示すように、画素アレイ部２、垂直走査部３、信号送受信部４、水平走査部５、メモリ部６、信号出力部９を含む。画素アレイ部２は、複数の画素２ａ～２ｄを含む。

入出力部４１ｅは、伝送線ＰＤＡＴ１と接続されている。画素２ａ、２ｃへの所定の信号の送信と画素２ａ、２ｃからの画素信号の受信は、伝送線ＰＤＡＴ１を介して行うように構成されている。同様に、入出力部４１ｆは、伝送線ＰＤＡＴ２と接続されている。画素２ｂ、２ｄへの所定の信号の送信と画素２ｂ、２ｄからの信号の受信とは、伝送線ＰＤＡＴ２を介して行うように構成されている。入出力部４１ｅ、４１ｆは、更に伝送線ＩＤＡＴと接続されている。メモリ部６は、所定の信号を、伝送線ＩＤＡＴを介して入出力部４１ｅ及び４１ｆに順次送信する。

伝送線ＩＤＡＴをメモリ部６からの所定の信号の送信と、画素からの信号の送信と、の双方に用いる。つまり、所定の信号の送信を行う電気的経路を用いて画素からの信号の送信を行う。これにより、第１実施形態に比較して伝送線の数を減らすことができるため、更に光電変換装置の面積を低減することができる。

信号出力部９は、入出力部４１ｅ及び４１ｆから順次出力された画素信号を受信し、光電変換装置１の出力信号ＳＤＡＴとして、画素信号を出力する。

画素２ａ～２ｄの各々は、入出力部２６、画素回路部２１、画素回路部２５を含む。画素２ａ及び２ｃの入出力部２６は、伝送線ＰＤＡＴ１と接続されている。伝送線ＰＤＡＴ１を介して、入出力部４１ｅに対する所定の信号の受信と画素信号の送信とが行われる。同様に、画素２ｂ及び２ｄの入出力部２６は、伝送線ＰＤＡＴ２と接続されている。伝送線ＰＤＡＴ２を介して、入出力部４１ｆに対する所定の信号の受信と画素信号の送信とが行われる。

図５における光電変換装置１の動作に関して、図６のタイミング図を用いて説明する。

図６には、垂直走査部３より、制御線ＬＳＥＬ１、ＬＳＥＬ２、ＶＳＥＬ１、ＶＳＥＬ２に供給される信号のデータが示されている。更に図６には、水平走査部５より、列選択制御線ＨＳＥＬ１、ＨＳＥＬ２に供給される信号と、伝送線ＰＤＡＴ１、ＰＤＡＴ２及びＩＤＡＴ、出力信号ＳＤＡＴ、及び垂直同期信号ＶＤのデータが示されている。

図６において、時刻ｔ１にメモリ部６から伝送線ＩＤＡＴにデータＭ１１が送信され、列選択制御線ＨＳＥＬ１がハイレベルとなると、入出力部４１ｅにデータＭ１１が保持される。同時に、入出力部４１ｅは、伝送線ＰＤＡＴ１にデータＭ１１を送信する。同様に、時刻ｔ２にメモリ部６から伝送線ＩＤＡＴにデータＭ１２が送信され、列選択制御線ＨＳＥＬ２がハイレベルとなると、入出力部４１ｆにデータＭ１２が保持される。同時に、入出力部４１ｆは、伝送線ＰＤＡＴ２にデータＭ１２を送信する。時刻ｔ３で制御線ＶＳＥＬ１がハイレベルとなると、画素２ａの入出力部２６が、伝送線ＰＤＡＴ１を介してデータＭ１１を受信し、画素回路部２５に出力する。同時刻に、同様にして、画素２ｂの入出力部２６が、伝送線ＰＤＡＴ２を介してデータＭ１２を受信し、画素回路部２５に出力する。この時、制御線ＬＳＥＬ１は、ハイレベルである。次に、時刻ｔ４にメモリ部６から伝送線ＩＤＡＴにデータＭ２１が送信され、列選択制御線ＨＳＥＬ１がハイレベルとなると、入出力部４１ｅにデータＭ２１が保持される。同時に、入出力部４１ｅは、伝送線ＰＤＡＴ１にデータＭ２１を送信する。同様に、時刻ｔ５にメモリ部６から伝送線ＩＤＡＴにデータＭ２２が送信され、列選択制御線ＨＳＥＬ２がハイレベルとなると、入出力部４１ｂにデータＭ２２が保持される。同時に、入出力部４１ｆは、伝送線ＰＤＡＴ２にデータＭ２２を送信する。時刻ｔ６で制御線ＶＳＥＬ２がハイレベルとなると、画素２ｃの第二信号入出力部２６が、伝送線ＰＡＤＴ１を介してデータＭ２１を受信し、画素回路部２５に出力する。同時刻に、同様にして、画素２ｄの入出力部２６が、伝送線ＰＤＡＴ２を介してデータＭ２２を受信し、画素回路部２５に出力する。この時、制御線ＬＳＥＬ２は、ハイレベルである。

この時点で、画素２ａ、２ｂ、２ｃ及び２ｄは、それぞれ、所定の信号としてデータＭ１１、Ｍ１２、Ｍ２１及びＭ２２を受信している。これにより、各画素は、画素回路部２５が受信した各所定の信号に基づき、各々制御される。

時刻ｔ７で制御線ＬＳＥＬ１及びＬＳＥＬ２がローレベルとなり、時刻ｔ８で垂直同期信号ＶＤがハイレベルとなると、光電変換装置１は、光電変換に基づく各画素信号を出力する動作に移行する。時刻ｔ８で制御線ＶＳＥＬ１がハイレベルとなると、画素２ａ及び２ｂの入出力部２６は、伝送線ＰＤＡＴ１及びＰＤＡＴ２に、それぞれ、画素信号Ｐ１１及びＰ１２を出力する。同時に、信号送受信部４は、画素２ａから出力された画素信号を入出力部４１ｅに、画素２ｂから出力された画素信号を入出力部４１ｆに保持する。時刻ｔ９でＨＳＥＬ１がハイレベルとなると、信号送受信部４は、画素２ａの画素信号に基づく信号を、入出力部４１ｅから伝送線ＩＤＡＴに出力する。この時、画素２ａの画素信号に基づく信号は、光電変換装置１の出力信号Ｓ１１として、信号出力部９より出力される。時刻ｔ１０でＨＳＥＬ２がハイレベルとなると、信号送受信部４は、画素２ｂの画素信号に基づく信号を、入出力部４１ｆから伝送線ＩＤＡＴに出力する。この時、画素２ｂの画素信号に基づく信号は、光電変換装置１の出力信号Ｓ１２として、信号出力部９より出力される。次に、時刻ｔ１１で制御線ＶＳＥＬ２がハイレベルとなると、同様にして、画素２ｃ及び２ｄの画素信号Ｐ２１及びＰ２２が、信号送受信部４の入出力部４１ｅ及び４１ｆに、それぞれ保持される。更に、時刻ｔ１２でＨＳＥＬ１がハイレベルとなると、同様にして、画素２ｃの画素信号に基づく信号が、光電変換装置１の出力信号Ｓ２１として、信号出力部９より出力される。時刻ｔ１３でＨＳＥＬ２がハイレベルとなると、同様にして、画素２ｄの画素信号に基づく信号が、光電変換装置１の出力信号Ｓ２２として、信号出力部９より出力される。その後、垂直同期信号ＶＤがローレベルとなり、時刻ｔ１４で再びハイレベルとなると、光電変換装置１は、光電変換に基づく各画素信号を出力する動作を繰り返す。

このように、本実施形態の光電変換装置１は、入出力部４１ｅ及び４１ｆから、各画素２ａ～２ｄの入出力部２６に、所定の信号を伝送することで、画素への所定のデジタル信号の書き込み及び画素信号の読み出し制御が可能となる。この時、各画素への信号伝送の選択制御は、水平走査部５及び垂直走査部３で行われる。また、光電変換装置１は、各画素２ａ～２ｄの入出力部２６から、入出力部４１ｅ及び４１ｆに、画素信号を伝送することで、光電変換に基づく各画素信号を出力する。この時、各画素からの信号伝送の選択制御は、垂直走査部３及び水平走査部５で行われる。従って、所定の信号の伝送と、画素信号の伝送の制御には、垂直走査部３及び水平走査部５が共用される。以上により、本実施形態の光電変換装置１は、画素への所定の信号の書き込みと画素信号の読み出し制御と、回路面積低減の両立が可能となる。更に、本実施形態の光電変換装置１は、設定信号と画素信号の伝送に共通の伝送線を用いているため、第１実施形態の光電変換装置より配線数を低減することができ、光電変換装置の面積を更に小さくできる。

図５において、伝送線ＰＤＡＴ１、ＰＤＡＴ２及びＩＤＡＴは、ｎ本のバス配線として表記している。これは、画素からの画素信号がｎビットのデータである場合を想定しており、メモリ部６から出力される所定の設定信号がｎビットのデータである必要はない。例えば、所定の信号は、ビット数がｎより小さいｍビットのデータであってもよい。その場合、メモリ部６から各画素への所定の信号の送信は、伝送線ＩＤＡＴ及び、ＰＤＡＴ１、ＰＤＡＴ２の一部を介して行ってもよい。また、所定の信号を数ビットのデータとすることで、各画素の制御を高機能化することが可能である。例えば、画素毎の露光時間制御が可能となる。

また、垂直走査部３及び水平走査部５による画素毎の制御は必須ではない。例えば、所定の信号を書き込む際に、垂直走査部３又は水平走査部５により信号の制御を行いながら、画素の入出力部２３に信号を伝送してもよい。この場合でも、画素への所定の信号の伝送と、画素からの信号の伝送に共通の伝送線を用いているため、光電変換装置の面積低減の効果を得ることができる。

また、図５では、複数の画素が行列状に配されており、各列に伝送線が配されているがこれに限られない。例えば、行方向又は列方向に複数の画素が配されており、複数の画素に伝送線が接続されている場合も本実施形態に含まれる。

（第４実施形態）
本発明の第４実施形態による光電変換装置について、図７及び図８を用いて説明する。図７は、本実施形態による光電変換装置の概略構成図である。図８は、本実施形態による光電変換装置の駆動を示すタイミング図である。

本実施形態に係る光電変換装置は、伝送線ＰＤＡＴが同行の複数の画素に共通に接続されている点が第３実施形態とは異なる。更に、信号送受信部１０が入出力部１２ａ、１２ｂを備え、信号送受信部１０から信号が出力される点が第３実施形態とは異なる。第３実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

本実施形態による光電変換装置１は、図７に示すように、画素アレイ部２、垂直走査部３、水平走査部５、信号送受信部１０を含む。画素アレイ部２は、複数の画素２ａ～２ｄを含む。

伝送線ＰＤＡＴ１及びＰＤＡＴ２は、画素アレイ部２の同行の複数の画素と共通に接続されている。伝送線ＰＤＡＴ１及びＰＤＡＴ２は、図７では、ｎ本のバス配線として表記している。入出力部１２ａ及び１２ｂは、信号送受信部１０に含まれる。入出力部１２ａは、伝送線ＰＡＤＴ１と接続されている。入出力部１２ｂは、伝送線ＰＡＤＴ２と接続されている。信号送受信部１０に備わるメモリ部１１である。更に、メモリ部１１、入出力部１２ａ及び１２ｂは、入出力信号ＳＤＡＴからの信号を伝送する伝送線ＩＤＡＴと接続されている。伝送線ＩＤＡＴ及びＳＤＡＴは、図７では、ｎ本のバス配線として表記している。信号送受信部１０は、ＳＤＡＴを介して入力される所定の信号を、メモリ部１１に保持し、入出力部１２ａ及び１２ｂに順次伝送するように構成されている。更に、信号送受信部１０は、画素から画素信号を入出力部１２ａ及び１２ｂで受信し、光電変換装置１の出力信号ＳＤＡＴとして順次出力するように構成されている。

画素２ａ～２ｄの各々は、入出力部２７、画素回路部２１、画素回路部２５を含む。画素２ａ及び２ｂの入出力部２７は、伝送線ＰＤＡＴ１と接続されている。同様に、画素２ｃ及び２ｄの入出力部２７は、伝送線ＰＤＡＴ２と接続されている。更に、列選択制御線ＨＳＥＬ１は、水平走査部５及び、画素２ａと２ｃの入出力部２７と接続されている。同様に、列選択制御線ＨＳＥＬ２は、水平走査部５及び、画素２ｂと２ｄの入出力部２７と接続されている。水平走査部５は、列選択制御線ＨＳＥＬ１及びＨＳＥＬ２に制御信号を供給することにより、所定の信号の送受信や、画素信号の送信を可能としている。信号送受信部１０は、制御線ＨＳＥＬ０により、水平走査部５との同期をとっている。

これにより、入出力部１２ａ及び１２ｂは、メモリ部１１から出力される所定の信号を順次受信し、各画素に送信することができる。更に、入出力部１２ａ及び１２ｂは、画素信号を画素から受信し、信号送受信部１０の作用により、光電変換装置１の出力信号ＳＤＡＴとして順次出力する。

図７における光電変換装置１の動作に関して、図８のタイミング図を用いて説明する。

図８には、垂直走査部３より、制御線ＬＳＥＬ１、ＬＳＥＬ２、ＶＳＥＬ１、ＶＳＥＬ２に供給される信号が示されている。また、信号送受信部１０より制御線ＨＳＥＬ０に供給される信号と、水平走査部５より、列選択制御線ＨＳＥＬ１、ＨＳＥＬ２に供給される信号が示されている。更に、伝送線ＰＤＡＴ１、ＰＤＡＴ２、ＩＤＡＴ、入出力信号ＳＤＡＴ、及び垂直同期信号ＶＤのデータが示されている。

図８において、時刻ｔ１にデータＳ００が、光電変換装置１に入力される。データＳ００は、画素２ａ～２ｄに対する所定の信号に対応したデータ群（複数の所定の信号）であり、前述したように、伝送線ＩＤＡＴを介して、メモリ部１１に保持される。

時刻ｔ３で制御線ＬＳＥＬ１及びＬＳＥＬ２がハイレベルとなると、光電変換装置１は、所定の信号を画素２ａ～２ｄに出力する動作に移行する。

時刻ｔ４にメモリ部１１から伝送線ＩＤＡＴにデータＭ１１が送信され、入出力部１２ａに保持される。制御線ＶＳＥＬ１、ＨＳＥＬ０がハイレベルになるに伴い、列選択制御線ＨＳＥＬ１がハイレベルとなると、画素２ａの入出力部２７が、伝送線ＰＤＡＴ１を介してデータＭ１１を受信し、画素回路部２５に出力する。時刻ｔ５にメモリ部１１から伝送線ＩＤＡＴにデータＭ１２が送信され、入出力部１２ａに保持される。制御線ＨＳＥＬ０がハイレベルになるに伴い、列選択制御線ＨＳＥＬ２がハイレベルとなると、画素２ｂの入出力部２７が、伝送線ＰＤＡＴ１を介してデータＭ１２を受信し、画素回路部２５に出力する。同様に、時刻ｔ６にメモリ部１１から伝送線ＩＤＡＴにデータＭ２１が送信され、入出力部１２ｂに保持される。制御線ＶＳＥＬ２、ＨＳＥＬ０がハイレベルになるに伴い、列選択制御線ＨＳＥＬ１がハイレベルとなると、画素２ｃの入出力部２７が、伝送線ＰＤＡＴ２を介してデータＭ２１を受信し、画素回路部２５に出力する。時刻ｔ７にメモリ部１１から伝送線ＩＤＡＴにデータＭ２２が送信され、入出力部１２ｂに保持される。制御線ＨＳＥＬ０がハイレベルになるに伴い、列選択制御線ＨＳＥＬ２がハイレベルとなると、画素２ｄの入出力部２７が、伝送線ＰＤＡＴ２を介してデータＭ２２を受信し、画素回路部２５に出力する。

この時点で、画素２ａ、２ｂ、２ｃ及び２ｄは、それぞれ、所定の信号としてデータＭ１１、Ｍ１２、Ｍ２１及びＭ２２を受信している。これにより、各画素は、画素回路部２５が受信した各所定の信号に基づき制御される。時刻ｔ８で制御線ＬＳＥＬ１及びＬＳＥＬ２がローレベルとなり、時刻ｔ９で垂直同期信号がハイレベルとなると、光電変換装置１は、光電変換に基づく各画素信号を出力する動作に移行する。

時刻ｔ９で制御線ＶＳＥＬ１、ＨＳＥＬ０がハイレベルとなり、列選択制御線ＨＳＥＬ１がハイレベルとなると、画素２ａの入出力部２７は、画素信号Ｐ１１を入出力部１２ａに出力する。この時、画素２ａの画素信号に基づく信号は、光電変換装置１の出力信号Ｓ１１として、伝送線ＩＤＡＴを介して、信号送受信部１０より出力される。時刻ｔ１０でＨＳＥＬ０がハイレベルとなり、列選択制御線ＨＳＥＬ２がハイレベルとなると、画素２ｂの入出力部２７は、画素信号Ｐ１２を入出力部１２ａに出力する。この時、画素２ａの画素信号に基づく信号は、光電変換装置１の出力信号Ｓ１２として、伝送線ＩＤＡＴを介して、信号送受信部１０より出力される。同様に、時刻ｔ１１で制御線ＶＳＥＬ２、ＨＳＥＬ０がハイレベルとなり、列選択制御線ＨＳＥＬ１がハイレベルとなると、画素２ｃの入出力部２７は、画素信号Ｐ２１を入出力部１２ｂに出力する。この時、画素２ｃの画素信号に基づく信号は、光電変換装置１の出力信号Ｓ２１として、伝送線ＩＤＡＴを介して、信号送受信部１０より出力される。時刻ｔ１２でＨＳＥＬ０がハイレベルとなり、列選択制御線ＨＳＥＬ２がハイレベルとなると、画素２ｄの入出力部２７は、画素信号Ｐ２２を入出力部１２ｂに出力する。この時、画素２ｄの画素信号に基づく信号は、光電変換装置１の出力信号Ｓ２２として、伝送線ＩＤＡＴを介して、信号送受信部１０より出力される。その後、垂直同期信号ＶＤがローレベルとなり、時刻ｔ１３で再びハイレベルとなると、光電変換装置１は、光電変換に基づく各画素信号を出力する動作を繰り返す。

このように、本実施形態の光電変換装置１は、入出力部１２ａ及び１２ｂから、各画素２ａ～２ｄの入出力部２７に、所定の信号を伝送することで、画素への所定の信号の書き込みと画素信号の読み出し制御が可能となる。この時、各画素への信号伝送の選択制御は、水平走査部５及び垂直走査部３で行われる。また、光電変換装置１は、各画素２ａ～２ｄの入出力部２７から、入出力部１２ａ及び１２ｂに、画素信号を伝送することで、光電変換に基づく各画素信号を出力する。この時、各画素からの信号伝送の選択制御は、垂直走査部３及び水平走査部５で行われる。従って、所定の信号の伝送と、画素信号の伝送の制御には、垂直走査部３及び水平走査部５が共用される。以上により、本実施形態の光電変換装置１は、画素への所定の信号の書き込みと画素信号の読み出し制御と回路面積低減の両立が可能となる。更に、本実施形態の光電変換装置１は、伝送線ＰＤＡＴ１及びＰＤＡＴ２を画素アレイ部２の同行の複数の画素と共通接続し、信号送受信部１０に入出力部１２ａ及び１２ｂを備えている。これにより、第３実施形態の光電変換装置よりも、画素信号の高速読み出しが可能となる。

本実施形態において、伝送線ＰＤＡＴ１、ＰＤＡＴ２及びＩＤＡＴは、ｎ本のバス配線として表記している。これは、画素からの画素信号がｎビットのデータである場合を想定しており、メモリ部１１から出力される所定の信号がｎビットのデータである必要はない。例えば、所定の信号は、ビット数がｎより小さいｍビットのデータであってもよい。その場合、メモリ部１１から各画素への所定の信号の送信は、伝送線ＩＤＡＴ及び、ＰＤＡＴ１、ＰＤＡＴ２の一部を介して行ってもよい。また、所定の信号を数ビットのデータとすることで、各画素の所定の信号の書き込みと画素信号の読み出し制御を高機能化することが可能である。例えば、画素毎の露光時間制御が可能となる。

（第５実施形態）
本発明の第５実施形態による撮像システムについて、図９を用いて説明する。図９は、本実施形態による撮像システムの構成例を示すブロック図である。

本実施形態による撮像システム２００は、図９に示すように、バリア２０１と、レンズ２０２と、絞り２０３と、光電変換装置２０４と、ＡＦセンサ２０５と、を有している。レンズ２０２は、被写体の光学像を結像するための光学系である。バリア２０１は、レンズ２０２のプロテクトを行うものである。絞り２０３は、レンズ２０２を通過する光の光量を調整するためのものである。光電変換装置２０４は、第１乃至第４実施形態で説明した光電変換装置１を用いて構成され、レンズ２０２で結像された被写体の光学像を画像信号として取得するためのものである。ＡＦセンサ２０５は、焦点検出に必要な信号を取得するためのものである。

また、撮像システム２００は、信号処理部２０８を更に有している。信号処理部２０８は、光電変換装置２０４やＡＦセンサ２０５から出力された信号の処理や、得られた画像データに対して各種の補正を行い或いはデータを圧縮する処理を行うためのものである。

また、撮像システム２００は、メモリ部２０９、外部Ｉ／Ｆ回路２１０、タイミング発生部２１１、全体制御・演算部２１２、記録媒体制御Ｉ／Ｆ部２１３を更に有している。メモリ部２０９は、画像データを一時記憶するためのものである。外部Ｉ／Ｆ回路２１０は、外部コンピュータ２１５などの外部機器と通信するためのものである。タイミング発生部２１１は、信号処理部２０８などに各種タイミング信号を出力するためのものである。全体制御・演算部２１２は、各種演算とカメラ全体を制御するためのものである。記録媒体制御Ｉ／Ｆ部２１３は、取得した画像データを記録し、又は画像データの読み出しを行うための半導体メモリなどの着脱可能な記録媒体２１４との間でデータのやりとりを行うためのものである。

バリア２０１がオープンされると、被写体からの光学像がレンズ２０２及び絞り２０３を介してＡＦセンサ２０５に入射される。全体制御・演算部２１２は、ＡＦセンサ２０５からの出力信号をもとに、前記した位相差検出の手法により被写体までの距離を算出する。その後、全体制御・演算部２１２は、演算結果に基づいてレンズ２０２を駆動し、再び撮像面に合焦しているか否かを判断し、合焦していないと判断したときには、再びレンズ２０２を駆動するオートフォーカス制御を行う。

次いで、合焦が確認された後に、光電変換装置２０４による電荷蓄積動作が開始される。光電変換装置２０４の電荷蓄積動作が終了すると、光電変換装置２０４から出力された画像信号は、信号処理部２０８を介して全体制御・演算部２１２によってメモリ部２０９に書き込まれる。

その後、メモリ部２０９に蓄積されたデータは、全体制御・演算部２１２の制御により記録媒体制御Ｉ／Ｆ部２１３を介して記録媒体２１４に記録される。或いは、メモリ部２０９に蓄積されたデータは、外部Ｉ／Ｆ回路２１０を介して、直接に外部コンピュータ２１５などに入力してもよい。

第１乃至第４実施形態において説明したように、これまでの実施形態に示した光電変換装置１を用いることにより、画素へのデジタル信号の書き込みと画素からのデジタル信号の読み出しのそれぞれの制御をすることができる。従って、この光電変換装置２０４を用いた本実施形態の撮像システムによれば、より高品質な画像を取得することが可能となる。

（第６実施形態）
本発明の第６実施形態による撮像システム及び移動体について、図１０を用いて説明する。図１０は、本実施形態による撮像システム及び移動体の構成を示す図である。

図１０（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１乃至第４実施形態のいずれかに記載の光電変換装置１である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図１０（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

（第７実施形態）
図１１に第７実施形態に係る光電変換装置の構成例を示す。本実施形態に係る光電変換装置は、フォトン・カウンティング型の光電変換装置である。フォトン・カウンティング型の光電変換装置とは、光電変換部としてアバランシェダイオードを用いており、アバランシェダイオードへ入射した光子の数を数えている。以下で、光電変換装置１０１の構成と機能の概要を説明する。

本実施形態における光電変換装置１０１は、図１１に示すように、画素１０２～１０５、カウンタ制御回路１０６、及び、カウント上限値記憶回路１０７から構成される。

図１１では、画素１０２～１０５が２行２列に配列された場合を示している。なお、画素の行数及び列数はこれに限定されない。

画素１０２～１０５の構成を、画素１０２を用いて説明する。画素１０２は光電変換部、スイッチ１０８、電源供給部、接地部、抵抗部、カウンタ回路１１２から構成される。光電変換部はアバランシェダイオードにより構成される。

光電変換部の一方のノードは接地部と接続され、当該ノードにはグラウンド電位が供給される。また、光電変換部の他方のノードはスイッチ１０８と抵抗部を介して電源供給部と接続される。スイッチ１０８のオンオフを制御することにより、光電変換部の他方のノードに電源電圧を供給するか否かを制御している。抵抗部は、スイッチ１０８と電源供給部の間に接続されている。

カウンタ回路１１２は、スイッチ１０８と抵抗部との接続ノードに接続されている。光電変換部からの信号はスイッチ１０８を介してカウンタ回路１１２に伝送される。なお、図示していないが、カウンタ回路１１２は、波形整形回路を構成するインバータ回路を介してスイッチ１０８と抵抗部との接続ノードに接続されてもよい。この場合は、光電変換後の電気信号は波形整形回路を用いてデジタル信号に整形され、カウンタ回路１１２へと伝送される。

水平制御線ＨＬ１及び水平制御線ＨＬ２はカウンタ制御回路１０６と接続されている。水平制御線ＨＬ１は、水平方向に配された画素１０２、１０３の各カウンタ回路１１２、１１３に接続される。また、水平制御線ＨＬ２は、水平方向に配された画素１０４、１０５の各カウンタ回路１１４、１１５に接続される。垂直制御線ＶＬ１及び垂直制御線ＶＬ２はカウンタ制御回路１０６に接続される。垂直制御線ＶＬ１は、垂直方向に配された画素１０２、１０４の各カウンタ回路１１２、１１４に接続される。垂直制御線ＶＬ２は、垂直方向に配された画素１０３、１０５の各カウンタ回路１１３、１１５に接続される。

また、出力線ＯＬ１及び出力線ＯＬ２はカウンタ制御回路１０６に接続されている。出力線ＯＬ１は、カウンタ回路１１２、１１４に接続され、各カウンタ回路から出力される画素信号を伝送する。出力線ＯＬ２は、カウンタ回路１１３、１１５に接続され、各カウンタ回路から出力される画素信号を伝送する。上記、各信号のビット数は限定されない。

カウント上限値要求信号線及びカウント上限値出力信号線はカウント上限値記憶回路１０７とカウンタ制御回路１０６に接続される。カウント上限値要求信号線はカウンタ制御回路１０６からカウント上限値記憶回路１０７へカウント上限値を要求する信号を送信する。カウント上限値出力信号線はカウント上限値記憶回路１０７からカウンタ制御回路１０６へカウント上限値を出力する。カウント上限値要求信号及びカウント上限値出力信号のビット数は限定しない。

なお、図１１ではカウンタ制御回路１０６を水平方向にのみ記載し、水平制御線ＨＬ１及び水平制御線ＨＬ２を迂回させている。カウンタ制御回路１０６を水平方向と垂直方向の両方に用意し、水平制御線ＨＬ１及び水平制御線ＨＬ２を垂直方向のカウンタ制御回路１０６に接続してもよい。これにより、カウンタ制御回路１０６付近の信号線の密度を減らすことができる。

水平制御線ＨＬ１は、水平方向に配された画素１０２、１０３の各カウンタ回路１１２、１１３へのカウンタ選択信号、カウント値要求信号、カウンタ停止命令信号、カウンタリセット命令信号をカウンタ制御回路１０６から伝送する。水平制御線ＨＬ２は、水平方向に配された画素１０４、１０５の各カウンタ回路１１４、１１５へのカウンタ選択信号、カウント値要求信号、カウンタ停止命令信号、カウンタリセット命令信号をカウンタ制御回路１０６から伝送する。垂直制御線ＶＬ１は、垂直方向に配された画素１０２、１０４の各カウンタ回路１１２、１１４へのカウンタ選択信号、カウント値要求信号、カウンタ停止命令信号、カウンタリセット命令信号をカウンタ制御回路１０６から伝送する。垂直制御線ＶＬ２は、垂直方向に配された画素１０３、１０５の各カウンタ回路１１３、１１５へのカウンタ選択信号、カウント値要求信号、カウンタ停止命令信号、カウンタリセット命令信号をカウンタ制御回路１０６から伝送する。

図１２に、画素の構成例を示す。図１２では、図１１の画素１０２を用いて画素の構成を説明する。他の画素１０３、１０４、１０５は、画素１０２と同様の構成であるため、説明を省略する。

水平制御線ＨＬ０１～水平制御線ＨＬ０４は、図１１の水平制御線ＨＬ１に相当する。また、垂直制御線ＶＬ０１～垂直制御線ＶＬ０４は、図１１の垂直制御線ＶＬ１に相当する。したがって、水平制御線ＨＬ０１～水平制御線ＨＬ０４、及び、垂直制御線ＶＬ０１～垂直制御線ＶＬ０４は、カウンタ制御回路１０６と接続される。

水平制御線ＨＬ１を構成する水平制御線ＨＬ０１～０４と、垂直制御線ＶＬ１を構成する垂直制御線ＶＬ０１～ＶＬ０４とに供給する電位を制御することにより、カウンタ回路を制御している。

図１２に示すように、画素は、カウンタ回路に接続された、画素選択用スイッチ１２３、カウント値要求用スイッチ１２４、カウンタＯＦＦ命令用スイッチ１２５、カウント値出力用スイッチ１２６、カウンタリセット用スイッチ１２７をさらに備える。図１２では、各スイッチがトランジスタにより構成されている例を示しているが、これに限定されない。各スイッチとして、トランスファーゲートなどを用いてもよい。

画素選択用スイッチ１２３は、水平制御線ＨＬ０１及び垂直制御線ＶＬ０１と接続される。水平制御線ＨＬ０１と垂直制御線ＶＬ０１の両方がＨｉｇｈレベルとなる場合にカウンタ回路が制御対象として選択される。

カウント値要求用スイッチ１２４は、カウント値出力用スイッチ１２６と接続される。詳細は後述するが、上記構造によりカウント値要求用スイッチ１２４がＯＮの場合、カウント値出力用スイッチ１２６もＯＮになる機能を実現する。

カウント値要求用スイッチ１２４は、水平制御線ＨＬ０２及び垂直制御線ＶＬ０２と接続される。水平制御線ＨＬ０２と垂直制御線ＶＬ０２の両方がＨｉｇｈレベルとなる場合にカウンタ回路のカウント値が要求され、カウント値要求用スイッチがＯＮになる。

カウンタＯＦＦ命令用スイッチ１２５はカウンタ回路と接続される。カウンタＯＦＦ命令用スイッチ１２５は、水平制御線ＨＬ０３及び垂直制御線ＶＬ０３と接続される。水平制御線ＨＬ０３と垂直制御線ＶＬ０３の両方がＨｉｇｈレベルとなる場合に、カウンタＯＦＦ命令用スイッチ１２５がＯＮになり、カウンタ回路へカウント動作のＯＦＦ信号が送信される。これにより、カウンタ回路のカウント動作が停止する。

カウンタリセット用スイッチ１２７は、カウンタ回路と接続される。カウンタリセット用スイッチ１２７は、水平制御線ＨＬ０４及び垂直制御線ＶＬ０４と接続される。水平制御線ＨＬ０４と垂直制御線ＶＬ０４の両方がＨｉｇｈレベルとなる場合に、カウンタリセット用スイッチ１２７がＯＮになり、カウンタ回路へカウンタリセット信号が送信される。これにより、カウンタ回路のカウント値がリセットされる。

カウント値出力用スイッチ１２６は、カウンタ回路、カウント値要求用スイッチ１２４、及び出力線ＯＬ１と接続される。図１２では、ある１ビットが出力されることを示しているが、複数のビットを出力してもよい。その場合、カウント値出力用スイッチ１２６が出力するビット数だけ必要になる。

カウント値要求用スイッチ１２４がＯＮになり、且つ、カウンタ回路からカウント値が出力される場合は、カウント値出力用スイッチ１２６を介して出力線ＯＬ１へカウント値が出力される。

上記回路構成により、カウント値の情報を１ビットとしたとき、各画素に対してカウンタ制御に必要なスイッチ数は計５つであり、カウンタ制御に必要な最低限の回路規模に留めることが可能である。

なお、図１２では、画素選択用スイッチ１２３はカウンタ回路と接続されているが、カウンタ回路以外の画素の構成に接続されても良い。

図１３に、第７実施形態に係る光電変換装置のカウンタ回路制御のフローチャートを示す。

まず、カウンタ制御回路１０６がカウント上限値記憶回路１０７へ、カウント上限値の要求を行う（Ｓ３０１）。その後、カウント上限値記憶回路１０７がカウンタ制御回路１０６へ、カウント上限値の出力を行う（Ｓ３０２）。

次に、カウンタ制御回路１０６がカウンタ回路へカウント値の要求を行う（Ｓ３０３）。そして、カウンタ回路がカウント値をカウンタ制御回路１０６へ送る（Ｓ３０４）。

そして、カウンタ制御回路１０６がカウント値とカウント上限値を比較する（Ｓ３０５）。

なお、図１３のフローチャートは一例であり、Ｓ３０５の実行までにＳ３０１からＳ３０４が完了していることを満たせば、Ｓ３０１、Ｓ３０２、Ｓ３０３、及び、Ｓ３０４を同時に行ってもよい。

カウント値がカウント上限値以上である場合、すなわちＹｅｓである場合は、カウンタ制御回路１０６がカウンタ回路へカウンタのＯＦＦ指示を送る（Ｓ３０６）。

また、カウント値がカウント上限値未満である場合、すなわちＮｏである場合は、カウンタ制御回路１０６がカウンタ回路へカウンタのＯＦＦ指示を送らない（Ｓ３０７）。

続いて、別の画素へ制御対象を移すために、全ての対象画素に対して比較したかを判断する（Ｓ３０８、３０９）。

Ｎｏの場合は、別の画素を選択する（Ｓ３１０）。その後、（Ｓ３０１）へ戻る。

なお、上記フローは一例であり、カウント上限値を変更しない場合は、（Ｓ３０１）ではなく（Ｓ３０３）に戻りフローを実行してもよい。その場合、処理速度の向上が期待できる。

また、別の画素を選択する方法は限定しない。例えば、行方向に１画素ずつ選択してもよく、列方向に１画素ずつ選択してもよい。別の画素を選択する方法をカウンタ制御回路１０６に与えることで、全ての対象画素に対して比較したかをカウンタ制御回路１０６によって判断させることもできる。

Ｓ３０８またはＳ３０９でＹｅｓの場合は、全ての画素に対してカウント値をリセットする信号を送る（Ｓ３１１）。その後、全ての画素に対してカウンタＯＦＦ指示を解除する（Ｓ３１２）。（Ｓ３１２）により、カウンタの再起動が可能となる。

図１４に、本実施形態に関わる光電変換装置のカウンタ制御のタイミングチャート（カウンタをＯＦＦにする場合）を示す。図１４を用いて、図１１で示した光電変換装置１０１の動作を説明する。

図１４にはカウント上限値記憶回路１０７に保持される上限値が示されている。また、カウンタ制御回路１０６が送信する上限値要求命令、受信する取得した上限値、送信するカウント値要求命令、受信する取得したカウント値、送信するカウンタのＯＦＦ指示が示されている。さらに、ある画素に存在するカウンタ信号が３ビット示されている。なお、カウンタ信号は３ビット以上でも、以下でもよい。

時刻Ｔ１において、上限値要求命令の信号がＨｉｇｈになる。その結果、取得した上限値の値が更新される。また、時刻Ｔ２において、ある画素に存在するカウンタ回路の動作が開始する。

時刻Ｔ３において、カウント値要求命令の信号がＨｉｇｈになる。その結果、ある画素からカウンタ制御回路１０６へカウント値が送信され、取得したカウント値が更新される。

その後、取得した上限値と取得したカウント値が比較され、取得したカウント値が取得した上限値以上である場合、時刻Ｔ４において、カウンタ制御回路１０６のカウンタのＯＦＦ指示がＨｉｇｈになる。

カウンタ回路のＯＦＦ指示のＨｉｇｈ信号をある画素が受信した結果、ある画素のカウンタ回路が停止し、カウンタＯＦＦ状態となる。その場合、カウンタ回路の各ビットの信号は停止前の値を保持する。

なお、図１４では、時刻Ｔ１の動作の後に、時刻Ｔ２の動作を行っているがこれに限定されない。例えば、時刻Ｔ１における動作の前に時刻Ｔ２における動作を行ってもよいし、時刻Ｔ１の動作と時刻Ｔ２の動作が同時に起こってもよい。

図１５に、本実施形態に関わる光電変換装置のカウンタ制御のタイミングチャート（カウンタ回路をＯＦＦにしない場合）を示す。図１５を用いて、図１１で示した光電変換装置１０１の動作を説明する。

図１５に示されている信号名は図１４と同様であるため省略する。また、時刻Ｔ１、及び時刻Ｔ２の動作は図１４と同様であるため省略する。

時刻Ｔ３において、取得したカウント値が更新された後、取得した上限値と取得したカウント値が比較され、取得したカウント値が取得した上限値未満である場合、カウンタ制御回路１０６のカウンタ回路のＯＦＦ指示はＬｏｗの値を維持する。その結果、ある画素のカウンタ回路は動作を継続する。

図１６に、本実施形態に関わる光電変換装置のカウンタ制御のタイミングチャート（カウンタ回路を再起動する場合）を示す。図１６を用いて、図１１で示した光電変換装置１０１の動作を説明する。

図１６に示されているカウンタ回路のリセット指示以外の信号名は、図１４と同様であるため省略する。

図１６にはカウンタ制御回路１０６から画素回路へ送信されるカウンタのリセット指示が示されている。時刻Ｔ１、時刻Ｔ２、時刻Ｔ３及び時刻Ｔ４の動作は図１４と同様であるため省略する。

時刻Ｔ５において、カウンタ制御回路１０６のカウンタ回路のリセット指示がＨｉｇｈになる。カウンタ回路のリセット指示のＨｉｇｈ信号を画素回路が受信した結果、画素回路のカウンタ回路の全てのビットがＬｏｗに遷移する。すなわち、カウンタ回路がリセットされる。

時刻Ｔ６において、カウンタ制御回路１０６のカウンタのＯＦＦ指示がＬｏｗに遷移する。カウンタ回路のＯＦＦ指示のＬｏｗ信号をある画素回路が受信した結果、ある画素回路のカウンタが動作を開始する。すなわち、カウンタ回路が再起動される。

上記のように、本実施形態によれば、画素から出力された信号に基づく信号を画素へと入力している。具体的には、カウンタ回路から出力された信号に基づき、カウンタ回路を制御する信号を画素のカウンタ回路へと入力している。

本実施形態によれば、カウンタ制御回路１０６により複数の画素を各々制御することが可能になる。したがって、各画素に対してカウンタ制御回路１０６を設けるよりも回路規模を削減することが可能である。また、カウンタ上限値以上の場合にカウンタ回路をＯＦＦにすることで消費電力を削減することができる。

（第８実施形態）
図１７に第８実施形態に係る光電変換装置の概略構成例を示す。本実施形態に係る光電変換装置は、光電変換部がフォトダイオードにより構成されており、各画素がアナログデジタル変換回路（ＡＤＣ回路）を有する点が第７実施形態とは異なる。なお、第７実施形態と重複する箇所は同じ符号を付し、説明を省略する。

図１７に、第８実施形態に関わる光電変換装置の構成例を示す。本実施形態に係る光電変換装置は、図１７に示すように、画素１０２～１０５、カウンタ制御回路１０６、カウント上限値記憶回路１０７から構成される。

前述の通り、各画素１０２～１０５は、ＡＤＣ回路を含む。図１７では、画素１０２～１０５が２行２列に配列された場合を示している。なお、画素の行数及び列数は限定されない。

本実施形態の画素１０２～１０５の構成を、画素１０２を用いて説明する。画素１０２は光電変換部、スイッチ１０８、電源供給部、接地部、抵抗部、ＡＤＣ回路７０１から構成される。ＡＤＣ回路７０１は、カウンタ回路７０５及び比較回路７０９を備える。

電変換部の一方のノードは接地部と接続され、当該ノードにはグラウンド電位が供給される。また、光電変換部の他方のノードはスイッチ１０８と抵抗部を介して電源供給部と接続される。スイッチ１０８のオンオフを制御することにより、光電変換部の他方のノードに電源電圧を供給するか否かを制御している。抵抗部は、スイッチ１０８と電源供給部の間に接続されている。

また、スイッチ１０８を介して電源供給部と接続される。

ＡＤＣ回路７０１～７０４の構成を、ＡＤＣ回路７０１を用いて説明する。ＡＤＣ回路７０１はカウンタ回路７０５及び比較回路７０９から構成される。

比較回路７０９には、光電変換部からの信号がスイッチ１０８を介して伝送される。また、比較回路７０９には、参照電圧として使用されるＶｒｅｆ信号線が接続される。Ｖｒｅｆ信号は画素内で値を有してもよいし、画素外の回路から設定してもよい。

カウンタ回路７０５は比較回路７０９と接続され、互いに信号を出力できる構成とする。例えば、比較回路７０９がカウンタ回路７０５にカウント値を要求する信号を出力できる。また、カウンタ回路７０５が比較回路７０９へカウント値を出力できる。

カウンタ回路７０５の用途は光電変換部からの出力電圧が参照電圧に到達するまでの時間を計測する機能などを有する。

比較回路７０９は参照電圧と光電変換部からの出力電圧を比較する機能などを有する。

なお、図１７での構成は参照電圧と出力電圧を比較することによるＡＤ変換を想定した回路構成を示しているが、カウンタ回路を含む構成であればＡＤＣ回路の手法は限定しない。

水平制御線ＨＬ１は、カウンタ制御回路１０６と、水平方向に配された画素１０２、１０３の各カウンタ回路７０５、７０６に接続される。水平制御線ＨＬ２は、カウンタ制御回路１０６と、水平方向に配された画素１０４、１０５の各カウンタ回路７０７、７０８に接続される。垂直制御線ＶＬ１は、カウンタ制御回路１０６と、垂直方向に配された画素１０２、１０４の各カウンタ回路７０５、７０７に接続される。垂直制御線ＶＬ２は、垂直方向に配された画素１０３、１０５の各カウンタ回路７０６、７０８に接続される。

また、出力線ＯＬ１は、カウンタ制御回路１０６と、垂直方向に配された画素１０２、１０４の各カウンタ回路７０５、７０７に接続される。出力線ＯＬ２は、カウンタ制御回路１０６と、垂直方向に配された画素１０３、１０５の各カウンタ回路７０６、７０８に接続される。上記、各信号のビット数は限定されない。

なお、図１７においても、カウンタ制御回路１０６を水平方向にのみ配置しているが、第７実施形態と同様に、カウンタ制御回路１０６を水平方向と垂直方向の両方に配置してもよい。

水平制御線ＨＬ１は、カウンタ制御回路１０６から、水平方向に配された画素１０２、１０３の各カウンタ回路７０５、７０６へのカウンタ選択信号、カウント値要求信号、カウンタ停止命令信号、カウンタリセット命令信号を伝送する。水平制御線ＨＬ２は、カウンタ制御回路１０６から、水平方向に配された画素１０４、１０５の各カウンタ回路７０７、７０８へのカウンタ選択信号、カウント値要求信号、カウンタ停止命令信号、カウンタリセット命令信号を伝送する。

垂直制御線ＶＬ１は、カウンタ制御回路１０６から、垂直方向に配された画素１０２、１０３のＡＤＣ回路７０１、７０３のカウンタ回路７０５、７０７へのカウンタ選択信号、カウント値要求信号、カウンタ停止命令信号、カウンタリセット命令信号を伝送する。垂直制御線ＶＬ２は、カウンタ制御回路１０６から、垂直方向に配された画素１０２、１０３のＡＤＣ回路７０１、７０３のカウンタ回路７０５、７０７へのカウンタ選択信号、カウント値要求信号、カウンタ停止命令信号、カウンタリセット命令信号を伝送する。

出力線ＯＬ１は、垂直方向に配された画素１０２、１０４のＡＤＣ回路７０１、７０３のカウンタ回路７０５、７０７からカウンタ制御回路１０６へカウント値を送信する。出力線ＯＬ２は、垂直方向に配された画素１０３、１０５のＡＤＣ回路７０２、７０４のカウンタ回路７０６、７０８からカウンタ制御回路１０６へカウント値を送信する。

カウント上限値要求信号線及びカウント上限値出力信号線はカウント上限値記憶回路１０７とカウンタ制御回路１０６に接続される。カウント上限値要求信号線及びカウント上限値出力信号線のビット幅は限定しない。

カウント上限値要求信号線はカウンタ制御回路１０６からカウント上限値記憶回路１０７へカウント上限値を要求する信号を送信する。カウント上限値出力信号線はカウント上限値記憶回路１０７からカウンタ制御回路１０６へカウント上限値を出力する。

上記、構成によりカウンタ制御回路１０６により複数の画素回路を各々制御することが可能になる。したがって、画素に対してカウンタ制御回路１０６を１対１で設けるよりも回路規模を削減することが可能である。

図１８に、本実施形態に関わる画素の構成例を示す。画素は、光電変換部、スイッチ、電源供給部、接地部、抵抗部、ＡＤＣ回路を含む。さらに、画素は、画素選択用スイッチ１２３、カウント値要求用スイッチ１２４、カウンタＯＦＦ命令用スイッチ１２５、カウント値出力用スイッチ１２６、カウンタリセット用スイッチ１２７を含む。ＡＤＣ回路は、カウンタ回路及び比較回路を含む。Ｖｒｅｆ信号、及び比較回路の構成と機能は図１７と同様である。図１８では、各スイッチがトランジスタにより構成されている例を示しているが、これに限定されない。各スイッチとして、トランスファーゲートなどを用いてもよい。

画素選択用スイッチ１２３、カウント値要求用スイッチ１２４、カウンタＯＦＦ命令用スイッチ１２５、カウンタリセット用スイッチ１２７、及び、カウント値出力用スイッチ１２６は、ＡＤＣ回路のカウンタ回路と接続される。この以外は、第７実施形態で説明した構成および機能と同様であるため説明を省略する。

なお、カウンタ制御の動作フロー及び、タイミングチャートは、画素がフォトン・カウンティングを行うＳＰＡＤ画素である場合（図１３～１６）と同様である。

上記のように、本実施形態によれば、画素から出力された信号に基づく信号を画素へと入力している。具体的には、カウンタ回路から出力された信号に基づき、カウンタ回路を制御する信号を画素のカウンタ回路へと入力している。

本実施形態においても、第７実施形態と同様に、制御回路１０６により複数の画素を各々制御することが可能になる。したがって、各画素に対してカウンタ制御回路１０６を設けるよりも回路規模を削減することが可能である。また、カウンタ上限値以上の場合にカウンタ回路をＯＦＦにすることで消費電力を削減することができる。

（第９実施形態）
図１９に、第９実施形態に関わる光電変換装置の構成例を示す。本実施形態に係る光電変換装置は、各画素の露光を制御する点が第７実施形態とは異なる。なお、第７実施形態と重複する箇所は同じ符号を付し、説明を省略する。

本実施形態における光電変換装置１０１は、図１１に示す構成に加えて画素アドレス指定回路９０１、画素アドレス記憶回路９０２を備える。また、各画素は、露光命令用スイッチ９０３～９０６を備える。

水平露光制御線ＨＥＬ１は、画素アドレス指定回路９０１と水平方向に配された画素１０２、１０３の露光命令用スイッチ９０３、９０４に接続される。水平露光制御線ＨＥＬ２は、画素アドレス指定回路９０１と、水平方向に配された画素１０４、１０５の露光命令用スイッチ９０５、９０６に接続される。垂直露光制御線ＶＥＬ１は、画素アドレス指定回路９０１と、垂直方向に配された画素１０２、１０４の露光命令用スイッチ９０３、９０５に接続される。上記、各信号のビット数は限定されない。垂直露光制御線ＶＥＬ２は、画素アドレス指定回路９０１と、垂直方向に配された画素１０３、１０５の露光命令用スイッチ９０４、９０６に接続される。

水平露光制御線ＨＥＬ１は、画素アドレス指定回路９０１から画素１０２、１０３のスイッチ１０８、１０９へ、露光命令用スイッチ９０３、９０４を介して露光命令用信号を伝送する。水平露光制御線ＨＥＬ２は、画素アドレス指定回路９０１から画素１０４、１０５のスイッチ１１０、１１１へ、露光命令用スイッチ９０５、９０６を介して露光命令用信号を伝送する。

垂直露光制御線ＶＥＬ１は、画素アドレス指定回路９０１から画素１０２、１０４のスイッチ１０８、１１０へ、露光命令用スイッチ９０３、９０５を介して露光命令用信号を伝送する。垂直露光制御線ＶＥＬ２は、画素アドレス指定回路９０１から画素１０３、１０５のスイッチ１０９、１１１へ、露光命令用スイッチ９０４、９０６を介して露光命令用信号を伝送する。

画素アドレス出力信号線１は画素アドレス指定回路９０１と画素アドレス記憶回路９０２に接続される。画素アドレス出力信号線１のビット幅は限定しない。

画素アドレス出力信号線１は画素アドレス指定回路９０１から画素アドレス記憶回路９０２へ露光対象の画素アドレスを送信する。

画素アドレス要求信号線及び画素アドレス出力信号線２は画素アドレス記憶回路９０２とカウンタ制御回路１０６に接続される。画素アドレス出力信号線２のビット幅は限定しない。

画素アドレス要求信号線はカウンタ制御回路１０６から画素アドレス記憶回路９０２へ制御対象画素アドレスを要求する信号を送信する。

画素アドレス出力信号線２は画素アドレス記憶回路９０２からカウンタ制御回路１０６へ制御対象画素アドレスを出力する。

上記、構成により画素アドレス指定回路９０１、画素アドレス記憶回路９０２により露光された画素に限定し、画素を各々制御することが可能になる。したがって、第７実施形態よりも光電変換装置の回路規模が増加するものの、カウンタ制御の動作時間を短縮することが可能となる。

図２０に、本実施形態に関わる画素の構成例を示す。なお、図１２と重複する箇所は説明を省略する。

露光命令用スイッチ１００１は、スイッチと接続される。

露光命令用スイッチ１００１は、水平制御線ＨＬ０５及び垂直制御線ＶＬ０５と接続される。水平制御線ＨＬ０５及び垂直制御線ＶＬ０５は、画素アドレス指定回路９０１と接続される。

水平制御線ＨＬ０５と垂直制御信線ＶＬ０５の両方がＨｉｇｈレベルとなる場合に、露光命令用スイッチ１００１がＯｎとなる。その結果、スイッチもＯｎとなり、対象画素での露光が開始される。

カウント値の情報を１ビットとしたとき、各画素に対してカウンタ制御に必要なスイッチ数は計６つである。第７実施形態と比較してスイッチ１つ分の回路規模増加はあるものの、カウンタ制御対象の画素アドレスを限定し、動作時間を短縮することが可能となる。

図２１に、本実施形態に関わる光電変換装置の露光対象画素アドレス取得のフローチャートを示す。

まず、画素アドレス指定回路９０１が露光命令を、対象の画素へ送る（Ｓ１１０１）。その後、画素アドレス指定回路９０１が露光命令を出した画素アドレスを画素アドレス記憶回路９０２へ送る（Ｓ１１０２）。

次に、カウンタ制御回路１０６が画素アドレス記憶回路９０２へ画素アドレスの要求を行う（Ｓ１１０３）。そして、画素アドレス記憶回路９０２がカウンタ制御回路１０６へ画素アドレスの出力を行う（Ｓ１１０４）。

Ｓ１１０１からＳ１１０４が露光対象の画素の数だけ繰り返される。その場合、処理速度を向上させるために、パイプライン処理を行ってもよい。

また、第７実施形態の図１３に示したフローともパイプライン処理を行ってもよい。その場合、図１３のＳ３０３は、少なくとも一度Ｓ１１０４が完了した後に実行される。

上記のように、本実施形態によれば、各画素に対してカウンタ制御回路１０６を設けるよりも回路規模を削減することが可能である。また、制御対象の画素を露光された画素のみに限定することで、全ての画素を走査する場合と比較して、処理速度を上げることが可能となる。

（第１０実施形態）
図２２に、第１０実施形態に関わる光電変換装置の構成例を示す。本実施形態に係る光電変換装置は、光電変換部がフォトダイオードにより構成されており、各画素がアナログデジタル変換回路（ＡＤＣ回路）を有する点が第９実施形態とは異なる。なお、第７実施形態乃至第９実施形態と重複する箇所は同じ符号を付して説明を省略する。

図２２に、本実施形態に関わる光電変換装置の構成例を示す。本実施形態における光電変換装置１０１は、図１７に加えて画素アドレス指定回路９０１、画素アドレス記憶回路９０２を備える。また、各画素は、露光命令用スイッチ９０３～９０６を備える。

本実施形態によれば、画素アドレス指定回路９０１、画素アドレス記憶回路９０２により露光された画素に限定し、各画素を制御することが可能になる。したがって、第８実施形態よりも光電変換装置の回路規模が増加するものの、カウンタ制御の動作時間を短縮することが可能となる。

図２３に、本実施形態に関わる画素の構成例を示す。なお、図１８と重複する箇所は説明を省略する。

露光命令用スイッチ１００１はスイッチと接続される。露光命令用スイッチ１００１は、ＡＤＣ回路のカウンタ回路に接続される以外の構成および機能は、第９実施形態と同様であるため、説明を省略する。また、光電変換装置の露光対象画素アドレス取得のフローチャートは図２１と同様であるため省略する。

上記のように、本実施形形態によれば、ＡＤＣ回路を画素回路に含んだ光電変換装置においても、制御対象の画素を露光された画素のみに限定することで、全ての画素を走査する場合と比較して、処理速度を上げることが可能となる。

本発明は、上記実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１ 光電変換装置
２ａ～２ｄ 画素
３ 垂直走査部
４，１０ 信号送受信部
５ 水平走査部
６，１１ メモリ部
７～９ 信号出力部
２１ 画素回路部
２２ 画素回路部
２３，２４，２６，２７ 入出力部
４１ａ～４１ｆ，８１ａ～８１ｂ，１２ａ～１２ｂ 入出力部

Claims (17)

1. それぞれが光電変換部と保持部とを備えるとともに、前記光電変換部が生成する電荷に対応するデジタル信号を出力する複数の画素と、
   第一信号入出力部と、を備え、
   前記複数の画素から前記第一信号入出力部に前記デジタル信号を伝送する電気的経路を有するとともに、前記第一信号入出力部から前記複数の画素に所定のデジタル信号を、前記電気的経路を用いて伝送する伝送線をさらに備えることを特徴とする光電変換装置。
2. 前記複数の画素は行方向及び列方向の少なくとも一方に配されており、
   走査部をさらに含み、
   前記走査部により、前記デジタル信号を前記第一信号入出力部へ読み出す走査と、前記第一信号入出力部から出力される前記所定のデジタル信号を前記保持部に保持させる走査と、が制御されることを特徴とする請求項１に記載の光電変換装置。
3. それぞれが光電変換部を備えるとともに、前記光電変換部が生成する電荷に対応するデジタル信号を出力する複数の画素と、
   走査部と、を備える光電変換装置であって、
   前記走査部は、前記複数の画素から前記デジタル信号を読み出す走査と、前記画素から出力された前記デジタル信号に基づく信号を前記複数の画素に入力する動作とを行い、
   第一信号入出力部と、
   前記複数の画素から前記第一信号入出力部に前記デジタル信号を伝送する電気的経路を有するとともに、前記第一信号入出力部から前記複数の画素に前記画素から出力された前記デジタル信号に基づく信号を、前記電気的経路を用いて伝送する伝送線と、をさらに備えることを特徴とする光電変換装置。
4. 前記複数の画素のそれぞれは、保持部を備え、
   前記動作は、前記画素から出力されたデジタル信号又は前記画素から出力されたデジタル信号に基づく信号を前記保持部に保持させる走査であることを特徴とする請求項３に記載の光電変換装置。
5. 前記複数の画素が行列状に配されており、
   前記走査部は、垂直走査回路及び水平走査回路を含み、
   前記第一信号入出力部と接続された前記水平走査回路を備えることを特徴とする請求項２乃至４のいずれか１項に記載の光電変換装置。
6. 複数の前記第一信号入出力部を備え、
   前記複数の第一信号入出力部の各々と接続され、かつ前記水平走査回路と接続された複数の列選択制御線を備えることを特徴とする請求項５に記載の光電変換装置。
7. 前記デジタル信号に基づく信号に対応した複数のデータを格納し、前記第一信号入出力部に前記データの伝送を行うメモリ部を備えることを特徴とする請求項１乃至６のいずれか１項に記載の光電変換装置。
8. 前記複数の画素は欠陥画素と非欠陥画素を含み、
   前記複数のデータは、前記欠陥画素を非活性化させるデータと前記非欠陥画素を活性化させるデータとを含むことを特徴とする請求項７に記載の光電変換装置。
9. 前記画素からの前記デジタル信号のビット数は、前記画素から出力された前記デジタル信号に基づく信号のデジタル信号のビット数以上であることを特徴とする請求項８に記載の光電変換装置。
10. 前記画素は、
    前記第一信号入出力部と接続され、前記光電変換部による光電変換に基づく画素信号を生成する第一画素回路部と、前記画素から出力された前記デジタル信号に基づく信号に基づき前記画素の動作を制御する第二画素回路部と、
    を備えることを特徴とする請求項１乃至９のいずれか１項に記載の光電変換装置。
11. 前記光電変換部は、アバランシェダイオードを含み、
    前記第一画素回路部は、前記アバランシェダイオードからの出力をカウントする計数回路を含む
    ことを特徴とする請求項１０に記載の光電変換装置。
12. 前記第二画素回路部は、前記デジタル信号に基づき、前記アバランシェダイオードまたは前記第一画素回路部の動作を制御する制御回路を含むことを特徴とする請求項１１に記載の光電変換装置。
13. 前記画素はカウンタ回路を含み、
    前記画素のカウンタ回路に前記画素から出力された前記デジタル信号に基づく信号が入力されることを特徴とする請求項１乃至１２のいずれか１項に記載の光電変換装置。
14. 前記画素から出力された前記デジタル信号に基づく信号は、前記画素から出力される前記デジタル信号と、前記カウンタ回路のカウント上限値とを比較して得た信号であることを特徴とする請求項１３に記載の光電変換装置。
15. 前記画素から出力される前記デジタル信号が、前記カウント上限値以上の場合は、前記画素のカウンタ回路を停止する信号を前記画素に入力することを特徴とする請求項１４に記載の光電変換装置。
16. 請求項１乃至１５のいずれか１項に記載の光電変換装置と、
    前記光電変換装置から出力される信号を処理する信号処理部と
    を有することを特徴とする撮像システム。
17. 移動体であって、
    請求項１乃至１５のいずれか１項に記載の光電変換装置と、
    前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
    前記距離情報に基づいて前記移動体を制御する制御手段と
    を有することを特徴とする移動体。

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