JP7528275B2 - 保護回路及び半導体集積回路装置 - Google Patents

保護回路及び半導体集積回路装置 Download PDF

Info

Publication number
JP7528275B2
JP7528275B2 JP2022579357A JP2022579357A JP7528275B2 JP 7528275 B2 JP7528275 B2 JP 7528275B2 JP 2022579357 A JP2022579357 A JP 2022579357A JP 2022579357 A JP2022579357 A JP 2022579357A JP 7528275 B2 JP7528275 B2 JP 7528275B2
Authority
JP
Japan
Prior art keywords
transistor
voltage
gate
power supply
ground terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022579357A
Other languages
English (en)
Other versions
JPWO2022168414A1 (ja
Inventor
陽 浅尾
潔 篠井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alps Alpine Co Ltd
Original Assignee
Alps Electric Co Ltd
Alps Alpine Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alps Electric Co Ltd, Alps Alpine Co Ltd filed Critical Alps Electric Co Ltd
Publication of JPWO2022168414A1 publication Critical patent/JPWO2022168414A1/ja
Application granted granted Critical
Publication of JP7528275B2 publication Critical patent/JP7528275B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、電源の逆接続による過電流を防止する保護回路と、そのような保護回路を備えた半導体集積回路装置に関するものである
集積回路に誤って逆の極性の電源電圧が印加されると、集積回路中のトランジスタ等に存在する寄生的なダイオードがオン状態となり、集積回路に過大な電流が流れる場合がある。下記の特許文献１には、このような電源の逆接続による過電流を防止するための保護回路が記載されている。
特開２０１４－１１２３３号公報
図７は、特許文献１に記載される保護回路を示す図である。図７に示す保護回路は、ｐ型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）であるトランジスタＭ１１～Ｍ１３と、抵抗Ｒ１１～Ｒ１３を有する。回路部１００と電源端子ＴＰとの間の経路にトランジスタＭ１３が設けられており、トランジスタＭ１３のゲートが抵抗Ｒ１３を介してグランド端子ＴＧに接続されている。電源端子ＴＰ及びグランド端子ＴＧに正常な電源電圧が印加された場合、電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳより高いため、トランジスタＭ１３のソース（電源端子ＴＰ側の端子）の電圧がゲートの電圧より高くなり、トランジスタＭ１３がオン状態となる。回路部１００には、トランジスタＭ１３を介して電源電圧が印加されて、電流Ｉｄｄが流れる。他方、電源端子ＴＰ及びグランド端子ＴＧに逆極性の電源電圧が印加されると、トランジスタＭ１３のソース（回路部１００側の端子）の電圧がゲートの電圧より低くなり、トランジスタＭ１３がオフ状態となる。これにより、回路部１００に過大な電流Ｉｄｄが流れることを防止できる。
図７に示す保護回路において、トランジスタＭ１１～Ｍ１３のバルクは共通のＮ型不純物拡散領域（Ｎウェル）に含まれており、共通ノードＮｃと電気的に導通している。トランジスタＭ１１は共通ノードＮｃと電源端子ＴＰとの間の経路に設けられ、トランジスタＭ１２は共通ノードＮｃと電源端子ＴＰとの間の経路に設けられている。トランジスタＭ１１のゲートは抵抗Ｒ１１を介してグランド端子ＴＧに接続され、トランジスタＭ１２のゲートは抵抗Ｒ１２を介して電源端子ＴＰに接続される。電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳより高い場合、トランジスタＭ１１がオン状態、トランジスタＭ１２がオフ状態となるため、トランジスタＭ１１～Ｍ１３のバルクの電圧ＶＢＬＫが電源端子ＴＰの電圧ＶＤＤと概ね等しくなる。電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳより高い場合は、トランジスタＭ１１がオフ状態、トランジスタＭ１２がオン状態となるため、バルクの電圧ＶＢＬＫがグランド端子ＴＧの電圧ＶＳＳと概ね等しくなる。すなわち、バルクの電圧ＶＢＬＫは、電圧ＶＤＤ及び電圧ＶＳＳのいずれか高い方の電圧と概ね等しくなる。これにより、トランジスタＭ１１～Ｍ１３のバルク（Ｎウェル）とこれに接するＰ型の領域（Ｐウェル等）との間に形成される寄生的なダイオードには逆方向の電圧が印加されるため、寄生的なダイオードはオフ状態となる。従って、逆極性の電源電圧（ＶＳＳ＞ＶＤＤ）が印加された場合に、トランジスタＭ１１～Ｍ１３の寄生的なダイオードを介して過大な電流が流れることを防止できる。
ところで、Ｐ型のＭＯＳＦＥＴのゲートに要求される耐電圧（ゲート－ソース間の電圧の最大値、ゲート－ドレイン間の電圧の最大値）は、ゲートの電圧に対するソース、ドレインの電圧の極性に応じて異なる。すなわち、ゲートがソースに対して低電位になる場合（チャンネルが形成される場合）のゲートの耐電圧は、ゲートがソースに対して高電位になる場合（チャンネルが形成されない場合）のゲートの耐電圧に比べて一般に小さくなる。従って、図７に示す保護回路において電源電圧が通常よりも高くなると、電源電圧の極性が正常の場合（ＶＤＤ＞ＶＳＳ）にはトランジスタＭ１１のゲートの耐電圧が足りなくなる可能性があり、電源電圧の極性が逆の場合（ＶＳＳ＞ＶＤＤ）にはトランジスタＭ１２のゲートの耐電圧が足りなくなる可能性がある。
車載の電子機器の場合、誤配線や故障の場合にバッテリーの電圧（例えば最大１６Ｖ）がそのまま電源電圧として印加される可能性がある。そのため、過大な電源電圧が印加された場合でも正常に動作するように、トランジスタＭ１１、Ｍ１２にはゲートの耐電圧の高いトランジスタを用いる必要がある。
本発明はかかる事情に鑑みてなされたものであり、その目的は、トランジスタのゲートに要求される耐電圧を小さくすることができる保護回路と、そのような保護回路を用いた半導体集積回路装置を提供することにある。
本発明の第１の態様に係る保護回路は、グランド端子及び電源端子を介して電源が供給される回路部に逆極性の電源電圧が印加されることによる過電流を防止する保護回路であって、それぞれｐ型の電界効果トランジスタである第１トランジスタ、第２トランジスタ及び第３トランジスタと、前記第１トランジスタのゲートに第１駆動電圧を出力する第１ゲート駆動部と、前記第２トランジスタのゲートに第２駆動電圧を出力する第２ゲート駆動部とを有する。前記第３トランジスタは、前記電源端子と前記回路部との間の経路に設けられ、前記第１トランジスタは、前記電源端子と共通ノードとの間の経路に設けられ、前記第２トランジスタは、前記グランド端子と前記共通ノードとの間の経路に設けられ、前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタは、それぞれのバルクが前記共通ノードと導通している。前記第１ゲート駆動部は、前記電源端子の電圧が前記グランド端子の電圧に比べて低い場合、前記第１トランジスタをオフさせる前記第１駆動電圧を出力し、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合、前記第１トランジスタをオンさせる前記第１駆動電圧であって、前記グランド端子の電圧より高い前記第１駆動電圧を出力する。前記第２ゲート駆動部は、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合、前記第２トランジスタをオフさせる前記第２駆動電圧を出力し、前記電源端子の電圧が前記グランド端子の電圧に比べて低い場合、前記第２トランジスタをオンさせる前記第２駆動電圧であって、前記電源端子の電圧に比べて高い前記第２駆動電圧を出力する。
第１の態様に係る保護回路によれば、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合、前記第１駆動電圧に応じて前記第１トランジスタがオンし、前記第２駆動電圧に応じて前記第２トランジスタがオフする。この場合、前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタの各バルクには、前記電源端子の電圧に相当する電圧が印加されるため、これらのバルクに形成される寄生的なダイオードがオフ状態となり、寄生的なダイオードを介して過電流が流れることがない。他方、前記グランド端子の電圧が前記電源端子の電圧に比べて高い場合には、上述と逆に、前記第１トランジスタがオフするとともに前記第２トランジスタがオンし、前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタの各バルクには前記グランド端子の電圧に相当する電圧が印加される。この場合も、これらのバルクに形成される寄生的なダイオードがオフ状態となり、寄生的なダイオードを介して過電流が流れることがない。
また、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合、前記第１トランジスタのゲートに印加される前記第１駆動電圧が前記グランド端子の電圧より高くなるため、前記第１トランジスタのゲートの電圧が前記グランド端子の電圧と等しい場合に比べて、前記第１トランジスタのゲート－ソース間に要求される耐電圧及びゲート－ドレイン間に要求される耐電圧が小さくなる。
また、前記電源端子の電圧が前記グランド端子の電圧に比べて低い場合、前記第２トランジスタのゲートに印加される前記第２駆動電圧が前記電源端子の電圧より高くなるため、前記第２トランジスタのゲートの電圧が前記電源端子の電圧と等しい場合に比べて、前記第２トランジスタのゲート－ソース間に要求される耐電圧及びゲート－ドレイン間に要求される耐電圧が小さくなる。
好適に、前記第１ゲート駆動部は、前記電源端子と前記第１トランジスタのゲートとの間の経路に設けられ、前記電源端子の電圧が前記第１トランジスタのゲートの電圧より高い場合に導通し、前記電源端子の電圧が前記第１トランジスタのゲートの電圧より低い場合にオフする第１整流部と、前記第１トランジスタのゲートと前記グランド端子との間の経路に設けられた第１抵抗とを含み、前記第２ゲート駆動部は、前記グランド端子と前記第２トランジスタのゲートとの間の経路に設けられ、前記グランド端子の電圧が前記第２トランジスタのゲートの電圧より高い場合に導通し、前記グランド端子の電圧が前記第２トランジスタのゲートの電圧より低い場合にオフする第２整流部と、前記第２トランジスタのゲートと前記電源端子との間の経路に設けられた第２抵抗とを含む。
この構成によれば、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合、前記電源端子の電圧が前記第１トランジスタのゲートの電圧より高くなり、前記第１整流部が導通する。この場合、前記第１整流部を介して流れる電流により前記第１抵抗に電圧降下が生じるため、前記第１トランジスタのゲートに印加される前記第１駆動電圧が前記グランド端子の電圧より高くなる。またこの場合、前記グランド端子の電圧が前記第２トランジスタのゲートの電圧より低くなり、前記第２整流部がオフするため、前記第２トランジスタのゲートの電圧は前記電源端子の電圧とほぼ等しくなる。
他方、前記電源端子の電圧が前記グランド端子の電圧に比べて低い場合、前記グランド端子の電圧が前記第２トランジスタのゲートの電圧より高くなり、前記第２整流部が導通する。この場合、前記第２整流部を介して流れる電流により前記第２抵抗に電圧降下が生じるため、前記第２トランジスタのゲートに印加される前記第２駆動電圧が前記電源端子の電圧より高くなる。またこの場合、前記電源端子の電圧が前記第１トランジスタのゲートの電圧より低くなり、前記第１整流部がオフするため、前記第１トランジスタのゲートの電圧は前記グランド端子の電圧とほぼ等しくなる。
好適に、前記第１整流部は、前記電源端子と前記第１トランジスタのゲートとの間の経路に設けられたｐ型の電界効果トランジスタである第４トランジスタを含み、前記第４トランジスタのゲートと前記第１トランジスタのゲートとが接続されており、前記第２整流部は、前記グランド端子と前記第２トランジスタのゲートとの間の経路に設けられたｐ型の電界効果トランジスタである第５トランジスタを含み、前記第５トランジスタのゲートと前記第２トランジスタのゲートとが接続されている。
この構成によれば、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合、前記第４トランジスタのゲートの電圧が前記電源端子の電圧に比べて低くなり、前記第４トランジスタに電流が流れる。前記第４トランジスタから前記第１抵抗へ電流が流れることにより、前記第１抵抗に電圧降下が発生し、前記第１トランジスタのゲートに印加される前記第１駆動電圧が前記グランド端子の電圧より高くなる。このとき記第５トランジスタのゲートの電圧が前記グランド端子の電圧より高くなり、前記第５トランジスタがオフするため、前記第２トランジスタのゲートの電圧は前記電源端子の電圧とほぼ等しくなる。
他方、前記電源端子の電圧が前記グランド端子の電圧に比べて低い場合、前記第５トランジスタのゲートの電圧が前記グランド端子の電圧に比べて低くなり、前記第５トランジスタに電流が流れる。前記第５トランジスタから前記第２抵抗へ電流が流れることにより、前記第２抵抗に電圧降下が発生し、前記第２トランジスタのゲートに印加される前記第２駆動電圧が前記電源端子の電圧より高くなる。このとき、前記第４トランジスタのゲートの電圧が前記電源端子の電圧より高くなり、前記第４トランジスタがオフするため、前記第１トランジスタのゲートの電圧は前記グランド端子の電圧とほぼ等しくなる。
好適に、前記第４トランジスタ及び前記第５トランジスタは、それぞれのバルクが前記共通ノードと導通している。
この構成によれば、前記電源端子の電圧と前記グランド端子の電圧とのいずれか高い方に相当する電圧が前記共通ノードに印加される。これにより、前記第４トランジスタのバルクや前記第５トランジスタのバルクに形成される寄生的なダイオードがオフ状態となるため、これらの寄生的なダイオードを介して過電流が流れることがない。
好適に、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ及び前記第５トランジスタは、それぞれのバルクが共通のｎ型不純物拡散領域に含まれている。
この構成によれば、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ及び前記第５トランジスタの各バルクが共通の前記ｎ型不純物拡散領域において導通していることから、これらのバルクを導通させるための配線を設ける必要がなくなり、レイアウト面積が小さくなる。
好適に、上記第１の態様に係る保護回路は、前記第３トランジスタのゲートに第３駆動電圧を出力する第３ゲート駆動部を有する。前記第３ゲート駆動部は、前記電源端子の電圧が前記グランド端子の電圧に比べて低い場合、前記第３トランジスタをオフさせる前記第３駆動電圧を出力し、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合、前記第３トランジスタをオンさせる前記第３駆動電圧を出力する。
この構成によれば、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合に前記第３トランジスタがオンし、前記第３トランジスタを介して前記回路部に電源電圧が印加される。前記電源端子の電圧が前記グランド端子の電圧に比べて低い場合は、前記第３トランジスタがオフし、前記グランド端子から前記回路部を介して前記電源端子に流れる電流の経路が遮断されるため、この経路に過電流が流れることがない。
好適に、前記第３ゲート駆動部は、前記第３トランジスタのゲートと前記グランド端子との間の経路に設けられた第３抵抗を含む。
好適に、前記回路部は、ｎ型の電界効果トランジスタを含んでおり、前記ｎ型の電界効果トランジスタのバルクは、前記グランド端子と導通しており、前記第３トランジスタのゲートと前記グランド端子との間の経路に前記ｎ型の電界効果トランジスタが設けられている。
この構成によれば、前記ｎ型の電界効果トランジスタのバルクが前記グランド端子と導通しているため、前記グランド端子の電圧が前記電源端子の電圧より高い場合、前記ｎ型の電界効果トランジスタのバルクとドレイン領域との間に形成される寄生的なダイオードが導通し、前記第３トランジスタのゲートの電圧が前記グランド端子の電圧に近くなる。これにより、前記第３トランジスタがオフし、前記回路部から前記第３トランジスタを介して前記電源端子に流れる電流の経路が遮断されるため、この経路に過電流が流れることがない。
本発明の第２の態様に係る半導体集積回路は、グランド端子及び電源端子を介して電源が供給される回路部と、前記回路部に逆極性の電源電圧が印加されることによる過電流を防止する保護回路とを有し、前記保護回路が、上記第１の態様の保護回路である。
本発明によれば、トランジスタのゲートに要求される耐電圧を小さくすることができる保護回路と、そのような保護回路を用いた半導体集積回路装置を提供できる。
図１は、第１の実施形態に係る半導体集積回路装置の構成の一例を示す図である。 図２は、図１に示す半導体集積回路装置の構造の一例を模式的に表した縦断面図である。 図３Ａは、電源電圧の極性が正しい場合における各部の電圧を説明するための図である。図３Ｂは、電源電圧の極性が逆の場合における各部の電圧を説明するための図である。 図４は、第１の実施形態に係る半導体集積回路装置の一変形例を示す図である。 図５は、第１の実施形態に係る半導体集積回路装置の他の一変形例を示す図である。 図６は、第２の実施形態に係る半導体集積回路装置の構成の一例を示す図である。 図７は、従来の保護回路の構成を示す図である。
＜第１の実施形態＞
以下、本発明の第１の実施形態に係る半導体集積回路装置について図面を参照しながら説明する。
図１は、第１の実施形態に係る半導体集積回路装置１の構成の一例を示す図である。図１に示す半導体集積回路装置１は、電源端子ＴＰ及びグランド端子ＴＧを介して電源電圧が供給される回路部３と、回路部３に逆極性の電源電圧が印加されることによる過電流を防止する保護回路２とを有する。ここでは、電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳより高い場合、回路部３に印加される電源電圧の極性が正しい極性になっており、電圧ＶＤＤが電圧ＶＳＳより低い場合、回路部３に印加される電源電圧の極性が逆極性になっているものとする。
図１の例において、保護回路２は、それぞれｐ型のＭＯＳＦＥＴである第１トランジスタＭ１、第２トランジスタＭ２及び第３トランジスタＭ３と、第１トランジスタＭ１のゲートに第１駆動電圧Ｖｄ１を出力する第１ゲート駆動部４と、第２トランジスタＭ２のゲートに第２駆動電圧Ｖｄ２を出力する第２ゲート駆動部５と、第３トランジスタＭ３のゲートに第３駆動電圧Ｖｄ３を出力する第３ゲート駆動部６とを含む。
第３トランジスタＭ３は、電源端子ＴＰと回路部３との間の経路に設けられる。第１トランジスタＭ１は、電源端子ＴＰと共通ノードＮｃとの間の経路に設けられる。第２トランジスタＭ２は、グランド端子ＴＧと共通ノードＮｃとの間の経路に設けらる。第１トランジスタＭ１、第２トランジスタＭ２及び第３トランジスタＭ３は、それぞれのバルク（ｐ型のチャンネル形成領域を含むｎ型不純物拡散領域）が共通ノードＮｃと導通している。
第１ゲート駆動部４は、電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳに比べて低い場合、第１トランジスタＭ１をオフさせる第１駆動電圧Ｖｄ１を出力する。第１ゲート駆動部４は、電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳに比べて高い場合、第１トランジスタＭ１をオンさせる第１駆動電圧Ｖｄ１であって、グランド端子ＴＧの電圧ＶＳＳより高い第１駆動電圧Ｖｄ１を出力する。
第１ゲート駆動部４は、例えば図１に示すように、第１整流部７と第１抵抗Ｒ１を含む。第１整流部７は、電源端子ＴＰと第１トランジスタＭ１のゲートとの間の経路に設けられており、電源端子ＴＰの電圧ＶＤＤが第１トランジスタＭ１のゲートの電圧より高い場合に導通し、電源端子ＴＰの電圧ＶＤＤが第１トランジスタＭ１のゲートの電圧より低い場合にオフする。第１抵抗Ｒ１は、第１トランジスタＭ１のゲートとグランド端子ＴＧとの間の経路に設けられる。
第１整流部７は、例えば図１に示すように、ｐ型のＭＯＳＦＥＴである第４トランジスタＭ４を含む。第４トランジスタＭ４は、電源端子ＴＰと第１トランジスタＭ１のゲートとの間の経路に設けられており、第４トランジスタＭ４のゲートが第１トランジスタＭ１のゲートに接続されている。
第２ゲート駆動部５は、電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳに比べて高い場合、第２トランジスタＭ２をオフさせる第２駆動電圧Ｖｄ２を出力する。第２ゲート駆動部５は、電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳに比べて低い場合、第２トランジスタＭ２をオンさせる第２駆動電圧Ｖｄ２であって、電源端子ＴＰの電圧ＶＤＤより高い第２駆動電圧Ｖｄ２を出力する。
第２ゲート駆動部５は、例えば図１に示すように、第２整流部８と第２抵抗Ｒ２を含む。第２整流部８は、グランド端子ＴＧと第２トランジスタＭ２のゲートとの間の経路に設けられており、グランド端子ＴＧの電圧ＶＳＳが第２トランジスタＭ２のゲートの電圧より高い場合に導通し、グランド端子ＴＧの電圧ＶＳＳが第２トランジスタＭ２のゲートの電圧より低い場合にオフする。第２抵抗Ｒ２は、第２トランジスタＭ２のゲートと電源端子ＴＰとの間の経路に設けられる。
第２整流部８は、例えば図１に示すように、ｐ型のＭＯＳＦＥＴである第５トランジスタＭ５を含む。第５トランジスタＭ５は、グランド端子ＴＧと第２トランジスタＭ２のゲートとの間の経路に設けられており、第５トランジスタＭ５のゲートが第２トランジスタＭ２のゲートに接続されている。
第４トランジスタＭ４及び第５トランジスタＭ５は、それぞれのバルク（ｐ型のチャンネル形成領域を含むｎ型不純物拡散領域）が共通ノードＮｃと導通している。
図２は、図１に示す半導体集積回路装置１の構造の一例を模式的に表した縦断面図である。図２の例において、半導体集積回路装置１は、ホウ素やアルミニウムなどのｐ型の不純物（アクセプタ）が添加されたシリコンなどのＰ型半導体基板１０（以下、「Ｐ基板１０」と記す場合がある。）上に形成される。
Ｐ基板１０の一方の面には、リンやヒ素などのｎ型の不純物（ドナー）をイオン注入法などによって拡散させたｎ型不純物拡散領域であるＮウェル１１及びＮディープウェル１２が形成される。Ｎディープウェル１２は、Ｐ基板１０の表面から比較的深い場所を含んだ領域である。Ｎウェル１１は、Ｐ基板１０の表面から比較的浅い場所を含んだ領域であり、Ｎディープウェル１２の内側に形成される。Ｎウェル１１の内側には、ｐ型の不純物を高濃度に拡散させたｐ型不純物拡散領域である高濃度ｐ型領域ＤＰ１～ＤＰ１０が形成される。
高濃度ｐ型領域ＤＰ１及びＤＰ２は、第１トランジスタＭ１のチャンネル形成領域Ａ１を挟んで位置しており、第１トランジスタＭ１のドレイン及びソースを形成する。高濃度ｐ型領域ＤＰ３及びＤＰ４は、第２トランジスタＭ２のチャンネル形成領域Ａ２を挟んで位置しており、第２トランジスタＭ２のドレイン及びソースを形成する。高濃度ｐ型領域ＤＰ５及びＤＰ６は、第３トランジスタＭ３のチャンネル形成領域Ａ３を挟んで位置しており、第３トランジスタＭ３のドレイン及びソースを形成する。高濃度ｐ型領域ＤＰ７及びＤＰ８は、第４トランジスタＭ４のチャンネル形成領域Ａ４を挟んで位置しており、第４トランジスタＭ４のドレイン及びソースを形成する。高濃度ｐ型領域ＤＰ９及びＤＰ１０は、第５トランジスタＭ５のチャンネル形成領域Ａ５を挟んで位置しており、第５トランジスタＭ５のドレイン及びソースを形成する。第１トランジスタＭ１～第５トランジスタＭ５における高濃度ｐ型領域ＤＰ１～ＤＰ１０は、それぞれポリシリコンなどの導電体の膜で形成された電極と導通する。
第１トランジスタＭ１～第５トランジスタＭ５におけるチャンネル形成領域Ａ１～Ａ５の近傍には、シリコン酸化膜などの絶縁膜を介してゲート電極が配置される。ゲート電極は、ポリシリコンなどの導電体の膜によって形成される。
図２の例において、第１トランジスタＭ１～第５トランジスタＭ５のチャンネル形成領域Ａ１～Ａ５は、共通のｎ型不純物拡散領域（Ｎウェル１１、Ｎディープウェル１２）に含まれる。すなわち、第１トランジスタＭ１～第５トランジスタＭ５のそれぞれのバルクが、共通のｎ型不純物拡散領域（Ｎウェル１１、Ｎディープウェル１２）に含まれており、互いに導通している。
図２の例において、Ｎディープウェル１２の内側には、ｐ型の不純物をイオン注入法などによって拡散させたｐ型不純物拡散領域であるＰウェル１３が形成される。Ｐウェル１３の内側には、ｎ型の不純物を高濃度に拡散させたｎ型不純物拡散領域である高濃度ｎ型領域ＤＮ１及びＤＮ２が形成される。高濃度ｎ型領域ＤＮ１及びＤＮ２は、回路部３に含まれたｎ型のＭＯＳＦＥＴであるトランジスタＭｎのチャンネル形成領域Ｂ１を挟んで位置しており、トランジスタＭｎのドレイン及びソースを形成する。トランジスタＭｎの高濃度ｎ型領域ＤＮ１及びＤＮ２は、それぞれポリシリコンなどの導電体の膜で形成された電極と導通する。チャンネル形成領域Ｂ１の近傍には、絶縁膜（シリコン酸化膜等）を介してゲート電極（ポリシリコン等の導電体の膜）が配置される。回路部３は、２以上のトランジスタＭｎを含んでよい。この場合、Ｐウェル１３には、図２に示すように第３トランジスタＭ３を介して電源端子ＴＰに接続された２以上のトランジスタＭｎが形成されてもよい。
Ｎディープウェル１２には、配線（ポリシリコン等の導電体の膜）を介して共通ノードＮｃに接続された高濃度ｎ型領域ＤＮ３が形成される。これにより、第１トランジスタＭ１～第５トランジスタＭ５の各バルクの電圧は、共通ノードＮｃの電圧ＶＢＬＫと等しくなる。
Ｐウェル１３には、配線（ポリシリコン等の導電体の膜）を介してグランド端子ＴＧに接続された高濃度ｐ型領域ＤＰ１１が形成される。これにより、回路部３におけるトランジスタＭｎのバルクの電圧は、グランド端子ＴＧの電圧ＶＳＳと等しくなる。
Ｐ基板１０には、配線（ポリシリコン等の導電体の膜）を介してグランド端子ＴＧに接続された高濃度ｐ型領域ＤＰ１２及びＤＰ１３が形成される。これにより、Ｐ基板１０の電圧は、グランド端子ＴＧの電圧ＶＳＳと等しくなる。
トランジスタ（第１トランジスタＭ１～第５トランジスタＭ５、トランジスタＭｎ）が形成された領域の間には、絶縁用の素子分離領域（図２において斜線で表された領域）が形成される。素子分離領域は、例えばＳＴＩ（shallow trench isolation）などの構造を持つ。
ここで、上述した構成を有する半導体集積回路装置１の動作を説明する。
まず、電源端子ＴＰ及びグランド端子ＴＧに正しい極性の電源電圧が印加される場合について説明する。以下の説明では、グランド端子ＴＧの電圧ＶＳＳを０Ｖとし（ＶＳＳ＝０Ｖ）、電源端子ＴＰの電圧ＶＤＤの極性を正とする（ＶＤＤ＞０Ｖ）。
この場合、第３トランジスタＭ３のゲートに印加される第３駆動電圧Ｖｄ３が０Ｖになり、第３トランジスタＭ３のソース（高電位側の端子）に電圧ＶＤＤが印加されるため、第３トランジスタＭ３がオンする。これにより、回路部３には第３トランジスタＭ３を介して電源電圧が印加される。
また、この場合、第１トランジスタＭ１のソース（高電位側の端子）に電圧ＶＤＤが印加され、第１トランジスタＭ１のゲートの電圧（第１駆動電圧Ｖｄ１）がそのソースの電圧ＶＤＤより低くなる。これにより、第１トランジスタＭ１がオンする。また、第１トランジスタＭ１と同様に、第４トランジスタＭ４のゲートの電圧（第１駆動電圧Ｖｄ１）がそのソースの電圧ＶＤＤより低くなるため、第４トランジスタＭ４が導通する。第１抵抗Ｒ１には、第４トランジスタＭ４を介して電源端子ＴＰから電流が流れる。第１駆動電圧Ｖｄ１は、第１抵抗Ｒ１の電圧降下によって、電圧ＶＳＳ（＝０Ｖ）よりも高くなる。
更に、この場合、第５トランジスタＭ５のゲートに第２抵抗Ｒ２を介して電圧ＶＤＤが印加されるため、第５トランジスタＭ５のソース（高電位側の端子）とゲートの電圧が等しくなり、第５トランジスタＭ５がオフする。第５トランジスタＭ５がオフすると、第２トランジスタＭ２のゲートに電圧ＶＤＤが印加される。このとき、第１トランジスタＭ１がオンしているため、第２トランジスタＭ２のソース（高電位側の端子）には第１トランジスタＭ１を介して電圧ＶＤＤが印加される。従って、第２トランジスタＭ２のソース（高電位側の端子）とゲートの電圧がほぼ等しくなり、第２トランジスタＭ２がオフする。
第１トランジスタＭ１がオンするとともに第２トランジスタＭ２がオフすると、共通ノードＮｃには電圧ＶＤＤが印加される。
図３Ａは、電源端子ＴＰ及びグランド端子ＴＧに印加される電源電圧の極性が正しい場合（ＶＳＳ＝０Ｖ，ＶＤＤ＞０Ｖ）における半導体集積回路装置１の各部の電圧を説明するための図である。
共通ノードＮｃに電圧ＶＤＤが印加された場合、図３Ａに示すように、第１トランジスタＭ１～第５トランジスタＭ５の各バルクを含んだｎ型不純物拡散領域（Ｎウェル１１、Ｎディープウェル１２）の電圧ＶＢＬＫが電圧ＶＤＤと等しくなる。他方、Ｐ基板１０及びＰウェル１３は、それぞれグランド端子ＴＧに接続されているため、これらの電圧は０Ｖになる。この場合、Ｎディープウェル１２とＰ基板１０との間に形成される寄生ダイオード２１や、Ｎディープウェル１２とＰウェル１３との間に形成される寄生ダイオード２２は、いずれもカソード側の電圧がアノード側の電圧より高くなるため、オフ状態となる。すなわち、ｎ型不純物拡散領域（Ｎウェル１１、Ｎディープウェル１２）をカソード側とする寄生ダイオードはいずれもオフ状態となる。
次に、電源端子ＴＰ及びグランド端子ＴＧに逆極性の電源電圧が印加される場合について説明する。以下の説明では、電源端子ＴＰの電圧ＶＤＤを０Ｖとし（ＶＤＤ＝０Ｖ）、グランド端子ＴＧの電圧ＶＳＳの極性を正とする（ＶＳＳ＞０Ｖ）。
この場合、第３トランジスタＭ３のゲートに印加される第３駆動電圧Ｖｄ３が電圧ＶＳＳとなり、第３トランジスタＭ３のソース（高電位側の端子）に印加される電圧が電圧ＶＳＳ以下になるため、第３トランジスタＭ３がオフする。これにより、回路部３に電源電圧が印加されなくなり、回路部３に流れる電流Ｉｓがゼロになる。従って、逆極性の電源電圧が印加された場合でも、回路部３及び第３トランジスタＭ３を介してグランド端子ＴＧから電源端子ＴＰに過大な電流が流れることがない。
また、この場合、第２トランジスタＭ２のソース（高電位側の端子）に電圧ＶＳＳが印加され、第２トランジスタＭ２のゲートの電圧（第２駆動電圧Ｖｄ２）がそのソースの電圧ＶＳＳより低くなる。これにより、第２トランジスタＭ２がオンする。また、第２トランジスタＭ２と同様に、第５トランジスタＭ５のゲートの電圧（第２駆動電圧Ｖｄ２）がそのソースの電圧ＶＳＳより低くなるため、第５トランジスタＭ５が導通する。第２抵抗Ｒ２には、第５トランジスタＭ５を介してグランド端子ＴＧから電流が流れる。第２駆動電圧Ｖｄ２は、第２抵抗Ｒ２の電圧降下によって、電圧ＶＤＤ（＝０Ｖ）よりも高くなる。
更に、この場合、第４トランジスタＭ４のゲートに第１抵抗Ｒ１を介して電圧ＶＳＳが印加されるため、第４トランジスタＭ４のソース（高電位側の端子）とゲートの電圧が等しくなり、第４トランジスタＭ４がオフする。第４トランジスタＭ４がオフすると、第１トランジスタＭ１のゲートに電圧ＶＳＳが印加される。このとき、第２トランジスタＭ２がオンしているため、第１トランジスタＭ１のソース（高電位側の端子）には第２トランジスタＭ２を介して電圧ＶＳＳが印加される。従って、第１トランジスタＭ１のソース（高電位側の端子）とゲートの電圧がほぼ等しくなり、第１トランジスタＭ１がオフする。
第１トランジスタＭ１がオフするとともに第２トランジスタＭ２がオンすると、共通ノードＮｃには電圧ＶＳＳが印加される。
図３Ｂは、電源端子ＴＰ及びグランド端子ＴＧに印加される電源電圧の極性が逆の場合（ＶＤＤ＝０Ｖ，ＶＳＳ＞０Ｖ）における半導体集積回路装置１の各部の電圧を説明するための図である。
共通ノードＮｃに電圧ＶＳＳが印加された場合、図３Ｂに示すように、第１トランジスタＭ１～第５トランジスタＭ５の各バルクを含んだｎ型不純物拡散領域（Ｎウェル１１、Ｎディープウェル１２）の電圧ＶＢＬＫが電圧ＶＳＳと等しくなる。他方、Ｐ基板１０及びＰウェル１３は、それぞれグランド端子ＴＧに接続されているため、これらの電圧も電圧ＶＳＳになる。この場合、Ｎディープウェル１２とＰ基板１０との間に形成される寄生ダイオード２１や、Ｎディープウェル１２とＰウェル１３との間に形成される寄生ダイオード２２は、いずれもカソード側の電圧とアノード側の電圧とが等しくなるため、オフ状態となる。すなわち、ｎ型不純物拡散領域（Ｎウェル１１、Ｎディープウェル１２）をカソード側とする寄生ダイオードはいずれもオフ状態となる。従って、逆極性の電源電圧が印加された場合でも、第１トランジスタＭ１～第５トランジスタＭ５のバルク（Ｎウェル１１、Ｎディープウェル１２）とｐ型不純物拡散領域との間に形成される寄生ダイオード（２１、２２）を介して過大な電流が流れることがない。
以上説明したように、本実施形態によれば、電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳに比べて高い場合（ＶＤＤ＞ＶＳＳ）、第１駆動電圧Ｖｄ１に応じて第１トランジスタＭ１がオンし、第２駆動電圧Ｖｄ２に応じて第２トランジスタＭ２がオフする。この場合、第１トランジスタＭ１～第３トランジスタＭ３の各バルクには電圧ＶＤＤに相当する電圧が印加されるため、これらのバルクに形成される寄生的なダイオード（２１、２２）がオフ状態となる。他方、グランド端子ＴＧの電圧ＶＳＳが電源端子ＴＰの電圧ＶＤＤに比べて高い場合には（ＶＳＳ＞ＶＤＤ）、上述と逆に、第１トランジスタＭ１がオフするとともに第２トランジスタＭ２がオンし、第１トランジスタＭ１～第３トランジスタＭ３の各バルクには電圧ＶＳＳに相当する電圧が印加される。この場合も、これらのバルクに形成される寄生的なダイオード（２１、２２）がオフ状態となる。すなわち、電源端子ＴＰ及びグランド端子ＴＧに印加される電源電圧の極性に関わらず、第１トランジスタＭ１～第３トランジスタＭ３の各バルクに形成される寄生的なダイオード（２１、２２）がオフ状態となる。そのため、逆極性の電源電圧が印加された場合でも、寄生的なダイオード（２１、２２）に過電流が流れることを防止できる。
また、本実施形態によれば、電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳに比べて高い場合（ＶＤＤ＞ＶＳＳ）、第１トランジスタＭ１のゲートに印加される第１駆動電圧Ｖｄ１がグランド端子ＴＧの電圧ＶＳＳより高くなる。そのため、第１トランジスタＭ１のゲートの電圧がグランド端子ＴＧの電圧ＶＳＳと等しい場合に比べて、第１トランジスタＭ１のゲート－ソース間に要求される耐電圧及びゲート－ドレイン間に要求される耐電圧をそれぞれ小さくすることができる。
また、本実施形態によれば、電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳに比べて低い場合（ＶＳＳ＞ＶＤＤ）、第２トランジスタＭ２のゲートに印加される第２駆動電圧Ｖｄ２が電源端子ＴＰの電圧ＶＤＤより高くなる。そのため、第２トランジスタＭ２のゲートの電圧が電源端子ＴＰの電圧ＶＤＤと等しい場合に比べて、第２トランジスタＭ２のゲート－ソース間に要求される耐電圧及びゲート－ドレイン間に要求される耐電圧をそれぞれ小さくすることができる。
このように、第１トランジスタＭ１及び第２トランジスタＭ２のゲートに要求される耐電圧を小さくすることができるため、第１トランジスタＭ１及び第２トランジスタＭ２の耐電圧を下げて回路のレイアウト面積を小さくすることが可能になる。また、第１トランジスタＭ１及び第２トランジスタＭ２の耐電圧を維持した場合には、電源電圧の上昇変化に対する耐電圧の余裕が広がるため、回路の信頼性を高めることができる。
また、本実施形態によれば、第１トランジスタＭ１～第５トランジスタＭ５の各バルクが共通のｎ型不純物拡散領域（Ｎウェル１１、Ｎディープウェル１２）において導通していることから、これらのバルクを導通させるための配線を設ける必要がなくなり、レイアウト面積を小さくすることができる。
次に、本実施形態に係る半導体集積回路装置１の変形例について説明する。
（変形例１）
図４は、本実施形態に係る半導体集積回路装置１の一変形例を示す図である。
図４に示す変形例の半導体集積回路装置１は、図１に示す半導体集積回路装置１において、第１ゲート駆動部４の第１整流部７を第１整流部７Ａに置換するとともに、第２ゲート駆動部５の第２整流部８を第２整流部８Ｂに置換したものであり、他の構成は図１に示す半導体集積回路装置１と同じである。
図４に示すように、第１整流部７Ａ及び第２整流部８Ａは、それぞれＰＮ接合のダイオードである。第１整流部７Ａは、アノードが電源端子ＴＰに接続され、カソードが第１トランジスタＭ１のゲートに接続される。第２整流部８Ｂは、アノードがグランド端子ＴＧに接続され、カソードが第２トランジスタＭ２のゲートに接続される。
第１整流部７Ａは、電圧ＶＤＤが電圧ＶＳＳより低い場合にオフ状態となる。この場合、第１駆動電圧Ｖｄ１は電圧ＶＳＳと等しくなる。
他方、第１整流部７Ａは、電圧ＶＤＤが電圧ＶＳＳより高い場合に導通する。この場合、第１整流部７Ａを流れる電流によって第１抵抗Ｒ１に電圧降下が発生し、第１駆動電圧Ｖｄ１が電圧ＶＳＳより高くなる。そのため、第１駆動電圧Ｖｄ１が電圧ＶＳＳと等しい場合に比べて、第１トランジスタＭ１のゲート－ソース間に要求される耐電圧及びゲート－ドレイン間に要求される耐電圧をそれぞれ小さくすることができる。
第２整流部８Ａは、電圧ＶＤＤが電圧ＶＳＳより高い場合にオフ状態となる。この場合、第２駆動電圧Ｖｄ２は電圧ＶＤＤと等しくなる。
他方、第２整流部８Ａは、電圧ＶＤＤが電圧ＶＳＳより低い場合に導通する。この場合、第２整流部８Ａを流れる電流によって第２抵抗Ｒ２に電圧降下が発生し、第２駆動電圧Ｖｄ２が電圧ＶＤＤより高くなる。そのため、第２駆動電圧Ｖｄ２が電圧ＶＤＤと等しい場合に比べて、第２トランジスタＭ２のゲート－ソース間に要求される耐電圧及びゲート－ドレイン間に要求される耐電圧をそれぞれ小さくすることができる。
（変形例２）
図５は、本実施形態に係る半導体集積回路装置１の他の一変形例を示す図である。
図５に示す変形例の半導体集積回路装置１は、図１に示す半導体集積回路装置１において、第３ゲート駆動部６に第３整流部９を追加したものであり、他の構成は図１に示す半導体集積回路装置１と同じである。
第３整流部９は、電源端子ＴＰと第３トランジスタＭ３のゲートとの間の経路に設けられており、電源端子ＴＰの電圧ＶＤＤが第３トランジスタＭ３のゲートの電圧より高い場合に導通し、電源端子ＴＰの電圧ＶＤＤが第３トランジスタＭ３のゲートの電圧より低い場合にオフする。第３抵抗Ｒ３は、第３トランジスタＭ３のゲートとグランド端子ＴＧとの間の経路に設けられる。
第３整流部９は、例えば図５に示すように、ｐ型のＭＯＳＦＥＴである第６トランジスタＭ６を含む。第６トランジスタＭ６は、電源端子ＴＰと第３トランジスタＭ３のゲートとの間の経路に設けられており、第６トランジスタＭ６のゲートが第３トランジスタＭ３のゲートに接続されている。第６トランジスタＭ６のバルクは、共通ノードＮｃに接続される。例えば、第６トランジスタＭ６のバルクは、第１トランジスタＭ１～第５トランジスタＭ５のバルクと同じｎ型不純物拡散領域（Ｎウェル１１、Ｎディープウェル１２）に含まれていてもよい。
電圧ＶＤＤが電圧ＶＳＳより低い場合、第６トランジスタＭ６のゲートに第３抵抗Ｒ３を介して電圧ＶＳＳが印加されるため、第６トランジスタＭ６のソース（高電位側の端子）とゲートの電圧が等しくなり、第６トランジスタＭ６がオフする。第６トランジスタＭ６がオフすると、第３トランジスタＭ３のゲートに電圧ＶＳＳが印加されるため、第３トランジスタＭ３がオフする。
他方、電圧ＶＤＤが電圧ＶＳＳより高い場合、第６トランジスタＭ６のソース（高電位側の端子）に電圧ＶＤＤが印加され、第３トランジスタＭ３のゲートの電圧（第３駆動電圧Ｖｄ３）がそのソースの電圧ＶＤＤより低くなる。これにより、第３トランジスタＭ３がオンする。また、第３トランジスタＭ３と同様に、第６トランジスタＭ６のゲートの電圧（第３駆動電圧Ｖｄ３）がそのソースの電圧ＶＤＤより低くなるため、第６トランジスタＭ６が導通する。第３抵抗Ｒ３には、第６トランジスタＭ６を介して電源端子ＴＰから電流が流れる。第３駆動電圧Ｖｄ３は、第３抵抗Ｒ３の電圧降下によって、電圧ＶＳＳよりも高くなる。従って、第３駆動電圧Ｖｄ３が電圧ＶＳＳと等しい場合に比べて、第３トランジスタＭ３のゲート－ソース間に要求される耐電圧及びゲート－ドレイン間に要求される耐電圧をそれぞれ小さくすることができる。
＜第２の実施形態＞
次に、本発明の第２の実施形態に係る半導体集積回路装置について説明する。
図６は、第２の実施形態に係る半導体集積回路装置１Ａの構成の一例を示す図である。第２の実施形態に係る半導体集積回路装置１Ａは、図１に示す半導体集積回路装置１における第３トランジスタＭ３を複数の第３トランジスタＭ３Ａに置換するとともに、回路部３を回路部３Ａに置換したものであり、他の構成は図１に示す半導体集積回路装置１と同じである。
回路部３Ａは、図６に示すように、ｎ型のＭＯＳＦＥＴである複数のトランジスタＭｎを含む。第３トランジスタＭ３Ａは、ｐ型のＭＯＳＦＥＴであり、それぞれ電源端子ＴＰと回路部３Ａとの間の経路に設けられている。複数の第３トランジスタＭ３Ａの少なくとも一部は、１以上のトランジスタＭｎと直列に接続されたＣＭＯＳ回路を構成していてもよい。
第３トランジスタＭ３Ａのバルクは、共通ノードＮｃに導通している。例えば、第３トランジスタＭ３Ａのバルクは、第１トランジスタＭ１～第４トランジスタＭ４のバルクと同じｎ型不純物拡散領域（Ｎウェル１１、Ｎディープウェル１２）に含まれていてもよい。
図６に示すように、回路部３ＡのトランジスタＭｎのバルクは、グランド端子ＴＧと導通している。また、第３トランジスタＭ３Ａのゲートとグランド端子ＴＧとの間の経路には、それぞれトランジスタＭｎが設けられている。
トランジスタＭｎのバルクがグランド端子ＴＧと導通しているため、グランド端子ＴＧの電圧ＶＳＳが電源端子ＴＰの電圧ＶＤＤより高い場合、トランジスタＭｎのバルク（ｐ型不純物拡散領域）とドレイン・ソース領域（ｎ型不純物拡散領域）との間に形成される寄生的なダイオードが導通し、第３トランジスタＭ３Ａのゲートの電圧がグランド端子ＴＧの電圧ＶＳＳに近くなる。これにより、第３トランジスタＭ３Ａがオフし、回路部３ＡのトランジスタＭｎから第３トランジスタＭ３Ａを介して電源端子ＴＰに流れる電流の経路が遮断される。従って、この電流の経路を通じて過電流が流れることを防止できる。
なお、本発明は上述した実施形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。
上述した実施形態では、保護回路を構成するトランジスタがＭＯＳＦＥＴである例を挙げたが、これらのトランジスタは他のタイプの電界効果トランジスタであってもよい。
上述した実施形態では、保護回路を構成する各素子が半導体集積回路装置に含まれる例を挙げたが、本発明の他の実施形態では、保護回路を構成する素子の少なくとも一部が半導体集積回路装置に含まれないディスクリート部品であってもよい。
１，１Ａ…半導体集積回路装置、２…保護回路、ＴＧ…グランド端子、ＴＰ…電源端子、３…回路部、４…第１ゲート駆動部、５…第２ゲート駆動部、６…第３ゲート駆動部、７，７Ａ…第１整流部、８，８Ａ…第２整流部、９…第３整流部、１０…Ｐ型半導体基板、１１…Ｎウェル、１２…Ｎディープウェル、１３…Ｐウェル、２１…寄生ダイオード、２２…寄生ダイオード、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３，Ｍ３Ａ…第３トランジスタ、Ｍ４…第４トランジスタ、Ｍ５…第５トランジスタ、Ｍ６…第６トランジスタ、Ｍｎ…トランジスタ、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗、Ｎｃ…共通ノード、Ｖｄ１…第１駆動電圧、Ｖｄ２…第２駆動電圧、Ｖｄ３…第３駆動電圧

Claims (9)

  1. グランド端子及び電源端子を介して電源が供給される回路部に逆極性の電源電圧が印加されることによる過電流を防止する保護回路であって、
    それぞれｐ型の電界効果トランジスタである第１トランジスタ、第２トランジスタ及び第３トランジスタと、
    前記第１トランジスタのゲートに第１駆動電圧を出力する第１ゲート駆動部と、
    前記第２トランジスタのゲートに第２駆動電圧を出力する第２ゲート駆動部とを有し、
    前記第３トランジスタは、前記電源端子と前記回路部との間の経路に設けられ、
    前記第１トランジスタは、前記電源端子と共通ノードとの間の経路に設けられ、
    前記第２トランジスタは、前記グランド端子と前記共通ノードとの間の経路に設けられ、
    前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタは、それぞれのバルクが前記共通ノードと導通しており、
    前記第１ゲート駆動部は、前記電源端子の電圧が前記グランド端子の電圧に比べて低い場合、前記第１トランジスタをオフさせる前記第１駆動電圧を出力し、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合、前記第１トランジスタをオンさせる前記第１駆動電圧であって、前記グランド端子の電圧より高い前記第１駆動電圧を出力し、
    前記第２ゲート駆動部は、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合、前記第２トランジスタをオフさせる前記第２駆動電圧を出力し、前記電源端子の電圧が前記グランド端子の電圧に比べて低い場合、前記第２トランジスタをオンさせる前記第２駆動電圧であって、前記電源端子の電圧に比べて高い前記第２駆動電圧を出力する、
    保護回路。
  2. 前記第１ゲート駆動部は、
    前記電源端子と前記第１トランジスタのゲートとの間の経路に設けられ、前記電源端子の電圧が前記第１トランジスタのゲートの電圧より高い場合に導通し、前記電源端子の電圧が前記第１トランジスタのゲートの電圧より低い場合にオフする第１整流部と、
    前記第１トランジスタのゲートと前記グランド端子との間の経路に設けられた第１抵抗とを含み、
    前記第２ゲート駆動部は、
    前記グランド端子と前記第２トランジスタのゲートとの間の経路に設けられ、前記グランド端子の電圧が前記第２トランジスタのゲートの電圧より高い場合に導通し、前記グランド端子の電圧が前記第２トランジスタのゲートの電圧より低い場合にオフする第２整流部と、
    前記第２トランジスタのゲートと前記電源端子との間の経路に設けられた第２抵抗とを含む、
    請求項１に記載の保護回路。
  3. 前記第１整流部は、前記電源端子と前記第１トランジスタのゲートとの間の経路に設けられたｐ型の電界効果トランジスタである第４トランジスタを含み、
    前記第４トランジスタのゲートと前記第１トランジスタのゲートとが接続されており、
    前記第２整流部は、前記グランド端子と前記第２トランジスタのゲートとの間の経路に設けられたｐ型の電界効果トランジスタである第５トランジスタを含み、
    前記第５トランジスタのゲートと前記第２トランジスタのゲートとが接続されている、
    請求項２に記載の保護回路。
  4. 前記第４トランジスタ及び前記第５トランジスタは、それぞれのバルクが前記共通ノードと導通している、
    請求項３に記載の保護回路。
  5. 前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ及び前記第５トランジスタは、それぞれのバルクが共通のｎ型不純物拡散領域に含まれている、
    請求項４に記載の保護回路。
  6. 前記第３トランジスタのゲートに第３駆動電圧を出力する第３ゲート駆動部を有し、
    前記第３ゲート駆動部は、前記電源端子の電圧が前記グランド端子の電圧に比べて低い場合、前記第３トランジスタをオフさせる前記第３駆動電圧を出力し、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合、前記第３トランジスタをオンさせる前記第３駆動電圧を出力する、
    請求項１～５のいずれか一項に記載の保護回路。
  7. 前記第３ゲート駆動部は、前記第３トランジスタのゲートと前記グランド端子との間の経路に設けられた第３抵抗を含む、
    請求項６に記載の保護回路。
  8. 前記回路部は、ｎ型の電界効果トランジスタを含んでおり、
    前記ｎ型の電界効果トランジスタのバルクは、前記グランド端子と導通しており、
    前記第３トランジスタのゲートと前記グランド端子との間の経路に前記ｎ型の電界効果トランジスタが設けられている、
    請求項１～５のいずれか一項に記載の保護回路。
  9. グランド端子及び電源端子を介して電源が供給される回路部と、
    前記回路部に逆極性の電源電圧が印加されることによる過電流を防止する保護回路とを有し、
    前記保護回路が、請求項１～８のいずれか一項に記載の保護回路である、
    半導体集積回路装置。
JP2022579357A 2021-02-03 2021-11-30 保護回路及び半導体集積回路装置 Active JP7528275B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2021016136 2021-02-03
JP2021016136 2021-02-03
PCT/JP2021/043945 WO2022168414A1 (ja) 2021-02-03 2021-11-30 保護回路及び半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPWO2022168414A1 JPWO2022168414A1 (ja) 2022-08-11
JP7528275B2 true JP7528275B2 (ja) 2024-08-05

Family

ID=82741116

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022579357A Active JP7528275B2 (ja) 2021-02-03 2021-11-30 保護回路及び半導体集積回路装置

Country Status (3)

Country Link
US (1) US20230361109A1 (ja)
JP (1) JP7528275B2 (ja)
WO (1) WO2022168414A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015114923A1 (ja) 2014-01-31 2015-08-06 アルプス電気株式会社 半導体集積回路装置
JP2015170956A (ja) 2014-03-06 2015-09-28 アルプス電気株式会社 電圧選択回路及びこれを有する半導体集積回路装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5937436B2 (ja) * 2012-06-28 2016-06-22 アルプス電気株式会社 保護回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015114923A1 (ja) 2014-01-31 2015-08-06 アルプス電気株式会社 半導体集積回路装置
JP2015170956A (ja) 2014-03-06 2015-09-28 アルプス電気株式会社 電圧選択回路及びこれを有する半導体集積回路装置

Also Published As

Publication number Publication date
JPWO2022168414A1 (ja) 2022-08-11
US20230361109A1 (en) 2023-11-09
WO2022168414A1 (ja) 2022-08-11

Similar Documents

Publication Publication Date Title
JP4938307B2 (ja) スイッチ回路、ダイオード
JP6680102B2 (ja) 半導体集積回路装置
JP4146672B2 (ja) 静電気保護素子
JP2633746B2 (ja) 半導体装置
US20060086973A1 (en) Semiconductor integrated circuit and a semiconductor device
US7274071B2 (en) Electrostatic damage protection device with protection transistor
US5898206A (en) Semiconductor device
JP2006074012A (ja) 双方向型静電気放電保護素子
US8228650B2 (en) Input-output interface circuit, integrated circuit device and electronic apparatus
US6878996B2 (en) MOS power transistor
US20070132008A1 (en) High voltage integration circuit with freewheeling diode embedded in transistor
JP5079974B2 (ja) 半導体装置
US6670678B2 (en) Semiconductor device having ESD protective transistor
JP3320872B2 (ja) Ｃｍｏｓ集積回路装置
US6624479B2 (en) Semiconductor device having a protective circuit
US20030043517A1 (en) Electro-static discharge protecting circuit
JP7528275B2 (ja) 保護回路及び半導体集積回路装置
JP3559075B2 (ja) Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置
US6894320B2 (en) Input protection circuit
US20030230781A1 (en) Semiconductor device
KR101442252B1 (ko) 반도체 장치
US6583475B2 (en) Semiconductor device
US6084272A (en) Electrostatic discharge protective circuit for semiconductor device
JP2007227697A (ja) 半導体装置および半導体集積装置
JP2006332144A (ja) 集積回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230530

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240702

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240724

R150 Certificate of patent or registration of utility model

Ref document number: 7528275

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150