JP7485847B2 - リンクエラーリカバリ方法及び装置 - Google Patents
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Description
第1時点は、第1ブロック確認応答BAの予測終了時点であり、第1BAは第1PPDUのBAである。
Claims (18)
- リンクエラーリカバリ方法であって、当該方法は、送信機マルチリンクデバイス(MLD)に適用され、前記送信機MLDと受信機MLDとの間のリンクは、第1リンクと第2リンクを含み、前記送信機MLDと前記受信機MLDのうちの一方は同時送受信(STR)能力を有し、他方は前記STR能力を有しておらず、当該方法は、
前記送信機MLDによって、前記第1リンクにおける第1物理プロトコルデータユニット(PPDU)の送信が失敗したことを決定するステップと、
前記送信機MLDによって、第1時点において、前記第1リンクを使用することにより、第2PPDUを前記受信機MLDに送信するステップであって、前記第2PPDUは前記第1PPDUのエラー部分を再送するために使用される、ステップと、
を含み、
前記第1時点は、前記送信機MLDが前記第2リンクの送信ステータス情報を取得する時点であり、前記第2リンクの前記送信ステータス情報は、前記第2リンクにおける第3PPDUの送信が失敗したことを示すために使用される、
方法。 - 前記送信機MLDが前記第2リンクの前記送信ステータス情報を取得する時点と、第1ブロック確認応答(BA)の予測開始時点との間の間隔は、第1期間以下であり、
前記第1BAは、前記第1PPDUのBAであり、前記第1期間は、前記第1BAの長さと短期フレーム間間隔(SIFS)の合計である、
請求項1に記載の方法。 - 前記送信機MLDによって前記第2リンクの前記送信ステータス情報を取得することは、
第1局によって、第2局からの前記第2リンクの前記送信ステータス情報を受信することを含み、前記第1局は、前記送信機MLD内にあり、かつ前記第1リンクをサポートする局であり、前記第2局は、前記送信機MLD内にあり、かつ前記第2リンクをサポートする局である、
請求項1に記載の方法。 - 前記第2PPDUの終了時点は、前記第2リンクにおける第4PPDUの終了時点と同じであり、前記第4PPDUは、前記第3PPDUのエラー部分を再送するために使用される、
請求項1に記載の方法。 - リンクエラーリカバリ方法であって、当該方法は、送信機マルチリンクデバイス(MLD)に適用され、前記送信機MLDと受信機MLDとの間の複数のリンクは、第1リンクを含み、前記送信機MLDは、同時送受信(STR)能力を有し、前記受信機MLDは前記STR能力を有しておらず、当該方法は、
前記送信機MLDによって、前記第1リンクにおける第1物理プロトコルデータユニット(PPDU)の送信が失敗したことを決定するステップと、
前記送信機MLDによって、第1時点において、前記第1リンクを使用することにより、第2PPDUを前記受信機MLDに送信するステップであって、前記第2PPDUは前記第1PPDUのエラー部分を再送するために使用される、ステップと、
を含み、
前記第1時点は、第1ブロック確認応答(BA)の予測終了時点であり、前記第1BAは前記第1PPDUのBAである、
方法。 - リンクエラーリカバリ方法であって、当該方法は、送信機マルチリンクデバイス(MLD)に適用され、前記送信機MLDと受信機MLDとの間の複数のリンクは、第1リンクを含み、前記送信機MLDは、同時送受信(STR)能力を有し、前記受信機MLDは前記STR能力を有しておらず、当該方法は、
前記送信機MLDによって、前記第1リンクにおける第1物理プロトコルデータユニット(PPDU)又は第1ブロック確認応答(BA)の送信が失敗したことを決定するステップであって、前記第1BAは前記第1PPDUのBAである、ステップと、
前記送信機MLDによって、第1時点においてチャネルバックオフの実行を開始するステップであって、前記第1時点は、前記第1BAの終了時点である、ステップと、
前記チャネルバックオフが終了した後に、前記送信機MLDによって、前記第1リンクを使用することにより、第2PPDUを前記受信機MLDに送信するステップであって、前記第2PPDUは前記第1PPDUのエラー部分を再送するために使用される、ステップと、
を含む、方法。 - 前記送信機MLDと前記受信機MLDとの間の前記複数のリンクは、第2リンクを更に含み、前記第1PPDUの終了時点は、前記第2リンクにおける第3PPDUの終了時点と同じであり、前記第2PPDUの終了時点は、前記第2リンクにおける第4PPDUの終了時点と同じである、
請求項6に記載の方法。 - 送信機マルチリンクデバイス(MLD)であって、当該送信機MLDは、受信機MLDとの通信のための複数のリンクをサポートし、前記複数のリンクは、第1リンクと第2リンクを含み、前記送信機MLDは同時送受信(STR)能力を有し、前記受信機MLDは前記STR能力を有しておらず、前記送信機MLDは、処理モジュールと送受信モジュールを含み、
前記処理モジュールは、前記第1リンクにおける第1物理プロトコルデータユニット(PPDU)の送信が失敗したことを決定するよう構成され、
前記送受信モジュールは、第1時点において、前記第1リンクを使用することにより、第2PPDUを前記受信機MLDに送信するよう構成され、前記第2PPDUは前記第1PPDUのエラー部分を再送するために使用され、
前記第1時点は、前記送信機MLDが前記第2リンクの送信ステータス情報を取得する時点であり、前記第2リンクの前記送信ステータス情報は、前記第2リンクにおける第3PPDUの送信が失敗したことを示すために使用される、
送信機MLD。 - 当該送信機MLDが前記第2リンクの前記送信ステータス情報を取得する時点と、第1ブロック確認応答(BA)の予測開始時点との間の間隔は、第1期間以下であり、
前記第1BAは、前記第1PPDUのBAであり、前記第1期間は、前記第1BAの長さと短期フレーム間間隔SIFSの合計である、
請求項8に記載の送信機MLD。 - 当該送信機MLDによって前記第2リンクの前記送信ステータス情報を取得することは、
第1局によって、前記送受信モジュールを使用することにより、第2局からの前記第2リンクの前記送信ステータス情報を受信することを含み、前記第1局は、当該送信機MLD内にあり、かつ前記第1リンクをサポートする局であり、前記第2局は、当該送信機MLD内にあり、かつ前記第2リンクをサポートする局である、
請求項8に記載の送信機MLD。 - 前記第2PPDUの終了時点は、前記第2リンクにおける第4PPDUの終了時点と同じであり、前記第4PPDUは、前記第3PPDUのエラー部分を再送するために使用される、
請求項8に記載の送信機MLD。 - 送信機マルチリンクデバイス(MLD)であって、当該送信機MLDは、受信機MLDとの通信のための複数のリンクをサポートし、前記複数のリンクは、第1リンクを含み、当該送信機MLDは同時送受信(STR)能力を有し、前記受信機MLDは前記STR能力を有しておらず、当該送信機MLDは、処理モジュールと送受信モジュールを含み、
前記処理モジュールは、前記第1リンクにおける第1物理プロトコルデータユニット(PPDU)の送信が失敗したことを決定するよう構成され、
前記送受信モジュールは、前記第1リンクを使用することにより、第1時点において第2PPDUを前記受信機MLDに送信するよう構成され、前記第2PPDUは前記第1PPDUのエラー部分を再送するために使用され、
前記第1時点は、第1ブロック確認応答(BA)の予測終了時点であり、前記第1BAは前記第1PPDUのBAである、
送信機MLD。 - 送信機マルチリンクデバイス(MLD)であって、当該送信機MLDは、受信機MLDとの通信のための複数のリンクをサポートし、前記複数のリンクは、第1リンクを含み、当該送信機MLDは同時送受信(STR)能力を有し、前記受信機MLDは前記STR能力を有しておらず、当該送信機MLDは、処理モジュールと送受信モジュールを含み、
前記処理モジュールは、前記第1リンクにおける第1物理プロトコルデータユニット(PPDU)又は第1ブロック確認応答(BA)の送信が失敗したことを決定するよう構成され、前記第1BAは前記第1PPDUのBAであり、
前記処理モジュールは、第1時点においてチャネルバックオフの実行を開始するよう更に構成され、前記第1時点は、前記第1BAの終了時点であり、
前記送受信モジュールは、前記チャネルバックオフが終了した後に、前記第1リンクを使用することにより、第2PPDUを前記受信機MLDに送信するよう構成され、前記第2PPDUは前記第1PPDUのエラー部分を再送するために使用される、
送信機MLD。 - 前記複数のリンクは、第2リンクを更に含み、前記第1PPDUの終了時点は、前記第2リンクにおける第3PPDUの終了時点と同じであり、前記第2PPDUの終了時点は、前記第2リンクにおける第4PPDUの終了時点と同じである、
請求項13に記載の送信機MLD。 - マルチリンクデバイスであって、当該マルチリンクデバイスはプロセッサを含み、
当該マルチリンクデバイスが動作するとき、前記プロセッサがメモリに記憶されているコンピュータ実行可能な命令を実行し、当該マルチリンクデバイスは、請求項1乃至7のいずれか一項に記載の方法を実行する、マルチリンクデバイス。 - コンピュータ読取可能記憶媒体であって、当該コンピュータ読取可能記憶媒体は、コンピュータプログラムを含み、前記コンピュータプログラムがマルチリンクデバイス上で実行されると、前記マルチリンクデバイスは、請求項1乃至7のいずれか一項に記載の方法を実行することが可能になる、コンピュータ読取可能記憶媒体。
- コンピュータプログラムであって、当該コンピュータプログラムがマルチリンクデバイス上で実行されると、前記マルチリンクデバイスは、請求項1乃至7のいずれか一項に記載の方法を実行することが可能になる、コンピュータプログラム。
- チップであって、当該チップは、プロセッサと通信インタフェースを含み、前記通信インタフェースは、当該チップの外部のモジュールと通信するよう構成され、前記プロセッサは、コンピュータ命令を実行するよう構成され、当該チップを備えるマルチリンクデバイスは、請求項1乃至7のいずれか一項に記載の方法を実装することが可能になる、チップ。
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