JP7475837B2 - Image forming device - Google Patents

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Description

本発明は、複写機、プリンタ等の画像形成装置において、動作の異常が発生したときに異常の原因となった故障箇所を特定する技術に関する。 The present invention relates to a technology for identifying the faulty part that caused an operational abnormality in an image forming device such as a copier or printer when such an abnormality occurs.

画像形成装置は、装置の安全性の向上のために、起動時に電源や電源の供給／遮断を切り替えるスイッチ素子の故障診断を行う。スイッチ素子には、ＦＥＴ（Field Effect Transistor）が用いられることが多いため、以下、スイッチ素子をＦＥＴとして説明する。ＦＥＴは、画像形成装置内の各部への電源電圧の供給を制御するために、各部への電源系統毎に複数設けられる。画像形成装置は、各ＦＥＴのオン／オフを制御して、各電源系統への電源電圧の供給が正常に行われていることを確認する故障診断を行う。具体的には、画像形成装置は、起動時に、ＦＥＴの入力部に電源電圧が供給されているか、ＦＥＴのオン時にＦＥＴの出力部に所定の電圧が出力されているか、ＦＥＴのオフ時にＦＥＴの出力部への電源電圧が遮断されているか、によりＦＥＴの故障診断を行う。画像形成装置は、動作中にも電源回路及び負荷の動作状態を監視しており、動作状態に異常が生じた場合に故障診断を行って、故障箇所を特定している。 In order to improve the safety of the device, the image forming device performs a fault diagnosis of the power supply and the switch element that switches the supply/cutoff of the power supply at the time of startup. Since FETs (Field Effect Transistors) are often used as the switch element, hereinafter, the switch element will be described as a FET. In order to control the supply of the power supply voltage to each part in the image forming device, a plurality of FETs are provided for each power supply system to each part. The image forming device performs a fault diagnosis to check that the supply of the power supply voltage to each power supply system is being performed normally by controlling the on/off of each FET. Specifically, the image forming device performs a fault diagnosis of the FET at the time of startup based on whether the power supply voltage is supplied to the input part of the FET, whether a predetermined voltage is output to the output part of the FET when the FET is on, and whether the power supply voltage to the output part of the FET is cut off when the FET is off. The image forming device monitors the operating state of the power supply circuit and the load even during operation, and performs a fault diagnosis to identify the fault location if an abnormality occurs in the operating state.

画像形成装置は、一般的に、２種類以上の電源電圧を使用して、内部の構成部品を駆動する。例えば、画像形成装置の動作を制御するコントローラは、マイクロプロセッサや信号処理を行うＩＣ（Integrated Circuit）等から構成されており、電源電圧として低電圧（例えば３．３［Ｖ］）を必要とする。感光ドラムや給紙機構を駆動するモータ等は、電源電圧としてより高い電圧（例えば２４［Ｖ］）を必要とする。画像形成装置は、コントローラへは常に電源を供給する。しかし、画像形成装置は、待機電力の削減のために、感光ドラムや給紙機構等の画像形成を行うための構成部品に対しては、待機時に電源電圧を遮断する。 Image forming devices generally use two or more types of power supply voltages to drive their internal components. For example, the controller that controls the operation of the image forming device is made up of a microprocessor and an integrated circuit (IC) that performs signal processing, and requires a low power supply voltage (e.g., 3.3 V). Motors that drive the photosensitive drum and paper feed mechanism require a higher power supply voltage (e.g., 24 V). The image forming device constantly supplies power to the controller. However, to reduce standby power consumption, the image forming device cuts off the power supply voltage to components used for image formation, such as the photosensitive drum and paper feed mechanism, when in standby mode.

特許文献１は、異常発生箇所の特定と最適な電力遮断とを行う電源装置を開示する。この電源装置は、電源回路及び負荷に、漏電、電圧、電流異常、温度異常等を検出する動作検出部を備える。電源装置は、動作検出部が異常を検出した場合に、異常判定処理を実行する。異常判定処理では、電源装置、電源回路、負荷への電圧の供給を切り替えることで、異常の発生原因となった故障箇所が特定される。 Patent Document 1 discloses a power supply device that identifies the location of an abnormality and optimally cuts off power. This power supply device is equipped with an operation detection unit that detects leakage current, voltage abnormalities, current abnormalities, temperature abnormalities, etc. in the power supply circuit and load. When the operation detection unit detects an abnormality, the power supply device executes an abnormality determination process. In the abnormality determination process, the supply of voltage to the power supply device, power supply circuit, and load is switched to identify the fault location that caused the abnormality.

特開２００４－２８２８９３号公報JP 2004-282893 A

画像形成装置は、紙詰まり等の異常発生時に、ユーザにより詰まったシートが取り除かれる。その際には、構成部品への電源電圧の供給が遮断される。そのために、画像形成装置は、シートを取り除く際に開放される前ドアの開閉に連動して開閉するインターロックスイッチを備える。また、画像形成装置は、感光ドラムや給紙機構等の画像形成を行うための構成部品のそれぞれに対して、別の電源系統により電源電圧を供給する。画像形成装置は、待機時に電源電圧を電源系統毎に遮断できるように、各電源系統にＦＥＴを備える。このような構成では、故障特定のために、起動時にすべてのＦＥＴのオン／オフを制御して故障診断を行うと、起動に要する時間（起動時間）が長くなってしまう。 When an abnormality such as a paper jam occurs in an image forming apparatus, the jammed sheet is removed by the user. At that time, the supply of power voltage to the components is cut off. To this end, the image forming apparatus is provided with an interlock switch that opens and closes in conjunction with the opening and closing of the front door, which is opened when the sheet is removed. The image forming apparatus also supplies power voltage from separate power systems to each of the components used for image formation, such as the photosensitive drum and the paper feed mechanism. The image forming apparatus is provided with FETs in each power system so that the power voltage can be cut off for each power system during standby. In such a configuration, if all FETs are controlled to be turned on and off at startup to perform a fault diagnosis in order to identify the fault, the time required for startup (start-up time) will be long.

本発明は、上記課題に鑑みてなされたものであり、電源系統にスイッチ素子を複数設けた構成であっても、起動時間を短縮しつつ故障診断を行うことができる画像形成装置を提供することを目的とする。 The present invention was made in consideration of the above problems, and aims to provide an image forming device that can perform fault diagnosis while shortening the startup time, even when the device has a configuration in which multiple switch elements are provided in the power supply system.

本発明の画像形成装置は、電源電圧を生成する電源回路を有する電源基板と、前記電源基板から供給される前記電源電圧が複数に分配され、分配された電源電圧毎に電源供給と遮断を行う複数のスイッチ素子と、複数に分配した電源電圧により画像を形成するための複数の負荷を駆動するドライバ回路とを有するドライバ基板と、前記ドライバ基板の動作を制御するエンジン制御基板と、を備え、前記複数のスイッチ素子は、前記電源基板から前記電源電圧が供給される第１スイッチ素子と、前記第１スイッチ素子から出力される電源電圧が分配されて供給される第２スイッチ素子とを含み、前記エンジン制御基板は、電源スイッチの操作により画像形成装置が起動するときに、前記第１スイッチ素子がオンになるように制御されても導通状態にならないオープン故障が生じているか否かを判定する故障診断を行うが、前記第２スイッチ素子に前記オープン故障が生じているか否かの判定を行わず、その後、前記複数の負荷のいずれかの動作に異常が生じた場合に前記第２スイッチ素子に前記オープン故障が生じているか否かを判定する故障診断を行うことを特徴とする。 The image forming apparatus of the present invention includes a power supply board having a power supply circuit that generates a power supply voltage, a driver board having a plurality of switch elements to which the power supply voltage supplied from the power supply board is distributed and which perform power supply and cut-off for each of the distributed power supply voltages, and a driver circuit to drive a plurality of loads for forming an image with the distributed power supply voltages, and an engine control board for controlling the operation of the driver board, wherein the plurality of switch elements include a first switch element to which the power supply voltage is supplied from the power supply board and a second switch element to which the power supply voltage output from the first switch element is distributed and supplied, and when the image forming apparatus is started up by operating a power switch, the engine control board performs a fault diagnosis to determine whether or not an open fault has occurred in the first switch element, which is a failure that does not result in a conductive state even when the first switch element is controlled to be on, but does not determine whether or not the open fault has occurred in the second switch element, and thereafter, if an abnormality occurs in the operation of any of the plurality of loads, performs a fault diagnosis to determine whether or not the open fault has occurred in the second switch element.

本発明によれば、電源系統にスイッチ素子を複数設けた構成であっても、起動時に第１スイッチ素子のみの故障診断を行うことで、起動時間を短縮しつつ故障診断を行うことが可能となる。 According to the present invention, even if a power supply system has multiple switch elements, by performing a fault diagnosis of only the first switch element at startup, it is possible to perform a fault diagnosis while shortening the startup time.

画像形成装置の構成図。FIG. 1 is a diagram illustrating the configuration of an image forming apparatus. 制御系統の説明図。FIG. 画像形成処理を表すフローチャート。4 is a flowchart showing an image forming process. 故障箇所の特定処理を表すフローチャート。11 is a flowchart showing a process for identifying a failure location. 操作部に表示される故障箇所の例示図。11 is a diagram illustrating an example of a fault location displayed on the operation unit. ＦＥＴの故障特定処理を表すフローチャート。6 is a flowchart showing a process for identifying a failure in a FET. ＦＥＴの故障特定処理を表すフローチャート。6 is a flowchart showing a process for identifying a failure in a FET. ＦＥＴの故障特定処理を表すフローチャート。6 is a flowchart showing a process for identifying a failure in a FET. ＦＥＴの故障特定処理を表すフローチャート。6 is a flowchart showing a process for identifying a failure in a FET. ＦＥＴの故障特定処理を表すフローチャート。6 is a flowchart showing a process for identifying a failure in a FET.

本発明の画像形成装置について、図面を参照しながら説明する。 The image forming apparatus of the present invention will be described with reference to the drawings.

（画像形成装置）
図１は、本実施形態の画像形成装置の構成図である。画像形成装置１は、画像読取部２、画像形成部３、及び操作部１０００を備えている。画像読取部２は、原稿Ｄから画像を読み取る。画像形成部３は、シートＳに画像を形成する。操作部１０００は、キーやタッチパネル等の入力装置と、ディスプレイ等の出力装置とを備えるユーザインタフェースである。画像形成装置１は、画像読取部２で読み取った原稿画像を画像形成部３によりシートＳに形成する複写機能を備える。 (Image forming apparatus)
1 is a configuration diagram of an image forming apparatus according to this embodiment. The image forming apparatus 1 includes an image reading unit 2, an image forming unit 3, and an operation unit 1000. The image reading unit 2 reads an image from an original D. The image forming unit 3 forms an image on a sheet S. The operation unit 1000 is a user interface including an input device such as a key or a touch panel, and an output device such as a display. The image forming apparatus 1 includes a copying function that forms an original image read by the image reading unit 2 on a sheet S by the image forming unit 3.

画像読取部２は、上部に、透明ガラス板からなる原稿台４及び原稿圧着板５が設けられる。原稿台４は、原稿Ｄが、画像面を下向きにして所定の位置に載置される。原稿圧着板５は、原稿台４に載置された原稿Ｄを押圧固定する。原稿台４の下側には、原稿Ｄを照明するランプ６と、画像処理ユニット７と、照明した原稿Ｄからの反射光を画像処理ユニット７に導くための反射ミラー８、９、１０からなる光学系と、が設けられている。ランプ６及び反射ミラー８、９、１０は所定の速度で移動して原稿Ｄを走査する。画像処理ユニット７は、受光する原稿Ｄからの反射光に基づいて原稿画像を表す画像データを生成する。 At the top of the image reading unit 2, a document table 4 and a document pressure plate 5 made of a transparent glass plate are provided. On the document table 4, a document D is placed at a predetermined position with the image surface facing downward. The document pressure plate 5 presses and fixes the document D placed on the document table 4. On the underside of the document table 4, there are provided a lamp 6 that illuminates the document D, an image processing unit 7, and an optical system consisting of reflection mirrors 8, 9, and 10 that guides the reflected light from the illuminated document D to the image processing unit 7. The lamp 6 and the reflection mirrors 8, 9, and 10 move at a predetermined speed to scan the document D. The image processing unit 7 generates image data representing the document image based on the reflected light from the document D that it receives.

画像形成部３は、画像形成を行うために、感光ドラム１１、帯電ローラ１２、ロータリ現像ユニット１３、中間転写ベルト１４、転写ローラ１５、クリーナ１６、レーザユニット１７、及び定着器１９等の構成部品を備えている。感光ドラム１１は、ドラム形状の感光体であり、帯電ローラ１２により表面が一様に帯電される。レーザユニット１７は、画像読取部２から画像データを取得し、この画像データに応じて発光制御されたレーザ光を、表面が帯電された感光ドラム１１に照射する。これにより感光ドラムの表面に画像データに応じた静電潜像が形成される。 To form an image, the image forming section 3 is equipped with components such as a photosensitive drum 11, a charging roller 12, a rotary development unit 13, an intermediate transfer belt 14, a transfer roller 15, a cleaner 16, a laser unit 17, and a fixing unit 19. The photosensitive drum 11 is a drum-shaped photosensitive body, and its surface is uniformly charged by the charging roller 12. The laser unit 17 acquires image data from the image reading section 2, and irradiates the photosensitive drum 11, whose surface is charged, with laser light whose emission is controlled according to the image data. As a result, an electrostatic latent image according to the image data is formed on the surface of the photosensitive drum.

ロータリ現像ユニット１３は、感光ドラム１１の表面に形成された静電潜像にマゼンタ（Ｍ）、シアン（Ｃ）、イエロー（Ｙ）、ブラック（Ｋ）の各色のトナーを付着させて、感光ドラム１１の表面にトナー像を形成する。ロータリ現像ユニット１３は、回転現像方式の現像器である。ロータリ現像ユニット１３は、現像器１３Ｋ、現像器１３Ｙ、現像器１３Ｍ、及び現像器１３Ｃを有し、モータ（ロータリモータ）により回転される。現像器１３Ｋは、ブラックのトナーによる現像を行う。現像器１３Ｙは、イエローのトナーによる現像を行う。現像器１３Ｍは、マゼンタのトナーによる現像を行う。現像器１３Ｃは、シアンのトナーによる現像を行う。
感光ドラム１１上にモノクロのトナー像を形成する場合、ロータリ現像ユニット１３は、感光ドラム１１に近接する現像位置に現像器１３Ｋを回転移動させて現像を行う。フルカラーのトナー像を形成する場合、ロータリ現像ユニット１３は、回転して、現像位置に各現像器１３Ｙ、１３Ｍ、１３Ｃ、１３Ｋを順に配置させ、順次各色のトナーによる現像を行う。 The rotary developing unit 13 deposits toner of each color, magenta (M), cyan (C), yellow (Y), and black (K), onto the electrostatic latent image formed on the surface of the photosensitive drum 11 to form a toner image on the surface of the photosensitive drum 11. The rotary developing unit 13 is a developing device that uses a rotary development method. The rotary developing unit 13 has a developing device 13K, a developing device 13Y, a developing device 13M, and a developing device 13C, and is rotated by a motor (rotary motor). The developing device 13K performs development using black toner. The developing device 13Y performs development using yellow toner. The developing device 13M performs development using magenta toner. The developing device 13C performs development using cyan toner.
When a monochrome toner image is formed on the photosensitive drum 11, the rotary developing unit 13 performs development by rotating and moving the developing device 13K to a development position close to the photosensitive drum 11. When a full-color toner image is formed, the rotary developing unit 13 rotates to sequentially position each of the developing devices 13Y, 13M, 13C, and 13K at the development position, and performs development with toner of each color in sequence.

ロータリ現像ユニット１３によって感光ドラム１１に形成されたトナー像は、転写体である中間転写ベルト１４に転写される。転写後に感光ドラム１１に残留するトナーは、クリーナ１６により除去される。フルカラーのトナー像を形成する場合、トナー像は、一色ずつ感光ドラム１１から中間転写ベルト１４に重畳転写される。つまりイエロー、マゼンタ、シアン、ブラックの順に、一色ずつ中間転写ベルト１４にトナー像が転写される。クリーナ１６は、転写の度に感光ドラム１１に残留するトナーを除去する。このように、一色ずつ順にトナー像が転写されることで、中間転写ベルト１４にフルカラーのトナー像が形成される。 The toner image formed on the photosensitive drum 11 by the rotary development unit 13 is transferred to the intermediate transfer belt 14, which is a transfer body. Any toner remaining on the photosensitive drum 11 after transfer is removed by the cleaner 16. When forming a full-color toner image, the toner images are transferred one color at a time from the photosensitive drum 11 to the intermediate transfer belt 14 in a superimposed manner. That is, the toner images are transferred to the intermediate transfer belt 14 one color at a time in the order of yellow, magenta, cyan, and black. The cleaner 16 removes any toner remaining on the photosensitive drum 11 after each transfer. In this way, a full-color toner image is formed on the intermediate transfer belt 14 by transferring the toner images one color at a time.

中間転写ベルト１４に転写されたトナー像は、転写ローラ１５によりシートＳに転写される。シートＳは、用紙カセット１８又は手差しトレイ５０から転写ローラ１５へ給送される。画像形成装置１は、シートＳを搬送経路に給送するためのローラ等の給送機構を備える。 The toner image transferred to the intermediate transfer belt 14 is transferred to the sheet S by the transfer roller 15. The sheet S is fed to the transfer roller 15 from the paper cassette 18 or the manual feed tray 50. The image forming device 1 includes a feeding mechanism such as a roller for feeding the sheet S to the transport path.

定着器１９は、シートＳの搬送方向で転写ローラ１５の下流側に設けられる。定着器１９は、シートＳに、転写されたトナー像を定着させる。トナー像が定着されたシートＳは、定着器１９から排出ローラ対２１を介して画像形成装置１の機外に排出される。 The fixing device 19 is provided downstream of the transfer roller 15 in the conveying direction of the sheet S. The fixing device 19 fixes the transferred toner image onto the sheet S. The sheet S with the fixed toner image is discharged from the fixing device 19 to the outside of the image forming apparatus 1 via a pair of discharge rollers 21.

画像形成装置１は、筐体の内部にある感光ドラム１１やロータリ現像ユニット１３等の構成部品にアクセスするために、開閉可能な前ドア２２を備える。画像形成装置１内の上記の各構成部品の修理や点検、消耗品の交換の際には、前ドア２２が開放される。画像形成装置１は、前ドア２２の開閉を検知するための前ドア開閉センサ８０１を備える。 The image forming device 1 has an openable front door 22 to access components inside the housing, such as the photosensitive drum 11 and the rotary development unit 13. The front door 22 is opened when repairing or inspecting the above components inside the image forming device 1 or replacing consumables. The image forming device 1 has a front door opening/closing sensor 801 for detecting whether the front door 22 is open or closed.

画像形成装置１は、各用紙カセット１８の開閉を検知するための用紙カセット開閉センサ２０５及び用紙カセット１８内のシートＳのサイズを検知する不図示の用紙サイズ検知センサを備える。用紙カセット１８が閉じられると、用紙カセット開閉センサ２０５がこれを検知する。用紙サイズ検知センサは、用紙カセット１８が閉じられたことを用紙カセット開閉センサ２０５が検知すると、この検知結果に基づいて自動的にシートＳのサイズを検知する。 The image forming device 1 is equipped with a paper cassette open/close sensor 205 for detecting the open/close state of each paper cassette 18, and a paper size detection sensor (not shown) for detecting the size of the sheet S in the paper cassette 18. When the paper cassette 18 is closed, the paper cassette open/close sensor 205 detects this. When the paper cassette open/close sensor 205 detects that the paper cassette 18 is closed, the paper size detection sensor automatically detects the size of the sheet S based on the detection result.

画像形成装置１は、手差しトレイ５０上のシートＳの有無を検知する手差し用紙センサ２０１を備える。手差し用紙センサ２０１が手差しトレイ５０にシートＳが載置されたことを検知すると、画像形成装置１は、載置されたシートＳのサイズ設定をユーザに促す画面を操作部１０００に表示する。ユーザが画面の指示に従ってシートサイズを設定することで、画像形成装置１は、手差しトレイ５０上のシートＳのサイズを認識することができる。
なお、画像形成装置１の構成は、上述した構成に限らず、例えば、複数の色成分に対応して、複数の感光ドラムが転写ベルトの移動方向に沿って設けられる周知の構成の画像形成装置であってもよい。 The image forming apparatus 1 includes a manual paper sensor 201 that detects the presence or absence of a sheet S on the manual feed tray 50. When the manual paper sensor 201 detects that a sheet S has been placed on the manual feed tray 50, the image forming apparatus 1 displays on the operation unit 1000 a screen that prompts the user to set the size of the placed sheet S. When the user sets the sheet size according to instructions on the screen, the image forming apparatus 1 can recognize the size of the sheet S on the manual feed tray 50.
The configuration of the image forming apparatus 1 is not limited to the above-described configuration, and may be, for example, an image forming apparatus of a known configuration in which multiple photosensitive drums are arranged along the moving direction of a transfer belt corresponding to multiple color components.

（制御系統）
図２は、画像形成装置１の動作を制御する制御系統の説明図である。制御系統は、電源基板２００、コントローラ基板２１０、エンジン制御基板２２０、及びドライバ基板２３０の４種類の基板を備える。 (Control system)
2 is an explanatory diagram of a control system that controls the operation of the image forming apparatus 1. The control system includes four types of boards: a power supply board 200, a controller board 210, an engine control board 220, and a driver board 230.

電源基板２００は、外部の商用電源から供給される電力から２種類の電源電圧（本実施形態では＋１２［Ｖ］、＋２４［Ｖ］）を生成する電源回路を有し、生成した２種類の電源電圧を出力する。＋１２［Ｖ］の電源電圧（以下、「＋１２Ｖ電源電圧」という。）は、コントローラ基板２１０及びエンジン制御基板２２０へ供給される。＋２４［Ｖ］の電源電圧（以下、「＋２４Ｖ電源電圧」という。）は、ドライバ基板２３０へ供給される。 The power supply board 200 has a power supply circuit that generates two types of power supply voltages (+12 [V] and +24 [V] in this embodiment) from power supplied from an external commercial power source, and outputs the two types of power supply voltages generated. The +12 [V] power supply voltage (hereinafter referred to as the "+12V power supply voltage") is supplied to the controller board 210 and the engine control board 220. The +24 [V] power supply voltage (hereinafter referred to as the "+24V power supply voltage") is supplied to the driver board 230.

コントローラ基板２１０は、ＤＣＤＣコンバータ２１１、ＣＰＵ（Central Processing Unit）２１２、及びＮＷ通信部２１３を備える。ＤＣＤＣコンバータ２１１は、電源基板２００から供給される＋１２Ｖ電源電圧を＋３．３［Ｖ］の電圧に変圧する。ＤＣＤＣコンバータ２１１で生成された＋３．３［Ｖ］の電圧は、ＣＰＵ２１２を含むコントローラ基板２１０内部及び外部の構成部品の動作に用いられる。ＣＰＵ２１２は、ＲＯＭ（Read Only Memory）２１４及びＲＡＭ（Random Access Memory）２１５が接続される。ＣＰＵ２１２は、ＲＯＭ２１４に格納されたコンピュータプログラムを実行することで、エンジン制御基板２２０の動作を制御する。その際、ＲＡＭ２１５は、ワークメモリとして用いられる。ＮＷ通信部２１３は、ＬＡＮ（Local Area Network）等の通信回線を介したコールセンタ等の外部装置との通信を制御する通信インタフェースである。ＣＰＵ２１２は、ＮＷ通信部２１３を介して外部装置との間で通信を行う。ＣＰＵ２１２は、操作部１０００に接続される。ＣＰＵ２１２は、操作部１０００にメッセージ等を表示させる。また、ＣＰＵ２１２は、操作部１０００から指示等の入力を受け付ける。 The controller board 210 includes a DC-DC converter 211, a CPU (Central Processing Unit) 212, and a NW communication unit 213. The DC-DC converter 211 converts the +12V power supply voltage supplied from the power supply board 200 to a voltage of +3.3 [V]. The +3.3 [V] voltage generated by the DC-DC converter 211 is used for the operation of components inside and outside the controller board 210, including the CPU 212. The CPU 212 is connected to a ROM (Read Only Memory) 214 and a RAM (Random Access Memory) 215. The CPU 212 controls the operation of the engine control board 220 by executing a computer program stored in the ROM 214. At that time, the RAM 215 is used as a work memory. The NW communication unit 213 is a communication interface that controls communication with an external device such as a call center via a communication line such as a LAN (Local Area Network). The CPU 212 communicates with the external device via the NW communication unit 213. The CPU 212 is connected to the operation unit 1000. The CPU 212 causes the operation unit 1000 to display messages and the like. The CPU 212 also accepts inputs of instructions and the like from the operation unit 1000.

エンジン制御基板２２０は、ＤＣＤＣコンバータ２２１、ＣＰＵ２２２、ＲＯＭ２２３、及びＲＡＭ２２４を備える。ＤＣＤＣコンバータ２２１は、電源基板２００から供給される＋１２Ｖ電源電圧を＋３．３［Ｖ］の電圧に変圧する。ＤＣＤＣコンバータ２２１で生成された＋３．３［Ｖ］の電圧は、ＣＰＵ２２２及びドライバ基板２３０の動作に用いられる。ＣＰＵ２２２は、ＲＯＭ２２３に格納されたコンピュータプログラムを実行することで、各構成部品の動作を制御して、画像形成に関する様々な制御シーケンスを行う。その際、ＲＡＭ２２４は、ワークメモリとして用いられ、一時的又は恒久的に保存することが必要な書き換え可能なデータを格納する。ＣＰＵ２２２は、ドライバ基板２３０の動作を制御する。ＲＡＭ２２４は、異常の発生時にその異常に関する情報を記憶する。 The engine control board 220 includes a DC-DC converter 221, a CPU 222, a ROM 223, and a RAM 224. The DC-DC converter 221 converts the +12V power supply voltage supplied from the power supply board 200 to a voltage of +3.3 [V]. The +3.3 [V] voltage generated by the DC-DC converter 221 is used for the operation of the CPU 222 and the driver board 230. The CPU 222 executes a computer program stored in the ROM 223 to control the operation of each component and perform various control sequences related to image formation. At that time, the RAM 224 is used as a work memory and stores rewritable data that needs to be saved temporarily or permanently. The CPU 222 controls the operation of the driver board 230. The RAM 224 stores information about an abnormality when the abnormality occurs.

ドライバ基板２３０は、電源基板２００から供給される＋２４Ｖ電源電圧を複数の電源系統（本実施形態では３つ）に分配しているために、ＦＥＴ２３２、２３３、２３４が設けられている。ドライバ基板２３０は、負荷の制御を行うＡＳＩＣ（Application Specific Integrated Circuit）２３１を備える。また、ドライバ基板２３０は、モータ駆動部２３６、２３８、検知部２３７、第１高電圧駆動部２４０、第２高電圧駆動部２３９、及びヒューズＦＵＳＥ１～ＦＵＳＥ４を備える。モータ駆動部２３６、２３８、第１高電圧駆動部２４０、及び第２高電圧駆動部２３９は、本実施形態のドライバ回路である。 The driver board 230 is provided with FETs 232, 233, and 234 to distribute the +24V power supply voltage supplied from the power supply board 200 to multiple power supply systems (three in this embodiment). The driver board 230 is equipped with an ASIC (Application Specific Integrated Circuit) 231 that controls the load. The driver board 230 also includes motor drivers 236 and 238, a detection unit 237, a first high voltage driver 240, a second high voltage driver 239, and fuses FUSE1 to FUSE4. The motor drivers 236 and 238, the first high voltage driver 240, and the second high voltage driver 239 are the driver circuits of this embodiment.

ＦＥＴ２３２、２３３、２３４は、スイッチ素子であり、電源基板２００から供給される＋２４Ｖ電源電圧を各電源系統への供給と遮断を切り替える。ＦＥＴ２３２、２３４、２３５は、多段構成になっており、電源基板２００から見てＦＥＴ２３２を一段目とし、その後段にＦＥＴ２３４、２３５が設けられる。ＦＥＴ２３２、２３４、２３５は、分配される電源電圧毎に設けられる。 FETs 232, 233, and 234 are switching elements that switch between supplying and cutting off the +24V power supply voltage supplied from power supply board 200 to each power supply system. FETs 232, 234, and 235 are configured in a multi-stage configuration, with FET 232 being the first stage as viewed from power supply board 200, and FETs 234 and 235 being provided in the stages following it. FETs 232, 234, and 235 are provided for each power supply voltage to be distributed.

具体的には、ＦＥＴ２３２は、導通状態では、＋２４Ｖ電源電圧が印加されて電源電圧としての＋２４Ｖ＿Ａ電圧を出力する。ＦＥＴ２３３は、導通状態では、＋２４Ｖ＿Ａ電圧が印加されて電源電圧としての＋２４Ｖ＿Ｂ電圧を出力する。ＦＥＴ２３４は、導通状態では、＋２４Ｖ＿Ａ電圧が印加されて電源電圧としての＋２４Ｖ＿Ｃ電圧を出力する。なお、ＦＥＴ２３２とＦＥＴ２３４との間には、インターロックスイッチ（ＩＬ－ＳＷ）２３５が設けられる。ＩＬ－ＳＷ２３５は、画像形成装置１に設けられる前ドア２２が開放されたときに、即座にＦＥＴ２３２からＦＥＴ２３４への＋２４Ｖ＿Ａ電圧の供給を遮断する。 Specifically, when FET 232 is in a conductive state, a +24V power supply voltage is applied to it, and it outputs a +24V_A voltage as the power supply voltage. When FET 233 is in a conductive state, a +24V_A voltage is applied to it, and it outputs a +24V_B voltage as the power supply voltage. When FET 234 is in a conductive state, a +24V_A voltage is applied to it, and it outputs a +24V_C voltage as the power supply voltage. An interlock switch (IL-SW) 235 is provided between FET 232 and FET 234. When the front door 22 provided in the image forming apparatus 1 is opened, the IL-SW 235 immediately cuts off the supply of +24V_A voltage from FET 232 to FET 234.

電源基板２００から電圧が正常に供給されているか否かを判定できるように、＋２４Ｖ電源電圧はＡＳＩＣ２３１の定格範囲に収まるように分圧される。分圧された＋２４Ｖ電源電圧は＋２４Ｖ電源検知信号としてＡＳＩＣ２３１のアナログポートに入力される。ＦＥＴ２３２から＋２４Ｖ＿Ａ電圧が正常に出力されているか否かを判定できるように、＋２４Ｖ＿Ａ電圧はＡＳＩＣ２３１の定格範囲に収まるように分圧される。分圧された＋２４Ｖ＿Ａ電圧は＋２４Ｖ＿Ａ電源検知信号としてＡＳＩＣ２３１のアナログポートに入力される。ＦＥＴ２３３から＋２４Ｖ＿Ｂ電圧が正常に出力されているか否かを判定できるように、＋２４Ｖ＿Ｂ電圧はＡＳＩＣ２３１の定格範囲に収まるように分圧される。分圧された＋２４Ｖ＿Ｂ電圧は＋２４Ｖ＿Ｂ電源検知信号としてＡＳＩＣ２３１のアナログポートに入力される。ＦＥＴ２３４から＋２４Ｖ＿Ｃ電圧が正常に出力されているか否かを判定できるように、＋２４Ｖ＿Ｃ電圧はＡＳＩＣ２３１の定格範囲に収まるように分圧される。分圧された＋２４Ｖ＿Ｃ電圧は＋２４Ｖ＿Ｃ電源検知信号としてＡＳＩＣ２３１のアナログポートに入力される。なお、＋２４Ｖ電源電圧が正常に供給されているか否かを判定するための構成は、これに限らない。例えば、＋２４Ｖ電源電圧をトランジスタ等の検知回路によりデジタル値に変換して、ＡＳＩＣ２３１のデジタルポートに入力するようにしてもよい。 The +24V power supply voltage is divided so that it falls within the rated range of the ASIC 231 so that it can be determined whether the voltage is being supplied normally from the power supply board 200. The divided +24V power supply voltage is input to the analog port of the ASIC 231 as a +24V power supply detection signal. The +24V_A voltage is divided so that it falls within the rated range of the ASIC 231 so that it can be determined whether the +24V_A voltage is being output normally from the FET 232. The divided +24V_A voltage is input to the analog port of the ASIC 231 as a +24V_A power supply detection signal. The +24V_B voltage is divided so that it falls within the rated range of the ASIC 231 so that it can be determined whether the +24V_B voltage is being output normally from the FET 233. The divided +24V_B voltage is input to the analog port of the ASIC 231 as a +24V_B power supply detection signal. The +24V_C voltage is divided so that it falls within the rated range of the ASIC 231 so that it can be determined whether the +24V_C voltage is being output normally from the FET 234. The divided +24V_C voltage is input to the analog port of the ASIC 231 as a +24V_C power supply detection signal. Note that the configuration for determining whether the +24V power supply voltage is being supplied normally is not limited to this. For example, the +24V power supply voltage may be converted into a digital value by a detection circuit such as a transistor and input to the digital port of the ASIC 231.

ドライバ基板２３０には、上述の通り、第１高電圧駆動部２４０、第２高電圧駆動部２３９、及び所定数のモータ駆動部２３６、２３８が実装される。モータ駆動部２３６、２３８は、ロータリ現像ユニット１３を回転させるモータ、シート搬送に用いられるモータ等の駆動するための 第１高電圧駆動部２４０は静電潜像形成のための高電圧を生成する第１高電圧発生部２４０１を駆動する。第２高電圧駆動部２３９は中間転写ベルト１４上のトナー像をシートＳに転写するための高電圧を発生する第２高電圧発生部２３９１を駆動する。 As described above, the driver board 230 is equipped with a first high voltage drive unit 240, a second high voltage drive unit 239, and a predetermined number of motor drive units 236 and 238. The motor drive units 236 and 238 are used to drive the motor that rotates the rotary development unit 13, the motor used for sheet transport, etc. The first high voltage drive unit 240 drives a first high voltage generation unit 2401 that generates a high voltage for forming an electrostatic latent image. The second high voltage drive unit 239 drives a second high voltage generation unit 2391 that generates a high voltage for transferring the toner image on the intermediate transfer belt 14 to the sheet S.

＋２４Ｖ＿Ａ電圧は、定着器１９の定着ローラ対を回転させる定着モータ２３６１を駆動するためのモータ駆動部２３６に、ヒューズＦＵＳＥ１を介して供給される。＋２４Ｖ＿Ｂ電圧は、レーザユニット１７内部に設けられる負荷であるポリゴンモータ２３８１を駆動するためのモータ駆動部２３８に、ヒューズＦＵＳＥ２を介して供給される。また＋２４Ｖ＿Ｂ電圧は、第１高電圧駆動部２４０に、ヒューズＦＵＳＥ４を介して供給される。＋２４Ｖ＿Ｃ電圧は、第２高電圧駆動部２３９に、ヒューズＦＵＳＥ３を介して供給される。なお、画像形成装置１には、静電潜像をトナーで現像するための高電圧を発生する高圧発生部及びその駆動のための駆動部や上述したモータ以外の複数のモータ及びそれらの駆動部も設けられているが、図２では省略されている。 The +24V_A voltage is supplied to the motor drive unit 236 for driving the fixing motor 2361 that rotates the pair of fixing rollers of the fixing unit 19 via fuse FUSE1. The +24V_B voltage is supplied to the motor drive unit 238 for driving the polygon motor 2381, which is a load provided inside the laser unit 17, via fuse FUSE2. The +24V_B voltage is also supplied to the first high voltage drive unit 240 via fuse FUSE4. The +24V_C voltage is supplied to the second high voltage drive unit 239 via fuse FUSE3. The image forming apparatus 1 is also provided with a high voltage generating unit that generates a high voltage for developing the electrostatic latent image with toner, a drive unit for driving the high voltage generating unit, and multiple motors other than the motors described above and their drive units, but these are omitted in FIG. 2.

ヒューズＦＵＳＥ１～ＦＵＳＥ４は、ドライバ基板２３０に接続された負荷が原因で＋２４Ｖ電源電圧の電源系統に異常が発生した場合に、上流の電源基板２００まで故障を拡大させないように保護するために設けられる保護素子である。ドライバ基板２３０は、その他にも、図１で述べたシートサイズを検知するためのセンサや、シートの有無を検知するためのセンサの検知結果を取得するための所定数の検知部が実装される。図２の例では、ドライバ基板２３０は、検知部２３７を介して回転検知センサ２３７１の検知結果を取得できるようになっている。回転検知センサ２３７１は、レーザユニット１７に内蔵された不図示のポリゴンミラーの回転を検知する。ポリゴンミラーは、ポリゴンモータ２３８１により回転駆動される。 Fuses FUSE1 to FUSE4 are protective elements provided to prevent the failure from spreading to the upstream power supply board 200 when an abnormality occurs in the power supply system of the +24V power supply voltage due to a load connected to the driver board 230. The driver board 230 also has a predetermined number of detection units mounted thereon to obtain the detection results of the sensor for detecting the sheet size described in FIG. 1 and the sensor for detecting the presence or absence of a sheet. In the example of FIG. 2, the driver board 230 is configured to obtain the detection result of the rotation detection sensor 2371 via the detection unit 237. The rotation detection sensor 2371 detects the rotation of a polygon mirror (not shown) built into the laser unit 17. The polygon mirror is rotated by a polygon motor 2381.

ドライバ基板２３０の各ＦＥＴ２３２、２３３、２３４のオン／オフの制御は、エンジン制御基板２２０のＣＰＵ２２２により行われる。ＦＥＴ２３２は、ＣＰＵ２２２から送信されるＲＭＴ＿Ａ信号によりオン／オフが制御される。ＦＥＴ２３２は、ＲＭＴ＿Ａ信号により、オンされることで＋２４Ｖ＿Ａ電圧を出力し、オフされることで＋２４Ｖ＿Ａ電圧の出力を遮断する。ＦＥＴ２３３、２３４は、ＣＰＵ２２２から送信されるＲＭＴ＿ＢＣ信号或いはメイン電源スイッチ（不図示）によりオン／オフが制御される。ＦＥＴ２３３は、ＲＭＴ＿ＢＣ信号或いはメイン電源スイッチにより、オンされることで＋２４Ｖ＿Ｂ電圧を出力し、オフされることで＋２４Ｖ＿Ｂ電圧の出力を遮断する。ＦＥＴ２３４は、ＲＭＴ＿ＢＣ信号或いはメイン電源スイッチにより、オンされることで＋２４Ｖ＿Ｃ電圧を出力し、オフされることで＋２４Ｖ＿Ｃ電圧の出力を遮断する。 The on/off control of each FET 232, 233, 234 of the driver board 230 is performed by the CPU 222 of the engine control board 220. The on/off of FET 232 is controlled by the RMT_A signal transmitted from the CPU 222. When FET 232 is turned on by the RMT_A signal, it outputs a +24V_A voltage, and when it is turned off, it cuts off the output of the +24V_A voltage. The on/off of FETs 233 and 234 is controlled by the RMT_BC signal transmitted from the CPU 222 or a main power switch (not shown). When FET 233 is turned on by the RMT_BC signal or the main power switch, it outputs a +24V_B voltage, and when it is turned off, it cuts off the output of the +24V_B voltage. FET 234 outputs +24V_C voltage when turned on by the RMT_BC signal or the main power switch, and cuts off the output of +24V_C voltage when turned off.

＋２４Ｖ電源電圧が３系統の電源系統に分配される理由は、２つある。１つは、画像形成装置１の動作状態に合わせて必要な負荷以外への電源電圧の供給を遮断して、消費電力を抑制するためである。もう１つは、電源オフ時や異常発生時に電源を遮断する場合に、各負荷に、その特性に応じた動作を行わせるためである。 The +24V power supply voltage is distributed to three power supply systems for two reasons. The first is to reduce power consumption by cutting off the supply of power supply voltage to loads other than those required according to the operating state of the image forming device 1. The second is to allow each load to operate according to its characteristics when the power is turned off or when the power is cut off due to an abnormality.

例えば、＋２４Ｖ＿Ａ電圧で動作される定着モータ２３６１は、正回転では定着ローラ対の回転駆動に用いられるが、逆回転では定着ローラ対の当接や離間の制御に用いられる。定着ローラ対が長時間当接したまま放置される場合、定着ローラ対に変形が生じ、画像にスジが発生することがある。そのためにモータ駆動部２３６は、電源オフ時に即座に動作を停止せず、離間動作により定着ローラ対を離間させた後に停止するようになっている。 For example, the fixing motor 2361 operated by a voltage of +24V_A is used to drive the pair of fixing rollers in forward rotation, but is used to control the contact and separation of the pair of fixing rollers in reverse rotation. If the pair of fixing rollers is left in contact for a long period of time, the pair of fixing rollers may become deformed, causing streaks in the image. For this reason, the motor drive unit 236 does not immediately stop operation when the power is turned off, but stops after separating the pair of fixing rollers through a separation operation.

＋２４Ｖ＿Ｂ電圧及び＋２４Ｖ＿Ｃ電圧で動作される負荷は、電源オフ時に即座に動作を停止するようになっている。＋２４Ｖ＿Ｂ電圧で動作されるポリゴンモータ２３８１は、制御異常等により停止しなくなった場合に、メイン電源スイッチの操作により即座に動作を停止させる必要がある。そのためにポリゴンモータ２３８１は、電源オフ時に即座に＋２４Ｖ＿Ｂ電圧の供給が遮断される。同様に、＋２４Ｖ＿Ｂ電圧で動作される第１高電圧発生部２４０１は、制御異常等が発生した場合には、メイン電源スイッチの操作により即座に出力を停止させる必要がある。そのために第１高電圧発生部２４０１は、電源オフ時に即座に＋２４Ｖ＿Ｂ電圧の供給が遮断される。＋２４Ｖ＿Ｃ電圧で動作される第２高電圧発生部２３９１を駆動する第２高電圧駆動部２３９は、紙詰まり等でシートＳを取り除く際に、前ドア２２が開放されることで即座に、ＩＬ－ＳＷ２３５により＋２４Ｖ＿Ｃ電圧の供給が遮断される。 The loads operated by +24V_B voltage and +24V_C voltage are designed to immediately stop operation when the power is turned off. If the polygon motor 2381 operated by +24V_B voltage cannot be stopped due to a control abnormality or the like, it is necessary to immediately stop operation by operating the main power switch. For this reason, the supply of +24V_B voltage to the polygon motor 2381 is immediately cut off when the power is turned off. Similarly, if a control abnormality or the like occurs, the first high voltage generating unit 2401 operated by +24V_B voltage must immediately stop output by operating the main power switch. For this reason, the supply of +24V_B voltage to the first high voltage generating unit 2401 is immediately cut off when the power is turned off. The second high voltage driving unit 239 that drives the second high voltage generating unit 2391 operated by +24V_C voltage has the supply of +24V_C voltage immediately cut off by the IL-SW 235 when the front door 22 is opened when removing a sheet S due to a paper jam or the like.

ＡＳＩＣ２３１は、モータ駆動部２３６を制御することにより定着モータ２３６１を駆動制御する。ＡＳＩＣ２３１は、モータ駆動部２３８を制御することによりポリゴンモータ２３８１を駆動制御する。ポリゴンモータ２３８１により回転駆動されるポリゴンミラーの回転は、回転検知センサ２３７１により検知される。ＡＳＩＣ２３１は、回転検知センサ２３７１による検知結果を、検知部２３７を介して取得する。ＡＳＩＣ２３１は、第２高電圧駆動部２３９を制御することにより第２高電圧発生部２３９１を駆動制御する。第２高電圧発生部２３９１は、これによりトナー像転写のための高電圧の出力が制御される。 The ASIC 231 controls the motor drive unit 236 to drive and control the fixing motor 2361. The ASIC 231 controls the motor drive unit 238 to drive and control the polygon motor 2381. The rotation of the polygon mirror rotated by the polygon motor 2381 is detected by the rotation detection sensor 2371. The ASIC 231 acquires the detection result by the rotation detection sensor 2371 via the detection unit 237. The ASIC 231 controls the second high voltage drive unit 239 to drive and control the second high voltage generation unit 2391. The second high voltage generation unit 2391 thereby controls the output of a high voltage for toner image transfer.

ＡＳＩＣ２３１は、エンジン制御基板２２０のＣＰＵ２２２からの指示により、各負荷を駆動するタイミングを制御する。エンジン制御基板２２０のＣＰＵ２２２は、ＡＳＩＣ２３１が取得する信号の状態を監視する。エンジン制御基板２２０のＣＰＵ２２２は、コントローラ基板２１０のＣＰＵ２１２と通信して、ＣＰＵ２１２と協働で制御系統の動作を制御する。 The ASIC 231 controls the timing of driving each load according to instructions from the CPU 222 of the engine control board 220. The CPU 222 of the engine control board 220 monitors the state of the signal acquired by the ASIC 231. The CPU 222 of the engine control board 220 communicates with the CPU 212 of the controller board 210 and cooperates with the CPU 212 to control the operation of the control system.

コントローラ基板２１０のＣＰＵ２１２は、操作部１０００や通信回線を介してユーザによる画像形成の開始指示を取得すると、エンジン制御基板２２０のＣＰＵ２２２に画像形成の開始指示があったことを通知する。画像形成の開始指示を受信したエンジン制御基板２２０のＣＰＵ２２２は、ドライバ基板２３０の動作を制御してシートＳへの画像形成を行う。 When the CPU 212 of the controller board 210 receives an instruction to start image formation from a user via the operation unit 1000 or a communication line, it notifies the CPU 222 of the engine control board 220 that an instruction to start image formation has been received. The CPU 222 of the engine control board 220 that has received the instruction to start image formation controls the operation of the driver board 230 to form an image on the sheet S.

エンジン制御基板２２０のＣＰＵ２２２は、ドライバ基板２３０で検知された異常に関する情報をＲＡＭ２２４に保存する。また、ＣＰＵ２２２は、コントローラ基板２１０のＣＰＵ２１２に異常の発生を通知する。コントローラ基板２１０のＣＰＵ２１２は、異常の発生が通知されると、操作部１０００等によりユーザやサービスマンに異常の発生を報知する。また、ＣＰＵ２１２は、ＮＷ通信部２１３により通信回線を介してコールセンタへ異常の発生を報知する。このように、画像形成装置１の設置場所にいるユーザやサービスマンの他に、コールセンタにいるサービスマンに対して、異常の発生が報知される。 The CPU 222 of the engine control board 220 stores information about the abnormality detected by the driver board 230 in the RAM 224. The CPU 222 also notifies the CPU 212 of the controller board 210 of the occurrence of the abnormality. When the CPU 212 of the controller board 210 is notified of the occurrence of the abnormality, it notifies the user or a service person of the occurrence of the abnormality via the operation unit 1000 or the like. The CPU 212 also notifies the call center of the occurrence of the abnormality via a communication line via the NW communication unit 213. In this way, the occurrence of the abnormality is notified to the user and service person at the installation location of the image forming apparatus 1 as well as the service person at the call center.

（画像形成処理）
図３は、画像形成装置１による画像形成時の処理（画像形成処理）を表すフローチャートである。コントローラ基板２１０のＣＰＵ２１２は、操作部１０００や通信回線を介して画像形成の開始指示を取得するまで待機状態にある（Ｓ９００：N）。画像形成開始の指示を受け付けると（Ｓ９００：Y）、ＣＰＵ２１２は、エンジン制御基板２２０のＣＰＵ２２２に画像形成動作の実行を指示する。エンジン制御基板２２０のＣＰＵ２２２は、この指示に応じて画像形成動作を開始する。ドライバ基板２３０のＡＳＩＣ２３１は、画像形成動作が終了するまでの間、各構成部品の異常によるエラーの発生を監視する（Ｓ９０１：N、９０４：N）。ここでは、ＡＳＩＣ２３１は、画像形成装置１内に設けられる各種センサの検知結果により負荷のエラーの発生を監視する。画像形成動作が終了すると（Ｓ９０４：Y）、ＣＰＵ２１２は図３に示す画像形成処理を終了する。 (Image Formation Processing)
3 is a flow chart showing the process (image forming process) during image formation by the image forming apparatus 1. The CPU 212 of the controller board 210 is in a standby state until it receives an instruction to start image formation via the operation unit 1000 or a communication line (S900: N). When it receives the instruction to start image formation (S900: Y), the CPU 212 instructs the CPU 222 of the engine control board 220 to execute the image forming operation. The CPU 222 of the engine control board 220 starts the image forming operation in response to this instruction. The ASIC 231 of the driver board 230 monitors the occurrence of an error due to an abnormality in each component until the image forming operation is completed (S901: N, 904: N). Here, the ASIC 231 monitors the occurrence of an error in the load based on the detection results of various sensors provided in the image forming apparatus 1. When the image forming operation is completed (S904: Y), the CPU 212 ends the image forming process shown in FIG. 3.

画像形成動作中に負荷の動作のエラーが発生した場合（Ｓ９０１：Y）、ＡＳＩＣ２３１は、エンジン制御基板２２０のＣＰＵ２２２に異常の発生を通知する。本実施形態では、ポリゴンモータ２３８１を回転させる制御を開始した後に、所定時間経過しても回転検知センサ２３７１がポリゴンミラーの回転を検知しない場合に、異常（エラー）の発生が検知される。エンジン制御基板２２０のＣＰＵ２２２は、ＡＳＩＣ２３１から異常の発生の通知を取得すると、画像形成動作を中止する（Ｓ９０２）。エンジン制御基板２２０のＣＰＵ２２２は、異常の原因となった故障箇所の特定処理を行う（Ｓ９０３）。故障箇所の特定処理が終了すると、ＣＰＵ２１２は画像形成処理を終了する。その他にも、画像形成装置１の起動時の前多回転動作（準備動作）時等に異常が発生して故障箇所の特定処理が行われる場合もあるが、ここではその説明は省略する。 When an error occurs in the operation of the load during the image forming operation (S901: Y), the ASIC 231 notifies the CPU 222 of the engine control board 220 of the occurrence of the abnormality. In this embodiment, when the rotation detection sensor 2371 does not detect the rotation of the polygon mirror even after a predetermined time has elapsed after starting control to rotate the polygon motor 2381, the occurrence of the abnormality (error) is detected. When the CPU 222 of the engine control board 220 receives a notification of the occurrence of the abnormality from the ASIC 231, it stops the image forming operation (S902). The CPU 222 of the engine control board 220 performs a process to identify the faulty part that caused the abnormality (S903). When the process to identify the faulty part is completed, the CPU 212 ends the image forming process. In addition, there are cases where an abnormality occurs during a pre-rotation operation (preparatory operation) at the start of the image forming device 1, and a process to identify the faulty part is performed, but a description of this will be omitted here.

（故障特定処理）
図４は、図３のＳ９０３の故障箇所の特定処理を表すフローチャートである。この処理は、＋２４Ｖ＿Ｂ電圧が供給される負荷の動作に異常が発生した場合の故障箇所の特定処理を表す。この処理は、負荷の動作の異常が検知された際に、＋２４＿Ｖ電源電圧の電源系統における異常の有無を判定し、異常が有る場合に該異常の原因となった故障箇所を特定する処理である。本実施形態では、負荷であるポリゴンモータ２３８１の動作の異常（エラー）に応じて、この処理が実行される場合について説明する。 (Fault Identification Processing)
Fig. 4 is a flow chart showing the fault location identification process of S903 in Fig. 3. This process shows the process of identifying the fault location when an abnormality occurs in the operation of a load to which +24V_B voltage is supplied. This process is a process for determining the presence or absence of an abnormality in the power supply system of the +24_V power supply voltage when an abnormality in the operation of the load is detected, and for identifying the fault location that caused the abnormality if an abnormality is detected. In this embodiment, a case will be described where this process is executed in response to an abnormality (error) in the operation of the polygon motor 2381, which is the load.

エンジン制御基板２２０のＣＰＵ２２２は、ドライバ基板２３０のＡＳＩＣ２３１を用いて＋２４Ｖ＿Ｂ電圧の電圧値と所定の第１閾値ｔｈ１とを比較する（Ｓ３００）。ここでは、第１閾値ｔｈ１を１８［Ｖ］とする。＋２４Ｖ＿Ｂ電圧の電圧値が第１閾値ｔｈ１以上である場合（Ｓ３００：Y）、ＣＰＵ２２２は、＋２４Ｖ電源電圧の電源系統が正常であると判定する（Ｓ３０４）。この場合、ＣＰＵ２２２は、該電源系統が接続されて動作する負荷に異常の原因があると判定し、故障した負荷を特定する負荷故障特定処理を実行する（Ｓ３０５）。負荷故障特定処理の詳細な説明は省略する。 The CPU 222 of the engine control board 220 uses the ASIC 231 of the driver board 230 to compare the voltage value of the +24V_B voltage with a predetermined first threshold th1 (S300). Here, the first threshold th1 is set to 18 [V]. If the voltage value of the +24V_B voltage is equal to or greater than the first threshold th1 (S300: Y), the CPU 222 determines that the power supply system of the +24V power supply voltage is normal (S304). In this case, the CPU 222 determines that the cause of the abnormality is the load connected to and operating with the power supply system, and executes a load fault identification process to identify the faulty load (S305). A detailed description of the load fault identification process will be omitted.

＋２４Ｖ＿Ｂ電圧の電圧値が第１閾値ｔｈ１未満である場合（Ｓ３００：N）、ＣＰＵ２２２は、＋２４Ｖ電源電圧の電源系統に異常の原因があると判定する。ＣＰＵ２２２は、ＡＳＩＣ２３１を用いて＋２４Ｖ電源電圧の電圧値と所定の第２閾値ｔｈ２とを比較する（Ｓ３０１）。ここでは、第２閾値ｔｈ２を第１閾値ｔｈ１と同じ１８［Ｖ］とする。 If the voltage value of the +24V_B voltage is less than the first threshold th1 (S300:N), the CPU 222 determines that the cause of the abnormality is the power supply system of the +24V power supply voltage. The CPU 222 uses the ASIC 231 to compare the voltage value of the +24V power supply voltage with a predetermined second threshold th2 (S301). Here, the second threshold th2 is set to 18 [V], the same as the first threshold th1.

＋２４Ｖ電源電圧の電圧値が第２閾値ｔｈ２以上である場合（Ｓ３０１：Y）、ＣＰＵ２２２は、電源基板２００から＋２４Ｖ電源電圧が正常に供給されていると判定する。これによりＣＰＵ２２２は、＋２４Ｖ電源電圧の電源系統において異常の原因がドライバ基板２３０に実装されるＦＥＴ２３３から出力される＋２４Ｖ＿Ｂ電圧であると判定する。そのためにＣＰＵ２２２は、ドライバ基板２３０が異常の原因となった故障箇所であると判定する（Ｓ３０３）。 If the voltage value of the +24V power supply voltage is equal to or greater than the second threshold value th2 (S301: Y), the CPU 222 determines that the +24V power supply voltage is being normally supplied from the power supply board 200. As a result, the CPU 222 determines that the cause of the abnormality in the power supply system of the +24V power supply voltage is the +24V_B voltage output from the FET 233 mounted on the driver board 230. Therefore, the CPU 222 determines that the driver board 230 is the faulty part that caused the abnormality (S303).

＋２４Ｖ電源電圧の電圧値が第２閾値ｔｈ２未満である場合（Ｓ３０１：N）、ＣＰＵ２２２は、電源基板２００から＋２４Ｖ電源電圧が正常に供給されていないと判定する。これによりＣＰＵ２２２は、＋２４Ｖ電源電圧の電源系統において異常の原因が電源基板２００から出力される＋２４Ｖ電源電圧であると判定する。そのためにＣＰＵ２２２は、電源基板２００が異常の原因となった故障箇所であると判定する（Ｓ３０２）。 If the voltage value of the +24V power supply voltage is less than the second threshold th2 (S301:N), the CPU 222 determines that the +24V power supply voltage is not being supplied normally from the power supply board 200. As a result, the CPU 222 determines that the cause of the abnormality in the power supply system of the +24V power supply voltage is the +24V power supply voltage output from the power supply board 200. Therefore, the CPU 222 determines that the power supply board 200 is the faulty part that caused the abnormality (S302).

ＣＰＵ２２２は、Ｓ３０２、Ｓ３０３、Ｓ３０５のいずれかの処理により判定した故障箇所をコントローラ基板２１０のＣＰＵ２１２に通知する。ＣＰＵ２１２は、該通知に応じて、故障箇所を報知する（Ｓ３０６）。ＣＰＵ２１２は、例えば故障箇所を操作部１０００に表示することで報知する。図５は、操作部１０００に表示される故障箇所の例示図である。図５は、電源基板２００が故障した場合の表示を例示し、電源基板２００の交換を促すメッセージを表示する。また、ＣＰＵ２１２は、ＮＷ通信部２１３により通信回線を介してサポートセンサへ故障箇所を報知する。故障箇所の報知により、故障箇所の特定処理が終了する。 The CPU 222 notifies the CPU 212 of the controller board 210 of the fault location determined by any one of the processes of S302, S303, or S305. In response to the notification, the CPU 212 reports the fault location (S306). The CPU 212 reports the fault location, for example, by displaying the fault location on the operation unit 1000. FIG. 5 is an example of the fault location displayed on the operation unit 1000. FIG. 5 shows an example of a display when the power supply board 200 has failed, and displays a message encouraging the replacement of the power supply board 200. The CPU 212 also reports the fault location to the support sensor via the communication line by the NW communication unit 213. The reporting of the fault location ends the process of identifying the fault location.

以上の処理において、第１閾値ｔｈ１と第２閾値ｔｈ２との関係は、以下のようになる。「ｔｈ１
＜ ｔｈ２」の場合、例えば、電源基板２００から供給される電源電圧（＋２４Ｖ電源電圧）の範囲が第１閾値ｔｈ１～第２閾値ｔｈ２であれば、Ｓ３０１の処理で＋２４Ｖ電源電圧が第２閾値ｔｈ２未満になる。そのために、電源基板２００の電源供給が異常の原因であると判定されなければならない。しかし、それ以前に行われるＳ３００の処理で＋２４Ｖ＿Ｂ電圧が第１閾値ｔｈ１以上であると判定され、電源系統が正常であると誤診断される可能性がある。そのために第１閾値ｔｈ１と第２閾値ｔｈ２との関係は、第１閾値ｔｈ１が第２閾値ｔｈ２以上（ｔｈ２≦ｔｈ１）であることが好ましい。また、図２の構成において、電源の状態をトランジスタ等の検知回路で検知する場合も、第１閾値ｔｈ１及び第２閾値ｔｈ２の関係が上記の関係となるように設計することが好ましい。 In the above process, the relationship between the first threshold value th1 and the second threshold value th2 is as follows:
<th2", for example, if the range of the power supply voltage (+24V power supply voltage) supplied from the power supply board 200 is between the first threshold th1 and the second threshold th2, the +24V power supply voltage will be less than the second threshold th2 in the process of S301. Therefore, it must be determined that the power supply from the power supply board 200 is the cause of the abnormality. However, there is a possibility that the +24V_B voltage is determined to be equal to or greater than the first threshold th1 in the process of S300 performed before that, and the power supply system will be erroneously diagnosed as normal. For this reason, it is preferable that the relationship between the first threshold th1 and the second threshold th2 is such that the first threshold th1 is equal to or greater than the second threshold th2 (th2≦th1). In addition, in the configuration of FIG. 2, even when the state of the power supply is detected by a detection circuit such as a transistor, it is preferable to design the relationship between the first threshold th1 and the second threshold th2 to be as described above.

（ＦＥＴの故障特定処理）
図６、図７、図８は、ドライバ基板２３０のＦＥＴ２３２、２３３、２３４の故障特定処理を表すフローチャートである。この処理は、画像形成装置１の電源オン時（起動時）、動作中、電源オフ時（停止時）の各状態における装置の安全性を確保するために行われる。 (FET Fault Identification Processing)
6, 7 and 8 are flowcharts showing a fault identification process for the FETs 232, 233, and 234 of the driver board 230. This process is performed to ensure the safety of the image forming apparatus 1 in each state, that is, when the image forming apparatus 1 is powered on (at startup), during operation, and when the image forming apparatus 1 is powered off (at shutdown).

図６は、画像形成装置１の電源がオンされるときの処理である。この処理は、メイン電源スイッチが操作されて画像形成装置１が電源オンになることで実行される。
エンジン制御基板２２０のＣＰＵ２２２は、画像形成装置１の電源がオンになると、各ＦＥＴ２３２、２３３、２３４をオン（導通状態）するためのＲＭＴ＿Ａ信号及びＲＭＴ＿ＢＣ信号を出力する（Ｓ４００）。ＣＰＵ２２２は、ＦＥＴ２３２、２３３、２３４の切り替えのために所定時間待機（例えば３００ミリ秒待機）した後に、ＡＳＩＣ２３１により、ＦＥＴ２３２から＋２４Ｖ＿Ａ電圧が出力されているか否かを判定する（Ｓ４０１）。ＡＳＩＣ２３１は、＋２４Ｖ＿Ａ電圧の電圧値が所定の閾値電圧ｔｈ以上であるか否かにより、＋２４Ｖ＿Ａ電圧が出力されているか否かを判定する。＋２４Ｖ＿Ａ電圧が出力されていない場合（Ｓ４０１：N）、ＣＰＵ２２２は、ＦＥＴ２３２がオンになるように制御されているにもかかわらず＋２４Ｖ＿Ａ電圧が出力されないために、ＦＥＴ２３２がオープン故障していると判定して処理を終了する（Ｓ４０２）。 6 shows the process when the image forming apparatus 1 is powered on. This process is executed when the main power switch is operated to power on the image forming apparatus 1.
When the power supply of the image forming apparatus 1 is turned on, the CPU 222 of the engine control board 220 outputs an RMT_A signal and an RMT_BC signal for turning on (conducting) each of the FETs 232, 233, and 234 (S400). After waiting a predetermined time (e.g., 300 milliseconds) for switching the FETs 232, 233, and 234, the CPU 222 determines whether or not the +24V_A voltage is being output from the FET 232 by the ASIC 231 (S401). The ASIC 231 determines whether or not the +24V_A voltage is being output based on whether or not the voltage value of the +24V_A voltage is equal to or higher than a predetermined threshold voltage th. If the +24V_A voltage is not being output (S401: N), the CPU 222 determines that the FET 232 has an open circuit failure because the +24V_A voltage is not being output despite the FET 232 being controlled to be turned on, and ends the process (S402).

＋２４Ｖ＿Ａ電圧が出力されている場合（Ｓ４０１：Y）、ＣＰＵ２２２は、ＦＥＴ故障フラグを確認する（Ｓ４０３）。ＦＥＴ故障フラグは、エンジン制御基板２２０のＲＡＭ２２４に保存されており、ＣＰＵ２２２により参照される。ＦＥＴ故障フラグは、ＦＥＴ２３２、２３３、２３４のいずれかが故障しているか否かを表す情報であり、ＦＥＴ２３２、２３３、２３４のいずれかが故障していればオン状態になる。なお、故障フラグはＦＥＴ毎に個別に設けられてもよい。ＦＥＴ故障フラグは、装置の安全性を高めるために、工場出荷時の初期値がオン（ＦＥＴが故障している状態）であることが好適である。初めて画像形成装置１が起動された後は、故障が検出されなければ、ＦＥＴ故障フラグはオフされる。ＦＥＴ故障フラグがオフの場合（Ｓ４０３：OFF）、ＣＰＵ２２２は、画像形成装置１の起動処理を行う。これにより画像形成装置１は、メイン電源スイッチの操作に応じて高速に起動することになる。 If +24V_A voltage is output (S401: Y), the CPU 222 checks the FET failure flag (S403). The FET failure flag is stored in the RAM 224 of the engine control board 220 and is referenced by the CPU 222. The FET failure flag is information indicating whether any of the FETs 232, 233, and 234 is faulty, and is turned on if any of the FETs 232, 233, and 234 is faulty. Note that a failure flag may be provided for each FET individually. In order to enhance the safety of the device, it is preferable that the initial value of the FET failure flag at the time of shipment from the factory is on (FET is faulty). After the image forming device 1 is started for the first time, if no failure is detected, the FET failure flag is turned off. If the FET failure flag is off (S403: OFF), the CPU 222 performs a startup process for the image forming device 1. As a result, the image forming device 1 starts up quickly in response to the operation of the main power switch.

ＦＥＴ故障フラグがオンである場合（Ｓ４０３：ON）、ＣＰＵ２２２は、各ＦＥＴ２３２、２３３、２３４をオフ（遮断状態）するためのＲＭＴ＿Ａ信号及びＲＭＴ＿ＢＣ信号を出力する（Ｓ４０４）。ＣＰＵ２２２は、ＦＥＴ２３２、２３３、２３４の切り替えのために所定時間待機（例えば５００ミリ秒待機）した後に、ＡＳＩＣ２３１により、ＦＥＴ２３２から＋２４Ｖ＿Ａ電圧が出力されているか否かを判定する（Ｓ４０５）。ＡＳＩＣ２３１は、＋２４Ｖ＿Ａ電圧の電圧値が所定の閾値電圧ｔｈ以上であるか否かにより、＋２４Ｖ＿Ａ電圧が出力されているか否かを判定する。＋２４Ｖ＿Ａ電圧が出力されている場合（Ｓ４０５：Y）、ＣＰＵ２２２は、ＦＥＴ２３２がオフになるように制御されているにもかかわらず＋２４Ｖ＿Ａ電圧が出力されているために、ＦＥＴ２３２がショート故障していると判定して処理を終了する（Ｓ４１１）。 If the FET failure flag is on (S403: ON), the CPU 222 outputs the RMT_A signal and the RMT_BC signal to turn off (cut off) each of the FETs 232, 233, and 234 (S404). After waiting a predetermined time (e.g., 500 milliseconds) for switching the FETs 232, 233, and 234, the ASIC 231 determines whether or not the +24V_A voltage is being output from the FET 232 (S405). The ASIC 231 determines whether or not the +24V_A voltage is being output based on whether or not the voltage value of the +24V_A voltage is equal to or greater than a predetermined threshold voltage th. If the +24V_A voltage is being output (S405: Y), the CPU 222 determines that the FET 232 has a short-circuit failure because the +24V_A voltage is being output despite the FET 232 being controlled to be turned off, and ends the process (S411).

＋２４Ｖ＿Ａ電圧が出力されていない場合（Ｓ４０５：N）、ＣＰＵ２２２は、ＦＥＴ２３２が正常に動作していると判定する。この場合、ＣＰＵ２２２は、ＦＥＴ２３３、２３４の前段に設けられるＦＥＴ２３２をオンするためのＲＭＴ＿Ａ信号を出力する（Ｓ４０６）。これにより、ＦＥＴ２３２からＦＥＴ２３３、２３４に＋２４Ｖ＿Ａ電圧が供給される。ＣＰＵ２２２は、ＦＥＴ２３２の切り替えのために所定時間待機（例えば３００ミリ秒待機）した後に、ＡＳＩＣ２３１により、ＦＥＴ２３３から＋２４Ｖ＿Ｂ電圧が出力されているか否かを判定する（Ｓ４０７）。ＡＳＩＣ２３１は、＋２４Ｖ＿Ｂ電圧の電圧値が所定の閾値電圧ｔｈ以上であるか否かにより、＋２４Ｖ＿Ｂ電圧が出力されているか否かを判定する。＋２４Ｖ＿Ｂ電圧が出力されている場合（Ｓ４０７：Y）、ＣＰＵ２２２は、ＦＥＴ２３３がオフになるように制御されているにもかかわらず＋２４Ｖ＿Ｂ電圧が出力されているために、ＦＥＴ２３３がショート故障していると判定して処理を終了する（Ｓ４１１）。 If the +24V_A voltage is not being output (S405: N), the CPU 222 determines that the FET 232 is operating normally. In this case, the CPU 222 outputs an RMT_A signal to turn on the FET 232 provided in front of the FETs 233 and 234 (S406). This causes the +24V_A voltage to be supplied from the FET 232 to the FETs 233 and 234. After waiting a predetermined time (e.g., waiting 300 milliseconds) for switching the FET 232, the CPU 222 determines whether the +24V_B voltage is being output from the FET 233 by the ASIC 231 (S407). The ASIC 231 determines whether the +24V_B voltage is being output by determining whether the voltage value of the +24V_B voltage is equal to or greater than a predetermined threshold voltage th. If +24V_B voltage is being output (S407: Y), the CPU 222 determines that FET 233 has a short circuit fault because +24V_B voltage is being output even though FET 233 is controlled to be turned off, and ends the process (S411).

＋２４Ｖ＿Ｂ電圧が出力されていない場合（Ｓ４０７：N）、ＣＰＵ２２２は、ＦＥＴ２３３が正常に動作していると判定する。この場合、ＣＰＵ２２２は、ＡＳＩＣ２３１により、ＦＥＴ２３４から＋２４Ｖ＿Ｃ電圧が出力されているか否かを判定する（Ｓ４０８）。ＡＳＩＣ２３１は、＋２４Ｖ＿Ｃ電圧の電圧値が所定の閾値電圧ｔｈ以上であるか否かにより、＋２４Ｖ＿Ｃ電圧が出力されているか否かを判定する。＋２４Ｖ＿Ｃ電圧が出力されている場合（Ｓ４０８：Y）、ＣＰＵ２２２は、ＦＥＴ２３４がオフになるように制御されているにもかかわらず＋２４Ｖ＿Ｃ電圧が出力されているために、ＦＥＴ２３４がショート故障していると判定して処理を終了する（Ｓ４１１）。 If the +24V_B voltage is not being output (S407: N), the CPU 222 determines that the FET 233 is operating normally. In this case, the CPU 222 determines whether or not the +24V_C voltage is being output from the FET 234 by the ASIC 231 (S408). The ASIC 231 determines whether or not the +24V_C voltage is being output based on whether or not the voltage value of the +24V_C voltage is equal to or greater than a predetermined threshold voltage th. If the +24V_C voltage is being output (S408: Y), the CPU 222 determines that the FET 234 has a short circuit failure because the +24V_C voltage is being output despite the FET 234 being controlled to be turned off, and ends the process (S411).

＋２４Ｖ＿Ｃ電圧が出力されていない場合（Ｓ４０８：N）、ＣＰＵ２２２は、ＦＥＴ２３４が正常に動作していると判定する。この場合、ＣＰＵ２２２は、ＦＥＴ２３２の後段に設けられるＦＥＴ２３３、２３４をオンするためのＲＭＴ＿ＢＣ信号を出力する（Ｓ４０９）。これによりすべてのＦＥＴ２３２、２３３、２３４がオンになり、＋２４Ｖ＿Ａ電圧、＋２４Ｖ＿Ｂ電圧、及び＋２４Ｖ＿Ｃ電圧がそれぞれの電源系統を介して、対応する負荷へ供給開始される。ＣＰＵ２２２は、ＦＥＴ２３３、２３４の切り替えのために所定時間待機（例えば３００ミリ秒待機）した後に、ＦＥＴ故障フラグをクリアする（Ｓ４１０）。即ち、ＣＰＵ２２２は、ＲＡＭ２２４に保存されるＦＥＴ故障フラグのデータをオフに書き換える。ＣＰＵ２２２は、ＦＥＴ故障フラグの書き換え後に画像形成装置１の起動処理を行う。 If the +24V_C voltage is not being output (S408: N), the CPU 222 determines that the FET 234 is operating normally. In this case, the CPU 222 outputs an RMT_BC signal to turn on the FETs 233 and 234 provided after the FET 232 (S409). This turns on all the FETs 232, 233, and 234, and the +24V_A voltage, the +24V_B voltage, and the +24V_C voltage start being supplied to the corresponding loads via the respective power supply systems. The CPU 222 waits a predetermined time (e.g., 300 milliseconds) for switching the FETs 233 and 234, and then clears the FET failure flag (S410). That is, the CPU 222 rewrites the data of the FET failure flag stored in the RAM 224 to OFF. The CPU 222 performs the startup process of the image forming apparatus 1 after rewriting the FET failure flag.

以上のような起動時の処理では、ＣＰＵ２２２は、Ｓ４０２の処理やＳ４１１の処理でＦＥＴの故障を判定すると、図４のＳ３０６と同様に故障箇所を報知する。これによりユーザやサポートセンタに故障したＦＥＴが報知される。画像形成装置１は、故障したＦＥＴが交換（ドライバ基板２３０が交換）されるまでは、メイン電源スイッチがオン／オフされても故障を検知する。画像形成装置１は、故障したＦＥＴが交換されると、Ｓ４００以降の処理を再度行い、ＦＥＴに故障がなければ起動処理を行う。 In the above startup process, if the CPU 222 determines that there is a FET failure in the process of S402 or S411, it notifies the user or the support center of the failure, as in S306 of FIG. 4. This notifies the user or the support center of the failed FET. Until the failed FET is replaced (the driver board 230 is replaced), the image forming device 1 continues to detect the failure even if the main power switch is turned on/off. When the failed FET is replaced, the image forming device 1 performs the processes from S400 onwards again, and if there is no failure in the FET, it performs startup processing.

図７は、画像形成装置１の動作中の処理である。この処理は、図４の故障箇所の特定処理でドライバ基板２３０が故障していると判定された場合（Ｓ３０３）に行われる。ＦＥＴ２３２、２３３、２３４は、すべてオンである。 Figure 7 shows the process during operation of the image forming device 1. This process is performed when the driver board 230 is determined to be faulty in the fault location identification process in Figure 4 (S303). FETs 232, 233, and 234 are all on.

エンジン制御基板２２０のＣＰＵ２２２は、画像形成装置１が起動処理を完了して画像形成の準備が整った状態（Ready状態）のときに（Ｓ４２０）、ドライバ基板２３０が故障していると判定されると、この処理を開始する。ＣＰＵ２２２は、ＡＳＩＣ２３１により、ＦＥＴ２３３から＋２４Ｖ＿Ｂ電圧が出力されているか否かを判定する（Ｓ４２１）。ＡＳＩＣ２３１は、＋２４Ｖ＿Ｂ電圧の電圧値が所定の閾値電圧ｔｈ以上であるか否かにより、＋２４Ｖ＿Ｂ電圧が出力されているか否かを判定する。＋２４Ｖ＿Ｂ電圧が出力されていない場合（Ｓ４２１：N）、ＣＰＵ２２２は、ＦＥＴ２３３がオンになるように制御されているにもかかわらず＋２４Ｖ＿Ｂ電圧が出力されていないために、ＦＥＴ２３３がオープン故障していると判定する。この場合、ＣＰＵ２２２は、第１高電圧駆動部２４０により駆動されて静電潜像形成のための高電圧を生成する第１高電圧発生部２４０１にエラーが発生していると判定する（Ｓ４２２）。ＣＰＵ２２２は、図４のＳ３０６と同様に第１高電圧発生部２４０１の故障を報知する。これによりユーザやサポートセンタに第１高電圧発生部２４０１が故障していることが報知される。サービスマンは、この報知に応じて第１高電圧発生部２４０１の基板を交換することになる。 When the image forming apparatus 1 has completed the startup process and is ready for image formation (ready state) (S420), the CPU 222 of the engine control board 220 starts this process if it is determined that the driver board 230 is faulty. The CPU 222 determines whether the +24V_B voltage is being output from the FET 233 by the ASIC 231 (S421). The ASIC 231 determines whether the +24V_B voltage is being output based on whether the voltage value of the +24V_B voltage is equal to or greater than a predetermined threshold voltage th. If the +24V_B voltage is not being output (S421: N), the CPU 222 determines that the FET 233 has an open fault because the +24V_B voltage is not being output even though the FET 233 is controlled to be turned on. In this case, the CPU 222 determines that an error has occurred in the first high voltage generating unit 2401, which is driven by the first high voltage driving unit 240 to generate a high voltage for electrostatic latent image formation (S422). The CPU 222 notifies the user or the support center of the failure of the first high voltage generating unit 2401, similar to S306 in FIG. 4. This notifies the user or the support center that the first high voltage generating unit 2401 is broken. In response to this notification, the service person replaces the board of the first high voltage generating unit 2401.

＋２４Ｖ＿Ｂ電圧が出力されている場合（Ｓ４２１：N）、ＣＰＵ２２２は、ＡＳＩＣ２３１により、ＦＥＴ２３４から＋２４Ｖ＿Ｃ電圧が出力されているか否かを判定する（Ｓ４２３）。ＡＳＩＣ２３１は、＋２４Ｖ＿Ｃ電圧の電圧値が所定の閾値電圧ｔｈ以上であるか否かにより、＋２４Ｖ＿Ｃ電圧が出力されているか否かを判定する。＋２４Ｖ＿Ｃ電圧が出力されている場合（Ｓ４２３：Y）、ＣＰＵ２２２は、ＦＥＴ２３３、２３４の電源系統が正常であると判定して、この処理を終了する。 If the +24V_B voltage is being output (S421: N), the CPU 222 determines whether or not the +24V_C voltage is being output from the FET 234 by the ASIC 231 (S423). The ASIC 231 determines whether or not the +24V_C voltage is being output based on whether or not the voltage value of the +24V_C voltage is equal to or greater than a predetermined threshold voltage th. If the +24V_C voltage is being output (S423: Y), the CPU 222 determines that the power supply system of the FETs 233 and 234 is normal, and ends this process.

＋２４Ｖ＿Ｃ電圧が出力されていない場合（Ｓ４２３：N）、ＣＰＵ２２２は、前ドア２２が開放されていると判定する（Ｓ４２４）。これは、ＦＥＴ２３４が起動時の処理で正常に動作していることが確認された上で、＋２４Ｖ＿Ｃ電圧が出力されていないために、ＦＥＴ２３４に＋２４Ｖ＿Ａ電圧が供給されていないと推定されるためである。前ドア２２が開放されていると判定した場合、ＣＰＵ２２２は、コントローラ基板２１０のＣＰＵ２１２により操作部１０００に前ドア２２を閉じることを促す指示を表示する。前ドア２２の開閉は、前ドア開閉センサ８０１により検知される。ＣＰＵ２２２は、前ドア開閉センサ８０１の検知結果により、前ドア２２が所定時間経過（本実施形態では１０分）しても開放されたままであるか否かを確認する（Ｓ４２５、Ｓ４２７）。前ドア２２が所定時間経過する前に閉じられた場合（Ｓ４２５：N、Ｓ４２７：Y）、ＣＰＵ２２２は、この処理を終了する。 If the +24V_C voltage is not being output (S423: N), the CPU 222 determines that the front door 22 is open (S424). This is because it is presumed that the FET 234 is not being supplied with the +24V_A voltage because the FET 234 is not being output with the +24V_C voltage after it has been confirmed that the FET 234 is operating normally in the startup process. If it is determined that the front door 22 is open, the CPU 222 causes the CPU 212 of the controller board 210 to display an instruction on the operation unit 1000 to prompt the user to close the front door 22. The opening and closing of the front door 22 is detected by the front door opening and closing sensor 801. The CPU 222 checks whether the front door 22 remains open even after a predetermined time has elapsed (10 minutes in this embodiment) based on the detection result of the front door opening and closing sensor 801 (S425, S427). If the front door 22 is closed before the predetermined time has elapsed (S425: N, S427: Y), the CPU 222 ends this process.

前ドア２２が所定時間経過しても開放されたままである場合（Ｓ４２５：Y）、ＣＰＵ２２２は、ＩＬ－ＳＷ２３５が故障していると判定する（Ｓ４２６）。また、このときＣＰＵ２２２は、ＦＥＴ２３４がオンに制御されているにもかかわらず＋２４Ｖ＿Ｃ電圧が出力されていないために、ＦＥＴ２３４がオープン故障していると判定する。ＣＰＵ２２２は、図４のＳ３０６と同様にＩＬ－ＳＷ２３５の故障を報知する。これによりユーザやサポートセンタにＩＬ－ＳＷ２３５が故障していることが報知される。サービスマンは、この報知に応じてＩＬ－ＳＷ２３５の基板を交換することになる。 If the front door 22 remains open after a predetermined time has elapsed (S425: Y), the CPU 222 determines that the IL-SW 235 has failed (S426). The CPU 222 also determines that the FET 234 has an open failure because the +24V_C voltage is not being output even though the FET 234 is controlled to be on. The CPU 222 notifies the user or the support center of the failure of the IL-SW 235, just as in S306 of FIG. 4. This notifies the user or the support center that the IL-SW 235 has failed. In response to this notification, the service technician will replace the IL-SW 235 board.

図８は、画像形成装置１の電源がオフされるときの処理である。この処理は、ユーザによりメイン電源スイッチが操作されて電源オフになるときや、画像形成の指示等が所定時間以上入力されずにスリープモード（省電力モード）に移行する際に行われる。 Figure 8 shows the process that is performed when the image forming device 1 is powered off. This process is performed when the user operates the main power switch to turn off the power, or when the device transitions to a sleep mode (power saving mode) without receiving any image formation instructions for a predetermined period of time or more.

エンジン制御基板２２０のＣＰＵ２２２は、電源オフ時或いはスリープモード移行時に、ＦＥＴ２３２の後段のＦＥＴ２３３、２３４をオフするためのＲＭＴ＿ＢＣ信号を出力する（Ｓ４３０、Ｓ４３１）。ＣＰＵ２２２は、ＦＥＴ２３３、２３４の切り替えのために所定時間待機（例えば３００ミリ秒待機）した後に、ＡＳＩＣ２３１により、ＦＥＴ２３３から＋２４Ｖ＿Ｂ電圧が出力されているか否かを判定する（Ｓ４３２）。ＡＳＩＣ２３１は、＋２４Ｖ＿Ｂ電圧の電圧値が所定の閾値電圧ｔｈ以上であるか否かにより、＋２４Ｖ＿Ｂ電圧が出力されているか否かを判定する。 When the power is turned off or when the engine control board 220 transitions to sleep mode, the CPU 222 outputs an RMT_BC signal to turn off the FETs 233 and 234 subsequent to the FET 232 (S430, S431). After waiting a predetermined time (e.g., 300 milliseconds) for switching the FETs 233 and 234, the CPU 222 determines whether the +24V_B voltage is being output from the FET 233 by the ASIC 231 (S432). The ASIC 231 determines whether the +24V_B voltage is being output by checking whether the voltage value of the +24V_B voltage is equal to or greater than a predetermined threshold voltage th.

＋２４Ｖ＿Ｂ電圧が出力されている場合（Ｓ４３２：Y）、ＣＰＵ２２２は、ＦＥＴ２３３がオフになるように制御されているにもかかわらず＋２４Ｖ＿Ｂ電圧が出力されているために、ＦＥＴ２３３がショート故障していると判定する。この場合、ＣＰＵ２２２は、ＦＥＴ故障フラグをオンに設定する（Ｓ４３６）。即ち、ＣＰＵ２２２は、ＲＡＭ２２４に保存されるＦＥＴ故障フラグを、故障していることを表すオンに書き換える。ＣＰＵ２２２は、ＦＥＴ故障フラグの書き換え後に画像形成装置１の終了処理或いはスリープ移行処理を行う。 If +24V_B voltage is being output (S432: Y), the CPU 222 determines that the FET 233 has a short circuit failure because +24V_B voltage is being output even though the FET 233 is controlled to be turned off. In this case, the CPU 222 sets the FET failure flag to ON (S436). That is, the CPU 222 rewrites the FET failure flag stored in the RAM 224 to ON, which indicates a failure. After rewriting the FET failure flag, the CPU 222 performs a shutdown process or a sleep transition process for the image forming apparatus 1.

＋２４Ｖ＿Ｂ電圧が出力されていない場合（Ｓ４３２：N）、ＣＰＵ２２２は、ＡＳＩＣ２３１により、ＦＥＴ２３４から＋２４Ｖ＿Ｃ電圧が出力されているか否かを判定する（Ｓ４３３）。ＡＳＩＣ２３１は、＋２４Ｖ＿Ｃ電圧の電圧値が所定の閾値電圧ｔｈ以上であるか否かにより、＋２４Ｖ＿Ｃ電圧が出力されているか否かを判定する。＋２４Ｖ＿Ｃ電圧が出力されている場合（Ｓ４３３：Y）、ＣＰＵ２２２は、ＦＥＴ２３４がオフになるように制御されているにもかかわらず＋２４Ｖ＿Ｃ電圧が出力されているために、ＦＥＴ２３４がショート故障していると判定する。この場合、ＣＰＵ２２２は、ＦＥＴ故障フラグをオンに設定する（Ｓ４３６）。即ち、ＣＰＵ２２２は、ＲＡＭ２２４に保存されるＦＥＴ故障フラグを、故障していることを表すオンに書き換える。ＣＰＵ２２２は、ＦＥＴ故障フラグの書き換え後に画像形成装置１の終了処理或いはスリープ移行処理を行う。 If the +24V_B voltage is not being output (S432: N), the CPU 222 determines whether the +24V_C voltage is being output from the FET 234 by the ASIC 231 (S433). The ASIC 231 determines whether the +24V_C voltage is being output by checking whether the voltage value of the +24V_C voltage is equal to or greater than a predetermined threshold voltage th. If the +24V_C voltage is being output (S433: Y), the CPU 222 determines that the FET 234 has a short circuit failure because the +24V_C voltage is being output even though the FET 234 is controlled to be turned off. In this case, the CPU 222 sets the FET failure flag to ON (S436). That is, the CPU 222 rewrites the FET failure flag stored in the RAM 224 to ON, which indicates a failure. After rewriting the FET failure flag, the CPU 222 performs a shutdown process or a sleep transition process for the image forming apparatus 1.

＋２４Ｖ＿Ｃ電圧が出力されていない場合（Ｓ４３３：N）、ＣＰＵ２２２は、ＦＥＴ２３３、２３４の前段のＦＥＴ２３２をオフするためのＲＭＴ＿Ａ信号を出力する（Ｓ４３４）。これにより、ＦＥＴ２３２からＦＥＴ２３３、２３４への＋２４Ｖ＿Ａ電圧の供給が遮断される。ＣＰＵ２２２は、ＦＥＴ２３２の切り替えのために所定時間待機（例えば５００ミリ秒待機）した後に、ＡＳＩＣ２３１により、ＦＥＴ２３２から＋２４Ｖ＿Ａ電圧が出力されているか否かを判定する（Ｓ４３５）。ＡＳＩＣ２３１は、＋２４Ｖ＿Ａ電圧の電圧値が所定の閾値電圧ｔｈ以上であるか否かにより、＋２４Ｖ＿Ａ電圧が出力されているか否かを判定する。 If the +24V_C voltage is not being output (S433: N), the CPU 222 outputs an RMT_A signal to turn off the FET 232 in front of the FETs 233 and 234 (S434). This cuts off the supply of +24V_A voltage from the FET 232 to the FETs 233 and 234. The CPU 222 waits a predetermined time (e.g., 500 milliseconds) for the FET 232 to switch, and then the ASIC 231 determines whether the +24V_A voltage is being output from the FET 232 (S435). The ASIC 231 determines whether the +24V_A voltage is being output depending on whether the voltage value of the +24V_A voltage is equal to or greater than a predetermined threshold voltage th.

＋２４Ｖ＿Ａ電圧が出力されている場合（Ｓ４３５：Y）、ＣＰＵ２２２は、ＦＥＴ２３２がオフになるように制御されているにもかかわらず＋２４Ｖ＿Ａ電圧が出力されているために、ＦＥＴ２３２がショート故障していると判定する。この場合、ＣＰＵ２２２は、ＦＥＴ故障フラグをオンに設定する（Ｓ４３６）。即ち、ＣＰＵ２２２は、ＲＡＭ２２４に保存されるＦＥＴ故障フラグを、故障していることを表すオンに書き換える。ＣＰＵ２２２は、ＦＥＴ故障フラグの書き換え後に画像形成装置１の終了処理或いはスリープ移行処理を行う。＋２４Ｖ＿Ａ電圧が出力されていない場合（Ｓ４３５：N）、ＣＰＵ２２２は、すべてのＦＥＴ２３２、２３３、２３４が正常に動作していると判定して、画像形成装置１の終了処理或いはスリープ移行処理を行う。 If +24V_A voltage is being output (S435: Y), the CPU 222 determines that FET 232 has a short circuit failure because +24V_A voltage is being output even though FET 232 is controlled to be turned off. In this case, the CPU 222 sets the FET failure flag to ON (S436). That is, the CPU 222 rewrites the FET failure flag stored in RAM 224 to ON, which indicates a failure. After rewriting the FET failure flag, the CPU 222 performs a shutdown process or a sleep transition process for the image forming device 1. If +24V_A voltage is not being output (S435: N), the CPU 222 determines that all FETs 232, 233, and 234 are operating normally, and performs a shutdown process or a sleep transition process for the image forming device 1.

（ＦＥＴの故障特定処理の別の例）
図９、図１０は、ドライバ基板２３０のＦＥＴ２３２、２３３、２３４の別の故障特定処理を表すフローチャートである。この処理は、画像形成装置１の電源オン時（起動時）、電源オフ時（停止時）の各状態時に装置の安全性を確保するために行われる。画像形成装置１の動作中の処理は、図７の処理と同様である。 (Another Example of FET Fault Identification Process)
9 and 10 are flow charts showing another fault identification process for the FETs 232, 233, and 234 of the driver board 230. This process is performed to ensure the safety of the image forming apparatus 1 when the image forming apparatus 1 is powered on (starting up) and when the image forming apparatus 1 is powered off (stopping). The process during operation of the image forming apparatus 1 is similar to the process in FIG.

図９は、電源オン時の処理である。この処理は、ユーザにより画像形成装置１のメイン電源スイッチが操作されて電源オンになることで実行される。
図６のＳ４００、４０１の処理と同様に、エンジン制御基板２２０のＣＰＵ２２２は、各ＦＥＴ２３２、２３３、２３４をオンして、ＦＥＴ２３２から＋２４Ｖ＿Ａ電圧が正常に出力されているか否かを判定する（Ｓ５００、Ｓ５０１）。ＣＰＵ２２２は、＋２４Ｖ＿Ａ電圧が正常に出力されていない場合（Ｓ５０１：N）、図６のＳ４０２の処理と同様に、ＦＥＴ２３２がオープン故障していると判定して処理を終了する（Ｓ５０２）。 9 shows the process when the power is turned on. This process is executed when the user operates the main power switch of the image forming apparatus 1 to turn on the power.
6, the CPU 222 of the engine control board 220 turns on the FETs 232, 233, and 234, and determines whether the +24V_A voltage is being normally output from the FET 232 (S500, S501). If the +24V_A voltage is not being normally output (S501: N), the CPU 222 determines that the FET 232 has an open circuit failure, as in the process of S402 in FIG. 6, and ends the process (S502).

＋２４Ｖ＿Ａ電圧が正常に出力されている場合（Ｓ５０１：Y）、ＣＰＵ２２２は、ＦＥＴ故障フラグを確認する（Ｓ５０３）。ＦＥＴ故障フラグがオフの場合（Ｓ５０３：OFF）、ＣＰＵ２２２は、ＦＥＴ故障フラグをオンにする（Ｓ５１０）。即ち、ＣＰＵ２２２は、ＲＡＭ２２４に保存されるＦＥＴ故障フラグをオンに書き換える。なお、この時点でＦＥＴ故障フラグがオンになっても、電源オフ時までに各ＦＥＴの故障が検知されなければ、電源オフ時にＦＥＴ故障フラグがオフになる。ＦＥＴ故障フラグを書き換えたＣＰＵ２２２は、画像形成装置１の起動処理を行う。 If the +24V_A voltage is being output normally (S501: Y), the CPU 222 checks the FET failure flag (S503). If the FET failure flag is off (S503: OFF), the CPU 222 turns the FET failure flag on (S510). That is, the CPU 222 rewrites the FET failure flag stored in the RAM 224 to on. Note that even if the FET failure flag is on at this point, if no failure of each FET is detected by the time the power is turned off, the FET failure flag will be turned off when the power is turned off. After rewriting the FET failure flag, the CPU 222 performs the startup process for the image forming apparatus 1.

ＦＥＴ故障フラグがオンである場合（Ｓ５０３：ON）、ＣＰＵ２２２は、図６のＳ４０４～Ｓ４０９、Ｓ４１１と同様の処理により、各ＦＥＴ２３２、２３３、２３４のショート故障の判定を行う（Ｓ５０４～Ｓ５０９、Ｓ５１１）。ＣＰＵ２２２は、Ｓ５０９の処理によりＦＥＴ２３２の後段に設けられるＦＥＴ２３３、２３４をオンし、所定時間待機（例えば３００ミリ秒待機）した後に、画像形成装置１の起動処理を行う。この処理では、図６の処理のようにＦＥＴ故障フラグはクリアされず、オンに設定される。 If the FET failure flag is on (S503: ON), the CPU 222 performs the same process as S404 to S409 and S411 in FIG. 6 to determine whether or not there is a short failure in each of the FETs 232, 233, and 234 (S504 to S509, S511). The CPU 222 turns on the FETs 233 and 234 provided after the FET 232 by the process of S509, and after waiting for a predetermined time (e.g., waiting for 300 milliseconds), performs the startup process of the image forming device 1. In this process, the FET failure flag is not cleared as in the process of FIG. 6, but is set to on.

以上のような起動時の処理では、ＣＰＵ２２２は、Ｓ５０１の処理でＦＥＴ故障フラグがオフの場合、Ｓ５０４～Ｓ５０９の処理を実行しない。従って、画像形成装置１は、起動時に２段目のＦＥＴ２３３，２３４の診断を行う必要がなくなり、メイン電源スイッチの操作に応じて高速に起動することになる。一方、Ｓ５０２の処理やＳ５１１の処理でＦＥＴの故障を判定すると、図４のＳ３０６と同様に故障箇所を報知する。これによりユーザやサポートセンタに故障したＦＥＴが報知される。画像形成装置１は、故障したＦＥＴが交換（ドライバ基板２３０が交換）されるまでは、メイン電源スイッチがオン／オフされても故障を検知する。画像形成装置１は、故障したＦＥＴが交換されると、Ｓ４００以降の処理を再度行い、ＦＥＴに故障がなければ起動処理を行う。 In the above startup process, if the FET failure flag is off in the process of S501, the CPU 222 does not execute the processes of S504 to S509. Therefore, the image forming device 1 does not need to diagnose the second stage FETs 233 and 234 at startup, and can start up quickly in response to the operation of the main power switch. On the other hand, if a FET failure is determined in the process of S502 or S511, the location of the failure is notified in the same manner as in S306 in FIG. 4. This notifies the user or the support center of the failed FET. The image forming device 1 detects the failure even if the main power switch is turned on and off until the failed FET is replaced (the driver board 230 is replaced). When the failed FET is replaced, the image forming device 1 performs the processes from S400 onwards again, and if there is no failure in the FET, performs startup processing.

図１０は、画像形成装置１の電源オフ時の処理である。この処理は、図８の処理と同様に、ユーザによりメイン電源スイッチが操作されて電源オフになるときや、画像形成の指示等が所定時間以上入力されずにスリープモードに移行する際に行われる。 Figure 10 shows the process when the image forming device 1 is turned off. Like the process in Figure 8, this process is performed when the user operates the main power switch to turn off the power, or when the device goes into sleep mode without receiving any image formation instructions for a predetermined period of time.

エンジン制御基板２２０のＣＰＵ２２２は、図８のＳ４３０～Ｓ４３２の処理と同様に、電源オフ時或いはスリープモード移行時に、ＦＥＴ２３３、２３４をオフにして、＋２４Ｖ＿Ｂ電圧が出力されているか否かを判定する（Ｓ５３０～Ｓ５３２）。＋２４Ｖ＿Ｂ電圧が出力されている場合（Ｓ５３２：Y）、ＣＰＵ２２２は、ＦＥＴ２３３がショート故障していると判定して、画像形成装置１の終了処理或いはスリープ移行処理を行う。 8, when the power is turned off or the sleep mode is entered, the CPU 222 of the engine control board 220 turns off the FETs 233 and 234 and determines whether or not the +24V_B voltage is being output (S530 to S532). If the +24V_B voltage is being output (S532: Y), the CPU 222 determines that the FET 233 has a short circuit failure, and performs a shutdown process or a sleep transition process for the image forming apparatus 1.

＋２４Ｖ＿Ｂ電圧が出力されていない場合（Ｓ５３２：N）、ＣＰＵ２２２は、図８のＳ４３３の処理と同様に、ＦＥＴ２３４から＋２４Ｖ＿Ｃ電圧が出力されているか否かを判定する（Ｓ５３３）。＋２４Ｖ＿Ｃ電圧が出力されている場合（Ｓ５３３：Y）、ＣＰＵ２２２は、ＦＥＴ２３４がショート故障していると判定して、画像形成装置１の終了処理或いはスリープ移行処理を行う。 If the +24V_B voltage is not being output (S532: N), the CPU 222 determines whether the +24V_C voltage is being output from the FET 234 (S533), similar to the process of S433 in FIG. 8. If the +24V_C voltage is being output (S533: Y), the CPU 222 determines that the FET 234 has a short circuit failure, and performs a shutdown process or a sleep transition process for the image forming apparatus 1.

＋２４Ｖ＿Ｃ電圧が出力されていない場合（Ｓ５３３：N）、ＣＰＵ２２２は、図６のＳ４３４、Ｓ４３５の処理と同様に、ＦＥＴ２３２をオフにして、＋２４Ｖ＿Ａ電圧が出力されているか否かを判定する（Ｓ５３４、Ｓ５３５）。＋２４Ｖ＿Ａ電圧が出力されている場合（Ｓ５３５：Y）、ＣＰＵ２２２は、ＦＥＴ２３２がショート故障していると判定して、画像形成装置１の終了処理或いはスリープ移行処理を行う。 If the +24V_C voltage is not being output (S533: N), the CPU 222 turns off the FET 232 and determines whether the +24V_A voltage is being output (S534, S535), similar to the processes of S434 and S435 in FIG. 6. If the +24V_A voltage is being output (S535: Y), the CPU 222 determines that the FET 232 has a short circuit failure, and performs a shutdown process or a sleep transition process for the image forming apparatus 1.

＋２４Ｖ＿Ａ電圧が出力されていない場合（Ｓ５３５：N）、ＣＰＵ２２２は、ＦＥＴ故障フラグをクリアする（Ｓ５３６）。即ち、ＣＰＵ２２２は、ＲＡＭ２２４に保存されるＦＥＴ故障フラグを、故障していないことを表すオフに書き換える。ＣＰＵ２２２は、ＦＥＴ故障フラグの書き換え後に画像形成装置１の終了処理或いはスリープ移行処理を行う。 If the +24V_A voltage is not being output (S535: N), the CPU 222 clears the FET failure flag (S536). That is, the CPU 222 rewrites the FET failure flag stored in the RAM 224 to OFF, which indicates that there is no failure. After rewriting the FET failure flag, the CPU 222 performs a shutdown process or a sleep transition process for the image forming device 1.

以上のように、画像形成装置１に異常が発生した場合、画像形成装置１は、その異常の原因が電源系統であるか否かを判定する。電源系統に異常の原因がある場合、画像形成装置１は、該異常の原因となる故障している電源系統の構成部品を特定する。そのためにサービスマンによる部品交換の作業時間が低減される。 As described above, when an abnormality occurs in the image forming device 1, the image forming device 1 determines whether or not the cause of the abnormality is the power supply system. If the cause of the abnormality is the power supply system, the image forming device 1 identifies the component part of the power supply system that is malfunctioning and causing the abnormality. This reduces the time it takes for a service technician to replace parts.

また、本実施形態の画像形成装置１は、＋２４Ｖ電源電圧が複数の電源系統に分配され、各分配先に複数のＦＥＴ（スイッチ素子）が接続される構成である。このような構成では、画像形成装置１は、複数の電源系統のそれぞれが対応する負荷に電源電圧を供給する。各負荷への電源電圧の供給は、複数のスイッチ素子により、電源系統毎に独立して制御される。画像形成装置１は、各電源系統の大元である一段目のスイッチ素子のオープン故障の診断を起動時に行う。他のスイッチ素子のオープン故障の診断は、ドライバ基板２３０に接続される負荷に異常が発生したときに行われる故障診断処理により行われる。このようにスイッチ素子の故障診断を行うことで、画像形成装置１の起動時間の短縮と、故障箇所の特定とを両立して実現することができる。 In addition, the image forming device 1 of this embodiment is configured such that a +24V power supply voltage is distributed to multiple power supply systems, and multiple FETs (switch elements) are connected to each distribution destination. In this configuration, the image forming device 1 supplies power supply voltage to loads corresponding to each of the multiple power supply systems. The supply of power supply voltage to each load is controlled independently for each power supply system by multiple switch elements. The image forming device 1 diagnoses open failures of the first-stage switch element, which is the source of each power supply system, at startup. Diagnosis of open failures of other switch elements is performed by a fault diagnosis process that is performed when an abnormality occurs in the load connected to the driver board 230. By diagnosing the faults of the switch elements in this way, it is possible to achieve both a reduction in the startup time of the image forming device 1 and identification of the fault location.

Claims (11)

電源電圧を生成する電源回路を有する電源基板と、
前記電源基板から供給される前記電源電圧が複数に分配され、分配された電源電圧毎に電源供給と遮断を行う複数のスイッチ素子と、複数に分配した電源電圧により画像を形成するための複数の負荷を駆動するドライバ回路とを有するドライバ基板と、
前記ドライバ基板の動作を制御するエンジン制御基板と、を備え、
前記複数のスイッチ素子は、前記電源基板から前記電源電圧が供給される第１スイッチ素子と、前記第１スイッチ素子から出力される電源電圧が分配されて供給される第２スイッチ素子とを含み、
前記エンジン制御基板は、電源スイッチの操作により画像形成装置が起動するときに、前記第１スイッチ素子がオンになるように制御されても導通状態にならないオープン故障が生じているか否かを判定する故障診断を行うが、前記第２スイッチ素子に前記オープン故障が生じているか否かの判定を行わず、その後、前記複数の負荷のいずれかの動作に異常が生じた場合に前記第２スイッチ素子に前記オープン故障が生じているか否かを判定する故障診断を行うことを特徴とする、
画像形成装置。 a power supply board having a power supply circuit that generates a power supply voltage;
a driver board including a plurality of switch elements for supplying and cutting off power for each of the plurality of distributed power voltages, the power voltage being supplied from the power supply board being distributed to the plurality of switch elements, and a driver circuit for driving a plurality of loads for forming an image by the plurality of distributed power voltages;
an engine control board for controlling the operation of the driver board;
the plurality of switch elements include a first switch element to which the power supply voltage is supplied from the power supply board, and a second switch element to which the power supply voltage output from the first switch element is distributed and supplied,
The engine control board performs a fault diagnosis to determine whether or not an open fault has occurred in the first switch element, which is a failure to be brought into a conductive state even when the first switch element is controlled to be turned on, when the image forming apparatus is started up by operating a power switch, but does not perform a determination as to whether or not the open fault has occurred in the second switch element , and thereafter, when an abnormality occurs in the operation of any of the plurality of loads, performs a fault diagnosis to determine whether or not the open fault has occurred in the second switch element.
Image forming device. 前記エンジン制御基板は、前記画像形成装置が起動するときに、前記第１スイッチ素子のオープン故障の診断として前記第１スイッチ素子を導通させ、前記第１スイッチ素子から出力される電源電圧の電圧値に基づいて前記第１スイッチ素子がオープン故障であるか否かを判定することを特徴とする、
請求項１記載の画像形成装置。 the engine control board, when the image forming apparatus is started, turns on the first switch element as a diagnosis of an open circuit failure of the first switch element, and determines whether or not the first switch element has an open circuit failure based on a voltage value of a power supply voltage output from the first switch element.
2. The image forming apparatus according to claim 1. 前記第１スイッチ素子及び前記第２スイッチ素子のいずれかが故障しているか否かを表す情報を記憶するメモリをさらに備えており、
前記エンジン制御基板は、前記画像形成装置が起動するときに前記第１スイッチ素子がオープン故障であると判定されず、且つ前記メモリに故障を表す情報が記憶されている場合に、前記第１スイッチ素子及び前記第２スイッチ素子がショート故障であるか否かの判定を行うことを特徴とする、
請求項１又は２記載の画像形成装置。 The power supply circuit further includes a memory that stores information indicating whether or not either the first switch element or the second switch element has failed,
the engine control board determines whether or not the first switch element and the second switch element have a short circuit failure when the first switch element is not determined to have an open circuit failure when the image forming apparatus is started up and information indicating a failure is stored in the memory.
3. The image forming apparatus according to claim 1. 前記エンジン制御基板は、前記画像形成装置が起動するときに、前記第１スイッチ素子の故障診断として前記第１スイッチ素子を遮断させ、前記第１スイッチ素子から出力される電源電圧の電圧値に基づいて前記第１スイッチ素子が遮断状態にならないショート故障であるか否かを判定することを特徴とする、
請求項３記載の画像形成装置。 the engine control board, when the image forming apparatus is started, turns off the first switch element as a fault diagnosis of the first switch element, and determines whether or not a short fault occurs in which the first switch element does not enter a turned-off state based on a voltage value of a power supply voltage output from the first switch element.
4. The image forming apparatus according to claim 3. 前記エンジン制御基板は、前記画像形成装置が起動するときに、前記第２スイッチ素子の故障診断として前記第１スイッチ素子を導通させ、かつ前記第２スイッチ素子を遮断させて、前記第２スイッチ素子から出力される電源電圧の電圧値に基づいて前記第２スイッチ素子が故障であるか否かを判定することを特徴とする、
請求項３記載の画像形成装置。 the engine control board, when the image forming apparatus is started, turns on the first switch element and turns off the second switch element as a fault diagnosis for the second switch element, and determines whether or not the second switch element has failed based on a voltage value of a power supply voltage output from the second switch element.
4. The image forming apparatus according to claim 3. 前記エンジン制御基板は、前記画像形成装置が起動するときに前記メモリに故障を表す情報が記憶されていなければ、前記第１スイッチ素子及び前記第２スイッチ素子を導通させて前記画像形成装置の起動処理を行うことを特徴とする、
請求項３記載の画像形成装置。 the engine control board performs a startup process of the image forming apparatus by turning on the first switch element and the second switch element if no information indicating a fault is stored in the memory when the image forming apparatus is started up.
4. The image forming apparatus according to claim 3. 前記エンジン制御基板は、前記負荷が画像の形成を行っているときに前記負荷の動作の異常を検知すると、前記第２スイッチ素子を導通させ、前記第２スイッチ素子から出力される電源電圧の電圧値に基づいて前記第２スイッチ素子がオープン故障であるか否かを判定することを特徴とする、
請求項１～６のいずれか１項記載の画像形成装置。 when the engine control board detects an abnormality in the operation of the load while the load is forming an image, the engine control board turns on the second switch element, and determines whether or not the second switch element has an open circuit failure based on a voltage value of a power supply voltage output from the second switch element.
The image forming apparatus according to any one of claims 1 to 6. 前記エンジン制御基板は、前記画像形成装置の電源がオフされるときに、前記第２スイッチ素子の故障診断として前記第１スイッチ素子を導通させ、かつ前記第２スイッチ素子を遮断させて、前記第２スイッチ素子から出力される電源電圧の電圧値に基づいて前記第２スイッチ素子がショート故障であるか否かを判定することを特徴とする、
請求項１～７のいずれか１項記載の画像形成装置。 the engine control board, when the power supply of the image forming apparatus is turned off, turns on the first switch element and turns off the second switch element as a fault diagnosis of the second switch element, and determines whether or not the second switch element has a short fault based on a voltage value of a power supply voltage output from the second switch element.
The image forming apparatus according to any one of claims 1 to 7. 前記エンジン制御基板は、前記画像形成装置の電源がオフされるときに、前記第１スイッチ素子の故障診断として前記第１スイッチ素子を遮断させ、前記第１スイッチ素子から出力される電源電圧の電圧値に基づいて前記第１スイッチ素子がショート故障であるか否かを判定することを特徴とする、
請求項１～８のいずれか１項記載の画像形成装置。 the engine control board, when the power supply of the image forming apparatus is turned off, turns off the first switch element as a fault diagnosis of the first switch element, and determines whether or not the first switch element has a short fault based on a voltage value of a power supply voltage output from the first switch element.
The image forming apparatus according to any one of claims 1 to 8. 前記エンジン制御基板は、前記画像形成装置の電源がオフされるときに、前記第１スイッチ素子及び前記第２スイッチ素子のいずれかが故障していれば、前記メモリに故障していることを表す情報を記憶することを特徴とする、
請求項３を引用する請求項８または請求項３を引用する請求項９記載の画像形成装置。 the engine control board stores information indicating a failure in the memory if either the first switch element or the second switch element has a failure when the power supply of the image forming apparatus is turned off.
10. The image forming apparatus according to claim 8 which refers to claim 3 or claim 9 which refers to claim 3. 前記エンジン制御基板は、前記画像形成装置の電源がオフされるときに、前記第１スイッチ素子及び前記第２スイッチ素子が正常であれば、前記メモリに故障していないことを表す情報を記憶することを特徴とする、
請求項１０記載の画像形成装置。 the engine control board stores information indicating that the first switch element and the second switch element are normal when the power supply of the image forming apparatus is turned off in the memory.
The image forming apparatus according to claim 10.
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