JP7468757B1 - 電子情報記憶媒体、icチップ、icカード、レスポンス送信方法、及びプログラム - Google Patents

電子情報記憶媒体、icチップ、icカード、レスポンス送信方法、及びプログラム Download PDF

Info

Publication number
JP7468757B1
JP7468757B1 JP2023107100A JP2023107100A JP7468757B1 JP 7468757 B1 JP7468757 B1 JP 7468757B1 JP 2023107100 A JP2023107100 A JP 2023107100A JP 2023107100 A JP2023107100 A JP 2023107100A JP 7468757 B1 JP7468757 B1 JP 7468757B1
Authority
JP
Japan
Prior art keywords
data
rule
write
external device
response
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2023107100A
Other languages
English (en)
Inventor
雅以 橋本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2023107100A priority Critical patent/JP7468757B1/ja
Application granted granted Critical
Publication of JP7468757B1 publication Critical patent/JP7468757B1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

【課題】複数のデータをメモリに書き込む発行処理中に何等かのエラーが発生した場合に、当該エラーの原因を容易に特定させることが可能な電子情報記憶媒体、ICチップ、ICカード、レスポンス送信方法、及びプログラムを提供する。【解決手段】ICチップ1は、外部装置2から発行コマンドが受信された場合に、予め定められた発行ルールを満たすか否かを判定し、当該発行ルールを満たさないと判定した場合に、当該発行ルールを満たさないことを示すステータスワードと、当該発行ルールを満たさないデータのDGIとを含むレスポンスを外部装置2へ送信する。【選択図】図3

Description

本発明は、外部装置からのコマンドに応じて複数のデータを書き込むIC(Integrated Circuit)チップ等の技術分野に関する。
従来から、ICチップにおいては、外部装置からの書き込み要求のコマンドに応じて複数のデータをICチップ内のメモリに書き込む発行処理が行われている。例えば特許文献1に開示されたICチップは、発行処理において、最後に正常終了したDGI(データを識別するデータ識別情報)を含むレスポンスを外部装置に送信するようになっている。これにより、外部装置は、途中で発行処理が中断された場合であっても、当該発行処理をICチップに途中から再開させることができる。
特開2020-013212号公報
ところで、上述したような発行処理中に何等かのエラーが発生した場合、ICチップは、そのエラーの内容を示すステータスワードを含むレスポンスを外部装置へ返信するようになっている。しかしながら、このようなステータスワードは包括的なエラーの内容を示すものであるため、当該ステータスワードだけでは当該エラーの原因(つまり、当該原因となったデータ)を特定することは困難であり、当該原因の特定に時間がかかっていた。
そこで、本発明は、このような点などに鑑みてなされたものであり、複数のデータをメモリに書き込む発行処理中に何等かのエラーが発生した場合に、当該エラーの原因を容易に特定させることが可能な電子情報記憶媒体、ICチップ、ICカード、レスポンス送信方法、及びプログラムを提供することを課題の一例とする。
上記課題を解決するために、請求項1に記載の発明は、外部装置から順次送信される複数のコマンドのそれぞれに応じて書き込まれるべきデータであって、それぞれに固有の識別子が付与された各前記データを書き込むためメモリを備える電子情報記憶媒体であって、前記コマンドが受信された場合に、予め定められた書き込みルールを満たすか否かを判定する判定手段と、前記判定手段により前記書き込みルールを満たさないと判定された場合に、当該書き込みルールを満たさないことを示すエラー情報と、当該書き込みルールを満たさない前記データの識別子とを含むレスポンスを前記外部装置へ送信する送信手段と、を備え、前記書き込みルールは、前記データの書き込み順番に関するルールであって、前記判定手段は、前記コマンドが受信された場合に、前記書き込み順番が正しいか否かを判定し、前記送信手段は、前記判定手段により前記書き込み順番が正しくないと判定された場合に、前記エラー情報と前記書き込み順番に誤りが有る前記データの識別子とを含むレスポンスを前記外部装置へ送信することを特徴とする。
請求項に記載の発明は、請求項に記載の電子情報記憶媒体において、前記判定手段は、前記コマンドが受信される度に、前記書き込み順番が正しいか否かを判定することを特徴とする。
請求項に記載の発明は、請求項1に記載の電子情報記憶媒体において、前記書き込みルールは、前記書き込みが必須となる前記データに関するルールであって、前記判定手段は、前記複数のコマンドのうち最後の前記コマンドが受信された場合に、前記書き込みが必須となる前記データが書き込み済であるか否かを判定し、前記送信手段は、前記判定手段により前記書き込みが必須となる前記データが書き込み済でないと判定された場合に、前記エラー情報と前記書き込みが必須となる前記データの識別子とを含むレスポンスを前記外部装置へ送信することを特徴とする。
請求項に記載の発明は、外部装置から順次送信される複数のコマンドのそれぞれに応じて書き込まれるべきデータであって、それぞれに固有の識別子が付与された各前記データを書き込むためメモリを備えるICチップであって、前記コマンドが受信された場合に、予め定められた書き込みルールを満たすか否かを判定する判定手段と、前記判定手段により前記書き込みルールを満たさないと判定された場合に、当該書き込みルールを満たさないことを示すエラー情報と、当該書き込みルールを満たさない前記データの識別子とを含むレスポンスを前記外部装置へ送信する送信手段と、を備え、前記書き込みルールは、前記データの書き込み順番に関するルールであって、前記判定手段は、前記コマンドが受信された場合に、前記書き込み順番が正しいか否かを判定し、前記送信手段は、前記判定手段により前記書き込み順番が正しくないと判定された場合に、前記エラー情報と前記書き込み順番に誤りが有る前記データの識別子とを含むレスポンスを前記外部装置へ送信することを特徴とする。
請求項に記載の発明は、外部装置から順次送信される複数のコマンドのそれぞれに応じて書き込まれるべきデータであって、それぞれに固有の識別子が付与された各前記データを書き込むためメモリを備えるICカードであって、前記コマンドが受信された場合に、予め定められた書き込みルールを満たすか否かを判定する判定手段と、前記判定手段により前記書き込みルールを満たさないと判定された場合に、当該書き込みルールを満たさないことを示すエラー情報と、当該書き込みルールを満たさない前記データの識別子とを含むレスポンスを前記外部装置へ送信する送信手段と、を備え、前記書き込みルールは、前記データの書き込み順番に関するルールであって、前記判定手段は、前記コマンドが受信された場合に、前記書き込み順番が正しいか否かを判定し、前記送信手段は、前記判定手段により前記書き込み順番が正しくないと判定された場合に、前記エラー情報と前記書き込み順番に誤りが有る前記データの識別子とを含むレスポンスを前記外部装置へ送信することを特徴とする。
請求項に記載の発明は、外部装置から順次送信される複数のコマンドのそれぞれに応じて書き込まれるべきデータであって、それぞれに固有の識別子が付与された各前記データを書き込むためメモリを備える電子情報記憶媒体により実行されるレスポンス送信方法であって、前記コマンドが受信された場合に、予め定められた書き込みルールを満たすか否かを判定する判定ステップと、前記書き込みルールを満たさないと判定された場合に、当該書き込みルールを満たさないことを示すエラー情報と、当該書き込みルールを満たさない前記データの識別子とを含むレスポンスを前記外部装置へ送信する送信ステップと、を含み、前記書き込みルールは、前記データの書き込み順番に関するルールであって、前記判定ステップにおいては、前記コマンドが受信された場合に、前記書き込み順番が正しいか否かを判定し、前記送信ステップにおいては、前記書き込み順番が正しくないと判定された場合に、前記エラー情報と前記書き込み順番に誤りが有る前記データの識別子とを含むレスポンスを前記外部装置へ送信することを特徴とする。
請求項に記載の発明は、外部装置から順次送信される複数のコマンドのそれぞれに応じて書き込まれるべきデータであって、それぞれに固有の識別子が付与された各前記データを書き込むためメモリを備える電子情報記憶媒体に含まれるコンピュータに、前記コマンドが受信された場合に、予め定められた書き込みルールを満たすか否かを判定する判定ステップと、前記書き込みルールを満たさないと判定された場合に、当該書き込みルールを満たさないことを示すエラー情報と、当該書き込みルールを満たさない前記データの識別子とを含むレスポンスを前記外部装置へ送信する送信ステップと、を実行させるプログラムにおいて、前記書き込みルールは、前記データの書き込み順番に関するルールであって、前記判定ステップにおいては、前記コマンドが受信された場合に、前記書き込み順番が正しいか否かを判定し、前記送信ステップにおいては、前記書き込み順番が正しくないと判定された場合に、前記エラー情報と前記書き込み順番に誤りが有る前記データの識別子とを含むレスポンスを前記外部装置へ送信することを特徴とする。
本発明によれば、不揮発性メモリに書き込む発行処理中に何等かのエラーが発生した場合に、当該エラーの原因を容易に特定させることができる。
ICチップ1のハードウェア構成例を示す図である。 (A)は、発行コマンドのデータ構成例を示す図であり、(B)は、発行コマンドに対するレスポンスのデータ構成例を示す図である。 ICチップ1のCPU15により実行される発行処理の一例を示すフローチャートである。
以下、図面を参照して本発明の実施形態について詳細に説明する。
[1.ICチップ1の構成及び機能]
先ず、図1を参照して、本実施形態に係るICチップ1の構成及び機能について説明する。ICチップ1は、本発明の電子情報記憶媒体の一例である。ICチップ1は、例えば、クレジットカード、キャッシュカード、またはマイナンバーカードなどのICカード、または、スマートフォンなどのモバイルデバイスに搭載される。スマートフォンなどのモバイルデバイスの場合、ICチップ1は、モバイルデバイスに着脱可能な小型ICカードに搭載されてもよいし、eUICC(Embedded Universal Integrated Circuit Card)としてモバイルデバイスから容易に取り外しや取り換えができないように組み込み基板上に搭載されてもよい。
図1は、ICチップ1のハードウェア構成例を示す図である。ICチップ1は、図1に示すように、I/O回路11、RAM(Random Access Memory)12、NVM(Nonvolatile Memory)13、ROM(Read Only Memory)14、CPU(Central Processing Unit)15(コンピュータの一例)、及び暗号演算等を行うコプロセッサ16等を備える。I/O回路11は、外部装置2との間のインターフェースを担う。なお、ICチップ1と外部装置2との間の通信は、非接触通信であってもよいし、接触通信であってもよい。非接触通信の場合、例えばICカードまたはモバイルデバイスに搭載されたアンテナ(図示せず)を介してICチップ1と外部装置2との通信が行われる。なお、外部装置2の例として、工場における発行装置(発行端末)が挙げられる。
NVM13には、例えばフラッシュメモリが適用される。なお、NVM13は、「Electrically Erasable Programmable Read-Only Memory」であってもよい。NVM13またはROM14には、OS(Operating System)、及び1または複数のアプリケーション(本発明のプログラムを含む)等が記憶される。NVM13には、発行対象(書き込み対象)となるデータ(レコードともいう)を書き込む(保存する)ための記憶領域を有する。かかるデータは、アプリケーションにより使用されるファイル(例えば、EF(Elementary File))に論理的に格納される(換言すると、論理的に纏められる)データである。発行対象となるデータの例として、アプリケーションの動作を決定するような設定データ、個人情報、暗号演算や復号演算に必要な鍵データ、及び証明書データなどが挙げられる。発行対象となる各データには、それぞれに固有の識別子の一例としてDGI(Data Grouping Identifier)が付与されている。発行対象となる各データは、外部装置2から順次送信される複数の発行コマンドに応じてNVM13の記憶領域に順次書き込まれる。発行コマンドは、例えば、STORE DATAコマンドやAppend Recordコマンドである。
CPU15(コンピュータの一例)は、NVM13に記憶されたOS及びアプリケーション(本発明のプログラムを含む)を実行することで、本発明における判定手段、及び送信手段等として機能する。CPU15は、データ発行工程において、外部装置2から順次送信される発行コマンドをI/O回路11を介して受信する。ここで、発行コマンドは、例えばISO/IEC 7816に規定されたコマンドAPDU(Application Protocol Data Unit)により構成される。
図2(A)は、発行コマンドのデータ構成例を示す図である。図2(A)に示すように、発行コマンドは、CLA(1バイト)、INS(1バイト)、P1(1バイト)及びP2(1バイト)を有するヘッダ部と、Lc、DATA、及びLeを有するボディ部とを含む。ここで、CLAはコマンドクラス(命令クラス)を示し、INSはコマンドコード(命令コード)を示す。INSにより発行コマンドの種別が特定される。P1及びP2はコマンドパラメータ(命令パラメータ)を示す。発行コマンドは、外部装置2から順次送信されるが、発行コマンドのP2の最上位ビット(b8)により、最後の発行コマンド(最後に送信される発行コマンド)であるか否かが指定される。また、Lcは、DATAのデータ長を示し、Leは、発行コマンドに対するレスポンスに含まれるDataのデータ長を示す。発行コマンドのDATAには、発行対象となるデータ、当該データのデータ長、及び当該データのDGI等が含まれる。
CPU15は、発行コマンドがI/O回路11を介して受信された場合に、予め定められた発行ルール(書き込みルールの一例)を満たすか否かを判定する判定処理を行う。かかる発行ルールは、例えば、CPU15により実行(解釈)されるプログラム中に記述される。発行ルールの例として、発行対象となるデータの発行順番に関するルール、発行が必須となるデータ(必須のデータ)に関するルールなどが挙げられる。
ここで、発行対象となるデータの発行順番に関するルールとは、例えば、DGI“9010”(h:16進数)のデータを発行(つまり、NVM13の記憶領域に書き込む)するためにはDGI“8010”(h)のデータが既に発行されている必要があるというようなルールであり、これらのデータは発行順番に制限があるデータとなる。この場合、CPU15は、上記判定処理において、発行対象となるデータの発行順番が正しいか(換言すると、発行順番に誤りが有るか)否かを判定する。発行順番に制限があるデータのDGIは当該ルール内に含まれるか、或いは当該ルールに関連付けられてNVM13に記憶される。なお、発行対象となる複数のデータの中には、発行順番に制限がないデータも含まれる。また、上記例では、DGI“8010”(h)のデータ→DGI“9010”(h)のデータの順を正しい発行順番であるとしているが、かかる発行順番はDGIの値の大小とは必ずしも関係しない。例えば、DGI“5000”(h)のデータ→DGI“3000”(h)のデータの順が正しい発行順番であってもよい。
一方、発行が必須となるデータに関するルールとは、発行対象となる複数のデータのうち特定のデータは必ず発行されなければならないというようなルールである。この場合、CPU15は、上記判定処理において、発行が必須となるデータが発行済であるか否かを判定する。発行が必須となるデータのDGIは当該ルール内に含まれるか、或いはルールに関連付けられてNVM13に記憶される。発行が必須となるデータのDGIを記述する必須対象リストがルールに関連付けられてNVM13に記憶されてもよい。なお、発行が必須となるデータは、例えば、発行対象となるデータの発行元(例えば、アプリケーションの提供者)により指定される。
そして、CPU15は、上記発行ルールを満たさないと判定した場合に、当該発行ルールを満たさないことを示すステータスワード(エラー情報の一例)と、当該発行ルールを満たさないデータのDGIとを含むレスポンスを外部装置2へ送信する。ここで、上記発行ルールを満たさない場合には、例えば、発行順番が正しくない場合、及び発行が必須となるデータが発行済でない場合が該当する。また、ステータスワードは、例えばISO/IEC 7816においてSW1(1バイト)及びSW2(1バイト)で表されるように標準的に規定されている。例えば、正常終了を示すステータスワードは“9000”(h)で表される。一方、エラーを示すステータスワードは、複数種類規定されているが、そのうち、発行ルールを満たさないことを示すステータスワードは“6A80”(h)で表される。なお、“6A80”(h)は、ISO/IEC 7816によれば、コマンドAPDUのヘッダ部におけるコマンドパラメータが正しくないことを意味するワードであり、これだけでは、本願のエラーの原因を特定できない。
図2(B)は、発行コマンドに対するレスポンス(エラーの場合)のデータ構成例を示す図である。図2(B)に示すように、発行コマンドに対するレスポンス(エラーの場合)は、Data、SW1及びSW2を含む。ここで、Dataには、発行ルールを満たさないデータのDGIが含まれる。つまり、当該レスポンスには、エラーの原因となったデータ(換言すると、エラー対象のデータ)のDGIが含まれる。例えば、発行順番が正しくない場合、当該発行順番に誤りが有る2つのデータのDGIとして、当該2つのデータのDGIを正しい発行順番に結合させた“80109010”(h)がレスポンスに含まれる。これにより、外部装置2側で“6A80”(h)で表されるエラーの原因(発行順番に誤りがある)及びその原因となったデータ、並びに正しい発行順番を容易に特定することができる。ただし、当該2つのデータのDGIを誤った発行順番に結合させた“90108010”(h)がレスポンスに含まれてもよい。一方、発行が必須となるデータが発行済でない場合、発行が必須となるデータのDGI“8010”(h)がレスポンスに含まれる。これにより、外部装置2側で“6A80”(h)で表されるエラーの原因(必須のデータが発行済でない)及びその原因となったデータを容易に特定することができる。
[2.ICチップ1の動作]
次に、図3を参照して、本実施形態に係るICチップ1の動作について説明する。図3は、ICチップ1のCPU15により実行される発行処理の一例を示すフローチャートである。例えばICチップ1の製造工場におけるデータ発行工程において、ICチップ1が外部装置2である発行装置から発行コマンドを受信すると、図3に示す処理が開始される。なお、図3に示す発行処理は、例えば、アプリケーションの動作に必要な全てのデータの書き込みが完了するまで繰り返し実行される。すなわち、ICチップ1は、複数の発行コマンドを順次受信する。それぞれの発行コマンドに含まれる発行対象となるデータの内容は基本的に互いに異なる。
図3に示す処理が開始されると、CPU15は、発行コマンドから発行対象となるデータ、及び当該データのDGIを取得する(ステップS1)。次いで、CPU15は、ステップS1で取得されたデータが発行順番に制限があるデータであるか否かを判定する(ステップS2)。かかる判定は、発行コマンドが受信される度に行われるとよいが、複数回(例えば、2回)の1回の頻度で行われるように構成してもよい。これにより、全体の発行処理時間を短縮することが可能となる。発行順番に制限があるデータであると判定された場合(ステップS2:YES)、処理はステップS3へ進む。一方、発行順番に制限があるデータでないと判定された場合(ステップS2:NO)、処理はステップS5へ進む。
ステップS3では、CPU15は、発行順番が正しいか否かを判定する。発行順番が正しいと判定された場合(ステップS3:YES)、処理はステップS5へ進む。一方、発行順番が正しくないと判定された場合(ステップS3:NO)、処理はステップS4へ進む。例えば、例えば、DGI“8010”(h) を発行したあとDGI“9010”を発行すべきところを逆に発行された場合、処理はステップS4へ進む。ステップS4では、CPU15は、エラー処理(1)を行い、その後、処理を終了する。エラー処理(1)において、CPU15は、発行ルールを満たさないことを示すステータスワードと、発行順番に誤りが有るデータのDGIとを含むレスポンスを外部装置2へ送信する。
ステップS5では、CPU15は、ステップS1で取得されたデータ及びDGIをNVM13の記憶領域に書き込む。次いで、CPU15は、今回受信された発行コマンドが最後の発行コマンドであるか否かを判定する(ステップS6)。最後の発行コマンドであると判定された場合(ステップS6:YES)、処理はステップS7へ進む。一方、最後の発行コマンドでないと判定された場合(ステップS6:NO)、処理はステップS9へ進む。ステップS7では、CPU15は、発行が必須となるデータが全て発行済であるか否かを判定する。発行が必須となるデータが全て発行済でないと判定された場合(ステップS7:NO)、処理はステップS8へ進む。一方、発行が必須となるデータが全て発行済であると判定された場合(ステップS7:YES)、処理はステップS9へ進む。
ステップS8では、CPU15は、エラー処理(2)を行い、その後、処理を終了する。エラー処理(2)において、CPU15は、発行ルールを満たさないことを示すステータスワードと、発行が必須となるデータのDGIとを含むレスポンスを外部装置2へ送信する。なお、かかるレスポンスには、発行が必須となるデータのDGIが複数含まれる場合もありうる。ステップS9では、CPU15は、正常終了を示すステータスワードを含むレスポンスを外部装置2へ送信し、処理を終了する。
以上説明したように、上記実施形態によれば、ICチップ1は、外部装置2から発行コマンドが受信された場合に、予め定められた発行ルールを満たすか否かを判定し、当該発行ルールを満たさないと判定した場合に、当該発行ルールを満たさないことを示すステータスワードと、当該発行ルールを満たさないデータのDGIとを含むレスポンスを外部装置2へ送信するように構成したので、複数のデータをNVM13に書き込む発行処理中に何等かのエラーが発生した場合に、当該エラーの原因及びその原因となったデータを外部装置2側に容易に特定させることができる。
1 ICチップ
2 外部装置
11 I/O回路
12 RAM(
13 NVM
14 ROM
15 CPU
16 コプロセッサ

Claims (7)

  1. 外部装置から順次送信される複数のコマンドのそれぞれに応じて書き込まれるべきデータであって、それぞれに固有の識別子が付与された各前記データを書き込むためメモリを備える電子情報記憶媒体であって、
    前記コマンドが受信された場合に、予め定められた書き込みルールを満たすか否かを判定する判定手段と、
    前記判定手段により前記書き込みルールを満たさないと判定された場合に、当該書き込みルールを満たさないことを示すエラー情報と、当該書き込みルールを満たさない前記データの識別子とを含むレスポンスを前記外部装置へ送信する送信手段と、
    を備え
    前記書き込みルールは、前記データの書き込み順番に関するルールであって、
    前記判定手段は、前記コマンドが受信された場合に、前記書き込み順番が正しいか否かを判定し、
    前記送信手段は、前記判定手段により前記書き込み順番が正しくないと判定された場合に、前記エラー情報と前記書き込み順番に誤りが有る前記データの識別子とを含むレスポンスを前記外部装置へ送信することを特徴とする電子情報記憶媒体。
  2. 前記判定手段は、前記コマンドが受信される度に、前記書き込み順番が正しいか否かを判定することを特徴とする請求項に記載の電子情報記憶媒体。
  3. 前記書き込みルールは、前記書き込みが必須となる前記データに関するルールであって、
    前記判定手段は、前記複数のコマンドのうち最後の前記コマンドが受信された場合に、前記書き込みが必須となる前記データが書き込み済であるか否かを判定し、
    前記送信手段は、前記判定手段により前記書き込みが必須となる前記データが書き込み済でないと判定された場合に、前記エラー情報と前記書き込みが必須となる前記データの識別子とを含むレスポンスを前記外部装置へ送信することを特徴とする請求項1に記載の電子情報記憶媒体。
  4. 外部装置から順次送信される複数のコマンドのそれぞれに応じて書き込まれるべきデータであって、それぞれに固有の識別子が付与された各前記データを書き込むためメモリを備えるICチップであって、
    前記コマンドが受信された場合に、予め定められた書き込みルールを満たすか否かを判定する判定手段と、
    前記判定手段により前記書き込みルールを満たさないと判定された場合に、当該書き込みルールを満たさないことを示すエラー情報と、当該書き込みルールを満たさない前記データの識別子とを含むレスポンスを前記外部装置へ送信する送信手段と、
    を備え
    前記書き込みルールは、前記データの書き込み順番に関するルールであって、
    前記判定手段は、前記コマンドが受信された場合に、前記書き込み順番が正しいか否かを判定し、
    前記送信手段は、前記判定手段により前記書き込み順番が正しくないと判定された場合に、前記エラー情報と前記書き込み順番に誤りが有る前記データの識別子とを含むレスポンスを前記外部装置へ送信することを特徴とするICチップ。
  5. 外部装置から順次送信される複数のコマンドのそれぞれに応じて書き込まれるべきデータであって、それぞれに固有の識別子が付与された各前記データを書き込むためメモリを備えるICカードであって、
    前記コマンドが受信された場合に、予め定められた書き込みルールを満たすか否かを判定する判定手段と、
    前記判定手段により前記書き込みルールを満たさないと判定された場合に、当該書き込みルールを満たさないことを示すエラー情報と、当該書き込みルールを満たさない前記データの識別子とを含むレスポンスを前記外部装置へ送信する送信手段と、
    を備え
    前記書き込みルールは、前記データの書き込み順番に関するルールであって、
    前記判定手段は、前記コマンドが受信された場合に、前記書き込み順番が正しいか否かを判定し、
    前記送信手段は、前記判定手段により前記書き込み順番が正しくないと判定された場合に、前記エラー情報と前記書き込み順番に誤りが有る前記データの識別子とを含むレスポンスを前記外部装置へ送信することを特徴とするICカード。
  6. 外部装置から順次送信される複数のコマンドのそれぞれに応じて書き込まれるべきデータであって、それぞれに固有の識別子が付与された各前記データを書き込むためメモリを備える電子情報記憶媒体により実行されるレスポンス送信方法であって、
    前記コマンドが受信された場合に、予め定められた書き込みルールを満たすか否かを判定する判定ステップと、
    前記書き込みルールを満たさないと判定された場合に、当該書き込みルールを満たさないことを示すエラー情報と、当該書き込みルールを満たさない前記データの識別子とを含むレスポンスを前記外部装置へ送信する送信ステップと、
    を含み、
    前記書き込みルールは、前記データの書き込み順番に関するルールであって、
    前記判定ステップにおいては、前記コマンドが受信された場合に、前記書き込み順番が正しいか否かを判定し、
    前記送信ステップにおいては、前記書き込み順番が正しくないと判定された場合に、前記エラー情報と前記書き込み順番に誤りが有る前記データの識別子とを含むレスポンスを前記外部装置へ送信することを特徴とするレスポンス送信方法。
  7. 外部装置から順次送信される複数のコマンドのそれぞれに応じて書き込まれるべきデータであって、それぞれに固有の識別子が付与された各前記データを書き込むためメモリを備える電子情報記憶媒体に含まれるコンピュータに、
    前記コマンドが受信された場合に、予め定められた書き込みルールを満たすか否かを判定する判定ステップと、
    前記書き込みルールを満たさないと判定された場合に、当該書き込みルールを満たさないことを示すエラー情報と、当該書き込みルールを満たさない前記データの識別子とを含むレスポンスを前記外部装置へ送信する送信ステップと、
    を実行させるプログラムにおいて、
    前記書き込みルールは、前記データの書き込み順番に関するルールであって、
    前記判定ステップにおいては、前記コマンドが受信された場合に、前記書き込み順番が正しいか否かを判定し、
    前記送信ステップにおいては、前記書き込み順番が正しくないと判定された場合に、前記エラー情報と前記書き込み順番に誤りが有る前記データの識別子とを含むレスポンスを前記外部装置へ送信することを特徴とするプログラム。
JP2023107100A 2023-06-29 2023-06-29 電子情報記憶媒体、icチップ、icカード、レスポンス送信方法、及びプログラム Active JP7468757B1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023107100A JP7468757B1 (ja) 2023-06-29 2023-06-29 電子情報記憶媒体、icチップ、icカード、レスポンス送信方法、及びプログラム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2023107100A JP7468757B1 (ja) 2023-06-29 2023-06-29 電子情報記憶媒体、icチップ、icカード、レスポンス送信方法、及びプログラム

Publications (1)

Publication Number Publication Date
JP7468757B1 true JP7468757B1 (ja) 2024-04-16

Family

ID=90667719

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023107100A Active JP7468757B1 (ja) 2023-06-29 2023-06-29 電子情報記憶媒体、icチップ、icカード、レスポンス送信方法、及びプログラム

Country Status (1)

Country Link
JP (1) JP7468757B1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017072932A (ja) 2015-10-06 2017-04-13 株式会社東芝 Icカード、icモジュール、及びプログラム
JP2021056974A (ja) 2019-10-02 2021-04-08 大日本印刷株式会社 電子情報記憶媒体、プログラム、プロファイル更新状態通知方法、及びサーバ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017072932A (ja) 2015-10-06 2017-04-13 株式会社東芝 Icカード、icモジュール、及びプログラム
JP2021056974A (ja) 2019-10-02 2021-04-08 大日本印刷株式会社 電子情報記憶媒体、プログラム、プロファイル更新状態通知方法、及びサーバ

Similar Documents

Publication Publication Date Title
US9183400B2 (en) IC card and IC card control method
JP4776462B2 (ja) 携帯可能電子装置および携帯可能電子装置の制御方法
JP7468757B1 (ja) 電子情報記憶媒体、icチップ、icカード、レスポンス送信方法、及びプログラム
US11151338B2 (en) Securing a transaction by means of a smart card and smart card
JP7438432B1 (ja) 電子情報記憶媒体、icチップ、icカード、レコード書き込み方法、及びプログラム
JP7005934B2 (ja) 電子情報記憶媒体、icカード、データ送信方法、データ書き込み方法、データ送信プログラム及びデータ書き込みプログラム
JP2006293706A (ja) アプリケーションの更新機能を有するマルチアプリケーションicカード
JP4836707B2 (ja) 携帯可能電子装置およびicカード
JP7468765B1 (ja) 電子情報記憶媒体、icチップ、icカード、データ一括更新方法、及びプログラム
JP7439847B2 (ja) 電子情報記憶媒体、鍵データ設定方法、及びプログラム
JP7559916B1 (ja) 電子情報記憶媒体、icチップ、icカード、要素データ格納方法、及びプログラム
JP4868979B2 (ja) 携帯可能電子装置およびicカード
JP5932588B2 (ja) Icカード、携帯可能電子装置、及びicカード処理装置
JP7487837B1 (ja) 電子情報記憶媒体、icチップ、icカード、鍵データ格納方法、及びプログラム
JP7420179B1 (ja) 電子情報記憶媒体、icカード、発行処理方法、及びプログラム
JP7501764B1 (ja) 電子情報記憶媒体、icチップ、icカード、データ送受信方法、及びプログラム
JP7322923B2 (ja) セキュアエレメント,トランザクション制御方法およびデバイス
JP7444197B2 (ja) 電子情報記憶媒体、暗号演算方式選択方法、及びプログラム
JP7501808B2 (ja) Icチップ
JP6984328B2 (ja) 電子情報記憶媒体、icカード、外部機器、データ書き込み方法及びデータ書き込みプログラム
JP7397402B2 (ja) 電子情報記憶媒体、データ送信方法、及びプログラム
JP2024139134A (ja) 電子情報記憶媒体、icチップ、発行データの書き込み方法、及びプログラム
JP6823289B2 (ja) Icカードおよびコンピュータプログラム
JP4549731B2 (ja) アプリケーションが共通で使用するコマンドコードを備えたマルチアプリケーション型icカード
JP2006172271A (ja) マルチアプリケーションicカード及びicカード用プログラム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230927

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20230927

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240305

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240318

R150 Certificate of patent or registration of utility model

Ref document number: 7468757

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150