JP7461975B2 - 半導体デバイス、並びに関連するモジュール、回路、及び製造方法 - Google Patents

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Description

本発明は、半導体技術の分野に関し、特に、半導体デバイス、並びに関連するモジュール、回路、及び製造方法に関する。
絶縁ゲートバイポーラトランジスタ（insulated gate bipolar transistor、ＩＧＢＴ）は、バイポーラ接合トランジスタ（bipolar junction transistor、ＢＪＴ）と絶縁ゲート電界効果トランジスタ（例えば、金属酸化膜半導体電界効果トランジスタ（metal-oxide semiconductor field-effect transistor、ＭＯＳＦＥＴ））とを含んだ、複合的なフル制御電圧駆動のパワー半導体デバイスである。ＢＪＴは、低い飽和電圧降下及び高い通電容量を有するが、大きい駆動電流を有する。ＭＯＳＦＥＴは、非常に低い駆動電力及び高いスイッチング速度を有するが、高いオン状態電圧降下及び低い通電容量を有する。ＩＧＢＴは、ＭＯＳＦＥＴの利点とＢＪＴの利点とを組み合わせて、例えば、高い入力インピーダンス、高いスイッチング速度、良好な熱安定性、単純な駆動回路、小さい駆動電流、低い飽和電圧降下、高い耐電圧、及び高い通電容量などの利点を有する。従って、ＩＧＢＴは、例えば交流モータ、周波数変換器、スイッチング電源、照明回路、トラクション・伝送などの分野といった、６００Ｖ以上の直流電圧の変換器システムに適用可能である。
ノンパンチスルーＩＧＢＴ（すなわち、ＮＰＴ－ＩＧＢＴ）と比較して、フィールドストップ層を有するＩＧＢＴ（すなわち、ＦＳ－ＩＧＢＴ）では、その裏面にＮ型フィールドストップ層（これは、Ｎ型バッファ層とも呼ばれる）が追加され、Ｎ型フィールドストップ層のドーピング密度は、ＦＳ－ＩＧＢＴの基板のドーピング密度より僅かに高い。この場合、電場の強度をすぐに低下させることができ、その結果、電界全体が台形の形状となって電界を停め、Ｎ型ドリフト領域の必要厚さを大幅に減少させ得る。加えて、Ｎ型フィールドストップ層は、ＩＧＢＴがターンオフされるときに存在するテール電流及び損失を改善すべく、エミッタの伝送効率を調整するために更に使用され得る。
従来技術においては、プロトン（Ｈ＋）又はこれに類するものを注入することによってフィールドストップ層を形成することで、フィールドストップ層の幅を増加させることがある。しかしながら、対応するＩＧＢＴのコレクタ－エミッタ間リーク電流ＩＣＥＳが、高温で大きいものとなる。
本発明の実施形態は、プロトン（Ｈ＋）を注入することによってそのフィールドストップ層が形成される半導体デバイスの大きいリーク電流の問題を軽減するための、半導体デバイス、並びに関連するモジュール、回路、及び製造方法を提供する。
第１態様によれば、この出願の実施形態は、以下を含む半導体デバイス、すなわち、
互いに反対側にある第１表面及び第２表面を持つＮ型ドリフト層と、
Ｎ型ドリフト層の第１表面上に配置されたＰ型ベース層と、
Ｎ型ドリフト層とは反対側を向いたＰ型ベース層の表面上に配置されたＮ型エミッタ層と、
酸化物層を用いてＰ型ベース層に接続されたゲートと、
Ｎ型ドリフト層の第２表面上に続けて積層された第１のドープ領域及び第２のドープ領域を含むフィールドストップ層であり、第１のドープ領域内の不純物の粒径は、第２のドープ領域内の不純物の粒径より小さく、且つ第１のドープ領域及び第２のドープ領域の両方のドーピング密度が、Ｎ型ドリフト層のドーピング密度より高い、フィールドストップ層と、
Ｎ型ドリフト層とは反対側を向いたＮ型フィールドストップ層の表面上に配置されたＰ型コレクタ層と、
を含む半導体デバイス、を提供する。
当該半導体デバイスによれば、当該半導体デバイスのフィールドストップ層が、より小さい粒径を有する第１の不純物粒子でドープされた第１のドープ領域と、より大きい半径を有する第２の不純物粒子でドープされた第２のドープ領域とを含む。第１の不純物粒子は小さいサイズを持つので、大きい厚さを有するフィールドストップ層を実装することができる。第２の不純物粒子の注入深さは浅く、非常に高いアニール温度は必要とされないので、Ｎ型基板の前面上のＭＯＳＦＥＴ構造が高温アニールによってダメージを受けることを防ぐことができる。従って、当該半導体デバイスによれば、フィールドストップ層の厚さを増加させながらＩＧＢＴのコレクタ－エミッタ間リーク電流を減少させることができる。
取り得る一実装において、第１のドープ領域内の不純物は水素イオン又はヘリウムイオンであり、第２のドープ領域内の不純物はリン原子又は砒素原子である。理解されるべきことには、水素イオン（Ｈ＋）又はヘリウムイオン（Ｈｅ＋）は、小さい注入エネルギーを用いることによってＮ型基板のある深さに注入され得る。これは、フィールドストップ層の厚さを大幅に増加させる。
取り得る一実装において、第１のドープ領域の厚さは第２のドープ領域の厚さより大きい。第１のドープ領域の厚さが大きいほど、フィールドストップ層の厚さが大きいことを示す。これは、ＩＧＢＴがターンオフされるときに存在するテール電流及び損失を低減させることができる。
オプションで、第１のドープ領域の厚さは５マイクロメートルから５０マイクロメートルであり、第２のドープ領域の厚さは２マイクロメートルから１０マイクロメートルである。
取り得る一実装において、第１のドープ領域のドーピング密度は、Ｐ型コレクタ層から離れる方向に実質的に低下する。
理解されるべきことには、フィールドストップ層における不純物粒子のより高いドーピング密度は、電界のより大きい変化率を指し示す。勾配ドーピングが用いられるとき、ＩＧＢＴがターンオフされるときに、フィールドストップ層における電界の変化率は、最初は小さく、次いで大きくなる。これは、ＩＧＢＴがターンオフされるときに存在する電圧ストレスを低減させて、デバイスの耐電圧を向上させることができる。
取り得る一実装において、第２のドープ領域のドーピング密度は、Ｐ型コレクタ層から離れる方向に実質的に低下する。
取り得る一実装において、ゲートは、Ｎ型エミッタ層及びＰ型ベース層を通り抜けている。この場合、当該半導体デバイスはトレンチ型ＩＧＢＴである。プレーナ型ＩＧＢＴと比較して、トレンチ型ＩＧＢＴは、ターンオフ中に存在する損失を増加させることなく、オン状態電圧降下を大幅に低減させることができる。３つの主な理由は、以下の通りである。（１）プレーナ型ＩＧＢＴと比較して、トレンチ型ＩＧＢＴはＪＦＥＴ効果を除去する。（２）エミッタ近傍の位置で、トレンチ型ＩＧＢＴのキャリア密度は、プレーナ型ＩＧＢＴのキャリア密度より遥かに高い。加えて、トレンチ型ＩＧＢＴでは、適切なトレンチ幅及びギャップは、Ｎ－ドリフト層の表面近くの層におけるキャリア密度を改善して、Ｎ－ドリフト領域の抵抗を低減させ得る。（３）プレーナ型ＩＧＢＴと比較して、トレンチ型ＩＧＢＴの縦型構造は、シリコン表面上に導通チャネルを生成するための領域を省いて、コンパクトなセル設計を更に容易にする。換言すれば、同じチップ面積に、より多くのＩＧＢＴセルを作ることができる。従って、これは、導通チャネルの幅を増加させ、チャネル抵抗を低下させる。
取り得る一実装において、ゲートは、Ｎ型ドリフト層とは反対側を向いたＰ型ベース層の表面上に配置されている。
第２態様によれば、この出願の実施形態は更に、以下を含む半導体デバイス製造方法、すなわち、
互いに反対側にある第１表面及び第２表面を含むＮ型基板を用意し、
第１表面上にＰ型ベース層、Ｎ型エミッタ層、酸化物層、及びゲートを形成し、Ｐ型ベース層は、Ｎ型基板の第１表面上に配置され、Ｎ型エミッタ層は、Ｎ型基板とは反対側を向いたＰ型ベース層の表面上に配置され、ゲートは、酸化物層を用いてＰ型ベース層に接続され、
第２表面に第１の不純物粒子及び第２の不純物粒子を注入し、第１の不純物粒子の粒径は第２の不純物粒子の粒径より小さく、且つ第１の不純物粒子の注入深さは第２の不純物粒子の注入深さより大きく、
第２表面上にＰ型コレクタ層を形成する、
ことを含む半導体デバイス製造方法、を提供する。
この出願のこの実施形態にて提供される半導体デバイス製造方法においては、半導体デバイスのフィールドストップ層が、第１の不純物粒子及び第２の不純物粒子の両方を注入することによって形成される。第２の不純物粒子の注入深さは浅く、非常に高いアニール温度は必要とされない。従って、Ｎ型基板の前面上のＭＯＳＦＥＴ構造がダメージを受けることを防ぐことができる。さらに、第１の不純物粒子を注入することによって導入される多量の有益な欠陥が減少することを回避することができ、デバイスのコレクタ－エミッタ間リーク電流を減少させることができる。
取り得る一実装において、第１のドープ領域内の不純物はＨイオン又はヘリウムイオンであり、第２のドープ領域内の不純物はリン原子又は砒素原子である。理解されるべきことには、水素イオン（Ｈ＋）又はヘリウムイオン（Ｈｅ＋）は、小さい注入エネルギーを用いることによってＮ型基板のある深さに注入され得る。これは、フィールドストップ層の厚さを大幅に増加させる。
取り得る一実装において、第２表面に第１の不純物粒子及び第２の不純物粒子を注入することは、
第１の注入エネルギーを用いて第２表面に第１の不純物粒子を注入することと、
第２の注入エネルギーを用いて第２表面に第２の不純物粒子を注入することと、
を含み、
第１の注入エネルギー及び第２の注入エネルギーは、第１の不純物粒子の注入深さが第２の不純物粒子の注入深さより大きくなることを可能にする。
取り得る一実装において、第１の不純物粒子の注入深さは５マイクロメートルから５０マイクロメートルであり、第２の不純物粒子の注入深さは２マイクロメートルから１０マイクロメートルである。
第１のドープ領域の厚さが大きいほど、フィールドストップ層の厚さが大きいことを示す。これは、デバイスがターンオフされるときに存在するテール電流及び損失を低減させることができる。
取り得る一実装において、第１の注入エネルギーが高いほど、第１の不純物粒子の注入密度が低いことを指し示す。この方法において、第１の不純物粒子のドーピング密度は、第２表面から離れる方向に実質的に低下することができ、すなわち、第１の不純物粒子の勾配ドーピング又は実質的な勾配ドーピングが実現される。勾配ドーピングは、デバイスがターンオフされるときに存在する電圧ストレスを低減させてデバイスの耐電圧を向上させ得るとともに、ドーピングに起因してＮ型基板に生成されるストレスを更に低減させてデバイスの性能及び歩留まりを向上させ得る。
取り得る一実装において、第２の注入エネルギーが高いほど、第２の不純物粒子の注入密度が低いことを指し示す。
同様に、この方法において、第２の不純物粒子のドーピング密度は、第２表面から離れる方向に実質的に低下することができ、すなわち、第２の不純物粒子の勾配ドーピング又は実質的な勾配ドーピングが実現される。勾配ドーピングは、デバイスがターンオフされるときに存在する電圧ストレスを低減させてデバイスの耐電圧を向上させ得るとともに、ドーピングに起因してＮ型基板に生成されるストレスを更に低減させてデバイスの性能及び歩留まりを向上させ得る。
取り得る一実装において、第２表面に第１の不純物粒子及び第２の不純物粒子を注入した後に、当該方法は更に、
第１の不純物粒子及び第２の不純物粒子が注入されたＮ型基板をアニールする、
ことを含む。
オプションで、アニールの最高温度は２００℃から５００℃である。
第３態様によれば、この出願の実施形態は更にパワーモジュールを提供し、当該パワーモジュールは、第１態様又は第１態様の実装のうちのいずれか１つにおける半導体デバイスを少なくとも１つ含むことができ、あるいは、第２態様又は第２態様の実装のうちのいずれか１つにおける方法を用いることによって製造された半導体デバイスを少なくとも１つ含むことができる。
例えば、半導体デバイスはＩＧＢＴであり、当該パワーモジュールは、ＩＧＢＴディスクリートデバイス、ＩＧＢＴモジュール、インテリジェントパワーモジュール（intelligent power module、ＩＰＭ）、又はこれらに類するものとし得る。
第４態様によれば、この出願の実施形態は更に、第１態様又は第１態様の実装のうちのいずれか１つにおける半導体デバイスを少なくとも１つ含んだ、あるいは、第２態様又は第２態様の実装のうちのいずれか１つにおける方法を用いることによって製造された半導体デバイスを少なくとも１つ含んだ、電力変換回路を提供する。
当該電力変換回路は、例えば周波数変換、変換（conversion）、変相、整流、逆変換（inversion）、及び電圧／電流のスイッチングオンなどの機能を実装するように構成された回路である。当該電力変換回路は、インバータ回路（inverter circuit）、整流回路（rectifier）、コンバータ回路、又はこれらに類するものとし得る。
以下にて、実施形態を説明するために必要な添付の図面を簡単に説明する。
この出願の一実施形態に従ったトレンチ型ＩＧＢＴの概略断面図である。 この出願の一実施形態に従ったプレーナ型ＩＧＢＴの概略断面図である。 この出願の一実施形態に従った半導体デバイス製造方法の概略フローチャートである。 図４Ａ－図４Ｅは、この出願の一実施形態に従った一部の半導体デバイス製造プロセスの概略断面図である。 図４Ａ－図４Ｅは、この出願の一実施形態に従った一部の半導体デバイス製造プロセスの概略断面図である。 図４Ａ－図４Ｅは、この出願の一実施形態に従った一部の半導体デバイス製造プロセスの概略断面図である。 図４Ａ－図４Ｅは、この出願の一実施形態に従った一部の半導体デバイス製造プロセスの概略断面図である。 図４Ａ－図４Ｅは、この出願の一実施形態に従った一部の半導体デバイス製造プロセスの概略断面図である。 この出願の一実施形態に従った、ある深さを有するフィールドストップ層における不純物のドーピング密度の分布の概略図である。 この出願の一実施形態に従った、ある深さを有するフィールドストップ層における不純物のドーピング密度の分布の別の概略図である。 図６Ａ－図６Ｄは、この出願の一実施形態に従った、異なる温度で複数のＩＧＢＴのリーク電流がコレクタ－エミッタ間電圧とともに変化することの概略説明図である。 図６Ａ－図６Ｄは、この出願の一実施形態に従った、異なる温度で複数のＩＧＢＴのリーク電流がコレクタ－エミッタ間電圧とともに変化することの概略説明図である。 図６Ａ－図６Ｄは、この出願の一実施形態に従った、異なる温度で複数のＩＧＢＴのリーク電流がコレクタ－エミッタ間電圧とともに変化することの概略説明図である。 図６Ａ－図６Ｄは、この出願の一実施形態に従った、異なる温度で複数のＩＧＢＴのリーク電流がコレクタ－エミッタ間電圧とともに変化することの概略説明図である。
先ず、この出願の実施形態における幾つかの重要な用語を説明する。
（１）Ｎ型半導体：Ｎ（Negative）型は電子型である。主に電子に基づいて導電性の半導体をＮ型半導体と呼ぶ。Ｎ型半導体は、真性半導体をドナー不純物でドープすることによって得られる。例えば、純粋シリコンが少量のＶ族元素（リン又は砒素など）でドープされ、リンが周囲のＩＶ族シリコン原子と共有結合を形成して余分な自由電子を生成する。Ｎ型は、Ｎ＋型（電子充足型）とＮ－型（電子不足型）とに更に分類され、Ｎ＋型半導体のドーピング密度の方がＮ－型半導体のドーピング密度よりも高い。理解されるべきことには、Ｎ＋型（電子充足型）とＮ－型（電子不足型）は互いに対して相対的なものである。
この出願において、Ｎ型ドリフト層、Ｎ－型ドリフト層、Ｎ型エミッタ層、Ｎ＋型エミッタ層、Ｎ型基板、及びこれらに類するものは全てＮ型半導体である。
（２）Ｐ型半導体：Ｐ（Positive）型は正孔型である。主に正孔に基づいて導電性の半導体をＰ型半導体と呼ぶ。Ｐ型半導体は、真性半導体をアクセプタ不純物でドープすることによって得られる。例えば、純粋シリコンが少量のＩＩＩ族元素（ボロン又はインジウムなど）でドープされると、ボロンが周囲のＩＶ族シリコン原子と共有結合を形成して、電子を欠いた正孔を形成する。Ｐ型は、Ｐ＋型（正孔充足型）とＰ－型（正孔不足型）とに更に分類され、Ｐ＋型半導体のドーピング密度の方がＰ－型半導体のドーピング密度よりも高い。
この出願において、Ｐ型ベース層、Ｐ－型ベース層、Ｐ＋型基層、Ｐ型コレクタ層、Ｐ＋型コレクタ層、及びこれらに類するものは全てＰ型半導体である。
（３）ＩＧＢＴは性能パラメータを持つ。様々な製造業者が、対応する仕様書にそれらのパラメータの範囲を規定しており、それらのパラメータは、最小若しくは最大の能力又は使用プロセスにおけるパラメータの制限条件に対して制限される必要がある。パラメータは、ＩＧＢＴの動作プロセスにおける最高又は最低の定格値を超えることはできない。主なパラメータは以下の通りである。
コレクタ－エミッタ間阻止電圧（Collector-Emitter blocking voltage）ＢＶＣＥＳは、ゲートとエミッタとを短絡させたときのコレクタ－エミッタ間最大電圧である。
ゲート－エミッタ間最大電圧（Gate-Emitter voltage）ＶＧＥＳは、コレクタとエミッタとを短絡させたときのゲート－エミッタ間最大電圧である。
許容最大コレクタ直流電流（Continuous collector current）は、通常、ＩＣを用いて表され、概して、ジャンクション温度が２５℃のケース温度から１５０℃の最高ジャンクション温度まで上昇するときに必要とされる直流電流値を意味する。
過渡状態下では、ＩＧＢＴは、ＩＧＢＴの最大連続電流よりも高いピーク電流（Peak collector repetitive current）を通電することができ、これは通常ＩＣＭを用いて表される。
ジャンクション温度が２５℃のケース温度から１５０℃の最高値まで上昇するときに必要な消費電力（Maximum power dissipation）をＰＤと表記する。
動作中のＩＧＢＴのジャンクション温度の許容温度範囲（Junction temperature）は、通常、Ｔｊを用いて表される。
ゲートとエミッタとを短絡させてコレクタとエミッタとの間に規定電圧及び規定温度を印加したときに存在するリーク電流（Collector-Emitter leakage current）は、通常、ＩＣＥＳを用いて表される。
ゲート－エミッタ間閾値電圧（Gate-Emitter threshold voltage）は、通常、ＶＧＥ（ｔｈ）を用いて表され、ＩＧＢＴは電圧範囲内でターンオンされる。閾値電圧は、負の温度係数を持つ。閾値電圧は、ゲート酸化物層の厚さとともに線形に増加し、Ｐ型ベース領域のドーピング密度の平方根に正比例する。酸化物とシリコンとの間の界面における固定表面電荷、及びゲート酸化物層における可動イオンが、閾値電圧のオフセットを生じさせ得る。
規定コレクタ電流及び規定ゲート電圧の場合のコレクタ－エミッタ間電圧（Collector-Emitter saturation voltage）は、通常、ＶＣＥ（ＳＡＴ）を用いて表される。
コレクタとエミッタとを短絡させて測定される入力キャパシタンス（Input capacitance）Ｃｉｅｓは、ゲート－エミッタ間キャパシタンスとミラー（Miller）キャパシタンスとの和であり、ゲート－エミッタ間キャパシタンスの方がミラーキャパシタンスよりも遥かに大きい。
ゲートとエミッタとを短絡させたときに存在するコレクタ－エミッタ間キャパシタンス（Output capacitance）Ｃｏｅｓは、典型的にＰＮ接合電圧依存性を持つ。
ゲート－コレクタ間ミラーキャパシタンス（Reverse transfer capacitance）Ｃｒｅｓは、複雑な電圧依存性を持つ。
ＩＣＥＳが主要パラメータとして使用される第１の理由は、次の通りであり。ＩＣＥＳは、ＩＧＢＴがターンオフされているときに存在するリーク電流であって、規定コレクタ－エミッタ間電圧及び規定ゲート－エミッタ間電圧の場合にコレクタからエミッタに流れるリーク電流であり、待機モードでのデバイスのリーク損失に直接影響する。リーク損失は、ＩＣＥＳの値にコレクタ－エミッタ間電圧を乗算することによって得られる。リーク電流は温度と共に増加するので、ＩＣＥＳの規格は室温と高温の両方で規定される。第２の理由は、次の通りである。デバイスの熱抵抗と周囲温度が変化しないとき、より大きいＩＣＥＳは、デバイスのより大きい電力消費及びより高いジャンクション温度を指し示す。
以下、この出願の一実施形態における半導体デバイスを説明する。当該半導体デバイスは、パワー半導体デバイス、ＩＧＢＴデバイス、ＩＧＢＴチップ、又はこれらに類するものとして参照されることができ、１つ以上のＩＧＢＴを含み得る。
図１及び図２は、この出願の実施形態に従った２つのＩＧＢＴの概略断面図である。図１はトレンチ型ＩＧＢＴを示し、図２はプレーナ型ＩＧＢＴを示している。図１及び図２に示すように、ＩＧＢＴは、Ｎ型ドリフト層１１、Ｐ型ベース層２、Ｎ型エミッタ層２１、酸化物層３、ゲート４、誘電体層５、エミッタ６、フィールドストップ層１０、Ｐ型コレクタ層７、コレクタ８などにて、一部又は全ての層構造を含み得る。
Ｎ型ドリフト層１１及びフィールドストップ層１０はどちらもＮ型基板１に属する。フィールドストップ層１０は、Ｎ型基板１の裏面（コレクタ８近傍の表面）に不純物粒子を注入することにより形成され、Ｎ型ドリフト層１１よりも高いドーピング密度を持つ。従って、フィールドストップ層１０をＮ＋フィールドストップ層１０とも称し、Ｎ型ドリフト層１１をＮ－ドリフト層１１とも称する。
Ｎ型ドリフト層１１は、Ｎ型基板１の一部であり、互いに反対側にある第１表面及び第２表面を持つ。Ｐ型ベース層２は、Ｎ型ドリフト層１１の第１表面上に配置されている。Ｎ型ドリフト層１１の第１表面は、Ｎ型基板１の第１表面又は前面であってよく、Ｐ型ベース層２はＮ型基板１上のエピタキシャル層であってよい。あるいは、Ｎ型基板１の前面は、Ｎ型ドリフト層１１とは反対側を向いたＰ型ベース層２の表面であってもよい。この場合、Ｐ型のベース層２は、Ｎ型基板１の前面に不純物を注入することによって形成される。ここでは、コレクタ８に近いＮ型基板１の表面をＮ型基板１の第２表面又は裏面と称する。Ｎ型基板１の第１表面及び第２表面は、互いに反対側のＮ型基板１の２つの表面である。
Ｎ型エミッタ層２１は、Ｎ型ドリフト層とは反対を向いたＰ型ベース層２の表面上に配置されており、不純物を注入することによって形成され得る。複数のＮ型エミッタ層２１が、Ｐ型ベース層２上に間隔をあけて配置される。オプションで、Ｐ型ベース層２上に、ＩＧＢＴの２つのＮ型エミッタ層２１間にＰ＋型ベース領域２２が更に含められてもよい。この場合、Ｐ型ベース層２をＰ－型ベース層２とも称し得る。
酸化物層３はＰ型ベース層２を覆っており、酸化物層３を用いてゲート４がＰ型ベース層２に接続される。斯くして、ゲート４とエミッタ６との間に臨界値ＶＧＥＳよりも高い電圧ＶＧＳが印加されると、酸化物層３に隣接するＰ型ベース層２の位置に、Ｎ型エミッタ層２１とＮ型ドリフト層１１とを接続するためのチャネルが形成され得る。
ＩＧＢＴは、ゲート４の異なる位置に基づいてトレンチ型ＩＧＢＴとプレーナ型ＩＧＢＴとに区別され得る。
図１に示す半導体デバイスでは、当該半導体デバイスにおけるＩＧＢＴはトレンチ型ＩＧＢＴであり、ゲート４がＮ型エミッタ層２１及びＰ型ベース層２を通り抜けている。
図２に示す半導体デバイスでは、当該半導体デバイスにおけるＩＧＢＴはプレーナ型ＩＧＢＴであり、ゲート４が、Ｎ型ドリフト層１１とは反対側を向いたＰ型ベース層２の表面上に配置されている。
プレーナ型ＩＧＢＴと比較して、トレンチ型ＩＧＢＴは、ターンオフ中に存在する損失を増加させることなく、オン状態電圧降下を大幅に低減させることができる。３つの主な理由は、以下の通りである。（１）プレーナ型ＩＧＢＴと比較して、トレンチ型ＩＧＢＴはＪＦＥＴ効果を除去する。（２）エミッタ近傍の位置で、トレンチ型ＩＧＢＴのキャリア密度は、プレーナ型ＩＧＢＴのキャリア密度より遥かに高い。加えて、トレンチ型ＩＧＢＴでは、適切なトレンチ幅及びギャップは、Ｎ－ドリフト層の表面近くの層におけるキャリア密度を改善して、Ｎ－ドリフト領域の抵抗を低減させ得る。（３）プレーナ型ＩＧＢＴと比較して、トレンチ型ＩＧＢＴの縦型構造は、シリコン表面上に導通チャネルを生成するための領域を省いて、コンパクトなセル設計を更に容易にする。換言すれば、同じチップ面積に、より多くのＩＧＢＴセルを作ることができる。従って、これは、導通チャネルの幅を増加させ、チャネル抵抗を低下させる。
フィールドストップ層１０のドーピング密度は、Ｎ型基板１のドーピング密度より僅かに高い。フィールドストップ層１０の導入は、電場の強度をすぐに低下させることができ、その結果、電界全体が台形の形状となって電界を停め、Ｎ－型ドリフト領域の必要厚さを大幅に減少させ得る。加えて、フィールドストップ層１０は、ターンオフ中に存在するテール電流及び損失を変えるべく、Ｐ＋エミッタ層２１の伝送効率を調整するために更に使用され得る。特定の範囲内で、フィールドストップ層がより厚い場合、ＩＧＢＴをターンオフさせる過程において存在する電圧ストレスを低減させて、デバイスの耐電圧を向上させることができる。
Ｐ型コレクタ層７は、Ｎ型ドリフト層１１とは反対側を向いたＮ型フィールドストップ層１０の表面上に配置されている。コレクタ８は、Ｎ型フィールドストップ層１０とは反対側を向いたＰ型コレクタ層７の表面上に配置されている。
フィールドストップ層１０の厚さを増加させながらコレクタ－エミッタ間リーク電流を減少させるために、この出願のこの実施形態は、Ｎ型ドリフト層１１の第２表面上に続けて積層された第１のドープ領域１２及び第２のドープ領域１３を含む複数の層構造を持つフィールドストップ層１０を提供する。第１のドープ領域１２内の不純物（第１の不純物粒子とも称する）の粒径は、第２のドープ領域１３内の不純物（第２の不純物粒子とも称する）の粒径よりも小さく、且つ第１のドープ領域１２及び第２のドープ領域１３のどちらのドーピング密度も、Ｎ型ドリフト層１１のドーピング密度よりも高い。
第１のドープ領域１２内の不純物は、Ｎ型基板１の裏面に第１の不純物粒子を注入することによって形成される。同様に、第２のドープ領域１３内の不純物は、Ｎ型基板１の裏面に第２の不純物粒子を注入することによって形成される。
当該半導体デバイスのフィールドストップ層は、より小さい粒径を有する第１の不純物粒子と、より大きい粒径を有する第２の不純物粒子との両方を注入することによって形成されることができる。第１の不純物粒子は小さいサイズを持つので、大きい厚さを有するフィールドストップ層を実装することができる。第２の不純物粒子の注入深さは浅く、非常に高いアニール温度は必要とされないので、Ｎ型基板の前面上のＭＯＳＦＥＴ構造が高温アニールによってダメージを受けることを防ぐことができる。従って、この出願にて提供される半導体デバイスによれば、フィールドストップ層の厚さを増加させながらＩＧＢＴのコレクタ－エミッタ間リーク電流を減少させることができる。
一部の実施形態において、第１の不純物粒子は、水素イオン（Ｈ＋）又はヘリウムイオン（Ｈｅ＋）であり、第２のドープ領域内の不純物は、例えばリン原子又は砒素原子などのＶ族原子である。水素イオン（Ｈ＋）又はヘリウムイオン（Ｈｅ＋）は、小さい注入エネルギーを用いることによってＮ型基板のある深さに注入され得る。これは、フィールドストップ層の厚さを大幅に増加させる。
一部の実施形態において、第１のドープ領域１２の厚さは第２のドープ領域１３の厚さより大きい。例えば、第１のドープ領域１２の厚さは５マイクロメートルから５０マイクロメートルであり、第２のドープ領域１３の厚さは２マイクロメートルから１０マイクロメートルである。第１のドープ領域１２の厚さが大きいほど、フィールドストップ層の厚さが大きいことを指し示す。これは、ＩＧＢＴがターンオフされるときに存在するテール電流及び損失を低減させることができる。
一部の実施形態において、第１のドープ領域１２のドーピング密度は、Ｐ型コレクタ層７から離れる方向に低下又は実質的に低下し、すなわち、第１のドーピング粒子の注入深さとともに低下又は実質的に低下する。ここで、深さは、不純物粒子からＮ型基板１の裏面までの距離である。
一部の実施形態において、第２のドープ領域１３のドーピング密度は、Ｐ型コレクタ層７から離れる方向に低下又は実質的に低下し、すなわち、第２のドーピング粒子の注入深さとともに低下又は実質的に低下する。
理解されるべきことには、フィールドストップ層１０における不純物粒子のより高いドーピング密度は、電界のより大きい変化率を指し示す。勾配ドーピングが用いられるとき、ＩＧＢＴがターンオフされるときに、フィールドストップ層１０における電界の変化率は、最初は小さく、次いで大きくなる。これは、ＩＧＢＴがターンオフされるときに存在する電圧ストレスを低減させて、デバイスの耐電圧を向上させることができる。
更に理解されるべきことには、ドーピング密度が高いほど、フィールドストップ層１０における自由電子の量が多いことを指し示す。ＩＧＢＴがターンオフされるとき、これらの電子が、単位時間当たりに、Ｐ型コレクタ層７におけるいっそう多くの正孔と再結合する。この場合、電流が急速に変化し、より大きい電圧ストレスを引き起こす。大きい電圧ストレスは、デバイスの劣った耐電圧を生じさせ得る。勾配ドーピングが用いられるとき、ドーピング密度が、Ｐ型コレクタ層７からフィールドストップ層１０への方向に連続的に減少し、その結果、電流は、最初に急速に変化し、その後、ゆっくりと変化することができる。これは、ターンオフ速度に影響を及ぼすことなく、ＩＧＢＴがターンオフされるときに存在する電圧ストレスを低減させて、デバイスの耐電圧を向上させる。
なお、第１のドープ領域１２のドーピング密度又は第２のドープ領域１３のドーピング密度は、Ｐ型コレクタ層７から離れる方向に減少するのでなくてもよい。これは、ここで限定されることではない。
図３に示すＩＧＢＴ製造方法の概略フローチャート及び図４Ａ－図４Ｅに示す一部のＩＧＢＴ製造プロセスの概略断面図を参照して、以下、この出願の一実施形態にて提供されるＩＧＢＴ製造方法を説明する。当該方法は、図１及び図２に示したＩＧＢＴを製造するのに使用されることができ、当該方法は、限定を課すものではない以下の工程を含み得る。
Ｓ１０１． 互いに反対側にある第１表面及び第２表面を有するＮ型基板１を用意する。
図４Ａを参照し得る。
Ｓ１０２． Ｎ型基板１の第１表面上にＮチャネルＭＯＳＦＥＴ構造を形成し、該ＮチャネルＭＯＳＦＥＴ構造は、Ｐ型ベース層２、Ｎ型エミッタ層２１、酸化物層３、ゲート４、誘電体層５、及びエミッタ６などを含む。誘電体層５及びエミッタ６は、ＮチャネルＭＯＳＦＥＴ構造に必要な層構造というわけではない。一部の実施形態において、当該半導体デバイスは、誘電体層５及びエミッタ６を含まなくてもよい。ＩＧＢＴは、ＮチャネルＭＯＳＦＥＴ構造におけるゲートの異なる位置に基づいて、トレンチ型ＩＧＢＴとプレーナ型ＩＧＢＴとに分類され得る。
以下、Ｎ型基板１の第１表面上にＮチャネルＭＯＳＦＥＴ構造を形成する方法を、トレンチ型ＩＧＢＴの製造技術とプレーナ型ＩＧＢＴの製造技術とに基づき別々に説明する。
一部の実施形態において、製造される半導体デバイスはトレンチ型ＩＧＢＴである。図４Ｂを参照するに、Ｎ型基板１の第１表面上にＮチャネルＭＯＳＦＥＴ構造を形成する方法は、以下のようにし得る。
Ｓ１０２１． Ｎ型基板１の第１表面にＰ型ベース層２を形成する。
Ｐ型ベース層２は、複数の手法で製造され得る。例えば、Ｐ型ベース層２は、Ｎ型基板１の第１表面上にエピタキシャル成長を通じて形成されることができ、あるいは、Ｎ型基板１の第１表面に不純物を注入することによってＰウェルが形成され、該ＰウェルがＰ型ベース層２となる。
Ｓ１０２２． Ｎ型基板とは反対側を向いたＰ型ベース層２の表面の一部に不純物を注入して、間隔をあけて配置された複数のＮ型エミッタ層２１を形成する。Ｎ型エミッタ層２１は、ＩＧＢＴのソース領域を形成する。
Ｓ１０２３． Ｐ型ベース層２を通り抜けるトレンチを形成する。
Ｓ１０２４． トレンチの内壁に酸化物層３を形成し、酸化物層３を含むトレンチ内に導電材料を充填して、ゲート４を形成する。この場合、ゲート４は、酸化物層３を用いてＰ型ベース層２に接続される。斯くして、ゲート４とエミッタ６との間に臨界値ＶＧＥＳよりも高い電圧ＶＧＳが印加されると、酸化物層３に隣接するＰ型ベース層２の位置に、Ｎ型エミッタ層２１とＮ型ドリフト層１１とを接続するためのチャネルが形成され得る。
Ｓ１０２５． ゲート４の表面上に、誘電体層５及びエミッタ６を形成し、誘電体層５は、ゲート４をエミッタ６から絶縁するように構成され、エミッタ６は、Ｎ型エミッタ層２１に接続される。
オプションで、Ｎ型基板とは反対側を向いたＰ型ベース層２の表面に更にＰ＋型ベース領域２２を形成してもよく、Ｐ＋型ベース領域２２は、２つの隣接するＮ型エミッタ層２１の間に配置され得る。
一部の実施形態において、製造される半導体デバイスはプレーナ型ＩＧＢＴである。図４Ｃを参照するに、Ｎ型基板１の第１表面上にＮチャネルＭＯＳＦＥＴ構造を形成する方法は、以下のようにし得る。
Ｓ１０２６． Ｎ型基板１の第１表面にＰ型ベース層２を形成する。例えば、Ｎ型基板１の第１表面に不純物を注入することによってＰウェルが形成され、該ＰウェルがＰ型ベース層２となる。
Ｓ１０２７． Ｎ型基板とは反対側を向いたＰ型ベース層２の表面の一部に不純物を注入して、間隔をあけて配置された複数のＮ型エミッタ層２１を形成する。
Ｓ１０２８． Ｎ型基板とは反対側を向いたＰ型ベース層２の表面上に、酸化物層３及びゲート４を続けて形成する。酸化物層３はＰ型ベース層２を覆い、ゲート４は、酸化物層３を用いてＰ型ベース層２に接続される。斯くして、ゲート４とエミッタ６との間に臨界値ＶＧＥＳよりも高い電圧ＶＧＳが印加されると、酸化物層３に隣接するＰ型ベース層２の位置に、Ｎ型エミッタ層２１とＮ型ドリフト層１１とを接続するためのチャネルが形成され得る。
Ｓ１０２９． ゲート４の表面上に、誘電体層５及びエミッタ６を形成し、誘電体層５は、ゲート４をエミッタ６から絶縁するように構成され、エミッタ６は、Ｎ型エミッタ層２１に接続される。
なお、前述の層構造は、フォトリソグラフィ技術及び薄膜形成技術を用いることによって製造され得る。これは、ここで限定されることではない。
更に留意されたいことには、図４Ｂ及び図４Ｃは限定を課すものではなく、別の構造及び別の製造方法も含まれ得る。これは、この出願のこの実施形態において限定されることではない。
Ｓ１０３． Ｎ型基板の第２表面に、第１の注入エネルギーを用いて第１の不純物粒子を注入して、第１のドープ領域１２を形成する。
Ｓ１０４． Ｎ型基板の第２表面に、第２の注入エネルギーを用いて第２の不純物粒子を注入して、第２のドープ領域１３を形成する。
図４Ｄに示すように、第１のドープ領域１２と第２のドープ領域１３との組み合わせをフィールドストップ層と称し、Ｐ型ベース層２とフィールドストップ層との間のＮ型基板１をＮ型ドリフト層１１と称することができる。Ｎ型ドリフト層１１は、Ｎ型エミッタ層２１よりも低いドーピング密度を持つ。従って、Ｎ型ドリフト層１１をＮ－型ドリフト層１１とも称し、Ｎ型エミッタ層２１をＮエミッタ層とも称する。
第１の不純物粒子の粒径は第２の不純物粒子の粒子半径よりも小さく、第１の不純物粒子の注入深さは第２の不純物粒子の注入深さよりも大きい。形成された第１のドープ領域の深さは、第２のドープ領域の深さよりも大きい。ここで、深さは、注入された不純物粒子から第２の表面までの距離である。
第１の不純物粒子は、水素イオン（Ｈ＋）又はヘリウムイオン（Ｈｅ＋）であり、第２の不純物粒子は、リン原子、砒素原子、若しくはこれらの両方、又はこれらに類するものである。水素イオン（Ｈ＋）が半導体材料に注入された後、アニール工程後に正孔／水素関連錯体が形成され、この水素関連錯体がドナーとして存在する。
第１の注入エネルギー及び第２の注入エネルギーは、第１の不純物粒子の注入深さが第２の不純物粒子の注入深さより大きくなることを可能にする。第１の注入エネルギー及び／又は第２の注入エネルギーは、エネルギー値であってもよいし、エネルギー範囲であってもよい。オプションで、第１の注入エネルギーは５０ＫｅＶから５ＭｅＶの範囲であり、第２の注入エネルギーは５０ＫｅＶから５ＭｅＶの範囲である。例えば、第１の注入エネルギーは２３０ＫｅＶから２ＭｅＶであり、第２の注入エネルギーは２３０ＫｅＶから２ＭｅＶである。
図５Ａ及び図５Ｂは、ある深さを有するフィールドストップ層における不純物のドーピング密度の分布の概略図である。図５Ａでは、リン原子及び水素イオンがどちらも、単一の工程を用いて注入されている。図５Ｂでは、リン原子及び水素イオンがどちらも、複数の工程を用いて注入されており、水素イオンは４工程を用いて注入され、リン原子は２工程を用いて注入されている。注入工程の全てで、注入深さが異なり、ドーピング密度も異なる。図５Ａにおいて、リン原子のドーピング密度は深さとともに低下し、水素イオンのドーピング密度は深さとともに実質的に低下している。図５Ｂにおいて、リン原子のドーピング密度は、１つの注入工程の中で深さとともに低下するとともに、もう１つの注入工程の中で深さとともに低下している。水素イオンのドーピング密度は深さととも連続的に変化し、全体的な傾向として低下している。
オプションで、第１の不純物粒子の注入深さｄ１は５マイクロメートルから５０マイクロメートルであり、第２の不純物粒子の注入深さｄ２は２マイクロメートルから１０マイクロメートルである。理解されるべきことには、特定の不純物粒子について、注入エネルギーが大きいほど、Ｎ型基板への注入深さが大きいことを指し示し、また、注入継続時間が長いほど、又は注入ドーズ量が多いほど、不純物のドーピング密度が高いことを指し示す。この場合、不純物の注入深さは、注入エネルギーを制御することによって制御されることができ、ドーピング密度は、注入継続時間又は注入ドーズ量を制御することによって制御されることができる。
オプションで、第１の不純物粒子の注入ドーズ量は５Ｅ１１から１Ｅ１６の範囲であり、第２の不純物粒子の注入ドーズ量は５Ｅ１１から１Ｅ１６の範囲である。ドーズ量は、単位面積あたり注入される不純物粒子の総量であり、不純物粒子のドーピング密度の、深さに関する積分である。
更に理解されるべきことには、異なる不純物粒子は、同じ注入エネルギーの場合に異なる注入深さを有つ。不純物粒子の粒径が大きいほど、注入深さが小さいことを指し示す。逆に、不純物粒子の粒径が小さいほど、注入深さが大きいことを指し示す。従って、より小さい粒径を不純物粒子が持つ場合、Ｎ型基板のある深さに不純物粒子を注入するのがいっそう容易である。換言すれば、粒子を同じ深さに注入する必要があるとき、ヘリウムイオン（Ｈｅ＋）を注入するには、水素イオン（Ｈ＋）の場合よりも大きいエネルギーが必要である。
理解されるべきことには、同じ幅のフィールドストップ層の場合、Ｐを注入することによるフィールドストップ層の形成手法と比較して、水素イオン（Ｈ＋）又はヘリウムイオン（Ｈｅ＋）を注入することによるフィールドストップ層の形成手法では、大きい注入エネルギーを用いることなく大きい注入深さを得ることができ、大きい幅を有するフィールドストップ層がいっそう容易に得られる。
なお、第１の不純物粒子又は第２の不純物粒子を複数回で注入されることができ、２回での注入に限定されない。さらに、Ｓ１０３及びＳ１０４は、順に実行されなくてもよく、同時に実行されてもよい。
オプションで、第１の不純物粒子の第１の注入エネルギー及び注入継続時間（又は注入ドーズ量）は、第１の注入エネルギーが高いほど第１の不純物粒子の注入密度が低いことを指し示すように制御され得る。この方法において、第１の不純物粒子のドーピング密度は、第２表面から離れる方向に実質的に低下することができ、すなわち、図５Ａに示されるように、第１の不純物粒子の勾配ドーピング又は実質的な勾配ドーピングが実現される。勾配ドーピングは、ＩＧＢＴがターンオフされるときに存在する電圧ストレスを低減させてデバイスの耐電圧を向上させ得るとともに、ドーピングに起因してＮ型基板１に生成されるストレスを更に低減させてＩＧＢＴの性能及び歩留まりを向上させ得る。
オプションで、第２の不純物粒子の第２の注入エネルギー及び注入継続時間（又は注入ドーズ量）は、第２の注入エネルギーが高いほど第２の不純物粒子の注入密度が低いことを指し示すように制御され得る。この方法において、第２の不純物粒子のドーピング密度は、第２表面から離れる方向に実質的に低下することができ、すなわち、図５Ｂに示されるように、第２の不純物粒子の勾配ドーピング又は実質的な勾配ドーピングが実現される。これは、ドーピングに起因してＮ型基板１に生成されるストレスを低減させてＩＧＢＴの性能及び歩留まりを向上させ得る。
エピタキシャル成長を通じて第２のドープ領域を形成する手法と比較して、第２の不純物粒子を注入する前述の方法では、製造コストを低減させることができるとともに、製造効率を向上させることができる。また、第１の不純物粒子及び第２の不純物粒子は別々に注入されるので、第２の不純物粒子の注入深さを小さくして、ウエハのスクラップリスクが減らすことができる。
Ｓ１０５． 第２表面にＰ型コレクタ層７を形成する。
一部の実施形態において、Ｐ型コレクタ層７は、第２表面上にエピタキシャル成長を通じて形成されることができ、あるいは、Ｐ型コレクタ層７は、第２表面に不純物を注入することによって形成されてもよい。
Ｓ１０６． Ｐ型コレクタ層７の表面上にコレクタ８を形成する。
一部の実施形態において、ステップＳ１０３、Ｓ１０４、Ｓ１０５、又はＳ１０６の後に、アニール処理が行われ得る。理解されるべきことには、アニール処理は、第１の不純物粒子及び第２の不純物粒子が注入されたＮ型基板をアニールすることであるとし得る。
この出願のこの実施形態において、アニール処理は、格子構造を回復させて欠陥を減らすために使用されることができ、また、格子間不純物原子を置換不純物原子に変えることもできる。従って、アニール処理は必要なプロセスである。
オプションで、このアニールの最高温度は２００℃から５００℃である。理由は以下の通りである。Ｈ＋がシリコン（Ｓｉ）に注入された後、Ｈ＋は、Ｓｉ内の不純物、欠陥、及びダングリングボンドと直ちに結合して、複数の水素関連錯体（H-related complex）を形成することができる。正孔及び水素関連錯体は、フィールドストップ領域内のドナーを形成する。ドーピング密度は、単位体積当たりのドナー量に依存する。アニールが約２００℃で行われると、正孔及び水素関連錯体の分布は基本的に不変のままである。しかし、アニール温度が上がった後には、水素関連錯体の密度が急速に低下し、特にアニール温度が４５０℃を超えると、水素関連錯体の量は半分近く減少する。結果として、コレクタ内のより少ない正孔としか水素関連錯体が再結合しない。これは、大きいリーク電流を生じさせる。
理解され得ることには、Ｐ原子がフィールドストップ層に深く注入されるとき、通常、高いアニール温度が必要とされる。しかしながら、Ｐを注入することによってフィールドストップ層が形成されるＩＧＢＴでは、高いアニール温度は、Ｎ型基板の前面上のＭＯＳＦＥＴ構造を破壊する。Ｈ＋を注入することによってフィールドストップ層が形成されるＩＧＢＴでは、高いアニール温度は、Ｈ＋の注入によって導入された有益な欠陥を減少させ、リーク電流を増加させる。
この出願のこの実施形態にて提供される、Ｈ及びＰの両方を注入することによってフィールドストップ層が形成されるＩＧＢＴによれば、Ｐの注入深さは浅く、非常に高いアニール温度は必要とされない。従って、Ｎ型基板の前面上のＭＯＳＦＥＴ構造がダメージを受けることを防ぐことができる。さらに、Ｈ＋を注入することによって導入される多量の有益な欠陥が減少することを回避することができ、ＩＧＢＴのコレクタ－エミッタ間リーク電流を減少させることができる。
図６Ａ－図６Ｄは、この出願の一実施形態に従った、異なる温度で複数のＩＧＢＴのリーク電流がコレクタ－エミッタ間電圧とともに変化することの概略説明図である。図６Ａ、図６Ｂ、図６Ｃ、及び図６Ｄでは、Ｈを注入することによってフィールドストップ層が形成されるＩＧＢＴと、この出願のこの実施形態にて提供されるＨ及びリン（Ｐ）の両方を注入することによってフィールドストップ層が形成されるＩＧＢＴとについて、それらがターンオフ状態にあるときのこれら２つのＩＧＢＴのリーク電流ＩＣＥＳの、異なる温度での、コレクタ－エミッタ間電圧ＶＣＥに伴う変化を比較している。“２５ Ｈ注入サンプル１”及び“２５ Ｈ注入サンプル２”における“２５”は試験温度を意味し、“Ｈ注入サンプル１”及び“Ｈ注入サンプル２”は、Ｈを注入することによってフィールドストップ層が形成されるＩＧＢＴの２つのサンプルであり、“Ｈ＋Ｐ注入サンプル１”及び“Ｈ＋Ｐ注入サンプル２”は、この出願にて提供されるＨ及びリン（Ｐ）の両方を注入することによってフィールドストップ層が形成されるＩＧＢＴの２つのサンプル、すなわち、図１又は図２に示した半導体デバイスの２つのサンプルである。図６Ａ－図６Ｄは、それぞれ、２５℃、１２５℃、１５０℃、及び１７５℃の試験温度での、ターンオフ状態にある４つのサンプルのＩＣＥＳ－ＶＣＥカーブを示している。

図６Ａから見て取れることには、常温２５℃では、Ｈを注入することによってフィールドストップ層が形成されるＩＧＢＴのリーク電流は、Ｈ及びリン（Ｐ）を注入することによってフィールドストップ層が形成されるＩＧＢＴのリーク電流と基本的に同じである。図６Ｂ－図６Ｄから見て取れることには、１２５℃、１５０℃、及び１７５℃では、Ｈ及びＰを注入することによってフィールドストップ層が形成されるＩＧＢＴのリーク電流の方が、Ｈを注入することによってフィールドストップ層が形成されるＩＧＢＴのリーク電流よりも小さい。加えて、温度が上昇するにつれて、又は電圧が上昇するにつれて、Ｈ注入サンプルとＨ＋Ｐ注入サンプルとの間の測定リーク電流の差がますます大きくなる。分かることには、この出願のこの実施形態にて製造される、Ｈ及びＰの両方を注入することによってフィールドストップ層が形成されるＩＧＢＴによれば、Ｈを注入することによってフィールドストップ層が形成されるＩＧＢＴの大きいリーク電流という問題を大いに軽減することができる。
スイッチングデバイスとして、ＩＧＢＴは、例えば周波数変換、変換、変相、整流、逆変換、及び電圧／電流のスイッチングオンなどの機能を実装するエネルギー変換及び伝送回路に使用される。適用プロセスにおいて、ＩＧＢＴデバイスは、例えば、ＩＧＢＴディスクリートデバイス、ＩＧＢＴモジュール、及びインテリジェントパワーモジュール（intelligent power module、ＩＰＭ）といった、パワーモジュールとして封入され得る。ＩＧＢＴディスクリートデバイスは、単一チューブのＩＧＢＴであってもよいし、単一チューブのＩＧＢＴと逆並列ダイオードとを含むデバイスであってもよい。ＩＧＢＴモジュールは、絶縁を介して複数のＩＧＢＴチップ及びダイオードチップをＤＢＣ基板に組み立て、そして、封入を行うことによって得られる。ＩＰＭは、例えばＩＧＢＴなどのパワーデバイスを、例えば駆動回路、過電圧・過電流保護回路、温度監視・過熱保護回路などの周辺回路と一体化した“複合”デバイスである。
ＩＧＢＴは、例えば、インバータ回路（inverter circuit）、整流回路（rectifier）、又はコンバータ回路といった、例えば周波数変換、変換、変相、整流、逆変換、及び電圧／電流のスイッチングオンなどの機能を実装する電力変換回路において使用され得る。以下、これらの回路及びその適用シナリオを別々に説明する。
（１）インバータ回路は、直流電気エネルギーを定周波数・定電圧交流電力又は周波数変調・電圧調整交流電力に変換する回路であり、通常、インバータブリッジ、論理制御回路、フィルタ回路、及びこれらに類するものを含む。前述のＩＧＢＴデバイスは、インバータブリッジのスイッチングデバイスとして使用される。この出願にて提供される半導体デバイスをスイッチングデバイスとして使用するインバータ回路は、電源が直流電源であり且つ交流負荷に電力を供給する必要があるシナリオに適用され得る。例えば、電気自動車のバッテリが交流モータに電力を供給するとき、インバータ回路を用いて電気エネルギーを変換する必要がある。他の一例では、太陽電池によって生成された電力を交流送電網に供給する前に、インバータ回路を用いて電気エネルギーを変換する必要がある。
（２）整流回路は、交流電気エネルギーを直流電気エネルギーに変換する回路であり、通常、主回路、フィルタ、及びコンバータを含む。主回路は、整流ダイオードと、この出願にて提供されるＩＧＢＴデバイスとを含み得る。フィルタは、主回路と負荷との間に接続され、脈動する直流電圧内の交流成分をフィルタリング除去するように構成される。コンバータを配置すべきかどうかは、具体的なケースに依存する。コンバータは、交流入力電圧と直流出力電圧とのマッチングを実行するとともに、交流送電網を整流回路から電気絶縁するように構成される。この出願にて提供される半導体デバイスをスイッチングデバイスとして使用する整流回路は、交流電力を直流電力に変換する必要があるシナリオに適用され得る。例えば、電気自動車がバッテリを充電するとき、充電パイル、又は整流回路を含む充電器を用いて、交流電力が、電気自動車によって必要とされる直流電力であって、ある定格電圧を持つ直流電力へと変換され得る。
（３）コンバータ回路は、ブーストコンバータ（Boost Converter）又はバックコンバータ回路（Buck Converter）とし得る。
ブーストコンバータは昇圧コンバータとも呼ばれ、電圧を上げることができる直流－直流変換器であり、ブーストコンバータの出力（負荷）電圧は入力（電源）電圧よりも高い。ブーストコンバータは、主に、少なくとも１つのダイオードと、少なくとも１つのトランジスタと、少なくとも１つのエネルギー蓄積素子（インダクタ）とを含む。この出願にて提供されるＩＧＢＴデバイスはトランジスタとして使用されることができる。
バックコンバータは降圧コンバータとも呼ばれ、電圧を下げることができる直流－直流変換器であり、バックコンバータの出力（負荷）電圧は入力（電源）電圧より低いが、バックコンバータの出力電流は入力電流より大きい。バックコンバータは、主に、少なくとも１つのダイオードと、少なくとも１つのトランジスタと、及び少なくとも１つのエネルギー蓄積素子（キャパシタ、インダクタ、又は両方）を含む。オプションで、電圧リップルを低減させるために、出力端及び入力端に更に、主にキャパシタを含むフィルタが付加され得る。この出願にて提供されるＩＧＢＴデバイスはトランジスタとして使用されることができる。
例えば、ソーラーパネルの電圧は、時間又は天候変化によって絶えず変化する。全てのソーラーパネルが定格電力を出力することを確保するため、インバータ回路に入力される電圧をレギュレートして、太陽電池から放出される電気エネルギーが交流送電網に供給されるように、太陽電池インバータにブーストコンバータが付加される。
前述の回路は限定を課すものではない。この出願にて提供されてスイッチングデバイスとして使用される半導体デバイスは、例えば直流ブースト回路又は直流バック回路といった、パワー半導体デバイスを必要とする他の回路に適用されてもよい。これは、ここで限定されることではない。
本発明の実施形態にて使用されている技術用語は、単に特定の実施形態を説明するために使用されており、本発明を限定することを意図していない。この明細書において、単数形の“一”、“この”及び“その”は、文脈において別段の明確な規定がない限り、複数形を同時に含むことを意図している。また、この明細書で使用される“含む”及び／又は“含有する”という用語は、機構、全体、工程、操作、要素及び／又はコンポーネントの存在を指すが、１つ以上の他の機構、全体、工程、操作、要素及び／又はコンポーネントの存在又は追加を除外するものではない。
添付の請求項において、全ての装置若しくは工程及び機能要素の対応する構造、材料、作用、及び等価形態（もしあれば）は、他の明示的に要求される要素を参照して機能を実行するのに使用される任意の構造、材料、又は作用を含むことが意図される。本発明の説明は、実施形態及び説明の目的のために与えられており、網羅的であることや本発明を開示形態に限定することを意図するものではない。

Claims (15)

  1. Ｐ型コレクタ層、Ｎ型ドリフト層、前記Ｐ型コレクタ層と前記Ｎ型ドリフト層との間のフィールドストップ層を有する半導体デバイスであって、前記フィールドストップ層は、前記Ｎ型ドリフト層の表面上に続けて配置された第１のドープ領域及び第２のドープ領域を有し、前記第２のドープ領域内の不純物の粒径が、前記第１のドープ領域内の不純物の粒径より大きく、且つ前記第１のドープ領域及び前記第２のドープ領域の両方のドーピング密度が、前記Ｎ型ドリフト層のドーピング密度より高く、
    前記第２のドープ領域の厚さは２マイクロメートルから１０マイクロメートルであり、
    前記第２のドープ領域は、第１及び第２のサブレイヤを有し、前記第１のサブレイヤは前記第１のドープ領域に接し、前記第２のサブレイヤは前記Ｐ型コレクタ層に接し、前記第１のサブレイヤのドーピング密度の方が前記第２のサブレイヤのドーピング密度より低い、
    半導体デバイス。
  2. 前記第１のドープ領域内の前記不純物は水素イオン又はヘリウムイオンであり、前記第２のドープ領域内の前記不純物はリン原子又は砒素原子である、請求項１に記載の半導体デバイス。
  3. 前記第１のドープ領域の厚さは前記第２のドープ領域の前記厚さより大きい、請求項１に記載の半導体デバイス。
  4. 前記第１のドープ領域の前記厚さは５マイクロメートルから５０マイクロメートルである、請求項３に記載の半導体デバイス。
  5. 前記第１のドープ領域の前記ドーピング密度は、前記Ｐ型コレクタ層から離れる方向に実質的に低下する、請求項１乃至４のいずれか一項に記載の半導体デバイス。
  6. 前記フィールドストップ層とは反対側を向いた前記Ｎ型ドリフト層の表面上に配置されたＰ型ベース層と、
    前記Ｎ型ドリフト層とは反対側を向いた前記Ｐ型ベース層の表面上に配置されたＮ型エミッタ層と、
    酸化物層を用いて前記Ｐ型ベース層に接続されたゲートと、
    を更に有する請求項１乃至５のいずれか一項に記載の半導体デバイス。
  7. 前記ゲートは、前記Ｎ型エミッタ層及び前記Ｐ型ベース層を通り抜けている、又は
    前記ゲートは、前記Ｎ型ドリフト層とは反対側を向いた前記Ｐ型ベース層の表面上に配置されている、
    請求項６に記載の半導体デバイス。
  8. 請求項１乃至７のいずれか一項に記載の半導体デバイスを少なくとも１つ有するパワーモジュール。
  9. 請求項１乃至７のいずれか一項に記載の半導体デバイスを少なくとも１つ有する電力変換回路。
  10. 半導体デバイスを製造する方法であって、
    互いに反対側にある第１表面及び第２表面を有するＮ型基板を用意し、
    前記第１表面上にＰ型ベース層、Ｎ型エミッタ層、酸化物層、及びゲートを形成し、前記Ｐ型ベース層は、前記Ｎ型基板の前記第１表面上に配置され、前記Ｎ型エミッタ層は、前記Ｎ型基板とは反対側を向いた前記Ｐ型ベース層の表面上に配置され、前記ゲートは、前記酸化物層を用いて前記Ｐ型ベース層に接続され、
    前記第２表面に第１の不純物粒子及び第２の不純物粒子を注入し、前記第１の不純物粒子の粒径は前記第２の不純物粒子の粒径より小さく、且つ前記第１の不純物粒子の注入深さは前記第２の不純物粒子の注入深さより大きく、
    前記第２表面上にＰ型コレクタ層を形成する、
    ことを有し、
    前記第２の不純物粒子の前記注入深さは２マイクロメートルから１０マイクロメートルであり、
    前記第２表面に第１の不純物粒子及び第２の不純物粒子を前記注入することは、
    第１の注入エネルギーを用いて前記第２表面に前記第１の不純物粒子を注入して、第１のドープ領域を形成することと、
    第２の注入エネルギーを用いて前記第２表面に前記第２の不純物粒子を注入して、第２のドープ領域を形成することと、
    を有し、
    前記第１の注入エネルギー及び前記第２の注入エネルギーは、前記第１の不純物粒子の前記注入深さが前記第２の不純物粒子の前記注入深さより大きくなることを可能にし、
    第２の注入エネルギーを用いて前記第２表面に前記第２の不純物粒子を注入することは、
    前記第２のドープ領域が第１及び第２のサブレイヤを有し、前記第１のサブレイヤが前記第１のドープ領域に接し、前記第２のサブレイヤが前記Ｐ型コレクタ層に接し、前記第１のサブレイヤのドーピング密度の方が前記第２のサブレイヤのドーピング密度より低くなるように、前記第２の注入エネルギーが高いほど、前記第２の不純物粒子の注入密度を低くする、
    ことを有する、
    方法。
  11. 第１のドープ領域内の不純物は水素イオン又はヘリウムイオンであり、第２のドープ領域内の不純物はリン原子又は砒素原子である、請求項１０に記載の方法。
  12. 前記第１の不純物粒子の前記注入深さは５マイクロメートルから５０マイクロメートルである、請求項１０又は１１に記載の方法。
  13. 第１の注入エネルギーを用いて前記第２表面に前記第１の不純物粒子を前記注入することは、
    前記第１の注入エネルギーが高いほど、前記第１の不純物粒子の注入密度を低くする、
    ことを有する、請求項１０乃至１２のいずれか一項に記載の方法。
  14. 前記第２表面に第１の不純物粒子及び第２の不純物粒子を前記注入した後に、当該方法は更に、
    前記第１の不純物粒子及び前記第２の不純物粒子が注入された前記Ｎ型基板をアニールする、
    ことを有する、請求項１０乃至１３のいずれか一項に記載の方法。
  15. 前記アニールの最高温度は２００℃から５００℃である、請求項１４に記載の方法。
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