JP7459409B2

JP7459409B2 - 信号発生回路、制御回路、記憶媒体および信号発生方法

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Publication number: JP7459409B2
Application number: JP2024501260A
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Inventors: 道也早馬; 修平山口
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Filing date: 2022-03-30
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Description

本開示は、量子化器を有する信号発生回路、制御回路、記憶媒体および信号発生方法に関する。

近年、デルタシグマＤＡＣ（Digital Analog Converter）を用いてＦＰＧＡ（Field Programmable Gate Array）から直接ＲＦ（Radio Frequency）信号を出力するダイレクトデジタルＲＦと呼ばれる手法が検討されている。ダイレクトデジタルＲＦは、出力回路としてＦＰＧＡに内蔵されている高速シリアル出力回路を多く用いるが、１ｂｉｔ量子化器から発生する量子化雑音、および高速シリアル出力回路の出力クロックに起因する位相雑音によってＳＮＲ（Signal to Noise Ratio）が劣化する。ＳＮＲを改善する手法としては、デルタシグマＤＡＣ自体のフィルタ次数を上げる手法、デルタシグマＤＡＣの量子化器に多ビットの量子化器を用いる手法、ＭＡＳＨ（Multi stAge noise SHaping）型のデルタシグマ変換回路を用いる手法などがある。また、ＳＮＲを改善する手法として、特許文献１には、同一入力で異なる系列のデルタシグマ出力を合成する手法が開示されている。

欧州特許出願公開第２５０６４２６号明細書

デルタシグマＤＡＣをＦＰＧＡで実装する際の制約には、回路規模、および量子化ビット数の２つがある。回路規模は、ＦＰＧＡの容量によって制約を受ける。また、量子化ビット数は、内蔵する高速シリアル出力回路の出力可能な多値数によって制約を受ける。特に汎用のＦＰＧＡに内蔵されている高速シリアル出力回路の多値数は最大でも２ｂｉｔ程度であるため、量子化器の多ビット化によるＳＮＲの改善には限界がある。デルタシグマＤＡＣ自体のフィルタ次数を上げる方法は、量子化雑音の低減には効果があるが、位相雑音の影響を低減することはできない。また、デルタシグマＤＡＣ自体のフィルタ次数を上げる方法は、デルタシグマ変換回路自体の安定性が低下するほか、乗算器の増加による回路規模の増加が問題となる。

ＭＡＳＨ型のデルタシグマ変換回路を用いる方法も、量子化雑音の低減には効果があるが、位相雑音の影響を低減することはできない。さらに、ＭＡＳＨ型のデルタシグマ変換回路は、最終段の出力が多値化されるため、ＦＰＧＡ内蔵の高速シリアル出力回路で実装する上での制約が大きい。例えば、１－１ＭＡＳＨ型のデルタシグマ変換回路は、出力直前の加算器の回路部分をアナログ合波回路で代替することで、高速シリアル出力回路に必要とされる多値数を３程度に抑えることができる。しかしながら、１－１－１ＭＡＳＨ型のデルタシグマ変換回路は、前述のアナログ合波回路で代替する手法を用いたとしても、高速シリアル出力回路に必要とされる多値数が５となり、汎用のＦＰＧＡでの実装が困難である。

特許文献１に記載の手法は、初期値の異なるデルタシグマ変換回路は入力信号が同じであっても異なる信号系列を出力するという特性を利用し、異なる初期値を与えたデルタシグマ変換回路の出力を外部で合成することによって、量子化雑音および位相雑音の両方を低減することが可能である。しかしながら、異なる系列のデルタシグマＤＡＣの出力を得るためにデルタシグマ変換回路を複数用意する必要があり、回路規模が大きくなってしまう、という問題があった。

本開示は、上記に鑑みてなされたものであって、多値数および回路規模の増加を抑制しつつ、デルタシグマ信号出力の量子化雑音および位相雑音による信号劣化を抑制可能な信号発生回路を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本開示の信号発生回路は、第１の量子化器の出力信号と第１の入力信号量子化回路への第１の入力信号との差分を第１のフィルタへの入力信号とし、第１のフィルタからの出力信号を第１の量子化器への入力信号とする１段目の誤差フィードバック型の第１の入力信号量子化回路と、第１の量子化器への入力信号と第１の量子化器からの出力信号との差分を第２の入力信号として２以上の第２の入力信号量子化回路へ分配する信号分配部と、各々が、第２の量子化器の出力信号と第２の入力信号量子化回路への第２の入力信号との差分を第２のフィルタへの入力信号とし、第２のフィルタからの出力信号を第２の量子化器への入力信号とする２段目の誤差フィードバック型の２以上の第２の入力信号量子化回路と、を備える。信号発生回路は、第１の入力信号量子化回路からの第１の出力信号と２以上の第２の入力信号量子化回路からの第２の出力信号とを合成して出力することを特徴とする。

本開示に係る信号発生回路は、多値数および回路規模の増加を抑制しつつ、デルタシグマ信号出力の量子化雑音および位相雑音による信号劣化を抑制できる、という効果を奏する。

実施の形態１に係る信号発生回路の構成例を示す図実施の形態１に係る信号発生回路のループフィルタの構成例を示す図実施の形態１に係る信号発生回路の高速シリアル出力回路の構成例を示す図実施の形態１に係る信号発生回路のアナログ合波回路の構成例を示す図実施の形態１に係る信号発生回路の初期値制御部の動作を示すフローチャート実施の形態１に係る信号発生回路の動作を示すフローチャート実施の形態１に係る信号発生回路を実現する処理回路をプロセッサおよびメモリで実現する場合の処理回路の構成例を示す図実施の形態１に係る信号発生回路を実現する処理回路を専用のハードウェアで構成する場合の処理回路の例を示す図実施の形態２に係る信号発生回路の構成例を示す図

以下に、本開示の実施の形態に係る信号発生回路、制御回路、記憶媒体および信号発生方法を図面に基づいて詳細に説明する。

実施の形態１．
図１は、実施の形態１に係る信号発生回路１の構成例を示す図である。信号発生回路１は、送信信号生成部２と、入力信号量子化回路３－１～３－Ｎと、信号分配部５と、初期値制御部６と、アナログ合波回路７と、を備える。入力信号量子化回路３－１～３－Ｎは、ＭＡＳＨ型のデルタシグマ変換回路である。デルタシグマ変換回路は、デルタシグマ変調回路とも言う。なお、Ｎは３以上の正の整数とする。

入力信号量子化回路３－１は、減算器１２－１と、ループフィルタ１３－１と、量子化器１４－１と、高速シリアル出力回路１６－１と、帰還経路１７－１と、を備える。入力信号量子化回路３－２は、ゲイン部１１－２と、減算器１２－２と、ループフィルタ１３－２と、量子化器１４－２と、結合フィルタ１５－２と、高速シリアル出力回路１６－２と、帰還経路１７－２と、を備える。以降も同様に、入力信号量子化回路３－Ｎは、ゲイン部１１－Ｎと、減算器１２－Ｎと、ループフィルタ１３－Ｎと、量子化器１４－Ｎと、結合フィルタ１５－Ｎと、高速シリアル出力回路１６－Ｎと、帰還経路１７－Ｎと、を備える。なお、入力信号量子化回路３－２～３－Ｎによって、入力信号量子化回路群４を構成している。信号発生回路１において、入力信号量子化回路３－１は１段目の入力信号量子化回路であり、入力信号量子化回路３－２～３－Ｎ、すなわち入力信号量子化回路群４は２段目の入力信号量子化回路である。Ｎは３以上の正の整数のため、２段目の入力信号量子化回路である入力信号量子化回路群４は、２以上の入力信号量子化回路３を有する。

以降の説明において、入力信号量子化回路３－１を第１の入力信号量子化回路と称し、ループフィルタ１３－１を第１のフィルタと称し、量子化器１４－１を第１の量子化器と称し、高速シリアル出力回路１６－１を第１の高速シリアル出力回路と称し、入力信号量子化回路３－１への入力信号を第１の入力信号と称し、入力信号量子化回路３－１からの出力信号を第１の出力信号と称することがある。また、入力信号量子化回路３－２～３－Ｎを第２の入力信号量子化回路と称し、ループフィルタ１３－２～１３－Ｎを第２のフィルタと称し、量子化器１４－２～１４－Ｎを第２の量子化器と称し、高速シリアル出力回路１６－２～１６－Ｎを第２の高速シリアル出力回路と称し、入力信号量子化回路３－２～３－Ｎへの入力信号を第２の入力信号と称し、入力信号量子化回路３－２～３－Ｎからの出力信号を第２の出力信号と称することがある。

また、以降の説明において、入力信号量子化回路３－１～３－Ｎを区別しない場合は入力信号量子化回路３と称し、ゲイン部１１－２～１１－Ｎを区別しない場合はゲイン部１１と称し、減算器１２－１～１２－Ｎを区別しない場合は減算器１２と称し、ループフィルタ１３－１～１３－Ｎを区別しない場合はループフィルタ１３と称し、量子化器１４－１～１４－Ｎを区別しない場合は量子化器１４と称し、結合フィルタ１５－２～１５－Ｎを区別しない場合は結合フィルタ１５と称し、高速シリアル出力回路１６－１～１６－Ｎを区別しない場合は高速シリアル出力回路１６と称し、帰還経路１７－１～１７－Ｎを区別しない場合は帰還経路１７と称することがある。すなわち、信号発生回路１は、Ｎ－１個のゲイン部１１と、Ｎ個の減算器１２と、Ｎ個のループフィルタ１３と、Ｎ個の量子化器１４と、Ｎ－１個の結合フィルタ１５と、Ｎ個の高速シリアル出力回路１６と、Ｎ個の帰還経路１７と、を有する。

送信信号生成部２は、送信信号ｘ（ｚ）を生成して入力信号量子化回路３－１に出力する。

入力信号量子化回路３－１において、減算器１２－１は、送信信号ｘ（ｚ）と、量子化器１４－１からの出力信号である帰還経路１７－１からの信号との差分をとって、すなわち、送信信号ｘ（ｚ）から帰還経路１７－１の信号を減算し、ループフィルタ１３－１に出力する。

ループフィルタ１３－１は、一般的には、図２に示すようなＦＩＲ（Finite Impulse Response）フィルタおよびＩＩＲ（Infinite Impulse Response）フィルタの組み合わせによって構成される。図２は、実施の形態１に係る信号発生回路１のループフィルタ１３の構成例を示す図である。ループフィルタ１３は、ＦＩＲフィルタ１３１と、ＩＩＲフィルタ１３２と、減算器１３３と、を備える。ループフィルタ１３は、ＦＩＲフィルタ１３１によって減算器１２からの出力信号をフィルタリングする。ループフィルタ１３は、減算器１３３によって、ＦＩＲフィルタ１３１からの出力信号とＩＩＲフィルタ１３２からの出力信号との差分をとって出力する。また、ループフィルタ１３は、ループフィルタ１３からの出力信号を分岐した信号を、ＩＩＲフィルタ１３２でフィルタリングする。ループフィルタ１３－１からの出力信号は、量子化器１４－１によって量子化され、高速シリアル出力回路１６－１から出力されるとともに、帰還経路１７－１を経由して減算器１２－１において入力信号との差分をとるために用いられる。

量子化器１４－１は、ループフィルタ１３－１からの出力信号の大きさに応じた値を出力する。例えば、量子化器１４－１は、ループフィルタ１３－１からの出力信号の値が０以上の場合は１を出力し、ループフィルタ１３－１からの出力信号の値が０未満の場合は－１を出力する。図１では、量子化器１４－１から出力される信号をｙ_１（ｚ）として表している。

高速シリアル出力回路１６－１は、前段に接続されている量子化器１４－１と同じ量子化ビット数を持つ出力回路を用いて、量子化器１４－１からの出力信号の値に応じた値を出力する。

一般的なＭＡＳＨ型のデルタシグマ変換回路は、１段目のデルタシグマ変換回路の量子化誤差、すなわち量子化器の入力値と出力値との差分を２段目以降のデルタシグマ変換回路によってキャンセルすることで、量子化雑音を低減している。これに対して、本実施の形態の信号発生回路１は、ＭＡＳＨ型のデルタシグマ変換回路である１段目の入力信号量子化回路３－１の量子化誤差を、並列に接続された２段目のＮ－１個のデルタシグマ変換回路である入力信号量子化回路３－２～３－Ｎに分配して出力する。信号発生回路１は、１段目のデルタシグマ変換回路である入力信号量子化回路３－１からの出力信号、および２段目のＮ－１個のデルタシグマ変換回路である入力信号量子化回路３－２～３－Ｎからの出力信号を、ＦＰＧＡ外部のアナログ合波回路７で合成することによって、量子化雑音を低減する。なお、図１に示すように、信号発生回路１において、アナログ合波回路７以外の構成についてはＦＰＧＡによって実装されることを想定しているが、信号発生回路１の構成は図１の例に限定されない。

信号分配部５は、減算器５１を備える。減算器５１は、入力信号量子化回路３－１のループフィルタ１３－１からの出力信号と、入力信号量子化回路３－１の量子化器１４－１からの出力信号である帰還経路１７－１からの信号との差分をとる、すなわちループフィルタ１３－１の出力信号から帰還経路１７－１の信号を減算する。信号分配部５は、減算器５１で得られた差分を、１段目の入力信号量子化回路３－１の量子化誤差として入力信号量子化回路３－２～３－Ｎに分配する。このように、信号分配部５は、量子化器１４－１への入力信号と量子化器１４－１からの出力信号との差分を第２の入力信号として入力信号量子化回路３－２～３－Ｎへ分配する。

ｎ番目のデルタシグマ変換回路である入力信号量子化回路３－ｎにおいて、ゲイン部１１－ｎは、分配された１段目の入力信号量子化回路３－１の量子化誤差に対してゲイン＃ｎを乗算する。なお、ｎは２～Ｎの正の整数とする。

減算器１２－ｎは、ゲイン部１１－ｎからの出力信号と、量子化器１４－ｎからの出力信号である帰還経路１７－ｎからの信号との差分をとって、すなわち、ゲイン部１１－ｎからの出力信号から帰還経路１７－ｎの信号を減算し、ループフィルタ１３－ｎに出力する。

ループフィルタ１３－ｎの構成は、前述のループフィルタ１３－１の構成と同様である。ループフィルタ１３－ｎからの出力信号は、量子化器１４－ｎによって量子化され、結合フィルタ１５－ｎを経由して高速シリアル出力回路１６－ｎから出力されるとともに、帰還経路１７－ｎを経由して減算器１２－ｎにおいてゲイン部１１－ｎからの出力信号との差分をとるために用いられる。

量子化器１４－ｎは、ループフィルタ１３－ｎからの出力信号の大きさに応じた値を出力する。例えば、量子化器１４－ｎは、ループフィルタ１３－ｎからの出力信号の値が０以上の場合は１を出力し、ループフィルタ１３－ｎからの出力信号の値が０未満の場合は－１を出力する。

結合フィルタ１５－ｎは、１段目の入力信号量子化回路３－１の量子化誤差をキャンセルするために設定される固有のフィルタであり、ＦＩＲフィルタ、またはＩＩＲフィルタ、またはＦＩＲフィルタおよびＩＩＲフィルタの組み合わせとして実装される。結合フィルタ１５－ｎは、量子化器１４－ｎからの出力信号に対してフィルタ処理を行い、高速シリアル出力回路１６－ｎに出力する。図１では、結合フィルタ１５－２～１５－Ｎから出力される信号をｙ_２（ｚ）～ｙ_Ｎ（ｚ）として表している。

高速シリアル出力回路１６－ｎは、結合フィルタ１５－ｎの前段に接続されている量子化器１４－ｎと同じ量子化ビット数を持つ出力回路を用いる。

なお、ループフィルタ１３－１～１３－Ｎおよび結合フィルタ１５－２～１５－Ｎに設定されるフィルタ特性の組み合わせの代表例としては、式（１）および式（２）の組み合わせが存在する。式（１）はループフィルタ１３－１～１３－Ｎのフィルタ特性に対応するものであり、式（２）は結合フィルタ１５－２～１５－Ｎのフィルタ特性に対応するものである。なお、ｚ^－１は、一般的な遅延素子などで使用される係数である。

ｚ^－１／（１－ｚ^－１） …（１）

１－ｚ^－１ …（２）

このように、２以上の入力信号量子化回路３－２～３－Ｎが有するループフィルタ１３－２～１３－Ｎの初期値を、ループフィルタ１３－２～１３－Ｎごとに異なる値とする。

また、ゲイン部１１－２～１１－Ｎに設定されるゲインについては、ゲイン部１１－２～１１－Ｎに設定されるゲイン、すなわち係数の合計値が１となるような値として、全てを１／（Ｎ－１）に設定することが考えられる。このように、２以上の入力信号量子化回路３－２～３－Ｎは、各々が、入力信号に異なる係数を乗算し、量子化器１４の出力信号と係数を乗算後の入力信号との差分をループフィルタ１３への入力信号とする。また、２以上の入力信号量子化回路３－２～３－Ｎで入力信号に乗算される２以上の係数の総和を１とする。

また、量子化器１４－１～１４－Ｎとして１ｂｉｔ量子化器を用い、ループフィルタ１３－１～１３－Ｎおよび結合フィルタ１５－２～１５－Ｎのフィルタ特性の組み合わせとして式（１）および式（２）の関係を用いた場合、結合フィルタ１５－２～１５－Ｎの出力は、－２，０，２の３値をとる。このため、高速シリアル出力回路１６－２～１６－Ｎは、３値の出力が可能な高速シリアル出力回路を用いる必要がある。３値の出力が可能な高速シリアル出力回路１６－２～１６－Ｎとしては、図３に示すような構成が考えられる。図３は、実施の形態１に係る信号発生回路１の高速シリアル出力回路１６の構成例を示す図である。高速シリアル出力回路１６は、エンコーダ１６１と、高速シリアル出力回路１６２，１６３と、アナログ合波回路１６４と、を備える。

高速シリアル出力回路１６は、２つの高速シリアル出力回路１６２，１６３の出力信号をアナログ合波回路１６４で合成することによって、３値の出力を実現できる。この場合、エンコーダ１６１は、入力値が２の場合、高速シリアル出力回路１６２，１６３から同時に１が出力され、入力値が－２の場合、高速シリアル出力回路１６２，１６３から同時に－１が出力されるように制御する。また、エンコーダ１６１は、入力値が０の場合、高速シリアル出力回路１６２，１６３から逆の値、すなわち高速シリアル出力回路１６２から１が出力され、かつ高速シリアル出力回路１６３から－１が出力され、または高速シリアル出力回路１６２から－１が出力され、かつ高速シリアル出力回路１６３から１が出力されるように制御する。このように、高速シリアル出力回路１６－１は、２以上の高速シリアル出力回路を用いることで多値出力を可能とする。また、高速シリアル出力回路１６－２～１６－Ｎは、各々が、２以上の高速シリアル出力回路を用いることで多値出力を可能とする。

アナログ合波回路７は、高速シリアル出力回路１６－１～１６－Ｎから出力された信号を、アナログ的に合波して出力する。図４は、実施の形態１に係る信号発生回路１のアナログ合波回路７の構成例を示す図である。アナログ合波回路７は、電力分配回路７１～７７を備える。電力分配回路７１～７７は、例えば、抵抗式のパワーコンバイナ、ウィルキンソンディバイダなどの電力を一定の比率で合成可能な回路素子である。なお、アナログ合波回路７は、図３に示す３値の出力の高速シリアル出力回路１６に含まれるアナログ合波回路１６４の役割も含まれるように構成されてもよい。

図５は、実施の形態１に係る信号発生回路１の初期値制御部６の動作を示すフローチャートである。初期値制御部６は、信号発生回路１が動作を開始するタイミングで、ループフィルタ１３－２～１３－Ｎ内部のＦＩＲフィルタ１３１およびＩＩＲフィルタ１３２の初期値をランダムに設定する（ステップＳ１０１）。初期値制御部６による設定後、信号発生回路１は、送信信号生成部２から送信信号ｘ（ｚ）を出力し、送信信号ｘ（ｚ）に対する変換処理を開始する。

図６は、実施の形態１に係る信号発生回路１の動作を示すフローチャートである。信号発生回路１において、１段目の入力信号量子化回路３－１は、送信信号生成部２から送信信号ｘ（ｚ）が入力されると、減算器１２－１、ループフィルタ１３－１、量子化器１４－１、および高速シリアル出力回路１６－１によって第１の量子化処理を行い（ステップＳ２０１）、高速シリアル出力回路１６－１からの出力信号をアナログ合波回路７に出力するとともに、量子化器１４－１への入力信号および量子化器１４－１からの出力信号を信号分配部５に出力する。信号分配部５は、量子化器１４－１への入力信号と量子化器１４－１からの出力信号との差分を演算する（ステップＳ２０２）。信号分配部５は、演算により求めた差分を入力信号として、２段目の入力信号量子化回路３－２～３－Ｎへ分配する（ステップＳ２０３）。２段目の入力信号量子化回路３－２～３－Ｎは、各々、信号分配部５から入力信号が入力されると、ゲイン部１１、減算器１２、ループフィルタ１３、量子化器１４、結合フィルタ１５、および高速シリアル出力回路１６によって第２の量子化処理を行い（ステップＳ２０４）、高速シリアル出力回路１６からの出力信号をアナログ合波回路７に出力する。アナログ合波回路７は、入力信号量子化回路３－１～３－Ｎからの出力信号を合成して（ステップＳ２０５）、出力する。

このように、１段目の誤差フィードバック型の入力信号量子化回路３－１は、量子化器１４－１の出力信号と入力信号量子化回路３－１への第１の入力信号との差分をループフィルタ１３－１への入力信号とし、ループフィルタ１３－１からの出力信号を量子化器１４－１への入力信号とする。入力信号量子化回路３－１は高速シリアル出力回路１６－１を用いて出力信号を出力する。また、２段目の誤差フィードバック型の２以上の入力信号量子化回路３－２～３－Ｎは、各々が、量子化器１４の出力信号と入力信号量子化回路３への入力信号との差分をループフィルタ１３への入力信号とし、ループフィルタ１３からの出力信号を量子化器１４への入力信号とする。２以上の入力信号量子化回路３－２～３－Ｎは、各々が、高速シリアル出力回路１６を用いて出力信号を出力する。信号発生回路１において、アナログ合波回路７は、入力信号量子化回路３－１からの出力信号と２以上の入力信号量子化回路３－２～３－Ｎからの出力信号とを合成して出力する。

つづいて、信号発生回路１のハードウェア構成について説明する。信号発生回路１において、アナログ合波回路７は、図４に示すようなアナログ回路によって実現される。高速シリアル出力回路１６－１～１６－Ｎは、図３に示すような回路構成であり、前述のように、ＦＰＧＡなどに内蔵される構成である。信号発生回路１において、その他の構成は、処理回路により実現される。処理回路は、メモリに格納されるプログラムを実行するプロセッサおよびメモリであってもよいし、専用のハードウェアであってもよい。処理回路は制御回路とも呼ばれる。

図７は、実施の形態１に係る信号発生回路１を実現する処理回路をプロセッサ９１およびメモリ９２で実現する場合の処理回路９０の構成例を示す図である。なお、図７は、高速シリアル出力回路１６－１～１６－Ｎ、およびアナログ合波回路７を含んでいる。図７に示す処理回路９０は制御回路であり、プロセッサ９１およびメモリ９２を備える。処理回路９０がプロセッサ９１およびメモリ９２で構成される場合、処理回路９０の各機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアまたはファームウェアはプログラムとして記述され、メモリ９２に格納される。処理回路９０では、メモリ９２に記憶されたプログラムをプロセッサ９１が読み出して実行することにより、各機能を実現する。すなわち、処理回路９０は、信号発生回路１の処理が結果的に実行されることになるプログラムを格納するためのメモリ９２を備える。このプログラムは、処理回路９０により実現される各機能を信号発生回路１に実行させるためのプログラムであるともいえる。このプログラムは、プログラムが記憶された記憶媒体により提供されてもよいし、通信媒体など他の手段により提供されてもよい。

上記プログラムは、１段目の誤差フィードバック型の入力信号量子化回路３－１が、量子化器１４－１の出力信号と入力信号量子化回路３－１への入力信号との差分をループフィルタ１３－１への入力信号とし、ループフィルタ１３－１からの出力信号を量子化器１４－１への入力信号とする第１のステップと、信号分配部５が、量子化器１４－１への入力信号と量子化器１４－２からの出力信号との差分を第２の入力信号として２以上の入力信号量子化回路３－２～３－Ｎへ分配する第２のステップと、２段目の誤差フィードバック型の２以上の入力信号量子化回路３－２～３－Ｎが、各々、量子化器１４の出力信号と入力信号量子化回路３への第２の入力信号との差分をループフィルタ１３への入力信号とし、ループフィルタ１３からの出力信号を量子化器１４への入力信号とする第３のステップと、を信号発生回路１に実行さるプログラムであるとも言える。

ここで、プロセッサ９１は、例えば、ＣＰＵ（Central Processing Unit）、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、またはＤＳＰ（Digital Signal Processor）などである。また、メモリ９２は、例えば、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Electrically ＥＰＲＯＭ）などの、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、またはＤＶＤ（Digital Versatile Disc）などが該当する。

図８は、実施の形態１に係る信号発生回路１を実現する処理回路を専用のハードウェアで構成する場合の処理回路９３の例を示す図である。なお、図８は、図７と同様、高速シリアル出力回路１６－１～１６－Ｎ、およびアナログ合波回路７を含んでいる。図８に示す処理回路９３は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ、またはこれらを組み合わせたものが該当する。処理回路については、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。このように、処理回路は、専用のハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって、上述の各機能を実現することができる。

以上説明したように、本実施の形態によれば、信号発生回路１は、２段ＭＡＳＨ型のデルタシグマ変換回路において、１段目を入力信号量子化回路３－１で構成し、２段目を入力信号量子化回路３－２～３－Ｎで並列にして構成し、２段目の入力信号量子化回路３－２～３－Ｎに異なる初期値を与えることで異なる系列のデルタシグマ信号出力を得て、アナログ合波回路７で入力信号量子化回路３－１～３－Ｎからの出力信号を合成することとした。これにより、信号発生回路１は、３段以上のＭＡＳＨ型デルタシグマ変換回路のように出力の多値数を増やすことなく、単純な２段ＭＡＳＨ型デルタシグマ変換回路よりも量子化雑音を抑制することができる。また、信号発生回路１は、２段目のみを並列化するため、特許文献１に記載の手法と比較して、異なる系列のデルタシグマ出力を合成するために必要な回路規模を低減することができる。信号発生回路１は、多値数および回路規模の増加を抑制しつつ、デルタシグマ信号出力の量子化雑音および位相雑音による信号劣化を抑制することができる。

実施の形態２．
実施の形態１では、信号発生回路１は、初期値制御部６を用いてループフィルタ１３－２～１３－Ｎの内部のＦＩＲフィルタ１３１およびＩＩＲフィルタ１３２に初期値を設定していた。実施の形態２では、信号発生回路が初期値制御部６を備えない構成について説明する。

図９は、実施の形態２に係る信号発生回路１ａの構成例を示す図である。信号発生回路１ａは、図１に示す信号発生回路１から初期値制御部６を削除したものである。実施の形態２において、信号発生回路１ａは、ゲイン部１１－２～１１－Ｎに対して予め式（３）に示すようなランダムな値が設定されているものとする。

ΣＧ_ｉ＝１．０ …（３）

なお、式（３）において、Ｇ_ｉはｉ番目のゲインの値を表す。また、式（３）では記載を省略しているが、本来「Σ」の上下に示されるｉの範囲はｉ＝２～Ｎとなる。

入力信号量子化回路３－２～３－Ｎは、前述のようにデルタシグマ変換回路であり、基となる信号波形が同じであっても振幅が異なる場合、相関が低い異なる出力信号列を出力する特性を有する。そのため、信号発生回路１ａは、このような入力信号量子化回路３－２～３－Ｎの特性を利用することで、初期値制御部６を不要としつつ、実施の形態１の信号発生回路１において初期値をランダムに設定した場合の効果と同様の効果を得ることができる。

以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、実施の形態同士を組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

１，１ａ信号発生回路、２送信信号生成部、３－１～３－Ｎ入力信号量子化回路、４入力信号量子化回路群、５信号分配部、６初期値制御部、７，１６４アナログ合波回路、１１－２～１１－Ｎゲイン部、１２－１～１２－Ｎ，５１，１３３減算器、１３－１～１３－Ｎループフィルタ、１４－１～１４－Ｎ量子化器、１５－２～１５－Ｎ結合フィルタ、１６－１～１６－Ｎ，１６２，１６３高速シリアル出力回路、１７－１～１７－Ｎ帰還経路、７１～７７電力分配回路、１３１ＦＩＲフィルタ、１３２ＩＩＲフィルタ、１６１エンコーダ。

Claims

第１の量子化器の出力信号と第１の入力信号量子化回路への第１の入力信号との差分を第１のフィルタへの入力信号とし、前記第１のフィルタからの出力信号を前記第１の量子化器への入力信号とする１段目の誤差フィードバック型の前記第１の入力信号量子化回路と、
前記第１の量子化器への入力信号と前記第１の量子化器からの出力信号との差分を第２の入力信号として２以上の第２の入力信号量子化回路へ分配する信号分配部と、
各々が、第２の量子化器の出力信号と前記第２の入力信号量子化回路への前記第２の入力信号との差分を第２のフィルタへの入力信号とし、前記第２のフィルタからの出力信号を前記第２の量子化器への入力信号とする２段目の誤差フィードバック型の２以上の前記第２の入力信号量子化回路と、
を備え、
前記第１の入力信号量子化回路からの第１の出力信号と２以上の前記第２の入力信号量子化回路からの第２の出力信号とを合成して出力することを特徴とする信号発生回路。
前記第１の入力信号量子化回路からの前記第１の出力信号と２以上の前記第２の入力信号量子化回路からの前記第２の出力信号とを合成して出力するアナログ合波回路、
を備えることを特徴とする請求項１に記載の信号発生回路。
前記第１の入力信号量子化回路は、第１の高速シリアル出力回路を用いて前記第１の出力信号を出力し、
２以上の前記第２の入力信号量子化回路は、各々が、第２の高速シリアル出力回路を用いて前記第２の出力信号を出力する、
ことを特徴とする請求項１または２に記載の信号発生回路。
前記第１の高速シリアル出力回路は、２以上の高速シリアル出力回路を用いることで多値出力を可能とし、
前記第２の高速シリアル出力回路は、各々が、２以上の高速シリアル出力回路を用いることで多値出力を可能とする、
ことを特徴とする請求項３に記載の信号発生回路。
２以上の前記第２の入力信号量子化回路が有する前記第２のフィルタの初期値を、前記第２のフィルタごとに異なる値とする、
ことを特徴とする請求項１から４のいずれか１つに記載の信号発生回路。
２以上の前記第２の入力信号量子化回路は、各々が、前記第２の入力信号に異なる係数を乗算し、前記第２の量子化器の出力信号と前記係数を乗算後の前記第２の入力信号との差分を前記第２のフィルタへの入力信号とし、
２以上の前記第２の入力信号量子化回路で前記第２の入力信号に乗算される２以上の前記係数の総和を１とする、
ことを特徴とする請求項１から５のいずれか１つに記載の信号発生回路。
信号発生回路を制御するための制御回路であって、
１段目の誤差フィードバック型の第１の入力信号量子化回路において、第１の量子化器の出力信号と前記第１の入力信号量子化回路への第１の入力信号との差分を第１のフィルタへの入力信号とし、前記第１のフィルタからの出力信号を前記第１の量子化器への入力信号とし、
前記第１の量子化器への入力信号と前記第１の量子化器からの出力信号との差分を第２の入力信号として２以上の第２の入力信号量子化回路へ分配、
２段目の誤差フィードバック型の２以上の前記第２の入力信号量子化回路において、各々、第２の量子化器の出力信号と前記第２の入力信号量子化回路への前記第２の入力信号との差分を第２のフィルタへの入力信号とし、前記第２のフィルタからの出力信号を前記第２の量子化器への入力信号とする、
ことを前記信号発生回路に実施させることを特徴とする制御回路。
信号発生回路を制御するためのプログラムが記憶された記憶媒体であって、
前記プログラムは、
１段目の誤差フィードバック型の第１の入力信号量子化回路において、第１の量子化器の出力信号と前記第１の入力信号量子化回路への第１の入力信号との差分を第１のフィルタへの入力信号とし、前記第１のフィルタからの出力信号を前記第１の量子化器への入力信号とし、
前記第１の量子化器への入力信号と前記第１の量子化器からの出力信号との差分を第２の入力信号として２以上の第２の入力信号量子化回路へ分配、
２段目の誤差フィードバック型の２以上の前記第２の入力信号量子化回路において、各々、第２の量子化器の出力信号と前記第２の入力信号量子化回路への前記第２の入力信号との差分を第２のフィルタへの入力信号とし、前記第２のフィルタからの出力信号を前記第２の量子化器への入力信号とする、
ことを前記信号発生回路に実施させることを特徴とする記憶媒体。
信号発生回路の信号発生方法であって、
１段目の誤差フィードバック型の第１の入力信号量子化回路が、第１の量子化器の出力信号と前記第１の入力信号量子化回路への第１の入力信号との差分を第１のフィルタへの入力信号とし、前記第１のフィルタからの出力信号を前記第１の量子化器への入力信号とする第１のステップと、
信号分配部が、前記第１の量子化器への入力信号と前記第１の量子化器からの出力信号との差分を第２の入力信号として２以上の第２の入力信号量子化回路へ分配する第２のステップと、
２段目の誤差フィードバック型の２以上の前記第２の入力信号量子化回路が、各々、第２の量子化器の出力信号と前記第２の入力信号量子化回路への前記第２の入力信号との差分を第２のフィルタへの入力信号とし、前記第２のフィルタからの出力信号を前記第２の量子化器への入力信号とする第３のステップと、
を含むことを特徴とする信号発生方法。