JP7458935B2 - 計測装置、及び、計測方法 - Google Patents

計測装置、及び、計測方法 Download PDF

Info

Publication number
JP7458935B2
JP7458935B2 JP2020142878A JP2020142878A JP7458935B2 JP 7458935 B2 JP7458935 B2 JP 7458935B2 JP 2020142878 A JP2020142878 A JP 2020142878A JP 2020142878 A JP2020142878 A JP 2020142878A JP 7458935 B2 JP7458935 B2 JP 7458935B2
Authority
JP
Japan
Prior art keywords
measurement
film
subject
rays
wavelength
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020142878A
Other languages
English (en)
Other versions
JP2022038389A (ja
Inventor
広幸 谷崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2020142878A priority Critical patent/JP7458935B2/ja
Priority to US17/189,738 priority patent/US11646211B2/en
Publication of JP2022038389A publication Critical patent/JP2022038389A/ja
Application granted granted Critical
Publication of JP7458935B2 publication Critical patent/JP7458935B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B15/00—Measuring arrangements characterised by the use of electromagnetic waves or particle radiation, e.g. by the use of microwaves, X-rays, gamma rays or electrons
    • G01B15/04—Measuring arrangements characterised by the use of electromagnetic waves or particle radiation, e.g. by the use of microwaves, X-rays, gamma rays or electrons for measuring contours or curvatures
    • G01B15/045—Measuring arrangements characterised by the use of electromagnetic waves or particle radiation, e.g. by the use of microwaves, X-rays, gamma rays or electrons for measuring contours or curvatures by measuring absorption
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67253—Process monitoring, e.g. flow or thickness monitoring
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B11/00—Measuring arrangements characterised by the use of optical techniques
    • G01B11/02—Measuring arrangements characterised by the use of optical techniques for measuring length, width or thickness
    • G01B11/06—Measuring arrangements characterised by the use of optical techniques for measuring length, width or thickness for measuring thickness ; e.g. of sheet material
    • G01B11/0616—Measuring arrangements characterised by the use of optical techniques for measuring length, width or thickness for measuring thickness ; e.g. of sheet material of coating
    • G01B11/0625—Measuring arrangements characterised by the use of optical techniques for measuring length, width or thickness for measuring thickness ; e.g. of sheet material of coating with measurement of absorption or reflection
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B15/00—Measuring arrangements characterised by the use of electromagnetic waves or particle radiation, e.g. by the use of microwaves, X-rays, gamma rays or electrons
    • G01B15/02—Measuring arrangements characterised by the use of electromagnetic waves or particle radiation, e.g. by the use of microwaves, X-rays, gamma rays or electrons for measuring thickness
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B15/00—Measuring arrangements characterised by the use of electromagnetic waves or particle radiation, e.g. by the use of microwaves, X-rays, gamma rays or electrons
    • G01B15/04—Measuring arrangements characterised by the use of electromagnetic waves or particle radiation, e.g. by the use of microwaves, X-rays, gamma rays or electrons for measuring contours or curvatures
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B17/00—Measuring arrangements characterised by the use of infrasonic, sonic or ultrasonic vibrations
    • G01B17/06—Measuring arrangements characterised by the use of infrasonic, sonic or ultrasonic vibrations for measuring contours or curvatures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T7/00—Image analysis
    • G06T7/0002—Inspection of images, e.g. flaw detection
    • G06T7/0004—Industrial image inspection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T7/00—Image analysis
    • G06T7/50—Depth or shape recovery
    • G06T7/55—Depth or shape recovery from multiple images
    • G06T7/564—Depth or shape recovery from multiple images from contours
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B2210/00—Aspects not specifically covered by any group under G01B, e.g. of wheel alignment, caliper-like sensors
    • G01B2210/56—Measuring geometric parameters of semiconductor structures, e.g. profile, critical dimensions or trench depth
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T2207/00—Indexing scheme for image analysis or image enhancement
    • G06T2207/10—Image acquisition modality
    • G06T2207/10116—X-ray image
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T2207/00—Indexing scheme for image analysis or image enhancement
    • G06T2207/30—Subject of image; Context of image processing
    • G06T2207/30108—Industrial image inspection
    • G06T2207/30148—Semiconductor; IC; Wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Quality & Reliability (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Length Measuring Devices By Optical Means (AREA)
  • Length-Measuring Devices Using Wave Or Particle Radiation (AREA)
  • Length Measuring Devices Characterised By Use Of Acoustic Means (AREA)
  • Length Measuring Devices With Unspecified Measuring Means (AREA)

Description

本実施形態は、計測装置、及び、計測方法に関する。
半導体基板上の成膜部位に形成された深孔・深溝の深さや側壁の３次元形状を計測する装置として、透過型小角Ｘ線散乱（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｓｍａｌｌ Ａｎｇｌｅ Ｘ－ｒａｙ Ｓｃａｔｔｅｒｉｎｇ、以下、Ｔ－ＳＡＸＳと示す）技術を用いた計測装置が知られている。
特許第６６２９１３号公報
本実施形態は、エッチングマスクと加工対象膜との界面、及び、エッチングにより加工した孔の３次元形状を、非破壊で精度よく計測することができる、計測装置、及び、計測方法を提供することを目的とする。
本実施形態の計測装置は、被検体が載置されるステージと、前記ステージにＸ線を照射するＸ線照射部と、前記Ｘ線の照射により前記被検体から発せられる散乱Ｘ線を検出するＸ線検出部と、前記散乱Ｘ線を光電変換して得られる回折像を解析して前記被検体における前記Ｘ線が照射される計測領域の表面輪郭形状を推定する解析部とを備える。
前記被検体の前記計測領域には、第１の膜と、前記第１の膜と異なる材料で形成された第２の膜が積層されており、かつ、前記計測領域の一部に前記第２の膜を貫通する孔部が形成されている。
前記ステージは、前記被検体が載置される面に平行な軸に対し回動可能になされている。
また、前記解析部は、前記ステージを前記軸に対し回動角を変えながら取得した複数の前記回折像と、多波長光計測またはレーザー超音波計測の少なくともいずれか一方の計測手法を用いて前記被検体を計測して得られる計測データとに基づき、前記被検体の前記計測領域における、前記第１の膜と前記第２の膜との界面を含む前記表面輪郭形状を推定する。
第１実施形態にかかる計測装置を有する計測システムの構成例を示すブロック図。 Ｔ－ＳＡＸＳ計測装置の構成の一例を説明する概略図。 Ｔ－ＳＡＸＳ計測装置の構成の一例を説明する概略図。 Ｔ－ＳＡＸＳ計測装置の構成の一例を説明する概略図。 Ｘ線の入射角度と回折像との関係を説明する図。 Ｔ－ＳＡＸＳ計測装置の構成の一例を説明するブロック図。 多波長光計測装置の構成の一例を説明する概略図。 多波長光計測装置の構成の一例を説明する概略図。 多波長光測定装置の構成の一例を説明する概略ブロック図。 多波長光測定装置の構成の別の一例を説明する概略ブロック図。 ３次元構造のＮＡＮＤメモリのメモリセルアレイを有する半導体記憶装置の一部領域の断面図。 メモリホールを形成する工程について説明する概略断面図。 メモリホールの形成手順の一例を説明するフローチャート。 第１実施形態の計測方法の一例を説明するフローチャート。 ３次元構造のＮＡＮＤメモリのメモリセルアレイを有する半導体記憶装置の一部領域の断面図。 メモリセルアレイ下部に敷設する配線のパターンの一例を説明する概略平面図 メモリセルアレイ下部に敷設する配線のパターンの一例を説明する概略平面図 第２実施形態の計測方法の一例を説明するフローチャート。 第３実施形態の計測方法の一例を説明するフローチャート。 第４実施形態にかかる計測装置を有する計測システムの構成例を示すブロック図。 レーザー超音波計測装置の構成の一例を説明する概略図。 第４実施形態の計測方法の一例を説明するフローチャート。 第５実施形態の計測方法の一例を説明するフローチャート。 第６実施形態の計測方法の一例を説明するフローチャート。
以下、図面を参照して実施形態を説明する。
（第１実施形態）
図１は、第１実施形態にかかる計測装置を有する計測システムの構成例を示すブロック図である。本実施形態の計測システム１は、Ｔ－ＳＡＸＳ計測装置２と、多波長光計測装置３と、ホストコンピュータ４と、データベース５とを備える。実施形態の計測システム１は、被検体の表面に形成された周期パターンの３次元形状を計測するために用いられる。より具体的には、実施形態の計測システム１は、被検体に形成された孔の深さや膜の厚さを含む、３次元形状プロファイルを計測するために用いられる。計測システム１は、Ｔ―ＳＡＸＳ計測装置２と多波長光計測装置３との間で被検体を搬送する搬送装置６を備えてもよい。また、計測システム１は、計測中に取得したデータ等を表示させる表示装置を更に備えてもよい。
Ｔ－ＳＡＸＳ計測装置２は、被検体の表面に形成された周期パターンの３次元形状を、透過Ｘ線を用いて計測する装置である。被検体へのＸ線の入射角度を変えて取得した複数枚の回折像（ＳＡＸＳ像群）を用いて、スポットサイズ（例えば、５０～１０００μｍ角程度）内に形成された周期パターンの平均的な３次元形状を計測することができる。
図２～図４は、Ｔ－ＳＡＸＳ計測装置の構成の一例を説明する概略図である。図２に示すように、Ｔ－ＳＡＸＳ計測装置２は、Ｘ線源２１１から出射されたＸ線を、Ｘ線収束機構２１３によりビームスポットを収束させ、計測ステージ２２に保持された被検体（表面に孔や溝などの周期パターンが形成された半導体基板）７の表面に照射する。
図３に示すように、被検体７に照射されたＸ線は、被検体７の表面に形成されたパターンよって散乱される。散乱されたＸ線は、検出器２３２において、被検体７の特性を示す信号（回折像）に変換される。
図４に示すように、被検体7は、被検体7表面と平行な直行する２方向（ｘ方向、ｙ方向）のいずれか一方、または両方を回動軸として回動可能に設置されている。なお、被検体７表面とは、被検体７を構成する半導体基板の表面をいう。設定された回動軸を中心に、被検体７を回動させた状態でＸ線を照射することで、被検体７に対するＸ線の入射角θｉを調整することができる。Ｔ－ＳＡＸＳ計測装置２は、入射角θｉを少しずつ変化させながら複数の回折像（回折像群）を取得する。図５は、Ｘ線の入射角度と回折像との関係を説明する図である。取得した回折像群を、様々な３次元形状パターンに対応するＸ線回折光の強度分布をシミュレーションにより算出した複数の回折像群と比較する。複数の回折像群の中から一致度の高い回折像群を抽出し、この回折像群に対応する３次元形状パターンを、被検体７の表面に形成されたパターンであると推定する。
図６は、Ｔ－ＳＡＸＳ計測装置の構成の一例を説明する概略ブロック図である。Ｔ－ＳＡＸＳ計測装置２は、Ｘ線照射部２１と、計測ステージ２２と、Ｘ線検出部２３と、解析部２４とを備える。また、Ｔ－ＳＡＸＳ計測装置２は、搬送部２５と、位置計測部２６と、動作制御部２７も備える。なお、図６において、太線は、被検体７の搬送路を示している。また、点線は、照射光及び回折光の光路を示している。また、実線は、データや情報（電気信号）を伝達する信号伝達路を示している。
Ｘ線照射部２１は、Ｘ線源２１１と、シャッター２１２と、Ｘ線収束機構２１３とから主に構成される。Ｘ線源２１１は、所定の波長及びエネルギーを有するＸ線を生成する部位である。Ｘ線源２１１は、例えば、固体または液体ターゲットへの粒子照射によりＸ線を励起させるように構成された電子ビーム源として構成される。シャッター２１２は、計測ステージ２２とＸ線源２１１との間に設置される。シャッター２１２は開閉動作が可能であり、動作制御部２７によって制御される。シャッター２１２が開状態の場合、Ｘ線源２１１から出射されたＸ線が計測ステージ２２に照射される。シャッター２１２が閉状態の場合、Ｘ線の光路が遮られるため、Ｘ線は計測ステージ２２に照射されない。
Ｘ線収束機構２１３は、第１スリット２１３ａと、ミラー２１３ｂと、第２スリット２１３ｃとから主に構成される。Ｘ線収束機構２１３は、シャッター２１２と計測ステージ２２との間に設置される。第１スリット２１３ａは、出射Ｘ線の角度広がりを制限するために用いられる。ミラー２１３ｂは、出射Ｘ線を収束させ、ビームサイズを抑制する。第２スリット２１３ｃは、計測ステージ２２に近接して配置され、出射Ｘ線のビームサイズを更に絞り込む。すなわち、Ｘ線収束機構２１３は、出射Ｘ線の散乱線が被検体に照射されるのを防止し、また、被検体７におけるＸ線の照射範囲を絞り込むために設けられている。Ｘ線収束機構２１３により絞り込まれたＸ線は、計測ステージ２２に設置された被検体７の撮像領域に照射される。
計測ステージ２２は、被検体７を、ｘ方向、及び／または、ｙ方向を回動軸として回動可能に支持する部材である。計測ステージ２２は、例えば、筒状または棒状部材で構成される支持軸と、中空のリング状部材であるチャックとから構成される。チャックは、支持軸の一端に回動可能に係合されている。
また、計測ステージ２２は、図示しないモータなどの駆動手段により、ｘ方向、及び／または、ｙ方向に移動すると共に、ｘ方向及びｙ方向と直交する方向（ｚ方向）に移動可能になされている。ｘ方向、及び／または、ｙ方向に計測ステージ２２を移動させることで、被検体７のＸ線が照射される範囲である撮像領域７ａを移動させることができる。また、ｚ方向に計測ステージ２２を移動させることで、Ｘ線検出部２３により検出される被検体７の回折像のフォーカスを変更することができる。被検体７がチャックに保持された状態において、図示しないモータなどの駆動手段により、被検体７の回動中心と計測箇所のウエハ表面に垂直な軸とを一致させるように、支持軸及び計測ステージは動作可能に構成されている。
Ｘ線検出部２３は、真空管路２３１と、検出器２３２とから主に構成される。真空管路２３１は、内部が真空状態になされた柱状部材であり、計測ステージ２２と検出器２３２との間に配置される。計測ステージ２２に載置された被検体７から発生した回折Ｘ線は、真空管路２３１の一端面から真空管路２３１内に入射され、真空管路２３１内を通過して、真空管路２３１の他端面から検出器２３２に向けて出射される。真空管路２３１は、環境（空気攪乱など）による外乱により回折Ｘ線が影響を受け、回折像にノイズが重畳されることを防ぐために設けられる。
検出器２３２は、被写体７から発生した回折Ｘ線を受光し、回折像を生成する。検出器２３２は、例えば、２次元のアレイ状に配置された複数個の半導体検出素子（固体撮像素子等）で構成される。半導体検出素子としては、例えば、ＣＣＤ（電荷結合素子）や、ＣＭＯＳイメージセンサが用いられる。被検体７の撮像領域において照射Ｘ線により生成された回折Ｘ線は、検出器２３２の投影領域に配置された半導体検出素子により光電変換され、撮像信号（回折像）として出力される。
解析部２４は、検出器２３２から出力された回折像群（被写体７の回動角を変えて取得した複数の回折像）と、予め様々な３次元形状パターンに対応するＸ線回折光の強度分布をシミュレーションにより算出した回折像群とを比較する。複数の回折像群の中から一致度の高い回折像群を抽出し、この回折像群に対応する３次元形状パターンを、被検体７の表面に形成されたパターンであると推定する。また、ホストコンピュータ４を介して多波長計測装置３で計測された計測データを取得し、該計測データも用いて３次元形状パターンを推定することも可能になされている。
搬送部２５は、ロードポート２５１と、搬送ユニット２５２と、プリアライナ２５３を備える。ロードポート２５１は、Ｔ－ＳＡＸＳ計測装置２内に被検体７を挿入するために設けられた入口部である。搬送ユニット２５２は、Ｔ－ＳＡＸＳ計測装置２内の各部位に被検体７を自動搬送する部位である。プリアライナ２５３は、被検体７を計測ステージ２２に設置するにあたり、被検体７に設けられた基準位置（例えば、ノッチ、オリフラなど）を、所望の位置に合わせる。
Ｔ－ＳＡＸＳ計測装置２の計測ステージ２２に被検体７をセットする場合、搬送部２５は以下のように動作する。ロードポート２５１に被検体７が収納された容器が設置されると、搬送ユニット２５２は、容器から被検体７をピックアップし、プリアライナ２５３へ移動させる。プリアライナ２５３において、被検体７のｘ方向及びｙ方向の位置合わせ、及び、ｘｙ平面内において被検体７中心を軸とする回転方向の位置合わせが行われた後、搬送ユニット２５２が再び被検体７をピックアップし、計測ステージ２２に設置する。また、回折像群の取得が終了し、被検体７をＴ－ＳＡＸＳ計測装置２から取り出す際には、搬送ユニット２５２が計測ステージ２２から被検体７をピックアップし、ロードポート２５１に設置された容器内に移動させる。上述した搬送部２５の動作は、動作制御部２７によって制御される。
位置計測部２６は、アライメントカメラ２６１と、被検体傾き計測部２６２とを有する。アライメントカメラ２６１は、Ｘ線照射部２１から照射されるＸ線の計測ステージ２２上における照射位置と、被検体７における計測対象位置とのずれ量（ｘｙ平面におけるずれ量）を検出する。検出したずれ量は、動作制御部２７に出力される。被検体傾き計測部２６２は、計測ステージ２２に設置された被検体７の計測位置における表面の角度を計測する。
動作制御部２７は、Ｔ－ＳＡＸＳ計測装置２の各部位の動作を制御する。動作制御部２７は、例えば、Ｘ線照射部２１やＸ線検出部２３のパラメータを指示したり、計測ステージ２２の回動角度や回動方向を指示したり、搬送部２５の動作を指示したりする。
多波長光計測装置３は、被検体の表面に形成された周期パターンの膜構造（膜厚）や３次元形状を計測する装置である。所定の波長帯域に含まれる多波長光を、被検体に対して所定の入射角で照射し、回折光の反射強度または異なる偏光条件間における位相差の分光特性を取得する。回折光の分光特性を用いて、照射光のスポットサイズ内に形成された周期パターンの膜構造（特に、最表面に形成された膜の膜厚）や、３次元形状を計測することができる。多波長光計測装置３は、Ｔ－ＳＡＸＳ計測装置２よりも波長が長い光を用いて計測を行っている。故に、３次元形状の計測精度はＴ－ＳＡＸＳ計測装置２より劣る反面、電子密度差が小さい複数の膜（例えば、シリコン基板とシリコン酸化膜や、アモルファスカーボン膜とシリコン酸化膜など）を個々に識別することができる。
図７、及び、図８は、多波長光計測装置の構成の一例を説明する概略図である。図７は、多波長光計測装置３の一例として、ＯＣＤ（Ｏｐｔｉｃａｌ Ｃｒｉｔｉｃａｌ Ｄｉｍｅｓｉｏｎ）手法を用いた計測装置を示している。ＯＣＤ手法は、スキャトロメトリー（Ｓｃａｔｔｅｒｏｍｅｔｒｙ）とも呼ばれる。ＯＣＤ手法を用いた多波長光計測装置は、例えば、スポットサイズ約４０μｍ角の多波長光（波長１９０ｎｍ～２２００ｎｍ程度）を用いて計測を行う。
図７に示すように、多波長光計測装置３は、多波長光源３１１から出射された多波長光（例えば、白色光）を、ポラライザ（偏向子）３１２、コンペンセータ（補償子）３１３により偏向状態を調整し、被検体７の表面に照射する。図８に示すように、被検体７に照射された多波長光は、被検体７の表面に形成されたパターンの膜構造によって、波長ごとに偏向状態や反射強度が変化される。被検体７から反射した多波長光は、アナライザ（検光子）３３２により偏向状態が調整された後、プリズム３３３によって波長分解される。波長分解された検出器３３４において、被検体７の特性を示す信号（回折光強度スペクトル）に変換される。
なお、多波長光測定装置３は、図８に示すように、多波長光を斜入射させて偏向状態の変化を測定する方法（Ｓｐｅｃｔｒｏｓｃｏｐｉｃ Ｅｌｉｐｓｏｍｅｔｒｙ、分光エリプソメトリー）と、多波長光を垂直入射させて反射強度の変化を測定する方法（Ｓｐｅｃｔｒｏｓｃｏｐｉｃ Ｒｅｆｌｅｃｔｏｍｅｔｒｙ、分光リフレクトメトリー）とに大別される。被検体７に形成された表面パターンに適した手法を用いることができる。
ＲＣＷＡ（Ｒｉｇｏｒｏｕｓ Ｃｏｕｐｌｅ－Ｗａｖｅ Ａｎａｌｙｓｉｓ）法を用いたシミュレーションにより様々な３次元形状パターン及び膜構造に対応する回折光強度スペクトルを算出し、分光特性ライブラリを作成しておく。取得した回折光強度スペクトルを、この分光特性ライブラリと比較し、一致度の高いスペクトルを抽出する。抽出されたスペクトルに対応する３次元形状パターン及び膜構造を、被検体７の表面に形成されたパターン及び膜構造であると推定する。
図９は、多波長光測定装置の構成の一例を説明する概略ブロック図である。多波長光測定装置３は、多波長光照射部３１と、計測ステージ３２と、多波長光検出部３３と、解析部３４とを備える。また、多波長光測定装置３は、搬送部３５と、アライメントカメラ３６と、動作制御部３７も備える。なお、図９において、太線は、被検体７の搬送路を示している。また、点線は、照射光及び回折光の光路を示している。また、実線は、データや情報（電気信号）を伝達する信号伝達路を示している。
多波長光照射部３１は、多波長光源３１１と、ポラライザ３１２と、コンペンセータ３１３とを備える。多波長光源３１１は、例えばキセノンランプやハロゲンランプなど、波長１９０ｎｍ～２２００ｎｍ程度の波長帯域の光が照射可能な白色光源が用いられる。ポラライザ（偏向子）３１２は、照射光を直線偏向に変換する。コンペンセータ（補償子）３１３は、照射光の偏向状態を調整する。偏向状態が調整された照射光は、計測ステージ３２に設置された被検体７の撮像領域に照射される。
計測ステージ３２は、図示しないモータなどの駆動手段により、計測ステージ３２表面と平行な直行する２方向（ｘ方向、ｙ方向）に移動することができる。ｘ方向、及び／または、ｙ方向に計測ステージ３２を移動させることで、任意の位置を計測することができる。また、計測ステージ３２は、計測ステージ３２表面と直交する方向（ｚ方向）に移動することもできる。
多波長光検出部３３は、コンペンセータ３３１と、アナライザ３３２と、プリズム３３３と、検出器３３４とを備える。コンペンセータ（補償子）３３１は、計測ステージ３２に載置された被検体７から発生した回折光の偏向状態を調整する。プリズム３３３は、透過する回折光を波長によって分光する。検出器３３４は、プリズム３３３により分光された回折光を受光し、光量に応じた信号を生成する。検出器３３４は、例えば、２次元のアレイ状に配置された複数個の半導体検出素子（固体撮像素子等）で構成される。半導体検出素子としては、例えば、ＣＣＤ（電荷結合素子）や、ＣＭＯＳイメージセンサが用いられる。被検体７の撮像領域において多波長光により生成された回折光は、検出器３３４の投影領域に配置された半導体検出素子により光電変換され、撮像信号（回折光強度スペクトル）として出力される。
解析部３４は、ＲＣＷＡ法を用いたシミュレーションにより様々な３次元形状パターン及び膜構造に対応する回折光強度スペクトルを算出した分光特性ライブラリと、検出器３３４から出力された回折光強度スペクトルとを比較する。分光特性ライブラリは、解析部３４に設けられたデータ格納部３４１に予め格納される。分光特性ライブラリの中から一致度の高い回折光強度スペクトルを抽出し、この回折光強度スペクトルに対応する膜構造及び３次元形状パターンを、被検体７の表面に形成されたパターンであると推定する。
搬送部３５は、図６に示すＴ－ＳＡＸＳ計測装置２の搬送部２５と同様の構成である。また、アライメントカメラ３６も、Ｔ－ＳＡＸＳ計測装置２のアライメントカメラ２６１と同様の構成である。動作制御部３７は、多波長光計測装置３の各部位の動作を制御する。動作制御部３７は、例えば、多波長光照射部３１や多波長光検出部３３のパラメータを指示したり、計測ステージ３２や搬送部３５の動作を指示したりする。
なお、多波長光計測装置３は、上述したＯＣＤ（Ｏｐｔｉｃａｌ Ｃｒｉｔｉｃａｌ Ｄｉｍｅｓｉｏｎ）手法を用いた計測装置に限定されず、例えば、赤外の波長帯域の多波長光を照射光とするＦＴ－ＩＲ（Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ ＩｎｆｒａＲｅｄ）手法を用いた計測装置を用いてもよい。
図１０は、多波長光測定装置の構成の別の一例を説明する概略ブロック図である。すなわち、ＦＴ－ＩＲ手法を用いた多波長光計測装置８の構成の一例を示す。多波長光計測装置８は、多波長光照射部８１の構成と、多波長光検出部８３の構成が、図９に示す多波長光計測装置３と異なる。他の部位の構成は、多波長光計測装置３と同様である。
多波長光照射部８１は、多波長光源８１１と、ビームスプリッタ８１２と、２つのミラー８１３、８１４とを備えている。多波長光源８１１は、例えばＳｉＣ＋ハロゲンランプや、窒化ケイ素グローバ光源など、スポットサイズが２００ｎｍ×８００ｎｍ程度で波長１μｍ～２０μｍ程度の波長帯の光（赤外光）が照射可能な光源が用いられる。ビームスプリッタ８１２は、多波長光源８１１から出射された赤外光を、２方向に分離する。ビームスプリッタ８１２を構成する図示しない反射層に対して照射光が４５度の角度で入射するように、ビームスプリッタ８１２は設置される。反射層によって照射光の一部の光束（第１の光束）が反射され、残りの光束（第２の光束）は反射層を透過する。
ミラー８１３、８１４は、ビームスプリッタ８１２によって分離された２方向の光束が垂直に入射するように設置されている。また、ミラー８１４は、ビームスプリッタ８１２からの距離が可変になされている。反射層を透過した第２の光束はミラー８１３に入射され、反射層により反射された第１の光束はミラー８１４に入射する。ミラー８１３、８１４は、入射した光束を全反射する。ミラー８１３によって反射された第２の光束は、ビームスプリッタ８１２の反射層に４５度の角度で入射し、反射層において反射される。ミラー８１４によって反射された第１の光束は、反射層を透過する。ミラー８１３によって反射され、反射層においてさらに反射された第２の光束と、ミラー８１４によって反射され反射層を透過した第１の光束とは、光軸が同一となり、互いに干渉して所定の波長の照射光に合成される。ここで、ミラー８１４とビームスプリッタ８１２との距離を変化させると、第２の光束の位相と第１の光束の位相の位相差が変化する。これにより、第１の光束と第２の光束が干渉して合成される光の波長を調整することができる。波長が調整された赤外光は、被検体７に入射される。
多波長光検出部８３は、図９に示す多波長光計測装置３の多波長光検出部３３に含まれる検出器３３４と同様の構成の検出器８３１のみで構成され、コンペンセータ３３１、アナライザ３３２、プリズム３３３は含まない。
すなわち、図９に示すＯＣＤ手法を用いた多波長光計測装置３は、被検体７から発生した所定の波長帯域の回折光をプリズム３３３で分光し、複数の波長の回折光強度スペクトルを同じタイミングで検出する。これに対し、図１０に示すＦＴ－ＩＲ手法を用いた多波長光計測装置８は、ミラー８１４とビームスプリッタ８１２の距離を変えながら、被検体７に照射する照射光の波長を変化させ、異なる波長の回折光強度スペクトルを時分割測定する。
なお、ＦＴ－ＩＲ手法を用いた多波長光計測装置８は、ＯＣＤ手法を用いた多波長計測装置３に比べて照射光の波長が長いため、被検体７の表面パターンに起因する複雑な回折光が発生しない。従って、解析部８４において、ＲＣＷＡ法よりも計算量の少ないＥＭＡ（Ｅｆｆｅｃｔｉｖｅ Ｍｅｄｉｕｍ Ａｐｐｒｏｘｉｍａｔｉｏｎ）法を用いたシミュレーションにより算出した分光特性ライブラリを用いることができる。ＥＭＡ法を用いたシミュレーションの場合、回折光強度スペクトルの計測と並行して外部の解析サーバ２００において分光特性ライブラリの算出を行うことができる。故に、解析部８４は、分光特性ライブラリを予め算出して格納しておくのではなく、解析サーバ２００で算出した分光特性ライブラリを取得して、検出器８３１から出力された回折光強度スペクトルと比較することができる。
また、ＦＴ－ＩＲ手法を用いた多波長光計測装置８は、ＯＣＤ手法を用いた多波長計測装置３に比べて照射光の波長が長いため、アモルファスカーボンなど光を通しにくい材料の計測も可能である。従って、被検体７の表面パターンに光を通しにくい材料の膜が用いられている場合、ＦＴ－ＩＲ手法を用いた多波長光計測装置８を用いることが好ましい。
ホストコンピュータ４は、中央演算処理装置（ＣＰＵ）とメモリとを備えている。ホストコンピュータ４は、多波長光計測装置３から出力される計測データを、Ｔ－ＳＡＸＳ計測装置２へ入力する。また、Ｔ－ＳＡＸＳ計測装置２から出力される計測データと、多波長光計測装置３から出力される計測データとに基づき、被検体７の膜構造及び３次元形状パターンを推定することも可能である。３次元形状パターンを推定する動作は、例えば、予めプログラムとしてメモリに格納しておき、ＣＰＵにおいて実行することにより、ソフトウェア的に行われる。また、３次元形状パターンを生成する動作は、ハードウェアとして構成された１つ以上のプロセッサが行うようにしてもよい。例えば、電子回路として構成されたプロセッサであっても構わないし、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等の集積回路で構成されたプロセッサであってもよい。
データベース５は、コストコンピュータ４において生成された、被検体７の膜構造及び３次元形状パターンの推定に用いる各種パラメータやデータを格納したり、推定結果を格納したりする。
以上に説明した実施形態の計測システム１は、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置のメモリホールを形成するエッチング工程において用いられる。ここで、３次元構造のメモリセルアレイを有する半導体記憶装置について、図１１を用いて説明する。
図１１は、３次元構造のＮＡＮＤメモリのメモリセルアレイを有する半導体記憶装置の一部領域の断面図である。例えば、半導体記憶装置が、被検体７として機能する。より具体的には、例えば、半導体記憶装置を製造するための半導体ウエハが、被検体７として機能する。図１１には、メモリセルアレイと周辺回路領域の一部領域を図示している。以下の説明では、半導体基板７１表面と平行な平面にあって、ビット線ＢＬの延伸する方向をｘ方向とする。また、半導体基板７１表面と平行かつｘ方向と直交する方向をｙ方向とする。また、半導体基板７１表面と直交する方向をｚ方向とする。本実施形態では、メモリ回路が形成されるメモリ領域６００が半導体基板上に設けられており、メモリ領域６００の周辺の半導体基板７１上に、周辺回路が形成される周辺回路領域５００が設けられている。すなわち、Ｚ方向からみた場合に、メモリ領域６００と周辺回路領域５００とは、互いに重ならないように配置されている。
図１１に示すように、ｐ型ウェル領域（Ｐ－ｗｅｌｌ）上に複数のＮＡＮＤストリングＮＳが形成されている。すなわち、ｐ型ウェル領域上には、セレクトゲート線ＳＧＳとして機能する複数の配線層６３３、ワード線ＷＬｉとして機能する複数の配線層６３２、およびセレクトゲート線ＳＧＤとして機能する複数の配線層６３１が積層されている。なお、図１１においては、ワード線ＷＬｉとして機能する配線層６３２が８層積層された構造を示しているが、半導体記憶装置のメモリセルアレイにおいては、４８層、６４層、９６層など更に多層の配線層６３２が積層されていてもよい。
そして、これらの配線層６３３、６３２、６３１を貫通してｐ型ウェル領域に達するメモリホール６３４が形成されている。メモリホール６３４の側面には、ブロック絶縁膜６３５、電荷蓄積膜６３６、およびゲート絶縁膜６３７が順次形成され、更にメモリホール６３４内に導電体柱６３８が埋め込まれている。導電体柱６３８は、例えばポリシリコンからなり、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。
各ＮＡＮＤストリングＮＳにおいて、ｐ型ウェル領域上に選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が形成されている。導電体柱６３８よりも上側には、ビット線ＢＬとして機能する配線層が形成される。導電体柱６３８の上端には、導電体柱６３８とビット線ＢＬとを接続するコンタクトプラグ６３９が形成されている。
さらに、ｐ型ウェル領域の表面内には、ｎ＋型不純物拡散層およびｐ＋型不純物拡散層が形成されている。ｎ＋型不純物拡散層上にはコンタクトプラグ６４０が形成され、コンタクトプラグ６４０上には、ソース線ＳＬとして機能する配線層が形成される。
以上の図１１に示した構成が、図１１の紙面の奥行き方向（ｙ方向）に複数配列されており、奥行き方向に一列に並ぶ複数のＮＡＮＤストリングの集合によって、１つのストリングユニットＳＵが形成される。
一方、周辺回路領域５００には、入出力回路など周辺回路に含まれる各回路が形成される。例えば、前述した入出力回路は、インバータなどの論理ゲートが多段に組み合せられた構成である。従って、周辺回路領域５００には、論理ゲートを構成するＭＯＳトランジスタが多数形成される。これらの多数のＭＯＳトランジスタは、周辺回路領域５００内の半導体基板７１上に形成される。図１１には、これらのＭＯＳトランジスタのうちの１つを示している。なお、図１１は不揮発性メモリの断面構造を模式的に示すものであり、図１１に示されるＭＯＳトランジスタ１００の大きさ、及び、ＭＯＳトランジスタ１０１を構成する要素間の比率は、実際の大きさや比率とは異なる。
周辺回路を構成するＭＯＳトランジスタ１００は、半導体基板７１上に、ゲート絶縁膜を介してゲート配線１１０が形成されている。ゲート配線１１０は、例えば、ＭＯＳトランジスタの動作に適した不純物が注入されたポリシリコン膜である。ゲート配線１１０のＸ方向右側と左側の半導体基板中には、ドレイン領域１２０とソース領域１３０とが形成されている。例えば、ＭＯＳトランジスタ１００がｎ型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）である場合、ドレイン領域１２０とソース領域１３０には、例えば、ヒ素（Ａｓ）やリン（Ｐ）などの不純物が半導体基板７１中に注入され、所定の深さまで拡散されている。
ゲート配線１１０より上層には、絶縁層を介してゲート配線１１０に電位を供給するための金属配線１１３が形成されている。ゲート配線１１０上には、コンタクト領域としてのゲート電極１１１が形成されている。ゲート電極１１１の上側には、金属配線１１３とゲート電極１１０とを電気的に接続するための、コンタクトプラグ１１２が形成されている。すなわち、金属配線１１３の電位が、コンタクトプラグ１１２介してゲート電極１１１からゲート配線１１０に供給される。
ドレイン領域１２０より上層には、絶縁層を介してドレイン領域１２０に電位を供給するための金属配線１２３が形成されている。ドレイン領域１２０上には、コンタクト領域としてのドレイン電極１２１が形成されている。ドレイン電極１２１の上側には、金属配線１２３とドレイン電極１２１とを電気的に接続するためのコンタクトプラグ１２２が形成されている。すなわち、金属配線１２３の電位が、コンタクトプラグ１２２介してドレイン電極１２１からドレイン領域１２０に供給される。
ソース領域１３０より上層には、絶縁層を介してソース領域１３０に電位を供給するための金属配線１３３が形成されている。ソース領域１３０上には、コンタクト領域としてのソース電極１３１が形成されている。ソース電極１３１の上側には、金属配線１３３とソース電極１３１とを電気的に接続するためのコンタクトプラグ１３２が形成されている。すなわち、金属配線１３３の電位が、コンタクトプラグ１３２介してソース電極１３１からソース領域１３０に供給される。
ビット線ＢＬ、ソース線ＳＬ、金属配線１３１～１３３のように、金属材料で形成される配線層は、ＮＡＮＤストリングＮＳを形成後、これより上層に形成される。通常、金属材料で形成される配線層は、絶縁膜を挟んで複数層形成される。図１１の例では、ＭＬ１、ＭＬ２、ＭＬ３の３層の配線層が設けられている場合を示している。ビット線ＢＬ、ソース線ＳＬ、金属配線１３１～１３３は、これらの配線層のうちの１つ以上の層に形成される。例えば、図１１では、下から一層目の配線層ＭＬ１に金属配線１３１～１３３とソース線ＳＬが形成されており、下から二層目の配線層ＭＬ２にビット線ＢＬが形成されている場合を示している。なお、最上層の配線層ＭＬ３には、例えば、電源電圧を伝達する配線などが形成されている。
次に、図１１に示すような構造を有する半導体記憶装置における、メモリホール６３４の形成方法について、図１２を用いて説明する。図１２は、メモリホールを形成する工程について説明する概略断面図である。メモリホール６３４は、例えば、複数の工程を経て形成される。図１２には、メモリホール６３４を形成するための複数の工程における断面図を、時間的な順序に従って、左から右に並べて示している。
まず、最初の工程（工程１）において、半導体基板７１上に、シリコン酸化膜とシリコン窒化膜とが交互に堆積され、半導体基板７１表面の全面にＯＮ積層膜７２が形成される。図１２において、実線は、シリコン窒化膜に対応し、実線に隣接した空白がシリコン酸化膜に対応する。ＯＮ積層膜７２におけるシリコン窒化膜は、後の工程で導電帯膜（例えば、タングステン膜）に置換され、配線層６３１、配線層６３２、及び、配線層６３３となる。ＯＮ積層膜７２におけるシリコン酸化膜は、上述の配線層間の絶縁膜となる。
続く工程（工程２）において、ＯＮ積層膜７２の表面に、エッチングマスク膜７３が堆積される。エッチングマスク膜７３は、例えば、アモルファスカーボン膜などが用いられる。そして、次の工程（工程３）において、メモリホールを形成する領域に位置するエッチングマスク膜７３が除去され、エッチングマスク膜７３に開口部が形成される。
続く工程（工程４～工程６）において、エッチングマスク膜７３をマスクとして用いるドライエッチングにより、エッチングマスク膜７３の開口部の下部に形成されたＯＮ積層膜７２が除去される。メモリホール６３４は、例えば直径が１００ｎｍ程度で深さが数μｍと高アスペクト比の孔である。従って、メモリホール６３４を形成する過程において、最適なエッチング条件が変化し得る。そこで、メモリホール６３４を形成する過程において、複数段階でエッチング条件の変更が行われる。例えば、予め定められた各段階が終了した時点では、エッチングが一旦中断され、孔の加工状態（エッチングマスク膜７３の残膜厚、ＯＮ積層膜７２のエッチング深さ、及び、断面形状など）が計測される。そして、計測された加工状態に応じて、エッチング条件を調整して、次の段階のエッチングを行う。図１２においては、ある段階の終了時点における断面を工程４に示し、工程４より後の段階の終了時点における断面を工程５として示している。なお、メモリホール形成のためのエッチングにおいて加工状態の計測とエッチング条件の調整をするための「段階」がさらに多く定められていてもよい。各段階が終了する都度、加工状態の計測が行われ、次の段階のエッチング条件の調整にフィードバックされる。また、加工状態の計測結果によっては、次の段階のエッチング条件が変更されないこともあり得る。
図１２においては、工程５より後の段階の終了時点における断面を工程６として示している。工程６において、エッチングマスク膜７３の開口部の下部に形成されたＯＮ積層膜７２が全て除去され、メモリホールの形成が完了する。なお、図１２においては、エッチングマスク膜７３の残膜厚をＴｍ、ＯＮ積層膜７２のエッチング深さをＴｈ、エッチングマスク膜７３表面から加工した孔の底部までの深さをＴａと示している。すなわち、Ｔｍ＋Ｔｈ＝Ｔａの関係にある。
実施形態の計測システムは、メモリホール６３４形成時における加工状態の計測に適用することができる。図１３、及び、図１４を用いて、実施形態の計測システムを加工状態の計測に適用した場合における、メモリホール６３４の形成手順を説明する。図１３は、メモリホールの形成手順の一例を説明するフローチャートである。図１４は、第１実施形態の計測方法の一例を説明するフローチャートである。
まず、半導体基板７１上に、シリコン酸化膜とシリコン窒化膜とを交互に堆積され、ＯＮ積層膜７２が形成される（ステップＳ１）。続いて、ＯＮ積層膜７２の表面に、ハードマスク材料としてのアモルファスカーボンが堆積され、エッチングマスク膜７３が成膜される（ステップＳ２）。次に、メモリホールを形成する領域のエッチングマスク膜７３が除去され、エッチングマスク膜７３に開口部（メモリホールパターン）が形成される（ステップＳ３）。
続いて、ＯＮ積層膜７２のドライエッチング（異方性エッチング）が行われる（ステップＳ４）。上述のように、ＯＮ積層膜７２は膜厚が厚く、かつ、メモリホールの径は小さいため、高アスペクト比の孔を形成しなければならない。従って、エッチングは複数の段階に分けて行われる。エッチング中は、エッチングの終了を判断するために、開口部の底部に半導体基板７１が露出したか否かの検知（終点検知）が行われる（ステップＳ５）。半導体基板７１が検知された場合（ステップＳ５、ＹＥＳ）、エッチングによって形成された孔が、ＯＮ積層膜７２を貫通したとみなし、エッチングが停止されメモリホールの形成を終了する。
一方、一段階目のエッチングが終了した時点で、終点検知において半導体基板７１が検知されない場合（ステップＳ５、ＮＯ）、エッチングが一時停止され、孔の加工状態（エッチングマスク膜７３の残膜厚、ＯＮ積層膜７２のエッチング深さ、及び、断面形状など）が実施形態の計測システムによって計測される（ステップＳ６）。
ステップＳ６の詳細な手順を、図１４のフローチャートを用いて説明する。なお、図１４において、長方形は手順を示しており、平行四辺形はデータを示している。長方形から平行四辺形へ向かう矢印は、該長方形の示す手順を実行した場合に、該平行四辺形の示すデータが生成（取得）されることを示している。また、平行四辺形から長方形へ向かう矢印は、該平行四辺形の示すデータが該長方形の示す手順で使用されることを示している。
まず、メモリホールパターン形成途中の半導体ウエハを被検体７とし、多波長光計測装置３において、回折光強度スペクトル（多波長光スペクトル）を取得する（ステップＳ６１）。次に、多波長光計測装置３の解析部３４において、ステップＳ６１で取得した回折光強度スペクトルを解析し、被検体７の表面に形成されたエッチングマスク膜７３の残膜厚Ｔｍを推定する（ステップＳ６２）。
続いて、被検体７をＴ－ＳＡＸＳ計測装置２に搬送し、Ｔ－ＳＡＸＳ計測装置２において、計測ステージ２２の回動角度を変えながら計測し、複数の回折像（ＳＡＸＳ像群）を取得する（ステップＳ６３）。Ｔ－ＳＡＸＳ計測装置２の解析部２４において、ステップＳ６３で取得したＳＡＸＳ像群を解析し、計測時点において被検体７に形成されているメモリホール（孔）の３次元形状を推定する（ステップＳ６４）。
Ｔ－ＳＡＸＳ計測装置２は、被検体７表面の３次元形状を高精度で計測できる。その一方で、電子密度差が小さい材料で形成された２つの膜が積層されている場合、それぞれの膜を区別して解析することができないため、２つの膜の界面を検出することができない。従って、ステップＳ６４において生成される３次元形状では、エッチングにより形成された孔の３次元形状は推定されるが、エッチングマスク膜７３とＯＮ積層膜７２の界面（、及び、ＯＮ積層膜７２と半導体基板７１の界面）は検出されない。すなわち、エッチングマスク膜７３表面から加工した孔の底部までの深さＴａは推定できるが、エッチングマスク膜７３の残膜厚Ｔｍや、ＯＮ積層膜７２のエッチング深さＴｈは推定できない。このように、ステップＳ６４においては、エッチングマスク膜７３とＯＮ積層膜７２との界面が推定されていない加工孔の３次元形状（マスク界面なし形状プロファイル）が生成される。
メモリホールのようにアスペクト比の大きな孔を形成する場合、長時間にわたりエッチング行われる。エッチング中においては、エッチング対象膜であるＯＮ積層膜７２に比べてエッチングレートは小さいものの、エッチングマスク膜７３も少しずつ削られる。エッチングマスク膜７３が全て削られてしまうと、被検体７の上面にＯＮ積層膜７２が露出する。被検体７の上面にＯＮ積層膜７２が露出した状態でエッチングが継続されると、開口部底部だけでなく、ＯＮ積層膜７２の表面もエッチングされてしまうため、後の工程で形成すべき配線層が形成できなくなり、不良品となる。
このように、メモリホールのようなアスペクト比の大きな孔を形成する際には、加工した孔の３次元形状と共に、エッチングマスク膜７３の残膜厚の管理が重要である。従って、ステップＳ６における加工形状の計測においては、エッチングマスク膜７３とＯＮ積層膜７２との界面位置が特定された３次元形状を計測する必要がある。従って、続くステップＳ６５においては、ステップＳ６４で生成されたマスク界面なし形状プロファイルと、ステップＳ６２で取得したマスク残膜厚Ｔｍとを用い、エッチングマスク膜７３とＯＮ積層膜７２との界面が推定された加工孔の３次元形状（マスク界面あり形状プロファイル）を生成する。なお、ステップＳ６４は、Ｔ－ＳＡＸＳ計測装置２の解析部２４において行ってもよいし、ホストコンピュータ４において実行することも可能である。
ステップＳ６５は、具体的には、以下のように実行される。すなわち、ステップＳ６２で計測されたマスク残膜厚Ｔｍを用い、ステップＳ６４で生成されたマスク界面なし形状プロファイルにおいて、表面からマスク残膜厚Ｔｍまでの領域をエッチングマスク膜７３と推定し、表面から加工した孔の底部までの深さＴａからマスク残膜厚Ｔｍを減算して加工孔の深さＴｈを算出する。そして、マスク界面なし形状プロファイルにおいて、表面からマスク残膜厚Ｔｍの位置をマスク界面とする、マスク界面あり形状プロファイルを生成する。すなわち、マスク界面なし形状プロファイルは、マスク界面あり形状プロファイルと３次元形状は同一であるが、エッチングマスク膜７３とＯＮ積層膜７２との界面位置が特定されている点が異なっている。
以上のステップＳ６１からステップＳ６５の手順を実行することにより、ステップＳ６における孔の加工状態（エッチングマスク膜７３の残膜厚、ＯＮ積層膜７２のエッチング深さ、及び、断面形状など）の計測が実行される。
続くステップＳ７においては、ステップＳ６で計測してマスク界面あり形状プロファイルに基づき、次段階のエッチングのパラメータが必要に応じて調整される。そして、ステップＳ４に戻り、ＯＮ積層膜７２の次段階のエッチングが行われる。ステップＳ４からステップＳ７の一連の手順は、ステップＳ５において終点が検出されるまで繰り返し実行される。
マスク界面あり形状プロファイルを計測する場合、一般的には、断面ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）が用いられる。断面ＳＥＭは、表面の観察しかできないため、ステップＳ６における計測対象を、形状プロファイルを取得したい位置で切断して断面試料を作成する必要がある。このため、計測に加えて断面試料作成に時間を要するため、メモリホールの形成工程のプロセス開発が長期間化する原因の一因となっていた。これに対し、本実施形態の計測システムは、製品用の半導体基板をそのまま計測可能であり、計測用の試料を作成する必要がない。従って、計測に要する時間が短いため、メモリホール形成工程のプロセス開発期間の短期間化を図ることができる。
また、断面ＳＥＭは破壊検査であるため、製品として加工する半導体基板とは別に計測用の半導体基板を用意して、製品と同じプロセスで加工をする必要がある。エッチングが複数段階に分割して行われる場合、各段階の終了時点で形状プロファイルの計測が行われる。すなわち、形状プロファイルの計測が複数回行われるため、計測の回数分だけ計測用の半導体基板を用意し加工する必要がある。これに対し、実施形態の計測システムは、非破壊で３次元形状プロファイルを計測可能であるため、計測後の半導体基板は継続して加工可能である。 また、断面ＳＥＭは切断面における２次元形状プロファイルの計測にとどまり、３次元形状プロファイルは計測できない。従って、切断方向によっては、例えば、孔の中心軸のずれが検出できない可能がある。これに対し、実施形態の計測システムは、３次元形状プロファイルが計測できるので、孔の加工形状が総合的に評価できる。従って、エッチング工程における加工不良の検出精度が向上する。さらに、加工不良が発生する可能性がある場合には、３次元形状プロファイルに基づき次段階のエッチング条件（パラメータ）を調整することができるので、加工不良を未然に防ぐことができる。
このように、実施形態の計測装置によれば、エッチングマスクと加工対象膜との界面、及び、エッチングにより加工した孔の形状プロファイルを、非破壊で精度よく計測することができる。これにより、半導体記憶装置に孔を形成するエッチング工程のプロセス開発に要するＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）を短縮することができる。また、加工途中の製品を用いて孔の形状プロファイルを計測することができるため、計測用の試料を別途作成する必要がないので、製造コストを低減することができる。さらに、マスク界面が特定された孔の３次元形状プロファイルを精度よく計測することができるので、加工不良の検出精度が向上し、また、加工不良を未然に防ぐことができる。
なお、実施形態の計測装置は、上述のように半導体記憶装置の製造におけるエッチング工程（特に、メモリホールなどアスペクト比の大きい孔を形成するエッチング工程）の検査（加工形状の計測）に適用できるだけでなく、他の様々な場面に用いることができる。例えば、製品の製造に先立って、エッチング条件の最適化にも適用することができる。エッチングの各段階が終了した際に、実施形態の計測システムを用いてマスク界面が特定された形状プロファイルを計測することで、エッチングの各段階における最適なパラメータ（エッチング条件）を決定することができ、また、最適なマスク膜厚（加工対象材料の表面に堆積させるエッチングマスク材料の膜厚）を決定することができる。これにより、製品を製造する際最適なプロセス条件で加工を行うことができるので、加工精度が向上し、製品歩留まりの向上に寄与することができる。
また、実施形態の計測装置は、図１１に示すような、周辺回路領域５００とメモリ領域６００とが半導体基板７１上に並べて形成される構造の半導体記憶装置だけでなく、他の構造を有する半導体記憶装置の計測にも適用可能である。例えば、図１５に示すように、半導体基板７１上に周辺回路領域５００が形成され、周辺回路領域５００の上層にメモリ領域６００が形成される構造の半導体記憶装置におけるメモリホールなどの深孔加工の計測にも適用可能である。
図１５は、周辺回路領域と、その上層に形成された３次元構造のＮＡＮＤメモリのメモリセルアレイとを有する半導体記憶装置の一部領域の断面図である。図１５は、ＣＵＡ構造の半導体記憶装置について示している。
図１５に示すように、メモリ領域ＭＲにおいて不揮発性メモリは、半導体基板７１、導電体６４１から６５７、メモリホール６３４、並びにコンタクトプラグＣ０、Ｃ１、Ｃ２及びＣＰを含む。なお、以下で説明される図面では、半導体基板７１の上面部分に形成されたｐ型又はｎ型のウェル領域と、各ウェル領域内に形成された不純物拡散領域と、ウェル領域間を絶縁する素子分離領域のそれぞれの図示は省略されている。
メモリ領域ＭＲにおいて、半導体基板７１上には、例えば複数のコンタクトＣ０が設けられている。複数のコンタクトＣ０は、半導体基板７１に設けられた不純物拡散領域（図
示せず）に接続されている。半導体基板７１上には、配線層領域ＷＲを介してＮＡＮＤメモリのメモリセルアレイが配置されている。なお、配線層領域ＷＲに、入出力回路などの周辺回路も形成される。
各コンタクトＣ０上には、配線パターンを形成する導電体６４１が設けられている。導電体６４１の複数の配線パターンの一部は、上述したビット線ＢＬの一部である。また、複数の配線パターンの他の一部は、各種トランジスタの一部の配線である。その場合、隣り合う導電体６４１間の領域付近には、ゲート電極ＧＣが設けられ、この場合、隣り合う一方の導電体６４１は、トランジスタのドレインに接続され、他方の導電体３１がトランジスタのソースに接続される。
各導電体６４１上には、例えばコンタクトＣ１が設けられている。各コンタクトＣ１上には、例えば導電体６４２が設けられている。導電体６４２上には、例えばコンタクトＣ２が設けられている。コンタクトＣ２上には、例えば導電体６４３が設けられている。
導電体６４１、６４２、６４３の各配線パターンは、図示しないセンスアンプ回路とメモリセルアレイの間の配線層領域ＷＲに配設されている。以下、導電体６４１、６４２、６４３が設けられる配線層を、それぞれ配線層Ｄ０、Ｄ１、Ｄ２と呼ぶ。配線層Ｄ０、Ｄ１、Ｄ２は、不揮発性メモリ２の下層部分に設けられている。なお、ここでは、配線層領域ＷＲには、３つの配線層が設けられているが、配線層領域ＷＲには、２つ以下の配線層、あるいは４つ以上の配線層が設けられていてもよい。
導電体６４３の上方には、例えば層間絶縁膜を介して導電体６４４が設けられている。導電体６４４は、例えば、ｘｙ平面に平行な板状に形成されたソース線ＳＬである。導電体６４４の上方には、各ストリングユニットＳＵに対応して、例えば、導電体６４５～６５４が順に積層されている。これらの導電体のうちｚ方向に隣り合う導電体の間には、図示しない層間絶縁膜が設けられている。
１つのストリングユニットＳＵに対応する構造体は、隣り合うスリットＳＨＥ間に設けられている。スリットＳＨＥは、例えばｙ方向及びｚ方向に広がり、図示しない隣り合うストリングユニットＳＵに設けられた導電体６４５～６５４間を絶縁している。
導電体６４５～６５４のそれぞれは、例えばｘｙ平面に平行な板状に形成される。例えば、導電体６４５は、セレクトゲート線ＳＧＳに対応し、導電体６４６～６５３は、それぞれワード線ＷＬ０～ＷＬ７に対応し、導電体６５４は、セレクトゲート線ＳＧＤに対応している。
各メモリホール６３４は、導電体６４５～６５４のそれぞれを貫通した柱状に設けられ、導電体６４４に接触している。メモリホール６３４は、例えばブロック絶縁膜６３５、電荷蓄積膜６３６、ゲート絶縁膜６３７が順次形成され、更にメモリホール６３４内に導電体柱６３８が埋め込まれている。
例えば、メモリホール６３４と導電体６４５とが交差する部分は、選択トランジスタＳＴ２として機能する。メモリホール６３４と導電体６４５～６５４のそれぞれとが交差する部分は、メモリセルトランジスタ（メモリセル）ＭＴとして機能する。メモリホール６３４と導電体６５４とが交差する部分は、選択トランジスタＳＴ１として機能する。
メモリホール６３４の上面よりも上層には、層間絶縁膜を介して導電体６５５が設けられている。導電体６５５は、ｘ方向に延伸したライン状に形成され、ビット線ＢＬに対応している。複数の導電体６５５は、ｙ方向において間隔をおいて配列している（図示せず）。導電体６５５は、ストリングユニットＳＵ毎に対応する１つのメモリホール６３４内の導電体柱６３８と電気的に接続されている。
具体的には、各ストリングユニットＳＵにおいて、例えば各メモリホール６３４内の導電体柱６３８上にコンタクトプラグＣＰが設けられ、コンタクトプラグＣＰ上に１つの導電体６４５が設けられる。なお、このような構成に限定されず、メモリホール６３４内の導電体柱６３８及び導電体６５５間は、複数のコンタクトや配線などを介して接続されてもよい。
導電体６５５が設けられた層よりも上層には、層間絶縁膜を介して導電体６５６が設けられている。導電体６５６が設けられた層よりも上層には、層間絶縁膜を介して導電体６５７が設けられている。
導電体６５６及び６５７は、例えばメモリセルアレイに設けられた配線と、メモリセル
アレイ下に設けられた周辺回路とを接続するための配線に対応する。導電体６５６と６５
７の間は、図示しない柱状のコンタクトで接続されてもよい。ここでは、導電体６５５が設けられた層のことを、配線層Ｍ０と称し、導電体６５６が設けられた層のことを、配線層Ｍ１と称し、導電体６５７が設けられた層のことを、配線層Ｍ２と称する。
図１５に示すように、メモリセルアレイより下層に周辺回路が配置される構造の半導体記憶装置について、実施形態の計測システム１を用いてメモリホールの加工工程（エッチング工程）における孔の加工形状を計測する場合、多波長光計測装置３を用いた計測において、メモリホールより下層の配線層Ｄ０～Ｄ２からの反射光が、加工孔からの反射光と干渉し、正確な計測結果が得られない可能性がある。そこで、配線層Ｄ０～Ｄ２からの反射光の影響を抑制するために、配線層Ｄ０～Ｄ２の配線パターンを、図１６及び、図１７に示すようなパターンとすることが望ましい。
図１６、図１７は、メモリセルアレイ下部に敷設する配線のパターンの一例を説明する概略平面図である。図１６は、配線層Ｄ０～Ｄ２の配線パターンの一例を示しており、図１７は、配線層Ｄ０～Ｄ２の配線パターンの別の一例を示している。図１６、図１７において、丸印はＮＡＮＤストリングを構成するメモリホール６３４を示している。ｙ方向に延伸するスリットＳＬＴは、１つのブロックに含まれるストリングユニットＳＵを、他のブロックに含まれるストリングユニットＳＵと分離する絶縁層である。なお、ブロックとは、複数のストリングユニットＳＵから構成され、同一ブロックに含まれるストリングユニットＳＵのメモリセルＭＴに書き込まれたデータは、一括して消去される。スリットＳＬＴは、ｚ方向において、ソース線ＳＬまで延設されている。
ｙ方向に延伸するスリットＳＨＥは、１つのブロック内に含まれる複数のストリングユニットＳＵを相互に分離する絶縁層である。図１６、図１７は、１つのブロック内に４つのストリングユニットＳＵが形成された例を示している。すなわち、スリットＳＨＥは、スリットＳＬＴの間に３本設けられている。スリットＳＨＥは、ｚ方向において、選択ゲート線ＳＧＤを構成する配線層６５４まで延設されており、スリットＳＨＥによって選択ゲート線ＳＤＧが隣り合うストリングユニットＳＵの間で分離される。
図１６に示すように、配線層Ｄ０、Ｄ２は、半導体基板７１表面に平行な面内（ｘｙ平面内）において、スリットＳＬＴ、ＳＨＥが延伸する方向（ｙ方向）に延伸する複数の第１配線Ｌ１と、スリットＳＬＴ、ＳＨＥが延伸する方向と直交する方向（ｘ方向）に延伸する複数の第２配線Ｌ２とから構成される格子パターンで形成される。第１配線Ｌ１は、メモリホールのピッチの整数倍のピッチでパターン形成される。第２配線Ｌ２は、メモリホールの整数倍のピッチの周期パターンが、スリットＳＨＥのピッチで繰り返すようにパターン形成される。このように、複数の第１配線Ｌ１と複数の第２配線Ｌ２とを格子パターンで形成することで、多波長計測装置３における計測において、配線層Ｄ２より下層への照射光の侵入を防ぐことができる。また、上述のピッチで各配線層Ｄ０～Ｄ２を構成する第１配線Ｌ１と第２配線Ｌ２とを配置することにより、Ｔ－ＳＡＸＳ計測装置２や多波長光計測装置３で用いられる周期境界を前提とする形状モデルのサイズを小さくするができ、シミュレーションの計算コストを抑制することができる。
なお、図１７に示すように、配線層Ｄ０～Ｄ２は、上述のピッチで配置された複数の第１配線Ｌ１のみで構成してもよい。または、上述のピッチで配置された複数の第２配線Ｌ２のみで構成してもよい。ただし、配線層Ｄ０～Ｄ２のうち少なくとも１つの配線層は、図１６に示すような格子パターンで形成することが好ましい。
（第２実施形態）
次に、第２実施形態について説明する。本実施形態の計測装置は、Ｔ－ＳＡＸＳ計測装置２の解析部２４における形状プロファイルの解析方法が、上述した第１実施形態と異なる。計測システム１の構成や、計測対象となる被検体７の構造については、上述した第１実施形態と同様であるので説明を省略し、以下、第１実施形態と異なる点についてのみ説明する。
図１８は、第２実施形態の計測方法の一例を説明するフローチャートである。なお、図中に示す長方形、平行四辺形、矢印は、図１４と同義である。まず、メモリホールパターン形成途中の半導体ウエハを被検体７とし、多波長光計測装置３において、回折光強度スペクトル（多波長光スペクトル）を取得する（ステップＳ６１１）。次に、多波長光計測装置３の解析部３４において、ステップＳ６１１で取得した回折光強度スペクトルを解析し、被検体７の表面に形成されたエッチングマスク膜７３の残膜厚Ｔｍを推定する（ステップＳ６１２）。続いて、被検体７をＴ－ＳＡＸＳ計測装置２に搬送し、Ｔ－ＳＡＸＳ計測装置２において、計測ステージ２２の回動角度を変えながら計測し、複数の回折像（ＳＡＸＳ像群）を取得する（ステップＳ６１３）。これらのステップＳ６１１～Ｓ６１３は、図１４に示す第１実施形態の計測方法におけるステップＳ６１～Ｓ６３と同様である。
続いて、Ｔ－ＳＡＸＳ計測装置２の解析部２４において、ステップＳ６１３で取得したＳＡＸＳ像群を解析し、計測時点において被検体７に形成されているメモリホール（孔）の３次元形状を推定する（ステップＳ６１４）。ステップＳ６１４におけるＳＡＸＳ像群の解析において、解析部２４は、解析パラメータとしてステップＳ６１２で生成されたエッチングマスク膜７３の残膜厚Ｔｍをセットし、３次元形状を解析する。これにより、ステップＳ６１４の結果として、エッチングマスク膜７３とＯＮ積層膜７２との界面が推定された加工孔の３次元形状（マスク界面あり形状プロファイル）が生成される。
以上のように、本実施形態の計測装置によれば、Ｔ－ＳＡＸＳ計測装置２において、多波長光計測装置３で計測したエッチングマスク膜７３の残膜厚Ｔｍをパラメータにセットした状態でＳＡＸＳ像群を解析することで、より精度の高い３次元形状プロファイルを生成することができる。また、第１実施形態においては、ＳＡＸＳ像群の解析結果として生成されたマスク界面なし形状プロファイルに対し、エッチングマスク膜７３の残膜厚Ｔｍをオフセット処理してマスク界面あり形状プロファイルを生成していたが、本実施形態によれば、ＳＡＸＳ像群の解析結果として、直接的にマスク界面あり形状プロファイルが得られる。従って、簡易な手順で精度よく被検体７表面の３次元形状プロファイルを計測することができる。
（第３実施形態）
次に、第３実施形態について説明する。本実施形態の計測システムは、形状プロファイルの解析方法が、上述した第１実施形態と異なる。計測システム１の構成や、計測対象となる被検体７の構造については、上述した第１実施形態と同様であるので説明を省略し、以下、第１実施形態と異なる点についてのみ説明する。
図１９は、第３実施形態の計測方法の一例を説明するフローチャートである。なお、図中に示す長方形、平行四辺形、矢印は、図１４と同義である。まず、メモリホールパターン形成途中の半導体ウエハを被検体７とし、多波長光計測装置３において、回折光強度スペクトル（多波長光スペクトル）を取得する（ステップＳ６２１）。次に、被検体７をＴ－ＳＡＸＳ計測装置２に搬送し、Ｔ－ＳＡＸＳ計測装置２において、計測ステージ２２の回動角度を変えながら計測し、複数の回折像（ＳＡＸＳ像群）を取得する（ステップＳ６２２）。
続いて、ホストコンピュータ４は、ステップＳ６２１で取得した回折光強度スペクトルと、ステップＳ６２２で取得したＳＡＸＳ像群とを、データベース５に格納されているライブラリと比較する。なお、本実施形態の計測システムは、計測に先立ち、外部のシミュレータ等において、様々な３次元形状パターン及び膜構造に対応する、Ｘ線回折光の強度分布及び回折光強度スペクトルのセットが算出され、ライブラリとしてデータベース５に格納されている。ホストコンピュータ４は、ライブラリの中から、最も一致度の高いＳＡＸＳ像群及び回折光強度スペクトルのセットを抽出する。抽出されたセットに対応する３次元形状パターン及び膜構造を、被検体７の表面に形成されたパターン及び膜構造であると推定する（ステップＳ６２３）。これにより、ステップＳ６３２の結果として、エッチングマスク膜７３とＯＮ積層膜７２との界面が推定された加工孔の３次元形状（マスク界面あり形状プロファイル）が生成される。
以上のように、本実施形態の計測システムによれば、様々な３次元形状パターン及び膜構造に対応するＸ線回折光の強度分布及び回折光強度スペクトルのセットをシミュレーションにより算出し、予めライブラリとして準備することにより、理想的な解析を行うことが可能となり、最も精度の高い３次元形状プロファイルを生成することができる。また、本実施形態では、Ｔ－ＳＡＸＳ計測装置２で取得されるＳＡＸＳ像群と、多波長光計測装置３で取得される回折光強度スペクトルとを解析することにより、直接的にマスク界面あり形状プロファイルが得られるため、エッチングマスク膜７３の残膜厚Ｔｍを算出する手順が不要となる。従って、簡易な手順でより精度よく被検体７表面の３次元形状プロファイルを計測することができる。
（第４実施形態）
次に、第４実施形態について説明する。本実施形態の計測システム１´は、図２０に示すように、多波長光計測装置３にかえてレーザー超音波計測装置９を用いる点が、上述した第１実施形態の計測システム１と異なる。図２０は、第４実施形態にかかる計測システムの構成例を示すブロック図である。計測システム１´の他の構成や、計測対象となる被検体７の構造については、上述した第１実施形態の計測システム１と同様であるので説明を省略し、以下、第１実施形態と異なる点についてのみ説明する。
レーザー超音波計測装置９は、被検体７の表面にレーザービームを照射し、被検体７の表面近傍を瞬間的に熱膨張させる。すると、熱膨張によって、被検体７の表面近傍に超音波が発生する。超音波は、被検体７内部に向かって伝搬され、膜の界面で反射する。反射した超音波が被検体７表面に到達すると、被検体７表面が振動する。この超音波の反射による被検体７表面の振動を検知することにより、被検体７に積層された膜の膜厚を計測することができる。
図２１は、レーザー超音波計測装置の構成の一例を説明する概略図である。レーザー超音波計測装置９は、レーザー照射部９１と、計測ステージ９２と、レーザー検出部としての検出器９３と、解析部９４とを備える。また、レーザー超音波計測装置９は、搬送部９５と、位置計測部としてのアライメントカメラ９６と、動作制御部９７も備える。なお、図２１において、太線は、被検体７の搬送路を示している。また、点線は、レーザー光の光路を示している。また、実線は、データや情報（電気信号）を伝達する信号伝達路を示している。
レーザー照射部９１は、レーザー源９１１と、ビームスプリッタ９１２と、Ｅ．О．Ｍ（Ｅｌｅｃｔｒｏ Ｏｐｔｉｃ Ｍｏｄｕｌｅ）９１３と、ディレイステージ９１４とから主に構成される。レーザー源９１１は、被検体７を熱膨張させるためのポンプレーザーと、被検体７表面の振動を検知するためのプローブレーザーとを兼ねる、パルス状のレーザーを生成し出射する。ビームスプリッタ９１２は、レーザー源９１１から出射されたレーザーを２方向に分離する。ビームスプリッタ９１２を構成する図示しない反射層に対してレーザーが４５度の角度で入射するように、ビームスプリッタ９１２は設置される。反射層によってレーザーの一部の光束（第１の光束）が反射され、残りの光束（第２の光束）は反射層を透過する。
Ｅ．О．Ｍ９１３とディレイステージ９１４は、ビームスプリッタ９１２によって分離された２方向の光束が垂直に入射するように設置されている。Ｅ．О．Ｍ９１３は、入射された第１の光束を変調させる。変調された第１の光束は、ポンプレーザーとして被検体７に入射される。ディレイステージ９１４は、入射された第２の光束を遅延させる。遅延された第２の光束は、プローブレーザーとして被検体７に入射される。
検出器９３は、被検体７に入射されたプローブレーザーの反射光を検出する。例えば、２次元のアレイ状に配置された複数個の半導体検出素子（固体撮像素子等）で構成される。半導体検出素子としては、例えば、ＣＣＤ（電荷結合素子）や、ＣＭＯＳイメージセンサが用いられる。被検体７の撮像領域におけるプローブレーザーの反射光は、検出器３３４の投影領域に配置された半導体検出素子により光電変換され、撮像信号（反射光強度）として出力される。
解析部９４は、検出器９３から出力された反射光強度に基づき、例えば反射率の時間変化を解析し、被検体７に積層された膜の膜厚を算出する。
搬送部９５は、図６に示すＴ－ＳＡＸＳ計測装置２の搬送部２５と同様の構成である。また、アライメントカメラ９６も、Ｔ－ＳＡＸＳ計測装置２のアライメントカメラ２６１と同様の構成である。動作制御部９７は、レーザー超音波計測装置９の各部位の動作を制御する。動作制御部９７は、例えば、レーザー源９１１や検出器９３のパラメータを指示したり、計測ステージ９２や搬送部９５の動作を指示したりする。
このように構成された計測システム１´を用いた計測方法について、図２２を用いて説明する。図２２は、第４実施形態の計測方法の一例を説明するフローチャートである。なお、図中に示す長方形、平行四辺形、矢印は、図１４と同義である。
まず、レーザー超音波計測装置９において、レーザー反射光強度波形（レーザー超音波波形）を取得する（ステップＳ９１）。次に、レーザー超音波計測装置９の解析部９４において、ステップＳ９１で取得したレーザー超音波波形を解析し、被検体７の表面に形成されたエッチングマスク膜７３の残膜厚Ｔｍを推定する（ステップＳ９２）。
続いて、被検体７をＴ－ＳＡＸＳ計測装置２に搬送し、Ｔ－ＳＡＸＳ計測装置２において、計測ステージ２２の回動角度を変えながら計測し、複数の回折像（ＳＡＸＳ像群）を取得する（ステップＳ９３）。Ｔ－ＳＡＸＳ計測装置２の解析部２４において、ステップＳ９３で取得したＳＡＸＳ像群を解析し、計測時点において被検体７に形成されているメモリホール（孔）の３次元形状（マスク界面なし形状プロファイル）を推定する（ステップＳ９４）。最後に、ステップＳ９５において、ステップＳ９４で生成されたマスク界面なし形状プロファイルと、ステップＳ９２で取得したマスク残膜厚Ｔｍとを用い、エッチングマスク膜７３とＯＮ積層膜７２との界面が推定された加工孔の３次元形状（マスク界面あり形状プロファイル）を生成する。
以上のように、本実施形態の計測装置によれば、エッチングマスクと加工対象膜との界面、及び、エッチングにより加工した孔の形状プロファイルを、非破壊で精度よく計測することができる。また、レーザー超音波計測装置９は、被検体７内部に超音波を伝搬させることで膜厚を計測するため、光を非常に通しにくい材料で形成された膜（例えば、金属膜）の膜厚の計測も可能である。故に、本実施形態によれば、エッチングマスクの材料によらず、エッチングマスクと加工対象膜との界面、及び、エッチングにより加工した孔の形状プロファイルを、非破壊で精度よく計測することができる。
（第５実施形態）
次に、第５施形態について説明する。本実施形態の計測装置は、Ｔ－ＳＡＸＳ計測装置２の解析部２４における形状プロファイルの解析方法が、上述した第４実施形態と異なる。計測システム１´の構成や、計測対象となる被検体７の構造については、上述した第４実施形態と同様であるので説明を省略し、以下、第４実施形態と異なる点についてのみ説明する。
図２３は、第５実施形態の計測方法の一例を説明するフローチャートである。なお、図中に示す長方形、平行四辺形、矢印は、図１４と同義である。まず、メモリホールパターン形成途中の半導体ウエハを被検体７とし、レーザー超音波計測装置９において、レーザー反射光強度波形（レーザー超音波波形）を取得する（ステップＳ９１１）。次に、レーザー超音波計測装置９の解析部９４において、ステップＳ９１で取得したレーザー超音波波形を解析し、被検体７の表面に形成されたエッチングマスク膜７３の残膜厚Ｔｍを推定する（ステップＳ９１２）。続いて、被検体７をＴ－ＳＡＸＳ計測装置２に搬送し、Ｔ－ＳＡＸＳ計測装置２において、計測ステージ２２の回動角度を変えながら計測し、複数の回折像（ＳＡＸＳ像群）を取得する（ステップＳ９１３）。これらのステップＳ９１１～Ｓ９１３は、図２２に示す第４実施形態の計測方法におけるステップＳ９１～Ｓ９３と同様である。
続いて、Ｔ－ＳＡＸＳ計測装置２の解析部２４において、ステップＳ９１３で取得したＳＡＸＳ像群を解析し、計測時点において被検体７に形成されているメモリホール（孔）の３次元形状を推定する（ステップＳ９１４）。ステップＳ９１４におけるＳＡＸＳ像群の解析において、解析部２４は、解析パラメータとしてステップＳ９１２で生成されたエッチングマスク膜７３の残膜厚Ｔｍをセットし、３次元形状を解析する。これにより、ステップＳ９１４の結果として、エッチングマスク膜７３とＯＮ積層膜７２との界面が推定された加工孔の３次元形状（マスク界面あり形状プロファイル）が生成される。
以上のように、本実施形態の計測装置によれば、Ｔ－ＳＡＸＳ計測装置２において、レーザー超音波計測装置９で計測したエッチングマスク膜７３の残膜厚Ｔｍをパラメータにセットした状態でＳＡＸＳ像群を解析することで、より精度の高い３次元形状プロファイルを生成することができる。また、第４実施形態においては、ＳＡＸＳ像群の解析結果として生成されたマスク界面なし形状プロファイルに対し、エッチングマスク膜７３の残膜厚Ｔｍをオフセット処理してマスク界面あり形状プロファイルを生成していたが、本実施形態によれば、ＳＡＸＳ像群の解析結果として、直接的にマスク界面あり形状プロファイルが得られる。従って、簡易な手順で精度よく被検体７表面の３次元形状プロファイルを計測することができる。
（第６実施形態）
次に、第６実施形態について説明する。本実施形態の計測システム１´は、形状プロファイルの解析方法が、上述した第４実施形態と異なる。計測システム１´の構成や、計測対象となる被検体７の構造については、上述した第４実施形態と同様であるので説明を省略し、以下、第４実施形態と異なる点についてのみ説明する。
図２４は、第６実施形態の計測方法の一例を説明するフローチャートである。なお、図中に示す長方形、平行四辺形、矢印は、図１４と同義である。まず、メモリホールパターン形成途中の半導体ウエハを被検体７とし、レーザー超音波計測装置９において、レーザー反射光強度波形（レーザー超音波波形）を取得する（ステップＳ９２１）。次に、被検体７をＴ－ＳＡＸＳ計測装置２に搬送し、Ｔ－ＳＡＸＳ計測装置２において、計測ステージ２２の回動角度を変えながら計測し、複数の回折像（ＳＡＸＳ像群）を取得する（ステップＳ６２２）。
続いて、ホストコンピュータ４は、ステップＳ９２１で取得したレーザー超音波波形と、ステップＳ９２２で取得したＳＡＸＳ像群とを、データベース５に格納されているライブラリと比較する。なお、本実施形態の計測システムは、計測に先立ち、外部のシミュレータ等において、様々な３次元形状パターン及び膜構造に対応する、Ｘ線回折光の強度分布及びレーザー超音波波形のセットが算出され、ライブラリとしてデータベース５に格納されている。ホストコンピュータ４は、ライブラリの中から、最も一致度の高いＳＡＸＳ像群及びレーザー超音波波形のセットを抽出する。抽出されたセットに対応する３次元形状パターン及び膜構造を、被検体７の表面に形成されたパターン及び膜構造であると推定する（ステップＳ９２３）。これにより、ステップＳ９３２の結果として、エッチングマスク膜７３とＯＮ積層膜７２との界面が推定された加工孔の３次元形状（マスク界面あり形状プロファイル）が生成される。
以上のように、本実施形態の計測システムによれば、様々な３次元形状パターン及び膜構造に対応するＸ線回折光の強度分布及びレーザー超音波波形のセットをシミュレーションにより算出し、予めライブラリとして準備することにより、理想的な解析を行うことが可能となり、最も精度の高い３次元形状プロファイルを生成することができる。また、本実施形態では、Ｔ－ＳＡＸＳ計測装置２で取得されるＳＡＸＳ像群と、レーザー超音波計測装置９で取得されるレーザー超音波波形とを解析することにより、直接的にマスク界面あり形状プロファイルが得られるため、エッチングマスク膜７３の残膜厚Ｔｍを算出する手順が不要となる。従って、簡易な手順でより精度よく被検体７表面の３次元形状プロファイルを計測することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、１´…計測システム、２…Ｔ－ＳＡＸＳ計測装置、３、８…多波長光計測装置、４…ホストコンピュータ４…データベース、６…搬送装置、７…被検体、９…レーザー超音波計測装置、２１…Ｘ線照射部、２２、３２、８２、９２…計測ステージ、２３…Ｘ線検出部、２４、３４、８４、９４…解析部、２５、３５、８５、９５…搬送部、２６…位置計測部、２７、３７、８７、９７…動作制御部、３１、８１…多波長光照射部、３３、８３…多波長光検出部、７１…半導体基板、７２…ＯＮ積層膜、７３…エッチングマスク膜、９１…レーザー照射部、２１１…Ｘ線源、２１２…シャッター、２１３…Ｘ線収束機構、２１３ａ…第１スリット、２１３ｂ、８１３、８１４…ミラー、２１３ｃ…第２スリット、２３１…真空管路、９３、２３２、３３４、８３１…検出器、２５１…ロードポート、２５２…搬送ユニット、２５３…プリアライナ、３６、８６、９６、２６１…アライメントカメラ、２６２…被検体傾き計測部、３１１、８１１…多波長光源、３１２…ポラライザ、３１３、３３１…コンペンセータ、３３２…アナライザ、３３３…プリズム、８１２、９１２…ビームスプリッタ、９１１…レーザー源、９１３…Ｅ．Ｏ．Ｍ、９１４…ディレイステージ、

Claims (6)

  1. 被検体が載置されるステージと、
    前記ステージにＸ線を照射するＸ線照射部と、
    前記Ｘ線の照射により前記被検体から発せられる散乱Ｘ線を検出するＸ線検出部と、
    前記散乱Ｘ線を光電変換して得られる回折像を解析して前記被検体における前記Ｘ線が照射される計測領域の表面輪郭形状を推定する解析部と、
    を備える計測装置において、
    前記被検体の前記計測領域には、第１の膜と、前記第１の膜と異なる材料で形成された第２の膜が積層されており、かつ、前記計測領域の一部に前記第２の膜を貫通する孔部が形成されており、
    前記ステージは、前記被検体が載置される面に平行な軸に対し回動可能になされており、
    前記解析部は、前記ステージを前記軸に対し回動角を変えながら取得した複数の前記回折像と、多波長光計測またはレーザー超音波計測の少なくともいずれか一方の計測手法を用いて前記被検体を計測して得られる計測データとに基づき、前記被検体の前記計測領域における、前記第１の膜と前記第２の膜との界面を含む前記表面輪郭形状を推定することを特徴とする、計測装置。
  2. 前記計測データは、前記第２の膜の膜厚であることを特徴とする、請求項１に記載の計測装置。
  3. 前記計測データは、多波長光スペクトルであることを特徴とする、請求項１に記載の計測装置。
  4. 前記計測データは、レーザー超音波計測波形であることを特徴とする、請求項１に記載の計測装置。
  5. 前記多波長光スペクトルにおける最長波長が２μｍ以上であることを特徴とする、請求項３に記載の計測装置。
  6. 被検体に対してＸ線を照射し、
    前記Ｘ線の照射により前記被検体から発せられる散乱Ｘ線を検出し、
    前記散乱Ｘ線を光電変換して得られる回折像を解析して前記被検体における前記Ｘ線が照射される計測領域の表面輪郭形状を推定する計測方法において、
    前記被検体の前記計測領域には、第１の膜と、前記第１の膜と異なる材料で形成された第２の膜が順に積層されており、かつ、前記計測領域の一部に前記第２の膜を貫通する孔部が形成されており、
    前記被検体に対する前記Ｘ線の照射角を変えながら取得した複数の前記回折像と、多波長光計測またはレーザー超音波計測の少なくともいずれか一方の計測手法を用いて前記被検体を計測して得られる計測データとに基づき、前記被検体の前記計測領域における、前記第１の膜と前記第２の膜との界面を含む前記表面輪郭形状を推定することを特徴とする、計測方法。
JP2020142878A 2020-08-26 2020-08-26 計測装置、及び、計測方法 Active JP7458935B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020142878A JP7458935B2 (ja) 2020-08-26 2020-08-26 計測装置、及び、計測方法
US17/189,738 US11646211B2 (en) 2020-08-26 2021-03-02 Measuring device, measuring method, and semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020142878A JP7458935B2 (ja) 2020-08-26 2020-08-26 計測装置、及び、計測方法

Publications (2)

Publication Number Publication Date
JP2022038389A JP2022038389A (ja) 2022-03-10
JP7458935B2 true JP7458935B2 (ja) 2024-04-01

Family

ID=80358974

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020142878A Active JP7458935B2 (ja) 2020-08-26 2020-08-26 計測装置、及び、計測方法

Country Status (2)

Country Link
US (1) US11646211B2 (ja)
JP (1) JP7458935B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115290002B (zh) * 2022-10-10 2022-12-13 江苏新恒基特种装备股份有限公司 一种大口径多波波纹管形状尺寸快速精确检测装置及方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001201470A (ja) 2000-01-18 2001-07-27 Shimadzu Corp Ｘ線光電子分析装置
JP2007285923A (ja) 2006-04-18 2007-11-01 Jordan Valley Semiconductors Ltd 反射モードのｘ線回折を用いた限界寸法の測定
WO2019036512A1 (en) 2017-08-14 2019-02-21 Kla-Tencor Corporation DEVICE-BASED METROLOGY USING TARGET DECOMPOSITION

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7481579B2 (en) * 2006-03-27 2009-01-27 Jordan Valley Applied Radiation Ltd. Overlay metrology using X-rays
WO2010051108A2 (en) * 2008-09-11 2010-05-06 Lawrence Livermore National Security, Llc Model-based tomographic reconstruction
JP5743856B2 (ja) * 2011-11-10 2015-07-01 株式会社東芝 計測装置および計測方法
US9885962B2 (en) 2013-10-28 2018-02-06 Kla-Tencor Corporation Methods and apparatus for measuring semiconductor device overlay using X-ray metrology
US10352695B2 (en) 2015-12-11 2019-07-16 Kla-Tencor Corporation X-ray scatterometry metrology for high aspect ratio structures
KR102190305B1 (ko) * 2015-12-23 2020-12-14 에이에스엠엘 네델란즈 비.브이. 메트롤로지 방법, 메트롤로지 장치 및 디바이스 제조 방법
JP6942357B2 (ja) * 2016-07-16 2021-09-29 株式会社リガク 複合検査システム
US10859518B2 (en) * 2017-01-03 2020-12-08 Kla-Tencor Corporation X-ray zoom lens for small angle x-ray scatterometry
WO2018233947A1 (en) * 2017-06-20 2018-12-27 Asml Netherlands B.V. DETERMINATION OF EDGE ROUGHNESS PARAMETERS
EP3627226A1 (en) * 2018-09-20 2020-03-25 ASML Netherlands B.V. Optical system, metrology apparatus and associated method
US11562289B2 (en) * 2018-12-06 2023-01-24 Kla Corporation Loosely-coupled inspection and metrology system for high-volume production process monitoring
WO2020126248A1 (en) * 2018-12-21 2020-06-25 Asml Netherlands B.V. Methods and apparatus for metrology
WO2020194986A1 (ja) * 2019-03-28 2020-10-01 株式会社リガク 透過型小角散乱装置
US11460418B2 (en) * 2019-08-26 2022-10-04 Kla Corporation Methods and systems for semiconductor metrology based on wavelength resolved soft X-ray reflectometry

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001201470A (ja) 2000-01-18 2001-07-27 Shimadzu Corp Ｘ線光電子分析装置
JP2007285923A (ja) 2006-04-18 2007-11-01 Jordan Valley Semiconductors Ltd 反射モードのｘ線回折を用いた限界寸法の測定
WO2019036512A1 (en) 2017-08-14 2019-02-21 Kla-Tencor Corporation DEVICE-BASED METROLOGY USING TARGET DECOMPOSITION

Also Published As

Publication number Publication date
US20220068678A1 (en) 2022-03-03
JP2022038389A (ja) 2022-03-10
US11646211B2 (en) 2023-05-09

Similar Documents

Publication Publication Date Title
JP6892921B2 (ja) 小角ｘ線スキャトロメトリベースの計測システムの較正
TWI746498B (zh) 用於擴展之紅外線光譜橢偏量測之系統及方法
US11119050B2 (en) Methods and systems for measurement of thick films and high aspect ratio structures
CN109073902B (zh) 用于小光斑大小透射小角x射线散射术的光束整形狭缝
US9305341B2 (en) System and method for measurement of through silicon structures
US10859518B2 (en) X-ray zoom lens for small angle x-ray scatterometry
JP2019536057A (ja) Ｘ線スキャトロメトリシステムのフルビーム計測
JP2020522883A (ja) Ｘ線スキャトロメトリでの深層構造のプロセスモニタリング
CN109690235A (zh) 用于测量高纵横比结构的红外光谱反射计
TWI673487B (zh) 度量系統、度量設備及度量方法
JP2019518973A (ja) パターン構造物検査装置及び検査方法
JP7458935B2 (ja) 計測装置、及び、計測方法
KR20160014196A (ko) 반도체 계측 시스템 및 이를 이용한 반도체 소자의 계측 방법
US11703465B2 (en) Apparatus for inspecting semiconductor device and method for inspecting semiconductor device
US20240210334A1 (en) Measurement device, measurement system, and measurement method
KR20230004687A (ko) 트렌치의 광학 측정을 위한 타깃

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230320

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20231127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240125

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240220

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240319

R151 Written notification of patent or utility model registration

Ref document number: 7458935

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20240520