JP7435054B2

JP7435054B2 - 通信装置、通信装置の制御方法、および集積回路

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Publication number: JP7435054B2
Application number: JP2020041070A
Authority: JP
Inventors: 好博中谷
Original assignee: Omron Corp
Current assignee: Omron Corp
Priority date: 2020-03-10
Filing date: 2020-03-10
Publication date: 2024-02-21
Anticipated expiration: 2040-03-10
Also published as: WO2021181896A1; JP2021144324A

Description

本発明は、優先度に応じたＥｔｈｅｒパケット送信を自動振り分けする通信装置に関する。

従来、産業用制御装置に用いられる通信手段は多数あり、ＥｔｈｅｒＣＡＴ（登録商標）などが多く用いられてきている。データ容量の増加またはリアルタイム性の向上の為に、Ｇｉｇａｂｐｓに対応したＥｔｈｅｒＣＡＴＧへの対応または、ＴｉｍｅＳｅｎｓｉｔｉｖｅＮｅｔｗｏｒｋ（以下、ＴＳＮ）への対応が求められている。更に、一定周期での制御データの通信と、不定期での情報データの通信とが混在した通信規格が求められている。

制御データは低遅延、小ジッターである必要があり、大容量の情報データよりも、制御データは高優先に通信を行う必要がある。この通信を実現するため、ＦｉｒｍＷａｒｅ（以下、ＦＷ）が、送信データの種類により、送信の優先順位を決め、それに応じて通信経路の振り分け処理を行うことが従来技術として知られている。

特許文献１に、送信されるデータの優先度によって、複数ある送信バッファを、排他的に切り替える技術が開示されている。

特開２０１９－１６１３８０号公報

しかしながら、上述のような従来技術は、ＦＷによる通信経路の振り分け処理に時間がかかり、産業用制御装置のＣＰＵ負荷を増大させ、遅延を発生させるという課題がある。

また、高優先度を優先して処理していた場合、低優先度のバッファが送信ポートを排他的に占有している間に、高優先度のバッファにデータが入った場合、高優先度のデータの送信は開始されず、遅延が発生する課題がある。

本発明の一様態は、主メモリを備える情報処理装置のプロセッサの負荷を低減し、かつ、優先度に応じて適切に送信順を調停することを目的とする。

本発明の一様態に係る通信装置は、主メモリにＤＭＡ（Direct Memory Access）方式でアクセスする通信装置であって、前記主メモリの送信ディスクリプタ領域から送信ディスクリプタを取得し、前記送信ディスクリプタに基づいて前記送信ディスクリプタに対応する送信データの優先度を判定し、判定された優先度に対応するキューに前記送信ディスクリプタを渡す送信ディスクリプタフェッチと、複数の優先度にそれぞれ対応した複数のキューであって、前記主メモリから前記送信ディスクリプタに対応する送信データを取得する前記複数のキューと、優先度に応じて前記複数のキューに格納された前記送信データの送信順を調停する送信調停部と、を備える。

上記の構成によれば、送信ディスクリプタフェッチによって、主メモリにＤＭＡでアクセスし、送信ディスクリプタに基づいて優先度を判定する。優先度を基に、送信順を調停されたキューからデータを送信できる。これにより、例えば主メモリを備える情報処理装置のプロセッサの負荷を低減し、かつ、優先度に応じて適切に送信順を調停することができる。

前記通信装置は、前記送信ディスクリプタフェッチが、前記送信ディスクリプタに基づいて、前記送信ディスクリプタに対応する前記送信データのヘッダの少なくとも一部を取得し、前記送信データのヘッダの少なくとも一部に基づいて前記送信データの優先度を判定してもよい。

上記の構成によれば、優先度を判定するために、ヘッダに加えて、全データを取得する必要がなく、送信データの一部だけ取得すればよい。そのため、必要なデータアクセスが減り、低負荷で優先度判定ができる。

前記通信装置は、前記送信ディスクリプタフェッチが、前記送信データのヘッダに含まれる宛先アドレスに基づいて前記送信データの優先度を判定する、構成でもよい。

上記の構成によれば、優先度を判定するための情報は、ヘッダのみでよい。そのため、部分的なデータアクセスにより、低負荷で優先度判定ができる。

前記通信装置は、複数の宛先アドレスと、前記複数の優先度とを関連付けて記憶する優先度記憶部を備えていてもよい。

上記の構成によれば、宛先アドレスから優先度を調べるためにＦＷへの問い合わせが不要になり、高速な送信が可能になる。

前記通信装置は、前記送信ディスクリプタが、前記送信データに関する優先度情報を含み、前記送信ディスクリプタフェッチが、前記優先度情報に基づいて、前記送信データの優先度を判定する、構成でもよい。

前記通信装置は、前記送信ディスクリプタが、前記送信データの宛先アドレスを含み、前記送信ディスクリプタフェッチが、前記宛先アドレスに基づいて前記送信データの優先度を判定する、構成であってもよい。

本発明の一様態に係る通信装置の制御方法は、主メモリにＤＭＡ（Direct Memory Access）方式でアクセスする通信装置の制御方法であって、前記主メモリの送信ディスクリプタ領域から送信ディスクリプタを取得するステップと、前記送信ディスクリプタに基づいて前記送信ディスクリプタに対応する送信データの優先度を判定するステップと、判定された優先度に対応するキューに前記送信ディスクリプタを渡すステップと、前記主メモリから前記送信ディスクリプタに対応する送信データを取得するステップと、優先度に応じて複数の前記送信データの送信順を調停するステップと、を含む。

前記通信装置として機能する集積回路は、前記送信ディスクリプタフェッチと、前記複数のキューと、前記送信調停部と、として機能する、ハードウェアの論理回路が形成されていてもよい。

本発明の一態様によれば、主メモリを備える情報処理装置のプロセッサの負荷を低減し、かつ、優先度に応じて適切に送信順を調停することができる。

本実施形態に係る情報処理装置の構成要素を示すブロック図である。本実施形態に係る情報処理装置の構成要素を示すブロック図である。送信ディスクリプタと送信データのデータ構造を示す図である。ＣＰＵの動作フローチャートである。通信装置の動作フローチャートである。

〔実施形態１〕
§１適用例
図２は、本実施形態の情報処理装置１の構成要素を示すブロック図である。情報処理装置１では、ＦＷ（ドライバ２３）によって送信データの優先度振分を行うのではなく、通信装置４で送信データのヘッダ内にある宛先アドレスから、優先度をハードウェア処理で判別する。その後、優先度に基づき、送信キューを振り分けられ、送信データの送信順を調停されながら送信される。そのため、ＦＷによって優先度振分を行い送信する従来技術よりも、ＦＷの処理を低減することができ、低遅延・低負荷な処理が実現できる。

§２構成例
〔通信装置の機能構成〕
図１と図２は、本実施形態の情報処理装置の構成要素を示すブロック図である。情報処理装置１は、ＣＰＵ２（中央演算処理装置）と、主メモリ３と、通信装置４と、を備える。

ＣＰＵ２は、複数のアプリケーション２１と、ＴＣＰ／ＩＰスタック２２と、ドライバ２３と、ＯＳ２４（Operating System）と、を動作させる。ＣＰＵ２はソフトウェアを動作させるプロセッサ（ハードウェア）で、ＦＷを動作させている。

アプリケーション２１は、ソフトウェアであり、ＯＳ２４上で動作する。ＴＣＰ／ＩＰスタック２２は、ＴＣＰ／ＩＰ通信のプロトコルに関するソフトウェアである。ドライバ２３は、ソフトウェアとハードウェアの仲立ちをするソフトウェアである。

主メモリ３は、送信ディスクリプタ領域３１と、送信データ領域３２と、を備える。送信ディスクリプタは送信データに関わる情報をまとめたヘッダである。

主メモリ３は、ＣＰＵ２が処理したまたは処理に用いるデータを保存しておく記憶装置であり、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）、ＳＳＤ（Solid State Drive）、ＨＤＤ（Hard Disc Drive）、またはＳＤカードなどの記憶装置である。送信ディスクリプタ領域３１は、送信ディスクリプタを複数格納しておくデータ領域である。送信データ領域３２は、送信データを複数格納しておくデータ領域である。

通信装置４（通信コントローラ）は、送信ディスクリプタフェッチ４１と、２以上の複数の送信キュー４２と、インタフェース４３と、優先度記憶部４４と、送信調停部４５と、送受信ポート４６と、を備える。通信装置４は、送信データを送信する処理を行うハードウェアである。通信装置４は、例えばネットワークインタフェースカード（ＮＩＣ）であり、ＡＳＩＣ（Application Specific Integrated Circuit）、またはＦＰＧＡ（Field-Programmable Gate Array）で構成された集積回路である。通信装置４は、送信データに優先度をつけ通信する機能を有する。

送信ディスクリプタフェッチ４１は、送信ディスクリプタを解釈し、送信キューへの振り分けを行う。送信ディスクリプタフェッチ４１は、送信データの優先度に応じて、優先度に対応する送信キュー４２に送信ディスクリプタを出力する。送信キュー４２は、送信ディスクリプタを保存しておき、先入れ先出しで送信データを送受信ポートから送信できる。送信キュー４２は、送信優先度が高優先度（ＴＸ０）のものから低優先度（ＴＸｍ）のものまで複数ある。インタフェース４３（Ｉ／Ｆ）は、ＣＰＵ２と主メモリ３と通信する。

優先度記憶部４４は、複数の宛先アドレスと複数の優先度とを互いに関連付けて記憶する。送信調停部４５は、複数の送信キューの優先度を考慮し、送信順を調停する。

送受信ポート４６は、実際にデータ（送信データ／受信データ）を、ネットワークを介して複数の外部装置へ送受信する部位である。ここでは、ネットワークとしてＥｔｈｅｒｎｅｔ（登録商標）を想定した例を説明するが、これに限らない。ネットワークは、ＥｔｈｅｒＣＡＴ、ＥｔｈｅｒＣＡＴＧ、またはＴＳＮ等のネットワークであってもよい。複数のネットワークがブランチコントローラを介して送受信ポート４６に接続されていてもよい。外部装置としては、複数の優先度があり、外部装置に応じて優先度は異なる。外部装置としては、センサ入力、またはバルブ制御などの低遅延で定周期の制御データを送受信すべき高優先度の外部装置と、画像処理装置などの大容量の情報データを送受信すべき遅延を許した低優先度の外部装置とがある。

送信ディスクリプタフェッチ４１は、ＤＭＡＣ４１１と、振分部４１２と、を有する。複数の送信キュー４２は、それぞれ、ディスクリプタＦＩＦＯ４２１と、ＤＭＡＣ４２２と、データＦＩＦＯ４２３と、を有する。ＤＭＡＣ４１１、４２２は、主メモリにＤＭＡ（Direct Memory Access）方式でアクセスする。振分部４１２は、送信データの優先度を確認し、該当する優先度の送信キュー４２に振り分ける。ディスクリプタＦＩＦＯ４２１（ディスクリプタバッファ）は、送信ディスクリプタを保存しておき、先入れ先出しで取り出せる。データＦＩＦＯ４２３（データバッファ）は、送信データを保存しておき、先入れ先出しで取り出せる。

主メモリ３は、通信装置４のインタフェース４３と、ＣＰＵ２を介して接続されている。通信装置４のインタフェース４３は、送信ディスクリプタフェッチ４１と、２以上の送信キュー４２と、接続されている。送信ディスクリプタフェッチ４１は、２以上の送信キュー４２と接続されている。接続されている箇所では、通信によりデータの受け渡しが可能である。

送信ディスクリプタフェッチ４１と２以上の送信キュー４２とは、ＤＭＡＣ４１１、４２２を用いて、インタフェース４３を介して、主メモリと通信できる。

図３は、送信ディスクリプタと送信データのデータ構造を示す図である。送信ディスクリプタ５は、バッファアドレス領域５１と、送信完了フラグ領域５２と、予約領域５３と、を有する。

バッファアドレス領域５１は、主メモリ３における送信データ６の格納アドレスを含む領域である。送信完了フラグ領域５２は、送信ディスクリプタ５に対応する送信データ６が送信されたか否かを示す情報を含む領域である。予約領域５３は、その他通信に必要な情報および予備領域を含む。

送信データ６は、Ｅｔｈｅｒｎｅｔフレームである。送信データ６は、ヘッダ６０と、ＩＰフレーム６１と、を含む。送信データ６のヘッダ６０は、宛先ＭＡＣアドレス領域６２と、予約領域６３と、を含む。送信データ６のＩＰフレーム６１は、ＩＰフレーム６１のヘッダ６４と、データ領域６７とを含む。ＩＰフレーム６１のヘッダ６４は、宛先ＩＰアドレス領域６５と、予約領域６６と、を含む。

宛先ＭＡＣアドレス領域６２は、送信先の外部装置（宛先）のＭＡＣアドレスを含む領域である。宛先ＩＰアドレス領域６５は、送信先の外部装置（宛先）のＩＰアドレスを含む領域である。予約領域６３、６６は、その他通信に必要な情報および予備領域を含む。宛先ＭＡＣアドレス領域６２と宛先ＩＰアドレス領域６５とのうちいずれか一方でも設定されていれば送信は成立するプロトコルを採用している。

§３動作例
図４は、通信装置のＣＰＵ２の動作フローチャートである。まず、ＣＰＵ２での処理の流れを記す。

ドライバ２３は、通信装置４のインタフェース４３を介して、予め優先度記憶部４４に複数の宛先アドレスと複数の優先度とを互いに関連付けて設定する。宛先アドレスとしては、ＭＡＣアドレス、ＩＰアドレス、および／またはその他ネットワーク独自のアドレスでもよい。また、宛先アドレスがＩＰアドレスの場合、ＩＰｖ６に対応していてもよい。

宛先と優先度との関係は、上位のコンピュータでユーザが任意に設定したものを、ＣＰＵ２が主メモリ３に保存しておく。宛先と優先度との関係は、通信装置４の初期化時に主メモリ３から通信装置４に読み込まれる。

ＣＰＵ２内では、複数のアプリケーション２１が動作している。アプリケーション２１は、ＡＰＩを利用し、ＴＣＰ／ＩＰスタック２２に対し、パケット送信を行う（Ｓ１１）。

ＴＣＰ／ＩＰスタック２２は、受信したパケットを基に、ＩＰフレーム６１を生成し、生成したＩＰフレーム６１をドライバ２３に送信する（Ｓ１２）。ＩＰフレーム６１の宛先ＩＰアドレス領域には、宛先ＩＰアドレスが、設定されていてもよい。

ドライバ２３は、Ｅｔｈｅｒｎｅｔ（登録商標）フレームを生成し、主メモリ３の送信データ領域３２に、生成したＥｔｈｅｒｎｅｔフレームを送信データ６として書き込む（Ｓ１３）。Ｅｔｈｅｒｎｅｔフレーム（送信データ６）の宛先ＭＡＣアドレス領域６２には、宛先ＭＡＣアドレスが、設定されていてもよい。この時、ＯＳ２４は、主メモリ３の領域管理を行う。

ドライバ２３は、送信ディスクリプタ５を生成し、主メモリ３の送信ディスクリプタ領域３１に送信ディスクリプタ５を書き込む（Ｓ１４）。この時、ＯＳ２４は、主メモリ３の領域管理を行う。ドライバ２３は、主メモリ３の送信データ領域３２に書き込んだ送信データ６の先頭アドレスおよびデータ長を、送信ディスクリプタ５のバッファアドレス領域５１に格納する。

ドライバ２３は、通信装置４の送信ディスクリプタフェッチ４１に対して、インタフェース４３を介して、送信ディスクリプタ５を用意したことを通知する（Ｓ１５）。この通知を受けて、通信装置４の送信ディスクリプタフェッチ４１は動作を開始する。ドライバ２３は、処理を終了する。

ＣＰＵ２は、アプリケーション２１からパケット送信が行われると、Ｓ１１からの処理を繰り返す。

図５は、通信装置４の動作フローチャートである。次に、通信装置４での処理の流れを記す。

送信ディスクリプタフェッチ４１は、ドライバ２３から送信ディスクリプタ５を用意したことの通知を受けると、ＤＭＡＣ４１１によって、ＤＭＡ方式で主メモリ３の送信ディスクリプタ領域３１にアクセスし、送信ディスクリプタ５を一つ取得する（Ｓ２１）。

ＤＭＡＣ４１１は、送信ディスクリプタ５の中の、バッファアドレス領域５１を参照し、参照したアドレスを利用して、主メモリ３に格納されている送信データ６のヘッダの少なくとも一部を取得する（Ｓ２２）。例えば、ＤＭＡＣ４１１は、送信データ６のヘッダ６０全体および／またはヘッダ６４全体を取得してもよいし、宛先ＭＡＣアドレス領域６２または宛先ＩＰアドレス領域６５を含むヘッダ６０またはヘッダ６４の一部を取得してもよい。すなわち、ＤＭＡＣ４１１は、送信データ６のうち、宛先アドレスの情報を含む送信データ６の一部を取得する。そのため、ＤＭＡＣ４１１は、送信データ６の他の一部（データ領域６７）を取得しなくてもよい。ＤＭＡＣ４１１は、振分部４１２に、取得したヘッダ６０、６４を出力する。

送信ディスクリプタフェッチ４１の振分部４１２は、ヘッダ６０、６４に含まれる宛先アドレスに基づいて、送信データ６の優先度を判定する。振分部４１２は、優先度記憶部４４から、受け取った宛先アドレスと優先度との関係を示す情報を取得し、該宛先アドレスに送信される送信データ６の優先度を判定する（Ｓ２３）。

送信ディスクリプタフェッチ４１の振分部４１２は、判定した優先度を用いて、優先度に対応する送信キュー４２内のディスクリプタＦＩＦＯ４２１に送信ディスクリプタ５を渡す（Ｓ２４）。

送信キュー４２のＤＭＡＣ４２２は、ディスクリプタＦＩＦＯ４２１から送信ディスクリプタ５を取得する。ＤＭＡＣ４２２は、送信ディスクリプタ５が示す主メモリ３のアドレスから、送信ディスクリプタ５に対応する送信データ６を取得する（Ｓ２５）。ＤＭＡＣ４２２は、取得した送信データ６をデータＦＩＦＯ４２３に格納する。

送信調停部４５は、優先度に応じて複数の送信キュー４２に格納された複数の送信データ６の送信順を調停する。送信調停部４５は、優先度がより高い送信キュー４２から順に、送信キュー４２に送信指令を出力する。送信キュー４２は、送信調停部４５の調停によった送信指令に従い、送信動作を開始する。送信指令を受けた送信キュー４２は、データＦＩＦＯ４２３に格納された送信データ６を、送受信ポート４６から送信する（Ｓ２６）。

送信完了後、送信キュー４２は、主メモリ３の送信ディスクリプタ領域３１内の該当する送信ディスクリプタ５の送信完了フラグ領域５２に、送信データ６の送信が完了した旨を示す送信完了フラグを記載する（Ｓ２７）。

（参考例）
参考例として、ドライバで優先度振分を行う場合について説明する。この場合、優先度が異なる複数の送信キューに応じて、異なる複数の送信ディスクリプタ領域および複数の送信データ領域を主メモリに確保する必要がある。ドライバが複数の送信データ領域から１つの送信データ領域を選択して送信データを書き込むとき、および複数の送信ディスクリプタ領域から１つの送信ディスクリプタ領域を選択して送信ディスクリプタを書き込むとき、ＯＳによる主メモリの領域管理が必要になる。また、ドライバは、優先度を判定し、優先度に応じて１つの送信キューを選択して、起動する該送信キューのＤＭＡＣを指定する必要がある。すなわち、ドライバは、優先度に応じて通信装置へのレジスタアクセスを変更する必要がある。各送信キューは、対応する送信ディスクリプタ領域から送信ディスクリプタを取得する。このように、ドライバで優先度振分を行う場合、ドライバ（ＦＷ）、およびＯＳにおいて、優先度に応じた処理が必要になる。そのため、ドライバおよびＯＳにおける負荷が増大し、処理の遅延が生じ得る。

§ 作用・効果
一方、本実施形態に係る情報処理装置１は、ドライバ２３（ＦＷ）によって、優先度に関係なく、一つの送信ディスクリプタ領域と、一つの送信データ領域とにデータを格納する。その後、通信装置４は、送信ディスクリプタフェッチ４１でのハードウェア処理により優先度振分をする。優先度振分された送信データは、送信調停部により送信順を制御され送信される。そのため、情報処理装置１は、ドライバ２３（ＦＷ）によって優先度振分を行う参考例よりも、ドライバ２３およびＯＳ２４の処理負荷を低減することができる。また、複数の送信ディスクリプタ領域のメモリスイッチおよび複数の送信データ領域のメモリスイッチに起因するメモリアクセスのオーバーヘッドを低減することができる。それゆえ、ＯＳ２４によるメモリ管理が容易である。これにより、高速・低負荷な処理が実現でき、リアルタイム性の向上が見込める。また、ドライバ２３は、通信装置４の１つの送信ディスクリプタフェッチ４１のみにアクセスすればよいので、既存のドライバおよびＯＳを流用することができる。

〔変形例１〕
実施形態１ではＳ２１～Ｓ２３において、送信ディスクリプタフェッチ４１は、送信ディスクリプタ５を一度読み込み、バッファアドレス領域５１から送信データ６のアドレスを取得する。取得した一部の送信データ６内の、宛先ＭＡＣアドレス領域６２から宛先ＭＡＣアドレスを、または、宛先ＩＰアドレス領域６５から宛先ＩＰアドレスを取得する。振分部４１２は、これら、ＭＡＣアドレスまたはＩＰアドレスと優先度との関係から、優先度の判定を行う。このステップを短縮するために、送信ディスクリプタ５の予約領域５３に、宛先アドレス領域を設けてもよい。そしてドライバ２３は、宛先アドレス領域に宛先ＭＡＣアドレスまたは宛先ＩＰアドレスを保存してもよい。この場合、送信ディスクリプタフェッチ４１は、送信データの一部を取得せず、送信ディスクリプタのみから、送信データの優先度判定ができる。

〔変形例２〕
実施形態１ではＳ２２とＳ２３とで、送信ディスクリプタフェッチ４１は、送信データ６から宛先ＭＡＣアドレスまたは宛先ＩＰアドレスを取得し、優先度記憶部４４の情報と照合し優先度を判定する。このステップを短縮するために、送信ディスクリプタ５の予約領域５３に、優先度領域を設けてもよい。送信データの優先度は、アプリケーション２１によって決定される。Ｓ１１において、ＴＣＰ／ＩＰスタック２２は、アプリケーション２１によって決定された優先度情報をパケットに付加する。そしてドライバ２３は、優先度領域に直接送信データに関する優先度情報（送信データの優先度を示す情報）を保存してもよい。送信ディスクリプタフェッチ４１は、Ｓ２２およびＳ２３の処理をスキップし、送信ディスクリプタのみから、送信データの優先度判定ができる。Ｓ２４で、振分部４１２は、その優先度に基づき、送信データを送信キューに振り分けできる。

この場合、同じ宛先アドレスでも送信データに応じて異なる優先度をアプリケーション２１で設定できる利点がある。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

１情報処理装置
２ＣＰＵ
３主メモリ
４通信装置
５送信ディスクリプタ
６送信データ
２１アプリケーション
２２ＴＣＰ／ＩＰスタック
２３ドライバ
２４ＯＳ
３１送信ディスクリプタ領域
３２送信データ領域
４１送信ディスクリプタフェッチ
４２送信キュー
４３インタフェース
４４優先度記憶部
４５送信調停部
４６送受信ポート
５１バッファアドレス領域
５２送信完了フラグ領域
５３、６３、６６予約領域
６０、６４ヘッダ
６１ IPフレーム
６２宛先ＭＡＣアドレス領域
６５宛先ＩＰアドレス領域
６７データ領域

Claims

主メモリにＤＭＡ（Direct Memory Access）方式でアクセスする通信装置であって、
前記主メモリの送信ディスクリプタ領域から送信ディスクリプタを取得し、前記送信ディスクリプタに基づいて前記送信ディスクリプタに対応する送信データの優先度を判定し、判定された優先度に対応するキューに前記送信ディスクリプタを渡す送信ディスクリプタフェッチと、
複数の優先度にそれぞれ対応した複数のキューであって、前記主メモリから前記送信ディスクリプタに対応する送信データを取得する前記複数のキューと、
優先度に応じて前記複数のキューが取得した複数の前記送信データの送信順を調停する送信調停部と、
を備える通信装置。
前記送信ディスクリプタフェッチは、
前記送信ディスクリプタに基づいて、前記送信ディスクリプタに対応する前記送信データのヘッダの少なくとも一部を取得し、
前記送信データのヘッダの少なくとも一部に基づいて前記送信データの優先度を判定する、請求項１に記載の通信装置。
前記送信ディスクリプタフェッチは、前記送信データのヘッダに含まれる宛先アドレスに基づいて前記送信データの優先度を判定する、請求項２に記載の通信装置。
複数の宛先アドレスと、前記複数の優先度とを関連付けて記憶する優先度記憶部を備える、請求項３に記載の通信装置。
前記送信ディスクリプタは、前記送信データに関する優先度情報を含み、
前記送信ディスクリプタフェッチは、前記優先度情報に基づいて、前記送信データの優先度を判定する、請求項１に記載の通信装置。
前記送信ディスクリプタは、前記送信データの宛先アドレスを含み、
前記送信ディスクリプタフェッチは、前記宛先アドレスに基づいて前記送信データの優先度を判定する、請求項１に記載の通信装置。
主メモリにＤＭＡ（Direct Memory Access）方式でアクセスする通信装置の制御方法であって、
前記主メモリの送信ディスクリプタ領域から送信ディスクリプタを取得するステップと、
前記送信ディスクリプタに基づいて前記送信ディスクリプタに対応する送信データの優先度を判定するステップと、
判定された優先度に対応するキューに前記送信ディスクリプタを渡すステップと、
前記主メモリから前記送信ディスクリプタに対応する送信データを取得するステップと、
優先度に応じて複数の前記送信データの送信順を調停するステップと、を含む通信装置の制御方法。
請求項１に記載の通信装置として機能する集積回路であって、
前記送信ディスクリプタフェッチと、前記複数のキューと、前記送信調停部と、として機能する、ハードウェアの論理回路が形成されていることを特徴とする集積回路。