JP7431237B2

JP7431237B2 - 暗視デバイスのためのプログラム可能な性能構成

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Publication number: JP7431237B2
Application number: JP2021534353A
Authority: JP
Inventors: ミハルスキ，マーク; ハルキャッスルベリー，ランサム; エー．バルボーニ，ジョン; ダブリュー．スミス，アーリン; リオシャボー，レイモン
Original assignee: エルビットシステムズオブアメリカ，エルエルシー
Priority date: 2018-12-19
Filing date: 2019-12-17
Publication date: 2024-02-14
Anticipated expiration: 2039-12-17
Also published as: US20200203112A1; WO2020180384A4; WO2020180384A3; US10937622B2; EP3900006A4; WO2020180384A2; JP2022513245A; EP3900006A2

Description

本発明は、暗視デバイスに関し、暗視デバイスの電源に関し、より具体的には、暗視デバイスの性能を構成するためのデジタル及びソフトウェア技術に関する。

暗視デバイスは、多くの産業用途及び軍事用途に使用され得る。例えば、かかるデバイスは、パイロットのナイトビジョンを強化するため、天体を撮影するため、及び網膜色素変性症（夜盲症）の兵士又は患者にナイトビジョンを提供するために使用される。このデバイスは、しばしば、低強度光を増幅するため、又は非可視光を可視容易な画像（ｒｅａｄｉｌｙｖｉｅｗａｂｌｅｉｍａｇｅｓ）に変換するために使用されるイメージ増倍器を組み込んでいる。かかるイメージ増倍器の一つは、イメージ増倍管である。

イメージ増倍管は、典型的には、真空ハウジング内に配置された、例えば、ガリウムヒ素（ＧａＡｓ）活性層及びマイクロチャネルプレート（ＭＣＰ）と共に、フォトカソードを含む。可視及び赤外エネルギーは、例えば、フォトカソードに衝突し、カソード活性層に吸収され、それによって電子／正孔対が生成され得る。生成された電子は真空キャビティ内に放出され、ＭＣＰによって増幅される。

より具体的には、電子がフォトカソードから出るとき、ＭＣＰの入力表面とフォトカソードとの間の電位差によって、ＭＣＰの入力表面に向かって電子が加速され、この電位差は、ＭＣＰ対カソード間隔及びＭＣＰ構成（フィルム化又は未フィルム化）に依存し、約２００～９００ボルトである。電子がＭＣＰの入力表面に衝突すると、二次電子がＭＣＰ内で生成される。すなわち、ＭＣＰは、入力表面に入る電子１個につき数百個の電子を生成することができる。ＭＣＰはまた、その入力表面とその出力表面との間の、典型的には７００～１２００ボルトの電位差にもさらされる。この電位差は、ＭＣＰにおける電子増倍を可能にする。

増倍された電子がＭＣＰを出ると、電子は、蛍光体スクリーンとＭＣＰの出力表面との間のさらに別の電位差によって、蛍光体スクリーン（又は他のアノード表面）に向かって真空キャビティを通して加速される。ＭＣＰの出力表面の電位（Ｔｈｉｓｌａｔｔｅｒｐｏｔｅｎｔｉａｌ）は、約４２００～５４００ボルトのオーダーであり得る。

イメージ増倍管と一体化された又は封入された（ｐｏｔｔｅｄ）電源は、概して、上述の種々の電位差を生成し提供するために、また、イメージ増倍管の種々の構成要素に制御電圧をさらに提供するために使用される。電源及び増倍管は、例えば、比較的低光量条件、比較的高光量条件を含む様々な照明条件下で動作することが期待される。これらのすべての条件を取り扱うために電源を構成し制御することは、困難なことがある。さらに、異なるレベルの性能を有する暗視装置を供給することが望ましい場合がある。例えば、ある場合には、輸出規制を満たすために暗視デバイスの性能を制限又は低下させる必要があり得る。

本明細書には、暗視デバイスの性能を制御する方法が記載されている。方法は、暗視デバイスのメモリ内に、例えば複数の性能構成パラメータ及び制御アルゴリズムを格納するステップと、格納するステップの後、メモリ内に格納された複数の性能構成パラメータのうちの少なくとも一部を変更できないように、ハードウェアロック及びソフトウェアロックのうちの少なくとも１つを暗視デバイスに適用するステップと、を含む。

別の実施形態では、暗視デバイスの性能を制御する方法は、暗視デバイスのメモリに、制御ロジックと、制御ロジックが実行されるときに制御ロジックによって使用される複数の性能構成パラメータと、を格納するステップと、メモリに格納された制御ロジックの少なくとも一部を変更できないように、暗視デバイス内の物理ヒューズをブローする又は切る（ｂｌｏｗｉｎｇ）ステップと、メモリ内に格納された複数の性能構成パラメータのうちの少なくとも一部を変更できないように、暗視デバイスにソフトウェアロックを適用するステップと、を含む。

別の実施形態では、暗視デバイスの光増倍器用の電源は、イメージ増倍器に制御電圧を供給するように構成された電源回路と、制御ロジック及び性能を制御するパラメータを格納するように構成されたメモリと、プロセッサと、を備え、プロセッサは、制御ロジックを実行するように構成されており、制御ロジックは、性能パラメータ設定にしたがって、カソード制御電圧にゲーティングデューティファクタを適用し、その結果、暗視デバイスの性能は、ゲーティングデューティファクタの適用のない暗視デバイスの性能に比べて低下する。

本発明の実施形態による、デジタル制御された電源及び関連するイメージ増倍器をブロック図で示す図である。図２は、本発明の実施形態による出力輝度対光レベルのプロットを示す図である。図３は、本発明の実施形態による、異なるフォトカソード制御電圧（Ｖ１）に応答するフォトカソード電流のプロットを示す図である。図４は、本発明の実施形態による、フォトカソード制御電圧（Ｖ１）及びマイクロチャネルプレート制御電圧（Ｖ２）の制御スキームを示す図である。図５は、本発明の実施例による、フォトカソード制御電圧（Ｖ１）の印加を制御するために用いるスイッチ構成の回路図である。図６Ａは、本発明の実施形態による、フォトカソード供給のリフレッシュレートを表すトレースを示す図である。図６Ｂは、本発明の実施形態による、低光量レベルでのフォトカソード制御電圧（Ｖ１’）を表すトレースを示す図である。図６Ｃは、本発明の実施形態による、高光量レベルでのフォトカソード制御電圧（Ｖ１’）を表すトレースを示す図である。図７Ａは、本発明の実施形態による、フォトカソード供給電圧のリフレッシュレートを表すトレースを示す図である。図７Ｂは、本発明の実施形態による、フォトカソード供給電圧の「単純な」ゲートドライブパルシング又はゲーティングを表すトレースを示す図である。図７Ｃは、本発明の実施形態による、フォトカソード供給電圧の「単純な」ゲートドライブパルシング又はゲーティングを表すトレースを示す図である。図８Ａは、本発明の実施形態による、フォトカソード供給電圧のリフレッシュレートを表すトレースを示す図である。図８Ｂは、本発明の実施形態による、フォトカソード供給電圧の「インテリジェント」ゲートドライブパルシング又はゲーティングを表すトレースを示す図である。図８Ｃは、本発明の実施形態による、フォトカソード供給電圧の「インテリジェント」ゲートドライブパルシング又はゲーティングを表すトレースを示す図である。図８Ｄは、本発明の実施形態による、フォトカソード供給電圧の「インテリジェント」ゲートドライブパルシング又はゲーティングを表すトレースを示す図である。図９は、本発明の実施形態による、セキュリティロック機能を含む、デジタル制御電源を別のブロック図で示す図である。図１０は、本発明の実施形態による、暗視デバイスの性能を制御する一連の動作又はプロセスを示すフローチャートを示す図である。

同様の参照番号は、本開示全体を通じて同様の要素を識別するために使用されている。

本発明の実施形態による、デジタル制御された電源及び関連するイメージ増倍器をブロック図で示す図である。具体的には、図１は、デジタル制御電源１５０によって給電され制御されるイメージ増倍管１１０を示す。増倍管１１０は、フォトカソード１１２と、マイクロチャネルプレート（ＭＣＰ）１１４と、蛍光体層１１８を含むアノード１１６とを含む。

デジタル電源（又は単に「電源」）１５０は、電源１５０自身によって使用され、増倍管１１０に伝達される電力を供給するバッテリ１５５又は他のエネルギー源を含む。電源１５０は、特に、制御ロジック１８０及び状態変数（又は設定）１８５（以下にさらに説明する）を格納する中央処理ユニット（ＣＰＵ）１６０及びメモリ１７０をさらに含む。バッテリ１５５は、制御電圧Ｖ１、Ｖ２、及びＶ３のそれぞれのために電力を供給し、制御電圧Ｖ１、Ｖ２、及びＶ３はそれぞれ、増倍管１１０の構成要素に印加される。これらの制御電圧の値は、制御ロジック１８０から受け取った命令にしたがってＣＰＵ１６０によって設定されることができる。

可能な実施形態では、ＣＰＵ１６０は、フォトカソード１１２、ＭＣＰ１１４及びアノード１１６への電圧Ｖ１、Ｖ２、Ｖ３の印加をそれぞれ制御する回路を制御する。演算増幅器１９５は、アノード１１６に流れる電流Ｉ３をセンシングするように構成される。電流Ｉ３は、フォトカソード１１２で受光されている光１０の輝度を表し、ここで、Ｖ１及びＶ２は、蛍光体スクリーンの出力輝度を制御するように変更されていない。電流Ｉ３の値は、制御ロジック１８０及びＣＰＵ１６０によって使用されることができ、例えば、Ｖ１又はＶ２の値を調整することができる（例えば、高輝度については高いＶ１又はＶ２、低輝度については低いＶ１又はＶ２）。

デジタル制御電源１５０の利点は、入力光１０の関数として増倍管１１０の出力輝度を調整する制御スキームを、制御スキームがハードウェアに組み込まれている従来のアナログ電源とは異なり、電源が組み立てられた後に選択できることである。電源１５０のデジタル制御は、異なるパラメータ又は設定の調整を可能にし、特定の特徴をアクティブにし、及び／又は暗視デバイスが例えば輸出制限に適合することを確実にする。電源１５０のデジタル制御は、温度及び／又は使用法の観点から性能パラメータを補償するためにも使用されることができる。以下に、電源１５０によって制御可能な機能及び関連する性能パラメータ／設定について説明する。

固定輝度制御

電源１５０及び制御ロジック１８０の一つの機能は、入力光レベルの関数として増倍管１１０の出力輝度を制御することであり、増倍されたシーンが過度に明るくなることからユーザを保護することである。これに関して、図２は、本発明の実施形態による出力輝度対光レベルのプロットを示す図である。図示のように、出力輝度は、受光した光の所定のレベルを超えて、（所定の輝度限界の間）ほぼ固定されているが、それにもかかわらず、典型的なアナログ電源の場合には、曲線２１０によって示されるように、アナログ回路の固有動作のために、わずかに上昇する傾向がある。

一方、デジタル制御によって、本発明の実施形態は、曲線２１０と同様であるが、曲線２１０のゆっくりとした上昇のない、出力輝度対光レベル曲線２２０を生成することができる。すなわち、曲線２２０は、輝度が約１×１０^－５ｆｃ（フットキャンドル）の後も正確に（ｔｒｕｌｙ）固定されたままであることを示す。この定常輝度出力は、制御電圧（例えば、フォトカソード制御電圧Ｖ１及びＭＣＰ制御電圧Ｖ２）をドライブし、スクリーン電流（Ｉ３）と固定値電流との間のゼロ差を作り出し、所望のスクリーン輝度を達成する制御ロジック１８０の結果である。制御電圧の操作について以下に説明する。

フォトカソードの保護と可聴放出の最小化

電源１５０の別の機能は、増倍管１１０の感光性光変換層を永久的に損傷し得る明るい光による損傷からフォトカソード１１２を保護することである。図３は、本発明の実施例による、本発明の実施形態による、異なるフォトカソード制御電圧（Ｖ１）に応答するフォトカソード電流のプロットを示す図である。

図３に示すように、フォトカソード電流は、デバイス寿命が損なわれることを実験が示す限界３１０を通過した後でさえ、光レベルに伴って直線的に３０５上昇する。図４に関連してより詳細に説明されるように、本発明の一実施形態によれば、制御ロジック１８０は、適切な時間において、フォトカソード電圧Ｖ１を高値から低値へ減少させ、フォトカソード電流を制限するように構成されている。一般に、Ｖ１のより高い値は、より低い光レベルで所望のＳＮＲを与えるように選択され、一方、Ｖ１のより低い値は、より高い光レベルで光電子がＭＣＰ内でゲインカスケードを開始できる十分なエネルギーを提供するように（そうでないと増倍管がシャットダウンされ得る）選択される。一旦、Ｖ１がより低い制御電圧に下げて調節されると、フォトカソード電圧Ｖ１は、その後、フォトカソード電流を所望のレベルに維持するようにゲート制御され得る。いずれかの時点で、ゲーティングのデューティファクタをそれ以上低減することはできず、フォトカソードのカソード電流は、図３に示すように、安全カソード電流範囲３１０を越えて上昇３１５し始める。それにもかかわらず、出力輝度は、ユーザに対して増加しない。電源１５０はさらに、ＭＣＰ制御電圧Ｖ２を調整し、Ｖ２が最小値に達するまで出力輝度を適切なレベルに維持するように構成されているからである。

図４は、本発明の実施形態による、フォトカソード制御電圧Ｖ１及びマイクロチャネルプレート制御電圧Ｖ２の制御スキームを示す図である。このスキームでは、１つの可能な実施形態にしたがって、１つの制御要素（Ｖ１、Ｖ２、カソードデューティファクタ）のみが、任意の所与の時間においてアクティブに制御される。

本発明の実施形態によれば、Ｖ１及びＶ２電圧の上側及び下側の電圧設定点は、格納された設定１８５を介して調整可能である。図４のケースでは、光レベルが、２．０×１０^－５ｆｃから約５×１０^－３ｆｃまでに示される、低光量設定点より下の、ある固定値まで増加するにつれて、Ｖ２は下降する。Ｖ２の最初の調整は、輝度制御のＶ２範囲である。一旦、この調整範囲が尽きると、Ｖ１電圧は最低値に低下する。この時点で、フォトカソードゲーティングのデューティファクタは、出力輝度を維持するために変更される。最後に、デューティファクタの範囲が最小値に達すると、電源１５０が別の最小値Ｖ２に達するまで、Ｖ２は再び減少する。このスキームの利点は、かなり高い光レベルまでフォトカソード電圧Ｖ１がゲートされないことである。これは、ゲート電圧が、増倍管１１０からの可聴放出の原因となり得るので、重要である。すなわち、ゲーティングによって引き起こされる静電力はマイクロチャネルプレートを変形させ、デューティファクタのオフ相によって応力が解放されると、プレートはその支持体において応力緩和する（ｒｅｌａｘｅｓ）。このコンポーネントの移動と摩擦により、可聴放出が発生する可能性がある。ゲート電圧が印加されるときに制限することによって、可聴放出が存在し得る光の範囲が最小化される。上述のＶ１、Ｖ２、及びゲート制御はまた、Ｖ１制御電圧を最初に調整するのではなく、電圧Ｖ２を最初に調整することによって、より高いレベルのＳＮＲを維持する。Ｖ１、Ｖ２及びゲート制御ファクタを適用する異なるスキームも可能であり、本発明の範囲内にある。

フォトカソード電圧ゲート及び波形操作

図５は、本発明の実施例による、フォトカソード制御電圧Ｖ１の印加を制御するために用いるスイッチ構成の回路図である。デジタル制御電源１５０を使用する一つの利点は、種々の電圧をオン又はオフに切り替えるだけでなく、例えばフォトカソード電圧Ｖ１及び／又は他の制御電圧の（１つ以上の）波形を操作することができることである。この点に関し、図５は、フォトカソード１１２をＶ１電源電圧に接続し、Ｖ１に対するゲート機能をさらに提供するためのアプローチを示す。図示されるように、フォトカソード１１２の接続は、２つの高電圧トランジスタ５１０、５１２の間に配置され、２つの制御電圧からフォトカソード１１２を絶縁することができる。本明細書で示される可能な実施形態では、フォトカソード１１２のオフ状態は、ＭＣＰ電圧Ｖ２からオフセット（例えば、１５ボルト）をマイナスしたものであり、フォトカソード１１２がハードリセット又は逆バイアス状態になることを確実にする。

図５のスイッチ構成の動作では、両方のゲートドライブ（ゲートドライブ１、ゲートドライブ２）が同時にオンにならないように制御され、さもなければ、フォトカソード供給電圧Ｖ１はＭＣＰ供給電圧Ｖ２に短絡される。この回路は、ゲートドライブ１をオンにすることによって供給カソード電圧Ｖ１に設定されたゲートフォトカソード電圧（ａｇａｔｅｄｐｈｏｔｏｃａｔｈｏｄｅｖｏｌｔａｇｅ）Ｖ１’を光カソード１１２に供給することを可能にする。トランジスタ５１０がオンである限り、フォトカソード電圧は固定される。ゲートドライブ１がオフの場合、ゲートフォトカソード電圧Ｖ１’は浮動する。トランジスタ５１０へのゲートドライブ１信号のサイクリングは、増倍管１１０の「アップデート周波数」又は「リフレッシュレート」と称され得る。アップデート周波数パラメータ又はリフレッシュレートパラメータは、状態変数又は設定１８５の１つとして格納され、ＣＰＵ１６０によって増倍管１１０を動作させるために使用され得る。ゲートドライブ２を開くと、ゲートフォトカソード電圧Ｖ１’がＶ２－１５Ｖに引っ張られるか、又はフォトカソード１１２を逆バイアスする。これは、任意のフォトカソード電流がＭＣＰ１１４に到達するのを阻止し、効果的に増倍管１１０の出力を遮断する。

電源１５０の制御ロジック１８０は、光レベルが変化するにつれてゲート制御に応答してＶ１’電圧の反応を利用することができる。以下に説明する全ての場合において、ゲートドライブ１が、増倍器電圧をＶ１にチャージするように、すなわちＶ１’をＶ１にセットするように作動する（ｅｎｇａｇｅｄ）と、ゲートドライブ２トランジスタはオフになる。増倍管フォトカソード回路内には、固有のキャパシタンス及び抵抗が存在する。一旦、ゲートドライブ１がオフになると、キャパシタンスのチャージはカソードの光電流によってドレインオフされる。これにより、Ｖ１’電圧がＶ１の初期設定点から低下する。光電流のレベルは、増幅器の電圧がどれくらい速く低下するかを指図する。ゲートドライブ１が作動しない（ｎｏｔｅｎｇａｇｅｄ）場合、増倍器電圧は、最終的にＭＣＰ電圧Ｖ２まで減衰する。動作モードの１つは、ほとんどの時間、ゲートドライブ１を開いた状態である。図６Ａ～６Ｃは、フォトカソード電源のリフレッシュレート（図６Ａ）、低光量レベルでのＶ１’電圧（図６Ｂ）、高光レベルでのＶ１’電圧（図６Ｃ）を表す３つのトレースを示す。これらの全ての場合において、ゲートドライブ２は、使用されない。

図７Ａ～図７Ｃは、カソード電源の「シンプル」パルシング又はゲーティング（ｐｕｌｓｉｎｇｏｒｇａｔｉｎｇ）ゲートドライブ２及びリフレッシュレートを表し（図７Ａ）、低光量レベルにおけるＶ１’電圧をパルシングゲートドライブ２と共に表し（図７Ｂ）、高光量レベルにおけるＶ１’電圧をパルシングゲートドライブ２と共に表す（図７Ｃ）３つのトレースを示す。トレースは、ゲートドライブ２に固定された（シンプルな）時間間隔を使用し、例えば輸出管理規則を満たすように、増倍管の性能を低下させたときの、Ｖ１’電圧を示す。具体的には、ＳＮＲがより重要な低光量条件下では、ゲートドライブ２がパルスされる。これにより、増倍器フォトカソード電圧が逆バイアスになり、増倍管の残りの部分へのフォトカソード信号が遮断され（図７Ｂ）、固定デューティファクタによってＳＮＲが効果的に低下する。光レベルが増加するにつれて、この固定ゲートファクタの効果は、より効果的でなくなるが（図７Ｃ）、その時点で、十分な信号が存在し、倍増器を有することが比較的重要でなくなる。このゲーティングスキームの実装は、（所望に応じて、所定の暗視デバイスの性能を低下させるために使用することができる）性能選択機能と考えることができる。前述のアプローチは、ゲートドライブ２パルスのタイミングを駆動するフィードバック機構がないので、「シンプルな」ゲートと称される。パルス周波数は固定され、その周波数値は設定１８５の１つとして記憶される。非常に高い光レベルでは、ゲートドライブ２パルスは、Ｖ１’電圧がすでにＶ２供給電圧まで減衰しているので、増幅管の出力に実質的に影響を及ぼさない。

図８Ａ～８Ｄは、カソード電源のリフレッシュレート（図８Ａ）及び「インテリジェント」パルス又はゲートするゲートドライブ２を表し、最大デューティファクタにおけるＶ１’電圧をパルシングゲートドライブ２と共に表し（図８Ｂ）、中程度（ｍｏｄｅｒａｔｅ）デューティファクタにおけるＶ１’電圧をパルシングゲートドライブ２と共に表し（図８Ｃ）、デューティファクタ範囲の端部近傍におけるＶ１’電圧をパルシングゲートドライブ２と共に表す（図８Ｄ）トレースを示す。「インテリジェント」ゲートにおいて、ＣＰＵ１６０は、出力電流（Ｉ３）を評価し、その電流を、フォトカソード放出面に損傷を引き起こす可能性のあるフォトカソード電流に関連する閾値Ｖ１’に関連付ける。この場合、フォトカソード電圧が（ＣΔＶ１’／Δｔの関係による電流に関連する）閾値電圧に向かって下降するにつれて、ＣＰＵ１６０はゲートドライブ２を開き、Ｖ１’を、フォトカソード電流の流れを停止させる逆バイアスにする（例えば、図８Ｂ）。前述したように、インテリジェントゲーティングのこの実装は、ゲーティングが始まるまで可聴放出を生成しない。閾値電圧に達するまで供給がＤＣモードだからである。最後の２つのトレース（図８Ｃ及び８Ｄ）は、より高い光条件下でのＶ１’を示す。これらの場合、破線のＶ１’トレースは、ゲートドライブ２パルスを実装することによって、どの程度の信号が失われるのかを示すための参照用に表示される。

当業者には理解されるように、閾値Ｖ１’及び他の調整可能なパラメータを含む異なる設定の使用は、必要なときに最大信号を維持するために電源１５０にフレキシブル性を加えるが、それでもユーザの目への出力輝度を制限する。あるいは、パラメータは、低光量信号対ノイズはキャップされるが、他のすべてのパラメータは同様であるように設定することができる。全体として、電源１５０は、以下のパラメータのうちの少なくとも１つ以上を調整するように構成されてもよい：
・低光量Ｖ１設定点－ＳＮＲ及びｂ低光量解像度を制御する。
・高光量Ｖ１設定点－高光量解像度を制御する
・例えば１ｘ１０^－３ｆｃまでの、選択可能なＶ１のＤＣ動作－可聴性を制御する
・Ｖ１のリフレッシュレート－高光量解像度、可聴性、フラッシュ応答を制御する

電源１５０は、以下の波形を調整又は操作するように構成されてもよい：
・Ｖ１の固定デューティファクタゲーティング（ＦｉｘｅｄｄｕｔｙｆａｃｔｏｒｇａｔｉｎｇｏｆＶ１）（シンプルゲーティング）
・ゲーティングファクタ又はＶ１制御されたアノード電流（Ｉ３）－高光量制御（インテリジェントゲート）
・ソース取り外し可能なＶ１（フォトカソード電圧の光駆動減衰を提供する）－高光量解像度及び可聴性を制御する

図９は、本発明の実施形態による、セキュリティロック機能を含む、デジタル制御電源を別のブロック図で示す図である。図９において、電源９１０は、情報メモリ（設定）９３１及びプログラムメモリ（制御ロジック）９３２を含むメモリと通信するＣＰＵ９２０を含む。ＣＰＵ９２０は、制御バス９５１及び信号バス９５２を介して電源回路９４０と通信する。電源回路９４０は、ＣＰＵ９２０の制御下で所望の制御電圧（例えば、Ｖ１、Ｖ２）を生成するように構成される。この点に関し、制御バス９５１は、電源回路９４０がどのようにして制御電圧Ｖ１及びＶ２を設定又は変更すべきかに関する制御信号を搬送することができる。信号バス９５２は、例えば、Ｉ３センシングを含む信号をＣＰＵ９２０に戻すように搬送することができる。図は概略的なものであり、従って、ＣＰＵ９２０と電源回路９４０との間で通信される信号に適用され得るいかなる信号調整（例えば、図１に示すような演算増幅器）も示さないことに留意されたい。

また、図９には、ブートストラップロジック（ＢＳＬ）読出し専用メモリ９６０、クロックインタフェース９７１、及びメモリ９３１、９３２を、外部インタフェース（図示せず）を介して初期化することを可能にするシリアルデータバスインタフェース９７２も示されている。クロックインタフェース９７１及びシリアルデータバスインタフェース９７２は、ジェイタグ（ＪｏｉｎｔＴｅｓｔＡｃｔｉｏｎＧｒｏｕｐ：ＪＴＡＧ）又はスパイバイワイヤ（Ｓｐｙ－Ｂｉ－Ｗｉｒｅ）インタフェースとして構成することができる。さらに示されているのは、赤外線入出力（Ｉ／Ｏ）ポート９８０であり、これは、同様に、ＩＲ外部デバイス（図示せず）を用いたメモリ９３１のアップデートを可能にする。

上述のように、ある種のケースでは、例えば輸出規制を満たすために、暗視デバイスの性能を制限又は低下させる必要がある場合がある。上述のデジタル制御電源１５０の機能性を考慮すると、所与の暗視デバイスが最適未満の（ｓｕｂ－ｏｐｔｉｍｕｍ）性能で動作するように、設定をメモリ９３１に記憶し、及び／又は、メモリ９３２に制御ロジックを構成することが可能である。もちろん、かかるデバイスが一旦、製造業者を離れたとしても、それにもかかわらず、ユーザ又はサプライチェーン内の他のエンティティが、デバイスが再びその最大限の可能性を発揮するように、デバイスを再プログラム又は再構成することが可能であろう。性能低下暗視デバイスをアップグレードできないようにするために、いくつかのセキュリティロック機能を電源９１０に実装することができる。

実施形態では、３つの別個のロックが、電源９１０の格納された設定及び格納された制御ロジックを保護するために実装され得、従って、関連する暗視デバイスの性能が許容できないほどアップグレードされないことを確実にする。

第１ロック機能はハードウェアヒューズ９８１であり、これは、一旦、制御ロジックがメモリ９３２に入力されるとブローされる。一旦ブローされると、電源９１０は、新しいプログラミングを受け入れることができず、また直接的なハードウェア接続を介して制御ロジックを回復することもできない。さらに、ヒューズ及びそれに関連するクロックプログラミングポート９７１は、電源製造プロセスの間、さらなる物理的セキュリティ手段としてカプセル化される。

第２ロック機能９８３及び第３ロック機能９８４はソフトウェアベースである。これらの２つのロックは、電源９１０が電源９１０に結合する（ｍａｔｅｄ）増倍管に特有の新しいパラメータを受け入れるかどうかを制御する。取り消し可能ロック９８３は、例えば、２つの１６ビット長ワードのパスワードで設定することができる。取り消し可能ロック９８３がオープンなとき、電源９１０は、例えば、動作モード、Ｖ１及びＶ２の設定点、スクリーン電流（最大Ｉ３）、最大ゲイン（最大Ｖ２）、Ｖ１リフレッシュレート、及び他のパラメータを設定するために使用することができる、ＩＲポート９８０を介して、ＩＲコマンドを受け入れる。
一旦、取り消し可能ロック９８３がクローズされると、１つの実施形態によれば、ユーザがプログラム可能なファクタは、最大ゲイン及び制限されたリードバック機能である。誤ったパスワードを使用して、取り消し可能ロック９８３をクラックしようとするいくつかの試み（例えば、３回）が行われる場合、非取り消し可能ロック９８４が起動され得る。実施形態では、非取り消し可能ロック９８４の作動は（ｅｎｇａｇｉｎｇ）は、ＩＲ読取コードの部分を動作不能にする（例えば、設定値は読み取ることができないが、シリアル番号、一般的動作ステータスは動作可能である）。非取り消し可能ロック９８４の下では、一実施形態では、工場出荷時のコードでさえ、電源９１０にＩＲプログラミングポート９８０を介して新しいパラメータを受け入れるように強制することはできない。取り消し可能ロック９８３が作動している状態と同様に、電源は、最大ゲイン及び制限されたリードバックコマンドを受け容れることができるが、それ以外は受け入れることができない。

ヒューズ９８２は、製造プロセス中にコードの適切なロードが検証された直後にブローされることができる。

図１０は、本発明の実施形態による、暗視デバイスの性能を制御する一連の動作又はプロセスを示すフローチャートを示す図である。１００２において、プロセスは、暗視デバイスのメモリ内に複数の性能構成パラメータを格納するステップを含む。１００４において、プロセスは、格納するステップの後、メモリ内に格納された複数の性能構成パラメータのうちの少なくとも一部を変更できないように、ハードウェアロック及びソフトウェアロックのうちの少なくとも１つを暗視デバイスに適用するステップを含む。

要約すると、本明細書に記載する実施形態は、暗視デバイスの性能を制御し、意図された性能レベルが許容できないほど変化しないことを確実にするために、複数の調節可能なパラメータに基づいて、複数の光レベル管理プロセスを提供する光増倍管のためのデジタル制御電源を提供する。

開示された発明は、１つ以上の特定の実施例に具体化されたものとして本明細書に図示及び記載されているが、本発明の範囲から逸脱することなく、特許請求の範囲と均等の範囲内で、様々な修正及び構造的変更を行うことができるため、示された詳細に限定されることを意図するものではない。さらに、実施形態のうちの１つからの種々の特徴を、実施形態の別のものに組み込むことができる。したがって、添付の特許請求の範囲は、以下の特許請求の範囲に記載されている開示の範囲と一致する方法で広範に解釈されることが適切である。

Claims

暗視デバイスのイメージ増倍器用の電源であって、
プロセッサと、
前記プロセッサの制御下で、前記イメージ増倍器に制御電圧を供給するように構成されている電源回路と、
前記プロセッサとの通信する、制御ロジック及び性能パラメータを格納するように構成されたメモリと、
を備え、
前記プロセッサは、前記性能パラメータにしたがって前記制御ロジックを実行し、前記電源回路を制御し、前記制御電圧を前記イメージ増倍器に供給し、かつ、パスワードを用いて取り消し可能ソフトウェアロックを適用するように構成されており、
前記取り消し可能ソフトウェアロックは、前記パスワードなしで、前記性能パラメータが変更されるのを妨げる、
電源。
前記制御電圧は、前記イメージ増倍器のフォトカソードに供給される制御電圧である、
請求項１記載の電源。
前記性能パラメータは、前記制御電圧のリフレッシュレートを制御するように構成されている、
請求項１記載の電源。
前記性能パラメータは、前記制御電圧のためのゲーティングファクタを制御するように構成されている、
請求項１記載の電源。
前記性能パラメータは、前記制御電圧に固定ゲーティングファクタを適用するように構成されている、
請求項４記載の電源。
前記性能パラメータは、予め定められた閾値に基づいて前記制御電圧に前記ゲーティングファクタを適用するように構成されている、
請求項４記載の電源。
前記性能パラメータは、前記暗視デバイスの前記イメージ増倍器のための低光量フォトカソード電圧設定点である、
請求項１記載の電源。
前記性能パラメータは、前記暗視デバイスの前記イメージ増倍器のための高光量フォトカソード電圧設定点である、
請求項１記載の電源。
前記制御ロジック及び前記性能パラメータが変更されるのを妨げるハードウェアロック及びソフトウェアロックのうちの１つ、
をさらに備える、
請求項１記載の電源。
前記ハードウェアロックは、前記メモリを前記暗視デバイスの外部インタフェースに接続するデータバス及びクロックラインのうちの少なくとも１つの経路に配置されたブローヒューズを含む、
請求項９記載の電源。
暗視デバイスの性能を制御する方法であって、
前記暗視デバイスのメモリ内に複数の性能構成パラメータを格納するステップと、
前記格納するステップの後、前記メモリ内に格納された前記複数の性能構成パラメータのうちの少なくとも一部を変更できないように、前記暗視デバイスにハードウェアロック及びソフトウェアロックのうちの少なくとも１つを適用するステップと、
前記ソフトウェアロックを適用するときに、パスワードを使用して取り消し可能ソフトウェアロックを適用するステップであって、前記取り消し可能ソフトウェアロックは、前記パスワードなしで前記複数の性能パラメータのうちの少なくとも一部が変更されるのを妨げる、ステップと、
を含む、方法。
前記ハードウェアロックを適用するときに、
前記メモリを前記暗視デバイスの外部インタフェースに接続するデータバス及びクロックラインのうちの少なくとも１つの経路に配置されたヒューズをブローするステップ、
をさらに含む、
請求項１１記載の方法。
所定の回数、間違ったパスワードを受け取った後、
前記パスワードの使用による前記複数の性能構成パラメータのうちの少なくとも一部の変更がもはやできないように、取り消し不可能なソフトウェアロックを適用するステップ、
をさらに含む、
請求項１１記載の方法。
前記メモリにプログラムコードを格納するステップと、
前記プログラムコードを格納した後、前記メモリに格納された前記プログラムコードを変更できないように、前記ハードウェアロック及び前記ソフトウェアロックのうちの少なくとも１つを前記暗視デバイスに適用するステップ、
請求項１１記載の方法。
前記方法は、
前記プログラムコードは、前記暗視デバイスの光増倍管のためのフォトカソード電圧の固定デューティファクタゲーティング、及び前記暗視デバイスの前記光増倍管のための前記フォトカソード電圧に対するアノード電流制御ゲーティングファクタ、のうちの少なくとも１つを制御する、
請求項１４記載の方法。
前記複数の性能構成パラメータは、低光量フォトカソード電圧設定点、高光量フォトカソード電圧設定点、及びフォトカソード電圧のリフレッシュレートのうちの少なくとも１つを含む、
請求項１１記載の方法。