JP7429439B2

JP7429439B2 - 演算装置、制御システム及び演算方法

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Publication number: JP7429439B2
Application number: JP2020143003A
Authority: JP
Inventors: 大輝山口; 圭二和田
Original assignee: Tokyo Metropolitan Public University Corp
Current assignee: Tokyo Metropolitan Public University Corp
Priority date: 2020-08-26
Filing date: 2020-08-26
Publication date: 2024-02-08
Anticipated expiration: 2040-08-26
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Description

本発明は、演算装置、制御システム及び演算方法に関する。

従来、パワーデバイスに用いられるトランジスタに流れる主回路電流の制御を行う際のスイッチング制御回路において、ゲートに印加される電圧を制御することにより、サージ電圧を抑制する技術があった（例えば、特許文献１を参照）。

特開２０１８－１５３００７号公報

電圧変化率（ｄｖ／ｄｔ）と電流変化率（ｄｉ／ｄｔ）とを大きくすることにより、スイッチング損失を低減できたとしても、サージ電圧が大きくなるため、これの抑制が必要となる。一方、サージ電圧を低減するためには、電圧変化率（ｄｖ／ｄｔ）と電流変化率（ｄｉ／ｄｔ）とを小さくすればよいが、その一方でスイッチング損失が増大してしまう。したがって、電圧変化率及び電流変化率は、サージ電圧とスイッチング損失とのトレードオフ関係を考慮して設定する必要がある。さらに、パワーデバイスの電気特性のばらつきや負荷変動を考慮すると、設計段階においてゲート駆動回路の好適な回路定数と制御パラメータとを設定することは容易ではなかった。そのため、電圧変化率（ｄｖ／ｄｔ）と電流変化率（ｄｉ／ｄｔ）を最適化したいといった要求がある。

本発明は、このような状況に鑑みてなされたものであって、負荷電流の瞬時値を考慮して、好適な電圧変化率（ｄｖ／ｄｔ）及び電流変化率（ｄｉ／ｄｔ）に制御することができる制御技術を提供することができる。

本発明の一態様に係る演算装置は、複数の無接点スイッチがそれぞれスイッチングすることにより第一電圧を第二電圧に変換する電圧変換回路のうち、特定の無接点スイッチに生じるサージ電圧の値を取得する電圧取得部と、前記特定の無接点スイッチの電力損失の値を取得する電力損失取得部と、前記電圧取得部が取得した前記サージ電圧の値と、前記電力損失取得部が取得した前記電力損失の値とに基づいて、前記電圧変換回路が備える複数の前記無接点スイッチのゲートに印加されるゲート電圧の値を演算する演算部と、前記演算部により演算された前記ゲート電圧の値を出力する出力部とを備える。

また、本発明の一態様に係る演算装置は、前記演算部により演算される前記ゲート電圧の値は、時間に応じた複数の値である。

また、本発明の一態様に係る演算装置において、前記演算部は、所定の評価関数に基づいて前記ゲート電圧の値を演算する。

また、本発明の一態様に係る演算装置において、前記演算部は、取得した前記サージ電圧又は前記電力損失の少なくともいずれか一方を変数として、前記評価関数に基づいて前記ゲート電圧の値を演算する。

また、本発明の一態様に係る演算装置において、前記電圧変換回路とは、正弦波交流電流を入力、出力、又は入出力する電力変換器であり、前記無接点スイッチとは、ゲートを制御することにより主回路電流を制御するトランジスタである。

また、本発明の一態様に係る制御システムは、上述した演算装置と、前記サージ電圧を測定する電圧測定器と、前記無接点スイッチに生じる前記電力損失の値を測定する電力損失測定器と、前記電圧変換回路とを備える。

また、本発明の一態様に係る演算方法は、複数の無接点スイッチがそれぞれスイッチングすることにより第一電圧を第二電圧に変換する電圧変換回路のうち、特定の無接点スイッチに生じるサージ電圧の値を取得する電圧取得工程と、前記特定の無接点スイッチの電力損失の値を取得する電力損失取得工程と、前記電圧取得工程により取得された前記サージ電圧の値と、前記電力損失取得工程により取得された前記電力損失の値とに基づいて、前記電圧変換回路が備える複数の前記無接点スイッチのゲートに印加されるゲート電圧の値を演算する演算工程と、前記演算工程により演算された前記ゲート電圧の値を出力する出力工程とを有する。

本発明によれば、負荷電流の瞬時値を考慮して、好適な電圧上昇率（ｄｖ／ｄｔ）及び電流上昇率（ｄｉ／ｄｔ）に制御することができる制御技術を提供することができる。

本実施形態に係る制御システムの概略構成図の一例を示す図である。本実施形態に係る主回路の回路構成の一例を示す図である。本実施形態に係る制御システムのシステム構成の一例を示す図である。本実施形態に係る制御システムの回路定数及び制御パラメータの設定について説明するための図である。本実施形態に係るスイッチング素子のゲートに印加される電圧の時間ごとの変化の一例を説明するためのである。本実施形態に係る演算装置の機能構成の一例を示す図である。本実施形態に係る演算部の機能構成の一例を示す図である。本実施形態に係るプログラマブルデバイスの機能構成の一例を示す図である。本実施形態に係るスイッチング素子に印加されるゲート電圧の時間毎の変化に応じて主回路が出力する交流電圧について説明するための図である。本実施形態に係るスイッチング素子に印加されるゲート電圧の時間毎の変化を示した図である。本実施形態に係るスイッチング素子に印加するゲート電圧、スイッチング素子に流れるコレクタ電流、コレクタ－エミッタ間電圧の時間毎の変化を示した図である。本実施形態に係るスイッチング素子に印加されるゲート電圧の時間毎の変化の拡大図を示した図である。本実施形態に係る探索パターン信号又は固定パターン信号が含む情報の一例を示す図である。本実施形態に係る探索区間について説明するための図である。本実施形態に係る演算装置の一連の動作を説明するための図である。本実施形態に係る演算装置の区間ごとの動作を説明するための図である。本実施形態に係る演算装置を用いた場合のサージ電圧の変化を説明するための図である。本実施形態に係るアクティブゲートドライバによる回路構成図の一例を示した図である。本実施形態に係るゲートドライバを複数用いた場合の回路構成図の一例を示した図である。従来技術によるゲートドライブ回路の回路構成図の一例である。従来技術によるゲートドライブ回路を用いた場合の、第１の条件におけるスイッチング素子の端子間電圧の変化を説明するための図である。従来技術によるゲートドライブ回路を用いた場合の、第２の条件におけるスイッチング素子の端子間電圧の変化を説明するための図である。従来技術によるゲートドライブ回路を用いた場合の、第３の条件におけるスイッチング素子の端子間電圧の変化を説明するための図である。

［従来技術］
まず、従来技術について説明する。
従来、ゲートドライバを用いて、パワーデバイスであるスイッチング素子（以後の説明において、単にスイッチング素子と記載する。）のゲートを制御する技術があった。ゲートドライバには、２値の電圧レベルにより印加されるパルスのデューティ比を制御することによりスイッチング素子に流れる主回路電流を制御するゲートドライバと、時間に応じてゲート端子に印加される電圧値又は電流値を可変するアクティブゲートドライバとがある。アクティブゲートドライバを用いてスイッチング素子のゲートに印加される電圧を制御する場合、駆動対象の回路の駆動条件と、スイッチング素子の電気的特性とを考慮して、ゲートドライバの回路定数と、制御パラメータとを設計することを要していた。このような従来の手法では、駆動対象の回路の動作点は任意にも関わらず、スイッチング周波数、直流リンク電圧、負荷電流等の代表値を仮定し、仮定した代表値に基づいて、回路定数と制御パラメータとを設計しなければならない。スイッチング素子の電気特性はデータシートから得ることができるが、限られた電気特性が記載されているだけであり、なおかつデバイスの個体差を考慮し、代表値を仮定することは容易でない。

このような従来技術により、スイッチング素子のゲートに印加される電圧を制御する場合、（１）駆動対象の回路の任意の動作点に対応することが容易でない、（２）スイッチング素子の個体差を考慮することが容易でない、（３）スイッチング素子の劣化を考慮してゲートドライバの回路定数と制御パラメータとを設計することが容易でない、といった３つの課題が存在する。
したがって、従来技術によれば、駆動される回路の動作条件や、スイッチング素子の個体差によっては、スイッチング損失が増大したり、過大なサージ電圧が生じたりする恐れがあった。

図２０は、従来技術によるゲートドライブ回路９０の回路構成図の一例である。同図を参照しながら、ゲートドライブ回路９０の回路構成について説明する。ゲートドライブ回路９０の一例として、主回路の寄生インダクタンスを考慮しない場合のゲートドライブ回路９０Ａと、主回路の寄生インダクタンスを考慮した場合のゲートドライブ回路９０Ｂについて説明する。
図２０（Ａ）は、主回路の寄生インダクタンスを考慮しない場合のゲートドライブ回路９０Ａの一例を説明するための図である。ゲートドライブ回路９０Ａは、ゲートドライバ９１と、スイッチング素子９２と、抵抗９３と、負荷９４とを備える。
スイッチング素子９２は、負荷９４と接地点９５との間に接続され、負荷９４からの電流を制御する。
ゲートドライバ９１は矩形波電圧源として動作し、抵抗９３を介して９２のゲート端子に電圧を印加する。ゲートドライバ９１は、所定のデューティ比のパルス信号を出力する。負荷９４から接地点９５へは、所定のデューティ比に応じた電流が流れる。
図２０（Ｂ）に示すゲートドライブ回路９０Ｂは、図１９（Ａ）に図示したゲートドライブ回路９０Ａの構成に加え、寄生インダクタンスを考慮した場合の一例である。ゲートドライブ回路９０Ｂは、寄生インダクタンス９７を備える。

図２１から図２３は、従来技術によるゲートドライブ回路９０を用いた場合のスイッチング素子９２の端子間電圧の変化を説明するための図である。ただし、簡単化のためにテイル電荷などの少数キャリア吐き出しに関する影響は無視している。
図２１は、第１の条件におけるスイッチング素子９２のターンオフ動作を説明するための図である。図２１（Ａ）は、スイッチング素子９２のゲートに印加される電圧について、図２１（Ｂ）は、スイッチング素子９２のコレクタ－エミッタ間に流れる電流について、図２１（Ｃ）は、スイッチング素子９２の電力損失についての、時間変化を示す。図２１は図２０（Ａ）の回路図を用いた理想的なスイッチング動作を示す。ゲートドライバ９１は、スイッチング素子９２を遮断するための電圧レベルを出力する。これにより、時刻ｔ９１においてターンオフ動作が開始し、コレクタ－エミッタ間電圧が上昇を始める。その後、時刻ｔ９２において遮断電圧ｖ９１に達し、コレクタ電流の下降が開始する。コレクタ電流は時刻ｔ９３において電流が零となり、ターンオフ動作が完了する。時刻t９１から時刻ｔ９２における電圧変化がｄｖ／ｄｔであり、時刻ｔ９２から時刻ｔ９３における電流変化がｄｉ／ｄｔである。一方、時刻ｔ９１から時刻ｔ９３の期間において、スイッチング素子９２には、コレクタ-エミッタ間電圧とコレクタ電流の積によるスイッチング損失が生じる。このスイッチング損失を低減するためは、電圧変化率（ｄｖ／ｄｔ）と電流変化率（ｄｉ／ｄｔ）とを大きくし、ターンオフに要する時間を低減すればよい。

図２２は、第２の条件におけるスイッチング素子９２の端子間電圧の変化を説明するための図である。図２２（Ａ）は、スイッチング素子９２のゲートに印加される電圧について、図２２（Ｂ）は、スイッチング素子９２のコレクタ－エミッタ間に流れる電流について、図２２（Ｃ）は、スイッチング素子９２の電力損失についての、時間変化を示す。図２２を参照しながら、図２０（Ｂ）の回路を用いて、寄生インダクタンスＬｓを考慮した場合のサージ電圧とスイッチング損失について説明する。第２の条件においては、第1の条件に加えて配線中の寄生インダクタンス９７を考慮し、スイッチング素子９２をターンオフさせる。
第２の条件においては、コレクタ電流が変化する時刻ｔ９５から時刻ｔ９６において、寄生インダクタによるサージ電圧ｖ９３が発生する。サージ電圧は寄生インダクタンス９７と電流変化率の積で表される。すなわち、寄生インダクタンス９７が一定の場合、電流変化率を低減するとサージ電圧が小さくなり、反対に電流変化率を増大させるとサージ電圧が大きくなる。

図２３は、第３の条件におけるスイッチング素子９２の端子間電圧の変化を説明するための図である。図２３（Ａ）は、スイッチング素子９２のゲートに印加される電圧について、図２３（Ｂ）は、スイッチング素子９２のコレクタ－エミッタ間に流れる電流について、図２３（Ｃ）は、スイッチング素子９２の電力損失についての、時間変化を示す。図２３を参照しながら、図２１よりも電圧変化率・電流変化率を増加させた場合におけるサージ電圧とスイッチング損失について説明する。第３の条件においては、配線中の寄生インダクタンス９７を考慮し、第２の条件よりも電圧変化率（ｄｖ／ｄｔ）と電流変化率（ｄｉ／ｄｔ）が大きい。例えば、抵抗９３の抵抗値を小さくすること等により、第３の条件を構成してもよい。
第３の条件においては、第１の条件と第２の条件よりも電圧変化率（ｄｖ／ｄｔ）および電流変化率（ｄｉ／ｄｔ）が大きいため、スイッチング素子９２がターンオフに要する時間が短くなり、スイッチング素子９２に生じるスイッチング損失は小さくなる。一方で、コレクタ電流が変化する期間において、電流変化率（ｄｉ／ｄｔ）を増大させることにより、サージ電圧が大きくなる。

従来技術によれは、上述したように電圧変化率（ｄｖ／ｄｔ）および電流変化率（ｄｉ／ｄｔ）とターンオフに要する期間（又はターンオンに要する期間）との間にはトレードオフ関係が存在するため、サージ電圧を抑止した結果としてターンオフに要する期間が増大し、電力損失が上昇してしまう。本実施形態においては、電圧変化率（ｄｖ／ｄｔ）および電流変化率（ｄｉ／ｄｔ）をターンオフに要する期間（又はターンオンに要する）よりも高速に変化させ、好適に制御することを目的とする。

［本実施形態］
以下、本発明の実施形態について、図面を参照しながら説明する。
図１は、本実施形態に係る制御システム１の概略構成図の一例を示す図である。同図を参照しながら、制御システム１の概略構成図の一例について説明する。
制御システム１は、演算装置１０と、主回路２０と、電圧測定器３１と、電力損失測定器３２とを備える。

主回路２０は、スイッチング素子Ｑを含む回路である。本実施形態において、スイッチング素子Ｑとは、半導体を用いた無接点スイッチである。具体的には、スイッチング素子Ｑとは、パワートランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等の、電気的に電流の流れを制御する半導体素子を広く含む。主回路２０は、例えば、ＤＣ－ＤＣコンバータ等に用いられるスイッチングレギュレータ、ＤＣ－ＡＣインバータ等に用いられる三相インバータ等の電圧変換回路、モータドライブ用Ｈブリッジ駆動回路等である。具体的には、主回路２０とは、ＰＷＭインバータ、ＰＷＭ整流器、アクティブフィルタ、無効電力補償装置、モータドライブ回路、系統連系インバータ（太陽光発電・風力発電）等である。主回路２０は、家電、民生機器、鉄道交通、ハイブリットカー、電気自動車、再生可能エネルギー、送配電等の分野において用いられる。
本実施形態においては、主回路２０が三相インバータである場合の一例について説明する。

図２は、本実施形態に係る主回路２０の回路構成の一例を示す図である。同図を参照しながら、主回路２０が三相インバータである場合の回路構成の一例について説明する。この一例において、端子Ｔ１及び端子Ｔ２間には、所定の電圧（例えば、直流電圧Ｖ１）を有する不図示の直流電源に接続される。また、端子Ｔ３、端子Ｔ４及び端子Ｔ５には、所定の負荷が接続される。主回路２０は、端子Ｔ１及び端子Ｔ２間に印加された直流電圧Ｖ１を、三相交流に変換し、端子Ｔ３、端子Ｔ４及び端子Ｔ５に出力する電圧変換回路である。
主回路２０は、コンデンサＣ１と、スイッチング部２１と、プログラマブルデバイス２２と、インダクタＬ１乃至インダクタＬ３と、コンデンサＣ２乃至コンデンサＣ４とを備える。

スイッチング部２１は、複数のスイッチング素子（無接点スイッチ）Ｑを備える。具体的には、スイッチング部２１は、スイッチング素子Ｑ１乃至スイッチング素子Ｑ６を備える。スイッチング素子Ｑ１乃至スイッチング素子Ｑ６は、プログラマブルデバイス２２により制御される。この一例においては、スイッチング素子Ｑ１及びスイッチング素子Ｑ２がスイッチングすることにより、直流電圧Ｖ１をｕ相における単相交流電圧に変換する。また、スイッチング素子Ｑ３及びスイッチング素子Ｑ４がスイッチングすることにより、直流電圧Ｖ１をｖ相における単相交流電圧に変換する。また、スイッチング素子Ｑ５及びスイッチング素子Ｑ６がスイッチングすることにより、直流電圧Ｖ１をｗ相における単相交流電圧に変換する。すなわち、主回路２０は、複数の無接点スイッチがそれぞれスイッチングすることにより、直流電圧Ｖ１（第一電圧）を三相交流電圧（第二電圧）に変換する電圧変換回路である。
なお、スイッチング部２１が備えるスイッチング素子Ｑ１乃至スイッチング素子Ｑ６を区別しない場合には、スイッチング素子Ｑと記載する。本実施形態においては、スイッチング素子ＱがＩＧＢＴである場合の一例について説明する。

プログラマブルデバイス２２は、スイッチング素子Ｑ１乃至スイッチング素子Ｑ６を制御する。具体的には、プログラマブルデバイス２２は、スイッチング素子Ｑ１乃至スイッチング素子Ｑ６に印加される電圧の値を制御する。プログラマブルデバイス２２は、時間に応じた複数の所定の値を、パターンとして記憶しており、当該パターンを参照することにより所定時間ごとにスイッチング素子のゲートに印加する電圧の値を制御する。

なお、プログラマブルデバイス２２は、具体的には、ＦＰＧＡ（Field Programmable Gate Array）や、ＰＬＤ（Programmable Logic Device）、ＣＰＬＤ（Complex Programmable Logic Device）等のＬＳＩ（Large Scale Integration circuit）、ＤＳＰ（Digital Signal Processor）等のマイクロプロセッサであってもよい。

コンデンサＣ１は、入力される直流電圧Ｖ１の電圧を安定させる。コンデンサＣ１のキャパシタンスは、例えば４７００μＦであってもよい。インダクタＬ１乃至インダクタＬ３は、スイッチング部２１がスイッチングすることにより出力される電圧を平滑化する。インダクタＬ１乃至インダクタＬ３のインダクタンスは、例えば１ｍＨであってもよい。コンデンサＣ２乃至コンデンサＣ４のキャパシタンスは、例えば４．７μＦであってもよい。インダクタL１及至インダクタＬ３およびコンデンサＣ２乃至コンデンサＣ４を用いることによりローパスフィルタを構成し、負荷電流のスイッチングリプルを低減する。

図１に戻り、電圧測定器３１は、主回路２０における電圧Ｖ_ｃｅを測定する。電圧測定器３１が測定する電圧Ｖ_ｃｅとは、具体的には、スイッチング素子Ｑがスイッチングする際に、スイッチング素子Ｑのコレクタ－エミッタ間の端子間電圧である。

電力損失測定器３２は、主回路２０の電力損失Ｐ_Ｌを測定する。電力損失測定器３２は、主回路２０における入力電力Ｐ_ＩＮと、出力電力Ｐ_ＯＵＴとに基づいて、主回路２０の電力損失Ｐ_Ｌを測定する。

演算装置１０は、電圧測定器３１から電圧Ｖ_ｃｅを取得し、電力損失測定器３２から電力損失Ｐ_Ｌを取得する。演算装置１０は、取得した電圧Ｖ_ｃｅと電力損失Ｐ_Ｌとに基づいて、スイッチング素子Ｑのゲートに印加されるのに好適な電圧のパターンの演算を行う。演算装置１０は、演算を行った結果を、制御情報Ｉ_Ｃとして主回路２０に出力する。

図３は、本実施形態に係る制御システム１のシステム構成の一例を示す図である。同図を参照しながら、本実施形態に係る制御システム１のシステム構成の一例について説明する。図１において既に説明した構成については同様の符号を付して、説明を省略する場合がある。

主回路２０において、スイッチング部２１は、プログラマブルデバイス２２により制御される。プログラマブルデバイス２２は、三相交流電力を生成するスイッチング素子Ｑのうち、特定の相を生成する特定のスイッチング素子Ｑに対し、探索パターン信号Ｉ_Ｓを出力し、特定の相を生成する特定のスイッチング素子Ｑ以外のスイッチング素子Ｑに対し、固定パターン信号Ｉ_Ｆを出力する。

探索パターン信号Ｉ_Ｓ及び固定パターン信号Ｉ_Ｆは、いずれもスイッチング素子Ｑのゲートに印加される電圧の値を含む信号である。探索パターン信号Ｉ_Ｓ及び固定パターン信号Ｉ_Ｆは、制御情報Ｉ_Ｃに含まれる。
探索パターン信号Ｉ_Ｓ及び固定パターン信号Ｉ_Ｆは、スイッチング素子Ｑ１乃至スイッチング素子Ｑ６を制御するアクティブゲートドライバＡＧＤ１乃至アクティブゲートドライバＡＧＤ６に入力される。アクティブゲートドライバＡＧＤ１乃至アクティブゲートドライバＡＧＤ６は、入力された探索パターン信号Ｉ_Ｓ又は固定パターン信号Ｉ_Ｆに基づき、スイッチング素子Ｑ１乃至スイッチング素子Ｑ６のゲートを制御する。

探索パターン信号Ｉ_Ｓとは、演算装置１０により生成されるパターン信号である。探索パターン信号Ｉ_Ｓとは、スイッチング素子Ｑに印加されるのに好適なゲート信号の値を探索するために生成したパターンである。演算装置１０は、探索パターン信号Ｉ_Ｓを、特定のスイッチング素子Ｑに印加した結果、電圧測定器３１から得られる電圧Ｖ_ｃｅ及び、電力損失測定器３２から得られる電力損失Ｐ_Ｌに基づき、更に好適なゲート信号の値を探索する。
固定パターン信号Ｉ_Ｆとは、演算装置１０が特定のスイッチング素子Ｑにおいて、好適なゲート信号の値を探索した結果、好適であると認められた値を、他のスイッチング素子Ｑにも反映させたパターンである。

この一例において、電圧測定器３１は、差動プローブ３１１と、電圧計３１２とを備える。差動プローブ３１１は、一端がスイッチング素子Ｑのコレクタ端子、他端が当該スイッチング素子Ｑのエミッタ端子に接続される。電圧計３１２は、差動プローブ３１１の両端に生じる電位差（すなわち、スイッチング素子Ｑのコレクタ－エミッタ間電圧Ｖ_ＣＥ）を測定する。

この一例において、電力損失測定器３２は、演算装置１０から取得する同期信号Ｉ_ＳＹＮＣに基づき、主回路２０における入力電力Ｐ_ＩＮと、出力電力Ｐ_ＯＵＴとを取得する。電力損失測定器３２は、取得した入力電力Ｐ_ＩＮと、出力電力Ｐ_ＯＵＴとに基づき、電力損失Ｐ_Ｌを算出し、算出した電力損失Ｐ_Ｌを演算装置１０に出力する。

図４は、本実施形態に係る制御システム１の回路定数及び制御パラメータの設定について説明するための図である。“通常のゲートドライバ”及び“アクティブゲートドライバ”は、従来技術を用いた場合の一例である。“アクティブゲートドライバ＋演算装置”は、本実施形態を用いた場合の一例である。

“回路定数”は、主回路２０に備えられる電子回路の定数である。主回路２０に備えられる電子回路の定数とは、入力端子に備えられるコンデンサのキャパシタンスや、スイッチング素子のゲートに備えられる抵抗の抵抗値、出力端子の各相に備えられるインダクタのインダクタンス等である。
“回路定数”については、従来技術による方法を用いた場合であっても、本実施形態に係る演算装置１０を用いた場合であっても、回路設計時に設定することを要する。

“制御パラメータ”とは、スイッチング素子のゲート電圧を時間ごとに設定したパラメータである。制御パラメータは、例えば、２０ｎｓ（ナノセカンド）ごとに、電圧値を６４段階で設定した値である。
従来技術による“通常のゲートドライバ”を用いた場合、ゲート電圧を１又は０の２値により制御するため、“制御パラメータ”を設定することはできなかった。また、従来技術による“アクティブゲートドライバ”を用いた場合、“制御パラメータ”を設定することはできるものの、その設定値は、回路設計時に設定する必要があった。すなわち、従来技術による“通常のゲートドライバ”又は“アクティブゲートドライバ”を用いた場合、製品の出荷後は、負荷の変動や、電子部品の劣化等により、電気的特性が変化した場合には、スイッチング素子に好適なゲート電圧を印加することができなかった。
一方、本実施形態に係る“アクティブゲートドライバ＋演算装置”を用いた場合、“制御パラメータ”を回路動作時に学習することができる。したがって、本実施形態によれば、負荷の変動や、電子部品の劣化等により、電気的特性が変化した場合においても、電気的特性の変化に応じて、好適な“制御パラメータ”を設定することができる。

図５は、本実施形態に係るスイッチング素子Ｑのゲートに印加される電圧の時間ごとの変化の一例を説明するためのである。図５（Ａ）は、従来技術によるゲートドライバを用いた場合のスイッチング素子のゲートに印加される電圧の時間ごとの変化を示す。従来技術によるゲートドライバを用いた場合のスイッチング素子のゲートに印加される電圧は、０又は１の２値により制御される。このような場合、電圧変化率（ｄｖ／ｄｔ）および電流変化率（ｄｉ／ｄｔ）は、スイッチング素子の入力容量とゲート抵抗の時定数で決まるため、スイッチング損失とサージ電圧を低減するような好適なゲート抵抗を選定する必要がある。しかし、スイッチング損失とサージ電圧の低減効果にはトレードオフ関係があるため、ゲート抵抗を好適な値に設定することは困難である。

図５（Ｂ）は、本実施形態に係る演算装置１０を用いた場合のスイッチング素子Ｑのゲートに印加される電圧の時間ごとの変化を示す。本実施形態においては、周期Ｔ１ごとに異なる値が設定される。周期Ｔ１及び周期Ｔ２は、例えば、いずれも２０ｎｓである。本実施形態によれば、スイッチング素子Ｑのゲートに印加される電圧を詳細に制御することができるため、スイッチング素子Ｑのコレクタ－エミッタ間に生じるサージ電圧を制御することができる。
なお、スイッチング素子Ｑのゲートに印加される電圧を緩やかに変化させた場合、急峻に変化させた場合と比較して、スイッチング素子Ｑのターンオン及びターンオフ期間が長くなるため、主回路２０の電力損失Ｐ_Ｌは大きくなる。したがって、本実施形態に係る演算装置１０は、スイッチング素子Ｑのコレクタ－エミッタ間に生じるサージ電圧を抑制することができ、かつ主回路２０の電力損失Ｐ_Ｌを抑制することが可能なパラメータを探索する。

図６は、本実施形態に係る演算装置１０の機能構成の一例を示す図である。同図を参照しながら、演算装置１０の機能構成の一例について説明する。
演算装置１０は、電圧取得部１１と、電力損失取得部１２と、演算部１３と、出力部１４とを備える。

電圧取得部１１は、主回路２０が備える複数のスイッチング素子Ｑのうち、特定のスイッチング素子Ｑに生じるサージ電圧の値を取得する。具体的には、電圧取得部１１は、電圧測定器３１により測定された電圧Ｖ_ｃｅを取得する。

電力損失取得部１２は、主回路２０が備える複数のスイッチング素子Ｑのうち、特定のスイッチング素子Ｑの電力損失の値を取得する。具体的には、電力損失取得部１２は、電力損失測定器３２により測定された電力損失Ｐ_Ｌを取得する。

演算部１３は、電圧取得部１１が取得したサージ電圧の値（すなわち、電圧Ｖ_ｃｅ）と、電力損失取得部１２が取得した電力損失Ｐ_Ｌとを取得する。演算部１３は、電圧Ｖ_ｃｅと、電力損失Ｐ_Ｌとに基づいて、主回路２０が備える複数のスイッチング素子Ｑのゲートに印加されるゲート電圧の値を演算する。演算部１３は、演算した結果を出力部１４に提供する。

演算部１３は、具体的には、所定の評価関数に基づいてスイッチング素子Ｑのゲート電圧の値を演算する。例えば、所定の評価関数とは、下の式（１）で表される。

関数ｆ_{ｏｂｊｅｃｔｉｖｅ}は、サージ電圧ｖ’_{ｓｕｒｇｅ}と、電力損失Ｐ’_ｌｏｓｓとを変数として有する。係数ｗ_ｒは、任意の値である。演算部１３は、式（１）により表される所定の評価関数を用いることにより、取得した前記サージ電圧又は前記電力損失の少なくともいずれか一方を変数として、評価関数に基づいてゲート電圧の値を演算する。
なお、サージ電圧ｖ’_{ｓｕｒｇｅ}の係数と、電力損失Ｐ’_ｌｏｓｓの係数とを所定の値に設定することにより、演算部１３は、電圧上昇率（ｄｖ／ｄｔ）及び電流上昇率（ｄｉ／ｄｔ）を好適な値に制御することができる。

図７は、本実施形態に係る演算部１３の機能構成の一例を示す図である。同図を参照しながら、演算部１３の機能構成の一例について説明する。
演算部１３は、探索パターン生成部１３１と、比較部１３２と、記憶部１３３とを備える。
探索パターン生成部１３１は、特定の相のスイッチング素子Ｑに印加されるのに好適なゲート信号の値を探索するためのパターンである探索パターンを生成する。具体的には、探索パターン生成部１３１は、制御情報Ｉ_Ｃに含まれる探索パターン信号Ｉ_Ｓを生成する。探索パターン生成部１３１により生成されるパターンにおいて、ゲート電圧の値は、時間に応じた複数の値である。

記憶部１３３は、探索パターン生成部１３１により生成された探索パターンを記憶する。記憶部１３３に記憶された探索パターンは、出力部１４により制御情報Ｉ_Ｃとして出力される。また、記憶部１３３は、探索パターン生成部１３１により生成された探索パターンと、当該探索パターンを出力した場合に電圧測定器３１から得られる電圧Ｖ_ｃｅ及び電力損失測定器３２から得られる電力損失Ｐ_Ｌとを、対応づけて記憶する。

比較部１３２は、記憶部１３３に記憶された電圧Ｖ_ｃｅ及び電力損失Ｐ_Ｌに基づき好適なゲート信号の値を探索する。具体的には、比較部１３２は、記憶部１３３に記憶された複数の探索パターンに対応づけて記憶された電圧Ｖ_ｃｅ及び電力損失Ｐ_Ｌを比較し、所定の条件に基づき、好適な探索パターンを選定する。例えば、比較部１３２は、電圧Ｖ_ｃｅが所定の範囲内において、電力損失Ｐ_Ｌが最小となる探索パターンを選定する。具体的には、比較部１３２は、電圧Ｖ_ｃｅが第二電源の最大値の１０％以内において、電力損失Ｐ_Ｌが最小となる探索パターンを選定する。

図６に戻り、出力部１４は、演算部１３により演算された探索パターン（すなわち、時間ごとのゲート電圧の値）を出力する。出力部１４は、演算部１３により演算されたゲート電圧の値を、例えば主回路２０が備えるプログラマブルデバイス２２に出力する。

図８は、本実施形態に係るプログラマブルデバイス２２の機能構成の一例を示す図である。同図を参照しながら、プログラマブルデバイス２２の機能構成の一例について説明する。
プログラマブルデバイス２２は、ＣＰＵ（Central Processing Unit）２２１と、ＲＯＭ（Read Only Memory）２２２と、ＲＡＭ（Random Access Memory）２２３と、レジスタ２２４と、タイマーカウンタ２２５と、ゲート電圧出力部２２６とを備える。

ＣＰＵ２２１は、必要に応じてＲＯＭ２２２に格納されている各種プログラムを読み出してＲＡＭ２２３に展開し、各種プログラムを実行する。
なお、ＣＰＵ２２１と、ＲＯＭ２２２と、ＲＡＭ２２３は、プログラマブルデバイス２２が備えていなくてもよく、プログラマブルデバイス２２の外部に備えられていてもよい。

レジスタ２２４は、出力部１４により出力された制御情報Ｉ_Ｃに含まれる探索パターン信号Ｉ_Ｓ及び固定パターン信号Ｉ_Ｆを記憶する。
タイマーカウンタ２２５は、プログラマブルデバイス２２に接続された不図示の発振回路が出力した所定の周波数の信号に基づき、カウントアップを行う。
ゲート電圧出力部２２６は、タイマーカウンタ２２５がカウントアップする値と、レジスタ２２４に記憶された値とに基づいて、スイッチング部２１が備えるスイッチング素子Ｑのゲート電圧を制御する。
なお、ゲート電圧出力部２２６は、電力損失測定器３２から取得した同期信号Ｉ_ＳＹＮＣに更に基づいてスイッチング部２１が備えるスイッチング素子Ｑのゲート電圧を制御するよう構成してもよい。

図９から図１１を参照しながら、スイッチング素子Ｑに印加される電圧波形について説明する。
図９は、スイッチング素子Ｑに印加されるゲート電圧の時間毎の変化に応じて主回路２０が出力する交流電圧について説明するための図である。同図を参照しながら、スイッチング素子Ｑに印加されるゲート電圧と、主回路２０が出力する交流電圧との対応関係について説明する。

図９（Ａ）は、主回路２０が出力する交流電圧の時間毎の変化を示した図である。同図には、主回路２０が出力する交流電圧の変化を、横軸を時間として示す。同図において、縦軸は電圧を示す。同図は、主回路２０が出力する交流電圧の一例として、主回路２０の各相に出力される電圧波形である。同図は、主回路２０の各相に出力される電圧波形として、ｕ相に出力される電圧波形を示す。
時刻ｔ１１から時刻ｔ１５までを周期Ｔ１１とする。例えば、主回路２０が５０Ｈｚの交流電力を出力する場合、周期Ｔ１１は、２０ｍｓ（ミリセカンド）である。また、主回路２０が６０Ｈｚの交流電力を出力する場合、周期Ｔ１１は、１６．６７ｍｓである。主回路２０の各相に出力される電圧の最大値は時刻ｔ１２における電圧ｖ１１であり、最小値は、時刻ｔ１４における電圧ｖ１２である。

図９（Ｂ）は、スイッチング素子Ｑに印加されるゲート電圧の時間毎の変化を示した図である。同図には、スイッチング素子Ｑに印加されるゲート電圧の変化を、横軸を時間として示す。同図において、縦軸は電圧を示す。プログラマブルデバイス２２は、スイッチング素子Ｑに印加されるゲート電圧を制御することにより、主回路２０に、図９（Ａ）に示した三相交流電圧を出力させる。スイッチング素子Ｑに印加されるゲート電圧の最大値は電圧ｖ２１であり、最小値は電圧ｖ２２である。
あるパルスの立ち上がり時刻と次のパルスの立ち上がり時刻をＴ１２とすると、Ｔ１２はスイッチング周期である。例えばスイッチング周波数を２０ｋＨｚとすると、スイッチング周期Ｔ２１は５０μｓ（マイクロセカンド）である。

図１０は、スイッチング素子Ｑの端子間に存在する容量成分を考慮した等価回路である。Ｃ_ｘ１は帰還容量、Ｃ_ｘ２は入力容量、Ｃ_ｘ３は出力容量である。ゲートドライバで帰還容量Ｃ_ｘ１と入力容量Ｃ_ｘ２とを充放電することにより、スイッチング素子Ｑの導通状態を制御することができる。

図１１は、本実施形態に係るスイッチング素子に印加するゲート電圧、スイッチング素子に流れるコレクタ電流、コレクタ－エミッタ間電圧の時間毎の変化を示した図である。図１１（Ａ）は、スイッチング素子Ｑに印加するゲート電圧の時間毎の変化を示した図である。同図には、スイッチング素子Ｑのゲート電圧の変化について横軸を時間として示す。同図において、縦軸は電圧を示す。例えば、スイッチング素子Ｑに印加されるゲート電圧のスイッチング周波数を２０ｋＨｚとすると、スイッチング周期Ｔ２１は、５０μｓ（マイクロセカンド）である。スイッチング素子Ｑに印加するゲート電圧の最大値は電圧ｖ３１であり、最小値は電圧ｖ３３である。
図１１（Ｂ）は、スイッチング素子Ｑのコレクタ電流の時間毎の変化を示した図である。同図には、スイッチング素子Ｑのコレクタ電流の変化について横軸を時間として示す。同図において、縦軸は電流を示す。スイッチング素子Ｑのコレクタ電流の最大値は電流Ｉ４１であり、最小値は電流Ｉ４２である。
図１１（Ｃ）は、スイッチング素子Ｑのコレクタ－エミッタ間電圧の時間毎の変化を示した図である。同図には、スイッチング素子Ｑのコレクタ－エミッタ間電圧の変化について横軸を時間として示す。同図において、縦軸は電圧を示す。スイッチング素子Ｑのコレクタ－エミッタ間電圧の最大値は電圧ｖ５１であり、最小値は電圧ｖ５２である。

時刻ｔ２１乃至時刻ｔ２２において、ゲート電圧は最小値の電圧ｖ３３で維持することにより、スイッチング素子Ｑは遮断状態を維持する。時刻ｔ２１では、スイッチング素子Ｑを導通状態とするために、ゲートドライブ回路は電圧ｖ３１を出力する。すると、スイッチング素子Ｑの入力容量Ｃ_ｘ２が充電され、ゲート電圧が上昇する。これにより、主回路電流がスイッチング素子Ｑに流入し、ターンオンを開始する。時刻ｔ２３では、コレクタ電流が電流I４１に達することにより、スイッチング素子Ｑのコレクタ－エミッタ間電圧の下降が開始する。このとき、スイッチング素子Ｑの入力容量Ｃ_ｘ２の充電が停止し、帰還容量Ｃ_ｘ１の放電を開始する。このとき、ミラー効果によってゲート電圧は電圧ｖ３２の一定値となる。時刻ｔ２４では、スイッチング素子Ｑのコレクタ－エミッタ間電圧が最小値の電圧ｖ５２まで低下し、ターンオンが完了する。

ｔ２４乃至ｔ２５では、ゲートドライバの入力容量Ｃ_ｘ２を充電するが、スイッチング素子Ｑの動作には影響しない。ｔ２５では、ゲートの端子電圧が電圧ｖ３１に達し、ゲートドライバの出力電圧と一致することにより、ゲート電圧の上昇が停止する。時刻ｔ２６乃至時刻ｔ２９はスイッチング素子Ｑのターンオフ期間であり、時刻ｔ２２乃至時刻ｔ２５と対称の動作を行う。
したがって、従来のゲートドライバでゲート電圧を制御する場合、時刻ｔ２２乃至時刻ｔ２４（又は時刻ｔ２７乃至時刻ｔ２９）が制御の時間分解能に相当する。例えば、スイッチング素子Ｑの定格が１２００Ｖ、１００Ａかつ、ゲート抵抗が１０Ωの場合、時間分解は１μｓ（マイクロセコンド）程度である。

図１２は、スイッチング素子Ｑに印加されるゲート電圧の時間毎の変化の拡大図を示した図である。同図には、スイッチング素子Ｑに印加されるゲート電圧の変化を、横軸を時間として示す。同図において、縦軸は、スイッチング素子Ｑが制御可能な電圧の分解能を示す。この一例において、プログラマブルデバイス２２は、スイッチング素子Ｑに印加されるゲート電圧を、１から６４までの６４段階で制御する。例えば、周期Ｔ３１は、２０ｎｓである。プログラマブルデバイス２２は、２０ｋＨｚでスイッチング素子Ｑに印加されるゲート電圧を制御する場合、パルスの立ち上がり時の所定時間と、パルスの立ち下がり時間の所定時間において、電圧を制御することができる。例えば、プログラマブルデバイス２２は、パルスの立ち上がり時及び立ち下がり時に、それぞれ１２８パルス分の期間（すなわち、２．５６μｓ）の電圧を制御することができる。

図１３は、探索パターン信号Ｉ_Ｓ又は固定パターン信号Ｉ_Ｆが含む情報の一例を示す図である。同図には、スイッチング素子Ｑに印加される電圧の値が、時間に対応づけられている。同図における“電圧（ｂｉｔ）”は、１から６４までの６４段階で示される。
同図において、時間“ｔ１”には、電圧“１７”が対応づけられ、時間“ｔ２”には、電圧“３２”が対応づけられ、時間“ｔ３”には、電圧“２５”が対応づけられ、…、時間“ｔ１２８”には、電圧“４８”が対応づけられている。同図に示される値は、例えば、プログラマブルデバイス２２が備えるレジスタ２２４に記憶され、ゲート電圧出力部２２６により、スイッチング素子Ｑのゲートに出力される。

プログラマブルデバイス２２は、主回路２０が出力する交流波形の周期に応じた特定の区間ごとに、スイッチング素子Ｑのゲートに出力される電圧を制御する。本実施形態においては、区間１から区間４の、４区間においてスイッチング素子Ｑのゲートに出力される電圧を制御する場合の一例について説明する。

図１４は、本実施形態に係る演算部１３が好適なパターンを探索する探索区間Ｔ_ｓについて説明するための図である。同図を参照しながら探索区間Ｔ_ｓについて説明する。
探索区間Ｔ_ｓは、主回路２０が出力する交流波形の周期に応じた特定の区間である。具体的には、探索区間Ｔ_ｓは、主回路２０が出力する交流電圧の電気角に応じた区間である。演算部１３は、探索区間Ｔ_ｓごとに好適なパターンを生成する。区間１における探索区間Ｔ_ｓを探索区間Ｔ_ｓ１と、区間２における探索区間Ｔ_ｓを探索区間Ｔ_ｓ２と、区間３における探索区間Ｔ_ｓを探索区間Ｔ_ｓ３と、区間４における探索区間Ｔ_ｓを探索区間Ｔ_ｓ４と記載する。

図１４（Ａ）は、区間１における探索区間Ｔ_ｓ１を説明するための図である。同図には、主回路２０が出力する交流電圧の変化を、横軸を時間として示す。同図において、縦軸は電圧を示す。この一例において、電圧が０から電圧Ｖ４３までの区間を探索区間Ｔ_ｓ１とする。すなわち、探索区間Ｔ_ｓ１とは、時刻ｔ０から時刻ｔ４１まで、及び時刻ｔ４８から時刻ｔ４９までの区間である。

図１４（Ｂ）は、区間２における探索区間Ｔ_ｓ２を説明するための図である。同図には、主回路２０が出力する交流電圧の変化を、横軸を時間として示す。同図において、縦軸は電圧を示す。この一例において、電圧が電圧Ｖ４３から電圧Ｖ４４までの区間を探索区間Ｔ_ｓ２とする。すなわち、探索区間Ｔ_ｓ２とは、時刻ｔ４１から時刻ｔ４２まで、及び時刻ｔ４７から時刻ｔ４８までの区間である。

図１４（Ｃ）は、区間３における探索区間Ｔ_ｓ３を説明するための図である。同図には、主回路２０が出力する交流電圧の変化を、横軸を時間として示す。同図において、縦軸は電圧を示す。この一例において、電圧が電圧Ｖ４４から電圧Ｖ４５までの区間を探索区間Ｔ_ｓ３とする。すなわち、探索区間Ｔ_ｓ３とは、時刻ｔ４２から時刻ｔ４３まで、及び時刻ｔ４６から時刻ｔ４７までの区間である。

図１４（Ｄ）は、区間４における探索区間Ｔ_ｓ４を説明するための図である。同図には、主回路２０が出力する交流電圧の変化を、横軸を時間として示す。同図において、縦軸は電圧を示す。この一例において、電圧が電圧Ｖ４５から電圧Ｖ４１までの区間を探索区間Ｔ_ｓ４とする。すなわち、探索区間Ｔ_ｓ４とは、時刻ｔ４３から時刻ｔ４６までの区間である。

図１５は、本実施形態に係る演算装置１０の一連の動作を説明するための図である。同図を参照しながら、演算装置１０の一連の動作について説明する。
（ステップＳ１１）演算装置１０は、動作を開始する。演算装置１０は、例えば、ユーザによる電源投入等により動作を開始する。
（ステップＳ１２）演算装置１０は、区間１における探索パターンを演算する。
（ステップＳ１３）演算装置１０は、区間２における探索パターンを演算する。
（ステップＳ１４）演算装置１０は、区間３における探索パターンを演算する。
（ステップＳ１５）演算装置１０は、区間４における探索パターンを演算する。
（ステップＳ１６）演算装置１０は、動作を停止する場合には処理を終了し、動作を停止しない場合には、処理をステップＳ１２に進める。すなわち、演算装置１０は、動作を開始してから動作を停止するまでの間、区間１から区間４までの各探索区間Ｔ_ｓにおける好適なパターンを演算する。

なお、演算装置１０は、区間１から区間４までの探索パターンの演算処理を行っている期間（すなわち、ステップＳ１２からステップＳ１５のいずれかの処理をおこなっているとき）に、割り込み信号等により処理を終了するよう構成してもよい。

図１６は、本実施形態に係る演算装置１０の区間ごとの動作を説明するための図である。同図を参照しながら、演算装置１０の一連の動作について説明する。
（ステップＳ２１）電圧取得部１１は、スイッチング素子Ｑに生じるサージ電圧の値（すなわち、電圧Ｖ_ｃｅ）を取得する。電力損失取得部１２は、スイッチング素子Ｑの電力損失の値（すなわち、電力損失Ｐ_Ｌ）を取得する。
（ステップＳ２２）演算部１３は、取得した電圧Ｖ_ｃｅと電力損失Ｐ_Ｌとに基づいて、探索区間Ｔ_ｓにおいてスイッチング素子Ｑのゲートに印加される電圧のパターンである探索パターンを生成する。なお、演算部１３は、粒子群最適化（ＰＳＯ（Particle Swarm Optimization）の手法により、好適な探索パターンを生成してもよい。
（ステップＳ２３）出力部１４は、生成された探索パターンを出力する。

図１７は、本実施形態に係る演算装置１０を用いた場合のサージ電圧の変化を説明するための図である。図１７（Ａ）（Ｂ）（Ｄ）（Ｅ）には、それぞれスイッチング素子Ｑのコレクタ－エミッタ間に生じるサージ電圧の変化を、横軸を時間として示す。同図において、縦軸は電圧を示す。図１７（Ｃ）（Ｆ）には、それぞれ主回路２０の交流出力端子に流れる電流の変化を、横軸を時間として示す。同図において、縦軸は電流を示す。
図１７（Ａ）から図１７（Ｃ）は、本実施形態に係る演算装置１０を用いない場合の実験結果の一例を示す。図１７（Ｄ）から図１７（Ｆ）は、本実施形態に係る演算装置１０を用いた場合の実験結果の一例を示す。

図１７（Ａ）は、主回路２０における直流電源の電源端子側に接続されるスイッチング素子Ｑのコレクタ－エミッタ間に生じるサージ電圧の変化を示す。同図における測定結果は、演算装置１０により算出された好適なパターンを適用しない場合の一例である。この一例において、スイッチング素子Ｑのコレクタ－エミッタ間に生じるサージ電圧の最大値は、電圧ｖ５１である。
図１７（Ｂ）は、主回路２０における直流電源のＧＮＤ端子側に接続されるスイッチング素子Ｑのコレクタ－エミッタ間に生じるサージ電圧の変化を示す。同図における測定結果は、演算装置１０により算出された好適なパターンを適用しない場合の一例である。この一例において、スイッチング素子Ｑのコレクタ－エミッタ間に生じるサージ電圧の最大値は、電圧ｖ５２である。

図１７（Ｄ）は、主回路２０における直流電源の電源端子側に接続されるスイッチング素子Ｑのコレクタ－エミッタ間に生じるサージ電圧の変化を示す。同図における測定結果は、演算装置１０により算出された好適なパターンを適用する場合の一例である。この一例において、スイッチング素子Ｑのコレクタ－エミッタ間に生じるサージ電圧の最大値は、電圧ｖ６１である。
図１７（Ｅ）は、主回路２０における直流電源のＧＮＤ端子側に接続されるスイッチング素子Ｑのコレクタ－エミッタ間に生じるサージ電圧の変化を示す。同図における測定結果は、演算装置１０により算出された好適なパターンを適用する場合の一例である。この一例において、スイッチング素子Ｑのコレクタ－エミッタ間に生じるサージ電圧の最大値は、電圧ｖ６２である。

図１７に示すように、演算装置１０により算出された好適なパターンを適用することにより、主回路２０における直流電源の電源端子側に接続されるスイッチング素子Ｑのコレクタ－エミッタ間に生じるサージ電圧は、電圧ｖ５１から電圧ｖ６１に変化している。電圧ｖ６１は、電圧ｖ５１より小さい値である。また、演算装置１０により算出された好適なパターンを適用することにより、主回路２０における直流電源のＧＮＤ端子側に接続されるスイッチング素子Ｑのコレクタ－エミッタ間に生じるサージ電圧は、電圧ｖ５２から電圧ｖ６２に変化している。電圧ｖ６２は、電圧ｖ５２より小さい値である。すなわち、演算装置１０により算出された好適なパターンを適用することにより、サージ電圧を抑止することができる。

本実施形態によれば、スイッチングレギュレータの直流入力電圧と負荷電流の瞬時値を考慮し、アクティブゲートドライバの好適な制御パラメータを全自動で探索する。本実施形態に係る演算装置１０を用いることにより、アクティブゲートドライバのクロック周波数もしくは応答時定数の分解能で制御パラメータを決定することができる。例えば、クロック周波数５０ＭＨｚのディジタルアクティブゲートドライバに適用すれば、２０ｎｓの時間分解能となる。また、本実施形態によれば、探索時の評価関数は任意に与えることができるため、パラメータの探索はサージ電圧の抑制に特化するか、スイッチング損失の抑制に特化するか、あるいは両方を考慮するかなど、様々な条件を探索することができる。さらに、本実施形態に係る演算装置１０は民生用の安価なコンピュータにより構成することができるので、容易に本実施形態に係る演算装置１０を用いることができる。

また、本実施形態に係る演算装置１０によれば、高い時間分解能で制御パラメータを探索する特徴を活かし、ＤＣ－ＤＣコンバータ、５０Ｈｚや６０Ｈｚの商用周波数用途、モータドライブ用途などであれば、入力電圧と負荷電流の瞬時値に応じた最適なパラメータを得ることができる。また、本実施形態に係る演算装置１０は安価なコンピュータで構成することができることから、電力変換器の開発段階から、出荷後メンテナンの任意の期間に適用することができる。例えば、本実施形態に係る演算装置１０を出荷試験に適用すれば、デバイスの個体差を考慮した最適な制御パラメータを設定できる。また、本実施形態に係る演算装置１０を保守点検に適用すれば、デバイスの劣化を考慮した最適なパラメータを得ることができる。

［実施形態のまとめ］
以上説明した実施形態によれば、演算装置１０は、電圧取得部１１を備えることにより、特定のスイッチング素子Ｑに生じるサージ電圧を取得する。また、演算装置１０は、電力損失取得部１２を備えることにより、特定のスイッチング素子Ｑの電力損失の値を取得する。したがって、本実施形態によれば、演算装置１０は、全てのスイッチング素子Ｑについてサージ電圧及び電力損失を計測することなく、容易にスイッチング素子Ｑのゲートに印加される好適な電圧のパターンを算出することができる。

また、以上説明した実施形態によれば、演算装置１０は、時間に応じたゲート電圧の値を制御する。したがって、演算装置１０は、時間に応じたゲート電圧の値を制御することにより、主回路２０のサージ電圧及び電力損失を詳細に制御することができる。演算装置１０は、主回路２０のサージ電圧及び電力損失を詳細に制御することができるため、サージ電圧及び電力損失を抑制する好適なパターンを生成することができる。

また、以上説明した実施形態によれば、演算装置１０は、演算部１３を備えることにより、サージ電圧が所定の範囲内において、電力損失が最小となる探索パターンを算出する。したがって、本実施形態に係る演算装置１０によれば、サージ電圧を抑制し、かつ電力損失が小さくなるようにスイッチング素子Ｑのゲートに印加される電圧を制御することができる。

また、以上説明した実施形態によれば、演算装置１０は、演算部１３を備えることにより、サージ電圧が１０％以内である範囲内において、電力損失が最小となる探索パターンを算出する。したがって、本実施形態に係る演算装置１０によれば、サージ電圧を１０％以内に抑制し、かつサージ電圧１０％の範囲内において電力損失が最小となるようにスイッチング素子Ｑのゲートに印加される電圧を制御することができる。

また、以上説明した実施形態によれば、主回路２０とは正弦波交流電流を入力、出力、又は入出力する電力変換器であり、スイッチング素子ＱとはＩＧＢＴである。したがって、本実施形態に係る演算装置１０によれば、三相インバータが備える各相のうち、特定の相のみの測定をすることにより、好適なパターンを生成することができる。したがって、本実施形態に係る演算装置１０によれば、測定に要する差動プローブ等の測定器の数を削減することができる。さらに、本実施形態に係る演算装置１０によれば、容易に好適なパターンを生成することができる。

なお、上述した一例においては、主回路２０が三相インバータである場合の一例について説明したが、本実施形態は、この一例に限定されない。例えば、主回路２０が三相インバータ以外である場合の一例について、本実施形態の変形例として説明する。

［主回路２０の変形例１］
主回路２０は、本実施形態に係る変形例１として、直流－交流変換器（インバータ）であってもよい。主回路２０は、直流－交流変換器である場合、具体的には、フルブリッジインバータ、三相インバータ、モジュラーマルチレベルインバータ等であってもよい。

［主回路２０の変形例２］
主回路２０は、本実施形態に係る変形例２として、交流－直流変換器（ＰＷＭ（Pulse Width Modulation）整流器）であってもよい。主回路２０は、交流－直流変換器である場合、フルブリッジ整流器、三相ＰＷＭ整流器、ＰＦＣ（Power Factor Correction）回路、モジュラーマルチレベルコンバータ等であってもよい。

［主回路２０の変形例３］
主回路２０は、本実施形態に係る変形例３として、交流－交流変換器であってもよい。主回路２０は、交流－交流変換器である場合、マトリックスコンバータ、サイクロコンバータ等であってもよい。

［主回路２０の変形例４］
主回路２０は、本実施形態に係る変形例３として、上述した変形例１、変形例２及び変形例３を組み合わせた構成であってもよい。主回路２０は、例えば、ＰＷＭ整流器とＰＷＭインバータとを組み合わせた交流－交流変換回路（back-to-back構成）であってもよいし、ＰＷＭインバータとＰＷＭ整流器とを組み合わせた直流－直流変換回路（front-to-front構成）であってもよい。

［通常のゲートドライバを用いた場合の変形例］
上述した説明では、アクティブゲートドライバを用いた場合の一例について説明してきたが、本実施形態においては、アクティブゲートドライバを用いた場合の一例に限定されるものではなく、通常のゲートドライバにより構成されていてもよい。
図１８は、本実施形態に係るアクティブゲートドライバ８１による回路構成図の一例を示した図である。同図においては、アクティブゲートドライバ８１を、電流源８１１及び電流源８１２により等価的に図示している。この一例において、アクティブゲートドライバはスイッチング素子８２を制御する。スイッチング素子８２は、負荷８４と、接地点８５との間に配置され、負荷８４から接地点８５に流れる電流を制御する。負荷８４は、電源８６に接続される。アクティブゲートドライバ８１は、例えば６４段階で出力を制御することができる。一方、通常のゲートドライバは、２段階で出力を制御する。

図１９は、本実施形態に係る通常のゲートドライバ７０を複数用いた場合の回路構成図の一例を示した図である。ゲートドライバ７１、ゲートドライバ７２及びゲートドライバ７３は、ゲートドライバ７０の一例である。この一例においては、それぞれのゲートドライバ７０の出力がマルチプレクサ７４の入力端子に入力される。マルチプレクサ７４は、入力された信号に基づく出力信号を出力端子７５に出力する。このように構成することにより、２値の出力しか有さない通常のゲートドライバ７０によっても、本実施形態において説明したアクティブゲートドライバによる回路と同様の効果を得ることができる。

なお、上述した演算装置１０が備える機能の全部又は一部は、プログラムとしてコンピュータ読み取り可能な記録媒体に記録され、このプログラムがコンピュータシステムにより実行されてもよい。コンピュータシステムは、ＯＳ、周辺機器等のハードウェアを含むものとする。また、コンピュータ読み取り可能な記録媒体は、例えば、フレキシブルディスク、光磁気ディスク、ＲＯＭ（Read Only Memory）、ＣＤ－ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置、インターネット等のネットワーク上のサーバ等が備える揮発性メモリ（Random Access Memory：ＲＡＭ）である。なお、揮発性メモリは、一定時間プログラムを保持する記録媒体の一例である。

また、上述したプログラムは、伝送媒体、例えば、インターネット等のネットワーク、電話回線等の通信回線により他のコンピュータシステムに伝送されてもよい。

また、上記プログラムは、上述した機能の全部又は一部を実現するプログラムであってもよい。なお、上述した機能の一部を実現するプログラムは、上述した機能をコンピュータシステムに予め記録されているプログラムとの組み合わせで実現できるプログラム、いわゆる差分プログラムであってもよい。

以上、本発明の実施形態について図面を参照しながら説明したが、具体的な構成が上述した実施形態に限られるわけではなく、本発明の要旨を逸脱しない範囲での設計変更等も含まれる。

１…制御システム、１０…演算装置、２０…主回路、２１…スイッチング部、２２…プログラマブルデバイス、１１…電圧取得部、１２…電力損失取得部、１３…演算部、１４…出力部、３１…電圧測定器、３２…電力損失測定器、３１１…差動プローブ、３１２…電圧計、１３１…探索パターン生成部、１３２…比較部、１３３…記憶部、２２１…ＣＰＵ、２２２…ＲＯＭ、２２３…ＲＡＭ、２２４…レジスタ、２２５…タイマーカウンタ、２２６…ゲート電圧出力部

Claims

複数の無接点スイッチがそれぞれスイッチングすることにより第一電圧を第二電圧に変換する電圧変換回路のうち、特定の無接点スイッチに生じるサージ電圧の値を取得する電圧取得部と、
前記特定の無接点スイッチの電力損失の値を取得する電力損失取得部と、
前記電圧取得部が取得した前記サージ電圧の値と、前記電力損失取得部が取得した前記電力損失の値とに基づいて、前記電圧変換回路が備える複数の前記無接点スイッチのゲートに印加されるゲート電圧の値を演算する演算部と、
前記演算部により演算された前記ゲート電圧の値を出力する出力部と
を備える演算装置。
前記演算部により演算される前記ゲート電圧の値は、時間に応じた複数の値である
請求項１に記載の演算装置。
前記演算部は、所定の評価関数に基づいて前記ゲート電圧の値を演算する
請求項１又は請求項２に記載の演算装置。
前記演算部は、取得した前記サージ電圧又は前記電力損失の少なくともいずれか一方を変数として、前記評価関数に基づいて前記ゲート電圧の値を演算する
請求項３に記載の演算装置。
前記電圧変換回路とは、正弦波交流電流を入力、出力、又は入出力する電力変換器であり、
前記無接点スイッチとは、ゲートを制御することにより主回路電流を制御するトランジスタである
請求項１から請求項４のいずれか一項に記載の演算装置。
請求項１から請求項５のいずれか一項に記載の前記演算装置と、
前記サージ電圧を測定する電圧測定器と、
前記無接点スイッチに生じる前記電力損失の値を測定する電力損失測定器と、
前記電圧変換回路と
を備える制御システム。
複数の無接点スイッチがそれぞれスイッチングすることにより第一電圧を第二電圧に変換する電圧変換回路のうち、特定の無接点スイッチに生じるサージ電圧の値を取得する電圧取得工程と、
前記特定の無接点スイッチの電力損失の値を取得する電力損失取得工程と、
前記電圧取得工程により取得された前記サージ電圧の値と、前記電力損失取得工程により取得された前記電力損失の値とに基づいて、前記電圧変換回路が備える複数の前記無接点スイッチのゲートに印加されるゲート電圧の値を演算する演算工程と、
前記演算工程により演算された前記ゲート電圧の値を出力する出力工程と
を有する演算方法。