JP7428787B2 - 再構成可能プロセッサ回路アーキテクチャ - Google Patents

再構成可能プロセッサ回路アーキテクチャ Download PDF

Info

Publication number
JP7428787B2
JP7428787B2 JP2022516115A JP2022516115A JP7428787B2 JP 7428787 B2 JP7428787 B2 JP 7428787B2 JP 2022516115 A JP2022516115 A JP 2022516115A JP 2022516115 A JP2022516115 A JP 2022516115A JP 7428787 B2 JP7428787 B2 JP 7428787B2
Authority
JP
Japan
Prior art keywords
input
circuit
bit
multiplier
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022516115A
Other languages
English (en)
Other versions
JP2022548046A5 (ja
JP2022548046A (ja
Inventor
マスター，ポール，エル．
クナップ，スティーブン，ケー．
アンドレカ，レーモンド，ジェー．
フルテク，フレデリク，カーチス
ベリャーエフ，アレクセイ
フランツ，マーティン，エー．
ミーセン，レネ
Original Assignee
コーナミ，インコーポレ－テッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コーナミ，インコーポレ－テッド filed Critical コーナミ，インコーポレ－テッド
Publication of JP2022548046A publication Critical patent/JP2022548046A/ja
Publication of JP2022548046A5 publication Critical patent/JP2022548046A5/ja
Priority to JP2024009413A priority Critical patent/JP7561292B2/ja
Application granted granted Critical
Publication of JP7428787B2 publication Critical patent/JP7428787B2/ja
Priority to JP2024163510A priority patent/JP7646934B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
    • G06F7/487—Multiplying; Dividing
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
    • G06F7/487—Multiplying; Dividing
    • G06F7/4876—Multiplying
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/5443—Sum of products
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
    • G06F9/3856—Reordering of instructions, e.g. using queues or age tags
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G06F9/3887—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by a single instruction for multiple data lanes [SIMD]
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
    • G06F9/4881—Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/54—Interprogram communication
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/3804—Details
    • G06F2207/3808—Details concerning the type of numbers or the way they are handled
    • G06F2207/3812—Devices capable of handling different types of numbers
    • G06F2207/382—Reconfigurable for different fixed word lengths
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Computing Systems (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Complex Calculations (AREA)
  • Microcomputers (AREA)

Description

[関連出願への相互参照]
本出願は、「Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ａｒｉｔｈｍｅｔｉｃ Ｅｎｇｉｎｅ」という名称で２０１９年９月１０日に出願された米国仮特許出願第６２／８９８，４５２号の非仮出願であり、その利益と優先権を主張するものであり、「Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ｐｒｏｃｅｓｓｏｒ Ｃｉｒｃｕｉｔ Ａｒｃｈｉｔｅｃｔｕｒｅ ｗｉｔｈ ａｎ Ａｒｒａｙ ｏｆ Ｆｒａｃｔａｌ Ｃｏｒｅｓ」という名称で２０１９年９月１１日に出願された米国仮特許出願第６２／８９９，０２５号の利益と優先権を主張するものであり、さらに、本出願と共通して譲渡される、２０２０年９月９日に出願された米国特許出願第１７／０１５，９５０号および２０２０年９月９日に出願された米国特許出願第１７／０１５，９７３号の優先権を主張するものであり、これらのすべては、本明細書にその全体が記載されているかのように、参照により本明細書に組み込まれる。
本発明は、一般に、構成可能および再構成可能計算回路に関し、より具体的には、算術および論理計算のための電子回路を有する構成可能および再構成可能演算エンジンに関する。
多くの既存のコンピューティングシステムは、ニューラルネットワーク計算、デジタル通貨、ブロックチェーンなどを含む数学的に集中的なアプリケーションのための計算速度が不十分であるなど、計算処理能力の大きな限界に達している。さらに、多くの既存のコンピューティングシステムは、過剰にエネルギー（または電力）を消費し、それに伴って放熱する。例えば、既存のコンピューティングソリューションは、人工知能、ニューラルネットワーク、暗号化、復号化、およびその他の重要なコンピューティングアプリケーションに対応するための高度なコンピューティングテクノロジのニーズが増大するにつれて、ますます不適切になってきている。
したがって、人工知能、ニューラルネットワーク計算、デジタル通貨、ブロックチェーン、暗号化、復号化、高速フーリエ変換（ＦＦＴ）の計算、および機械学習を含むがこれらに限定されないような、数学的に集約的なアプリケーションのための高性能およびエネルギー効率の高いソリューションを提供することができるコンピューティングアーキテクチャに対する継続的なニーズがある。
さらに、これらの様々なアプリケーションのいずれに対しても構成可能な、構成可能かつ再構成可能コンピューティングアーキテクチャに対する継続的なニーズがある。このような構成および再構成可能なコンピューティングアーキテクチャは、数百万または複数の処理コアなど、容易にスケーラブルであるべきであり、低レイテンシであるべきであり、計算的およびエネルギー効率的であるべきであり、リアルタイムでストリーミングデータを処理することが可能であるべきであり、選択されたアプリケーションのためにコンピューティングハードウェアを最適化するように再構成可能であるべきであり、大規模並列処理が可能であるべきである。
本発明の多数の他の利点および特徴は、本発明およびその実施形態の以下の詳細な説明、請求の範囲および添付の図面から容易に明らかになるであろう。
以下により詳細に説明するように、代表的な装置、システム、および方法は、人工知能、ニューラルネットワーク計算、デジタル通貨、暗号化、復号化、ブロックチェーン、高速フーリエ変換（ＦＦＴ）の計算、および機械学習などを含むがこれらに限定されない、数学的に集約的なアプリケーションのための高性能およびエネルギー効率の高いソリューションを提供することができるコンピューティングアーキテクチャを提供する。
さらに、本明細書に開示された再構成可能プロセッサは、装置およびシステムとして、これらの様々なアプリケーションのいずれに対しても構成することができ、いくつかのそのような例を以下により詳細に説明する。このような再構成可能プロセッサは、数百万の計算コアなどに容易に拡張可能であり、低レイテンシであり、計算的でありエネルギー効率がよく、リアルタイムでストリーミングデータを処理することができ、選択されたアプリケーションのために計算ハードウェアを最適化するように再構成可能であり、大規模並列処理が可能である。例えば、単一のチップ上で、再構成可能な複数のプロセッサを、相互接続ネットワークを使用してアレイ化して接続し、チップ当たり数百から数千の計算コアを提供することもできる。次に、このようなチップを複数配列して回路基板上に接続すると、基板当たり数千から数百万の計算コアが得られる。任意の選択された数の計算コアを再構成可能プロセッサ内に実装することができ、任意の数の再構成可能プロセッサを単一の集積回路上に実装することができ、任意の数のそのような集積回路を回路基板上に実装することができる。このように、計算コアのアレイを有する再構成可能プロセッサは、任意の選択された程度（経路および熱放散などの他の制約の対象となるが、これに限定されるものではない）にスケーラブルである。
代表的な実施形態では、再構成可能演算回路は、複数の入力並べ替えキューと、前記複数の入力並べ替えキューに結合された乗算器シフタコンバイナネットワークと、アキュムレータ回路と、前記乗算器シフタコンバイナネットワークと前記アキュムレータ回路に結合された少なくとも１つの制御論理回路とを含む。
代表的な実施形態では、そのような再構成可能演算回路は、複数の動作モードを有する構成可能な乗算器をさらに含むことができ、前記複数の入力並べ替えキューおよび前記乗算器シフタコンバイナネットワークに結合され、前記複数の動作モードは、固定小数点動作モードおよび浮動小数点動作を含み、前記構成可能な乗算器は、符号付き入力を処理するようにさらに構成可能な２７×２７符号なし乗算器のネイティブ動作モードを有する。前記構成可能乗算器はさらに、４つの８×８乗算器、２つの１６×１６単一命令多重データ（ＳＩＭＤ）乗算器、１つの３２×３２乗算器、および１つの５４×５４乗算器になるように構成可能であり得る。たとえば、構成可能な乗数は、１つまたは複数の部分積を再割り当てして３２×３２乗数にするようにさらに構成可能にすることができる。
代表的な実施形態では、乗算器シフタコンバイナおよび結合器ネットワークは、シフタ回路と、前記シフタ回路に結合された複数の直列結合された加算器回路とを含むことができる。そして、前記乗算器シフタコンバイナネットワークは、乗算器積をシフトさせて、浮動小数点積を、基数３２の指数を有する積に変換するように、適合され得る。代表的な実施形態では、乗算器シフタコンバイナネットワークは、複数の単一命令多重データ（ＳＩＭＤ）積を合計してＳＩＭＤドット積を形成するように適合され得る。
代表的な実施形態では、そのような再構成可能演算回路は、前記乗算器シフタコンバイナネットワークを１つまたは複数の隣接する再構成可能演算回路に選択的に結合して、単一サイクル３２×３２および５４×５４乗算、単精度２４×２４乗算、および単一命令多重データ（ＳＩＭＤ）ドット積を実行する構成可能相互接続ネットワークをさらに含むことができる。
代表的な実施形態では、前記複数の入力並べ替えキューは、複数の入力を格納するように適合され、前記入力並べ替えキューが、前記複数の入力のシーケンスを並べ替え、ネゲートおよび絶対値関数のための符号ビットを調整するように構成された入力並べ替え論理回路をさらに含む。代表的な実施形態では、入力並べ替え論理回路は、ＩおよびＱデータ入力と奇数および偶数データ入力とをデインタリーブするようにさらに適合されてもよい。
代表的な実施形態では、そのような再構成可能演算回路は、複数の再構成可能演算回路からの出力を受信し、再構成するために結合された出力並べ替えキューをさらに含むことができる。代表的な実施形態では、アキュムレータ回路は、１２８ビットの桁上げ保存形式を有する単クロックサイクル固定浮動小数点アキュムレータであってもよい。
代表的な実施形態では、再構成可能演算回路は複数の入力を有し、複前記複数の入力は第１のＸ入力、第２のＹ入力および第３のＺ入力を含み、前記少なくとも１つの制御論理回路が、比較回路、ブール論理回路、Ｚ入力シフタ、指数論理回路、加算、飽和、丸め回路、およびこれらの組合せからなる群から選択された１つまたは複数の回路を含む
代表的な実施形態では、Ｚ入力シフタは、浮動小数点Ｚ入力値を基数３２指数値にシフトし、乗算器和出力のスケーリングに一致するように３２ビットの倍数だけシフトするように適合されてもよく、Ｚ入力シフタが６４、３２、２×１６および４×８ビットシフトまたは回転モードを有するシフタまたは回転子として使用される複数の整数モードを有する。
前記ブール論理回路は、３２ビット整数入力に対してＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ、ＸＮＯＲ、およびセレクタ演算を実行するように適合されたＡＮＤ－ＯＲ－ＩＮＶＥＲＴ論理ユニットを含むことができる。
代表的な実施形態では、前記比較回路は、入力データストリームから最小または最大のデータ値を抽出し、前記入力データストリームからインデックスを抽出するように構成されてもよく、さらに、２つの入力データストリームを比較するように構成されてもよい。代表的な実施形態では、前記比較回路は、２つの入力データストリームを交換し、前記２つの入力データストリームの前記最小値を第１の出力に置き、前記２つの入力データストリームの前記最大値を第２の出力に置くように構成されてもよい。代表的な実施形態では、前記比較回路は、データステアリングを実行し、アドレスシーケンスを生成し、等しいか、より大きいか、より小さいかの複数の比較フラグを生成するように構成されてもよい。
アレイ内に配置された複数の再構成可能演算回路もまた開示されており、複数の再構成可能演算回路は、複数の入力を格納するように適合された入力並べ替えキューと、再構成可能な演算回路の複数の入力のシーケンスを並べ替えるように適合された入力並べ替え論理回路と、複数の再構成可能な演算回路の隣接する再構成可能演算回路とをさらに含む。また、入力並べ替えキューに結合された乗算器シフタコンバイナネットワークと、アキュムレータ回路と、前記乗算器シフタコンバイナネットワークならびに前記アキュムレータ回路に結合された少なくとも１つの制御論理回路とをさらに含む。さらに、複数の再構成可能演算回路の再構成可能演算回路および隣接する再構成可能演算回路からの出力を受信および並べ替えるために結合された出力並べ替えキューを含む。
代表的な実施形態では、そのような再構成可能演算回路のアレイは、前記乗算器シフタコンバイナネットワークに結合され、複数の再構成可能演算回路をマージし、倍精度乗算－加算、単精度単一サイクル複素乗算、ＦＦＴバタフライ、指数分解、乗算－累積、および論理演算を実行する構成可能相互接続ネットワークをさらに含むことができる。例えば、構成可能相互接続ネットワークは、再構成可能演算回路の対構成としておよび複数の再構成可能演算回路のクワッド構成として、前記複数の計算コアの隣接する複数の再構成可能演算回路にリンクする複数の直接接続を含むことができる。
代表的な実施形態では、そのような再構成可能演算回路のアレイにおいて、単一の再構成可能演算回路が、サイクル当たり１つのＩＥＥＥ単一または整数２７×２７乗算と、２つの並列ＩＥＥＥ半（ｈａｌｆ）精度、１６ビットブレイン浮動小数点（「ＢＦＬＯＡＴ」）（ＢＬＯＡＴ１６）、または符号付きおよび符号なし１６ビット整数値の１６ビット整数（ＩＮＴ１６）のサイクルあたりの乗算と、ＩＥＥＥの４つの並列１／４（ｑｕａｒｔｅｒ）精度、または符号付きおよび符号なし８ビット整数値（ＩＮＴ８）のサイクルあたりの乗算と、２つの並列ＩＥＥＥ半精度の合計、ＢＦＬＯＡＴ１６またはＩＮＴ１６のサイクルあたりの複素乗算と、１つの１／４精度、またはＩＮＴ８のサイクルあたりの複素乗算と、融合加算と、累積と、任意のビット数による６４、３２、２×１６、または４×８ビットシフトと、任意のビット数による６４、３２、２×１６、または４×８ビット回転と、３２ビットビット単位のブール論理と、データストリームの比較、最小値、または最大値と、２つの演算対象のソートと、これらの組合せからなる群から選択された少なくとも２つの数学的計算または関数を実行するように適合されてもよい。
代表的な実施形態では、そのような再構成可能演算回路のアレイにおいて、対構成を有する２つの隣接するリンクされた再構成可能演算回路が、符号付きおよび符号なし３２ビット整数値（ＩＮＴ３２）についての１つの３２ビット整数のサイクルあたりの乗算と、符号付きおよび符号なし６４ビット整数値（ＩＮＴ６４）についての、４つの３２×３２の部分積を加算する前記累積回路を使用する、１つの６４ビット整数の４サイクルシーケンスでの乗算と、符号付きおよび符号なし２４ビット整数値（ＩＮＴ２４）についてのＩＥＥＥ単精度または２つの２４ビット整数の合計の、サイクルあたりの乗算と、４つの並列ＩＥＥＥ半精度の合計、１６ビットブレイン浮動小数点（「ＢＦＬＯＡＴ」）（ＢＬＯＡＴ１６）、または符号付きおよび符号なし１６ビット整数値の１６ビット整数（ＩＮＴ１６）のサイクルあたりの乗算と、８つのＩＥＥＥ並列１／４精度の合計、または符号付きおよび符号なし８ビット整数値（ＩＮＴ８）のサイクルあたりの乗算と１つの１／４精度、またはＩＮＴ１６のサイクルあたりの複素乗算と、融合加算と、累積と、これらの組合せからなる群から選択された少なくとも２つの数学的計算または関数を実行するように適合され得る。
代表的な実施形態では、このような再構成可能演算回路のアレイにおいて、クアッド構成を有する４つのリンクされた再構成可能演算回路は、符号付きおよび符号なし６４ビット整数値（ＩＮＴ６４）についての２つの６４ビット整数の４サイクルでの乗算と、符号付きおよび符号なし３２ビット整数値（ＩＮＴ３２）についての２つの３２ビット整数のサイクルあたりの乗算と、サイクル当たり２つのＩＮＴ３２乗算の合計と、符号付きおよび符号なし２４ビット整数値（ＩＮＴ２４）についての４つのＩＥＥＥ単精度または２４ビット整数の合計と、８つの並列ＩＥＥＥ半精度の合計、１６ビットｂｒａｉｎ浮動小数点（「ＢＦＬＯＡＴ」）（「ＢＦＬＯＡＴ」）、または符号付きおよび符号なし１６ビット整数値の１６ビット整数（ＩＮＴ１６）のサイクルあたりの乗算と、１６つの並列ＩＥＥＥの１／４精度の合計、または符号付きおよび符号なし８ビット整数値についての８ビット整数（ＩＮＴ８）のサイクルあたりの乗算と、１つの単精度または符号付きおよび符号なし２４ビット整数値（ＩＮＴ２４）についてのサイクルあたりの複素乗算と、融合加算と、累積と、これらの組合せからなる群から選択される少なくとも２つの数学的計算または関数を実行するように適合され得る。
代表的な実施形態では、そのような再構成可能演算回路のアレイにおいて、複数の再構成可能演算回路の各再構成可能演算回路は、さらに、複数の動作モードを有する構成可能乗算器であって、前記構成可能乗算器は、前記複数の入力並べ替えキューに結合され、前記乗算器シフタコンバイナネットワークに結合され、前記複数の動作モードは、固定小数点動作モードおよび浮動小数点動作を含み、前記構成可能乗算器は、符号付き入力を処理するようにさらに構成可能な２７×２７符号なし乗算器のネイティブ動作モードを有し得る。たとえば、４つの８×８乗算器、２つの１６×１６単一命令多重データ（ＳＩＭＤ）乗算器、１つの３２×３２乗算器、および１つの５４×５４乗算器になるように構成可能であり得る。たとえば、構成可能な乗数は、１つまたは複数の部分積を再割り当てして３２×３２の乗数にするようにさらに構成可能にすることができる。
代表的な実施形態では、そのような再構成可能演算回路のアレイにおいて、乗算器シフタコンバイナネットワークは、シフタ回路と、シフタ回路に結合された複数の直列結合された加算器回路とを含むことができる。例えば、乗算器シフタコンバイナネットワークは、乗算器積をシフトして、浮動小数点積を基数３２指数を有する積に変換し、複数の単一命令多重データ（ＳＩＭＤ）積を合計してＳＩＭＤドット積を形成するように適合されてもよい。代表的な実施形態では、そのような再構成可能演算回路のアレイにおいて、乗算器シフタコンバイナネットワークは、さらに、前記乗算器シフタコンバイナネットワークを前記複数の計算コアの隣接する再構成可能演算回路の１つまたは複数の乗算器シフタおよびコンバイナネットワークに結合して単一サイクル３２×３２および５４×５４乗算、単精度２４×２４乗算、および単一命令多重データ（ＳＩＭＤ）ドット積を実行する複数の直接接続を含むことができる。
代表的な実施形態では、そのような再構成可能演算回路のアレイにおいて、前記乗算器シフタコンバイナネットワークは、再構成可能演算回路の対構成における別の再構成可能演算回路からの積を加算し、再構成可能演算回路のクアッド構成における別の半分の再構成可能な演算回路からの積の合計を生成するように構成されてもよい。例えば、乗算器シフタコンバイナネットワークは、積を合計するために、クアッド構成における他の再構成可能演算回路からのＺ入力およびＺ入力のスケーリングに一致するように３２ビットの倍数だけシフトするように構成されてもよい。
代表的な実施形態では、再構成可能演算回路は、複数のデータ入力であって、第１のＸデータ入力を含む複数のデータ入力と、第２のＹデータ入力および第３のＺデータ入力と、複数のデータ出力と、前記複数のデータ出力と接続され、出力データを受信して並び替える複数の出力並べ替えキューと、前記複数のデータ入力と接続され、入力データを格納するように適合された複数の入力並べ替えキューであって、前記入力データのシーケンスを並べ替えるように適合された入力並べ替え論理回路をさらに含む入力並べ替えキューと、前記複数の入力並べ替えキューと接続される構成可能乗算器であって、複数の動作モードを有する構成可能乗算器とを含み、前記複数の動作モードは、固定小数点動作モードおよび浮動小数点動作モードを含み、前記構成可能な乗算器は、符号付き入力を処理するようにさらに構成可能な２７×２７符号なし乗算器のネイティブ動作モードを有し、前記構成可能乗算器はさらに、４つの８×８乗算器、２つの１６×１６単一命令多重データ（ＳＩＭＤ）乗算器、１つの３２×３２乗算器、および１つの５４×５４乗算器になるように構成可能であり、前記再構成可能演算回路は、前記構成可能乗算器に接続される乗算器シフタコンバイナネットワークであって、シフタ回路と、前記シフタ回路に接続された複数の直列結合された加算器回路と、前記乗算器シフタコンバイナネットワークを１つまたは複数の隣接する再構成可能演算回路に接続して、単一サイクル３２×３２および５４×５４乗算、単精度２４×２４乗算、および単一命令多重データ（ＳＩＭＤ）ドット積を実行する複数の直接接続とを含む乗算器シフタコンバイナネットワークと、１クロックサイクルの固定および浮動小数点桁上げ保存アキュムレータ回路と、乗算器シフタコンバイナネットワークおよびアキュムレータ回路に接続された複数の制御論理回路とをさらに含み、前記複数の制御論理回路が、入力データストリームから最小または最大データ値を、入力データストリームからインデックスを抽出するように適合された比較回路を含み、前記複数の制御論理回路は、２つの入力データストリームを比較し、２つの入力データストリームを交換して、２つの入力データストリームの最小値を最初の出力に配置し、２つの入力データストリームの最大値を２番目の出力に配置し、データステアリングを実行し、アドレスシーケンスを生成し、等しい、より大きい、より小さい、の比較フラグを生成するようにさらに適合され、前記ブール論理回路は、３２ビット整数入力に対してＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ、ＸＮＯＲ、およびセレクタ演算を実行するように適合されたＡＮＤ－ＯＲ－ＩＮＶＥＲＴ論理ユニットを含み、Ｚ入力シフタは、浮動小数点Ｚ入力値を基数３２の指数値にシフトし、乗算器和出力のスケーリングに一致するように３２ビットの倍数だけシフトするように構成され、前記Ｚ入力シフタが６４、３２、２×１６および４×８ビットシフトまたは回転モードを有するシフタまたは回転子として使用される複数の整数モードと、指数論理回路と、加算、飽和、および丸め回路とを有する。
再構成可能プロセッサ回路も開示され、代表的な実施形態は、第１の相互接続ネットワークと、前記第１の相互接続ネットワークに結合されたプロセッサと、アレイ状に配置された複数の計算コアであって、前記複数の計算コアは、前記第１の相互接続ネットワークと、前記複数の計算コアの隣接する計算コアと直接結合する第２の相互接続ネットワークとに結合され、各計算コアは、メモリ回路と再構成可能演算回路とを含む再構成可能プロセッサ回路であって、前記再構成可能前記演算回路は、入力並べ替えキューと、前記入力並べ替えキューに接続された乗算器シフタコンバイナネットワークと、前記乗算器シフタコンバイナネットワークおよび前記アキュムレータ回路に結合された少なくとも１つの制御論理回路とを含む。
代表的な実施形態では、再構成可能な演算回路は、複数の動作モードを有する構成可能乗算器であって、前記構成可能乗算器は、前記複数の入力並べ替えキューに結合され、前記乗算器シフタコンバイナネットワークに結合され、前記複数の動作モードは、固定小数点動作モードおよび浮動小数点動作モードを含み、前記構成可能乗算器は、符号付き入力を処理するようにさらに構成可能な２７×２７符号なし乗算器のネイティブ動作モードを有する。
代表的な実施形態では、再構成可能プロセッサ回路は、さらに、乗算器シフタコンバイナネットワークを１つまたは複数の隣接する再構成可能演算回路に選択的に結合して、単一サイクルの３２×３２および５４×５４乗算、単精度２４×２４乗算、および単一命令多重データ（ＳＩＭＤ）ドット積を実行する第３の相互接続ネットワークをさらに含んでもよい。
代表的な実施形態では、構成可能乗算器はさらに、４つの８×８乗算器、２つの１６×１６単一命令多重データ（ＳＩＭＤ）乗算器、１つの３２×３２乗算器、および１つの５４×５４乗算器になるように構成可能である。
代表的な実施形態では、複数の計算コアの各計算コアは、前記再構成可能演算回路、前記第１の相互接続ネットワークおよび第２の相互接続ネットワークに結合された複数の入力マルチプレクサと、複数の入力レジスタであって、各入力レジスタは、前記複数の入力マルチプレクサの対応する入力マルチプレクサに結合される、複数の入力レジスタと、前記再構成可能演算回路に結合された複数の出力マルチプレクサであって、各出力マルチプレクサは前記複数の入力レジスタの対応する入力レジスタに結合される、複数の出力マルチプレクサと、複数の出力レジスタであって、各出力レジスタは、前記複数の出力マルチプレクサの対応する出力マルチプレクサと、前記第１の相互接続ネットワークと、前記第２の相互接続ネットワークとに結合されている、複数の出力レジスタとをさらに含むことができる。
代表的な実施形態では、複数の計算コアの各計算コアは、複数のゼロ圧縮解除回路であって、各ゼロ圧縮解除回路は、前記複数の入力マルチプレクサの対応する入力マルチプレクサに結合される、複数のゼロ圧縮解除回路と、複数のゼロ圧縮回路であって、各ゼロ圧縮回路は、前記複数の出力マルチプレクサの対応する出力マルチプレクサに結合される、複数のゼロ圧縮回路とをさらに含むことができる。
代表的な実施形態では、データペイロードにすべてゼロを有する多数のデータパケットが、非ゼロのデータペイロードを有する次のデータパケットのサフィックスとして符号化される。
代表的な実施形態では、前記第１の相互接続ネットワークは、ＦＡＴツリー構成を有する階層型ネットワークであってもよく、複数のデータルーティング回路を備えてもよい。
代表的な実施形態では、前記再構成可能プロセッサ回路は、前記プロセッサおよび前記複数の計算コアを使用して、任意およびすべてのＲＩＳＣ－Ｖプロセッサ命令を実行するように適合される。
別の代表的な実施形態では、第１の相互接続ネットワークと、前記第１の相互接続ネットワークに結合されたプロセッサと、アレイ状に配置された複数の計算コアであって、前記複数の計算コアは、前記第１の相互接続ネットワークと、前記複数の計算コアの隣接する計算コアと直接結合する第２の相互接続ネットワークとに結合され、各計算コアは、メモリ回路と再構成可能演算回路とを含む再構成可能プロセッサ回路であって、前記再構成可能前記演算回路は、複数の入力を格納するように結合された複数の入力並べ替えキューであって、前記再構成可能演算回路の前記複数の入力のシーケンスと、前記複数の計算コアの隣接する再構成可能演算回路とを並べ替えるように適合された入力並べ替え論理回路をさらに含む、入力並べ替えキューと、複数の動作モードを有する構成可能乗算器であって、前記構成可能乗算器は、前記複数の入力並び替えキューに結合され、前記複数の動作モードは、固定小数点動作モードおよび浮動小数点動作を含み、前記構成可能乗算器は、符号付き入力を処理するようにさらに構成可能な２７×２７符号なし乗算器の固有動作モードを有し、前記構成可能乗算器は、４つの８×８乗算器、２つの１６×１６単一命令マルチデータ（ＳＩＭＤ）乗算器、１つの３２×３２乗算器および１つの５４×５４乗算器になるようにさらに構成可能である、構成可能乗算器と、構成可能乗算器に結合された乗算器シフタコンバイナネットワークとを含み、前記乗算器シフタコンバイナネットワークは、シフタ回路と、前記シフタ回路に結合された複数の直列結合加算器回路と、アキュムレータ回路と、前記乗算器シフタコンバイナネットワークおよび前記アキュムレータ回路に結合された少なくとも１つの制御論理回路と、前記複数の計算コアの前記再構成可能演算回路及び前記隣接する再構成可能演算回路からの出力を受信し並び替えるために結合された複数の出力並び替えキューとを含むことができる。
別の代表的な実施形態では、再構成可能プロセッサ回路は、第１の相互接続ネットワークと、前記第１の相互接続ネットワークに結合されたプロセッサと、アレイ状に配置された複数の計算コアであって、前記複数の計算コアは、前記第１の相互接続ネットワークと、前記複数の計算コアの隣接する計算コアと直接結合する第２の相互接続ネットワークとに結合され、各計算コアは、メモリ回路と再構成可能演算回路とを含む再構成可能プロセッサ回路であって、前記再構成可能演算回路は、複数の入力を格納するように結合された複数の入力並べ替えキューであって、前記再構成可能演算回路の前記複数の入力のシーケンスと、前記複数の計算コアの隣接する再構成可能演算回路とを並べ替えるように適合された入力並べ替え論理回路をさらに含む、入力並べ替えキューと、複数の動作モードを有する構成可能乗算器であって、前記構成可能乗算器は、前記複数の入力並び替えキューに結合され、前記複数の動作モードは、固定小数点動作モードおよび浮動小数点動作を含み、前記構成可能乗算器は、符号付き入力を処理するようにさらに構成可能な２７×２７符号なし乗算器の固有動作モードを有し、前記構成可能乗算器は、４つの８×８乗算器、２つの１６×１６単一命令マルチデータ（ＳＩＭＤ）乗算器、１つの３２×３２乗算器および１つの５４×５４乗算器になるようにさらに構成可能である、構成可能乗算器と、構成可能乗算器に結合された乗算器シフタコンバイナネットワークとを含み、前記乗算器シフタコンバイナネットワークは、シフタ回路と、前記シフタ回路に結合された複数の直列結合加算器回路と、アキュムレータ回路と、前記乗算器シフタコンバイナネットワークおよび前記アキュムレータ回路に結合された少なくとも１つの制御論理回路と、前記複数の計算コアの前記再構成可能演算回路および前記隣接する再構成可能な演算回路からの出力を受信し並び替えるために結合された複数の出力並び替えキューと、前記乗算器シフタコンバイナネットワークを１つまたは複数の隣接する再構成可能演算回路に選択的に接続させ、単一サイクルの３２×３２および５４×５４乗算、単精度２４×２４乗算、および単一命令多重データ（ＳＩＭＤ）ドット積を実行する第３の相互接続ネットワークとを含む。
本発明の多数の他の利点および特徴は、本発明およびその実施形態の以下の詳細な説明、請求の範囲および添付の図面から容易に明らかになるであろう。
本発明の目的、特徴および利点は、添付の図面と併せて考慮すると、以下の開示を参照することによって、より容易に理解されるであろう。ここで、種々の図において同一の構成要素を識別するために同様の参照番号が使用され、アルファベット文字を有する参照番号は、種々の図において選択された構成要素の実施形態の追加のタイプ、インスタンス化または変形を識別するために使用される。
フラクタルコアのアレイを有する再構成可能プロセッサのブロック図である。 フラクタルコアとＲＡＥ回路の高レベルブロック図である。 隣接するフラクタルコア間の複数の直接接続を示すフラクタルコアのアレイのブロック図である。 フラクタルコアの詳細なブロック図である。 フラクタルコアの詳細なブロック図である。 再構成可能演算エンジン（「ＲＡＥ」）回路の例示的または代表的な第１の実施形態を示すブロック図である。 ＲＡＥ回路の例示的または代表的な第２の実施形態を示すハイレベルのブロック図である。 専用接続を有する複数の例示的または代表的なＲＡＥ回路を示す高レベルブロック図である。 ２４×２４として接続されたネイティブ２７×２７構成のＲＡＥ乗数を示す。 ３２×３２乗算器を２つの１６×１６ ＳＩＭＤ乗算器として使用する方法を示す。 ２つの１６×１６ ＳＩＭＤ乗算器に対する２７×２７乗算器の修正を示す。 可動部分積を有する乗算器の構造を示す。 ４つの８×８ ＳＩＭＤ乗算器としてプルーニングされた３２×３２乗算器を使用することを示す。 ２つのＲＡＥ乗算器のシフトされた和によって形成される３２×３２乗算を示し、そのうちの１つは修正される。 ４つの修正されていないＲＡＥ乗算器のシフトされた和によって形成される５４×５４の乗算を示す。 符号なし乗算器を使用する符号付き乗算のための符号付き補正回路を示す。 各符号付き整数モードに対する入力、符号補正、および出力のアラインメントを示す。 選択的否定も行うことができる符号付き補正回路を示す。 縮小された３２ビットＳＩＭＤ拡張命令を持つ２７×２７乗算器のドット図である。 第１レイヤダダ（Ｄａｄｄａ）加算器を有する再構成されたドット図である。 フレキシブル乗算器のための第２レイヤダダツリーのドット図である。 フレキシブル乗算器のための第３レイヤダダツリーのドット図である。 フレキシブル乗算器のためのダダツリーの複数の残りの層のドット図である。 ４：２圧縮器とレイヤ５のセグメントとの等価回路を示し、レイヤ５とレイヤ６とを１段階で実行するための４：２圧縮器の使用を示す。 乗算後乗算器シフタコンバイナネットワーク３１０の論理およびブロック図である。 アキュムレータに対する乗数積のアラインメントをモードごとに示す。 乗算後のシフトをモードごとに示す図である。 レーンシフトおよび第１のコンプレッサ回路の詳細を示すブロック図である。 レーン桁上げブロッキングのための４：２コンプレッサへの追加論理を示すブロック図である。 乗算器シフトコンバイナネットワークの第１の代替実施形態を示すブロック図である。 乗算器シフトコンバイナネットワークの第２の代替実施形態を示すブロック図である。 Ｚ－入力回転／シフト論理データ経路を示すブロック図である。 モードごとのＺ－入力シフタ構成を示す図である。 シフトネットワークの構成を示すブロック図である。 Ｚ－入力論理のモードによるビットアラインメントを示す。 ＩＥＥＥ単精度から基数３２への浮動小数点フォーマット変換を示すブロック図である。 、指数論理回路を示すブロック図である。 Ｚ－シフタおよび乗算器シフタコンバイナネットワークのための超過シフト論理を示すブロック図である。 ２つの入力ｘファンアウト－２（２×２）ゲートを複数有する３ビットインデックス対８ビットバー回路を示すブロック図であり、１はバッファである。 完全加算器を使用してバーのＸＯＲ差をインデックスに変換するタリー回路を示すブロック図である。 ２つの入力ｘファンアウト－２（２×２）ゲートを複数有する８ビットバー対３ビットインデックス回路を示すブロック図である。 乗算器およびシフト／コンバイナ指数論理を示すブロック図である。 Ｚ－入力指数論理を示すブロック図である。 アキュムレータを示すブロック図である。 アキュムレータを示す回路図である。 先行符号とＮ＊３２シフト回路を示す回路図である。 ＳＩＭＤ分割のために論理が追加された深さＬｏｇ２（ｎ）を有するバー回路構造へのタリーを示す回路図である。 ブール論理段階を示す回路図である。 最小／最大ソートおよび比較回路を示す高レベル回路およびブロック図である。 最小／最大ソートおよび比較回路の比較器を示す詳細な回路およびブロック図である。 デコーダ回路を示す回路図である。 比較回路を使用したインデックス適用によるストリーミング最小／最大を示す詳細な回路およびブロック図である。 比較回路を使用した２入力ソートアプリケーションを示す詳細な回路およびブロック図である。 比較回路を使用したデータ置換アプリケーションを示す詳細な回路およびブロック図である。 比較回路を用いたヒステリシスアプリケーションによる閾値を示す詳細な回路およびブロック図である。 比較回路を使用したフラグトリガイベントアプリケーションを示す詳細な回路およびブロック図である。 比較回路を使用した閾値トリガ事象適用を示す詳細な回路およびブロック図である。 比較回路を使用したデータステアリングアプリケーションを示す詳細な回路およびブロック図である。 比較回路を使用するモジュロＮ計数アプリケーションを示す詳細な回路およびブロック図である。 コーナーターンアドレスの導出を示すブロック図である。 ＦＦＴビット逆コーナーターンアドレスの導出を示すブロック図である。 ＲＡＥ入力並べ替えキューの論理回路構造を示す詳細な回路およびブロック図である。 入出力並べ替えキューのためのシーケンサ論理回路構造を示す詳細な回路およびブロック図である。 混合基数アルゴリズムを使用したＦＦＴの組み合わせを示す。 基数２ＦＦＴカーネルの実行のためのＲＡＥ対を示す詳細な回路およびブロック図である。 完全な回転子のために構成されたＲＡＥ３００の対を示す詳細な回路およびブロック図である。 基数４ＦＦＴ（バタフライ）カーネルを実行するためのＲＡＥ回路クアッドを示す詳細な回路およびブロック図である。 ＦＦＴカーネルを実行するための複数のＲＡＥ３００カスケード対を示す詳細な回路およびブロック図である。 文字列マッチングのユースケースを示す図である。 再構成可能プロセッサと共に使用される代表的なデータパケットの図である。 データパケットで利用される代表的なデータペイロードタイプの図である。 ルーティングコントローラのブロック図および回路図である。 サフィックス制御回路のブロック図である。 ゼロ圧縮回路のブロックおよび回路図である。 代表的なゼロ圧縮データパケットシーケンスの図である。 ゼロ解凍回路のブロック図および回路図である。
本発明は、多くの異なる形の実施形態の影響を受けやすいが、図面に示されており、本明細書では、本開示が本発明の原理の例示と考えられるべきであり、本発明を図示された特定の実施形態に限定することを意図していないことを理解した上で、その具体的な例示的実施形態について詳細に説明する。この点に関して、本発明と一致する少なくとも１つの実施形態を詳細に説明する前に、本発明は、その適用において、構造の詳細および上および下に記載された構成要素の配置、図面に示された構成要素の配置、または実施例に記載された構成要素の配置に限定されないことを理解されたい。本発明に合致する方法および装置は、他の実施形態が可能であり、様々な方法で実施および実施されることが可能である。また、本明細書で使用される用語および用語、ならびに以下に含まれる要約は、説明のためのものであり、限定するものとみなされるべきではないことを理解されたい。
１．再構成可能プロセッサ１００
図１は、フラクタルコア２００のアレイを有する再構成可能プロセッサ１００のブロック図である。図２は、フラクタルコア２００およびＲＡＥ回路３００の高レベルブロック図である。図３は、隣接する計算コア２００間に複数の直接接続を形成する第２の相互接続ネットワーク２２０を示すフラクタルコア２００のアレイのブロック図である。図４は、フラクタルコア２００の詳細なブロック図である。図１～４を参照すると、集積回路またはチップなどの再構成可能プロセッサ１００は、プロセッサ回路１３０と、複数の計算（または「フラクタル」）コア２００（すなわち、図中では「ＦＣ」と略記することができ、本明細書では「フラクタルコア」２００とも呼ぶ計算コア回路）とを備える。複数の計算（フラクタル）コア２００は、典型的にはアレイ状に配列され、複数のルーティング（スイッチング）回路２２５および典型的には階層的な（例えば、ＦＡＴツリーとして実装されているようなものであり、そのような相互接続ネットワークはすべて同等であり、開示の範囲内にあると考えられる）他の接続を有する第１の相互接続ネットワーク１２０を介してプロセッサ回路１３０に結合される。第２の相互接続ネットワーク２２０も図示されており、これは、第２の相互接続ネットワーク２２０の北（Ｎ）、南（Ｓ）、東（Ｅ）及び西（Ｗ）接続として図示されているように、隣接する（例えば最近接）計算コア２００の入力と出力との間に複数の直接、経路指定されていないまたはスイッチされていない接続を提供する。第１の相互接続ネットワーク１２０は、以下により詳細に説明する通り、計算コア２００のアレイ間のデータパケットルーティングのために複数のレベルを有し、第２の相互接続ネットワーク２２０は、様々な計算コア２００間に複数の直接接続を提供する。サフィックスのためのビットの位置を含む種々のデータパケットのフォーマットは、図６８および６９を参照して以下に説明される。
プロセッサ回路１３０は、汎用プロセッサ（例えば、ＲＩＳＣ－Ｖプロセッサー）として実装または具体化されてもよく、またはより限定されてもよく、Ｃコードを処理するための様々な計算論理および複数の状態機械などの制御論理回路を含んでもよい。例えば、プロセッサ回路１３０は、計算論理および１つまたは複数の状態機械（例えば、乗算器および／または除算器などの構成要素が省略または除去されている、高度に「軽量化された」ＲＩＳＣ－Ｖプロセッサ）として実施されてもよい。プロセッサ回路１３０は、典型的には、プログラムカウンタ（「ＰＣ」）１６０と、命令デコーダ１６５と、再帰的Ｃコードのような複数のフラクタルコア２００によって処理されていないＣコードを処理するための種々の状態機械および他の制御論理回路とを含む。複数の計算コア２００は、自己相似であるので「フラクタル」コアと呼ばれ、再構成可能プロセッサ１００は、全体的に再構成可能プロセッサとしてだけでなく、大規模並列再構成可能アクセラレータ集積回路としても機能する複数のフラクタル計算コア２００に「砕かれて（ｆｒａｃｔｕｒｅｄ）」いる。再構成可能プロセッサ１００はまた、オフチップおよび他の複数のネットワーク通信のための入出力インターフェース１４０、オプションの演算論理ユニット（「ＡＬＵ」）１３５、オプションのメモリコントローラ１７０、およびオプションのメモリ（および／またはレジスタ）１５５を含む。オプションのメモリコントローラ１７０および／またはオプションのメモリ（および／またはレジスタ）１５５は、メモリサブシステム１７５（図３に示す）として提供することもできる。例えば、再構成可能プロセッサ１００は、ＲＩＳＣ－Ｖプロセッサ全体を置き換えることができるだけでなく、大規模な計算高速化を提供することもできる。
再構成可能プロセッサ１００は、人工知能、ニューラルネットワーク計算、デジタル通貨、暗号化、復号化、ブロックチェーン、高速フーリエ変換（ＦＦＴ）の計算、および機械学習を含むような数学的に集中的なアプリケーションのための高性能およびエネルギー効率の良いソリューションを提供するが、これらに限定されるものではない。
さらに、再構成可能プロセッサ１００は、これらの様々なアプリケーションのいずれに対しても構成することができ、いくつかのそのような例を以下により詳細に説明する。このような再構成可能プロセッサ１００は、数百万の計算コア２００などに容易に拡張可能であり、低レイテンシを有し、計算的でありエネルギー効率がよく、リアルタイムでストリーミングデータを処理することができ、選択されたアプリケーションのために計算ハードウェアを最適化するように再構成可能であり、大規模並列処理が可能である。例えば、単一のチップ上で、複数の再構成可能プロセッサ１００を配列し、相互接続ネットワーク１２０を用いて接続して、チップ当たり数百から数千の計算コア２００を提供することもできる。次に、このようなチップを複数配列して回路基板上に接続し、基板当たり数千から数百万の計算コア２００を得ることができる。任意の選択された数の計算コア２００を再構成可能プロセッサ１００内に実装することができ、任意の数の再構成可能プロセッサ１００を単一の集積回路上に実装することができ、任意の数のそのような集積回路を回路基板上に実装することができる。このように、計算コア２００のアレイを有する再構成可能プロセッサ１００は、任意の選択された程度（ｄｅｇｒｅｅ）にスケーラブルである（経路および熱放散などの他の制約の対象となるが、これに限定されるものではない）。図３に示すような代表的な実施形態では、１６個の計算コア２００が、各再構成可能プロセッサ１００に対してプロセッサ回路１３０ごとに実装され、再構成可能プロセッサ１００は、例えば、限定されるものではないが、ＩＣ全体にタイリングされる。
２．計算コア２００
図２を参照すると、計算コア２００は、再構成可能演算エンジン３００または再構成可能演算エンジン回路３００（本明細書では「ＲＡＥ」３００またはＲＡＥ回路３００と呼ぶ）と呼ばれる再構成可能演算回路３００を含む。ＲＡＥ回路３００は、（概してＲＡＥ入力マルチプレクサ１０５を介して）第１の複数の入力マルチプレクサ２０５に結合され、および複数の出力マルチプレクサ１１０に結合される。第１の複数の入力マルチプレクサ２０５および複数の出力マルチプレクサ１１０は、第１の相互接続ネットワーク１２０および第２の相互接続ネットワーク２２０に結合される。ＲＡＥ回路３００はまた、メモリ１５０と、オプションの制御インターフェース回路２５０とに結合される。制御インターフェース回路２５０は、例えば、ＲＡＥ回路３００の構成および／または命令を記憶するためのオプションとしての構成記憶装置またはメモリ１８０を含むことができ、オプションのレジスタ、オプションのプログラムカウンタ、およびオプションの命令デコーダも含むことができ、別のオプションとして、Ｃコードを処理するための種々の状態機械および他の制御論理回路を含むことができるがこれに限定されない。メモリ１５０は、演算対象のデータ（ｏｐｅｒａｎｄ ｄａｔａ）を記憶することができ、オプションとして、ＲＡＥ回路３００による実行のために計算コア２００についての構成または他の命令を記憶することもできる。代替的に、ＲＡＥ ３００による実行のための計算コア２００についての構成または他の命令は、制御インターフェース回路２５０に含まれ得るレジスタ（例えば、構成記憶装置またはメモリ１８０）に格納され得る。代表的な実施形態では、オプションとして、後述するように、構成記憶装置またはメモリ１８０がＲＡＥ回路３００内に分散される。計算コア２００は、図４を参照して説明した他の構成要素も含むことができる。代表的な実施形態では、メモリ１５０は、例えば、ＳＲＡＭを使用して実装されるが、これに限定されない。入力マルチプレクサ２０５および出力マルチプレクサ１１０を介してデータ選択を提供するために使用されるルーティングコントローラ８２０の代表的な実施形態が、図７０を参照して以下に示され、説明される。
ＲＡＥ回路３００は、ＳＩＭＤモードを含む種々の整数および浮動小数点モードを含む浮動小数点または整数演算およびブール論理を用いてストリーミングデータを処理するように主に設計されたデータフローアーキテクチャであり、関連データの受信時に実行される。これには、例外フラグを設定したり、データフローをゲートで制御するために使用したり、比較結果に基づいてデータを置換したりできる比較論理が追加されている。さらに、以下により詳細に説明するように、ＲＡＥ回路３００は、対で、４つ（例えば、これに限定されないが、図６に示される２行、２列）のグループで、および４つ以上のＲＡＥ回路３００のグループでグループ化され得る。これには、（乗算器シフタコンバイナネットワーク３１０の）乗算器加算器ツリーを接続する特別な専用の選択可能な有線接続（複数のバス）３６０、４４５が含まれ、グループ内のＲＡＥ回路３００を、例えば、これに限定されないが、より大きな加算器、複素乗算器、および一般積和使用のために組み合わせることを可能にする。本明細書で言及される様々なバスのすべては、特定のバスまたは相互接続ネットワーク１２０、２２０、２９５に必要または望ましい（データパケットまたは制御ワードの対応する可変ビット数を送信するための）「Ｎ」ビット幅であると考えることができる。
複数のＲＡＥ回路３００間のこれらの専用の選択可能な有線接続（複数のバス）３６０、４４５は、構成可能な第３の相互接続ネットワーク２９５を形成して、複数のＲＡＥ回路３００を複数のＲＡＥ回路対４００および複数のＲＡＥ回路クアッド４５０にマージして、例えば、４つのリンクされたＲＡＥ回路３００を単精度単一サイクル複素乗算として使用したり、複数のＦＦＴバタフライ演算を実行したり、指数分解を実行したりするような、倍精度の乗算－加算、乗算－累積および後述する他の複数のアプリケーションにも適用可能な論理演算を実行するが、これに限定されない。ＲＡＥ回路３００は、図２、図５および図６を参照して以下により詳細に説明される。
図４を参照すると、計算コア２００は、（図４に簡略化して示す）ＲＡＥ回路３００およびメモリ１５０、ならびに一般に入力マルチプレクサ２０５（および／または複数のＲＡＥ入力マルチプレクサ１０５）、出力マルチプレクサ１１０、および、オプションとして、（構成記憶装置またはメモリ１８０および上述の他のコンポーネント（命令デコーダなど）を有することができる）制御インターフェース２５０を含む。図４には、（図５および図５Ａに示す）ＲＡＥ回路３００のサフィックス（および／または条件付きフラグ）入力３８０およびサフィックス（および／または条件付きフラグ）出力４０５が別々に示されていない。代表的な実施形態では、複数の入力マルチプレクサ２０５は、第１の入力マルチプレクサ２０５Ａ、第２の入力マルチプレクサ２０５Ｂ、および第３の入力マルチプレクサ２０５Ｃを含み、これらは、第１の相互接続ネットワーク１２０および第２の相互接続ネットワーク２２０から入力を受け取るように結合される。したがって、計算コア２００のそれぞれは、（第２の相互接続ネットワーク２２０の直接接続を介して）隣接するそれぞれの計算コア２００から、および（第１の相互接続ネットワーク１２０を介して）隣接しない複数の計算コア２００、プロセッサ回路１３０、および他のコンポーネントからデータを受信するように結合され、これらのすべては、それぞれ、第１、第２、および第３の入力マルチプレクサ２０５Ａ、２０５Ｂ、２０５Ｃのそれぞれに供給される。第１、第２、および第３の入力マルチプレクサ２０５Ａ、２０５Ｂ、２０５Ｃのそれぞれに対する動的選択制御（個別には図示せず）は、構成記憶装置またはメモリ１８０に格納され得る構成などの複数の構成および／または複数の命令から提供され得る。第１、第２、および第３の入力マルチプレクサ２０５Ａ、２０５Ｂ、２０５Ｃのそれぞれからの出力は、図４に示されるように、それぞれ（入力レジスタ２３０Ａ、２３０Ｂ、２３０Ｃとして示される）対応する入力レジスタ２３０を使用するなどして、メモリ１５０、ＲＡＥ回路３００のための第２の複数の（ＲＡＥ）入力マルチプレクサ１０５、または出力マルチプレクサ１１０などの他の構成要素に供給される前に、レジスタ段階にあってもよい。代表的な実施形態では、複数の入力レジスタ２３０は、典型的にはダブルバッファされる。
代表的な実施形態では、計算コア２００は、第１の出力マルチプレクサ１１０Ａ、第２の出力マルチプレクサ１１０Ｂ、および第３の出力マルチプレクサ１１０Ａも含み、これらは、ＲＡＥ回路３００、メモリ１５０、および第１、第２、および第３の入力マルチプレクサ２０５Ａ、２０５Ｂ、２０５Ｃから入力を受け取り、出力を第１の相互接続ネットワーク１２０および第２の相互接続ネットワーク２２０に提供するように結合される。したがって、各計算コア２００は、（第２の相互接続ネットワーク２２０の直接接続を介して）隣接する計算コア２００のそれぞれと、（第１の相互接続ネットワーク１２０を介して）隣接しない複数の計算コア２００およびプロセッサ回路１３０にデータを提供するように結合され、これらのすべては、第１、第２および第３の出力マルチプレクサ１１０Ａ、１１０Ｂ、１１０Ｃのそれぞれから入力を受け取る。第１、第２、および第３の出力マルチプレクサ１１０Ａ、１１０Ｂ、１１０Ｃのそれぞれについての動的選択制御（個別に図示せず）は、構成記憶装置またはメモリ１８０に格納され得る構成などの複数の構成および／または複数の命令から提供され得る。第１、第２、および第３の出力マルチプレクサ１１０Ａ、１１０Ｂ、１１０Ｃのそれぞれからの出力は、図４に示されるように、それぞれ（出力レジスタ２４２Ａ、２４２Ｂ、２４２Ｃとして示される）対応する出力レジスタ２４２を使用するなど、これらの他の構成要素に提供される前に、レジスタ段階にあってもよい。代表的な実施形態では、複数の出力レジスタ２４２は、典型的にはダブルバッファされる。
代表的な実施形態では、図４に示すように、計算コア２００には、複数の別々で独立したデータ経路があり、（バス２４１に沿って延在する）第１のデータ経路２４０（「左分配器」）、（バス２４３に沿って延在する）第２のデータ経路２４５ （「右分配器」）、および（バス２４７に沿って延在する）第３のデータ経路２５５（「アグリゲータ（ａｇｇｒｅｇａｔｏｒ）」）として示され、それぞれが、構成記憶装置またはメモリ１８０に記憶され得る複数の構成または複数の命令を介するなど、互いに別々で独立した制御を有する。また、各計算コア２００内では、これらのデータ経路のそれぞれは、一方の側の第１、第２、および第３の入力マルチプレクサ２０５Ａ、２０５Ｂ、２０５Ｃのそれぞれと、他方の側の第１、第２、および第３の出力マルチプレクサ１１０Ａ、１１０Ｂ、１１０Ｃのそれぞれとの間に、それぞれ１つ以上の経路スルー接続を含むことに留意されたい。例えば、第１の入力マルチプレクサ２０５Ａからのデータは、第１の出力マルチプレクサ１１０Ａ、第２の出力マルチプレクサ１１０Ｂ、および第３の出力マルチプレクサ１１０Ｃのいずれかまたはすべてにそれぞれ直接渡されてもよく、第２の入力マルチプレクサ２０５Ｂからのデータは、第１の出力マルチプレクサ１１０Ａ、第２の出力マルチプレクサ１１０Ｂ、および第３の出力マルチプレクサ１１０Ｃのいずれかまたはすべてにそれぞれ直接渡されてもよく、第３の入力マルチプレクサ２０５Ｃからのデータは、第１の出力マルチプレクサ１１０Ａ、第２の出力マルチプレクサ１１０Ｂ、第３の出力マルチプレクサ１１０Ｃのいずれかまたはすべてに直接渡されてもよい。また、ＲＡＥ回路３００内にはいくつかの独立したデータ経路があり、メモリ１５０内には別の独立したデータ経路がある。これらの様々なデータ経路の全ては、異なる複数の計算を同時に、および別々に、かつ互いに独立して実行するために並列に使用することができる。代表的な実施形態では、第３のデータ経路２５５（「アグリゲータ」）は、複数のソースからのデータを集約するために利用され、例えば、出力データパケットのストリームを生成したり、複数のソースからのデータをインターリーブしたりするが、これらに限定されない。また、第１のデータ経路２４０、第２のデータ経路２４５および第３のデータ経路２５５のそれぞれからのまたはそれらの中のデータを（ＲＡＥ入力マルチプレクサ１０５Ａ、１０５Ｂ、および１０５Ｃを介して）ＲＡＥ回路３００およびメモリ１５０のそれぞれに提供し、ＲＡＥ回路３００およびメモリ１５０のそれぞれからのデータを第１のデータ経路２４０、第２のデータ経路２４５および第３のデータ経路２５５のそれぞれに提供してもよい。
複数の構成および複数のプログラム（例えば、複数の構成、複数の命令、複数の命令シーケンス）はまた、より集中化されたプログラムまたは構成記憶装置（構成記憶装置やメモリ１８０など）を利用するのではなく、メモリ１５０（例えばＳＲＡＭプログラム２６２）内を含む、計算コア２００内でローカルに（且つ別々に且つ独立して）提供されてもよい。例えば、プログラム記憶装置（またはメモリ）２６４および２６６が、第１のデータ経路２４０および第２のデータ経路２４５（およびオプションとして第３のデータ経路２５５（個別に図示せず））の各々に設けられ、ＲＡＥ回路３００、メモリ１５０、およびＲＡＥ入力マルチプレクサ１０５の入力選択に対して２つの別々のプログラムを提供する。また、例えば、いくつかの出力プログラム記憶装置（またはメモリ）２７２、２７４、および２７６が、第１のデータ経路２４０、第２のデータ経路２４５、および第３のデータ経路２５５のそれぞれに対する複数の構成または複数の命令の一部として、第１、第２、および第３の出力マルチプレクサ１１０Ａ、１１０Ｂ、１１０Ｃのそれぞれにそれぞれ提供される。第１のデータ経路２４０、第２のデータ経路２４５、および第３のデータ経路２５５は、「ゼロ圧縮」を実施することもでき、この場合、データストリーム内の比較的長いゼロのストリングは、直接送信されるのではなく、送信のために符号化される（そしてそれにより圧縮される）。
メモリ１５０、第１のデータ経路２４０、第２のデータ経路２４５、および第３のデータ経路２５５のいずれかからの入力データは、ＲＡＥ入力マルチプレクサ１０５Ａ、１０５Ｂ、および１０５Ｃを介してＲＡＥ回路３００に供給され、より具体的には、それぞれＲＡＥ回路３００の第１（「Ｘ」）入力３６５、第２（「Ｙ」）入力３７０、および第３（「Ｚ」）入力３７５に供給される。ＲＡＥ回路３００からの出力結果は、第１（「Ｘ」）出力４２０、第２（「Ｙ」）出力４１５、第３（「Ｚ」）出力４１０を介して、（バス３０３を介して）メモリ１５０、第１のデータ経路２４０、第２のデータ経路２４５、および第３のデータ経路２５５に供給され、（バス３０３を介して）出力マルチプレクサ１１０に供給され、また、バス３０３を介して、およびＲＡＥ入力マルチプレクサ１０５Ａ、１０５Ｂ、および１０５Ｃを介して、様々なＲＡＥ入力３６５、３７０、３７５のいずれかにフィードバックされる。ＲＡＥ回路３００、第１のデータ経路２４０、第２のデータ経路２４５、および第３のデータ経路２５５のいずれかからの入力データは、メモリ１５０への記憶のために、メモリ書き込みマルチプレクサ２６８（メモリ入力マルチプレクサ２６８Ａおよび２６８Ｂとして図示）および（ＲＡＥメモリシステム１５２の）ＲＡＭ書き込みインターフェース２９０を介して提供され、ＲＡＥ回路３００、第１のデータ経路２４０、第２のデータ経路２４５、および第３のデータ経路２５５のいずれかによってメモリ１５０から読み取られるデータは、図示のように、メモリ読み取り（またはロード）マルチプレクサ２８７を使用して選択され（ＲＡＥメモリシステム１５２の）ＲＡＭ読み取りインターフェース２９７を使用して（バス３０１上で）提供されてもよい。また、ＲＡＥメモリシステム１５２は、オプションとして、トラッキングカウンタ２９２、ライトポインタストア２９４、およびリードポインタストア２９６を含んでもよい。
３．ＲＡＥ回路３００、ＲＡＥ回路対４００、およびＲＡＥ回路クアッド４５０
図２、５、および６を参照すると、ＲＡＥ回路３００は、入力並べ替えキュー３５０と、乗算器シフタコンバイナネットワーク３１０（乗算器シフタコンバイナネットワーク３１０またはシフタコンバイナネットワーク３１０とも呼ばれる）と、アキュムレータ３１５と、１つまたは複数の制御論理回路２７５とを備える。入力並べ替えキュー３５０は、データ入力（第１（「Ｘ」）入力３６５、第２（「Ｙ」）入力３７０、第３（「Ｚ」）入力３７５）に（およびＲＡＥ回路対４００の隣接するＲＡＥ回路３００のデータ入力に）結合され、入力並べ替えキュー３５０は、乗算器シフタコンバイナネットワーク３１０および一つまたは複数の制御論理回路２７５に結合され、これらは、アキュムレータ３１５にも結合される。乗算器シフタコンバイナネットワーク３１０は、シフタ回路４２５と、複数の直列結合加算器（桁上げ保存構成）４３０，４３５，４４０を含む加算器ツリーとを備え、従って、シフト及び加算に加えて、乗算の複数のモードを実行することが可能である（また、単一命令多重データ（「ＳＩＭＤ」）ドット積を計算するためにも利用される）。図５に示される代表的な実施形態では、追加の（構成可能な）乗算器３０５は、別々の構成要素として、またはシフ－コンバイナネットワーク３１０の一部として、ＲＡＥ回路３００に含まれてもよく、全体として含まれてもよい。乗算器シフタコンバイナネットワーク３１０はまた、第３の相互接続ネットワーク２９５の専用通信線３６０，４４５（例えば、配線）を介して、（ＲＡＥ回路対４００およびＲＡＥ回路クアッド４５０の）隣接するＲＡＥ回路３００の乗算器シフタコンバイナネットワーク３１０に結合される。
複数の別々の独立したデータ経路２８０，２８１，２８２，２８３がＲＡＥ回路３００内で利用され、複数の入力並べ替えキュー３５０から乗算器シフタコンバイナネットワーク３１０を通る第１のデータ経路２８０と、複数の入力並べ替えキュー３５０から複数の制御論理回路２７５を通る第２および第３のデータ経路２８１，２８２と、複数の制御論理回路２７５から乗算器シフタコンバイナネットワーク３１０およびアキュムレータ３１５を通る第４のデータ経路２８３と、第１のＲＡＥ回路３００の複数の乗算器シフタコンバイナネットワーク３１０、ＲＡＥ回路クアッド４５０のその（第１の）ＲＡＥ回路対４００の第２のＲＡＥ回路３００、およびＲＡＥ回路クアッド４５０の別の（第２の）ＲＡＥ回路対４００の第３のＲＡＥ回路３００のいずれか２つの間およびこれらの任意の群の間の第３の相互接続ネットワーク２９５（通信線３６０、４４５）を通る第５の双方向データ経路２８４と、ＲＡＥ回路対４００の隣接する複数のＲＡＥ回路３００間の複数の入力並べ替えキュー３５０、および／またはＲＡＥ回路対４００の隣接するＲＡＥ回路３００から受信される追加の入力通信線３９５（図５に示す）を共有することによって作成されるオプションの第６のデータ経路２８５と、（図６に示す）ＲＡＥ回路対４００の隣接する複数のＲＡＥ回路３００間で出力並べ替えキュー３５５を共有することによって生成される第７のデータ経路２８６とを有する。この複数の別々であり、独立した複数のデータ経路を使用して、ＲＡＥ回路３００の様々な構成要素は、それぞれ、別々にかつ独立して、異なる計算、ビット操作、論理機能などを実行することができ、ＲＡＥ回路３００内のあらゆるリソースの重要な利用を提供する。また、入力並べ替えキュー３５０からの任意の出力（５８２、５８４、５８６）は、図５に示されたものに加えて、または図５に示されたものの代わりに、ＲＡＥ回路３００の任意の様々な構成要素に提供され得ることに留意されたい。
図５は、ＲＡＥ回路３００の例示的または代表的な第一の実施形態を示すブロック図である。図５Ａは、ＲＡＥ回路３００Ａの例示的または代表的な第２の実施形態のソフトウェアプログラミング図を示す簡略化された高レベルのブロック図であり、入力並べ替えキュー３５０および出力並べ替えキュー３５５の追加の位置または回路構造を示し、サフィックス（および／または条件付きフラグ）入力３８０および／またはサフィックス制御回路３９０からのサフィックス情報の分布を示すために使用される。なお、図５Ａには示されていないが、ＲＡＥ回路３００Ａにおいては、ＲＡＥ回路３００の構成要素は除去または削除されていない。ＲＡＥ回路３００Ａは、ＲＡＥ回路３００の変形例であり、上述したように入力並べ替えキュー３５０と出力並べ替えキュー３５５との配置（回路配置）のみがＲＡＥ回路３００と異なっており、それ以外は、ＲＡＥ回路３００と全く同様に構成され、機能も同一である。したがって、別段の指定がない限り、ＲＡＥ回路３００へのいかなる参照も、ＲＡＥ回路３００Ａを意味し、これを含み、ＲＡＥ回路３００Ａは、本明細書においては、別の方法で個別には扱われない。
図５および５Ａを参照すると、ＲＡＥ回路３００は、複数の入力並べ替えキュー３５０と、（乗算器３０５を含むことができる）乗算器シフタコンバイナネットワーク３１０と、（乗算器シフタ－コンバイナネットワーク３１０の一部として含まれない場合に）構成可能（またはフレキシブルな）乗算器３０５（であって複数の構成可能な動作モードを有する乗算器３０５）と、アキュムレータ３１５と、オプションとしての出力並べ替えキュー３５５とを含み、制御論理回路２７５は、（１）ｍｉｎ／ｍａｘソートおよび比較回路３２０（より全体的には「比較回路」３２０とも呼ばれる）（本明細書では「ｍｉｎ」を「最小」と呼び、「ｍａｘ」を「最大」と呼ぶ）と、（２）ブール論理回路３２５と、（３）Ｚ入力シフタ回路３３０と、（４）指数論理回路３３５と、（５）（オプションとしてＲＡＥ回路３００に含まれる場合）サフィックス制御回路３９０と、（６）最後に追加する飽和および丸め回路３４０と、（７）オプションとしてのビット反転回路３４５との内の１つまたは複数を含む。オプションとして、ＲＡＥ回路３００は、さらに、第１のデータ選択（ステアリング）マルチプレクサ３８７、第２のデータ選択（ステアリング）マルチプレクサ３９２、および第３のデータ選択（ステアリング）マルチプレクサ３９７などの様々なデータステアリング構成要素を含んでもよい。第１のマルチプレクサ３８７、第２のマルチプレクサ３９２および第３のマルチプレクサ３９７は、ＲＡＥ回路３００内のデータルーティング選択のための複数の構成および／または複数の命令を使用して構成される。また、図４に示すように、ＲＡＥ回路３００は、一般に、第１（「Ｘ」）入力３６５、第２（「Ｙ」）入力３７０、第３（「Ｚ」）入力３７５、サフィックス（および／または条件付きフラグ）入力３８０、および第１（「Ｘ」）出力４２０、第２（「Ｙ」）出力４１５、第３（「Ｚ」）出力４１０、およびサフィックス（および／または条件付きフラグ）出力４０５を含む。乗算器シフタコンバイナネットワーク３１０は、シフタ回路４２５（単一命令多重データ（「ＳＩＭＤ」）ドット積を実行することもできる）と、直列に結合されて加算器「ツリー」を形成する複数の加算器４３０，４３５および４４０とを含む。乗算器シフタコンバイナネットワーク３１０はまた、図６を参照して後述するように、通信ライン３６０が、一対のＲＡＥ回路３００内の別の隣接するＲＡＥ回路３００に選択的に結合可能または接続可能であり、通信ライン４４５が、ＲＡＥ回路クワッド４５０内の別の隣接するＲＡＥ回路３００に選択的に結合可能または接続可能である、専用の通信ライン３６０および４４５を含む。
また、制御論理回路２７５を含む回路３２０，３２５，３３０，３３５，３４０および３４５のうちの１つまたは複数は、異なる方法で組み合わせまたは実装することができ、すべてが制御論理回路２７５に含まれる必要はないことに留意されたい。例えば、限定されるものではないが、比較回路３２０のソートは、入力並べ替えキュー３５０またはブール論理回路３２５内で実行することもでき、ビット反転回路３４５のビット反転は、比較回路３２０、ブール論理回路３２５、または複数の入力並べ替えキュー３５０によって実行することもできる。
代表的な実施形態のオプションとして、ＲＡＥ回路３００は、種々の構成要素が複数の構成、複数の命令、および／または複数の他の制御ワードまたはビットを受信するために、上述した制御インターフェース回路２５０または他の構成および／または命令ストアにも結合され、明確にするために、これらの別個の接続は、図５に別々には示されておらず、乗算器３０５、乗算器シフタコンバイナネットワーク３１０、アキュムレータ３１５、最小／最大ソートおよび比較回路３２０、ブール論理回路３２５、Ｚシフタ回路３３０、指数論理回路３３５、サフィックス制御回路３９０、最終的な加算、飽和および丸め回路３４０、入力並べ替えキュー３５０、出力並べ替えキュー３５５、および任意に、ビット反転回路３４５、第１のマルチプレクサ３８７、第２のマルチプレクサ３９２、第３のマルチプレクサ３９７、ならびに他のマルチプレクサおよび構成可能な構成要素、これらはすべて、制御インターフェース回路３３０または他の構成および／または複数の命令記憶装置に結合されて、様々な動作モードを選択し、ＲＡＥ回路３３５内およびＲＡＥ回路３９０間でデータをルーティングするなど、このような構成、命令および／または他の制御を受け取る。
代表的な実施形態では、乗算器３０５は、桁上げ保存加算器（例えば、乗算器３０５について別々に示されていないが、乗算器シフタコンバイナネットワーク３１０のシフタ４２５および加算器回路４３０、４３５、４４０と同様にまたは同一に実施されるシフトレジスタおよび加算器回路を含む）として実装されるが、固定小数点モードと浮動小数点モードの両方を有するように構成可能である。種々の異なる構成は、種々の部分積の移動／再配置によって達成され、説明され、次いで、それらは、当技術分野において公知であるか、または公知となった任意の種類の桁上げ保存加算器を使用して一緒に加算され、それらのいずれかおよびすべてが同等であり、開示の範囲内にあると考えられる。乗算器３０５は、符号付き入力を処理するための複数の拡張（追加回路）を備えた２７×２７符号なし乗算器としての「ネイティブモード」を有する。乗算器３０５は、４つの８×８または２つの１６×１６ＳＩＭＤ乗算器になるように構成および再構成可能である。これは、部分積の一部を再割り当てして、非対角部分積を除去した３２×３２の刈り込まれた乗算器として乗算器を配置することによって達成される。乗算器３０５の第３の構成は、再構成された乗算器３０５がネイティブモード乗算器３０５と対になって２つのＲＡＥ回路３００を用いて３２×３２の乗算器を形成することができるように部分積を再構成する。
乗算器３０５の後には、（乗算器３０５から出力される）積をシフトして浮動小数点積を（シフタ４２５を使用して）基数３２指数を有するシステムに変換する乗算器シフタコンバイナネットワーク３１０が続く。乗算器シフタコンバイナネットワーク３１０は、ＳＩＭＤ積を合計してドット積を形成することもできる。この乗算器シフタコンバイナネットワーク３１０はまた、スケーリングされた第３（Ｚ）入力を製品に追加する。さらに、他のＲＡＥ回路３００からの積を対で、および加算器４３０、４３５、４４０を使用してＲＡＥ回路クアッド４５０の１対のまたは残りの半分の隣接するＲＡＥ回路３００からの積の合計で追加することができる。必要に応じて積を合計するために、ＲＡＥ回路クアッド４５０内のＺ入力および他のＲＡＥ回路３００からの入力のスケーリングを整合させるために、シフタ４２５によって３２ビットの倍数による追加のシフトが行われる。加算ネットワーク（または「加算器ツリー」）としての複数の加算器４３０、４３５および４４０は、隣接するＲＡＥ回路３００を結合して、単一サイクル３２×３２および５４×５４乗算、ならびに最大４項（ＳＩＭＤモードの場合は８項または１６項）の単精度２４×２４およびＳＩＭＤドット積を実行することを可能にする。
Ｚ入力シフタ３３０は、浮動小数点Ｚ入力値をシフトして基数３２指数を有するシステムに変換し、また必要に応じて３２ビットの倍数だけシフトして、乗算器和出力（乗算器シフタコンバイナネットワーク３１０の）のスケーリングに整合する。整数モードの場合、Ｚ入力シフタ回路３３０は、６４、３２、２×１６および４×８ビットシフト／回転モードを有するシフタまたは回転子として使用される。
アキュムレータ３１５は、単クロックサイクル浮動小数点アキュムレータとして実現される。アキュムレータ３１５は、単一レーンおよび２つの浮動小数点および１、２または４レーンＩＮＴＥＧＥＲ引数に対して、固定および浮動小数点乗算累算をサポートする。アキュムレータ３１５ハードウェアは、１２８ビットおよび６４ビットセグメントのための追加の浮動小数点指数制御（４レーンＳＩＭＤ浮動小数点はアキュムレータ３１５において整数として扱われる）を備えた桁上げ保存形式の１２８ビット加算器である（そしてアキュムレータ３１５ハードウェアは、公知の桁上げ保存アキュムレータとして具体化され得る）。
ブール論理回路３２５は、Ｚ入力のシフト／回転後に３２ビットＩＮＴ入力に対してＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ、ＸＮＯＲ、およびセレクタ操作を実行するためにＺ入力の浮動小数点アラインメントシフトネットワークに結合するＡＮＤ－ＯＲ－ＩＮＶＥＲＴ論理ユニットを含む。
最小／最大ソートおよび比較回路３２０は、入力ストリームからインデックスとともに最小値または最大値を抽出するか、または２つの入力ストリームを比較して、対の最小値を一方の出力に、最大値を他方の出力に常に置くようにストリームを交換するように設計されている（２つの引数ソート）。最小／最大ソートおよび比較回路３２０は、等しいか、より大きいか、より小さいかの比較フラグを生成することもできる。この最小／最大ソートおよび比較回路３２０は、複数のレーンを独立してソートしたり、ストリームから最小または最大を抽出したりすることができるように、ＳＩＭＤ演算をサポートする。
複数の入力並べ替えキュー（ｉｎｐｕｔ ｒｅｏｒｄｅｒ ｑｕｅｕｅ）３５０を使用する入力並べ替えは、最大４つの入力の履歴を再シーケンスし、ＩおよびＱまたは奇数／偶数サンプルをデインタリーブするために、ＸおよびＺ入力（３６５，３７５）間で交換することを可能にするが、これに限定されない。追加の論理は、Ｘ、Ｙ、およびＺ入力のデータソース（３６５，３７０：３７５）と、Ｘ、Ｙ、およびＺ出力（４２０，４１５，４１０）のデータシンクを選択する。また、回路内のキー位置に論理を追加して、否定および絶対値関数の符号ビットを任意に調整し、Ｙ入力の入力セレクタに論理を追加して、Ｘの符号に基づく条件付き乗算をサポートする。入力並べ替えキュー３５０は、図５に示すように、入力（３６５、３７０ ３７５、３８０）とＲＡＥ回路３００の他の構成要素との間に配置されてもよいし、（図５Ａに示すように）入力マルチプレクサ１０５と入力（３６５、３７０ ３７５、３８０）との間に配置されてもよい。出力並べ替えキュー３５５は、以下により詳細に説明するように、入力並べ替えキュー３５０と同様に実装される。出力並べ替えキュー３５５は、図５に示すように、出力マルチプレクサ１１０と出力（４０５、４１０ ４１５、４２０）との間に配置されてもよいし、出力（４０５、４１０ ４１５、４２０）とＲＡＥ回路３００の他の構成要素（図５Ａに示すように）との間に配置されてもよい。入力並べ替えキュー３５０および出力並べ替えキュー３５５は、通常、ＲＡＥ回路対４００の隣接する複数のＲＡＥ回路３００の間で共有される。別の代表的な実施形態では、出力並べ替えキュー３５５は複数のＸ出力４２０のみを共有するものとして図示されているが、Ｘ、Ｙ、およびＺ出力４２０、４１５、および４１０のすべては、出力並べ替えキュー３５５を使用して共有され得る。
サフィックス制御回路３９０は、（１）アプリケーションにおけるプログラミングおよび制御（条件、分岐など）と、（２）ロスレスゼロ圧縮および圧縮解除とに利用される。一部のアルゴリズムでは、多数の０データ値が生成される。これらは、ニューラルネットワークにおけるＲｅＬＵ演算によるものか、スパース行列演算によるものである可能性がある。数値に０を乗算したり、累積値に０を加算したりする操作は、本質的に意味がない。同様に、計算コア２００の処理要素間でゼロ値を送ることは、帯域幅および電力を浪費する。オプションとして、代表的な実施形態（計算コア２００および／またはＲＡＥ回路３００）は、サフィックスビットを全体的に利用する種々のフラグ（条件フラグなど）または他の条件を処理することに加えて、データ経路のゼロを除去することによってデータ転送を圧縮および圧縮解除する能力を有するサフィックス制御回路３９０を含んでもよい。サフィックス制御回路３９０については、以下により詳細に説明する。
さらに、以下により詳細に説明するように、サフィックス制御回路３９０は、例えば、限定されるものではないが、出力マルチプレクサ１１０を介したデータの出力の一部としてゼロ圧縮（ゼロ圧縮回路８００を使用）を含み、入力マルチプレクサ２０５を介したデータの入力の一部としてゼロ圧縮解除（ゼロ圧縮解除回路８０５を使用）を含むように、計算コア２００内で分散的に実施することもできる。
図６は、第３の相互接続ネットワーク２９５の専用接続３６０、４４５を備え、第１のＲＡＥ回路対４００Ａおよび第２のＲＡＥ回路対４００Ｂとして示されるＲＡＥ回路「クアッド」４５０および２つのＲＡＥ回路３００対４００を形成する複数の例示的または代表的なＲＡＥ回路３００を示す高レベルブロック図である（これらは共にＲＡＥ回路クアッド４５０を形成する）。隣接する４つのＲＡＥ回路３００（２行２列）は、第３の相互接続ネットワーク２９５の専用配線３６０、４４５によって接続され、ＲＡＥ回路クアッド４５０としてマージされて、倍精度の乗算－加算、乗算－加算および論理演算を実行することができる。マージはまた、リンクされた４つのＲＡＥ回路３００を単精度単サイクル複素乗算またはＦＦＴバタフライとして使用するための接続、指数分解のためのワイヤ、および隣接するＲＡＥ回路３００の符号に基づく否定のためのワイヤを含む。ＲＡＥ回路対４００およびＲＡＥ回路クアッド４５０の構成は、第３の相互接続ネットワーク２９５の専用配線３６０、４４５間の選択によって、例えば、選択（「ＳＥＬ」）信号３８１を有する１つまたは複数のマルチプレクサ３８３および／またはイネーブル（「ＥＮ」）信号３８９を有する図示のＡＮＤゲート３８５を使用することによって達成されるが、これらに限定されるものではない。
代表的な実施形態では、一例として、ＲＡＥ回路３００は、３つのデータ経路入力と、３つのデータ経路出力と、ＲＡＥ３００機能を設定するために使用される制御インターフェース２５０とを有する。また、ＲＡＥ回路クアッド４５０を構成する４つのＲＡＥ回路３００間には、第３の相互接続ネットワーク２９５の専用の補助データ経路および制御接続３６０、４４５がある。各データ入力および出力は、３２ビットのデータワード、単一ビットの有効なデータ（ＡＸＩ－４ ｓｔｒｅａｍ ｔｖａｌｉｄ）、およびセットの最初または最後のサンプル（アキュムレータの初期化、セットの完全な合計または最大値など）をマークするために使用される単一ビットマーカーを含む。オプションとして、ｒｅａｄｙ信号は、入力インターフェース上でフロー制御として出力することができ、出力インターフェース上で動作を停止するための入力です。
代表的な実施形態では、ＸおよびＺ入力（３６５、３７５）はそれぞれ、バイパスすることができ、最大４つの３２ビットの定数値を介して配列することができ、または入力データを再配列するようにプログラムすることができる一組の定数レジスタのために使用される、４ディープの並べ替えキューを有する。ＸおよびＺ入力並べ替えキュー３５０は、逆の入力を選択することもできる選択多重を含む（ＸおよびＺはそれぞれ、Ｚからの４つのレジスタとＸからの４つのレジスタとの間で選択するか、バイパスする）。入力並べ替えキュー３５０は、代表的な実施形態において、最大４サンプルのＩＱインターリーブ／デインタリーブ、ＦＦＴおよび複素多重並べ替えを可能にする。代表的な実施形態では、オプションとして、Ｙ入力３７０は、別の入力へのクロスコネクトを有していない。定数は、使用前に入力３７０を介してロードされる。Ｙ入力バイパス選択は、条件付き乗算のＸ入力の符号によって制御でき、Ｙ入力と定数値（または最大４つのシーケンス定数値）の間で選択できます。各ＲＡＥ回路３００の出力はまた、対になった２つのＲＡＥ回路３００のいずれかのＺ出力から４つの遅延タップのいずれかを選択して配列することができる４ディープの出力並べ替えキュー３５５を有する。この並べ替えキューは、以下により詳細に説明するように、各ＲＡＥ回路３００への入力におけるものと同様に実施される。
ＲＡＥ回路３００は、例えば、限定されるものではないが、ＡＬＵおよび多くの追加機能として動作するようないくつかのモードで動作する。これらには、いくつかの浮動小数点および複数の整数演算モード、複数のロジカル操作モード（ブール論理とシフト／回転）、複数の条件付き操作、および形式変換が含まれる。各ＲＡＥ回路クアッド４５０は、独立して使用することができるか、または専用リソースを使用して互いにリンクすることができる４つのＡＬＵを実質的に含む。単一ＡＬＵはパイプライン融合多重集積を有する。基本乗数は２７×２７である。部分積のいくつかは、ゲート入力および／または合計出力を、リダクションツリー内の２つの重みにルーティングして、乗算器３０５を、（１）２４×２４各入力の上位３ビットをゼロにすることで乗算し、（２）２４×２４の乗算器として設定された第２の乗算器と対にされた（加算された）場合に３２×３２の乗算器を完成させるためのＬ字型の部分積であり、２つの乗算器３０５の出力を合計して、２つの乗算器から構成される合成３２×３２乗算器を達成し、（３）ＳＩＭＤ乗算を行うために、対角上に２つの１６×１６の乗算器を形成する複数の部分のみが存在する「プルーニングされた（ｐｒｕｎｅｄ）３２×３２」として再構成する。
単一のＲＡＥ回路３００は、
１．ＩＥＥＥ単一または整数上で、（パイプライン化された）サイクル当たり最大２７×２７の乗算を実行可能であり、
２．２つの並列ＩＥＥＥ半精度、ＢＦＬＯＡＴ１６、または（パイプライン化された）サイクル当たりＩＮＴ１６整数の乗算を実行可能であり、
３．（パイプライン化された）サイクル当たり４つの並列ＩＥＥＥ１／４精度またはＩＮＴ８を実行可能であり、
４．単一のＲＡＥ回路３００は、２つの並列ＩＥＥＥハーフ、すなわちＢＦＬＯＡＴ１６またはＩＮＴ１６の和を（パイプライン化された）サイクル当たり乗算可能であり、
５．４つの並列ＩＥＥＥクオーターの和または（パイプライン化された）サイクル当たりＩＮＴ８乗算を実行可能であり、
６．１／４精度または（パイプライン化された）サイクル当たりＩＮＴ８複素乗算－２つの複素入力を１つの複素出力として実行可能であり、
７．上記の機能のいずれかを有する融合加算を実行可能であり、
８．４サイクルで１つのＩＥＥＥ倍を実行可能であり、
９．上記のいずれかの累積を実行可能であり、
１０．任意のビット数だけ６４、３２、２×１６または４×８ビットシフトを実行可能であり、
１１．任意のビット数だけ６４、３２、２×１６または４×８ビット回転を実行可能であり、
１２．３２ビットのビットごとのブール論理を実行可能であり、および、
１３．ストリーム、２つの演算対象のソートにおいて最小または最大を比較することが可能である。
隣接する二つのリンクされたＲＡＥ回路３００は、さらに、
１．サイクル当たり一つのＩＮＴ３２乗算を実行可能であり、
２．４サイクルシーケンスで１つの（アキュムレータを使用して４３２ × ３２部分を加算する）ＩＮＴ６４乗算を実行可能であり、
３．２つのＩＥＥＥシングルの和またはサイクルあたり２つのＩＮＴ ２４乗算を実行可能であり、
４．４つの並列ＩＥＥＥ半精度、ＢＦＬＯＡＴ １６またはＩＮＴ １６の和を（パイプライン化された）サイクル当たり乗算することが可能であり、
５．８つの並列ＩＥＥＥ１／４精度の和または（パイプライン化された）サイクル当たりＩＮＴ８乗算を実行可能であり、
６．１つの半精度または（パイプライン化された）サイクル当たりＩＮＴ１６複素乗算－２つの複素入力、１つの複素出力、４つの乗算、および２つの加算を実行可能であり、
７．上記の機能のいずれかを有する融合加算を実行可能であり、および、
８．上記のいずれかの累積を実行可能である。
ＲＡＥ回路３００は、内部的に全てのモードについて乗算器出力幅以上の精度で演算を行い、「融合乗算加算」または「融合乗算累積演算」機能を実現する。丸めは、アキュムレータ／加算器の最終段階で行われ、ＩＥＥＥ－７５４（２００８）の「最も近い偶数に丸める」丸めモードに従うものとする。ＲＡＥ回路３００は、浮動小数点例外を生成も処理もしない。比較論理を使用して、入力データ内の浮動小数点例外（ＩｎｆｉｎｉｔｉｅｓおよびＮＡＮ）を検出してフラグを立てることができ、フラグを使用して、これらの条件が重要である場合に、追加のＲＡＥ回路３００を犠牲にして例外を処理することができる。ＲＡＥ回路３００には、例外を処理するための専用論理は存在しない。非正規性は０として扱われる。０指数が入力に存在する場合、仮数の値に関係なく、その入力は０として解釈される。
最終的な加算、飽和および丸め回路３４０は、整数オーバーフローを検出し、オーバーフローがなかった場合の出力と同じ符号の最大値で出力を置き換える。オーバーフロー検出では、内部データ経路がエラーなしでオーバーフローに対応できる十分な幅である必要があり、出力段階でオーバーフローを検出して出力を飽和値に置き換える必要がある。
サフィックス（および／または条件付きフラグ）出力４０５は、構成によって設定された内部ソースからのセレクタを備える。条件ソースは、例えば、整数オーバーフロー、指数オーバーフロー、指数アンダーフロー非ゼロ、比較ブロックフラグ、乗算器積符号、Ｚシフタ出力符号、およびアキュムレータ符号を含むことができる。選択された条件フラグは、関連付けられた出力のパイプライン遅延に一致する適切な複数のパイプライン遅延レジスタを持つ。条件フラグ出力は、同じクアッド内の他のＲＡＥ、同じクアッド内のＦＣシーケンサ、および隣接するクアッド内のシーケンサに配線される。別のＲＡＥ回路３００または別のシステム構成要素から来ることができるサフィックス（および／または条件付きフラグ）入力３８０を、データ入力に加えて設けることができる。サフィックス（および／または条件付きフラグ）入力３８０は、例えば、乗算器出力の否定またはゼロ化、Ｚ入力シフト論理出力の否定またはゼロ化、カウンタリロード／リセットの比較、およびアキュムレータ初期化のいずれかを制御することができる。
再び図６を参照すると、ＲＡＥ回路３００は、ＲＡＥ回路対４００にグループ化することができ、これはさらに、ＲＡＥ回路クアッド４５０と呼ばれる対の対にグループ化される。一対のＲＡＥ回路３００は、３２×３２乗算または積の単一サイクル和として使用するように設計されている（半複素乗算器にも有用である）。ＲＡＥ回路クアッド４５０は、倍精度浮動小数点をサポートするために、４つの２７×２７乗算器を５４×５４単一サイクル乗算器に結合するように設計される。密結合は、４つのＲＡＥ回路３００間で積のプリアキュムレータ和および指数情報を共有するための専用配線３６０、４４５を含む。それはまた、４つのＲＡＥ回路３００の間で入力を共有し、ＣＯＲＤＩＣおよびＮｅｗｔｏｎ－Ｒｈａｐｓｏｎのような条件付きアルゴリズムをサポートするための条件フラグを共有するための追加の専用入力配線（個別には図示せず）を含む。さらに、代表的な実施形態では、ＲＡＥ回路対４００の隣接するＲＡＥ回路３００も入力並べ替えキュー３５０および出力並べ替えキュー３５５を共有することができ、選択可能な構成によって制御される入力および出力のそれぞれの共有、交換、および置換を可能にする。
４．乗算器３０５
乗算器３０５は、符号付き固定小数点および符号なし固定小数点のための１レーン、２レーン、および４レーンＳＩＭＤ演算、ならびに二重、単一、半、および１／４のＩＥＥＥ精度の浮動小数点、ならびにＢＦＬＯＡＴフォーマットをサポートするように具体的に定式化される。これらのフォーマットは、様々なサイズの乗算器と、ＳＩＭＤモードをサポートするために乗算器３０５を破壊する能力と、高次モードのためにそれを結合する能力とを必要とする。モードと関連する乗数サイズを表１にまとめる。さらに、乗算器３０５は、ＲＡＥ回路クアッド４５０内の乗算器の積の和を乗算器ツリー内で実行することを可能にし、同じＲＡＥ回路クアッド４５０の乗算器３０５を結合して、最も一般的に使用される単精度ユースケースのためにＡＬＵサイズを最小化するために、使用頻度の低い倍精度およびＩＮＴ３２乗算器を生成することを可能にする。
乗算器３０５の複数のデータ入力は、入力並べ替えキュー３５０を介してＲＡＥ回路３００のＸおよびＹ入力３６５、３７０から得られる。入力並べ替えキュー３５０は、定数、最大４つの定数のシーケンス、または最大４つのサンプルを乗算器ブロックのＸ入力に再配列する入力データをアサートする機能を有する論理を含む。Ｙ入力符号ビット（ビット３１）は、Ｘ入力を制御して、Ｙ符号の値に基づいてＸ入力を定数に選択的に置き換えることができる。ＸおよびＹ入力は、モードに応じてさまざまな形式で解釈される３２ビット信号である。浮動小数点形式の場合、符号ビットは常に各ＳＩＭＤレーンの左端のビットで、指数は次の最上位ビットになる。隠しビット（ｈｉｄｄｅｎ ｂｉｔ）は指数の最下位ビットと同じビットであり、非正規性は０として解釈されるため、浮動小数点形式の乗算器アレイ入力では常に「１」に強制される。残りの指数ビットと符号はマスクされ、各浮動小数点モードの乗算器アレイ入力で「０」に強制される。符号なし整数（ｕＩＮＴ）モードでは、ＩＮＴ２４ビットモードを除き、すべてのビットが乗算器アレイに渡される。ＩＮＴ２４ビットモードでは、入力の最上位バイトがマスクされ、乗算器アレイの最上位３ビットを「０」に強制する。
符号付き整数は符号ビットをマスクし、これらのビットを乗算器アレイに強制的に「０」にし、入力符号ビット値を乗算器出力論理に渡して符号補正を適用する。形式を表２にまとめる。各入力からの２７を超えるビットは、２７×２７乗算器アレイに接続されない。ｄｏｕｂｌｅ、ＩＮＴ３２、ＩＮＴ６４モードは、複数の乗数を使用する特殊なケースである。このような場合、入力は関連する複数のＲＡＥに伝播される必要がある。これらの特殊な場合の符号付き整数モードでは、適切な結果を得るために、最上位の入力セグメントは符号付きとして扱われ、その他のセグメントは符号なしとして扱われる。６４ビット符号付き整数の場合、乗算は４つの３２ビット乗算のシーケンスである。この場合の入力の符号は、各入力の最も重要な半分だけが符号付けられるようにシーケンス処理する必要がある。両方の入力の指数ビットと符号ビットも指数論理に接続され、指数論理は否定を制御する。
各乗算器（ＸおよびＹ）入力には、入力を符号付きまたは符号なしとして個別に指定する符号付き制御がある。浮動小数点モードの場合、符号付き入力を符号なしとして指定するには、符号付き入力を「０」にする必要がある。この入力は、符号付きＩＮＴ６４モードをサポートするように順序付けできる必要がある。符号付き制御は、すべてのＳＩＭＤレーンに同じように適用される。乗算器はまた、アサートされたときに乗算器出力を否定する否定入力を有する。この制御は、シーケンス処理が可能である必要がある。
コンフィギュレーション入力は、（適切な桁上げブロックビットを設定し、符号補正と否定の加算のフォーマットを設定する）乗算器ＳＩＭＤモードを設定し、入力マスクを選択します。構成には、上記の符号付きまたは符号なし、否定、絶対値、および０の設定も含めることができる（これらは構成の別の場所で設定できる）。
乗算器の積は、桁上げ保存形式で６４ビットベクトルの対として表される６４ビット２の補数積である。これら２つのベクトルの合計は、積の２の補数値である。この積は、モードに応じて、４つの１６ビットレーン、２つの３２ビットレーン、または単一の６４ビットレーンに分けられる。符号付きＳＩＭＤモードは、各レーンに個別に符号補正を適用し、隣接するレーンへのオーバーフローを防ぐために桁上げブロッカーを備えている。２つの乗算器入力のそれぞれには、ｄａｔａ＿ｖａｌｉｄ＿ｉｎ ｂｉｔが付随する。これらのビットはＡＮＤで結合され、乗算器のパイプライン遅延に合わせて遅延され、乗算器からｄａｔａ＿ｖａｌｉｄ＿ｏｕｔになる。
乗算器の設計は、２７×２７の乗算を実現するために積項を再配置するように修正された２７×２７の符号なし乗算器、ＳＩＭＤ使用のために対角線上に２つの１６×１６の部分積のみを有するプルーニングされた３２×３２の乗算器、および２つの乗算器を合計して３２×３２の乗算を行うことを可能にする「Ｌ」字形の拡張である。さらに、符号なし乗算器は、符号付き２の補数入力での使用をサポートするために、出力に補正を加える。また、出力補正論理は、符号絶対値（ｓｉｇｎ－ｍａｇｎｉｔｕｄｅ）の積を２の補数に変換し、乗数の出力を否定する制御を提供する。
Ａ．ネイティブ２７×２７モードのＲＡＥ乗算器３０５
図７は、ネイティブ２７×２７モードにおける乗算器３０５を示す。ブロック４０２は、仮想８×８個の部分積を表し、ブロック４０２内の数字４０４は、部分積を合計するときにその部分積に適用される８ビット左シフトの数を表す。図７の上側および右側の網掛けブロックは、２４ビットモードでは強制的にゼロになる。下部に沿ったＸ入力は列内のすべてのセルにブロードキャストされ、左側に沿ったＹ入力は行内のすべてのセルにブロードキャストされる。この表現は説明のためだけのものであることに注意すべきである。２４ビットモードは、単精度浮動小数点および２４ビット整数モードに使用されます。２４ビットモードでは、２７ビットの乗算器が使用され、各入力の上位３ビットが強制的に０に設定される。あるいは、ゼロ化された入力ビットに対応する個々のビット積を強制的に０にしてもよい。浮動小数点形式には、ビット３１の符号ビットと、ビット２２：０の仮数ビットが含まれる。指数部がすべてゼロでない限り「１」である隠しビットもあり、その場合は「０」である。乗算器への入力ゲーティングは、ＸおよびＹ入力上の入力ビット４２：０を乗算器アレイのビット３２：０に割り当て、浮動小数点が各入力のビット２３を「１」に強制し、０が２７×２７乗算器の各入力上の上位３ビットをパディングする。
Ｂ．ＳＩＭＤモードにおけるＲＡＥ乗算器３０５
図８は、２つの１６×１６ＳＩＭＤ乗算器として３２×３２乗算器を使用することを示す。部分積配列内の対角線上にない部分積はゼロ化されるため、残りのゼロ化されていない部分積はすべて入力の独立したサブセットを使用し、ネイティブ配列内のセルの重み付けによって、配列の出力で積が重複しないようにする。したがって、図８に示すように、対角線から部分積４０３をゼロにすることによって、他の点では修正されていない符号なし乗算器を、任意のサイズのより小さい独立乗算器のグループとして使用することができる。図示のケースでは、３２×３２符号なし乗算器を使用して、２つの１６×１６乗算を実行する。乗算が符号なしである限り、１６ビット入力と３２ビット積は重複しない。同様の方法を使用して、３２×３２符号なし乗算器で４つの８×８符号なし乗算を実行する。ゼロ化された部分積のためのハードウェアは、ＳＩＭＤ演算のために存在する必要がないことに留意されたい。これらが存在する場合は、結果として得られる部分積が目的の部分積と結合するのを防ぐために、それらは無効にされる。
図９は、２つの１６×１６ＳＩＭＤ乗算器に対する２７×２７乗算器の修正を示す。乗算器３０５は２７×２７ビットのみであるので、図８に示される右上の部分積は、修正されていない２７×２７乗算器を使用して、１６×１６（点線は２７×２７乗算器サイズを示す）の代わりに１１×１１に切り捨てられる。上位ＳＩＭＤ積を増加させるために乗算器に拡張を加える代わりに、ＳＩＭＤモードに適したプルーニングされた３２×３２乗算器を達成するために既存の無効部分積を再割当できる。部分積は、慎重に選択した場合、元の乗算器と同じように、拡張内で互いに同じ重みを有する。これにより、移植された部分積の下の移動部分積および桁上げ保存ツリーを、出力の１レベル上の桁上げ保存加算器のメイン乗算器ツリーに追加される完全なままの桁上げ保存ツリーとして移動させることができる。可動部分積の選択は、図９に、網掛けブロック（２７×２７の位置のブロック４０６、ＳＩＭＤ位置のブロック４０８）によって示される。点線の内側にある２７×２７乗算器の網掛けされていない部分は、ＳＩＭＤモードでは無効になる。図示されているように、乗算器の８×８セグメントへの分割は説明のためのものであり、実際の乗算器は、その元の位置に対して２４ビットの左シフトで再割り当てされる部分積の５×１６ビットおよび１１×５ビットの合計を有する。これらの部分積への入力は、入力ビットを再割り当てするセレクタを必要とすることもある。
あるいは、２７×２７の乗算器は、ＳＩＭＤ拡張子を常に使用し、２７×２７の使用では無効にすることで構築できる。これは、桁上げ保存ツリーにおけるスイッチングを排除し、ビット積入力における選択を減少させて、伝搬遅延をわずかに減少させるが、追加されたビット部分およびその下の桁上げ保存ツリーを考慮してゲート数を増加させる。乗算器３０５の設計のための別のオプションは、ベースとして２４×２４乗算器を使用して、８×８ブロックを切り替えることである。これにより、より多くの１ビット積が移動するが、両方の入力でビット２７：２４がゼロでないため、切り替えの複雑さが増すことによって、桁上げ保存ツリーの追加のコストが相殺される場合がある。
図１０は、可動部分積を有する乗算器３０５の構成を示す。図１０に示すように、ブロック４０２内の数字は、各入力からの１ビットの論理積によって生成される１ビット部分積の配列を表す。これらの１ビット積は、入力のビット位置の和に対応する重みの２乗で加算ツリー３０６に加算される。図の左側４１２に示すように、２７×２７乗算器３０５は、可動部分に対応する１ビット部分積を除去するようにプルーニングされる。除去された部分積は、右側４１４で別々に合計され、桁上げ保存ツリーの最後のレイヤで、削減された２７×２７乗算器桁上げ保存出力に追加される。２７／２７の使用のために、追加されたツリー３０６は元の重みを保持する。
ＳＩＭＤプルーニングされた３２×３２を使用する場合、パーティション化されたツリー出力には、元の位置の左側に２４ビットの有線シフトが追加される。分割ツリーへの入力は、２７×２７モードか３２×３２モードかによって、２つの可能なビットの間で選択される。図１０に示す加算器の出力は、その合計が積（桁上げ保存形式）となる一対のベクトルである。桁上げ保存形式を使用すると、ＡＬＵからの出力まで、コストのかかる桁上げの伝播が延期される。図１０は、部分積を移動させる概念を示す。わかりやすくするために、図１０は、１ビット部分積の８×８ブロックを示す。実際の設計では、部分的な製品の２７×２７アレイがあり、そのうち５×１６と１１×５の領域が削除され、別々に合計される。ＳＩＭＤモードの乗算器は符号なしのみである。以下に説明するように、符号付き動作が選択されると、各ＳＩＭＤレーンの乗算器３０５出力に補正が加えられる。
図１１は、４つの８×８ＳＩＭＤ乗算器として、プルーニングされた３２×３２乗算器を使用することを示す。８×８ＳＩＭＤモードの４つのレーンは、２つのレーン１６ｘ１６プルーニング３２×３２乗算器３０５のサブセットである。上述の乗算器モードは、図１１に示すように、プルーニングされた３２×３２の対角線上に配置された４つの８×８乗算器３０７に到達するために、８×８ビット部分積３０８の４つのブロックを無効にする追加の制御を有する。１６ビットＳＩＭＤと同様に、１ビット部分積は、それらが積に追加されないように、それらを無効にするようにゲートされる必要がある。ＳＩＭＤモードの乗算器３０５は符号なしのみである。符号付き動作が選択されると、各ＳＩＭＤレーンの乗算器３０５出力に符号補正が加えられる。
Ｃ．ＲＡＥ乗算器３０５（３２×３２モード）
図１２は、２つのＲＡＥ乗算器３０５のシフトされた和によって形成される３２×３２乗算を示し、そのうちの１つは修正される。２つの隣接する乗算器３０５は、ＩＮＴ３２およびＩＮＴ６４モードで使用するための単一サイクルパイプライン化された３２×３２乗算器を構成するために結合される。結果として得られる乗算器３０５は符号付きと符号なしの両方のモードで動作し、整数演算に使用される。乗算器３０５は、２４×２４（強制的に０にされたまたは無効にされた部分積両方の上位３ビット）用に構成されたＲＡＥ回路対４００の２つの乗算器３０５を使用して構成される。下位乗算器は、ネイティブの２４×２４であり、Ｘ入力３６５およびＹ入力３７０のそれぞれの下位２４ビットを受け入れる。第２の乗算器３０５は、図１２に示すように、上側および右側４１６で乗算器アレイを８ビット拡張するために「Ｌ」形状の部分積を形成するように修正される。
Ｌ脚の両端は、中央の行の最初の左の列と下の行の中央の８×８ブロックから取られる。これらは両方とも、それらが再配置されたときの重みとして、上側の残りの部分に対して２８の相対的な重みを有するので、部分積のこれら２つの８×８ブロックの相対的な重みを変更するために、加算器ツリーに修正を加える必要はない。８×８部分積乗数のこれら２つのブロックへの入力は、物理的な列と行への入力と一致しなくなったため、これらの入力を切り替えて、仮想形状を実現するために正しい入力を接続する必要がある。残りの２つの部分積は未使用であり、したがって、各ビット部分積への入力の少なくとも１つをゼロにすることによって、または、積和への不要な加算を防止するためにこれらの部分積を無効にすることによって無効にされる。上側の「Ｌ」字形部分積は、下側の乗算器の積に対して１６ビットだけ左にシフトされる。このシフトは、２つのＲＡＥからの積が合計されるポスト乗算シフト／コンバイナ論理における下側積の右シフトによって達成される。下側製品のＺ入力３７５は、Ｚ入力３７５を３２×３２積と合計するように適切に位置合わせされる。両方の３２ビット入力は、対の両方のＲＡＥ乗算器３０５に分配されることに留意されたい。ＲＡＥ回路クアッド４５０内の専用配線は、２つのＲＡＥ入力を相互接続し、出力を合計するための配線を提供することに注意を払う。３２×３２は、最初の２７×２７を２４×２４として使用し（各入力の上位３ビットを０にする）、２番目の２４×２４の８×８部分をシフトして３２×３２ビットＬを形成することによって、より効率的にレンダリングされる。これは、レーン部分間のゼロなしと同じ部分サブセットを使用し、拡張機能で１６ビットシフトを使用して下位の２４×２４に追加する。１６ビットシフトは、１６対シフト入力によるシフトを排除して、既存のモードシフトで達成することができる。
Ｄ．ＲＡＥ乗算器３０５（５４×５４モード）
図１３は、４つの修正されていないＲＡＥ乗算器３０５のシフトされた和によって形成される５４×５４の乗算を示す。ＩＥＥＥ倍精度モードには、５３×５３ビットの符号なし乗算器３０５が必要である。この場合、ＲＡＥ回路クアッド４５０内の４つの２７×２７乗算器３０５は、単に、合計の適切なシフトおよび入力の再割り当てとともに合計される。加算は、３×９＝２７ビット左シフトの右乗算器を左乗算器に加算し、次に、図１３に示すように、その上の和を下の和にさらに２７ビットシフトして加算し、５４×５４積に到達する。なお、左側の乗算器への同じＹ入力ビットは、右側の乗算器にも分配されるべきであり、乗算器の下の行に適用される同じＸ入力は、上側の行にも適用されるべきである。ＲＡＥ回路クアッド４５０内の配線は、これを可能にするための専用ルーティングを含む。
Ｅ．６４ビット逐次乗算および符号補正
１２８ビットアキュムレータと結合されたシフトコンバイナ設計は、３２ビット乗算累算として２つのＲＡＥ回路３００を使用して６４ビット乗算の４サイクル逐次計算を可能にする。入力とシフトコンバイナの第２のレイヤは、４つの３２×３２の部分積を計算し、１２８ビットの結果に対してそれらを合計するために適切な量だけそれらをシフトするようにシーケンスされる。下＊下部分積はシフトされず、上＊下および下＊上部分積は３２ビットだけ左シフトされ、上＊上部分積は６４ビットだけ左シフトされてから、累積合計に加算される。シフトは、後述する乗算後乗算器シフタコンバイナネットワーク３１０で行われる。出力には、１２８ビット製品の３２ビットまたは６４ビットセグメントを取り込み、選択し、出力するためのセレクタおよび／またはシフトレジスタが必要である。符号付き演算では、各６４ビット入力の上半分のみが符号付きであるため、乗数への各入力は、上半分は符号付き、下半分は符号なしとして順序付けされる必要がある。部分積シーケンスは、各入力の下半分の積で始まり、各入力の上半分の積で終わる。符号付きコントロールは、各入力の上半分のみを符号付きとして処理するシーケンスでシーケンス処理される。
追加の考慮事項は、すべての整数モードで符号付き乗算と符号なし乗算の両方を処理する必要がある。これは、符号の大きさの整数表現もサポートする制御論理への単純な拡張である。データは符号絶対値形式で表されるため、浮動小数点モードではすべて符号なし乗算器が使用される。浮動小数点のユースケースでは、符号は排他的にＯＲされ、乗数の周りで渡され、乗数自体は符号なしである。整数形式は、整数モードごとに符号付きと符号なしの両方の整数入力をサポートする。
符号なし乗算器は、符号付き演算の－２ｎ－１に対して符号なしデータの－２ｎ－１である各被乗数の最上位ビットの重みを考慮しないため、負の２の補数被乗数を正しく処理しない。部分積を合計する場合、負の部分積は、正しい答えを得るために、製品の幅に符号拡張され、負として扱われる必要がある。符号付き乗算器を実現するために拡張符号に対する部分積項の生成を避けるための符号化トリックを含むＢｏｏｔｈやＢａｈ‐Ｗｏｏｌｅｙのような乗算器最適化がある。
代表的な実施形態では、ＳＩＭＤ演算をサポートする必要性と、全てのモードをサポートするためにハードウェアを削減する目的で乗算器を部分積に分離する設計選択は、これらの符号付き乗算器方式を著しく複雑にするか、または完全に破壊する。１つの方法は、符号を保持する各入力の２の補数の絶対値を実行して、２の補数の符号付き入力を符号の大きさの形式に変換し、それをさらなる操作なしに乗算器３０５に供給することであり、これにより、符号なし乗算を使用することが可能になる。２の補数変換は、入力のすべてのビット（１の補数）を反転し、それに１を加えて２の補数を生成することによって行われる。１の付加による桁上げ伝搬は、高速桁上げ方式に対してさえ顕著なゲート遅延を付加し、高速方式に対しても大きな面積ペナルティを生じる。
代表的な実施形態は、符号なし乗算器３０５が符号付き値を乗算するために使用される場合に生じるエラーを理解し、次いで、そのエラーに対して補正を適用することを含む別のアプローチを使用する。発生したエラーは次のように分析される。被乗数Ａが負で、Ｂが負でない乗算を考えてみる。
Figure 0007428787000003
 ２ｎ項および２２ｎ項は、それぞれｎビットおよび１ｎビットワードに対する２’ｓｃ補数表記への変換であり、これらはそのビット数に対するモジュロ範囲外であるが、２’ｓ補数の正しいビット表現を得るために必要である。解析の最終行の２２ｎ項は、ｍｏｄ２２ｎの結果の範囲外であるため無視される。積２ｎ・Ｂは、正しい符号付き積を得るために減算する必要がある符号なし積の誤差項で、単純にＢを積の上半分にシフトする。同様に、Ｂが負の場合、－２ｎ・Ａ項が積から欠落している。同様の分析では、両方の負の入力が、これらの同じＡ補正とＢ補正の合計である補正で終わることが示される（これは、乗算と分布特性の直線性からも導かれる）。
減算は、補正の２の補数を加算することによって実行される。補正は加算であり、乗算器の出力は加算器のツリーであるため、出力ではなく乗算器の加算器ツリーの任意のポイントで補正を適用できる。補正論理は、乗算器モードおよび乗算器への入力にのみ依存するので、補正値は、符号なし乗算器部分積に平行な経路で計算することができ、桁上げ保存形式での最終的な補正は、加算器ツリーの任意の都合のよい点で加えることができる。
図１４は、符号なし乗算器３０５を用いた符号付き乗算のための符号付き補正回路４２８を示し、上述のように符号補正を実行するための論理を示す。２つの補数は、すべての入力ビットを反転して１を加算することによって、各入力に対して計算される（４１８）。２つの補数は、それぞれ、反対側の入力の符号ビットによってゲートされ（４２２）、ゲートされた補正が合計され（４２４）、そして、有線シフトを介して上側半積に加算される（４２６）。図の２つの補数値のゲートには、符号付きと符号なしの間でモードを切り替えることができるように、高いアサート時に補正（強制０）の生成を無効にする符号付きｉｎｔコントロールが含まれる。実際には、補正計算加算器は、最適化されたツリーとして一緒に移動され、ゲートは、補正論理への入力で反転と共に適用される。
ＳＩＭＤ演算では、各レーンには、そのレーンの入力フィールドと符号のみを使用する独自の符号補正回路があり、補正が次のレーンに桁上げを伝播することは許可されない。
これは、各ＳＩＭＤレーン間に少なくとも１つのバッファビットまたは桁上げブロッキング論理が必要であることを意味している。この設計では、レーンを８ビットの倍数で維持することを選択する。そのため、各レーンのガードビットに必要な入力の余分な切り替えを回避するために、レーン境界で桁上げブロッキングゲート（ｃａｒｒｙ－ｂｌｏｃｋｉｎｇ ｇａｔｉｎｇ）が使用される。ガードビットがない場合、桁上げブロッキングは、補正が適用される段階および後続のすべての段階で適用される。このため、この設計では、乗算器の桁上げツリーの出力まで補正を延期する。
図１５は、各符号付き整数モードに対する入力、符号補正、および出力のアライメント、すなわち、各符号付き整数モードに対する出力に対する入力および符号補正のアライメントを示す。各レーンの補正は、他のレーンから独立して計算される。３２ビット符号付き乗算器の場合、補正は乗算器の一方にのみ適用される（示されているアラインメントは下位乗算器に適用される補正用である）。それ以外の場合、補正は２つの異なるアラインメントで２回適用される。
図１６は、選択的否定も行うことができる符号付き補正回路４３２を示す。浮動小数点の乗算と加算を使用する場合、加算を実行するには、通常、数値形式を２つの補数形式に変換する必要がある。乗算器と加算器の間に別個の２つの補数段階を追加するのではなく、乗算器の出力の前に積に対して２つの補数を実行することによって、浮動小数点符号と否定制御の関数として積を選択的に否定することができる。２つの補数は、積のすべてのビットを反転してから１を加算する（４１８）か、積から１を減算してからすべてのビットを反転することによって行われる。後者は、乗算器ツリー内の積に負の１を選択的に加算し、次いで、ツリー内の伝搬またはゲートカウントに影響を与えずに否定を達成するために、完成した積を反転するために、上述の符号補正論理を増強することができることを示唆する。ただし、この場合、乗数は桁上げ保存出力を持つため、２つの出力ベクトルの合計は積になる。
積を否定するために、－（Ｃ＋Ｓ）＝－Ｃ-Ｓ＝～（Ｃ－１）＋～（Ｓ－１）の合計出力と桁上げ出力の両方が否定される。したがって、出力を反転する前に、修正された積はＣ＋Ｓ－２であるため、出力で２つのベクトルを反転する場合は、ツリーに－２を追加する必要がある。図１６は、積の選択的否定を含む符号補正論理の修正を示す。浮動小数点または符号の大きさの場合は、符号ビットを否定制御と共に評価して、乗数の出力が否定されているかどうかを判断する必要がある。この場合、乗数の出力は常に２つの補数の桁上げ保存ベクトルである。積の上半分に符号補正が追加され、下半分の補正は０になる。否定の場合、下半分は－２であり、上半分は符号拡張＋符号補正（２の補数符号付き乗算器の場合）であるため、乗算器符号補正にすべて「１」ビットが追加される。否定コントロールは、積の絶対値制御を含むように拡張される。これは、絶対値が選択されている場合に、負の制御を入力の符号の排他的ＯＲにするだけである。
乗算器３０５が３６×３６または５４×５４モードのために結合される場合、２つの補数は各ＲＡＥ回路３００の部分積に対して実行されるので、負の制御が関係するすべての乗算器について同じであることを確認する以外に、ＲＡＥ積を合計するための調整は必要ない。
浮動小数点演算が選択されている場合、指数は３２ビット入力の一部である。浮動小数点モードの場合、指数部に対応する乗算器３０５への入力は、指数部の最下位ビットを除いて「０」にマスクされ、指数部の最下位ビットは隠しビットとして「１」に強制される。非正規性は０と解釈され、検出されると、乗数の後にデータ経路が強制的に０になる。
乗算器指数処理（ゼロ検出、加算、アラインメントシフト）は、指数論理３３５において行われる。シフトコンバイナ指数論理３３５の詳細は、以下で説明する。指数ビットのマスクされていない値は、変更されることなく、乗算器シフトコンバイナの指数論理３３５に渡される。
乗算器入力は、いくつかの部分積を無効にし、３２ビット拡張およびＳＩＭＤ拡張モードのための入力を再割り当てするために、いくつかのスイッチングを必要とし、入力並べ替えキュー３５０または他のスイッチング回路において実行することができる。入力論理は、浮動小数点モードの隠しビットもアサートする。
Ｆ．乗算器３０５モード
基本的な乗算器の設定には２７×２７乗算、ＳＩＭＤ用の３２×３２の削減、３２ビット拡張の３つがある。また、２４×２４は２７×２７のサブセットであり、各入力の３ｍｓｂｓが強制的に０になり、４レーンＳＩＭＤは２レーンＳＩＭＤのサブセットであり、８×８ビット部分積の４ブロックが無効になり、０に強制される。浮動小数点モードでは、入力にマスクが適用され、符号と指数に関連付けられたビットが０になる。ＳＩＭＤ構成は、上述したように加算器ツリーの一部を移動することによって達成される、いくつかの部分積の重み変更を必要とする。他のすべての構成は、入力を部分的なプロダクトのグループに切り替えることによって厳密に処理される。
乗算器３０５アレイのネイティブモードは、乗算器３０５である。このモードでは、乗算器への各２７ビット入力は、ＸおよびＹ入力の最下位２７ビットから取得されるか、または倍精度乗算の場合、入力は、下位積については最下位２７ビットから、上位積についてはビット５３：２７から取得される。隠しビットの場合、ビット５３は強制的に０になり、ビット５２は強制的に「１」になる。ダブルスの切り替えは、乗算器３０５の前に行われる。
２４×２４モードの入力は２７×２７と同じであるが、ＸとＹの入力の最上位３ビットが強制的に０になり、有効な乗算器が符号なし２４×２４の乗算器になる点が異なる。表３に、乗算器の各８×８サブセットへの入力割り当てを示す。各ブロックは、下位２４ビットの８×８部分積への入力を表す。このモードでは、各２７ビットの乗算器入力に対する上位３ビットの入力が強制的に０になります。
表３：２４×２４乗算器入力
３２ビット拡張は、二つの乗算器を組み合わせて３２×３２の乗算を実現する場合の上位乗算器である。下側の乗数は、前述の２４×２４モードに設定される。上の乗算器は、２つの仮想８×８部分積への入力を切り替え、さらに２つをゼロにして、乗算器を、３２×３２乗算器の８つの最上位行および列に対応するＬ字型部分積にする。この拡張では、上記で説明した２４×２４配列への入力としてＸおよびＹ入力の最上位２４ビットを使用するが、両方の入力の下位１６ビットの部分入力を置き換えて、下側の対角線を０にし、他の２つの製品を最上位の行にするようにする。また、最下位の８ビットの場合も同様である。表４は、２４×２４アレイを構成する各仮想８×８部分積の入力を示している。２７×２７乗算器への各入力の最上位３ビットは強制的に０になる。表４の太字の凡例は、このモードの通常の２４×２４とは異なる入力を示す。
表４：３２×３２乗算器の拡張
ＳＩＭＤモードは、２４ビットの共通オフセットによって、８×８部分積ブロックのうちの３つの重み付けを変更する。両方の入力の１６個の最下位ビットに対応する仮想部分積に対する入力は、両方の入力の８個の最上位ビットに対応する８個の×８部分積と同様に、２４×２４乗算器３０５に対する入力と同じである。３つの可動部分積は入力の再割り当てを必要とし、赤色の凡例は、３２×３２拡張モードで使用される入力と同じである。太字の凡例は、ＳＩＭＤモード固有の入力アサインを示している。４×８×８ＳＩＭＤモードでは、グレーの網掛けされたセルを強制的に０にする必要がある。８ビットＳＩＭＤのためにこれらの仮想部分積をゼロにするために、これらの部分積だけについて、ＸのＹ入力のいずれかを強制的にゼロにすることができる。
表５：乗算器ＳＩＭＤモード入力
上記のモードは、各乗算器入力ビットに対して最大３入力マルチプレクサを必要とする。各モードのチャートは、表６および７の要約チャートにまとめられている。表６の各ブロックは、２４×２４の乗算器３０５の仮想８×８の部分積を表す。乗算器入力の各々への最上位３ビットは、２７ビット整数及び倍精度浮動小数点モードを除いて、部分積の最上位の行及び列を効果的に遮断するために「０」に強制される。各部分積セルの一番上の行は、２４×２４モードのＸおよびＹ入力に対応し、中央の行は３２ビット拡張モードに対応し、各セルの一番下の行はＳＩＭＤモードの入力に対応する。８ビットＳＩＭＤの場合、太字のセルは強制的に０になる。／０は、ＳＩＭＤ８モードで強制的に０になる入力を示す。「＆０」は右側のパディングが０であることを示し、「０＆」は左側のパディングが０であることを示す。
表６：乗数入力の要約
浮動小数点入力は、ＩＥＥＥ隠しビットを再表示する。非正規性はＡＬＵによって０として解釈されるので、対応する浮動小数点モードが選択されたときに、隠しビットを常にアサートすることができる。いずれかの入力で指数が０になると、データは強制的に０になる。浮動小数点に適した隠しビットは、対応するモードが選択されたときに、乗算器のＸ入力とＹ入力の両方で「１」にアサートされる必要がある。それ以外の場合、入力は上記の乗数設定に従う。隠しビットを表８に示す。指定されたモードが選択されている場合、隠しビットは強制的に１になる。選択されていない場合、入力は上記の入力要約で表化された入力をトラッキングする。
条件付き被乗数操作は、入力並べ替えキュー３５０の入力並べ替え論理内で処理され、これは、Ｙ入力符号の関数としてＸ入力を定数で置き換える。条件付き被乗数はＳＩＭＤ演算をサポートしていない。
Ｇ．乗算器３０５桁上げ保存加算器ツリー
図１７は、プルーニングされた３２ビットＳＩＭＤ拡張を有する２７×２７乗算器のドット図である。乗算は、小学校で教えられている長尺乗算と同様の方法で行われるが、１０進基数ではなく２進基数を使用して行われる。長尺乗算は、実際には２つの異なる操作、すなわち、部分積の生成と、それらの部分積の累積である。被乗数と乗数の各桁の対ごとに部分積が生成される。結果の部分積は、その部分積に使用される桁の重みの合計によって重み付けされる。被乗数の桁の重みは数系基数の累乗であるので、重みは位置シフトによって達成される。これらのシフトは、部分積の右側に適切な数のゼロを挿入することによって表される。各部分積のシフトｐは、被乗数と乗数の位置シフトｍとｎの合計に等しくなる。２進乗数では、１ビットの部分積は論理積と同じである（１＊１の組み合わせのみが０による乗算ではない）。Ｎビット×Ｎビット乗算器に対しては、Ｎ２個の１ビット部分積が存在し、各ビットは、被乗数および乗数からのビットの一意的な対の結果である。図１７は、上述の一対の１６×１６ＳＩＭＤ乗算器を収容するように増強された２７×２７乗算器を示す。この図の各点は、１×１の部分積を表す。同じ積の重みのドットが縦に並ぶように配置されます。このレイアウトは、長尺乗算における部分積を思い起こさせる。ここでは、各行は乗算器の１桁に乗算器の各桁を掛けたものである（この場合、各積は０または１であるため、次の桁への桁移動はない）。
整数加算のプロパティは、任意の便利な順序で追加を行うことができる。単純な乗数の構成では、図のシフトを持つ行を追加するだけで、正しい答えが得らる。ただし、この方法は、前の合計が追加されるときに各行に桁上げ伝播が含まれるため、速度や領域に最適ではない。代わりに、列を合計し、最後の加算まで行の桁上げを延期する。同じ重みを持つビットのグループは、フル加算とハーフ加算を使用して合計される（そして、ほとんどのライブラリには、性能を向上させ、面積を減少させることができる、一般に圧縮器と呼ばれる、技術に依存する高次のタリー加算器がある）。
全加算器は、同じ重みの３入力ビットを和と桁上げ出力に低減する。桁上げ出力の重みは、合計出力よりも１だけ大きくなる。列の追加の利点は、桁上げが行全体ではなく出力に向かって伝播されることだが、積はベクトルの対（桁上げへの合計に関係するもの、したがって桁上げ保存という名前）に縮小されるだけである。これらのベクトルの合計が乗数積になる。この設計では、積は、性能を維持し、面積を最小限に抑えるために、アキュムレータの後まで桁上げ保存の形で残される。
最適ツリーを生成するアルゴリズムはいくつかある。最小の伝搬遅延とゲート数で知られているツリーの１つはダダ（Ｄａｄｄａ）ツリーである。伝統的に、ダダツリーは、完全加算器と半加算器のみから構成されるが、技術ライブラリが、離散的な完全加算器と半加算器を使用する場合と比較して、面積を減少させかつ／または伝搬遅延を改善するような圧縮器を含む場合には、高次の圧縮器を使用するように修正することができる。ほとんどの場合、より高次のコンプレッサを使用する利点がある。考察と説明のために、この仕様では従来のダダのツリー構造を使用しています。回路設計者は、柔軟な乗算器のフットプリントを低減するために、高次の圧縮器を自由に使用し、ツリー構造を変更することができる。
図１７のドット図は、２７×２７モードとＳＩＭＤモードとの間の部分積重シフトの設計を説明するために強調される。右側の大きなひし形４３６は、２７×２７の乗算である。これは、前に説明したプルーニングされた３２×３２ＳＩＭＤ乗算に対応するために、左および下（最上位ビット）に拡張されている。拡張子４３８は、これらの部分文字が他の場所から借用されていることを示す。借用ドット４３４はＳＩＭＤ用である。これらは２つの領域を占有し、１つは高さが５行で、図の下中央付近の行当たり１６ビットであり、もう一つはアレイの左上付近の行当たり５ビットである１１行である。縦方向に一緒に移動したこれら２つは、延長ドット４３８と同じ形状を形成する。黒で塗りつぶされたドットは、ＳＩＭＤモードと２７×２７モードの両方に共通する部分的な積を表し、塗りつぶされていないドットは、ＳＩＭＤモードで無効になっている（強制的に０になる）ものである。
図１８は、第１レイヤ層ダダ加算器を有する再構成されたドット図である。図１８において、図１７のドット図は、２７×２７の乗算器の列を上揃えすることによって再配置される。借用された部分積（４４２）を表すドットは、対応する列の下部に移動され、青色の塗りつぶしで示されるＳＩＭＤ拡張に対応するドットは、アレイの残りの部分から垂直方向に分離されるが、重み付けのための正しい列内にある。ここでは、部分積（４４２）借用領域と同じレイアウトに拡張領域のレイアウトを残し、借用領域と拡張領域との類似性を強調する。ダダツリー縮小では、部分積（４４２）ドットは、可動部分積が別のツリーに結合されるように、そこにないものとして扱われる。ダダアルゴリズムは、反復またはレイヤごとに行数を特定の行数に減らすことによって、レイヤを最小化する。３：２加算器の行ターゲットのシーケンスは、１９、１３、９、６、４、３、２である反復のたびに、列内のエントリ数を減らすために、列に完全加算子と半加算子が配置される。各加算器は、その加算器が入っている列に１つの出力を持ち、次のレベルの左の列に１つの出力を持つ。行数をカウントする場合、前の列には各加算器の行があり、現在の列には各加算器の行があり、現在の列には非表示のドットの行がある。図１８のドットはダダ層への入力を表し、３ドットを覆うボックス４３７は完全加算器であり、２ドットを覆うボックス４３９は半加算器である。加算子は、このレイヤの加算子を表す。覆われていないドットは、そのまま次のレイヤに移動する。拡張ツリーはすでにカラムあたり１０ドット以下であることに注意すべきである。そのため、この最初の反復では、単に拡張全体を変更せずに渡す（すなわち拡張は後のレイヤで始まる）。
図１９は、可撓性乗算器３０５のための第２レイヤダダツリーのドット図である。次の層は、各列内に、前のレイヤ内の覆われていない各ドットに対するドット、列から右への各桁上げに対するドット（前のレイヤの右の列内の各加算器に対する桁上げ）、および前のレイヤ内のその列内の各加算器の合計出力に対するドットを有する。図１９は、第１のレイヤによって列当たり最大１３ドットに縮小された行を示す。拡張配列は前のレイヤと同じですが、縮小プロセスを明確にするために列が上揃えになっている。この反復により、出力が９行に減少する。
図２０は、フレキシブル乗算器のための第３レイヤダダツリーのドット図である。ツリーの次のレイヤには、行が９行に縮小されて表示され、このレイヤのターゲットは６行です。この第３のレイヤを図２０に示す。
図２１は、フレキシブル乗算器３０５のためのダダツリーの残りのレイヤのドット図である。図２１は、各出力で２つの行に到達する残りのレイヤを示す。２つの行４４７は、移動体部分積を含まない２７×２７乗算器３０５からの出力であり、ドット４４４は、ＳＩＭＤ拡張のためのアラインメントに示された、移動体積のためのツリーの出力であり、ドット４４６は、２７×２７乗算のための移動体積のアラインメントを示す。４：２圧縮器の１つの追加のレイヤを使用して、静止ツリーと移動ツリーを結合する。移動ツリーは、どちらの接続を行うかを選択するゲートを介して両方の場所に配線されます。モバイル製品用の加算器は、拡張ツリーの２つの画像が占める列に４：２の圧縮器のみを必要とし、さらに、各グループの最も左の列のすぐ左にある列に全加算器を必要とし、４：２の圧縮器とそれらの左にある列に半加算器を必要とし、出力の灰色で網掛けされた領域によって示される。左側の全加算器の理由は、４：２圧縮器に追加の桁上げアウトと桁上げインがあるためです。追加された緑の点は、４：２圧縮器チェーンからの実行用です。加算器ツリーは、符号補正と否定ベクトルを組み合わせて加算するための選択可能な反転のための加算器（４：２加算器）とＸＯＲの追加レイヤを示さない。ＲＡＥ回路３００は、実際の設計において、他のツリー構造アルゴリズムを置換し、より高次の圧縮器を使用する自由度を有する。従来のダダツリーは、移動ツリーと静止ツリーの部分を結合する加算器を含む７レイヤツリーとなる。移動ツリーの深さは出力加算器を含めてわずか６レイヤであるため、移動部分積（移動ツリーの経路にある）を移動するために必要な入力選択ゲートと出力ステアリングゲートは、７レイヤ固定ツリーを通る最長伝搬経路に寄与しない。
従来のダダを使用した単純な２７×２７の乗数も７レイヤであるため、モバイルツリーのパフォーマンスの低下はない。ベンダーのライブラリによっては、Ｄａｄｄａツリーは上位のコンプレッサを使用することで改善できる。たとえば、図２１のツリーの５番目と６番目のレイヤは、４：２の圧縮器を使用して簡単に１つのレイヤに置き換えることができる。４：２圧縮器には、５つの入力、４つの均等重み付け入力、同じレベルの別のレベルからの桁上げイン、同じレベルの別のレベルへの桁上げ出力、および次のレベルへの合計と桁上げ出力がある。
図２２は、レイヤ５およびレイヤ６（４４７）を１段で実行するために４：２圧縮器を使用することを示す、等価回路４４８から４：２圧縮器およびレイヤ５のセグメントを示す。桁上げ出力と桁上げの組み合わせは、次のカラムへのジョグであり、その後、他の入力と同様の遅延で次のレイヤに伝播します。図２２は、完全加算器４４８（種々の図では「ＦＡ」と省略）を使用する４：２圧縮器のための等価回路を示す。これは、完全加算器の２つのレイヤよりも利点があるようには見えないが、大部分のライブラリにおけるカスケードされた完全加算器よりも高速でありかつより小さい４：２圧縮器の回路レベルの実装がある。
乗算器３０５はまた、可動拡張ではなく固定拡張として、１６×１６ＳＩＭＤ拡張で拡張された２７×２７乗算器を含む、プルーニングされた３２×３２から構成されてもよい。移動拡張は桁上げ保存加算器アレイの約１４％を構成するので、好ましい実装であると思われる。しかし、レイアウト上の問題により、ゲート数が多くても、追加入力とツリースイッチングを考慮すると、固定プルーニングされた３２×３２が占めるシリコン面積が小さくなる場合がある。回路設計者は、最小面積に対する乗算器構造を選択する際に自由裁量を認められている。さらに、ブース符号化などの製品用語の最適化は、この仕様では考慮されていないが、このような最適化は、全体的な機能が維持され、最適化の結果、物理的なフットプリントが小さくなる場合に許容される。
５．乗算器シフタコンバイナネットワーク３１０
図２３は、乗算後乗算器シフタコンバイナネットワーク３１０の論理ブロック図である。乗算器３０５の後には、乗算器シフタコンバイナネットワーク３１０が続き、これは、基数３２指数を有するシステムに変換するために、仮数を最大３２ビット左シフトするように主に設計されている。基数３２の指数を使用すると、臨界アキュムレータループ内での動的アラインメントのシフトが簡単になる。この乗算器シフタコンバイナネットワーク３１０はまた、ＳＩＭＤモードのうちの１つである場合に、ＳＩＭＤレーン３０９（４つのＳＩＭＤレーン３０９Ａ、３０９Ｂ、３０９Ｃ、３０９Ｄとして図示される）を広げて、蓄積および位置合わせシフトのための空間を可能にするように働く。乗算器シフタコンバイナネットワーク３１０はまた、ＲＡＥ回路３００内のＳＩＭＤ積の単一クロック和のためにＳＩＭＤレーンを別々に整列させ、それらを合計し、またＲＡＥ回路クアッド４５０内の四つのＲＡＥ３００からの積の合計を合計する能力を含む。
乗算器シフタコンバイナネットワーク３１０はまた、３２ビット整列された積を３２ビットの倍数だけ右シフトさせて、融合乗算加算のための加算Ｚ入力との和を容易にすると共に、積のより大きな和のための同じＲＡＥ回路クアッド４５０内の他のＲＡＥ３００からの積和と積を整列させる。乗算後ツリーの構造を図２３に示す。図示のように、乗算器シフタコンバイナネットワーク３１０は、複数のマルチプレクサ、シフタ、及び圧縮器（追加の乗算器シフタコンバイナネットワーク３１０の実施形態３１０Ａ、３１０Ｂと共に、以下により詳細に説明および議論される）を含む。
要約すると、乗算器シフタ－コンバイナネットワーク３１０は、
１．浮動小数点の積を基数３２の指数に変換する（５ｌｓｂｓの指数の値によって左シフトする）機能と、
２．被乗数が非正規化右シフトまたは過剰右シフトの場合に、乗数積を強制的に０にする機能と、
３．０ビット、３２ビット、６４ビット、または９６ビットの右シフトを追加して、他の加数に対する浮動小数点アラインメントを完了する機能と、
４．アキュムレータ３１５に一致する１２８ビット（４つの３２ビットレーン、２つの６４ビットまたは１つの１２８ビット）レーン３０９へＳＩＭＤレーンを拡張する機能と、
５．標識２の補完積をレーンの幅に拡張する機能と、
６．ＳＩＭＤ内積モードのＳＩＭＤレーンを合計する機能と
７．内積モード用に内の他のＲＡＥからの積の合計を追加する機能と、
８．ＲＡＥ回路３００の単一サイクル３２×３２および倍精度乗算の部分積を結合する機能と、
９．ＩＮＴ６４の乗算をサポートするために、６４ビット製品を１２８ビットの上位、中間、または下位に配置する機能と
を実行する。
浮動小数点積の場合、乗算器シフタコンバイナネットワーク３１０は、指数の最下位の５つのビットに等しいビット数だけ仮数を左シフトすることによって、データを基数３２指数フォーマットに変換する。これが行われると、最下位の５つの指数ビットは破棄され、残りの指数ビットのみが下流で使用される。
乗算器シフタコンバイナネットワーク３１０は、アキュムレータの前に積およびＺ入力加算器を加算する。内積モードで動作する場合、すべてのＳＩＭＤレーンからの積、および同じＲＡＥ回路クアッド４５０内の他のＲＡＥ３００からの合計も合計に加算される。浮動小数点演算では、加算はすべての加数が同じアラインメントを持つ必要がある。つまり、すべての指数が同じである必要がある。指数論理３３５は、すべての加数のうち最大基数３２の指数を決定し、その指数と最大指数との差によって示される３２ビットの倍数だけ各加数を右シフトする。指数論理３３５はまた、積とＺ入力とを互いに、および隣接するＲＡＥユニットからの積が積の和に寄与する場合にそれらの積を整列させるために必要な過剰な右シフトを決定することを担当する。
１／４精度と半精度の指数はそれぞれ４ビットと５ビットであるため、基数３２の指数事前シフトは、これらの場合の仮数を完全に整列し、アキュムレータ３１５の前に積を合計するために、さらなるアラインメントシフトは必要ない。この場合、アキュムレータ３１５への仮数は整数として扱われ、アキュムレータは整数モードで動作する。最後の加算／丸め／飽和論理は、整数として残すことも、浮動小数点形式に戻すこともできる。
Ｚ入力３７５は、積の共通和および独立Ｚ入力の同時和または差を必要とする関数をサポートするために、積の和と結合される。ＦＦＴバタフライは、Ｚ±（Ａ＊ｃｏｓ＋Ｂ＊ｓｉｎ）を使用した例である。積の和とＺ入力加算器との間には、否定およびゼロ制御が加えられ、これを可能にし、また、積が隣接するＲＡＥ３００内の積の和を供給するために使用されるときに、アキュムレータ３１５と共にＺ入力３７５を使用することを可能にする。５を超える指数ビット（倍精度および単精度ＩＥＥＥおよびＢＦＬＯＡＴ１６）を持つモードでは、指数を均等化するために追加のシフトが必要である。追加のシフトが必要な場合、指数の小さい加数はそれぞれ右シフトされる（および、ＩＥＥＥ標準に従って最も近い値に丸められる）。右シフト距離は、３２ビット右シフトの数として、超過指数（基数３２指数に変換した後に残った指数）を使用して計算される。右シフトの数が３より大きい場合、加数は０になる。さらに、出力基数点を出力形式の正しい位置に揃えるために必要なモード依存の固定バイアスがある。これら３つのシフト量（変換左シフト、アライメント右シフト、バイアスシフト）を合計して、各加数に対するネットシフト量を決定し、そのネットシフト量をシフターコントロールに記録する。各加数に対する正味シフト決定が計算され、指数論理ブロック３３５内のシフト制御に変換される。単精度の場合は最大８個（４つのＲＡＥ（それぞれＺ入力と製品を含む））、ＢＦＬＯＡＴ１６の場合は最大１２個の加算器があり、ＲＡＥ３００ごとに２つの積と１つの整数の加算器がある）。
図２４は、アキュムレータ３１５の１２８ビットに対する各モードの乗算器積のアラインメントを示す。乗算器積幅は、セル４５１が乗算器入力幅に対応する複数の網掛けセルによって示される。セル４４１は、融合していないアキュムレータ内のスティッキービットの位置を示す。この設計では、アキュムレータと加算器は１２８ビット幅以下のスティッキービットを持っている。セル間の線４５３は、３２ビット境界に位置合わせされたときの浮動小数点の基数点の位置を示す。「Ｘ」とラベル付けされたセルは、浮動小数点の符号を示す。整数部の「Ｙ」と表示されたセルは、桁上げブロッカーの位置を示す。
ＡＬＵとしてＲＡＥ回路３００内でドット積和がより大きなＳＩＭＤレーンに累積され、シフトネットワークによって３２ビット境界に整列される。半精度および１／４精度浮動小数点の場合、最大で５ビットの指数があるため、３２ビット境界へのシフトは表現可能な範囲全体を表す。したがって、これらのモードでは、指数のさらなるシフトまたは処理は必要ない。Ｂｆｌｏａｔ１６は８ビットの指数を持つため、内積モードで積の合計の積を整列するために追加のシフトが必要である。指数論理は、モードに応じて、そのレーンの上位３指数ビットとＲＡＥ回路３００、ＲＡＥ回路対４００またはＲＡＥ回路クワッド４５０内の最大指数上位３ビットとの間の差に基づいて、ＢＦＬＯＡＴ１６ドット積モードのうちの１つを選択する（名前の数字対は、それぞれ、上位および下位レーンの追加右シフトを示す）。
これらの追加のＢＦＬＯＡＴ１６モードは、一方または両方のレーンを０または３２ビットだけ右にシフトさせるか、またはより大きな差がレーンをゼロにする。各ＲＡＥ回路３００内の最大指数（３ｍｓｂｓ）は、シフトを解決するために、ＲＡＥ回路クアッド４５０内の他のＲＡＥ３００と共有されるべきである。解像は積のシフトに間に合うように乗算と並行して起こる。単精度ドット積は、加算前に位置合わせするために３２ビットシフトが必要かどうかを決定するために、同様のＲＡＥ間３００指数処理を必要とする。このため、ｓｉｎｇｌｅ＞＞３２、ｓｉｎｇｌｅ＞＞６４、およびｓｉｎｇｌｅ＞＞９６の規定が、シフタコンバイナネットワークの機能テーブルに追加された。ＢＦＬＯＡＴドット積と同様に、単精度ドット積も、追加のシフトを事前に決定するために、ＲＡＥＡＬＵ間の上位指数ビットの分解能を必要とする。
ＩＥＥＥ標準の丸めに合わせるために、シフトコンバイナは、１２８アキュムレータのビット幅に加えて、シングルおよびｂｆｌｏａｔドットモードの丸め、ガード、およびスティッキービットも組み込む必要がある（これらはアキュムレータの丸めビットにも渡される）。他のドットモードでは、完全に展開された浮動小数点が整数として扱われるため、ｄｏｕｂｌｅ、ｓｉｎｇｌｅ、およびｂｆｌｏａｔの各ドットモードを除き、加算器ツリーの右側からシフトするビットはない。
アキュムレータ内に浮動小数点（ｄｏｕｂｌｅ、ｓｉｎｇｌｅ、およびｂｆｌｏａｔ）を保持する浮動小数点モードは、各レーン内で３ビットまたは４ビットずつシフトして、プリアキュムレータ内での成長を可能にする必要がある。アキュムレータ３１５は、適切な３ビット位置合わせを維持するように適宜調整される。また、プリアッドは、シフト時に「１」ビットを右端から押し出すときにフロートのスティッキービットとしてレーンのｌｓｂに設定される。
表９は、柔軟な乗算器３０５の出力構成を、乗算器シフタコンバイナネットワーク３１０と共に説明する。乗算器シフタコンバイナネットワーク３１０の論理は、その１次入力データを、プルーニングされた３２ビット／２７ビットのフレキシブル乗算器３０５から受け取る。入力は桁上げ保存形式の６４ビット（合計が乗算器積となる２つの６４ビットベクトル）である。データは、２つの３２ビットレーンまたは１つの６４ビットレーンを作成するために必要に応じて組み合わされる４つの１６ビットレーン３０９に分離される。合成された各レーンは、出力符号を決定するために、被乗数記号および否定制御を使用して、負の積に対して否定または符号拡張される。乗算器出力の内容は、表９に示すように、乗算器モードに依存する。
この設定にはＳＩＭＤ制御が含まれており、各レーンの桁上げブロッキングを適切に設定する。他の複数のＲＡＥからの入力に対する静的シフト／０制御も、制御入力に含まれる。（ａ）１ビット符号拡張制御（４つのレーンごとに１つ）と、（ｂ）第１レイヤ４：２圧縮器の２ビット乗算器ＳＩＭＤサイズ選択制御と、（ｃ）２ビットアキュムレータＳＩＭＤサイズ選択制御（残りの圧縮器レイヤ用）と、（ｄ）対入力の他のＲＡＥ３００の２ビットシフト／０選択と、（ｅ）２ビットシフト／クアッドの残り半分からの入力に対する０選択と、（ｆ）Ｚ入力加算器への入力における積和の２ビットネゲート／０制御との静的構成コントロールが含まれるか、またはデコードされる。否定およびゼロ制御は、サフィックス（および／または条件付きフラグ）入力３８０論理を用いて動的に制御可能である。
各シフトセレクタに対するシフト制御は、指数論理３３５ブロックによって設定され、指数値および構成を用いて、図２３のブロック図に示される各シフトセレクタ選択に対する適切なシフト設定を計算する。各レーンのゼロ化制御はまた、指数値および構成を使用してレーンがゼロ化されるかどうかおよびいつゼロ化されるかを決定する指数論理３３５から得られる（非正規化またはゼロ乗算または１２８ビットアキュムレータを超える右シフトのためゼロ化される）。ここには、次のシフト制御が含まれる。
１．５ビット０：３１ビットの左シフト制御で、４レーン３０９毎に設定される。
レーンは、５ビット符号なしバイナリ制御で指定されたビット数だけ左にシフトされる。
２．１ビット０／３２ビットの右シフト制御で、４レーンに１つずつ。「１」を指定するとシフトが発生し、「０」を指定するとデータは変更されずに渡される。
３．４つのレーンごとに１つずつ、１ビットのゼロサイズ制御。「１」はレーンを０にし、「０」はデータを変更せずに渡す。
４．１ビット０／３２ビット右シフト制御（２つのダブルレーンごとに１つずつ）。
「１」を指定するとシフトが発生し、「０」を指定するとデータは変更されずに渡される。
５．最上位３２ビットレーンの１ビット０／６４右シフト制御。「１」を指定するとシフトが発生し、「０」を指定するとデータは変更されずに渡される。
６．最下位３２ビットレーンの１ビット０／６４左シフト制御。「１」を指定するとシフトが発生し、「０」を指定するとデータは変更されずに渡される。
Ｚ入力シフタ３３０ブロックの算術出力からのＺ軸加算器は、１２８ビットの和ベクトルと、Ｚ入力の４つの３２ビットレーンの各々に対する２の補数増分からなる４ビットの桁上げベクトルとである。
桁上げベクトルビットは、Ｚ入力を加える３：２圧縮器４５６に先行する積データ経路上の４：２圧縮器段階４５４からの前のビット位置からブロックされる各アクティブレーンのＬＳＢへの桁上げ入力を置き換える。
レーンが結合されると、その桁上げベクトルＬＳＢは、次の下位レーンの桁上げ出力から取得される。
Ｚ入力３７５は、Ｚ入力シフタ３３０ブロックの算術出力をオフにすることによって無効にされ、それによって出力は強制的にゼロになる。
リンクされた対のＲＡＥ３００内の他のＲＡＥ３００からの入力およびその同じＲＡＥ３００への出力は、両方とも桁上げ保存形式の１２８ビット幅信号（２つの１２８ビットベクトル）である。入力には、シフトされていないデータと２７ビットのデータで右シフトされたデータの間で選択するセレクタがある。このセレクタはまた、他のＲＡＥ３００からのリンクが望まれない場合に入力をゼロにする選択を有する。入力シフトｍｕｘは、デコードされた構成ワードによって制御される。Ｚ入力加算器からの和は、対の他方のＲＡＥへの出力である。Ｚ入力加算器からのその信号も、他のＲＡＥ３００からの入力と加算される。内積モードはＳＩＭＤレーンを他のＲＡＥ３００への出力の前に１つの値に予め結合するので、これらの接続は常に単一レーンである。
ＲＡＥ回路クワッド４５０の他の半分からの入力および他の半分への出力も、桁上げ保存形式の１２８ビット幅信号（２つの１２８ビットベクトル）である。入力はシフトされていないか２７ビットのデータだけ右シフトされたかを選択するシフト多重を持っている。このｍｕｘには、クアッドの残り半分からのリンクが望ましくない場合に、入力を０にする選択もある。入力シフトｍｕｘは、デコードされた構成ワードによって制御される。ＲＡＥ回路３００の対加算器からの和は、対内の他のＲＡＥ３００への出力となる。ＲＡＥ対加算器からのその信号はまた、四辺形の他の半分からの入力と加算され、アキュムレータ出力を形成する。内積モードはＳＩＭＤレーンを他のＲＡＥ３００への出力の前に１つの値に予め結合するので、これらの接続は常に単一レーンである。
アキュムレータ３１５への出力も、桁上げ保存形式の１２８ビット出力（２つの１２８ビットベクトル）である。出力は、ＳＩＭＤ演算のために２つの６４ビットレーンまたは４つの３２ビットレーンに分離される。１つまたは２つのレーンアキュムレータ出力は浮動小数点値であり得るので、指数論理３３５からの２つのレーンに対するアキュムレータ指数出力が付随する。上側レーンの指数は、倍精度を含む単一レーンの指数としても機能するため、６ビットの基数３２の指数である。下のレーンは、ＢＦＬＯＡＴ１６ ＳＩＭＤモードでのみ使用され、３ビットの基数３２の指数を持つ。アキュムレータ３１５の出力はまた、アキュムレータへのデータ有効出力を有し、これは、被乗数データ有効値とＺ入力加数データ有効値とのＡＮＤの遅延コピーである。無効になっている入力のデータの有効値は、有効な入力がない場合を除き無視される。
乗算後シフタコンバイナ回路動作および動的制御入力は、指数論理ブロック３３５によって部分的に供給される構成ワードによって制御される。この構成は、レーン桁上げブロッカーを設定し、静的シフト／０は、他のＲＡＥ３００からの入力を選択する。動的制御は、レーンの組み合わせとアラインメントのプロセスで、各レーンおよびシフタのシフト距離を設定する。乗算器からの６４ビット入力は１２８ビットに拡張され、浮動小数点モードの場合、シフトオフセットも導入されて、１２８ビットワード内の浮動小数点値を適切に整列させ、指数シフト左は仮数をさらに基数３２指数に変換する。ＳＩＭＤモードでは、各レーンの幅が乗数出力の２倍になる。各入力レーンのシフトはモードに依存して変化し、そのシフト距離は指数基数シフトを加算するベースとなる。適切なレーンおよび指数＝０のアラインメントを得るためのレーン拡張を表１０に示す。
シフタに入る各１６ビットレーン間の１６ビット間隔の乗算器からの出力。より広い複数のレーンのために複数のレーンが組み合わされると、複数のレーンはギャップを埋めるように移動する。ＳＩＭＤドット積の場合、全てのレーンは出力の最下位レーンの位置にシフトされ、合計される。点４については、各レーンは合計前に符号が拡張されている。点２の場合、各入力レーンは合計前に３２ビットに符号拡張される。
レーンシフトは、モード依存シフトバイアスでレーン指数４または５ｌｓｂｓを合計することによって計算される。その合計の下位５ビットは、最初の０：３１シフトを直接制御する。バイアスされた指数の上位ビットは、レーン１および３に対する超過シフト論理からの超過シフト距離に加算され、次いで、その和が、コンバイナ段階におけるマルチプレクサに対するシフト制御に記録される。図２５は、各レーンおよび各第２レベルシフタのモード毎のシフト距離を示す。図２５のいくつかのモードは、モードに対する追加の改良を有する。浮動小数点ドット４の合計は、そのサイズの最も左の出力レーンで１／４精度または半精度のアラインメントにマップできる。これには、異なるシフトバイアスが必要である。ＢＦＬＯＡＴドットモードでは、基数３２の指数を等化するために必要な余分なアラインメントシフトが考慮される。２つの数値は、指数論理によって決定された上レーンと下レーンの相対的な右シフトを示します。
シフト量は、指数に応じて３２ビットレーンごとに異なる。同様に、シングルおよびダブルは、可能な４つの３２ビットシフト距離に対して異なるシフト設定を有し、Ｚ入力または他のＲＡＥに加算するときにゼロでない右シフトデータをもたらす。これらもまた、最大指数からの指数差によって制御されるシフト設定の変調を必要とし、したがって、テーブル内に別個の行エントリを有する。ＩＮＴ６４には３つのシフト設定があり、部分積のシフト－追加累積の４サイクルをサポートする。６４×６４乗算シーケンサ（ｍｕｌｔｉｐｌｙ ｓｅｑｕｅｎｃｅｒ）は、乗数シーケンスと連携してこれらのシフト設定をシーケンス処理する必要がある。
図２３のブロック図は、乗算器シフタコンバイナネットワーク３１０のアーキテクチャを示す。この回路は、各レーン３０９のシフタを個別に制御して、シフタに示されたレーンシフトを行う。レーン０（３０９Ａ）および２（３０９Ｃ）は、６４ビットバスに対して－１６ビットから４７ビットの左シフト範囲を有する。レーン１（３０９Ｃ）およびレーン３（３０９Ｄ）の左シフト範囲は－３２ビットから３１ビットである。各レーンシフタは、各データがシフトされていないか、または前の段階よりも１大きい２の累乗だけ左にシフトされるように配置された６つの２：１マス（図２６の３１６）のシリーズを含む。最後の段階は、偶数レーンの最後の段階が右または左に１６ビットシフトし、奇数レーンの最後の段階が３２ビットだけ右にシフトするか、またはシフトしないように、バイアスが組み込まれている。最終段階の出力は、０制御がアサートされると、レーン出力を強制的に０にするようゲート制御される。最初の段階は１６ビット幅で、乗算器レーンからの１６ビットに最上位ビットを加え、符号なしと重複のためにゲートされる。
後続の段階はビットシフトの量だけ広くなり、入力最上位ビットが出力幅を埋めるように複製される（その入力ビットは入力からのゲート拡張符号である）。段階の幅は、それぞれ１８、２０、２４、３２、４８、および６４ビットである。これらのレーンシフトネットワークの出力は、１つは２つの低次レーン用であり、もう１つは２つの高次レーン用である一対の６４ビット２：１圧縮器（マルチプレクサ３１１）に供給される。ＳＩＭＤドットモードに使用される場合、２つのレーンのシフト距離は、レーンがオーバーラップし、４：２圧縮器３１３内で合計されるように設定される（データはすべてシフトコンバイナを通して桁上げ保存形式である）。この場合、符号は６４ビット幅に拡張されます。他のモードでは、適切な符号拡張を含むシフトされたデータは重複しないので、和は、２つのレーンを結合するためにＯＲゲートが使用された場合と同じである。第１圧縮器段階は、バス幅がドットモードの最大合計の２倍に拡張されるので、オーバーフローを処理するためにビットを必要としない。
図２６は、レーンシフトおよび第１圧縮器回路の詳細を示すブロック図である。図２７は、レーン桁上げブロッキングのための４：２圧縮器への追加論理を示すブロック図である。指数論理によっても制御される第２のシフタ４５２の層は、３２ビットの倍数だけ２つの結合されたレーンを別々にシフトする。下位レーンのシフト範囲は、－３２から６４ビット左シフトである。上位レーンのシフト範囲は、－９６から０ビット左シフトである。これらのシフトは、図２４に示すように、２つの縦続接続された２：１マルチプレクサ４４９を用いて行われる。データ経路幅は、第１のシフタへの入力において、上側および下側レーンの両方に対する符号ビットのゲート付き複製を用いて９６ビットに符号拡張され、第１のシフタは、データを変更せずに通過させるか、または両側レーン上で３２ビットだけ左シフトさせる。複数のレーンは独立して制御される。入力は第２レベルシフタへの入力で１２８ビットに拡張される。下のレーンは符号が１２８ビットに拡張され、上のレーンは０が１２８ビットに拡張される。また、ドットの組み合わせによってレーン幅が２倍になるため、オーバーフロービットも不要となる。シフトされたレーンの出力は、１２８ビット４：２圧縮器４６１を用いて合計される。その圧縮器４６１の出力は次に、シフトされたＺ＝入力を有し、次に、ＲＡＥ回路対４００内の他のＲＡＥ３００からの合計を有し、次に、一連の４：２圧縮器４５４によって、ＲＡＥ回路クアッド４５０の他の半分の合計が順にそれに加えられる。Ｚ入力は、その桁上げベクトルがちょうど４つのレーン桁上げビットであるので、３：２圧縮器４５６を使用する。シフトコンバイナの各圧縮器は、ＳＩＭＤレーンが有効であるときに活性化されるレーン境界を横切る桁上げをブロックするゲートを有する。第２レベル圧縮器の桁上げゲートは、ＳＩＭＤが内部桁上げをブロックするとき、Ｚ入力からの桁上げに接続する。図２７は、レーン桁上げブロッキングのための追加論理を示す。加算器を結合するために使用される圧縮器は、ガード、ラウンドおよびスティッキービットを実装するために、最下位端に３つの追加ビットを必要とし、融合演算のＩＥＥＥ丸めに準拠する。
図２８は、乗算器シフタコンバイナネットワーク３１０Ａの代替実施形態を示すブロック図である。可能な代替構成は、乗算器３０５の出力に桁上げ伝播加算器７０２を追加して（各レーンの桁上げブロックのゲーティングと共に）、乗算器ツリーの桁上げ保存形式を非冗長２の補数（単一の６４ビットベクトル）表現に解決する。これにより、桁上げ保存出力に必要な最初のレイヤでのシフトツリーの重複が排除され、多くの２：１マルチプレクサインスタンスが節約される。２つの単一ベクトルシフトされたレーンは共に桁上げ保存対を表すので、レーン対を合計するために使用される第１段階４：２圧縮器も除去される。これにより、多くの４：２圧縮器インスタンスが削除される。付加された桁上げ伝搬加算器アーキテクチャがより少ない論理を占有し、かつタイミングを満たす限り、これはかなりの量のシリコン面積を節約するはずである。最初のレベルの後の論理は変わらない。また、レーンゼロ化は、データ経路がより狭い乗算器出力に押し戻すことができる。図２９は、乗算器シフトコンバイナネットワーク３１０Ｂの別の代替実施形態を示すブロック図である。
６．Ｚ入力シフタ３３０
図３０は、Ｚ入力回転／シフト論理３３０データ経路を示すブロック図である。ＲＡＥ３００は、アキュムレータ／加算器への加算入力、並びにブール論理回路３２５及び比較回路３２０への入力として機能する第３の３２ビットＺ入力３７５を含む。このＺ入力は、隣接するＲＡＥ３００（対の他のＲＡＥ３００）のＺ入力３７５またはこのＲＡＥ３００のＹ入力３７０のいずれかをＺ入力３７５に連結することによって、６４ビットに拡張可能である。拡張ソースの選択は、ＲＡＥ３００モード設定によって制御される。Ｚ入力３７５は、乗算器積アラインメントに一致するようにアラインメントシフトを実行するように設計されたシフトネットワークによって調整される。このシフトネットワークは、ワードサイズが８ビット、１６ビット、３２ビット、または６４ビットの場合に必要なブールシフト／回転関数によっても使用される。ブール論理回路３２５の入力はまた、ｍｉｎ－ｍａｘ比較およびソートのための比較ブロック入力の１つに接続される。Ｚ入力３７５およびＺ入力回転／シフト論理３３０は、算術演算および論理演算の両方のため１レーン、２レーンおよび４レーンＳＩＭＤ演算をサポートする。Ｚ入力３７５に関連するＺ入力回転／シフト論理３３０は、
１．各ＳＩＭＤレーンの浮動小数点入力の隠しビットを回復する関数と、
２．浮動小数点モードで非正規（指数＝０）入力が提示された場合の出力データを０にする関数と、
３．加算器に合わせてＳＩＭＤレーンを１２８ビット（４つの３２ビットレーン、２つの６４ビットまたは１つの１２８ビット）に拡張する関数と、
４．浮動小数点の符号の大きさを２の補数仮数に変換する関数と、
５．２の補数出力をレーンの幅に符号拡張する関数と、
６．８、１６、３２、および６４ビットレーンでの整数論理シフトおよび回転操作する関数と、
７．６４ビット入力を１２８ビットの３２ビット境界の上、中央、または下の位置に配置することが可能な関数と、
８．レーンごとに０、反転、または否定の演算出力を選択する関数と、
９．レーンごとに０または反転論理出力を選択する関数と、
１０．絶対値関数と、
１１．浮動小数点数を基数３２の指数に変換する（５ｌｓｂｓの指数で左シフト）関数と
１２．０ビット、３２ビット、６４ビット、または９６ビットの右シフトを追加して、乗数に対する浮動小数点の調整を完了する関数と、
１３．レーンの並べ替え（８ビットレーン）関数と
をなす。
典型的なＺ入力３７５は、単精度浮動小数点、ＳＩＭＤ－２半精度浮動小数点、ＳＩＭＤ－４ １／４精度浮動小数点、ＳＩＭＤ－２ＢＦＬＯＡＴ－１６、３２ビット整数、ＳＩＭＤ－２１６ビット整数、またはＳＩＭＤ－４８ビット整数のいずれかの形式の３２ビットである。整数は符号付きでも符号なしでもよい。論理シフト／回転演算およびブール論理回路３２５への入力および比較３２０ブロックは、符号なし整数に対してのみ有効である。他の形式は通過できるが、論理モードの場合は、このブロックで符号なし整数として扱う必要がある。
Ｚ入力３７５は、拡張が６４ビット入力の最上位３２ビットになるように、このＲＡＥのＹ入力３７０または他のＲＡＥ３００のＺ入力３７５のいずれかをこの入力の左側のＲＡＥ対に連結することによって、６４ビットに拡張することができる。６４の入力は、符号付き整数、符号なし整数、またはＩＥＥＥ倍精度浮動小数点である。６４ビットとして使用する場合、拡張機能の最上位１２ビットは倍精度浮動小数点の符号と指数である。拡張は、論理演算および出力では整数として扱われる。拡張入力はまた、４つの主レーンに対するシフトバイアスに６４のオフセットを加え、レーン４に対するシフトバイアスに－６４のオフセットを加えることによって、拡張が最下位３２ビットになるように連結されてもよい。隠しビットと指数マスクビットも、上下に入れ替える必要があります。二重指数論理は高いｘ＊高いｙＲＡＥに存在するため、Ｚ入力分割がｘまたはｙ入力分割と一致するようにするには、この拡張交換が必要となる。
コンフィギュレーション入力は、各レーンのシフトまたはシフトバイアスの設定、マスクの選択、動作モードの設定、論理出力の論理シフト、回転または０および反転の選択、符号付きまたは符号なし、ネゲート、絶対値、および算術出力の０の設定を行う。否定および０は、内部条件フラグまたはＺ記号によって制御することもできる。コンフィギュレーション入力は、各レーンのシフトまたはシフトバイアスを設定し、マスクを選択し、動作モードを設定し、論理出力用に論理シフト、回転または０および反転を選択し、算術出力用に符号付きまたは符号なし、否定および０を設定する。
整数フォーマットのシフト距離は、構成内のビットによって、またはＲＡＥのＸ入力３６５を介して適用される外部シフト制御によって制御される。Ｘ入力が選択されると、３２ビットＸ値は、各８ビット入力レーンに対応する複数の４８ビットシフト制御に分離される。各制御レーンの下位７ビットはシフト距離に対応し、８番目のビットはレーン無効（ｌａｎｅ ｄｉｓａｂｌｅ）である。ＳＩＭＤモードが４に設定されている場合、Ｘコントロールの４つのレーンは、Ｚ入力の４つのレーンに１：１に対応する。ＳＩＭＤモードが２または１に設定されている場合、シフトシェアリングは、ＳＩＭＤレーンの最上位バイトに関連付けられた制御レーンを使用して有効になる（制御ビット１５：８は下位１６ビットレーンを制御し、ビット３１：２４は上位１６ビットレーンを制御し、ビット３１：２４は単一レーンＳＩＭＤのすべてのレーンを制御する）。同様に、制御ワード固定シフト設定も同様に分割された３２ビットワードである。浮動小数点演算の場合、Ｘシフトは浮動小数点指数に加算し、指数を増減する手段を提供する。シフト値が０（レーンのシフト制御とシフトバイアスの合計）の場合、付随するレーンのデータは、１２８ビットの内部ワードのビット０の最下位ビットに配置される。非ゼロシフト値は、入力のＬＳＢがシフト制御とシフトバイアスの合計に等しい１２８ビット内部ワードのビットになるようにデータを左シフトする。動的制御は、指数論理３３５および構成によって生成される。
算術出力は、乗算後シフトコンバイナ３１０論理へのＺ入力である。この出力は、桁上げ保存形式の１２８ビット幅の２の補数（２つの１２８ビットベクトル）である。出力はアキュムレータ入力と一致するようにフォーマットされる（ドットおよび複素積モードの場合は、乗数ＳＩＭＤモードとは異なる）。出力は、単一の１２８ビットレーン、２つの６４ビットレーン、または４つの３２ビットレーンにすることができる。４レーンの出力は、厳密に符号付きまたは符号なし整数である（１／４精度と半精度のＩＥＥＥｆｌｏａｔは、指数の５ｌｓｂｓだけ左シフトして整数に完全に展開される）。２レーンＳＩＭＤは、ＢＦＬＯＡＴ１６ＳＩＭＤの乗算－加算－累積の場合は２つの独立したＢＦＬＯＡＴ１６であり、それ以外の場合は符号付き整数である。ＢＦＬＯＡＴ１６の出力は、アキュムレータにおいて指数の最下位５ビットを０にシフトしたままである。単一の１２８ビットレーンは、基数３２の指数に左シフトされた単精度または倍精度のｆｌｏａｔであり、他の加数に合わせて必要に応じて３２ビットの倍数だけ右シフトされる。または、単一の１２８ビットレーンは１２８ビットの符号付き整数である。演算出力１２８ビット合計ベクトルは、シフトされ、マスクされ、渡され、反転またはゼロ化されたＺ入力である。桁上げベクトル出力には、各レーンの最下位ビット位置にある＋１の２の補数インクリメントのみが含まれる。その他のビットは暗黙的に０であるため、桁上げベクトルには０以外のビットが４つしかない。桁上げベクトルビットは、シフト－コンバイナネットワークにおけるＺ入力加算器の前の乗算器シフタ段階からの常に０の最下位ビット出力を置き換える。
Ｚ入力回転／シフト論理３３０の論理出力は、ブール論理回路３２５および比較論理３２０に接続される３２（拡張されると６４ビット）論理シフト出力である。これは、シフトされマスクされたＺ入力であり、レーン幅だけシフトされたシフトされた入力の第２の画像を有し、回転を達成するためにＺ入力シフトされたデータと任意選択的にＯＲされる。この出力は反転（シフトのみ、回転は不可）またはゼロにすることができる。論理出力には２の補数インクリメントはない。これは、インクリメントのための高価な桁上げ伝播加算器を回避するためである。論理出力は、符号付きまたは符号なし整数入力専用である。符号付き整数入力は、回転またはレーンの再割り当て操作に使用すべきでない。符号拡張は、これらの機能の適切な操作を妨げるからである。符号拡張シフトデータにおけるシフト結果に対する符号付き入力。符号なし入力では、シフトの符号は拡張されない。シフトされていないデータは、そのまま（シフト距離は入力車線の幅によってバイアスされるため、０シフト入力は車線の幅によって右シフトになり、結果として０または拡張符号が生成される）入力から論理出力に渡される。Ｘ、Ｙ、Ｚ入力データ有効フラグは、Ｚ入力論理では内部的に使用されない。
Ｚ入力動作および動的入力のソースは、指数論理３３５ブロックによって部分的に供給される構成ワードによって制御される。この構成では、浮動小数点、符号拡張、シフト距離またはシフト距離のソースの入力マスク、レーンマスク、反転／ネゲート制御またはそのソース、回転／シフト関数の選択、レーンの無効化、算術および論理出力の有効化（無効化された出力は強制的に０になります）、論理ウィンドウの選択、各レーンの指数ソースの選択、指数入力マスク、およびシフトバイアスを選択する。図３１は、Ｚ入力３７５のモード別構成を示す。
また、次のようなデータ経路制御装置をＲＡＥ回路３００に設けることもできる。
１．入力マスク：入力マスクはマスクされたビットをゼロにして指数をフィルタリングし、浮動小数点モードのシフトデータからビットを符号化する。ゼロ指数またはレーン無効化（レーンをゼロにすることができるデータ経路にはいくつかのポイントがあるが、エントリポイントは設計者の裁量に任されている）のためのゼロ レーンの手段として使用できる。入力マスクは、ＳＩＭＤモードと入力フォーマットによって設定される。
２．隠しビット：浮動小数点フォーマットが選択されている場合、隠しビットは浮動小数点隠しビットの位置に「１」ビットを強制する。隠しビットは、レーンのゼロ化によって上書きされる。隠しビットはＳＩＭＤモードと入力フォーマットに依存する。
３．符号拡張：８ビット入力レーンごとに符号拡張制御がある。設定されている場合、シフタネットワークは、１２８ビットシフタの幅までそのレーン内を符号拡張する。レーンを組み合わせて１６、３２、または６４ビットの入力レーンを作成する場合は、最も重要なレーンのみに符号拡張を設定する必要がある。符号拡張は符号付き整数モードにのみ使用し、レーン内に符号拡張を含めるためにＳＩＭＤモードに適したレーンマスクと組み合わせて使用する必要がある。符号拡張制御はＳＩＭＤモードで設定され、ｆｏｒｍａｔ＝ｓｉｇｎｅｄと入力する。
４．シフト距離ソース：シフト距離ソースコントロールは、シフト距離のソースがコンフィギュレーションビットとＲＡＥ Ｘ入力のどちらであるかを選択する。
５．構成シフト距離：シフト距離ソースが環境設定に設定されている場合に、各レーンの固定シフト距離を設定する。シフト距離は、レーンのシフト距離に到達するために、各レーンのシフトバイアスおよび指数シフトに加算さる。シフト距離ソースがＸ入力に設定されている場合、コンフィギュレーションのシフト距離は無視される。
６．シフトバイアス：各レーンの７ビットのシフトバイアスの値がシフト距離と指数シフトに追加され、８ビットレーンごとの合計シフト設定に到達する。
７．浮動小数点整列：浮動小数点整列は、ｄｏｕｂｌｅ、ｓｉｎｇｌｅ、およびｂｆｌｏａｔモードのアラインメントのための追加の３２ビット右シフトの倍数のソースを示す。
これは浮動小数点形式で設定される。
８．シフト共有：シフト共有は、８ビットレーンごとにシフトを制御するレーンを選択する。これにより、シフト制御を複数の８ビットレーンで共有できるため、各レーンでシフト設定を重複させる必要がない。
９．レーンマスク選択：レーンマスクは、各レーンのシフタの出力に適用される３２ビットの固定レーンマスクの中から選択する。オフ、２レーン、４レーンを選択できる。
これはＳＩＭＤモードで設定され、レーンの再割り当て機能で上書きされる。
１０．Ｎｅｇａｔｅ／Ｉｎｖｅｒｔ（否定／反転）：ソース選択によって否定／反転のソースが選択され、各レーンのビットによって３２ビットの出力レーンが制御される。ソースはすべてのレーンに共通であり、Ｘの構成ワード、否定フラグ、およびレーンのｍｓｂの設定が含まれる。レーンソースが「１」のとき、レーンは反転され、算術出力が有効であれば、レーン桁上げビットが演算出力にアサートされる。レーン反転コントロールは、ソース車線のシフト共有の選択に従う。複数のレーンがＳＩＭＤモードごとに結合される場合、桁上げは最下位レーンに対してのみアサートされる。
１１．回転／シフトＭｏｄｅ：１つの構成ビットで、回転イメージをシフトイメージと組み合わせて論理出力するかどうかを設定する。「１」は回転モードを示す。論理出力が無効になっている場合、回転設定は関係ない。
１２．回転幅：回転レーンの幅は、ＳＩＭＤおよび６４ビット拡張命令で選択したレーンの幅に設定される。
１３．演算および論理を有効にする：２ビットを個別に使用して、算術および論理出力を有効にする。「１」の値は出力を有効にする。出力が無効の場合、出力は強制的に０になり、対応する有効なデータ出力は０に保持される。
１４．論理ウィンドウ：論理ウィンドウの設定では、論理シフト／回転出力に出力するビットを選択する４つのウィンドウのいずれかを選択する。設定は、論理出力ＳＩＭＤから決定される。
１５．指数マスク－指数マスクは、複数の指数幅が適用される各レーンのＺまたはＹ入力から指数論理に渡されるビット数を選択する。
マスクは浮動小数点形式で選択される。フォーマット、ＳＩＭＤ、機能に加え、回転選択、出力イネーブル、およびシフト距離を最小制御入力にカプセル化した１４のモードがある。倍精度モードでは、各被乗数の指数ビットにアクセスするために、上位＊上位部分積を処理するＲＡＥの指数論理が必要である。これには、６４ビットの下半分に６４ビット拡張を追加し、６４ビットＺ入力の上半分に４つのローカルレーンを追加する必要がある。これにより、指数マスクも適切な位置に配置される。これを実現するために、シフト距離が変更される。ダブルＨＬ反転モードはこれを反映している。
図３０を参照すると、Ｚ入力回転／シフト論理３３０は、５つの入力レーンの各々について、可変０－１２７ビット左シフタ４５８を含む。４つのレーンは、４つのレーンＳＩＭＤに対応する８ビット入力を有する。レーンは２レーンと１レーンの組み合わせである。５番目のレーンは、６４ビット操作用の拡張入力に接続された３２ビット幅のレーンである。シフタの前には、モードに応じて変化するマスク４６２があり、入力時の浮動小数点の指数ビットおよび符号ビットをマスクすることを意図している。シフトされたデータレーンは、論理ＯＲゲート４６４と組み合わされ、否定又は符号の大きさを負の２の補数出力に変換するために反転される。反転は、３２ビット算術出力レーンごとに行われる。３２ビットの算術レーンは、論理出力用に８ビットのレーンにマップされる。
選択的に反転された出力は、演算への桁上げ保存フォーマットされた出力の合計部分を形成する。その出力の桁上げベクトルには、必要に応じて各レーンの２の補数補完の増分が含まれる。桁上げ出力と保存出力の合計は、各レーンのシフトされたＺ入力の２の補数表現であり、否定制御が設定されている場合は否定される。０制御を設定すると、出力は強制的に０になる。０は、指数が０に等しい浮動小数点入力の場合、または各レーンのゼロ化構成コントロールに応答してアサートされる。Ｚ入力論理パイプライン待ち時間は、入力からＺ入力へのシフト／コンバイナへの乗算器および乗算後シフト／コンバイナネットワーク待ち時間と一致する。シフトが０の場合、レーン入力のＬＳＢがすべてのレーンの１２８ビット出力のビット０にマップされるように、Ｚシフタは０ベースにされる。入力を０にすると、シフタとＯＲ結合器の間に別のマスクを追加してレーンを右にシフトすることができ、また、任意の並べ替えとレーンの結合（例えば、２－４の精度と半精度のレーン）、または仮数と指数の分割処理も可能になる。
各レーンは、浮動小数点符号ビットおよび指数ビットをゼロに置き換え、シフタへの入力で隠しビットをアサートするマスク４６２を有する。レーンおよびモードごとのこれらのマスク値は、０に強制される入力ビットに対応する「１」ビットとともに表１１に詳細に示されている。マスクビットのセンスは、実装された設計において便宜上反転されてもよい。また、この表には、マスクをすべて「１」にし、レーンデータを０にするゼロサイズ制御も示されていない。ゼロ化は、レーンが選択解除された場合、およびモードとレーンに適した浮動小数点指数が０の場合にアサートされる。マスク生成は、Ｚ入力指数および制御論理の一部である。
Ｚ入力ＳＩＭＤモードは、必ずしも乗数ＳＩＭＤモードと同じではない。ＳＩＭＤドット積および複素乗算モードの場合、乗算器コンバイナは、レーンの数を減らし、Ｚ入力およびアキュムレータにおいて、乗算器のモードとは異なるモードをもたらす。浮動小数点モードでは、ＩＥＥＥおよびＢｆｌｏａｔ形式の一部である隠しビットのアサーションが必要である。隠しビットは、浮動小数点モードが選択されたときに、関連するレーンでアサートされる。隠しビットは、０の指数によって０に強制される場合、または０の構成制御に対してレーンを強制する場合を除き、常に「１」である。隠れビットベクトルは、表１２のモード別に表化されている。定型入力論理はマスクされて＜＝（隠しＯＲ（Ｚ－ｉｎＡＮＤＮＯＴｍａｓｋ））、ゼロ化されない。
図３２は、シフトネットワーク４５８の構成を示すブロック図である。各レーンのシフトネットワークは、レーンを１２８ビットに拡張し、Ｚ入力指数論理で発生する各レーンの７ビット制御に基づいて、レーンデータを０から１２７ビット位置に左シフトする。ビットが左にシフトされるのと同じように、０ビットが右にシフトされて埋められる。各レーンのシフタは７レイヤの２：１マスであり、それぞれが前のシフタよりも１大きい２の累乗だけシフトする。シフトネットワークの幅を最小にするために、最小のシフトが最初に行われる。
シフトネットワーク４５８の構成を図３２に示す。１段階目の幅は入力幅＋１、２段階目の幅は入力幅＋１＋２、３段階目は入力幅＋１＋２＋４となる。すべての段階の幅は１２８ビットに制限されているため、１２８ビットを超えるビットは失われる。レーン０～３の入力はそれぞれ９ビット（８ビット＋符号拡張用拡張）で、レーン４には３２ビット＋符号拡張入力（６４ビットのみに使用）がある。シフト制御はモードの関数であり、浮動小数点モードの場合は各レーンの指数、Ｚ軸シフト制御の場合は各レーンの指数である。シフト制御は、Ｚ入力指数論理から取得される。符号付き整数モードの場合、シフトネットワーク４５８は、入力をレーンの幅に符号拡張する。これを行うために、シフタの各段の幅が１ビット増加され、その拡張されたビットが、シフトされていない入力上の２ｋ最上位ビットで次のｍｕｘに複製される。最初のレイヤｍｕｘは、符号付き整数モードの最上位ビットと重複するように追加ビットを設定し、それ以外の場合は０に設定する。２つのレーンと１つのレーンの符号付き整数の場合、レーンの最も重要なレーンのみが結合され、幅の広いレーンの符号が拡張される。下位８ビットのサブレーンの拡張入力ビットは「０」に設定される。
各シフトネットワーク４５８レーンの出力は、出力をレーン内に維持するためにレーンマスクを必要とし、さもなければ、符号拡張は次の最上位レーンに伝播し、浮動小数点整列のための右シフトは、より低いレーンにアンダーフローする。ＳＩＭＤモードの各レーンのデータを通過するビット範囲は、以下の表１３に示されている。マスクが有効になっている場合、表示されているビット範囲外の範囲は強制的に０になる。演算モードではレーンマスキングが必要である。論理モードの場合は無効にして、レーンの順序を変更できる。演算シフトに符号付き整数を使用する場合は、論理モードに適用する必要がある。レーンの並べ替えは、符号なし入力でのみ有効である。これは、符号拡張では、符号拡張を制約するためにレーンマスクが必要だが、レーンの並べ替えによってレーンデータがレーンマスクの外側に移動されるためである。
入力レーンの左端のビットは、浮動小数点と符号付き整数の両方の符号ビットとして解釈され、整数のデータビットとして解釈される（このビットは浮動小数点形式のシフタにマスクされるが、否定と２の補数変換を制御するために指数論理ブロックによって使用される）。
各レーンのシフトネットワークからの１２８ビット出力は、（４６４からの）単一の１２８ビット合成出力を形成するために、他のすべてのレーンシフタの１２８ビット出力と論理ＯＲされる。すべてのレーンに対してシフタを０に設定すると、各レーンのデータは出力のビット０に最下位ビットで配置される。各レーン上のシフト値は、指数論理ブロックにおいてバイアスされ、各レーンに異なるシフトを与え、算術演算のためのレーンの重複を防止する。ＯＲ論理はまた、関連する出力レーンのすべてのビットを反転する（すなわちレーンデータに対して１の補数を実行する）、出力の各３２ビットレーンに対する選択可能な反転を含む。反転はモードと符号ビットの関数として指数ブロック内からも制御される。演算で使用する場合、反転は２の補数演算の一部を形成し、符号拡張と算術出力での１の加算によって完了する。レーン結合および反転論理の出力は、論理出力のための演算出力および回転画像論理に送られる。各レーンの反転と２の補数論理は入力の同じレーンによって制御されるため、算術出力ではレーンの並べ替えは許可されない。図３３は、モードによるビット整列を示す。
Ｚ入力回転／シフト論理回路３３０の演算出力は、乗算後乗算器シフタコンバイナネットワーク３１０に接続され、そこで、同じＲＡＥ３００内で計算された積または積の和に加算される。演算出力は、桁上げ保存形式で表される各レーンの２の補数符号付きデータであり、各レーンの合計が乗数からの積の合計に加算される２の補数値である１２８ビットベクトルの対として表される。レーンの数はアキュムレータＳＩＭＤモードに依存し、これは乗算器ＳＩＭＤモードと同じであっても異なっていてもよい。レーンは、ＳＩＭＤ－４の場合は３２ビット、ＳＩＭＤ－２の場合は６４ビット、単一操作の場合は１２８ビットである。和ベクトルは、各レーンの反転付きシフトＺ入力（反転が選択されている場合）である。桁上げベクトルは、各レーンで２の補数を完了するための＋１を含む。桁上げベクトルの他のすべてのビットは常に０であるため、これらのビットは物理的に実装されていないため、ポスト乗算シフト／コンバイナネットワークへの接続はシングルエンドになり、各レーンで１ビットずつ増加する。インクリメントは桁上げベクトルで行われ、Ｚ入力論理の算術出力で桁上げを伝播する必要がなくなる。
回転画像４６６ＯＲは、シフトされたデータのコピーであり、データが二つの連結されたコピーであるように、入力ＳＩＭＤレーン幅だけシフトされたデータに左シフトされる。論理出力はウィンドウ化され（４６８）、連結されたデータがウィンドウを通ってシフトされると、ウィンドウ内のデータが回転したように見える。図３３のビット位置は、０シフトについて示されている。シフトは、左シフトが追加されると、ウィンドウの上部からシフトされたビットがウィンドウの下部に再び入るように見えるように、レーン入力をシフトされたビット数だけ上に移動させる。回転ではなくシフトが選択されると、オフセットシフトされた画像の代わりに赤色の凡例データが０に設定されるので、０シフトはウィンドウ内にデータを生じず、シフト距離が増加するとウィンドウの下端に上位ビットが表示され、最大シフトではＬＳＢのみがウィンドウの上部に残る。回転モードでは、符号拡張子とのＯＲが符号拡張子によってマスクされるため、回転されたイメージに符号なし入力が必要である。
論理出力は、モードに応じてレーンウインドウ内のビットのみを選択することによって、ＳＩＭＤレーンを元のサイズのレーンに再マージする。４×８ＳＩＭＤ、２×１６ＳＩＭＤ、３２ビットまたは６４ビット出力用のウィンドウを選択する４：１ｍｕｘを介して選択する。上位３２ビットは、６４ビットモードでない場合、０に無効化される。
図３４は、ＩＥＥＥ単精度から基数３２への浮動小数点フォーマット変換を示すブロック図である。浮動小数点モードでは、指数値に従って仮数データ経路を操作するだけでなく、浮動小数点指数を処理する必要がある。２つの浮動小数点値の積の指数は、被乗数の指数の合計である。浮動小数点加算では、加算されるためには各加数の指数が同じでなければならない。加数指数が等しくない場合、指数の小さい方の加数は、指数の差で表されるビット数だけ右にシフトされる。右シフト後、両方の加数はより大きな指数を共有し、合計することができる。合計する加数が２つを超える場合は、加数の中の最大指数を決定し、指数の差に等しいビット数だけ、より小さい指数を持つ加数を右にシフトする必要がある。
アキュムレータ３１５ループ内のシフト量を最小にするために、ＲＡＥ３００は、浮動小数点数が基数３２指数に変換された左に３１ビットまで事前にシフトされる、従来とは異なる内部形式を使用する。左シフトに対抗するための指数の調整では、指数の最下位５ビットがゼロになり、その後破棄され、すべての下流アラインメントシフトは３２ビットの倍数になる。この修正は、より広いアキュムレータを犠牲にして、指数比較の複雑さと臨界アキュムレータループ内のシフト論理を著しく低減する。さらに、アキュムレータ３１５の前に和が発生することは、アキュムレータ３１５の前に追加のシフト論理を必要とし、２つ以上の加算器があるので、各パスはそれ自身のシフタを必要とする。基数３２指数への変換は、図３４に示されており、指数論理回路３３５によって実行される。
７．指数論理回路３３５
図３５は、指数論理回路３３５を示すブロック図であり、これは、Ｚ入力指数論理４６５、過剰シフト論理４７０、および乗算器指数論理４７５を含み、これらの各々について、以下により詳細に説明する。代表的な実施形態では、アキュムレータ３１５は、それ自体の指数論理を含む。
このＲＡＥ回路３００はまた、４つものＲＡＥ３００からの複数の積および関連する付加的入力を合計する内積モードをサポートする。これらの積を合計するには、すべての加数から最大指数を求め、各加数の仮数に対する右シフト距離を決定するために、各指数とその最大値との差を計算する必要がある。ＩＥＥＥの半精度と１／４精度の値は基数３２の指数変換により整数に変換されるため、各レーンで結果を適切に揃えるための変換シフトとシフトバイアス以外の指数処理は必要ない。アキュムレータ３１５は、冗長符号ビットを推定し、オーバーフローなしで可能な場合は３２ビットの倍数だけ左シフトし、アキュムレータの指数はそれに応じてデクリメントされる（アキュムレータ指数は、５ｌｓｂｓを除去した後の最左ビットである）。累算後最終加算器、丸めおよび正規化段階（３４０）は、累積された合計を再正規化し、正規化シフト距離をアキュムレータの指数値に加算して、正規化の一部としてＩＥＥＥまたはＢｆｌｏａｔの全指数を再構成する。
指数論理回路３３５は、アキュムレータ３１５の前での指数処理である。指数論理回路３３５の機能は、乗算器指数を合計して指数バイアスを補償すること、左シフトによるすべての浮動小数点入力を基数３２の指数へ変換すること、ＲＡＥ回路クアッド４５０内の他のＲＡＥ３００からの指数を含む、全ての加算器の中の最大超過指数（超過は基数３２指数）を見つけること、各加数のシフト距離を、最大値からの差の３２倍として計算すること、正しい出力アラインメントのためにモード依存シフトバイアスを追加すること、Ｚ入力シフタ３３０および乗算器シフトコンバイナネットワーク３１０のシフタ設定を生成すること、および、指数０を検出すると、仮数と指数を強制的に０に戻す（非正規性を０に変換する）こと、として要約することができる。
超過シフト論理４７０は、ＲＡＥ回路クアッド４５０内の他のＲＡＥ３００へのリンクを含む最大指数を求める論理である。乗算器指数論理４７５は、乗算器指数の加算と、シフトコンバイナのシフタに対するシフトネットワーク制御の導出とを含む。Ｚ入力指数論理４６５は、Ｚ入力シフタ３３０のシフト制御を計算する。
非正規化入力は０に置き換えられる（指数が０の場合、データ経路は強制的に０になる）。まれに非正規化数が必要とされる場合には、ＲＡＥ３００内の比較ブロック３２０および他の論理を使用して、非正規化を検出し、ＩＥＥＥ標準に従って、整数乗算および加算を使用してプロセス非正規化への代替処理パスを導くことができる。
３２ビットのＸ、Ｙ及びＺ入力３６５、３７０、３７５は、浮動小数点指数及び符号にアクセスするために指数論理回路３３５に入力される。これらには、ＳＩＭＤモードの指数の複数のセットが含まれる。
各ＲＡＥ３００は、そのローカル最大３ビット基数３２指数を７線バーコード信号（７ ｗｉｒｅ ｂａｒ ｃｏｄｅ ｓｉｇｎａｌ）として出力する。３ビット指数を変換して、３ビットコードで示される連続配線数をオンにする。これら７本の配線は、ＲＡＥ回路クアッド４５０（個別には図示せず）内の他の３つのＲＡＥ３００のそれぞれに接続される。これらは、各ＲＡＥ３００の最大指数を共有し、またはダブルモードの場合には、分解された過剰シフトをＲＡＥ回路クアッド４５０内のすべてのＲＡＥ３００に送信する。
乗算器シフタコンバイナネットワーク３１０の各レーンに対する６レイヤシフタおよびゼロゲートに対するシフト制御は、指数論理回路３３５によって生成される。第２レベル乗算器シフタのための４つのシフト制御も指数論理回路３３５によって生成される。７層シフタのシフト制御およびＺ入力シフタ３３０の各レーンのゼロゲートは、指数論理回路３３５によって生成される。第２レベル乗算器シフタのための４つのシフト制御も指数論理回路３３５によって生成される。
指数論理回路３３５の構成は、一般に、Ｚ整数シフト／回転距離の制御と、Ｚシフトソース制御（Ｘ入力、設定、指数）と、数値モード（ＳＩＭＤレーン、Ｆｌｏａｔ形式）制御と、指数マスク（数値モードとＳＩＭＤで設定）制御と、レーンおよびネイバーＲＡＥ３００入力の制御をイネーブルにする制御を含む。
超過シフト論理４７０は、各加算器に必要な３２ビット右シフトの数を決定する。Ｚ入力と積は融合多重加算演算の一般的な場合に対して合計される。この加算は、アキュムレータ３１５の前、および隣接するＲＡＥ３００積ツリーの出力が結合される前に行われる。明確にするために、過剰な論理は、Ｚ入力指数論理４６５および積加算器の両方について議論される。
余分なシフトは、合計を完成させるために、加数を揃えるために必要な右の３２ビットシフトを指す。５ビット以上の指数を持つモードでは、各加数をどれだけ右シフトする必要があるかを決定するために、過剰シフト論理が必要である。超過シフト論理４７０は、まず、全ての加数の中から最大指数を決定しなければならない。次に、各加数について、その指数を最大値から減算して、適用する必要がある右シフトの量を決定する。
８ビットの指数を持つ最大８つの加数を組み合わせる（単精度内積それぞれが浮動小数点Ｚの加数を持つ、４つの融合された乗算加算の積）必要がある。Ｚ入力は、隣接するＲＡＥ３００積の後に合計に加算されるが、合計されたすべての積は同じ重み付けにシフトされるべきであり、各積のＺ入力は同様に重み付けされる必要がある。したがって、指数論理回路３３５は、隣接するＲＡＥＺ入力が局所和に寄与しない場合でも、すべてのアクティブＺ入力を調べる。これは、最大指数を決定するために、ＲＡＥ回路クアッド４５０内の４つのＲＡＥ３００間の通信を必要とする。
Ｂｆｌｏａｔ１６モードには、ＦＰＭＡＣごとに独立した８ビットの指数を持つ２つの浮動小数点値がある。ＢＦＬＯＡＴドット積の場合、各ＦＰＭＡＣからの２つの積と１つのＺ入力加数が合計され、指数を持つ最大１２の加数が必要になる。ドット積のないＢＦＬＯＡＴは、ＲＡＥ間指数接続が２つの指数をサポートしないため、隣接ＲＡＥの融合和を許容しない。最後に、倍精度浮動小数点では、４つのＲＡＥコアを結合した単一の融合多重加算が可能である。過剰な指数シフトを用いるモードを表１４にまとめる。
図３６は、Ｚシフタ３３０および乗算器シフタコンバイナネットワーク３１０のための超過シフト論理４７０を示すブロック図である。図３７は、２つの入力ｘファン出力２（２×２）ゲートを有する３ビット・インデックス対８ビットバー回路４８０を示すブロック図であり、図示された「１」はバッファである。図３８は、フル加算器を用いて複数のバーのＸＯＲ差をインデックスに変換するタリー回路４８５を示すブロック図である。図３９は、２つの入力ｘファン出力２（２×２）ゲートを有する８ビットバー対３ビットインデックス回路４９０を示すブロック図である。
超過シフト論理４７０は、その中心部分として１２加数プロセスを含み、論理は、倍精度のより広い指数および固有分布要件によって要求される特殊な処理のために追加される。ＳＩＭＤモードの２番目のＢＦＬＯＡＴ１６レーンには、大きな加数プロセスの余分なコピーが使用される。超過シフト論理４７０は、各３ビット指数を８ビットバー表現（バーの表現はワンホットデコードに似ているが、ワンホットビットに加えて、デコードされたビットより下位のすべてのビットもオンになる）に変換することによって、１２個までの３ビット超過指数を比較するタスクを単純化する。これは１ホットよりも複雑ではないデコードであり、この設計には利点がある。最大指数を求めるために、各バーの上位７ビットはビットごとにＯＲされる（バーの最下位ビットは常に「１」であるため、破棄される）。最も高いバーは短いバーより優先され、最大指数に対応する。ＯＲツリーは、ＲＡＥ３００内から１つまたは２つの積指数とＺ入力指数とを予め結合するために、８ビットＯＲによってローカル３入力に分割される。ＯＲへの各入力が選択された入力を遮断するためのゲートを有するように、ＯＲはＡＮＤ－ＯＲ－ＩＮＶＥＲＴゲート４７１から構成される。７ラインのローカル最大値は、ＲＡＥ３００間の専用の７ビット接続を介して、ＲＡＥ回路クアッド４５０内の他の３つのＲＡＥのそれぞれに送信される。
各ＲＡＥの受信機は、他のＲＡＥ３００からの３つの７ビット入力と、それ自体からの内部７ビット入力とを有する。これらは、各ＲＡＥ３００内でＯＲ結合され、各ＲＡＥは、最大バーの複製を保持する。ＲＡＥ結合構造もＡＮＤ－ＯＲ－ＩＮＶＥＲＴゲートであるため、他のＲＡＥからの入力をこのＲＡＥへの入力でブロックすることができる（これにより、ＲＡＥを独立した和または独立した和と対で使用することができる）。最大指数バーは、各ローカルＢＡＲソースと個別にビットごとの排他的論理和がとられる。排他的ＯＲ出力は、最大値と異なる複数のバービット上にのみ「１」ビットを有する。「１」ビットのカウントは、その加数に対する指数の差を示す。この差は、タリー回路４８５を用いて１ビット（これらは連続しているが、７ビットフィールドの任意の場所に配置できる）をカウントアップするために７ビットのタリー加算を用いてバイナリインデックスとして回復される。
最大の実際のシフトは、３３２ビットシフトまたは９６ビットである。それを超えると、シフトは１２８ビット以上であるため、加数はゼロになる。タリー加算器の２つの最下位ビットの値は、０、１、２、または３個の３２ビットシフトのシフトに対応する。残りのタリー加算器ビットは、「１」が加数をゼロにする。この差は最大値からローカル指数を引いた値であるため、常に負ではないシフトになる。
差ｍａｘ－ＺはＺ入力の超過シフトであり、同様に差ｍａｘ－Ｐｒｏｄｕｃｔは積の超過シフトである。これらの余分なシフトは、追加された右シフトを制御するために、符号化ブロックを介して関連するシフタネットワークに適用される。最大バーは、最大指数を表すインデックスにもデコードされる。これは、アキュムレータ入力の指数としてアキュムレータによって使用される。タリー加算器４８５を使用してアキュムレータ指数を復号化することもできるが、出力は常にバーであるため、復号化は単純であり、タリー加算器の全加算器を必要としない。２番目のｂｆｌｏａｔレーンには、レーン１Ｚの入力と積の最大値を見つけるために、同じ余分な論理のローカルのみのバージョンがある。この２番目の最大値のＲＡＥの外側にはリンクがないため、２つの加数の超過指数のローカルＯＲにすぎない。最大値はアキュムレータの２進指数に変換され、余分なシフト距離はプライマリと同じように計算される。
倍精度の論理は異なる。これは、指数の超過が３ビットではなく６ビットであり、加数が２つしかないためである（ｚ入力と積、ダブルス用のドットモードはない）。倍精度は、乗算器が４つのＲＡＥに分配され、その結果、積超過シフトをＲＡＥ回路クアッド４５０内の他のＲＡＥ３００に分配する必要があるため、ユニークである。倍精度超過論理は、最上位のＸビットとＹビットの積を含む同じＲＡＥ３００内に存在し、両方の指数が求められる。さらに、Ｚ入力論理は入力拡張機能を使用しますが、Ｚ入力論理が上位の入力と同じＲＡＥに存在するためには、最下位の半分である必要がある。ＸとＹの入力は両方とも被乗数を使用するため、Ｚ拡張入力は隣接するＲＡＥのＺ入力から取得される。Ｚシフタの最下位ビットにある拡張のバイアスは、この特別な場合（二重反転ＨＬ）に対してＺ入力で修正される。
二重超過論理は１２ビット最終加算を供給する桁上げ保存加算器を使用してＸ＋Ｙ－Ｚを実行し、積指数と加数指数の差を求める。これは、高速（Ｘ＋Ｙ）－Ｚを得るために、２層の先読み加算器の遅延と追加領域を持つのではなく、個別の加算器で行われる。１２ビットの差には、どちらが大きいかを識別するための符号ビットが付加される。１２ビット合計は、１２ビットバイナリを、超過積シフトおよび超過Ｚ入力シフトに対する飽和５ビットＢＡＲ値の対に直接再エンコードするデコーダに供給される。デコーダの真理値表を表１５に示す。各バー値は、８ビットバーの左側に「０」パディングされ、最下位ビットは、１次超過回路で最大に使用されるものと同様の７ビットバーに到達するように計算されない。積バーは、他のＲＡＥ３００への分配へのパスを有するように、ローカルＡＮＤ－ＯＲ－ｉｎｖｅｒｔ最大値に配線される。
ダブルモードでは、ＡＮＤ－ＯＲ－ＩＮＶＥＲＴへの他の入力が無効になり、積の超過シフトはそのまま出力される。各ＲＡＥの受信側では、二重超過を計算するＲＡＥからの入力だけがイネーブルになる。ダブルモードは、レーン３超過シフト論理への他方の入力をオフにして、積超過シフトが正しいシフトにデコードされるようにする。演算二重超過差論理を含むＲＡＥでは、Ｚ超過バーは同じＲＡＥ内に配線され、マルチプレクサを介してＺ超過シフトタリー加算器に直接接続され、Ｚ超過シフトタリー加算器はＺシフト距離に直接変換される。
差分加算器出力のＭＳＢは、アキュムレータ指数として使用される多重指数の和Ｘ＿ＰＬＵＳ＿ＹまたはＺ指数の６つの最上位ビットのいずれかを選択するために使用される。二重モードによって制御されるＭＵＸは、その最大二重指数と復号化された最大指数との間で、上述した１次超過論理から選択する（指数は、アキュムレータにおいて、倍精度と単精度の両方に対して同じ指数論理を使用するために、左に３ビット拡張された０である）。
図４０は、乗算器（およびシフトコンバイナ）指数論理４７５を示すブロック図である。ＳＩＭＤレーンごとに個別の積指数を維持する必要がある。積指数は、そのレーンの乗数指数の合計である。さらに、各乗数指数が０に等しいかどうかを確認する必要がある。また、レーン内のいずれかの１つが０の場合は、非正規性がゼロとして扱われるため、そのレーンの積がゼロになる。各レーンの指数加算器４７６は、指数オーバーフローを検出するために、１ビットだけ拡張されてもよい。実行される場合、指数オーバーフローは、追加のリソースを使用して無限大を生成する際に使用するために、ＲＡＥのサフィックス（および／または条件付きフラグ）出力４０５に送ることができる。
各レーンの最下位積指数ビットは、除去されたモード固有バイアスに加えられ、指数プレシフトを制御するためにシフトコンバイナ論理に提供される。複数の積および／またはＺ入力加数が合計されるモード（ドットおよび複素乗算）の場合、最大積指数を選択し、各積をその指数と最大指数との差だけ右に移動して仮数を揃える必要がある。
最大指数の計算については、前のセクションの過剰シフトの計算で説明した。仮数を揃えるためのシフトは、３２ビットの倍数の右シフトである。１２８ビット以上のシフトは加算器幅をアンダーフローするため、余分なシフトが３＊３２ビットを超えると、加算器または積は０に置き換えられる。最大基数３２の指数は、積と加数の合計の指数としてアキュムレータに渡される。図４０は、乗算器指数論理４７５を示し、これについては、以下でさらに詳細に説明する。
すべてのＳＩＭＤモードに対応するために、各ＲＡＥ３００に対して４つの別個の指数が維持される。４つのレーンモードでは４つすべての指数が使用され、２つのレーンモードではそのうちの２つ（レーン１と３）が使用され、残りのモードでは１つ（レーン３）の指数のみが使用される。倍精度浮動小数点形式には１１ビットの指数があり、ｌａｎｅ－３指数論理のみが使用される。単精度浮動小数点には８ビットの指数があり、８ビットをアクティブにしたまま、０にマスクすることで３つのＬＳＢを無効にしたレーン３の指数論理のみを使用する。Ｂｆｌｏａｔ１６は、８ビット指数を持つ２レーンＳＩＭＤである。上のレーンでは３ｌｓｂｓがマスクされ、下のレーンでは８ビットのレーン１指数が使用される。
半精度も２つのＳＩＭＤレーンであり、レーン３とレーン１を使用するが、半精度の指数は５ビットであるため、これらのレーン指数の最上位の５ビットを除くすべてのビットは半精度のためにマスクされ、余分なシフトは発生しない。１／４精度は４ビット指数を持つ４レーンＳＩＭＤである。レーン０とレーン２の指数は、１／４精度でのみ使用されるため、これらのレーンの指数論理は４ビットに固定されている。レーン１とレーン３の指数は、１／４の精度のために、これらの各レーンで４つのＭＳＢのみを使用するようにマスクされる。半精度ＩＥＥＥフォーマットと同様に、指数は６ビット未満であるため、余分なシフトはない。
また、現在のモード指数幅に一致するようにマスクされた、各被乗数指数に対するゼロ検出論理も存在する。レーンの被乗数指数のいずれかが０であるか、または超過シフトが３×３２より大きい場合、強制レーン０信号が生成される。マルチプレクサのセットは、ＳＩＭＤモードによって各レーンに適用する適切な力０信号を選択する。
マルチプレクサの第２のセットは、各レーンにおける基数３２シフトを制御するために、適切な積指数から適切な５つのＬＳＢを選択する。乗数積はアキュムレータの前に繰り込まれないので、積の指数を調整する必要もない。仮数データ経路幅は、基数点の左側の余分なビットと、積を合計するときの成長を考慮する。
レーンシフトは、モード依存シフトバイアスでレーン指数５ｌｓｂｓを合計することによって計算される。その合計の下位４ビットは、最初の０：１５シフトを直接制御する。バイアスされた指数の上位ビットは、レーン１および３に対する過剰シフト論理からの過剰シフト距離に加算され、次いで、その和が、コンバイナ段階におけるマルチプレクサに対するシフト制御に記録される。
ポスト乗算シフトコンバイナのためのシフト距離は、図２５において表にされる（ここで、Ｅ４とＥ５は、それぞれ製品指数の４と５のＬＳＢを表し、負のシフトは右シフト、正のシフトは左シフトであり、「０」は、レーンが強制的にすべて「０」になることを示し、「０」は０シフトを示す）。シフト距離はモード、指数ＬＳＢに影響され、いくつかのモードではシフタに関連する指数と合計値の最大指数との差に影響されることに注意すべきである。乗算後シフタ－コンバイナのシフト距離
図４１は、Ｚ入力指数論理４６５を示すブロック図である。Ｚシフタ３３０は、積とＺ成分とを合計するために、Ｚ入力を各レーン内の積のシフトされた乗算和と位置合わせすべきである。乗算器３０５の積は、最下位の５指数ビットを除去するために、３２の倍数である指数に予めシフトされる。同様に、Ｚ入力指数論理４６５は、シフトを行うために５つの指数ＬＳＢを使用して５つの最下位指数ビットを除去するためにＺ入力データをプリシフトする。各レーンのシフトにモード依存シフトバイアスを加えて、適切なシフトを行い、仮数を適切にレーンに配置する。指数論理には、構成またはＸ入力から指定された整数シフトの入力もある。
５指数ビットを超えるモード（倍精度および単精度ＩＥＥＥおよびＢＦＬＯＡＴ１６）では、Ｚ入力を乗算器に揃えるために、プリシフトを超える追加のシフトが必要である。追加のシフトは、指数超過シフトのセクションで既に説明した超過シフト論理によって決定される。超過シフトに－３２を乗算した値がバイアスされたシフトに加算され、各レーンの０：１２７ビットシフト距離になる。モード別に集計されたレーン別シフトバイアスは、図２９Ａに詳細に示されている。シフト合計は８ビットで、０：１２７ビットシフト範囲を超えるシフトを検出するために余分なｍｓｂが使用される。このシフトオーバーフローは、１２７ビットを超えてシフトされたときに、レーンを強制的に０にするために使用される。
指数論理はまた、０指数を検出するために、各入力レーンの指数に対する０との比較回路を有する。レーン１および３に対して、指数ＬＳＢは、モードに応じてマスクされ、１１、８、５または５ビットの指数を選択する。レーン０および２は、指数なしまたは４ビット指数のみである。各レーンについての指数が０に等しい検出は、モードセレクタによって選択されて、０レーン論理を生成し、その出力は、レーン（図示せず）についてのシフトオーバーフローと組み合わされて、各レーンについての強制レーン０信号を生成する。
８．アキュムレータ３１５
図４２は、アキュムレータ３１５を示すブロック図である。アキュムレータ３１５は、乗算器シフタ－コンバイナネットワーク３１０によって提供される積の合計を蓄積するように設計された融合１２８ビットアキュムレータである。アキュムレータ３１５は、様々な浮動小数点および固定小数点フォーマットを提供するマルチモードであり、１レーン、２レーンおよび４レーンＳＩＭＤ演算をサポートする。
アキュムレータは、一方の入力がその前の出力によって供給され、他方の入力が乗算器シフトコンバイナネットワーク３１０論理（Ｚ入力と、このＲＡＥ３００乗算器３０５および付加されたＲＡＥ３００乗算器積からの積の和である）によって、連続する入力を合計するように配置された登録加算器である。アキュムレータ３１５の入力、出力および内部データ経路は、桁上げ保存形式である。アキュムレータ３１５は、１つの１２８ビット、２つの６４ビットもしくは４つの３２ビット整数算術レーン、または１つの１２８ビット（ＩＥＥＥダブルもしくはシングル）もしくは２つの６４ビット（Ｂｆｌｏａｔ１６）浮動小数点レーンをサポートする。アキュムレータ３１５は、アキュムレータ指数演算器５１３と、基数３２指数（３２ビットの倍数によるシフト）をサポートするシフタ５１１とを含む。シフタ５１１は、加算のために基数点を整列させるために、乗算器入力（Ｚ入力）またはアキュムレータフィードバックの小さい方に、３２ビットの左シフトおよび３２ビットの倍数による右シフトを再正規化する役割を果たす。
要約すると、アキュムレータ３１５は、以下のように動作する。
１．選択した形式で連続する入力を合計する。
２．１２８ビットレーン×１、６４ビットレーン×２、３２ビットレーン×４の整数累積をサポートする。
３．ＩＥＥＥの倍精度および単精度浮動小数点累積（１レーン）をサポートする。
４．２レーンのＢＦＬＯＡＴ１６浮動小数点累積をサポートする。
５．加算に備えて基数点を整列させるために、浮動小数点の前の累積和またはＺ入力を３２ビットの倍数だけ右シフト（指数の小さい方をシフト）する。
６．２レーンモードまたは４レーンモードで走行しているときに、必要に応じて桁上げブロッカーおよびシフトブロッカーを使用してレーンを分離する。
７．各浮動小数点レーンのアキュムレータ指数を計算して維持する。
指数は基数３２の指数で、６ビットの場合のｄｏｕｂｌｅを除き、３ビットである。
８．基数３２の値を再正規化するために、３２ビットの倍数でアキュムレータ出力を左シフトする（そしてそれに応じてアキュムレータの指数を調整する）。
９．１ＧＨｚタイミングのアキュムレータループ周りの単一レジスタ遅延。
１０．浮動小数点の右シフトでは、偶数への丸めをサポートするために、各レーンに補助丸めビットを設定する必要がある。
１１．左側の余分なビットは、加算器のオーバーフローを維持し、浮動小数点のオーバーフローを修正するために右シフトと指数インクリメントを行うように検知されるべきである。
１２．整数オーバーフローを検出して符号でラッチし、整数飽和論理の最終加算器論理に渡す必要がある。
１３．右シフトがレーン幅を超える場合、Ｚ入力またはアキュムレータフィードバックのいずれかをゼロにする。
１４．Ｚ入力の第１の有効な入力と同時にフィードバック入力を０に強制することによってアキュムレータを初期化する。
１５．すべての入力に対して初期化条件を保持することで、融合された乗算－加算（アキュムレータなし）を可能にする。
１６．先頭符号予測器出力を最終加算器に供給する。
先行符号予測器は、ｎまたはｎ－１の符号ビットの繰り返しを示す（内部シフトを３２ビットの倍数で制御し、最終加算器でより細かいシフトを制御するために使用される）。
１７．アキュムレータＺの入出力を登録する。
１８．整数をｆｌｏａｔ、１、２、または４レーンに変換する（最終的な加算論理にアタッチされている場合）。
図４２を参照すると、固定小数点演算の場合、アキュムレータのシフトはすべて強制的に０シフトにされ、指数レジスタは無視されるか、または使用されない。初期化フラグが「１」の場合、アキュムレータフィードバックのシフト右論理はフィードバックアキュムレータ値を「０」に強制し、アキュムレータがＺｉｎ入力に存在する値を２の補数桁上げ保存形式でコピーできるようにする。初期化が「０」の場合、アキュムレータ出力レジスタの現在値は４：２圧縮器５０９の右入力に供給され、シフトされずに、シフトされていないＺｉｎ入力データに（桁上げ保存形式で）加算され、桁上げ保存合計がアキュムレータレジスタに戻される。追加によって余分なＭＳＢへのオーバーフローが発生した場合、問題のレーンのオーバーフローフラグが設定され、アキュムレータが再度初期化されるまで残る。固定ポイント動作では、デフォルトの１２８ビットシングルレーンモードに加えて、２レーン（各６４ビット）と４レーン（各３２ビット）のＳＩＭＤモードが許可される。複数レーンの場合、４：２圧縮器５０９は、各レーン間に搬送阻止ゲートを有し、各レーンには、オーバーフローを検出するための補助ＭＳＢが取り付けられている。入力シフタ５１１Ａは、常に０シフトに設定されて固定点累積を行う。出力シフタ５１１Ｂは、タイミングおよび機能要件が、論理ゲート数を低減するために満たされ得る場合、出力のための４つの３２ビットフィールドのうちの１つを選択するために、設計者の裁量で使用され得る。
アキュムレータは、基数３２指数を使用して、クリティカルアキュムレータループ内のシフト論理を簡略化する。入力データは、下位５指数ビットがゼロになるように、３１ビットまで左に予めシフトされる。これらのゼロ化された指数ビットはドロップされ、指数ビットのみが左側に残る。アキュムレータ内のすべてのアライメントおよび正規化シフトは、３２ビットの倍数で行われる。この実装は、アキュムレータ内のシフタの層を減少させ、またアキュムレータの指数論理をかなり減少させ、タイミングを閉じるのを助ける。ＩＥＥＥの１／２および１／４精度形式（それぞれ５および４の指数ビットを持つ）は、シフトコンバイナおよびＺシフト論理で行われる基数３２指数変換によって、実質的に整数に変換される。これら２つの形式の場合、アキュムレータは適切な整数モードで動作する。アキュムレータの設計では、ＳＩＭＤ Ｂｆｌｏａｔは省略される。このモードが、かなりの追加ハードウェアを必要とする特殊なケースなためである。アキュムレータ浮動小数点モードは常に単精度レーンで、単精度が選択されると最終加算器で単精度に丸められる。整数モードの場合、アキュムレータは、１つの１２８ビットレーン、２つのＳＩＭＤ６４ビットレーン、または４つのＳＩＭＤ３２ビットレーンとして動作することができる。浮動小数点加算では、両方の加数の基数点が同じである必要がある。これは、両方の指数が一致するまで、加数の一方を他方に対して相対的にシフトする必要があることを意味する。この設計では、右シフト用の指数部が小さい方の加算器（図では４：２圧縮器）を、アラインメントに必要な３２ビットシフト数だけ選択する。各３２ビット右シフトは、その入力に関連付けられた指数に１を追加することに対応する。指数論理は、必要なシフトの方向と距離を計算し、シフト論理が３２ビットの正しい倍数だけ小さい方の入力を右シフトさせる。１２８ビット以上のシフトでは、小さい方の入力は加算器の１２８ビット幅からシフトされるため、大きい方のシフトは入力をシフトする代わりに０にシフトする。シフトすると、１２８ビットアキュムレータのｌｓｂ端に追加されたＩＥＥＥラウンド、ガード、およびスティッキービットも設定され、最も近い偶数モードへのＩＥＥＥラウンドがサポートされる。浮動小数点２レーンＳＩＭＤ（ＢＦＬＯＡＴ１６でのみ使用）では、丸め用の３ビットが両方のレーンのＬＳＢに追加される。２つの加数の符号が互いに反対の場合、アキュムレータの結果は、入力のどちらよりも先頭の符号ビットが多い可能性がある。先頭符号ビットの数が、符号を失うことなく左シフトを可能にするのに十分大きい場合、出力シフタは、３２ビットの倍数だけデータを左シフトして、余分な先頭符号ビットを除去し、それによって基数３２指数システムでくりこみを行う。アキュムレータ指数は、左シフトの指数を調整するために、３２ビットシフトの数だけデクリメントされる。指数論理は８ビット幅、すなわち、ＩＥＥＥの二重指数に対応する６ビット（１１～５ビット）、および指数のオーバーフローとアンダーフローを検出するための追加の２ビットである。
アキュムレータ３１５は、オーバーフローを吸収するのに十分な３つの追加ビットを左側に有する（追加ビットは、多重シフト－コンバイナ論理チェーンの後段階にも存在する）。これらのビットへのオーバーフローが発生すると、アキュムレータ出力シフトは３２ビットの右シフトとそれに伴うアキュムレータ指数の増分を実行してオーバーフローを修正する。アキュムレータ３１５はＳＩＭＤ浮動小数点をサポートしておらず、半および１／４精度ＩＥＥＥは基数３２指数変換によって整数に変換される。発明者らは、アキュムレータの複雑さを実質的に低減するために、アキュムレータによるＢｆｌｏａｔ１６ ＳＩＭＤをサポートしないことを選択した。浮動小数点ＳＩＭＤ－２（ＢＦＬＯＡＴ１６のみ）の場合、余分なＭＳＢは両方のレーンに追加される。浮動小数点ＳＩＭＤ－２モードでは、レーン０がレーン１の合計に影響を与えないように、４：２コンプレッサのビット６４のレーンブロッカがアクティブになり、すべてのシフタは、下位レーンから上位レーンにシフトされたデータを０で置き換え、上位レーンから下位レーンにデータを拡張符号で置き換えるための追加ゲートを必要とする。
アキュムレータ３１５は、乗算器シフトコンバイナネットワーク３１０から有効なデータと共に、仮数、１次および２次の指数（ＳＩＭＤ－２をサポートするため）を符号化している。また、すべてのＳＩＭＤレーンに共通の設定、アキュムレータフラグの初期化、リセットおよびクロック入力も備えている。ブロック出力は、累積データ、１次および２次指数、推定先行符号ビット数、および累積データ有効フラグを含む。
Ｚｉｎ符号付き仮数入力５０２部分は、桁上げ保存形式（実際には、各ＳＩＭＤ－２レーンのｌｓｂで３ビットを拡張し、各ＳＩＭＤ２レーンのｍｓｂでＴＢＤビット、各ＳＩＭＤ４レーンのｍｓｂでＴＢＤビットを拡張した。）１２８で提示される。入力は、アキュムレータ論理へのエントリで登録され、そのレジスタは、データ有効入力信号によってクロック可能にされる。Ｚｉｎ仮数は、１つの１２８ビットレーン、２つの６４ビットレーン、または４つの３２ビットレーンとすることができ、ｌｓｂｓでのＩＥＥＥ丸めのための補助拡張、および各レーンのｍｓｂｓでのオーバーフロー検出／補正のための拡張符号を備える。データは、桁上げ保存形式で表される符号付き２－ｓ補数である。
６ビットのＺｉｎ１次指数入力５０４は、１１ビットのＩＥＥＥ二重指数に対応する基数３２指数である。また、ＩＥＥＥシングルおよびＳＩＭＤ－２ＢＦＬＯＡＴ１６の上位レーン（レーン１）の３ビット基数３２指数としても使用される。指数は、ＢＦＬＯＡＴおよびＩＥＥＥシングルの場合は基数３２に変換され、ＩＥＥＥ倍の場合は剰余１０２３に変換され、基数３２にも変換される。指数は、指数のアンダーフローおよびオーバーフローの検出および処理を支援するために、１ビットだけ拡張されてもよい。
３ビットのＺｉｎ２次指数入力５０６は、浮動小数点ＳＩＭＤ－２モードが選択された場合、レーン０に対応する８ビットのＢＦＬＯＡＴ指数に対応する基数３２指数である。２次指数入力は他の全てのモードに対して無視されるが、設計者は、アキュムレータの臨界タイミングループ内の論理を単純化するために、他のモードに対する２次入力に１次指数を複製することを要求することができる。指数は、指数のアンダーフローおよびオーバーフローの検出および処理を支援するために、１ビットだけ拡張されてもよい。
アキュムレータ論理は、有効なＺｉｎデータ５０８がアサートされるときを除いて、その現在の状態を保持する。「１」条件は、Ｚｉｎ仮数上の入力データを示し、指数は選択されたモードに対して有効である。初期化フラグがＺｉｎデータが有効であると同時に「１」である場合、Ｚｉｎの値は、何も追加せずにアキュムレータレジスタにコピーされる（オーバーフロー（右シフト）がある場合、または正規化シフトを可能にするシフトコンバイナにおける減算から生じる十分な先行符号ビットがある場合、正規化左シフトは－３２、０、３２、６４、または９６ビットになることがある）。初期化フラグが「０」であり、かつＺｉｎＤａｔａＶａｌｉｄ＝「１」である場合、Ｚｉｎ入力のデータが（適切なアラインメントシフトで）アキュムレータ出力の現在値に追加される。
代表的な実施形態では、ｔｌａｓｔフラグ５１０を使用して、累積合計を出力させ、次の有効な入力でアキュムレータを再初期化する。Ｔｌａｓｔは、累積された一連のサンプルの最後の有効なサンプルに対して「１」に設定される。アキュムレータは、最後の入力サンプルが追加された合計を出力するときに有効な出力データをアサートし、次の有効なデータ入力で再初期化する（再初期化とは、ＺＩＮデータに何も追加せずに読み込むことを意味する）。Ｔｌａｓｔが、「１」も有効なデータなしで「１」になると、アキュムレータは、有効なデータを出力せずに、次の有効なデータで再初期化する。
別の実施形態では、初期化フラグ５１０は、加算器へのアキュムレータフィードバックを強制的にゼロにして、Ｚｉｎ上の値がアキュムレータにコピーされるようにする。コピーされた値は、入力のデータにオーバーフローがある場合、または先頭のゼロが３１個を超えている場合に、モードが浮動小数点の場合に再正規化される。また、初期化フラグは、アキュムレータが新しい初期データで書き込まれるのと同じクロックでのみアサートされるように、有効なアキュムレータデータをゲートする。このゲートは、すべての有効な入力に対して有効なアキュムレータデータが存在するように、累積構成ビットによってオーバーライドされる。
出力の１２８ビット仮数部５１２は、桁上げ保存形式（２つの１２８ビットベクトル）で表される。出力は、１２８ビットレーン１つ、６４ビットレーン２つ、または３２ビットレーン４つである。データは、桁上げ保存形式で表される符号付き２－ｓ補数である。データは、ＡｃｃｕｍｕｌａｔｏｒＤａｔａＶａｌｉｄフラグが付いている場合にのみ有効である。データ出力は、有効なデータの１クロック後にアサートされ、データｏｕｔは、累積された合計を新しい初期データでアキュムレータレジスタに置き換える前の累積値である。
推定先頭符号ビット出力５１４は、内部３２ビットおよび６４ビット再正規化左シフトまたは３２ビットオーバーフロー補正右シフト前のアキュムレータにおける先頭符号ビットの数を示す。これは、アキュムレータ出力で繰り返される符号ビットの数を示す符号化出力である。この推定値は、桁上げベクトルと保存ベクトルとの間のビットの分布に応じて、ｎ個またはｎ－１個の繰り返し符号ビットを示す１ビットの誤差を有することができる。符号化された先頭符号ビットは、データと指数をＩＥＥＥ形式に再正規化するために最終加算器論理によって使用される。最後の加算器論理（３４０）は、データを復号して、くりこみを完了するために追加のシフトが必要かどうかを判定する。
１次アキュムレータ指数出力５１６は、名目上、ＩＥＥＥシングルおよびｂｆｌｏａｔについては８ビット超過１２７であり、ＩＥＥＥダブルについては１１ビット超過１０２３である。これらはすべての浮動小数点に対して１２ビットの超過２０４７コードに変更され、浮動小数点オーバーフローとアンダーフローを簡単に検出して例外フラグを作成できるようになる。指数の５ｌｓｂｓから仮数を０に左シフトし、これらのゼロ化されたビットをドロップすることによって、シフト結合器およびＺ入力シフト回路によって、１２ビット指数が７ビット基数３２指数に変換される。アキュムレータの構成が浮動小数点モードではない場合、アキュムレータの指数出力は未定義である。
２次アキュムレータ出力５１８は、浮動小数点ＳＩＭＤ－２（ＢＦＬＯＡＴ１６のみ）モードにのみ使用される８ビット超－１２７指数の最上位３ビットである。この出力は他のモードでは定義されませんが、設計者は、アキュムレータまたは最終加算器の論理を単純化する場合に、これらを使用してプライマリ指数出力のｌｓｂｓを複製する必要がある。指数アンダーフローおよびオーバーフローの検出および処理を支援するために、指数を１ビット拡張することができる。アキュムレータが固定小数点モードのいずれかで動作している場合も、指数出力は未定義である。
オプションとして、アキュムレータデータ有効出力は、それが「１」である場合、先行符号、仮数、および指数を含むアキュムレータ出力上の有効なデータを示す（これらのフィールドのいくつかは、いくつかのモードでは未定義である）。それ以外の場合、データは無効と見なされる。有効なアキュムレータデータは、構成に応じて有効なデータの１または２クロック後の「１」であり、初期化フラグおよび累積構成によってゲートされる。
設定には、たとえば、
１．ＳＩＭＤ設定の制御が含まれる場合があり、固定小数点操作００＝１レーン、１０＝２レーン、１１＝４レーンのレーン数を設定する制御と、
２．浮動小数点選択の固定小数点または浮動小数点の制御であって、
浮動小数点の場合、ＳＩＭＤは内部的に“００”に強制される制御と、
３．ｉｎｉｔ＝１を保持するのと同等の累積ビットなしの制御（サイクルごとに入力を出力に渡す）と、
４．入力が合計に追加されるたびに有効なデータを出力する、累積合計のＣｕｍｓｕｍビットの制御と、
５．Ｃｕｍｓｕｍ制御ビットの制御と、
６．フォーマットビット（３）セット数値フォーマット、固定／フロート、レーンの数の制御と、
７．ｉｎｉｔ＝１を保持するのと同様の（外部アキュムレータの処理を実行可能な）アキュムレータなしビットの制御と、
８．ｃｕｍｓｕｍと組み合わせることができる、データ有効遅延ビットの制御と
を含めることができる。
累積構成ビットがセットされると、アキュムレータ３１５の有効なデータｏｕｔは、すべてのＺｉｎＤａｔａＶａｌｉｄに対応する「１」になる。これにより、カウンタおよび積分に使用されるような累積合計を生成できる。ｃｕｍｓｕｍ＝「０」の場合、有効なデータは、初期化フラグ＝「１」と同時に到着した新しい有効なデータでアキュムレータレジスタが更新される前のクロックサイクルでのみ有効である。Ｃｕｍｓｕｍは、最新の入力を加えた後に出力が累計されるように、有効なデータを１クロック遅延させる必要もある。浮動小数点および固定小数点のフォーマットとレーン数のフォーマット設定の例を表１６に示す。
非累算構成ビットは、「１」に設定されたときにアキュムレータ３１５のフィードバックを常に０にする。これにより、アキュムレータは、浮動小数点の正規化パススルーと、固定小数点の単純なパススルーになる。内部的には、これは強制的にｉｎｉｔｉａｌｉｚｅフラグを常に「１」にすることと同じである。この構成ビットは、（条件フラグ論理内で）初期化フラグを「１」に強制する外部手段がある場合には削除することができる。
図４３は、アキュムレータ３１５を示す回路図であり、２番目のレーン（Ｂｆｌｏａｔのみ）の指数がグレー表示され、クリティカルパスが強調されている。ＲＡＥアキュムレータ３１５は、アキュムレータ出力レジスタからアキュムレータを通ってレジスタに戻る臨界フィードバック経路内の論理レベルを最小にするために、基数３２シフトを使用する。
図４４は、アキュムレータ３１５に用いられるＮ＊３２シフト回路５１７を示す回路図である。図４５は、同様にアキュムレータ３１５で使用される、ＳＩＭＤスプリット用に論理が追加された深さｌｏｇ２（ｎ）を有するタリートゥバー回路５１９の構造を示す回路図である。
９．ブール論理回路３２５
図４６は、ブール論理回路３２５のブール論理段階５２０を示す回路図であり、ブール論理回路３２５に入力される各ビットに対してブール論理段階５２０を使用して、３２ビットを独立して構成することができる。ブール論理回路３２５は、ＲＡＥ３００ ＡＬＵ関数を２つの入力ブール関数のフルセットで補完するために使用される構成可能なビットごとのブール論理回路３２５を提供する。３２ビットデータ経路上の各ビットは、同じビット位置にある入力ビットの任意の２つの入力ブール関数が可能な、独立にプログラムされたブール論理段階５２０を有する。ブール論理回路３２５は、Ｘ入力３６５によって制御されるビットごとの２：１選択を提供する方法も提供する。３２ビット出力は、３２ビット出力の３２入力ＮＡＮＤ５２２によって補足され、条件フラグ出力論理に送出される。
Ｚ入力は、比較ブロック３２０内のインデックスカウンタからＺローテータを介して接続され、そのカウンタのアドレス生成器としての使用を可能にする。このパスには、混合基数アルゴリズムから構築されたＦＦＴで使用するＺ入力シフタの前に、選択可能な有線ビット反転も存在する。
ブール論理回路３２５は、一般的な使用に加えて、入力カウントのビット反転、マスクおよび回転（Ｚシフト論理の組み合わせ）順列を含む複雑なアドレスシーケンスを生成するためのカウント順列を可能にするように特に設計されており、これは比較ブロック３２０内のインデックスカウンタによってＲＡＥ３００内で生成することもできる。ブール論理はまた、１つのソースの回転と、回転されたソースと第２の固定ソースとの間のビットごとの選択とを含む単純なフィールドマージを可能にするように設計される。
Ｚ入力は、ブール論理回路３２５への１次３２ビット入力の１つである。それは、セレクタ３９７（第３のデータ選択（ステアリング）マルチプレクサ３９７として示されている）を介して、Ｚ入力シフタ３３０出力または比較ブロック３２０Ｚ出力（カウント出力を兼ねる）のいずれかに接続されている。このブール論理回路３２５は入力セレクタを含むので、ブール論理回路３２５には別個のＺシフト入力とＺ比較入力がある。Ｚ入力のビットは、論理モードの各ビットで２つのブール変数の１つとして、または選択モードの選択変数として機能する。Ｚが「０」のとき、出力は、Ｙ入力３７０によって選択されるように、２つの下位レジスタビットのうちの１つである。Ｚが「１」の場合、出力は、論理モードのＹ入力または選択モードのＸ入力３６５によって選択された２つの上位レジスタビットのうちの１つである。
Ｙ入力３７０は、ブール論理回路３２５への１次３２ビット入力の１つである。これは、比較ブロック３２０のＹ出力（Ｙ入力を通過させることができる）に接続される。Ｙ入力３７０は、「０」のとき偶数レジスタビットを選択し、「１」のとき奇数レジスタビットを選択する。上位２ビット（Ｚ＝「１」のときに選択される）は、論理モードのときはＹで、選択モードのときはＸでアドレス指定される。比較ブロック３２０は、ＹまたはＺＲＡＥ入力をＹ出力に接続するようにプログラムすることができ、ＺおよびシフトされたＺを用いてビットごとの演算を行う方法を提供する。
ブール論理回路３２５へのＸ入力は、選択モードが設定されている場合にのみ使用される補助入力である。上位２つのレジスタビットで定義されるＸの１ビット関数は、Ｚが「１」であり、選択モードが設定されている場合に選択される。それ以外の場合、Ｘ入力は無視される。
コンフィギュレーションインタフェース５２４は、コンフィギュレーションレジスタ５２６ビットにアクセスする役割を果たす。ブール論理回路３２５の３２ビットの各々に対して４つの構成ビットがあり、各ビット位置に対してブール関数を独立に設定する。モードを通常または選択モードにグローバルに設定し、ＺシフトまたはＺ用比較器のいずれかからの入力選択入力を設定するために、二つの付加的な構成ビット（５３４）がある。
ブール論理回路３２５は、３２ビットのＱ出力５２８を有する。各出力ビットは、構成レジスタにプログラムされたそのビットのブール論理関数の結果です。選択モードでは、選択論理入力の一部のＹをＸに置き換えるために論理関数が変更される。フラグ出力５３２は、Ｘ、Ｙ及びＺ入力ビットのいずれか又は全ての関数である１ビット出力を生成する手段を提供する。フラグ出力は、３２ビットＱ出力の３２ビットＮＡＮＤ関数です。
ブール論理回路３２５の構成は、各ビットスライスに対して４ビット論理構成を保持する４×３２レジスタファイル５２６と、ブロック全体に対して論理（０）または選択モード（１）を選択する１ビットと、Ｚ入力（０＝論理比較、１＝Ｚシフタ）のソースを選択する１ビットを有する２ビットグローバルレジスタ５３４とを含む。各ビットスライスの４ビット構成では、論理モードのときに、ＹおよびＺビット入力の４つの可能な組み合わせの出力値がそのビットスライスに設定される。選択モードでは、出力するレジスタ内容を選択する際、Ｚ入力が「１」の場合、Ｘ入力の値がＹ入力の値に置き換えられます。レジスタコードとモードによるビット関数を以下の表１７に示す。
論理モードの場合、各ビットスライスの論理は、スライスへのＺおよびＹビット入力によってアドレス指定される４入力セレクタである。２入力論理関数には、４つの入力の組み合わせがある。レジスタビットの選択のために、Ｚ入力は重み２を有し、Ｙ入力は重み１を有する。４つの構成レジスタビットを適切に設定することにより、モードが論理モードに設定されたときに、２つの入力の任意のブール関数をプログラムすることができる。選択モードでは、ＺはＸとＹの１ビット論理関数を選択する。選択モードでは、第１層上位セレクタの選択入力がＹ入力からＸ入力に変更され、Ｚ入力は、Ｚ＝「０」のときにレジスタ０と１によって設定されるＹ（０、～Ｙ、Ｙ、または１）の１つの入力関数、またはＺ＝「１」のときにレジスタ２と３によって設定されるＸの１つの入力関数を選択する。
Ｚ入力はＺシフト後に行われ、ＲＡＥ Ｚ入力または比較論理のＺ出力（比較論理のインデックスカウント論理に接続可能）のいずれかを入力するオプションがある。また、シフタの入力側のＺ接続は、３２ビット入力の有線ビット反転のための接続を有する。この構成は、３２ビット範囲内の任意の場所でアドレスフィールドをシフトまたは回転させることができ、０または１でビットを選択的にマスクすることができ、またはカウントビットを反転させることができる、非常に柔軟なアドレス生成能力を提供する。Ｚシフトの前の有線ビット反転はまた、混合基数構築高速フーリエ変換に必要な回転ビット反転シーケンスの生成を可能にする。ブール論理回路３２５の出力は、デコード又はデータ依存条件フラグのような使用のための単一ビット出力５３２を提供するためにビットを集約する３２入力ＮＡＮＤゲート５２２も有する。これを拡張して、各ＳＩＭＤレーン内の８ビットにそれぞれ関係する４ビット出力フラグと、ＳＩＭＤサイズに関係なくレーンごとに１ビットを提供する結合ネットワークとを提供することができる。
１０．回路３２０の比較
図４７は、ｍｉｎ／ｍａｘソートおよび比較回路３２０（より一般的には比較回路３２０とも呼ばれる）を示すハイレベル回路およびブロック図である。図４８は、比較器５５６ａのｍｉｎ／ｍａｘソートおよび比較回路３２０を示す詳細な回路およびブロック図である。比較回路３２０は、入力、内部インデックスカウントおよび内部定数の比較結果に基づいてデータフローおよびシーケンスを変更するＲＡＥ回路３００の能力を追加する。比較回路３２０は、各レーンについて別々の比較結果を使用して２つまたは４つのＳＩＭＤレーンをサポートするように分離可能である。
この比較回路３２０は、
１．最小値の最初の出現のインデックスを使用してストリームの最小値を累積する機能と、
２．最大値の最初の出現のインデックスを持つストリームで最大値を累積する機能と、
３．２つの入力ソート（１レーン、２レーン、４レーンのＳＩＭＤ）し、大きい場合は交換する機能と、
４．アキュムレータ３１５と同時に実行し、同時にリセットすることができるサンプルをカウントする機能と、
５．現在のインデックスカウントがインデックス入力と一致する場合を除いて、すべてのサンプルをゼロにし、他の入力を出力する機能と、
６．ｔｈｒｅｓｈｏｌｄ ｐｏｓｉｔｉｖｅ（閾値を超えるサンプルは合格し、小さいサンプルは定数に置き換えられ、閾値を超えるサンプルをカウントする）機能と、
７．ｔｈｒｅｓｈｏｌｄ ｎｅｇａｔｉｖｅ（閾値を超えるサンプルは、定数に置き換えられ、閾値を下回るサンプルをカウントする）機能と、
８．入力を変更せずに渡す（ブール論理回路３２５への入力のためのフロースルー）機能と、
９．比較条件を満たす入力のみを渡す（ゲートデータは有効）機能と、
１０．トリガ条件の前または後にのみ入力を渡す機能と、
１１．等値フラグと小なりフラグの出力（１レーン、２レーン、４レーンのＳＩＭＤ）機能と、
１２．（ｒｏｔａｔｏｒとＢｏｏｌｅａｎを使用して、ビット反転、回転、マスクを行うことができる）アドレスカウントを生成する（上記のすべてのモードは、サポートされているすべての浮動小数点、符号付き整数、符号なし整数、および３２ビットデータの１、２、または４ＳＩＭＤレーンに適用され、ＳＩＭＤモードでは、すべてのレーンが同じ構成とデコーダマッピングを共有する必要があり、各レーンはこのブロックで個別に扱われ、ＳＩＭＤモードが選択されると、３２ビットのインデックスカウントも同様の数のＳＩＭＤレーンに分割される）機能と
を果たす。
Ｙ入力５４２は、Ｙ＿ｖａｌｉｄ（５４６）を伴う。どちらかの有効値が「０」の場合、バイパスされない限り（一般に、定数またはフィードバックが入力として選択されている場合）、比較は処理されない。３２ビットのＺ入力５４４は、レーン交換ならびに融合比較演算の一部としてシフトまたは回転のためにシフタを使用することができるように、Ｚシフタ論理出力によって供給される。符号付き入力に対して符号なし比較器を適切に使用するために符号付き入力が選択されると、入力の最上位ビットが反転される。フラグ入力（５４６）は、比較結果に対する追加の検証であり、これを使用して、最小または最大のストリーミングの終了、サンプルのタグ付け（パススルー）、カウンタまたはトリガイベントのリセット、およびその他の制御イベントを行うことができる。フラグ入力は、ＦＣ２００シーケンスカウンタまたは隣接するＲＡＥ３００のフラグ出力から供給される。リセット入力（５４６）は、「１」がアサートされたときに有効なＹおよびＺに関係なく、カウンタおよびデータ出力レジスタをリセットする。
Ｙ出力５４８は１次データ出力である。ＹまたはＺ入力またはＹまたはＺ定数レジスタから選択されたデータである。ＹまたはＺソースの選択は、比較結果と結果デコードのプログラミングに依存する。ライブデータまたは定数の選択は、構成設定によってＹとＺに対して個別に設定される。Ｙ出力ｖａｌｉｄ（５５２）は、Ｙ出力がダウンストリームブロックに対して有効であることを示す。Ｙ出力有効信号は、比較条件、入力フラグ、およびＹおよびＺデータ入力有効信号のプログラマブル関数である。プログラム可能なデコードは、Ｙ出力レジスタのクロックイネーブルおよびリセットも制御し、出力がデータをキャプチャして保持したり、比較条件に応じてカウントしたりできるようにする。
Ｚ出力５５４は、有効なＺ出力（５５２）も有する。Ｚ出力は、構成設定に応じて、出力がＹ出力選択（Ｙ出力がＺｉｎの場合はＹｉｎ、その逆の場合はＹｉｎ）またはインデックス数の反対になる２次データ出力である。Ｚ出力有効信号は、比較条件、入力フラグ、およびＹおよびＺデータ入力有効信号のプログラマブル関数である。プログラム可能なデコードは、Ｚ出力レジスタのクロックイネーブルおよびリセットも制御し、出力がデータをキャプチャして保持したり、比較条件に応じてカウントしたりできるようにする。条件フラグ出力（５５２）は、比較結果、フラグイン、ＹおよびＺデータ有効入力、およびリセットのプログラマブル論理機能である補助制御信号である。これは、条件フラグ制御として下流のＲＡＥ３００によって、およびシーケンシングに影響を与えるためにフラクタルコア２００シーケンサによって使用することができる。フラグを使用してＦＣ２００シーケンサを制御する場合は、パイプライン遅延を含めるように注意する必要がある。
比較回路３２０は、接続を選択する一組の構成ビットによって定義される多くの動作モードを有する。構成は、３つの定数レジスタの設定も含む。コンフィギュレーションは、７つのデータ経路セレクタの設定、ＳＩＭＤモードの選択（２ビット）、入力符号タイプ（２ビット）、制御マッピングへの比較デコード（４９ビット）の定義、および３つの３２ビット定数レジスタの設定で構成されます。コンフィギュレーションは、構成と定数に分けられる。コンフィギュレーションには、７つのデータ経路選択ビットと２つのＳＩＭＤモード選択ビットが含まれる。
この比較回路３２０は、ＳＩＭＤマグニチュード比較器５５６と、データステアリングセレクタ５６４と、レジスタと、加算器／カウンタ５６２（カウンタ５７２付き）と、プログラム可能なデコーダ５５８とを含み、データとカウンタパスとレジスタとを制御する。３２ビット比較器５５６は、１つの３２ビットレーン、２つの１６ビットレーンまたは４つの８ビットレーンのためのモードを有する。各レーンに対して「Ｅｑｕａｌ－ｔｏ」および「Ｌｅｓｓ－Ｔｈａｎ」出力を生成する。デコーダ５５８は、各レーンの比較条件をデコードし、それを有効およびフラグ入力でゲートして、各レーンのデータステアリング制御を生成し、カウンタ５７２、レジスタフリップフロップクロックは、データ出力レジスタおよびカウンタレジスタのそれぞれについて、各レーンについてイネーブルおよびリセットする。比較器５５６への入力は、ブロックのＹおよびＺ入力、ＹおよびＺ定数レジスタ、またはＺ入力用のＹ出力レジスタ、またはＹ入力用のカウンタレジスタから来ることができる。これにより、比較条件に基づいてカウントを生成する柔軟性、最小または最大を累積する機能、カウントの発生、およびその他の用途が提供される。
図４８を参照すると、マグニチュード比較器５５６は、その２つの入力の相対的な大きさを決定し、結果信号（等しいおよびより小さい）を使用して、ブロックの残りの部分におけるデータのステアリングを制御する。マグニチュード比較器５５６は、基本的な形式では、２つの３２ビットワードを比較し、比較器５６８から二つの出力、ＡはＢに等しい、ＡはＢより小さい、を生成する。比較器５５６は、３２ビットワード内の１つ、２つまたは４つのＳＩＭＤレーンに対応する１つの３２ビット、２つの１６ビットまたは４つの８ビット算術比較器として動作することを可能にする分割ゲートを含む。８つの３：１マックス５６６のセットは、ＳＩＭＤモードに応じて各レーンに適切な比較ツリー出力を選択する。４つ未満のＳＩＭＤレーンの場合、信号出力は複製され、ＳＩＭＤレーン内の８ビットスライスごとに別々に出力される。比較器およびカウンタ５７２の論理の外側では、ブロックの残りの部分は、すべてのデータを４つの独立した８ビットレーンとして扱う。８ビットの比較をツリー構造の継続と置き換えて、入力での１ビットの比較にすることで、追加の最適化を利用できる。入力レイヤは、１つの入力が反転された半加算器である。これにより、ツリーの深さが１ゲートレイヤだけ減少し、ＳＩＭＤ２の場合と同様のＳＩＭＤ４モードのためのブロッキングゲートの追加が必要となる。最適化ツリーは、符号補正とＳＩＭＤ出力選択を除いて、計数バッファなしの２５８個の２入力ゲートと１２個のゲート遅延を持つ。最適なバイナリ比較の遅延およびリソース（２つの入力ゲート）のメトリックは、Ｔ（ｎ）＝２（ｌｏｇ（ｎ）＋１）およびＣ（ｎ）＝ｎｌｏｇ（ｎ）＋３ｎ－１である。
比較器５５６はまた、符号付き２の補数および符号マグニチュード入力に対する補正を有する。比較器５５６は、両方の入力が同じ数体系を有すると仮定する。２の補数の場合、比較では負の値が正の値より大きいと誤って比較される。これは、数値システムが（符号に関係なく）２の補数である場合は常に、符号ビットを反転することによって修正される。符号マグニチュードの場合、符号を反転すると、負の数は正の数よりも小さいものとして正しくテストされるが、２つの負の入力は、負の数が大きくなると負の数が大きくなるため、予想される比較結果の逆になる。これは、符号ビットを常に反転し、符号が負の場合にのみ残りのビットを反転することによって、符号の大きさについて正しい比較結果を提供するように修正される。これにより、負の数の１の補数が実行され、－０が－１、－１が－２などにマップされる。数値表現が変更されても、変更によって正しい比較結果が得られる。負の数は１だけ減らされ、一意の－０を格納できるようになる。各ビットの符号補正は、符号付きモードの関数として、各ＳＩＭＤモードについて表１８に示される。正規化浮動小数点値は、上記の補正を使用して符号の大きさの整数として解釈される場合、正しい比較結果を生成する。非正規化浮動小数点値と無限浮動小数点値も、符号とマグニチュードの補正を使用して正しく比較される。
比較器の後のＳＩＭＤ選択は、４つの８ビット比較結果対、２つの１６ビット結果の２つのコピー（８ビットレーンごとに１つの結果、２つの上位レーンと２つの下位レーンに同じコントロールがある。）、または単一の３２ビット比較信号対の４つのコピーのいずれかを選択する。これは、エンコードされたＳＩＭＤ設定を選択として使用して、８ビットレーンごとに１対の３：１マルチプレクサ５６６として実装される。比較およびカウンタ５７２の外側では、すべてのデータは４レーンＳＩＭＤとして扱われ、ＳＩＭＤ－４より小さい場合には、レーンは重複制御を受ける。
図４９は、デコーダ回路５５８（２７制御、４９構成ビット）を示す回路図である。比較回路３２０の柔軟性は、制御信号を生成するデコーダ５５８のプログラム可能性に依存する。デコーダ５５８への入力は、各８ビットレーンに対する２ビット比較結果と、ブロック入力からの単一ビットリセット、フラグ、ＹおよびＺデータ有効信号である。生成される制御には、レーンごとのデータステアリングマックス、レーンごとのｃｏｕｎｔ＿ｂｙｐａｓｓｍｕｘ、レーンごとのＹ、Ｚ、およびカウントレジスタクロックイネーブル、レーンごとのカウントレジスタリセット（Ｚ－ｍｕｘがカウンタ５７２を選択し、ＹおよびＺデータ出力がリセットを使用しない場合、Ｚレジスタはカウントレジスタリセットを使用する）、およびフラグ、およびＹとＺのデータ有効出力が含まれる。各制御出力の設定ビットはすべてのレーンに適用されるが、各レーンに個別のゲートがあるため、各レーンの比較結果が各レーンの出力に個別に影響を与えることができる。内部で生成されるＩＮＩＴ信号は、データの有効性に関係なくリセット入力がアサートされたときに設定され、フラグ入力が０のときにクリアされ、オプションで入力データの有効性によって検証される。ＩＮＩＴは、フラグがアサートされたときに、新しいデータブロックの先頭でレジスタの初期化として次の有効なサンプルで使用できるように、オプションで再び設定される。ほとんどのフラグ付き操作では、フラグがアサートされてデータブロックの終わりをマークし、それによってインデックスカウンタ５７２をリセットし、および／または（例えば）累積ｍｉｎ／ｍａｘを再開する。比較器は、各レーンについて「より小さい」および「等しい」出力を生成する。レーンを結合すると、８ビットレーン出力ごとに合成レーンの出力が複製されます。デコーダ５５８は、追加の「より大きい」信号を生成し、３つの比較結果のうちのどれをデコーダの残りの部分に転送するかを選択するグローバル比較選択回路を有する。各制御デコーダは、選択された比較結果またはその逆または「１」または「０」を選択して、各制御を別々にゲートすることができる。初期化およびフラグ入力は、これらの信号が完全に復号化されたローカル比較信号と論理的にＯＲされ、次にＹまたはＺまたは（ＹおよびＺ）または「１」であり得る有効な複合データとＡＮＤされて各ローカル制御を生成することを可能にするイネーブル制御を有する。各ローカルコントロールの設定は４つすべてのレーンで共有されるが、そのレーンの比較入力を使用する。一部の制御関数はすべての入力信号を使用しないため、これらの未使用の入力は定数に関連付けられ、設計外で最適化する。
表１９に、各コントロールの構成入力を要約する。デコーダ５５８には、２７個の制御を生成するために４９個の構成ビットが関連付けられている（そのうちのいくつかは、４レーンに対して４個のコピーを有する）。入力符号モードとＳＩＭＤモードを設定するための追加設定ビットがある。
比較回路３２０は、内部および外部使用のためのインデックスカウントを生成するための３２ビット加算器／カウンタ５６２を含む。また、閾値動作にヒステリシスを導入するために閾値を変調する加算器として設定することもできる。カウンタの加算器の出力は、別々のクロックイネーブルを持つ２つの同一のレジスタにルーティングされる。これらのうちの１つは、カウントレジスタであり、その出力はカウンタ加算器および内部使用のための比較器論理ブロックの１つの入力にフィードバックされる。２番目のレジスタ（Ｚ出力レジスタ）は、個別にクロックが有効になっており、ストリーミングデータの最小値または最大値のインデックスを保持するためのカウントを条件付きでキャプチャすることを目的としている。加算器５６２の一方の入力は、Ｙ入力またはＫｚ定数またはカウンタ５７２フィードバックのいずれかから選択され、他方の入力は、ブロック構成からの増分定数である。ＳＩＭＤモードに応じてレーン間の桁上げをゲートでオフにすることによってＳＩＭＤ演算が選択されると、インデックスカウンタの加算器はＳＩＭＤレーンに分割される。増分定数は、２レーンおよび４レーンＳＩＭＤモードの各レーンの増分を含むように調整する必要がある。インデックスカウンティングについては、カウンタ５７２は、典型的には１だけインクリメントされ、カウントレジスタは、有効なサンプルについてクロック可能である。カウンタ５７２は、フィードバックｍｕｘをＹｉｎに、カウントバイパスｍｕｘをクロックイネーブルに設定した加算器をバイパスするステアリング論理によりリセットされる。これにより、カウンタレジスタにＹｉｎの値がロードされる（Ｙｉｎの正しいリセット値に依存するのではなく、追加の定数レジスタとｍｕｘを同等に使用できる）。カウンタ５７２の増分を１以外に変更して、ｌｓｂから上にシフトされたカウンタと負のカウントをサポートできる。ヒステリシスを有する閾値化は、カウンタ５７２のフィードバックをＹｉｎに設定し、ヒステリシス不感帯幅の半分の閾値をＹに入力し、不感帯幅を増分値定数にロードする。カウンタ５７２の出力は、比較器ブロックの一方の入力に供給され、Ｚｉｎポート上のインデックスと比較される。カウンタレジスタｍｕｘは、前の比較の結果に基づいて、変更された閾値に対してＹｉｎまたはＹｉｎ＋インクリメントのいずれかを選択する。カウンタ５７２のＹｉｎは、構成によって設定されるカウンタｋｍｕｘを使用して定数Ｋｚに置き換えることができる。カウンタ５７２の出力は、Ｚ出力を介して行われ、Ｚ出力は、選択可能な有線ビット反転および比較バイパスを介してＺ入力シフタに接続され、回転、ビット反転およびブール論理によってカウントを並べ替えることによって、かなり複雑なアドレス生成を可能にする。
ステアリング論理は、比較器入力のためのセレクタ（マルチプレクサ）５６４と、データ経路内の交換／代替マルチプレクサと、クロックイネーブル付きの出力レジスタと、カウンタ５７２の出力と第２のデータ経路の出力とを切り替える出力選択とを含む。それはまた、ステアリングおよびカウンタ５７２論理のためのステアリング制御を生成するための関数および比較結果デコーダを含む。データ経路交換／代替マルチプレクサは、ソートユースケースでＺレーンとＹレーンを交換するために、または逆プーリングおよび閾値処理のストリーミングユースケースでデータの定数を置き換えるために使用される。ストリーミング最小／最大使用ケースでは、左側のレジスタのクロックイネーブルを使用して、新しい最大値または最小値（使用に応じて）が発生したときにレジスタを更新し、そのクロックイネーブルのコピーを使用して、ｃａｐｔレジスタが現在のインデックスカウントをキャプチャできるようにする。ストリーミングモードでは、有効な出力データは最後のサンプルフラグ（ＡＸＩＳ－４ ＴＬＡＳＴまたは同等のフラグ）で修飾する必要がある。クロックフィードバックとレジスタ入力のためのマルチプレクサ制御、左右の選択マルチプレクサ（定マルチプレクサではない）、およびレジスタクロックイネーブルは、比較結果によって部分的に制御される。残りのマルチプレクサ制御は、ブロック構成によってのみ影響を受ける。比較器及びカウンタ５７２ ＳＩＭＤ制御のための別個の構成制御があり、インデックスが必要でない場合には、比較器及びステアリングとは独立したカウンタ５７２の使用を可能にする。表示されていない他のユースケースが考えられる。左側のデータ経路のマルチプレクサは、定数レジスタＫｘおよびＫｙからの入力のための選択を含む。これは、設定モードと比較の結果に基づいて、条件付きでデータを定数値（Ｋｘ、Ｋｙの既定値は０である）に置き換えるために使用される。同様に、インデックスカウント論理のインクリメント値Ｄも定数レジスタからのものであり、既定値は１である。定数は、任意の数のメカニズム（例えば、設定ワードの一部として、何らかの種類のシリアル定数負荷インターフェースを介して、またはクロックにより、例えばＸ、Ｙ、Ｚ入力を介して有効になるが、これに限定されない）を介してロードされる。
使用例としては、インデックスを使用したストリーミングの最小値または最大値、２つの入力ソート（２つの入力の同時最小最大）、逆最大プーリング（内部的に生成されたインデックス数がストリーミングインデックスと一致する場合を除き、ストリーミングデータは０に置き換えられる。）、サンプル・カウント・インデックス生成、データステアリング、データ置換、アドレス生成、比較フラグ出力、および、閾値サンプルのカウントまたはヒステリシスのいずれかによる閾値処理、などがあげられる。
図５０は、比較回路３２０を用いたインデックス適用によるストリーミング最小／最大を示す詳細な回路およびブロック図である。比較回路３２０はまた、現在のＹ入力をＹ出力レジスタに保持された前のｍｉｎまたはｍａｘと比較して、ストリーミングｍｉｎまたはｍａｘを実行する。Ｙレジスタは比較器Ｚ入力にフィードバックされ、Ｙ入力に入力された新しいデータは比較器Ｙ入力に入力され、新しい入力がＹレジスタの前の極値と比較される。カウントレジスタは、有効なＹ入力（Ｙ＿ｖａｌｉｄ＿ｉｎ＝「１」）ごとに使用可能にされるので、カウントは、リセット後の有効なサンプル（プラス初期値）の数になる。ステアリングバイパスマックスとカウントバイパスマックスは、このアプリケーションでは（初期化用を除いて）静的であるため、Ｙデータと次のカウントは、それぞれＹおよびＺレジスタ入力に常に存在する。新しい値が現在のレジスタ値を超えると、クロックイネーブルからＹおよびＺ出力レジスタがオンになり、これらのレジスタが新しい極値および対応するインデックスカウントで更新される。最後のサンプルには、入力セットの終了を示すフラグｉｎｐｕｔ＝「１」を付ける必要がある。Ｙｉｎ＿ｖａｌｉｄと一致するフラグにより、Ｙｏｕｔ＿ｖａｌｉｄは「１」に移動して累積最大値または最小値、および出力時のサンプルのインデックスを検証する。表２０は、ストリーミング最小およびストリーミング最大の両方の使用ケースの設定をまとめたものである。
最小値または最大値を検出するには、比較結果にかかわらず、セットの最初のサンプルのデータレジスタにデータを送信する必要があり、カウンタ５７２は（通常は０だが、オフセットすることもできる）初期インデックス値に設定される。データレジスタの初期値は、デコーダの初期化信号を使用して強制的に設定され、リセット入力または有効化フラグ入力の後に設定される。これにより、比較結果に関係なく、最初のＹ値が初期極値として受け入れられる。カウント値は、２つの方法のいずれかで初期化できる。０に初期化されると、ｉｎｉｔ信号は単にＺレジスタとｃｏｕｎｔレジスタを０にリセットする。ゼロでない場合、ｉｎｉｔがアサートされたときにカウンタ５７２をＫｚでロードするためにカウントバイパスをアサートすることを含む代替方法が使用される。ゼロ以外の初期インデックスの代替設定は、初期インデックス＝０の場合と異なる設定について、表２２の右側の列に示されている。図５０のＫｚに続くルートは、定数からのカウンタ５７２の初期化を示す。レーンリセットは、カウントレジスタをリセットすることによって０に初期化する代わりに使用される。ストリーミング最小／最大アプリケーションもＳＩＭＤデータと連携し、各レーンは独自の極値とインデックスを維持する。有効なデータはすべてのＳＩＭＤレーンに適用されるため、ＳＩＭＤ処理では、すべてのレーンを同時に有効にする必要がある。また、レーン間のデータセットはすべて、すべてのレーンの同じサンプルで開始および終了する。
図５１は、比較回路を用いた２入力ソートアプリケーションを示す詳細な回路およびブロック図である。２つの入力ソートでは、Ｙ入力とＺ入力の値が比較される。Ｚ＞Ｙの場合、ＺはＺ出力に、ＹはＹ出力に配置される。それ以外の場合は、データを反対の出力に交換する。その結果、対の最小値はＹ軸上にあり、最大値はＺ軸上にある。このアプリケーションは、ＳＩＭＤの各レーンがＺでそのレーンの最大値を示し、Ｙで最小値を示す場合にＳＩＭＤ演算をサポートする。ＳＩＭＤでは、すべてのレーンが一緒にデータを表示および生成する必要がある。カウンタ５７２は、その出力がこのモードでは見えないので使用できない。表２１に、この２つの入力ソートの設定を示す。
デコード論理は、２つの入力ソートの特殊なケースとして、単にＹおよびＺデータをＹおよびＺ出力に渡す（または交換する）ように設定できる。これに必要なのは、ｍｕｘを固定値に設定し、データの有効値をそれぞれの出力にコピーすることだけである。このモードは、ブール論理ブロックにＹまたはＺデータを接続する場合に必要になることがある。Ｚレジスタｍｕｘがカウンタに設定されている場合、データ経路スルーはＹ出力のために残り、Ｚ出力はカウンタ５７２論理によって供給される。比較論理は、パススルーには使用されないので、このモードでは、フラグへの出力との比較のために、または、ステアリングＭｕｘがパススルーに設定されているときにインデックスカウンタ５７２との使用のために、依然として使用可能である。
図５２は、比較回路３２０を用いたデータ置換アプリケーションを示す詳細な回路およびブロック図である。比較回路３２０は、定数、第２の入力、またはインデックスカウントに対する入力ストリームの比較を使用して、１次入力に対する定数または第２の入力の置換を制御するデータ置換機能を有する。比較結果では、データを定数または他のストリームからの入力に置き換えることができる。インデックス数は出力としても使用できる。
比較回路３２０の設定オプションには、
ケース１ａ：Ｚｉｎをインデックスと比較して、ＹｉｎまたはＫｙをＺストリームに代入する、
ケース１ｂ：Ｚｉｎをインデックスと比較して、ＺｉｎまたはＫｚをＹストリームに代入する、
ケース２ａ：Ｚｉｎを定数（Ｋｙ）と比較して、Ｙｉｎまたは同じ定数（Ｋｙ）をＺストリームに代入する、
ケース２ｂ：Ｚｉｎを定数（Ｋｙ）と比較して、Ｚｉｎまたは定数（Ｋｚ）をＹストリームに代入する、
ケース３ａ：ＺｉｎとＹｉｎを比較して、ＹｉｎまたはＫｙをＺストリームに代入する、
ケース３ｂ：ＺｉｎとＹｉｎを比較して、ＺｉｎまたはＫｚをＹストリームに代入する、
ケース４ａ：Ｙｉｎを定数（Ｋｚ）と比較して、ＹｉｎまたはＫｙをＺストリームに代入する、および
ケース４ｂ：Ｙｉｎを定数（Ｋｚ）と比較して、ＺｉｎまたはＫｚをＹストリームに代入する、
がある。
各ケースは入力ｍｕｘとステアリング制御の極性の異なる置換である。それぞれのサブケースは、ステアリングマックスの解釈を除いて同じセットアップを有する。カウンタ５７２は、レジスタリセットを用いて初期化してもよいし、上述のようにカウントバイパスｍｕｘおよびＫｚ（またはＹｉｎ）を用いて０以外に初期化することによって初期化してもよい。図５２では、比較Ｙｉｎおよび比較Ｚｉｎμｘおよびステアリング定数μｘは、異なるモードを説明するために構成された接続なしで示されている。上記の４つのケースの設定を表２２に示す。
逆プールは、ローカルインデックスカウントを維持しながら、同期されたインデックスストリームとデータストリームを受け入れる。インデックスストリームがインデックスカウントと等しい場合、データ値が渡される。それ以外の場合、出力データを０にする。この関数は、データ置換、Ｋｚ定数を０に設定したケース１、Ｚにインデックス入力、Ｙにデータ入力を行うことで実現される。セットアップは、表２２の最後から２番目の列に含まれる。逆プーリングはまた、Ｙ出力にＹを出力するようにステアリングマルチプレクサを固定し、Ｚｉｎがインデックスカウンタに等しくないときに、比較結果を使用してＹレジスタリセットをアサートすることによっても達成され得る。最大プーリングのこの代替構成では、電力消費がわずかに減少する可能性があるが、データ置換方法では、等しくないデータを０以外に設定できる。代替セットアップは、表２２の最後の列に含まれている。
データ置換はまた、閾値未満のデータが定数（典型的には閾値値または０）で置換され、閾値を超えるデータが渡されるように、データを閾値処理するために使用されてもよい。あるいは、閾値未満のデータを通過させることができ、閾値を超えるデータを定数（飽和など）で置き換えることができる。ケース２および４は表２２にあり、一方の入力は比較のためにＹまたはＺ入力から来ており、他方は閾値定数に設定されている。ステアリングマルチプレクサ論理において閾値定数を設定することは、表２３にリストされている様々な閾値を提供する。閾値は、データに使用されない入力を介して提供することもできる。インデックスカウンタ５７２は、（閾値が定数レジスタからのものである場合）閾値より上または下のサンプルをカウントするために、有効なサンプルをカウントするために、またはフラグ入力または未使用データ入力上で有効なデータを使用する独立したイベントカウンタ５７２として使用することができる。
図５３は、比較回路３２０を用いたヒステリシス適用による閾値を示す詳細な回路ブロック図である。ヒステリシス付き閾値は、現在のデータ値から離れる方向に、閾値を公称閾値から一定の距離だけシフトする。この目的は、信号ノイズが閾値を超える可能性を減らすことである。これは、カウンタの加算器とバイパスｍｕｘを使用して、比較結果に応じて閾値にオフセットを追加するかどうかを指定することで実現される。カウンタ５７２の出力は比較器Ｙの入力に送られ、データはＺ入力を介して入力される。比較結果は、カウントバイパスｍｕｘとステアリングｍｕｘを選択する。プログラムされる値は、閾値と、上限閾値と下限閾値の間の距離であるデルタである。デルタは正または負にすることができ、閾値は上限または下限のいずれかになる。
図５４は、比較回路３２０を用いたフラグトリガ事象適用を示す詳細な回路およびブロック図である。比較回路３２０は、トリガ事象のためにある状態で待機し、次に状態を切り替え、リセット入力まで第２の状態のままであるように設定することができる。一般的なケースはフラグ入力でトリガされ、リセット入力で初期状態にリセットされる。これはフラグとリセットに依存するため、すべてのレーンが同じトリガでトリガおよびリセットされた場合にのみ有効である。初期状態では、ｃｎｔレジスタは０にリセットされ、リセット入力がアサートされると強制される。カウントインクリメント定数は０に設定され、Ｋｍｕｘはカウントレジスタへの入力が常にＫｚになるようにＫｚに接続する。Ｋｚは０以外の任意の定数である。カウントレジスタのクロックイネーブルは、デコーダを介して入力されるフラグに接続され、フラグがアサートされると、レジスタがＫｚでロードされる。このようにして、トリガイベントまでカウントは０になり、その時点でＫｚになる。リセットがアサートされ、カウントレジスタが０にリセットされるまで、Ｋｚのままである。比較器は、カウント値をＫｚと比較し、比較出力をデコードして、ステアリングマックスを制御し、および／または、ＹおよびＺデータ有効又はフラグ出力をゲートする。このようにして、トリガイベント時にデータを開始、停止、置換、交換、またはリダイレクトできる。Ｚ出力をカウントレジスタに接続して、状態（０またはＫｚ）への直接接続、またはデータステアリングおよび交換アプリケーションのためのデータｍｕｘへの直接接続を提供することができる。データステアリングでは、０以外のＫｚが使用されている場合は、Ｋｚである限り定数を使用できる。
図５５は、比較回路を用いた閾値トリガ事象適用を示す詳細な回路およびブロック図である。一般的な場合は、比較ブロックの外部でフラグを生成する必要があり、比較に基づくトリガの場合は、フラグを提供するために第２のＲＡＥ３００を必要とする。閾値交差がイベントをトリガする特別な場合は、単一のＲＡＥ３００比較回路３２０で実施することができる。このためのラッチ論理は、「ヒステリシス付き閾値」ユースケースと同様に設定されたカウンタ５７２を利用するが、トリガイベントによって閾値が表現可能な最小値または最大値のいずれかに移動するように閾値が設定され、比較関数がそれぞれ閾値未満または閾値を超えるように設定されるため、比較条件が満たされる（閾値が超過する）と、それが満たされなくなることはあり得ない。比較回路３２０は、フラグまたはリセット入力を用いてカウントバイパス制御を強制的にバイパスさせることにより、元の状態にリセットされる。比較条件を使用すると、定数をデータに置き換えたり（Ｋｚは、閾値がＹｉｎを介して外部から供給されない限り、閾値に使用されるため、使用できないことに注意する）、データ出力を交換したり、データをデータの有効期間で操作したりできる。また、ＺストリームとＹストリームの両方のデータ有効を使用して、データマスを静止させ、データフローを中断または開始することもできる。トリガされたイベントのセットアップは、Ｋｉｎｃ値が最小表現可能値－合計が最小表現可能値になるように閾値に具体的に設定されることを除いて、ヒステリシスを持つ閾値と同様である。もしトリガが閾値を超えた信号に反応して起こるならば、ＫｉｎｃとＫｚで設定された閾値の和は数値モードで表現できる最小値（符号付き、符号なし、または符号絶対値／浮動小数点）でなければならず、比較はＺ＞＝ｃｎｔでなければならないので、信号はシフトされた閾値より小さくなることはない。シグナルが閾値を下回ったときにトリガが発生する場合は、Ｋｉｎｃと閾値の合計を表現可能な最大値にする必要がある。比較条件は、シフトされた閾値を超えないように、代わりにＺ＝＜ｃｎｔにする必要がある。閾値トリガはＳＩＭＤモードでも動作するが、すべてのレーンが同時にリセットされることに注意する。
図５６は、比較回路を用いたデータステアリング用途を示す詳細な回路およびブロック図である。制御デコードにより、ＹｏｕｔおよびＺｏｕｔに対して有効なデータを、比較結果によって個別に制御することができる。比較がｔｒｕｅの場合に一方が有効になり、比較がｆａｌｓｅの場合にもう一方が有効になるようにデータの有効性を設定することで、データの伝搬は１つの出力のみから異なる接続に送られる。さまざまな比較オプションを設定する構成を設定するには、いくつかの方法がある。
ケース１：Ｚｉｎとインデックス数を比較してＹをＹｏｕｔまたはＺｏｕｔにステアリングする。
ケース２：Ｚｉｎを定数と比較し、ＹをＹｏｕｔまたはＺｏｕｔにステアリングする。
ケース３：ＺｉｎとＹｉｎを比較してＹをＹｏｕｔまたはＺｏｕｔにステアリングする。
ケース４：Ｙｉｎを定数と比較し、ＹをＹｏｕｔまたはＺｏｕｔにステアリングする。
ケース５：インデックスを定数と比較して、ＹをＹｏｕｔまたはＺｏｕｔにステアリングする。
ケース６：フラグ入力を使用してＹをＹｏｕｔまたはＺｏｕｔにステアリングする。
それぞれの場合の設定を表２６に示す。データステアリングを通るＺパスは、接続されている出力Ｚが無効であるため注意が必要である。電源を考慮して、Ｚ入力をＫｚに接続し、レジスタクロックイネーブルをＹ有効に接続して（表では、有効値はＹｖおよびＺｖと省略されている）、無効な出力が選択解除されたときに伝搬しないようにすることが可能である。カウントは、リセット入力を使用してリセットすることができ、これは、必要に応じて、データ有効入力で検証することができる。Ｋｙが比較論理内で使用されない場合、Ｋｙを使用して、ストリーミングｍｉｎ／ｍａｘに関して説明したように、カウンタ５７２を初期化することができる。データステアリングでは、データ有効信号を使用してデータを方向付けるため、非ＳＩＭＤ（３２ビットレーン）演算でのみ使用できる。
図５７は、比較回路３２０を用いたモジュロＮ計数アプリケーションを示す詳細な回路およびブロック図である。比較ブロックのインデックスカウンタ５７２は、サンプルインデックスのサンプルをカウントするように設計されている。アドレスカウントにも使用できる。カウンタの増分は増分定数によって設定され、任意の３２ビット値に設定できる。レジスタ入力は、カウント加算器または入力のバイパスを選択するセレクタからのものであり、カウントをゼロ以外の値に初期化する手段を提供する。カウンタレジスタと桁上げは、２つおよび４つのＳＩＭＤレーンを処理するために８ビットセグメントに分割される。比較回路３２０は、ローテータおよびブール論理の前に配置され、コーナーターンおよびＦＦＴビット反転およびコーナーターンアドレッシングを含むより複雑なシーケンスのアドレスカウントをこれらのブロックが操作できるようにする。カウント論理のさまざまな使用ケースのセットアップを表２７に示す。
基本的な用途は、Ｋｉｎｃ定数レジスタによって設定された増分値を持つ単純なカウンタ（線形カウント）である。単純カウントの場合、Ｋｉｎｃレジスタは１に設定される。これを任意の３２ビット値に設定して、増分を変更することもできる。カウンタのクロックイネーブルは、カウントｃｅのデコーダ条件が満たされたときにカウントをインクリメントする。ＣＥは、有効なデータ、比較条件、フラグ入力、またはそれらの組み合わせでインクリメントするために使用できる。単純に使用すると、レジスタリセットを使用してカウンタを０にクリアする。レジスタリセットは、プログラム可能な有効、フラグ、およびリセット入力と比較結果の論理関数である。カウンタを別の値に初期化する必要がある場合、リセット条件がデコードされ、カウンタＣＥがアサートされると、カウンタバイパスｍｕｘを切り替えて、カウンタのＫｍｕｘ（ＫｚまたはＹｉｎｐｕｔ）によって選択された値でカウンタレジスタをロードする。バイパスｍｕｘおよびＫｚを使用したリセットは、Ｋｚの比較器またはステアリングｍｕｘの使用に干渉する可能性があり、その場合、代わりにＹｉｎによって定数が供給され得ることに留意されたい。比較およびデータステアリングは、線形カウントには使用されない。比較ブロックのこれらの部分は、使用されるカウント論理に干渉しない比較アプリケーションに使用できる。
比較回路３２０を使用してカウントを制限し、制限に達するとカウントを凍結することができる。カウントを制限するには、比較をカウント制限に設定し、比較結果によってクロックイネーブルがゲートされる。これにより、カウントが端末カウントに達すると、リセットされるまでカウントの増分がディセーブルになる。制限カウンタ接続は、モジュロカウントの場合と同様に、カウンタＣＥがリセットではなく制限カウント用にゲートされる点を除いて同じである。フラグ出力は、比較結果によって駆動されて、制限カウントの外部指示を提供することができる。比較結果を使用して、未使用の入力および定数からデータフローを選択またはゲートすることもできる（制限値にはＫｚが使用される）。カウント制限は、定数ＫｚではなくＺｉｎｐｕｔで指定されている場合は変数にすることもできる。
比較回路３２０を使用して、端子カウントに達したときに次のクロック可能クロックのカウントを同期的にリセットすることもでき、その結果、端子カウントがＮ－１に設定され、カウンタのレジスタリセットを使用して比較結果によってリセットが行われる場合には、モジュロＮカウントとなる。図５７に、ｍｏｄｕｌｏ－Ｎカウンタの接続を示す。Ｎ－１がＫｚ定数ではなくＺ入力を介して適用される場合、モジュロは変数になる。
図５８は、コーナーターンアドレスの導出を示すブロック図である。コーナーで曲げられたアドレッシングは、メモリに格納されている行列のアドレスを列メジャー順序でアクセスするために行メジャーで並べ替える。２次元の電力を持つ配列の場合、ｌｏｇ２副軸次元（回転フィールドがアドレスと同じサイズである場合）によって左のアドレスビットを回転させることによって、コーナー方向に向いたアドレッシングを生成できる。これは、行に対応するビットフィールドの位置を列に対応するビットフィールドの位置と入れ替えるのと同じである。８ビットおよび１６ビットの場合、ｚ入力シフト回転を直接使用して回転アドレスを取得できる。しかし、一般的なケースでは、回転を生成するためのシフト距離が８ビット、１６ビット、３２ビット、または６４ビットに固定されているため、組み込みの回転は不十分である。ローテーションを行うには、アドレスカウントのコピーを実際のカウントのすぐ隣に配置する必要がある。アドレスカウントは、アドレス幅をオーバーフローさせない限り、隣接するビットフィールドに同じカウントを２つ生成するように変更できる。モジュロカウントまたは制限カウントの設定は、オーバーフローが発生しないことを保証するために使用できる。２つの隣接カウントは、増分を各フィールドのｌｓｂに「１」を有するように変更することによって生成することができ、したがって、９＝ビット・アドレス・カウントの場合、カウント増分は、図５８の上部に示すように、０ｘ０２０１になる。これにより、２つの隣接カウントが生成される。１つはビット０のｌｓｂとビット８のｍｓｂ、もう１つはビット９のｌｓｂ（図５８に「Ｚシフトに入力されるインデックスカウント」として示される）です。下のカウンタが上のカウンタのｌｓｂにオーバーフローするのを防ぐために、カウントがすべての「１」を超えないようにする必要がある。モジュロカウントの設定を使用し、最大数を保持する２つのカウントフィールドと等しい制限を設定すると、適切なモジュロカウントになる。次に、この結合されたカウンタの対は、Ｚシフト論理によってシフトされて、シフトウィンドウの最下位ビット（３２ビット入力のシフトウィンドウはビット６３：３２）にビットの正しい回転を入れ、次に、シフトウィンドウの外側のビットを廃棄するために、ブール論理でその結果をマスクする。ブールマスクを使用して、メモリ内のページを選択するための上位ビットを設定することができる。
図５９は、ＦＦＴビット逆コーナーターンアドレスの導出を示すブロック図である。この設計は、比較ブロックと、高速フーリエ変換をサポートするビット反転アドレッシングのビット順序を反転するために使用されるＺシフト論理との間の選択可能な有線３２ビット反転を含む。高速フーリエ変換は、混合基数アルゴリズムを使用して結合される基数２と基数４の段階で構成される。各段階の間にコーナーターンアドレスがあり、段階の入力と出力はビット反転アドレス指定される（ｌｓｂはｍｓｂになり、逆も同様である）。データが自然な順序でメモリに格納される場合、読み取りおよび書き込みアドレス指定は、各段階でビット反転アドレスの１つのコーナーターンである（ただし、各段階で異なるサイズ）。アドレス指定は、ビット反転時のビットの再配置を考慮して、上記のコーナーターンアドレス指定を変更したものである。カウント論理のセットアップはコーナー回転セットアップと同一であるが、３２ビットカウント出力は、Ｚシフタの前に最初にビット反転され、これにより、関連ビットがワードの最上位端に置かれる。これを考慮してシフト距離が調整され、残りのステップはコーナー回転の場合と同じになる。図５９は、導出のためのビットアライメントを示す。
１１．入力並べ替えキュー３５０および出力並べ替えキュー３５５
図６０は、ＲＡＥ入力並べ替えキュー３５０およびＲＡＥ出力並べ替えキュー３５５の論理回路構造を示す詳細な回路およびブロック図である。これらの複数のＲＡＥ入力並べ替えキュー３５０は、次の３つの主な目的を果たす。（１）それらは、時間的にデータの再配列を可能にし、Ｘ入力とＺ入力との間でデータを再分配する。（２）それらは、パイプラインレイテンシーバランシングを補助するための調整可能な遅延を提供し、（３）それらは、ＲＡＥ入力３６５、３７０、３７５に適用される多数の定数を記憶し、配列することを可能にする。並べ替え機能を使用すると、Ｉ／Ｑ対として表示する必要がある複素データを含む特定のアルゴリズムのデータ処理が大幅に簡略化されますが、処理効率を高めるために、一度に２つのサンプルをＩとＱでインターリーブ処理する必要がある。この例は、バタフライと呼ばれる高速フーリエ変換（ＦＦＴ）要素演算である。バタフライの２つの標本は、ほとんど同じ処理（符号の変化だけが異なる）に従うので、効率のために、両方の標本のＩ成分は、両方の標本のＱ成分と交互に処理される。その他の複素演算アルゴリズムでも、ＩおよびＱコンポーネントをインターリーブし、同時に２つのサンプルを処理することでメリットが得られる。このアプリケーションでは、深さが４サンプルの並べ替えキューを使用する。
同じＲＡＥ回路クアッド４５０の二つのＲＡＥ回路３００によって共有され得るＲＡＥ出力並べ替えキュー３５５は、図６０に示されるように、Ｙデータ経路を有さないことを除いて、ＲＡＥ入力並べ替えキュー３５０と同一の構造を有し、また、条件付き多重論理を必要としない。ＲＡＥ出力並べ替えキュー３５５への入力は、ＲＡＥ回路クアッド４５０の同じ半分にある二つのＲＡＥ３００のＲＡＥ３００Ｘ出力４２０（例えば、アキュムレータ３１５出力）から来る。出力並べ替えキュー３５５は、二つのＲＡＥ３００間の交換を可能にして、ＦＦＴのためにＩ及びＱを再インターリーブし、半複素乗算を行い、また、サンプルシーケンスを直近の四つのサンプルまで短距離で並べ替える。これらのＲＡＥ出力並べ替えキュー３５５回路をＲＡＥ３００に含めることにより、ＩＱまたは偶数奇数インターリーブおよび同様の演算（例えば、高速フーリエ変換）を必要とするアルゴリズムのアルゴリズム設計およびレイアウトが簡素化される。代表的な実施形態では、ＲＡＥ３００の対ごとに、ＲＡＥ出力並べ替えキュー３５５の一組が存在する。
調整可能なパイプライン遅延関数は、並べ替えキューによって提供される関数のサブセットである。１つまたは複数のの定数入力を乗数に必要とするアプリケーションがある。並べ替えキューレジスタ５８０は、並べ替えキューシーケンサを使用してシーケンスすることができる定数値を保持するように再利用することができる。定負荷機構は、再配列待ち行列内の３２ビットレジスタをデイジーチェーン（個別には図示せず）にリンクして、これらの定数がクロック当たり３２ビット入力され、１２クロックの終わりに再配列待ち行列が１２個の定数値で満たされるようにチェーンを下方に伝搬する。データの有効期限がゲートされている限り、値は動作中にレジスタに残る。チェーン内の最後のレジスタの出力は、比較ブロック内のレジスタおよびブール論理回路３２５内のブール関数テーブルを含む、ＲＡＥ３００内の他の定数レジスタのチェーン内でリンクされ、定数レジスタのチェーン全体の順次ロードを可能にする。明確にするために、定負荷チェーンおよび書き込み論理は、図６０には示されていない。荷重データはＹ入力を介して入力される。最後のＹレジスタは、Ｘｉｎにおけるｍｕｘ５８５を介してＸチェーンに接続され、Ｘチェーンの出力は、別の３２ビットｍｕｘ５９０を介してＺチェーンに接続される。
並べ替えキューは、ＲＡＥ３００入力３６５、３７０、３７５に対応する３つの３２ビットＸ、Ｙ及びＺデータ入力を有する。Ｘ、ＹおよびＺ入力３６５、３７０、３７５の各々は、それぞれ有効なデータ５９５、５９６、５９７に関連付けられる。データは、同じ（対応する）入力に対して有効なデータが「１」の場合にのみ有効と見なされる。データは、対応する有効データが「１」であるとき、クロックの各立ち上がりエッジで、ＲＡＥ入力並べ替えキュー３５０にシフトされる。有効データが「０」の場合、対応する入力のデータは並べ替えキューレジスタ５８０に転送されない。複数のデータ有効５９５、５９６、５９７は、ＲＡＥ入力並べ替えキュー３５０へのデータのシフトを可能にする。
ＲＡＥ入力並べ替えキュー３５０は、それぞれ３つの３２ビットＸ、Ｙ及びＺデータ出力５８２、５８４、５８６を有する。出力のデータは、現在アドレス指定されているシーケンサーメモリの状態に応じて、ディレイキューレジスタまたは対応する入力のいずれかから選択される。データ出力には、データの有効性を示すデータ有効出力フラグが付随する。有効なデータの出力は、有効なデータの遅延バージョンであり、並べ替えによる意図された並び替えられたデータ遅延に対応する最大４クロックのプログラム可能な遅延がある。これは、特定の数のサンプルを収集し、ステートマシンを使用してグループで出力する必要がある場合がある。出力データ有効およびシーケンスカウンタは、入力サンプルと同期させる必要がある。キューが定数を保持している場合でも、有効なｏｕｔデータは存在しますが、構成ビットを使用してオフにすることができる。リセットフラグは、シーケンスカウンタ５７５を００状態にリセットする。シーケンス・カウントは、シーケンス命令または条件フラグ・論理（個別には図示せず）で使用できるように、出力インターフェースで提供される。
ＲＡＥ入力並べ替えキュー３５０からのデータ出力選択は、シーケンスカウンタ５７５によってアドレス指定される４つのレジスタ６０２の内容によって決定される。これらのレジスタ６０２のそれぞれは、ＸおよびＺ出力用に選択する３ビットマルチプレクサ６０４、６０８と、Ｙ出力用に選択する２ビットマルチプレクサ６０６と、Ｘ、Ｙ、およびＺバイパスセレクタ用にそれぞれ１ビットと、シーケンサ用に割り当てられる２ビットの次の状態とを含む。シーケンサレジスタのためのプログラミングのソースは、定数ロード機構の一部としてロードすることができ、その場合、それは、二つのシーケンサ状態のための１３ビットをそれぞれ含む２つの３２ビットワードを構成する。４２ビットの順次ロードチェーンを保持するために、各作業における６つの未使用ビットもレジスタを有し、予備ビットは、ＲＡＥ３００の他の場所でシーケンサ出力として使用するためにシーケンサの出力セレクタを介してブロックピンに持ち出され得る。追加の構成には、各データ出力に対する条件付き多重化選択、およびおそらく有効な出力データ有効化、および有効なデータとフラグ再生成の制御が含まれる。
ＲＡＥＸ、Ｙ、およびＺ入力は、全ての３つの入力上で独立した短距離データの並べ替え、およびフーリエ変換、複素乗算、Ｉ／Ｑインターリーブおよびデインタリーブ、ならびに同様の操作のためのシーケンス修正をサポートするためのＸおよびＺ入力間のシーケンス交換を可能にするように設計された、小さな４つのサンプル並べ替えキュー６１０（レジスタ５８０を用いて図示）を含む。また、並べ替えキュー６１０内のレジスタ５８０に定数をロードし、次に保持して、Ｘ、Ｙ、ＺＲＡＥ入力３６５、３７０、３７５のそれぞれに対する最大４つの入力定数の循環を可能にすることができ、これは、定数（フィルタ、相関器などに使用されます。）を有するドット積に有用である。入力並べ替え論理は、Ｙが負でない場合にＸ入力がＸｉｎであり、負である場合に定数レジスタの１つに格納される定数である条件付き被乗数操作を容易にするために、Ｙの符号が定数レジスタを選択またはバイパスするためのパスを含む。ＸおよびＺ出力のための出力セレクタは、それぞれ８：１セレクタ６０５、５９０であり、その後に２：１バイパス選択（それぞれ６０４、６０８マス）が続く。各８：１セレクタは、同じ入力の４つの遅延サンプルまたは反対側の入力の４つの遅延サンプルから選択する。ＸおよびＹ選択は、シーケンスカウンタ５７５によって選択された４つの構成レジスタのうちの１つからの２つの４ビット値によって制御される。Ｙ入力は、どのキュータップが各シーケンサ状態の出力に向けられるかを選択するための４：１マルチプレクサ６０７を備えた同様の４ディープシフトレジスタキューを有する。これには、シーケンスカウンタ５７５によって制御される２：１キューバイパスマルチプレクス６０６も続く。
図６１は、入出力並べ替えキュー３５０、３５５に対するシーケンサ５７５の論理回路構造を示す詳細な回路およびブロック図である。シーケンスカウンタ５７５は、次の状態が構成状態レジスタ内の２つのビットによって決定される非分岐ステートマシンである。各コンフィギュレーションレジスタは１６ビットで、３２ビットのコンフィギュレーションワード書き込みごとに２つ書き込まれる。コンフィギュレーションビットのうち２つは、レジスタの次の状態である。選択された構成ビットのうち１１ビットが、図６０に示すように、データ経路内のデータ選択マルチプレクサを駆動する。残りの３ビットは現在使用されていないが、構成データをチェーンの下に順番に伝播できるようにするためにレジスタは残っている。
１２．データパケットとルーティング制御
図６８は、再構成可能プロセッサと共に使用される代表的なデータパケット８５０の図である。代表的な実施形態では、データパケット８５０は、計算コア２００３６ビットペイロード８５２および制御ビット８５３を含む３７ビットである。ペイロード８５２は、３２ビットのデータペイロード８５４と、４ビットのサフィックス８５６としてのサフィックスビットとを含む。３２ビットデータ８５４は、図６９に示す整数、浮動小数点、およびＳＩＭＤ表現を含む様々な潜在的なデータフォーマットをサポートする。上述したように、サフィックス８５６は、アレイによるゼロ圧縮のために主に使用されるが、種々のフラグ、条件付き演算、演算インデックスの搬送などの他の機能をサポートすることもできる。制御（データタイプ）ビット８５３は、相互接続１２０によってのみ使用され、計算コア２００内では搬送されない。
図６９は、データパケット８５０で利用される代表的なデータペイロード８５４タイプの図であり、ＩＥＥＥ７５４倍精度浮動小数点（ＦＰ６４）用の６４ビット浮動小数点（２つのパケット８５８内）、ＩＥＥＥ７５４単精度浮動小数点用の３２ビット浮動小数点（ＦＰ３２）（８６２）、ＩＥＥＥ７５４の半精度浮動小数点（ＦＰ１６）の１６ビット浮動小数点（８６４）、ＢＦＬＯＡＴ１６用１６ビットブレイン浮動小数点（ＢＦ１６）（８６６）、ＩＥＥＥ７５４の１／４精度浮動小数点（ＦＰ８）（８６８）の場合は８ビット浮動小数点、符号付きおよび符号なしの３２ビット整数値（Ｉｎｔ３２）（８７２）の場合は３２ビット整数、符号付きおよび符号なしの１６ビット整数値（Ｉｎｔ１６）（８７４）の場合は１６ビット整数、符号付きおよび符号なしの８ビット整数値（Ｉｎｔ８）（８７６）の場合は８ビット整数を含むが、これに限定されない。
図７０は、計算コア２００に出入りするデータのためにそれぞれ入力マルチプレクサ２０５および出力マルチプレクサ１１０と共に使用されるルーティングコントローラ８２０のブロックおよび回路図であり、オプションとして、プログラムシーケンサ８２５を含むこともできる。ルーティングコントローラ８２０は、動的出力選択８３２または静的またはプログラムされた出力選択８３４のいずれかの出力選択マルチプレクサ８３０から制御出力８３６を選択する動的出力選択によって制御される出力選択マルチプレクサ８３０を含む。次に、制御出力８３６を利用して、対応する入力マルチプレクサ２０５または出力マルチプレクサ１１０に利用可能な入力から、対応する入力マルチプレクサ２０５または出力マルチプレクサ１１０の出力を（相互接続ネットワーク１２０、２２０から）選択する。
上述のように、再構成可能プロセッサ１００は、データフローを利用する。その一部として、データ生成者は、送信すべきデータがあることを示すデータ送信要求信号（「ＲＥＱ」）をアサートし（８４２）、データ消費者は、データを受け入れる余地があることを示すデータ送信許可信号（「ＧＮＴ」）をアサートする（８４４）。データ転送コーディネータ回路８４０は、データ送信要求信号（ＲＥＱ）を受信し、動的出力選択８５２によって制御され、データ送信要求信号（ＲＥＱ）をそれぞれ対応する入力または出力レジスタ２３０，２４２に渡す第１のデータ転送マルチプレクサ８４６を含む、このようなデータ送信許可信号（ＧＮＴ）を送信するために利用される。第２のデータ転送マルチプレクサ８４８は、データ送信許可信号（ＧＮＴ）を受信し、動的出力選択８５２によって制御されて、対応する入力または出力レジスタ２３０、２４２からのデータ送信許可信号（ＧＮＴ）をそれぞれ要求データ送信機に戻す。共有プログラムメモリ８５６（出力プログラム２７２、２７４、２７６のような）にアクセス可能なプログラム８５４の制御下で、第１および第２のデータ転送マルチプレクサ８４６、８４８にそれぞれ入力を提供する任意のプログラムシーケンサ８２５を含むことができる。
また、この要求および許可メカニズムは、データパケットが複数の宛先に送信されるときにデータ順序を維持するなど、さまざまな状況下でデータフローを制御するためにも利用される。たとえば、データが複数の場所に分岐される場合、データ送信機は、データを送信する前に、各データ受信機からデータ送信許可信号（ＧＮＴ）を受信する必要がある。また、例えば、データが複数のソースから単一の宛先にマージされる場合、データ受信装置は、複数のデータ送信要求信号（ＲＥＱ）を受信し、各データ送信装置に向けて結合されたデータ送信許可信号（ＧＮＴ）を発行すべきであり、各データ受信装置は、データを送信する前に、データ送信許可信号（ＧＮＴ）を受信すべきである。また、例えば、複数の送信元から１つの送信先にデータを切り替える場合、データ受信装置は、複数のデータ送信要求信号（ＲＥＱ）を受信し、各個別データ送信装置に対して個別データ送信許可信号（ＧＮＴ）を発行し、各データ受信装置は、データを送信する前に、対応するデータ送信許可信号（ＧＮＴ）を受信する必要がある。また、例えば、データが選択可能な位置にステアされる場合、データ送信機は、データを送信する前に、選択されたデータ受信機からデータ送信許可信号（ＧＮＴ）を受信すべきである。
１３．サフィックス制御回路およびゼロ圧縮／圧縮解除
図７１は、サフィックス制御回路３９０の代表的な実施形態のブロック図である。図７２は、ゼロ圧縮回路８００のブロック及び回路図である。図７３は、代表的なゼロ圧縮データパケット列の図である。図７４は、ゼロ圧縮解除回路８０５のブロック及び回路図である。
図７１－７４を参照すると、代表的な実施形態では、サフィックス制御回路３９０は、ゼロ圧縮を実行するゼロ圧縮回路８００と、ゼロ圧縮解除を実行するゼロ圧縮解除回路８０５と、任意選択的に、条件論理、分岐、条件フラグ処理および生成など、ユーザが決定することができるサフィックス８５６に関する他の活動を実行するために、制御論理およびステートマシン回路８１０とを含む。別の代表的な実施形態では、例えば、ゼロ圧縮回路８００およびゼロ圧縮解除回路８０５が計算コア２００の他の部分（図４に示すような）で実施される場合、サフィックス制御回路３９０は、典型的には、制御論理回路およびステートマシン回路８１０を含む。ゼロ圧縮回路８００は、ゼロカウンタ８０２と、パケット生成部８０４とを備える。ゼロ圧縮を有効にすると、ゼロ圧縮によって有効な０の値が伝播されなくなる。代わりに、各有効なゼロ値は、ゼロカウンタ８０２を使用してゼロカウントで追跡される。値が０のストリームの間、ゼロカウントは最大値の１５に達するまで増加する。この場合、次の有効なデータ転送は、値に関係なく、パケット生成器８０４（すなわち元のデータパケットを伝播するが、そのサフィックスビットをカウント０に置き換える）からのデータパケットとしてＤＡＴＡ＿ＯＵＴに伝播され、ゼロカウントはサフィックス８５６に含まれ、ゼロカウントはロールオーバーされるか、ゼロにリセットされる。ゼロ以外の転送の文字列では、データは０のサフィックス８５６とともに正常に伝播する。これは、前に０の値がなかったことを示す。
図７３は、ゼロ圧縮がイネーブルされたデータシーケンスの例を示す。最初の２つの転送８０６は正常に伝搬する。値９１および９２はデータパケット（８１４）としてＤＡＴＡ＿ＯＵＴに送信され、サフィックス８５６のビットはゼロに設定され、ゼロの前にゼロがあることを示す。入力トランザクション３から５（８０８）は伝播されないが、有効な入力トランザクションごとにゼロカウントが増加する。入力トランザクション６（８１２）では、ゼロ以外の値９３が到着し、サフィックス８５６を介して累積ゼロカウント３でＤＡＴＡ＿ＯＵＴ（８１６）に伝播される。つまり、値９３の前には３０個の値があった。ゼロカウントは、ゼロ以外の値でもリセットされる。図示の例では、２４の入力転送がゼロ圧縮回路に入り、５つの出力転送のみが生じ、情報の損失がないという利点がある。
図７４を参照すると、ゼロ解凍回路８０５は、サフィックスカウンタ８１８とパケット生成器８０４とを含む。データペイロード８５４を有し、サフィックス８５６にゼロでないカウントを有するデータパケットが到着すると、サフィックスカウンタ８１８はサフィックス８５６のゼロカウントを決定し、パケットに到着した実際のデータペイロード（そのサフィックス８５６にゼロでない値を有する）を送信する前に、ペイロード８５４にゼロを有するその数のデータパケットを（ＤＡＴＡ＿ＯＵＴ８１９上に）発行するようにパケット・ジェネレータ８０４に信号を送る。
上述のように、サフィックス制御回路３９０内に配置される代わりに、ゼロ圧縮回路８００およびゼロ圧縮解除回路８０５は、入力マルチプレクサ２０５からデータを受信し、任意のゼロ圧縮を解除するためのゼロ圧縮解除回路８０５を含むように、また、出力マルチプレクサ１１０の前にゼロ圧縮回路を含むように、様々な相互接続ネットワーク１２０、２２０上の出力データパケットの選択および送信の前にゼロ圧縮を実行するためのゼロ圧縮回路８００を含むように、計算コア２００全体に分散されてもよい。
１４．代表的なアプリケーション
ＲＡＥ回路３００は、例えば、２つの乗算器３０５（乗算のため）および２つの乗算器シフトコンバイナネットワーク３１０（加算のため）を使用し、メモリ１５０を使用して、補間ＬＵＴ（ルックアップテーブル）を生成するために使用することができる。メモリから直接係数を得るブルートフォース法は、メモリ利用の観点から禁止される。幸いなことに、一連の係数を表す関数は滑らかな関数（ほぼｓｉｎｃ関数）であるため、リアルタイムでの係数の圧縮と生成は、リソースの使用率の点で魅力的である。係数セットは、近似的に、１／（Ｐ＊Ｆ）の間隔でサンプリングされたｓｉｎｃ関数であり、ここで、Ｐ＊Ｆはフィルタの長さであり、Ｐは多相分岐長であり、ＦはＦＦＴサイズである。係数は多相分岐に渡って分配され、１つの分岐上で連続するタップがＣ（ｋ）、Ｃ（ｋ＋Ｆ）、Ｃ（ｋ＋２ Ｆ）、．．．に関連付けられる。特定の乗算器３０５に与えられる係数は連続的な係数であり、したがって、乗算器ｍにおいて、係数はＣ（Ｔ＊Ｆ＝ｍ）であり、ここでＴはタップ数であり、ＦはＦＦＴ長である。これは、任意の一の乗算器３０５における係数がｓｉｎｃ関数の連続セグメントであることを意味する。これにより、補間方式を使用して、係数を格納するためのメモリ要件を減らすことができる。
設計に用いた補間法は、係数発生器当たり単一ブロックＲＡＭで実装した小メモリ（５１２×７２）に記憶した２次係数から生成した２次スプラインである。係数を記憶する代わりに、係数インデックスの最上位ビットによって表される近傍に適合した曲線に対する２次係数を記憶する。次に、インデックスの最下位ビットは、最上位インデックスビットによって示される係数位置からのオフセットとして２次式に適用される。上位９ビットは、曲線の３つの２次係数を含む５１２×７２ビットのメモリをアドレス指定し、（３２７６８ポイントについての）下位６ビットを使用して、補間値ｙ＝Ａｘ２＋Ｂｘ＋Ｃが計算される。メモリの内容は、スケーリングされたＡ、Ｂ、およびＣ係数であり、これは、ＭａｔｈｌａｂＰｏｌｙｆｉｔ関数を使用して、フィルタのインパルス応答のセグメントに２次式を適合させることで見つけることができる。
図６２は、混合基数アルゴリズムを用いたＦＦＴの組み合わせを示す。図６３は、基数２のＦＦＴカーネルを実行するためのＲＡＥ３００対を示す詳細な回路およびブロック図である。図６４は、完全な回転子のために構成されたＲＡＥ３００対を示す詳細な回路およびブロック図である。図６５は、基数４のＦＦＴ（バタフライ）カーネルを実行するためのＲＡＥ回路クアッド４５０を示す詳細な回路およびブロック図である。図６６は、ＦＦＴカーネルおよび他のアプリケーションを実行するための複数のＲＡＥ３００カスケード対を示す詳細な回路およびブロック図である。図６２を参照すると、行の数は第１の変換のサイズと等しく、列の数は第２の変換のサイズであり、行×列は複合変換のサイズである。４つの（基数－４）複素ＦＦＴカーネル＋双回転器の半分は、図６３、６４、および６５に示すように、単一のＲＡＥ回路クワッド４５０内に構築することができる。ＲＡＥ回路クアッド４５０は、クロックごとに１つのＦＦＴポイントを処理する（たとえば、４ポイント変換は４クロックで完了し、クロックごとに１つのサンプルを受け入れて出力する）。この実装は、ＦＦＴカーネルをカスケードしてより大きなＦＦＴを構築するときに位相回転器として使用される入力に複素乗算を含む。カスケード戦略は、より長い変換長に対してより小さいＦＦＴを結合するための混合基数アルゴリズムに従う。複数のＲＡＥ３００の各対は、専用の対ルーティングを使用して、偶数ポイントと奇数ポイントの両方の虚数部を同時に実行しながら、インターリーブされた一方のクロック内の偶数ポイントと奇数ポイントの両方の実部を同時に実行する。Ｉ＝Ｉｅ＋／－。基数４の変換はビルディングブロックであり、例えば図６６に示すように、さらにカスケードされてもよい。
関連付けられたメモリを使用して、最大２５６ポイントの変換長のＩＱデータの２ページ、および最大５１２ポイントの変換長のカーネル入力の回転子のコサインとサインのツイストを格納できる。基数４のカーネルは、より大きな変換長のための構成要素である。
より大きなフーリエ変換は、「混合基数」アルゴリズムを使用して、任意のサイズの小さな変換「カーネル」から構築することができる。このアルゴリズムは、本質的に、データをｋ×ｎ行列に入力する。ここで、ｋおよびｎは、ｋｎ点変換に対する構成要素変換のサイズである。最初にデータが行に沿って入力され、次に最初の変換が列に適用されます。中間結果要素は、行列内のインデックスに従ってフェーズ回転され、変換の２番目のセットが行列の各行に適用され、最後にデータが列方向に読み取られたときに出力が自然に順序付けられる。このシーケンスを図６２に示す。
混合基数アルゴリズムを繰り返し適用して、図６５に示すような漸進的により大きな変換を構築することができる。たとえば、１Ｋポイント変換は、混合基数アルゴリズムを使用して４ポイントカーネルからそれぞれ２つの１６ポイント変換を作成し、１つの１６ポイントと残りの４ポイントを組み合わせて６４ポイント変換を作成し、その６４ポイントと残りの１６ポイントを組み合わせて１０２４ポイント変換を作成することによって構築される。同様に、実装は、混合基数アルゴリズムを使用して８点および１６点の変換から構築され、最初に１２８点の変換を生成し、次にアルゴリズムの別の適用によって１２８点および１６点から２ｋの変換を生成することができる。８ポイントと１６ポイントの変換は、混合基数アルゴリズムを使用して２ポイントと４ポイントの変換から作成することもできる。入力と出力はビット反転順であってもよい。
図６７は、限定されるものではないが、例えば、１つ以上のＲＡＥ回路クアッド４５０を含む１つ以上のＲＡＥ回路３００の比較器３２０およびブール論理回路３２５を使用して実装することもできる、ストリングマッチングのユースケースを示す図である。文字列ごとに１つのＳＩＭＤ４レーンを使用し、ＳＩＭＤレーンごとに１つの入力を使用する。入力ストリームを４つのレーンで複製して、４つの異なるストリングを同時に検索できる。入力遅延キューを使用して、ＡＮＤ１クロックによる遅延を比較による遅延よりも短くすることができる。
１５．結論
再構成可能プロセッサ１００は、人工知能、ニューラルネットワーク計算、デジタル通貨、暗号化、復号化、ブロックチェーン、高速フーリエ変換（ＦＦＴ）の計算、および機械学習を含むような数学的に集中的なアプリケーションのための高性能およびエネルギー効率の良いソリューションを提供するが、これらに限定されるものではない。
さらに、再構成可能プロセッサ１００は、これらの様々なアプリケーションのいずれに対しても構成することができ、いくつかのそのような例を以下により詳細に説明する。このような再構成可能プロセッサ１００は、数百万の計算コア２００などに容易に拡張可能であり、低レイテンシを有し、計算的にエネルギー効率がよく、リアルタイムでストリーミングデータを処理することができ、選択されたアプリケーションのために計算ハードウェアを最適化するように再構成可能であり、大規模並列処理することができる。例えば、単一のチップ上で、複数の再構成可能プロセッサ１００を配列し、相互接続ネットワーク１２０を用いて接続して、チップ当たり数百から数千の計算コア２００を提供することもできる。次に、このようなチップを複数配列して回路基板上に接続し、基板当たり数千から数百万の計算コア２００を得ることができる。任意の選択された数の計算コア２００を再構成可能プロセッサ１００内に実装することができ、任意の数の再構成可能プロセッサ１００を単一の集積回路上に実装することができ、任意の数のそのような集積回路を回路基板上に実装することができる。このように、計算コア２００のアレイを有する再構成可能プロセッサ１００は、任意の選択された程度にスケーラブルである（ただし、経路および熱放散などの他の制約の対象となるが、これに限定されるものではない）。
１６．一般事項
プロセッサ回路１３０は、任意のタイプのプロセッサとすることができ、本明細書で説明する機能を実行するように構成され、設計され、プログラムされ、または他の方法で適合された、一つ以上のＲＩＳＣ－Ｖまたは他のプロセッサとして具体化することができる。ここでプロセッサ回路１３０という用語が使用されているように、プロセッサ回路１３０は、単一の集積回路（「ＩＣ」）の使用を含んでもよく、または、複数の集積回路または一緒に接続され、配列され、またはグループ化された他の構成要素、例えば、コントローラ、マイクロプロセッサ、デジタル信号プロセッサ、並列プロセッサ、マルチコアプロセッサ、カスタムＩＣ、特定用途向け集積回路、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）、適応コンピューティングＩＣ、関連メモリ（ＲＡＭ、ＤＲＡＭ、ＲＯＭなど）、およびアナログかデジタルかを問わない他のＩＣおよび構成要素の使用を含んでもよい。結果として、本明細書で使用される場合、プロセッサ回路１３０という用語は、マイクロプロセッサメモリまたは追加のＲＡＭ、ＤＲＡＭ、ＳＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＲＯＭ、ＦＬＡＳＨ、ＥＰＲＯＭまたはＥ２ＰＲＯＭのような関連するメモリと共に、単一のＩＣ、またはカスタムＩＣ、ＡＳＩＣ、プロセッサ、マイクロプロセッサ、マイクロプロセッサ、コントローラ、ＦＰＧＡ、適応コンピューティングＩＣの配置、または以下で説明する機能を実行する集積回路の他のグループを同等に意味し、含むものと理解されるべきである。プロセッサ回路１３０は、関連するメモリと共に、上述したように、本発明の方法論を実行するように適合または構成されてもよい（プログラミング、ＦＰＧＡ相互接続、またはハード配線による）。例えば、方法論は、プロセッサ回路１３０が動作可能である（すなわち電源が入っており、機能している）場合に、その後の実行のために、一組のプログラム命令または他のコード（または同等の構成または他のプログラム）として、関連するメモリ（および／またはメモリ）および他の同等の構成要素とともに、プロセッサ回路１３０内にプログラムされ、格納され得る。同様に、プロセッサ回路１３０が全体的にまたは部分的にＦＰＧＡ、カスタムＩＣおよび／またはＡＳＩＣとして実装され得る場合、ＦＰＧＡ、カスタムＩＣ又はＡＳＩＣもまた、本発明の方法論を実装するように設計され、構成され、および／または配線され得る。例えば、プロセッサ回路１３０は、「コントローラ」と総称されるアナログおよび／またはデジタル回路、コントローラ、マイクロプロセッサ、ＤＳＰ、および／またはＡＳＩＣの配列として実装することができ、これらはそれぞれ、ハードワイヤード、プログラム、設計、適応または構成されて、場合によってはメモリと組み合わせて、本発明の方法を実装する。
データリポジトリ（またはデータベース）を含むことができるメモリ１５０、１５５は、任意のコンピュータまたは他の機械可読データ記憶媒体、情報の記憶または通信のためのメモリ装置または他の記憶または通信装置であって、現在知られているもの、または将来利用可能になるものを含むがこれらに限定されない、任意の数の形態で具体化することができ、メモリ集積回路（「ＩＣ」）または集積回路のメモリ部分（プロセッサ内の常駐メモリなど）、揮発性であるか不揮発性であるか、リムーバブルであるか非リムーバブルであるかを問わず、ＲＡＭ、ＦＬＡＳＨ、ＤＲＡＭ、ＳＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ、ＲＯＭ、ＥＰＲＯＭまたはＥ２ＰＲＯＭを含むがこれらに限定されない、または磁気ハードドライブ、光学ドライブ、磁気ディスクまたはテープドライブ、ハードディスクドライブ、フロッピーディスク、ＣＤＲＯＭ、ＣＤ－ＲＷなどの他の機械可読記憶またはメモリ媒体などの任意の他の形態のメモリ装置を含む、デジタル多用途ディスク（ＤＶＤ）または他の光学メモリ、または他のタイプのメモリ、記憶媒体、またはデータ記憶装置または回路であって、選択された実施形態に応じて既知または既知になるものを含んでもよい。メモリ１５０、１５５は、種々のルックアップテーブル、パラメータ、係数、他の情報およびデータ、（本発明のソフトウェアの）プログラムまたは命令、ならびにデータベーステーブルなどの他のタイプのテーブルを記憶するように適合されてもよい。
上述のように、プロセッサ回路１３０は、例えば、本発明のソフトウェアおよびデータ構造を使用して、本発明の方法を実行するために、ハードワイヤードまたはプログラムされる。結果として、本発明のシステムおよび方法は、上述したような一時的でないコンピュータ可読媒体内に具体化された命令および／またはメタデータのセットのようなプログラミングまたは他の命令を提供するソフトウェアとして具現化することができる。さらに、メタデータを利用して、ルックアップテーブルまたはデータベースの様々なデータ構造を定義することもできる。このようなソフトウェアは、ソースコードまたはオブジェクトコードの形式であってもよいが、これに限定されるものではない。ソースコードはさらに、何らかの形式の命令またはオブジェクトコード（アセンブリ言語命令または構成情報を含む）にコンパイルされ得る。本発明のソフトウェア、ソースコードまたはメタデータは、任意のタイプのコード、例えば、Ｃ、Ｃ＋＋、ＳｙｓｔｅｍＣ、ＬＩＳＡ、ＸＭＬ、Ｊａｖａ、Ｂｒｅｗ、ＳＱＬおよびその変形（例ＳＱＬ９９またはＳＱＬのプロプライエタリなバージョン）、ＤＢ２、Ｏｒａｃｌｅ、または種々のハードウェア定義またはハードウェアモデリング言語（例Ｖｅｒｉｌｏｇ、ＶＨＤＬ、ＲＴＬ）および結果として得られるデータベースファイル（例ＧＤＳＩＩ）を含む、本明細書に記載の機能性を実行する任意の他のタイプのプログラミング言語として実施することができる。結果として、本明細書において同等に使用される「構築物」、「プログラム構築物」、「ソフトウェア構築物」または「ソフトウェア」は、任意の構文または署名を有する任意の種類の任意のプログラミング言語を意味し、言及し、これは、特定された関連する機能または方法論（例えば、プロセッサ回路１３０を含むプロセッサ回路１３０またはコンピュータにインスタンス化またはロードされて実行される場合）を提供するか、または提供するように解釈することができる。
本発明のソフトウェア、メタデータ、または他のソースコード、および結果として生じるビットファイル（オブジェクトコード、データベース、またはルックアップテーブル）は、コンピュータまたは他の機械可読データ記憶媒体のいずれかのような任意の有形の一時的でない記憶媒体内に、コンピュータ可読命令、データ構造、プログラムモジュール、または上述のようなメモリ１４０、例えば、フロッピーディスク、ＣＤＲＯＭ、ＣＤ－ＲＷ、ＤＶＤ、磁気ハードドライブ、光学ドライブ、または他のタイプのデータ記憶装置または媒体に関して上述したような他のデータとして具体化することができる。
本開示は、本発明の原理の例示と考えるべきであり、本発明を例示された特定の実施形態に限定することを意図していない。この点に関して、本発明は、その適用において、図面に図示された、または実施例に記載された、上および下に記載された構成要素の構成および配置に限定されないことが理解されるべきである。本発明と一致するシステム、方法および装置は、他の実施形態が可能であり、様々な方法で実施および実施されることが可能であり、それらのすべては同等であり、開示の範囲内であると考えられる。
本発明は、その特定の実施形態に関して説明されてきたが、これらの実施形態は、本発明の単なる例示であり、限定的ではない。本明細書の説明では、本発明の実施形態を完全に理解するために、電子部品、電子的および構造的接続、材料、および構造的変形の例など、多数の特定の詳細が提供される。しかしながら、当業者は、本発明の実施形態が、１つ以上の特定の詳細なしで、または他の装置、システム、アセンブリ、構成部品、材料、部品などを用いて実施され得ることを認識するであろう。他の例では、本発明の実施形態の態様を不明瞭にすることを避けるために、周知の構造、材料、または動作は、具体的に示されず、または詳細に説明されない。さらに、様々な図は縮尺通りに描かれておらず、限定的なものとみなすべきではない。
本明細書を通して、「１つの実施形態」、「１つの実施形態」、または特定の「実施形態」への参照は、実施形態に関連して説明される特定の特徴、構造、または特性が、本発明の少なくとも１つの実施形態に含まれ、必ずしもすべての実施形態に含まれるわけではなく、さらに、必ずしも同じ実施形態を参照しているわけではないことを意味する。さらに、本発明の任意の特定の実施形態の特定の特徴、構造、または特徴は、任意の適切な方法で、および他の特徴の対応する使用を伴わない選択された特徴の使用を含む、１つ以上の他の実施形態と任意の適切な組み合わせで組み合わせることができる。さらに、特定の用途、状況または材料を本発明の本質的な範囲および精神に適合させるために、多くの修正がなされ得る。本明細書に記載され、図示された本発明の実施形態の他の変形および変更は、本明細書の教示に照らして可能であり、本発明の精神および範囲の一部と考えられることが理解されるべきである。
ここでの数値範囲の列挙では、同じ程度の精度でその間に介在する各数値が明示的に考えられる。例えば、６－９の範囲については、６および９に加えて数字７および８が考えられ、また、６．０－７．０の範囲については、数字６．０、６．１、６．２、６．３、６．４、６．５、６．６、６．７、６．８、６．９及び７．０が明確に考えられる。さらに、範囲内のすべての介在するサブレンジは、任意の組み合わせで企図され、開示の範囲内である。例えば、５から１０の範囲については、サブ範囲５から６、５から７、５から８、５から９、６から７、６から８、６から９、６から１０、７から８、７から９、７から１０、８から９、８から１０、および９から１０が、開示された範囲内で考えられる。
また、図に示されている１つ以上の要素は、特定の用途に応じて有用であり得るように、より別個のまたは統合された方法で実装され得るか、または特定の場合には除去され得るか、または動作不能にされ得ることも理解されるであろう。一体的に形成された構成要素の組み合わせもまた、本発明の範囲内にあり、特に、個別の構成要素の分離または組み合わせが不明確であるか、識別できない実施形態の場合にはそうである。さらに、本明細書における「結合された」という用語の使用は、「結合」または「結合可能な」などの様々な形態を含めて、他の構成要素を介してまたはそれを介して結合される一体的に形成された構成要素および構成要素を含めて、直接的または間接的な電気的、構造的または磁気的結合、接続または取り付け、またはそのような直接的または間接的な電気的、構造的または磁気的結合、接続または取り付けのための適応または能力を意味し、かつ含む。
さらに、図面／図中のいずれの信号矢印も、特に明記しない限り、例示的なものにすぎず、限定するものではないと考えるべきである。工程の成分の組み合わせも、特に分離または組み合わせの能力が不明確であるか予測可能である場合に、本発明の範囲内で考慮される。本明細書および以下の請求の範囲全体で使用される場合、分離用語「または」は、特に指示されない限り、一般に、接続的意味および分離的意味の両方を有する（そして「排他的または」意味に限定されない）「および／または」を意味することを意図する。本明細書および以下の請求の範囲全体で使用されるように、「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が明確に他を指示しない限り、複数の参照を含む。また、本明細書の説明および以下の請求の範囲全体において使用されるように、「ｉｎ」の意味は、文脈が明確に他を指示しない限り、「ｉｎ」および「ｏｎ」を含む。
要約または要約に記載されたものを含む、本発明の例示された実施形態の前述の説明は、包括的であることも、本明細書に開示された正確な形態に本発明を限定することも意図していない。以上から、本発明の新規な概念の精神および範囲から逸脱することなく、多数の変形、改変および置換が意図され、実施され得ることが分かるであろう。本明細書に例示されている特定の方法および装置に関する制限は意図されておらず、または推論されるべきではないことを理解されたい。当然のことながら、特許請求の範囲の範囲に含まれる全てのそのような変更を添付の請求の範囲によってカバーすることが意図されている。

Claims (33)

  1. 第１の相互接続ネットワークと、
    第２の相互接続ネットワークと、
    前記第１の相互接続ネットワークに結合されたプロセッサと、
    アレイ状に配置された複数の計算コアとを備える再構成可能プロセッサ回路であって、
    前記複数の計算コアは、前記第１の相互接続ネットワークおよび前記第２の相互接続ネットワークに結合され、前記第２の相互接続ネットワークは前記複数の計算コアの隣接する計算コアに直接結合し、
    各計算コアは、メモリ回路と、再構成可能演算回路とを備え、
    前記再構成可能演算回路は、少なくとも１つの入力並べ替えキューと、前記少なくとも１つの入力並べ替えキューに結合された乗算器シフタコンバイナネットワークであって、シフタ回路と、前記シフタ回路に結合された複数の直列結合された加算器回路とを備え、乗算器積をシフトして浮動小数点積を基数３２の指数を有する積に変換するように構成され、複数の単一命令多重データ（ＳＩＭＤ）積を合計してＳＩＭＤドット積を形成するように構成される前記乗算器シフタコンバイナネットワークと、アキュムレータ回路と、前記乗算器シフタコンバイナネットワークおよび前記アキュムレータ回路に結合された少なくとも１つの制御論理回路とを備える、再構成可能プロセッサ回路。
  2. 前記再構成可能演算回路は、複数の動作モードを有する構成可能乗算器をさらに備え、
    前記構成可能乗算器は、前記少なくとも１つの入力並べ替えキューと、前記乗算器シフタコンバイナネットワークとに結合され、
    前記複数の動作モードは、固定小数点動作モードおよび浮動小数点動作モードを備え、
    前記構成可能乗算器は、符号あり入力を処理するようにさらに構成可能な２７×２７符号なし乗算器のネイティブ動作モードを有する、請求項１に記載の再構成可能プロセッサ回路。
  3. 前記乗算器シフタコンバイナネットワークを１つまたは複数の隣接する再構成可能な演算回路に選択的に結合して、単一サイクルの３２×３２および５４×５４乗算、単精度２４×２４乗算、および単一命令多重データ（ＳＩＭＤ）ドット積を実行するように適合された第３の相互接続ネットワークをさらに含む、請求項２に記載の再構成可能プロセッサ回路。
  4. 前記構成可能乗算器はさらに、４つの８×８乗算器、２つの１６×１６単一命令多重データ（ＳＩＭＤ）乗算器、１つの３２×３２乗算器、および１つの５４×５４乗算器になるように構成可能である、請求項２に記載の再構成可能演算回路。
  5. 前記複数の計算コアの各計算コアは、
    前記再構成可能演算回路、前記第１の相互接続ネットワークおよび前記第２の相互接続ネットワークに結合された複数の入力マルチプレクサと、
    複数の入力レジスタであって、各入力レジスタは、前記複数の入力マルチプレクサの対応する入力マルチプレクサに結合される、複数の入力レジスタと、
    前記再構成可能演算回路に結合された複数の出力マルチプレクサであって、各出力マルチプレクサは前記複数の入力レジスタの対応する入力レジスタに結合される、複数の出力マルチプレクサと、
    複数の出力レジスタであって、各出力レジスタは、前記複数の出力マルチプレクサの対応する出力マルチプレクサと、前記第１の相互接続ネットワークと、前記第２の相互接続ネットワークとに結合されている、複数の出力レジスタとをさらに含む、請求項１に記載の再構成可能プロセッサ回路。
  6. 複数のゼロ圧縮解除回路であって、各ゼロ圧縮解除回路は、前記複数の入力マルチプレクサの対応する入力マルチプレクサに結合される、複数のゼロ圧縮解除回路と、
    複数のゼロ圧縮回路であって、各ゼロ圧縮回路は、前記複数の出力マルチプレクサの対応する出力マルチプレクサに結合される、複数のゼロ圧縮回路とをさらに含む、請求項５に記載の再構成可能プロセッサ回路
  7. データペイロードにすべてゼロを有するいくつかのデータパケットが、非ゼロのデータペイロードを有する次のデータパケットのサフィックスとして符号化される、請求項６に記載の再構成可能プロセッサ回路。
  8. 前記第１の相互接続ネットワークは、ＦＡＴツリー構成を有する階層型ネットワークであり、複数のデータルーティング回路を備える請求項１に記載の再構成可能プロセッサ回路。
  9. 前記再構成可能プロセッサ回路は、前記プロセッサおよび前記複数の計算コアを使用して、任意およびすべてのＲＩＳＣ－Ｖプロセッサ命令を実行するように適合される、請求項１に記載の再構成可能プロセッサ回路。
  10. 前記少なくとも１つの入力並べ替えキューは、複数の入力を格納するように適合され、
    前記少なくとも１つの入力並べ替えキューは、前記複数の入力のシーケンスを並べ替え、負および絶対値関数のための符号ビットを調整し、ＩおよびＱデータ入力と奇数および偶数データ入力とをデインタリーブするように適合された入力並べ替え論理回路をさらに備える、請求項１に記載の再構成可能プロセッサ回路。
  11. 前記再構成可能演算回路は、複数の再構成可能演算回路からの出力を受信し並び替えるために結合された少なくとも１つの出力並べ替えキューをさらに備える、請求項１に記載の再構成可能プロセッサ回路。
  12. 前記再構成可能演算回路は複数の入力を有し、
    前記複数の入力は第１のＸ入力、第２のＹ入力および第３のＺ入力を含み、
    前記少なくとも１つの制御論理回路が、比較回路、ブール論理回路、Ｚ入力シフタ、指数論理回路、加算、飽和、丸め回路、およびこれらの組合せからなる群から選択された１つまたは複数の回路を含む、請求項１に記載の再構成可能プロセッサ回路。
  13. 前記Ｚ入力シフタは、浮動小数点Ｚ入力値を基数３２の指数値にシフトし、乗算器合計出力のスケーリングに一致するように３２ビットの倍数だけシフトするように適合され、前記Ｚ入力シフタが６４、３２、２×１６および４×８ビットシフトまたは回転モードを含む複数の整数モードについてさらに適合される、請求項１２に記載の再構成可能プロセッサ回路。
  14. 前記ブール論理回路は、３２ビット整数入力に対してＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ、ＸＮＯＲ、およびセレクタ演算を実行するように適合されたＡＮＤ－ＯＲ－ＩＮＶＥＲＴ論理ユニットを含む、請求項１２に記載の再構成可能プロセッサ回路。
  15. 前記比較回路は、入力データストリームから最小または最大のデータ値を抽出し、前記入力データストリームからインデックスを抽出し、２つの入力データストリームを比較し、２つの入力データストリームを交換し、前記２つの入力データストリームの前記最小値を第１の出力に置き、前記２つの入力データストリームの前記最大値を第２の出力に置き、データステアリングを実行し、アドレスシーケンスを生成し、等しいか、より大きいか、より小さいかの複数の比較フラグを生成するように適合される、請求項１２に記載の再構成可能プロセッサ回路。
  16. 単一の再構成可能演算回路が、
    サイクルあたりの１つのＩＥＥＥ単一または整数２７×２７乗算と、
    ２つの並列ＩＥＥＥ半精度、１６ビットブレイン浮動小数点（「ＢＦＬＯＡＴ」）（ＢＬＯＡＴ１６）、または符号付きおよび符号なし１６ビット整数値の１６ビット整数（ＩＮＴ１６）のサイクルあたりの乗算と、
    ４つの並列ＩＥＥＥ１／４精度、または符号付きおよび符号なし８ビット整数値（ＩＮＴ８）のサイクルあたりの乗算と、
    ２つの並列ＩＥＥＥ半精度の合計、ＢＦＬＯＡＴ１６またはＩＮＴ１６のサイクルあたりの乗算と、
    ４つの並列ＩＥＥＥ１／４精度の合計、または符号付きおよび符号なし８ビット整数値（ＩＮＴ）のサイクルあたりの乗算と、
    １つの１／４精度、またはＩＮＴ８のサイクルあたりの複素乗算と、融合加算と、累積と、
    任意のビット数による６４、３２、２×１６、または４×８ビットシフトと、
    任意のビット数による６４、３２、２×１６、または４×８ビット回転と、
    ３２ビット単位のブール論理と、
    データストリームの比較、最小値、または最大値と、
    ２つの演算対象のソートと、
    これらの組合せからなる群から選択された少なくとも２つの数学的計算または関数を実行するように適合される、
    請求項１に記載の再構成可能プロセッサ回路。
  17. 対構成を有する２つの隣接するリンクされた再構成可能演算回路が、
    符号付きおよび符号なし３２ビット整数値（ＩＮＴ３２）についての１つの３２ビット整数のサイクルあたりの乗算と、
    符号付きおよび符号なし６４ビット整数値（ＩＮＴ６４）についての、４つの３２×３２の部分積を加算する前記アキュムレータ回路を使用する、１つの６４ビット整数の４サイクルシーケンスでの乗算と、
    符号付きおよび符号なし２４ビット整数値（ＩＮＴ２４）についてのＩＥＥＥ単精度または２つの２４ビット整数の合計の、サイクルあたりの乗算と、
    ４つの並列ＩＥＥＥ半精度の合計、１６ビットブレイン浮動小数点（「ＢＦＬＯＡＴ」）（ＢＬＯＡＴ１６）、または符号付きおよび符号なし１６ビット整数値の１６ビット整数（ＩＮＴ１６）のサイクルあたりの乗算と、
    ＩＥＥＥの８つの並列１／４精度の合計、または符号付きおよび符号なし８ビット整数値（ＩＮＴ８）のサイクルあたりの乗算と
    １つの半精度、またはＩＮＴ１６のサイクルあたりの複素乗算と、４つの乗算と、２つの加算と、融合加算と、累積と、これらの組合せからなる群から選択された少なくとも２つの数学的計算または関数を実行するように適合される、請求項１に記載の再構成可能プロセッサ回路。
  18. クアッド構成を有する４つのリンクされた再構成可能演算回路は、
    符号付きおよび符号なし６４ビット整数値（ＩＮＴ６４）についての２つの６４ビット整数の４サイクルでの乗算と、
    符号付きおよび符号なし３２ビット整数値（ＩＮＴ３２）についての２つの３２ビット整数のサイクルあたりの乗算と、
    サイクル当たり２つのＩＮＴ３２乗算の合計と、
    符号付きおよび符号なし２４ビット整数値（ＩＮＴ２４）についての４つのＩＥＥＥ単精度または２４ビット整数の合計と、
    ８つの並列ＩＥＥＥ半精度の合計、１６ビットブレイン浮動小数点（「ＢＦＬＯＡＴ」）（ＢＬＯＡＴ１６）、または符号付きおよび符号なし１６ビット整数値の１６ビット整数（ＩＮＴ１６）のサイクルあたりの乗算と、
    １６つの並列ＩＥＥＥの１／４精度の合計、または符号付きおよび符号なし８ビット整数値についての８ビット整数（ＩＮＴ８）のサイクルあたりの乗算と、
    １つの単精度または符号付きおよび符号なし２４ビット整数値（ＩＮＴ２４）についてのサイクルあたりの複素乗算と、融合加算と、累積と、これらの組合せからなる群から選択される少なくとも２つの数学的計算または関数を実行するように適合される、請求項１に記載の再構成可能プロセッサ回路。
  19. 第１の相互接続ネットワークと、
    第２の相互接続ネットワークと、
    前記第１の相互接続ネットワークに結合されたプロセッサと、
    アレイ状に配置された複数の計算コアとを備える再構成可能プロセッサ回路であって、
    前記複数の計算コアは、前記第１の相互接続ネットワークおよび前記第２の相互接続ネットワークに結合され、前記第２の相互接続ネットワークは前記複数の計算コアの隣接する計算コアに直接結合し、
    各計算コアは、メモリ回路と、再構成可能演算回路とを備え、
    前記再構成可能演算回路は、
    複数の入力を格納するように適合された少なくとも１つの入力並べ替えキューであって、前記再構成可能演算回路の前記複数の入力のシーケンスと、前記複数の計算コアの隣接する再構成可能演算回路とを並べ替えるように適合された入力並べ替え論理回路をさらに含む、入力並べ替えキューと、
    複数の動作モードを有する構成可能乗算器であって、前記構成可能乗算器は、前記少なくとも１つの入力並び替えキューに結合され、前記複数の動作モードは、固定小数点動作モードおよび浮動小数点動作モードを含み、前記構成可能乗算器は、符号付き入力を処理するようにさらに構成可能な２７×２７符号なし乗算器のネイティブ動作モードを有し、前記構成可能乗算器は、４つの８×８乗算器、２つの１６×１６単一命令マルチデータ（ＳＩＭＤ）乗算器、１つの３２×３２乗算器および１つの５４×５４乗算器になるようにさらに構成可能である、構成可能乗算器と、
    前記構成可能乗算器に結合された乗算器シフタコンバイナネットワークであって、前記乗算器シフタコンバイナネットワークは、シフタ回路と、前記シフタ回路に結合された複数の直列結合加算器回路とを備える、乗算器シフタコンバイナネットワークと、
    アキュムレータ回路と、
    前記乗算器シフタコンバイナネットワークおよび前記アキュムレータ回路に結合された少なくとも１つの制御論理回路と、
    前記複数の計算コアの前記再構成可能演算回路および前記隣接する再構成可能演算回路からの複数の出力を受信し並び替えるために結合された少なくとも１つの出力並び替えキューとを備える、再構成可能プロセッサ回路。
  20. 前記乗算器シフタコンバイナネットワークに結合され、複数の再構成可能演算回路をマージし、倍精度乗算－加算、単精度単一サイクル複素乗算、ＦＦＴバタフライ、指数分解、乗算－累積、および論理演算を実行するように適合された第３の構成可能相互接続ネットワークをさらに含む、請求項１９に記載の再構成可能プロセッサ回路。
  21. 前記第３の構成可能相互接続ネットワークは、再構成可能演算回路の対構成としておよび再構成可能演算回路のクアッド構成として、前記複数の計算コアの隣接する複数の再構成可能演算回路にリンクする複数の直接接続を含む、請求項２０に記載の再構成可能プロセッサ回路。
  22. 単一の再構成可能演算回路が、
    サイクルあたり１つのＩＥＥＥ単一または整数２７×２７乗算と、
    ２つの並列ＩＥＥＥ半精度、１６ビットブレイン浮動小数点（「ＢＦＬＯＡＴ」）（ＢＬＯＡＴ１６）、または符号付きおよび符号なし１６ビット整数値の１６ビット整数（ＩＮＴ１６）のサイクルあたりの乗算と、
    ４つのＩＥＥＥ並列１／４精度、または符号付きおよび符号なし８ビット整数値（ＩＮＴ８）のサイクルあたりの乗算と、
    ２つの並列ＩＥＥＥ半精度の合計、ＢＦＬＯＡＴ１６またはＩＮＴ１６のサイクルあたりの乗算と、
    ４つの並列ＩＥＥＥ１／４精度または符号付きおよび符号なし８ビット整数値（ＩＮＴ８）のサイクルあたりの乗算と、
    １つの１／４精度、またはＩＮＴ８のサイクルあたりの複素乗算と、融合加算と、累積と、
    任意のビット数による６４、３２、２×１６、または４×８ビットシフトと、
    任意のビット数による６４、３２、２×１６、または４×８ビット回転と、
    ３２ビット単位のブール論理と、
    データストリームの比較、最小値、または最大値と、
    ２つの演算対象のソートと、
    これらの組合せからなる群から選択された少なくとも２つの数学的計算または関数を実行するように適合される、請求項２１に記載の再構成可能プロセッサ回路。
  23. 前記対構成を有する２つの隣接するリンクされた再構成可能演算回路が、
    符号付きおよび符号なし３２ビット整数値（ＩＮＴ３２）についての１つの３２ビット整数のサイクルあたりの乗算と、
    符号付きおよび符号なし６４ビット整数値（ＩＮＴ６４）についての、４つの３２×３２の部分積を加算する前記アキュムレータ回路を使用する、１つの６４ビット整数の４サイクルシーケンスでの乗算と、
    符号付きおよび符号なし２４ビット整数値（ＩＮＴ２４）についてのＩＥＥＥ単精度または２つの２４ビット整数の合計の、サイクルあたりの乗算と、
    ４つの並列ＩＥＥＥ半精度の合計、１６ビットブレイン浮動小数点（「ＢＦＬＯＡＴ」）（ＢＬＯＡＴ１６）、または符号付きおよび符号なし１６ビット整数値の１６ビット整数（ＩＮＴ１６）のサイクルあたりの乗算と、
    ＩＥＥＥの８つの並列１／４精度の合計、または符号付きおよび符号なし８ビット整数値（ＩＮＴ８）のサイクルあたりの乗算と
    １つの半精度、またはＩＮＴ１６のサイクルあたりの複素乗算と、融合加算と、累積と、これらの組合せからなる群から選択された少なくとも２つの数学的計算または関数を実行するように適合される、請求項２１に記載の再構成可能プロセッサ回路。
  24. クアッド構成を有する４つのリンクされた再構成可能演算回路は、
    符号付きおよび符号なし６４ビット整数値（ＩＮＴ６４）についての２つの６４ビット整数の４サイクルでの乗算と、
    符号付きおよび符号なし３２ビット整数値（ＩＮＴ３２）についての２つの３２ビット整数のサイクルあたりの乗算と、
    サイクル当たり２つのＩＮＴ３２乗算の合計と、
    符号付きおよび符号なし２４ビット整数値（ＩＮＴ２４）についての４つのＩＥＥＥ単精度または２４ビット整数の合計と、
    ８つの並列ＩＥＥＥ半精度の合計、１６ビットブレイン浮動小数点（「ＢＦＬＯＡＴ」）（「ＢＬＯＡＴ１６」）、または符号付きおよび符号なし１６ビット整数値の１６ビット整数（ＩＮＴ１６）のサイクルあたりの乗算と、
    １６つの並列ＩＥＥＥ１／４精度の合計、または符号付きおよび符号なし８ビット整数値についての８ビット整数（ＩＮＴ８）のサイクルあたりの乗算と、
    １つの単精度または符号付きおよび符号なし２４ビット整数値（ＩＮＴ２４）についてのサイクルあたりの複素乗算と、融合加算と、累積と、これらの組合せからなる群から選択される少なくとも２つの数学的計算または関数を実行するように適合される、請求項２１に記載の再構成可能プロセッサ回路。
  25. 前記乗算器シフタコンバイナネットワークは、乗算器積をシフトさせて、浮動小数点積を、基数３２指数を有する積に変換するように、および複数の単一命令多重データ（ＳＩＭＤ）積を合計してＳＩＭＤドット積を形成するように適合される、請求項１９に記載の再構成可能プロセッサ回路。
  26. 前記乗算器シフタコンバイナネットワークに結合される第３の構成可能相互接続ネットワークをさらに備え、
    前記第３の構成可能相互接続ネットワークは、前記乗算器シフタコンバイナネットワークを前記複数の計算コアの隣接する再構成可能演算回路の１つまたは複数の乗算器シフタコンバイナネットワークに結合直接接続を備え、単一サイクル３２×３２および５４×５４乗算、単精度２４×２４乗算、および単一命令多重データ（ＳＩＭＤ）ドット積を実行する、請求項１９に記載の再構成可能プロセッサ回路。
  27. 前記入力並べ替え論理回路は、否定および絶対値関数についての符号ビットを調整し、ＩおよびＱデータ入力および奇数および偶数データ入力をデインタリーブするようにさらに適合される、請求項１９に記載の再構成可能プロセッサ回路。
  28. 前記複数の再構成可能演算回路のそれぞれの再構成可能演算回路は、複数の入力を有し、前記複数の入力は、第１のＸ入力、第２のＹ入力および第３のＺ入力を含み、
    前記少なくとも１つの制御論理回路が、比較回路、ブール論理回路、Ｚ入力シフタ、指数論理回路、加算、飽和、丸め回路、およびこれらの組合せからなる群から選択された１つまたは複数の回路を含む、請求項１９に記載の再構成可能プロセッサ回路。
  29. 前記Ｚ入力シフタは、浮動小数点Ｚ入力値を基数３２の指数値にシフトし、乗算器合計出力のスケーリングに一致するように３２ビットの倍数だけシフトするように適合され、前記Ｚ入力シフタが６４、３２、２×１６および４×８ビットシフトまたは回転モードを含む複数の整数モードについてさらに適合される、請求項２８に記載の再構成可能プロセッサ回路。
  30. 前記ブール論理回路は、３２ビット整数入力に対してＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ、ＸＮＯＲ、およびセレクタ演算を実行するように適合されたＡＮＤ－ＯＲ－ＩＮＶＥＲＴ論理ユニットを含む、請求項２８に記載の再構成可能プロセッサ回路。
  31. 前記比較回路は、入力データストリームから最小または最大のデータ値を抽出し、前記入力データストリームからインデックスを抽出するように適合され、および、２つの入力データストリームを比較し、前記２つの入力データストリームを交換し、前記２つの入力データストリームの前記最小値を第１の出力に置き、前記２つの入力データストリームの前記最大値を第２の出力に置き、等しいか、より大きいか、より小さいかの複数の比較フラグを生成するように構成される、請求項２８に記載の再構成可能プロセッサ回路。
  32. 前記乗算器シフタコンバイナネットワークは、複数の再構成可能演算回路の対構成における別の再構成可能演算回路からの積を加算し、前記複数の再構成可能演算回路のクアッド構成における別の半分の再構成可能演算回路からの積の合計を生成し、積を合計するために、クアッド構成における他の再構成可能演算回路からのＺ入力およびＺ入力のスケーリングに一致するように３２ビットの倍数だけシフトするように適合される、請求項１９に記載の再構成可能なプロセッサ回路。
  33. 第１の相互接続ネットワークと、
    第２の相互接続ネットワークと、
    前記第１の相互接続ネットワークに結合されたプロセッサと、
    アレイ状に配置された複数の計算コアとを備える再構成可能プロセッサであって、
    前記複数の計算コアは、前記第１の相互接続ネットワークおよび前記第２の相互接続ネットワークに結合され、前記第２の相互接続ネットワークは前記複数の計算コアの隣接する計算コアに直接結合し、
    各計算コアは、
    前記第１の相互接続ネットワークおよび前記第２の相互接続ネットワークに結合された複数の入力マルチプレクサと、
    複数の入力レジスタであって、各入力レジスタが前記複数の入力マルチプレクサの対応する入力マルチプレクサに結合される、複数の入力レジスタと、
    複数の出力マルチプレクサであって、各出力マルチプレクサは、前記複数の入力レジスタの対応する入力レジスタに結合される、複数の出力マルチプレクサと、
    複数の出力レジスタであって、各出力レジスタは、前記複数の出力マルチプレクサの対応する出力マルチプレクサと、前記第１の相互接続ネットワークと、前記第２の相互接続ネットワークとに結合される、複数の出力レジスタと、
    複数のゼロ圧縮解除回路であって、各ゼロ圧縮解除回路は、前記複数の入力マルチプレクサの対応する入力マルチプレクサに結合される、複数のゼロ圧縮解除回路と、
    複数のゼロ圧縮回路であって、各ゼロ圧縮回路は、前記複数の出力マルチプレクサの対応する出力マルチプレクサに結合される、複数のゼロ圧縮回路と、
    メモリ回路と、
    前記メモリ回路と、前記複数の入力レジスタと、前記複数の出力マルチプレクサに結合された再構成可能演算回路とを備え、
    前記再構成可能演算回路は、
    複数の入力を格納するように適合された少なくとも１つの入力並べ替えキューであって、前記再構成可能演算回路の前記複数の入力のシーケンスおよび前記複数の計算コアの隣接する再構成可能演算回路を並べ替えるように適合された入力並べ替え論理回路をさらに備える、少なくとも１つの入力並べ替えキューと、
    複数の動作モードを有する構成可能乗算器であって、前記構成可能乗算器は、前記入力並び替えキューに結合され、前記複数の動作モードは、固定小数点動作モードおよび浮動小数点動作を含み、前記構成可能乗算器は、符号付き入力を処理するようにさらに構成可能な２７×２７符号なし乗算器のネイティブ動作モードを有し、前記構成可能乗算器はさらに、４つの８×８乗算器、２つの１６×１６単一命令多重データ（ＳＩＭＤ）乗算器、１つの３２×３２乗算器、および１つの５４×５４乗算器になるように構成可能である、構成可能乗算器と、
    前記構成可能乗算器に結合された乗算器シフタコンバイナネットワークとを備え、
    前記乗算器シフタコンバイナネットワークは、
    シフタ回路と
    前記シフタ回路に結合された複数の直列結合加算器回路と、
    アキュムレータ回路と、
    乗算器シフタコンバイナネットワークおよびアキュムレータ回路に結合された少なくとも１つの制御論理回路と、
    前記複数の計算コアの再構成可能演算回路及び前記隣接する再構成可能演算回路からの複数の出力を受信し並び替えるように結合された少なくとも１つの出力並び替えキューと、
    前記乗算器シフタコンバイナネットワークを１つまたは複数の隣接する再構成可能な演算回路に選択的に結合して、単一サイクル３２×３２および５４×５４乗算、単精度２４×２４乗算、および単一命令多重データ（ＳＩＭＤ）ドット積を実行するように結合された第３の相互接続ネットワークとを含む、再構成可能プロセッサ回路。
JP2022516115A 2019-09-10 2020-09-10 再構成可能プロセッサ回路アーキテクチャ Active JP7428787B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2024009413A JP7561292B2 (ja) 2019-09-10 2024-01-25 再構成可能プロセッサ回路アーキテクチャ
JP2024163510A JP7646934B2 (ja) 2019-09-10 2024-09-20 再構成可能プロセッサ回路アーキテクチャ

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
US201962898452P 2019-09-10 2019-09-10
US62/898,452 2019-09-10
US201962899025P 2019-09-11 2019-09-11
US62/899,025 2019-09-11
US17/015,950 2020-09-09
US17/015,973 2020-09-09
US17/015,973 US11494331B2 (en) 2019-09-10 2020-09-09 Reconfigurable processor circuit architecture
US17/015,950 US11886377B2 (en) 2019-09-10 2020-09-09 Reconfigurable arithmetic engine circuit
PCT/US2020/050069 WO2021050643A1 (en) 2019-09-10 2020-09-10 Reconfigurable processor circuit architecture

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2024009413A Division JP7561292B2 (ja) 2019-09-10 2024-01-25 再構成可能プロセッサ回路アーキテクチャ

Publications (3)

Publication Number Publication Date
JP2022548046A JP2022548046A (ja) 2022-11-16
JP2022548046A5 JP2022548046A5 (ja) 2023-09-20
JP7428787B2 true JP7428787B2 (ja) 2024-02-06

Family

ID=74850937

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2022516115A Active JP7428787B2 (ja) 2019-09-10 2020-09-10 再構成可能プロセッサ回路アーキテクチャ
JP2024009413A Active JP7561292B2 (ja) 2019-09-10 2024-01-25 再構成可能プロセッサ回路アーキテクチャ
JP2024163510A Active JP7646934B2 (ja) 2019-09-10 2024-09-20 再構成可能プロセッサ回路アーキテクチャ

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2024009413A Active JP7561292B2 (ja) 2019-09-10 2024-01-25 再構成可能プロセッサ回路アーキテクチャ
JP2024163510A Active JP7646934B2 (ja) 2019-09-10 2024-09-20 再構成可能プロセッサ回路アーキテクチャ

Country Status (6)

Country Link
US (8) US11886377B2 (ja)
EP (2) EP4028873A4 (ja)
JP (3) JP7428787B2 (ja)
KR (2) KR102903876B1 (ja)
CN (1) CN114641755A (ja)
WO (2) WO2021050643A1 (ja)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11886377B2 (en) * 2019-09-10 2024-01-30 Cornami, Inc. Reconfigurable arithmetic engine circuit
US12197888B2 (en) * 2019-12-23 2025-01-14 Altera Corporation Rank-based dot product circuitry
US11568021B2 (en) 2020-02-21 2023-01-31 Alibaba Group Holding Limited Vector-vector multiplication techniques for processing systems
US11301214B2 (en) * 2020-06-09 2022-04-12 Verisilicon Microelectronics (Shanghai) Co., Ltd. Device for performing multiply/accumulate operations
US12282749B2 (en) * 2020-08-20 2025-04-22 Analog Devices, Inc. Configurable MAC pipelines for finite-impulse-response filtering, and methods of operating same
CN112148249B (zh) * 2020-09-18 2023-08-18 北京百度网讯科技有限公司 点积运算实现方法、装置、电子设备及存储介质
CN114443137A (zh) * 2020-10-30 2022-05-06 中科寒武纪科技股份有限公司 一种集成计算装置、芯片、板卡、设备和计算方法
US11983237B2 (en) * 2021-02-21 2024-05-14 Ceremorphic, Inc. Floating point dot product multiplier-accumulator
US12554489B2 (en) * 2021-03-25 2026-02-17 Intel Corporation Supporting 8-bit floating point format operands in a computing architecture
US12079593B2 (en) * 2021-06-21 2024-09-03 Ceremorphic, Inc. Power saving floating point Multiplier-Accumulator with a high precision accumulation detection mode
CN113411822B (zh) * 2021-06-21 2024-02-06 上海禾苗创先智能科技有限公司 一种快速配置射频通路的方法及装置
US12197889B2 (en) * 2021-06-21 2025-01-14 Ceremorphic, Inc. Process for dual mode floating point multiplier-accumulator with high precision mode for near zero accumulation results
US20210397414A1 (en) * 2021-06-25 2021-12-23 Intel Corporation Area and energy efficient multi-precision multiply-accumulate unit-based processor
EP4363989A1 (en) * 2021-06-28 2024-05-08 Synthara AG Neural network accelerator
US20240303041A1 (en) * 2021-07-23 2024-09-12 Solid State Of Mind Apparatus and method for energy-efficient and accelerated processing of an arithmetic operation
US11906943B2 (en) * 2021-08-12 2024-02-20 Nozomi Networks Sagl Method for automatic translation of ladder logic to a SMT-based model checker in a network
KR102862045B1 (ko) * 2021-08-31 2025-09-22 삼성전자주식회사 다중 포맷 데이터를 지원하는 연산 장치 및 장치
US12591412B1 (en) * 2021-09-14 2026-03-31 Amazon Technologies, Inc. Vector engine for efficient beam search
CN113961870A (zh) * 2021-10-22 2022-01-21 深圳大学 应用于脑电信号处理的fft芯片电路及其设计方法、装置
KR102883350B1 (ko) * 2021-11-02 2025-11-07 삼성전자주식회사 뉴럴 네트워크 연산 장치 및 방법
TWI804043B (zh) * 2021-11-08 2023-06-01 財團法人工業技術研究院 多輸入多輸出的累加器及其執行方法
US12068971B2 (en) * 2022-02-25 2024-08-20 Google Llc Robust age-saturation mechanism for age-based arbitration in packet networks
US11848670B2 (en) * 2022-04-15 2023-12-19 Xilinx, Inc. Multiple partitions in a data processing array
JP2024000852A (ja) * 2022-06-21 2024-01-09 キヤノン株式会社 プログラマブル信号処理回路及び当該回路用のプログラム
US20230418557A1 (en) * 2022-06-28 2023-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Data computation circuit and method
US20240036826A1 (en) * 2022-07-28 2024-02-01 Avago Technologies International Sales Pte. Limited Convolution hardware accelerator
KR102839211B1 (ko) * 2022-09-05 2025-07-28 리벨리온 주식회사 뉴럴 프로세싱 장치, 그에 포함되는 프로세싱 엘리먼트 및 뉴럴 프로세싱 장치의 다양한 포맷 연산 방법
US20240111489A1 (en) * 2022-09-29 2024-04-04 Advanced Micro Devices, Inc. Bignum addition and/or subtraction with carry propagation
CN115545179A (zh) * 2022-10-13 2022-12-30 中国人民解放军国防科技大学 Gpdsp中面向深度学习的高效计算装置
CN115756389B (zh) * 2022-10-18 2026-03-20 兰州大学 一种基于fpga的浮点乘加器及计算方法
US12554499B2 (en) * 2023-01-03 2026-02-17 Meta Platforms Technologies, Llc Data compression using instruction set architecture
KR102762717B1 (ko) * 2023-04-07 2025-02-07 한국과학기술원 범용 기계 학습 가속을 위한 혼합 정밀도 벡터 프로세서 시스템
KR102609481B1 (ko) * 2023-04-12 2023-12-04 주식회사 하이퍼엑셀 레이턴시 프로세싱 유닛
US20240380607A1 (en) * 2023-05-11 2024-11-14 Intel Corporation Systems And Methods For Verification Of Data Erasure
US12541483B1 (en) * 2023-06-30 2026-02-03 Auradine, Inc. Signal processing and transmission in electronic circuits
US20250106161A1 (en) * 2023-09-22 2025-03-27 Hewlett Packard Enterprise Development Lp Decoupling congestion management state and connection management state in high performance computing
KR102835979B1 (ko) * 2023-11-28 2025-07-21 서강대학교 산학협력단 단일 덧셈기 기반 곱셈 누산 연산 장치 및 방법
US12045309B1 (en) 2023-11-29 2024-07-23 Recogni Inc. Systems and methods for performing matrix multiplication with a plurality of processing elements
US12007937B1 (en) * 2023-11-29 2024-06-11 Recogni Inc. Multi-mode architecture for unifying matrix multiplication, 1×1 convolution and 3×3 convolution
CN117348839B (zh) * 2023-12-06 2024-02-13 西北工业大学 一种多精度低开销加法器
US20250199760A1 (en) * 2023-12-13 2025-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for performing floating point mac operations with improved cim
US12436771B2 (en) * 2023-12-29 2025-10-07 Qualcomm Incorporated Performing fused shift and logical operations in processor-based devices
CN117492693B (zh) * 2024-01-03 2024-03-22 沐曦集成电路(上海)有限公司 一种用于滤波器的浮点数据处理系统
WO2025208331A1 (en) * 2024-04-02 2025-10-09 Chee Wah Lim Method and circuit of adding binary strings
TWI891494B (zh) * 2024-08-30 2025-07-21 大陸商星宸科技股份有限公司 電子裝置及其浮點計算單元資源的管理方法
CN119415063B (zh) * 2024-09-03 2025-11-18 西安交通大学 一种定浮点混合处理电路
TWI904966B (zh) * 2024-12-16 2025-11-11 新唐科技股份有限公司 用於減少門閘數的周邊模組數量決定方法、用於減少功耗的方法與單晶片系統
CN121396779B (zh) * 2025-12-24 2026-03-24 苏州异格技术有限公司 用于通道初始化的方法、装置、设备和介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005531172A (ja) 2002-05-17 2005-10-13 エレクトロニクス アンド テレコミュニケーションズ リサーチ インスチチュート プロセッサと連結されたプログラム可能な可変長デコーダ
US20090083518A1 (en) 2007-09-25 2009-03-26 Glew Andrew F Attaching and virtualizing reconfigurable logic units to a processor
US20170286117A1 (en) 2016-03-31 2017-10-05 Intel Corporation Instruction and Logic for Configurable Arithmetic Logic Unit Pipeline

Family Cites Families (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5047973A (en) * 1989-04-26 1991-09-10 Texas Instruments Incorporated High speed numerical processor for performing a plurality of numeric functions
US5442797A (en) 1991-12-04 1995-08-15 Casavant; Thomas L. Latency tolerant risc-based multiple processor with event driven locality managers resulting from variable tagging
US5684980A (en) 1992-07-29 1997-11-04 Virtual Computer Corporation FPGA virtual computer for executing a sequence of program instructions by successively reconfiguring a group of FPGA in response to those instructions
US5574672A (en) * 1992-09-25 1996-11-12 Cyrix Corporation Combination multiplier/shifter
US5701482A (en) * 1993-09-03 1997-12-23 Hughes Aircraft Company Modular array processor architecture having a plurality of interconnected load-balanced parallel processing nodes
GB9403030D0 (en) * 1994-02-17 1994-04-06 Austin Kenneth Re-configurable application specific device
US5524154A (en) * 1994-08-31 1996-06-04 At&T Corp. Hybrid architecture for an optical switching fabric implemented with 1×2 switching devices
US5646877A (en) 1995-05-25 1997-07-08 Texas Instruments Incorporated High radix multiplier architecture
US5838942A (en) * 1996-03-01 1998-11-17 Hewlett-Packard Company Panic trap system and method
US5880981A (en) * 1996-08-12 1999-03-09 Hitachi America, Ltd. Method and apparatus for reducing the power consumption in a programmable digital signal processor
GB2317465B (en) * 1996-09-23 2000-11-15 Advanced Risc Mach Ltd Data processing apparatus registers.
GB2317468B (en) * 1996-09-23 2001-01-24 Advanced Risc Mach Ltd Digital signal processing integrated circuit architecture
US5892962A (en) 1996-11-12 1999-04-06 Lucent Technologies Inc. FPGA-based processor
US6490607B1 (en) * 1998-01-28 2002-12-03 Advanced Micro Devices, Inc. Shared FP and SIMD 3D multiplier
US6381083B1 (en) * 1999-07-30 2002-04-30 Applied Nonlinear Sciences, Llc Multilevel signal equalization utilizing nonlinear maps
US6372354B1 (en) 1999-09-13 2002-04-16 Chemat Technology, Inc. Composition and method for a coating providing anti-reflective and anti-static properties
GB2355087B (en) * 1999-10-08 2003-12-17 Mitel Corp Method & apparatus for calculating energy in A-law or Á-law encoded speech signals
US7051330B1 (en) 2000-11-21 2006-05-23 Microsoft Corporation Generic application server and method of operation therefor
US7567596B2 (en) * 2001-01-30 2009-07-28 Board Of Trustees Of Michigan State University Control system and apparatus for use with ultra-fast laser
US7325123B2 (en) 2001-03-22 2008-01-29 Qst Holdings, Llc Hierarchical interconnect for configuring separate interconnects for each group of fixed and diverse computational elements
US6836839B2 (en) 2001-03-22 2004-12-28 Quicksilver Technology, Inc. Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements
US7653710B2 (en) * 2002-06-25 2010-01-26 Qst Holdings, Llc. Hardware task manager
US20030088757A1 (en) * 2001-05-02 2003-05-08 Joshua Lindner Efficient high performance data operation element for use in a reconfigurable logic environment
US7085996B2 (en) * 2001-10-18 2006-08-01 International Business Corporation Apparatus and method for source compression and comparison
US7013321B2 (en) 2001-11-21 2006-03-14 Sun Microsystems, Inc. Methods and apparatus for performing parallel integer multiply accumulate operations
US6986021B2 (en) 2001-11-30 2006-01-10 Quick Silver Technology, Inc. Apparatus, method, system and executable module for configuration and operation of adaptive integrated circuitry having fixed, application specific computational elements
US7403981B2 (en) 2002-01-04 2008-07-22 Quicksilver Technology, Inc. Apparatus and method for adaptive multimedia reception and transmission in communication environments
US20030169279A1 (en) * 2002-03-05 2003-09-11 Oberoi Ranjit S. Reconfigurable pixel computation unit
US6732354B2 (en) 2002-04-23 2004-05-04 Quicksilver Technology, Inc. Method, system and software for programming reconfigurable hardware
US7415594B2 (en) 2002-06-26 2008-08-19 Coherent Logix, Incorporated Processing system with interspersed stall propagating processors and communication elements
US7263602B2 (en) 2002-08-16 2007-08-28 Carnegie Mellon University Programmable pipeline fabric utilizing partially global configuration buses
US7478031B2 (en) 2002-11-07 2009-01-13 Qst Holdings, Llc Method, system and program for developing and scheduling adaptive integrated circuity and corresponding control or configuration information
US20040172439A1 (en) 2002-12-06 2004-09-02 The Research Foundation Of State University Of New York Unified multiplier triple-expansion scheme and extra regular compact low-power implementations with borrow parallel counter circuits
GB0317570D0 (en) * 2003-07-26 2003-08-27 Koninkl Philips Electronics Nv Long-integer multiplier
US7353516B2 (en) 2003-08-14 2008-04-01 Nvidia Corporation Data flow control for adaptive integrated circuitry
US7200837B2 (en) 2003-08-21 2007-04-03 Qst Holdings, Llc System, method and software for static and dynamic programming and configuration of an adaptive computing architecture
US8117392B2 (en) * 2003-10-22 2012-02-14 Intel Corporation Method and apparatus for efficient ordered stores over an interconnection network
US20060074320A1 (en) * 2004-08-27 2006-04-06 Yoo Yang M Home ultrasound system
US7225323B2 (en) 2004-11-10 2007-05-29 Nvidia Corporation Multi-purpose floating point and integer multiply-add functional unit with multiplication-comparison test addition and exponent pipelines
US7394288B1 (en) 2004-12-13 2008-07-01 Massachusetts Institute Of Technology Transferring data in a parallel processing environment
US7590839B2 (en) 2005-03-22 2009-09-15 Qnx Software Systems Gmbh & Co. Kg System employing fast booting of application programs
US20070086528A1 (en) * 2005-10-18 2007-04-19 Mauchly J W Video encoder with multiple processors
US7372297B1 (en) 2005-11-07 2008-05-13 Tabula Inc. Hybrid interconnect/logic circuits enabling efficient replication of a function in several sub-cycles to save logic and routing resources
US8390325B2 (en) 2006-06-21 2013-03-05 Element Cxi, Llc Reconfigurable integrated circuit architecture with on-chip configuration and reconfiguration
US8456191B2 (en) 2006-06-21 2013-06-04 Element Cxi, Llc Data-driven integrated circuit architecture
US7958179B2 (en) * 2006-12-06 2011-06-07 Electronics And Telecommunications Research Institute Arithmetic method and device of reconfigurable processor
US7565513B2 (en) * 2007-02-28 2009-07-21 Advanced Micro Devices, Inc. Processor with power saving reconfigurable floating point unit decoding an instruction to single full bit operation or multiple reduced bit operations
KR100935858B1 (ko) * 2007-12-05 2010-01-07 한국전자통신연구원 재구성 가능한 산술연산기 및 이를 구비한 고효율 프로세서
JP4911022B2 (ja) 2007-12-27 2012-04-04 富士通セミコンダクター株式会社 カウンタ制御回路、動的再構成回路およびループ処理制御方法
US8108653B2 (en) 2008-01-09 2012-01-31 Analog Devices, Inc. Processor architectures for enhanced computational capability and low latency
US8174428B2 (en) * 2008-05-21 2012-05-08 Integrated Device Technology, Inc. Compression of signals in base transceiver systems
US9419620B2 (en) * 2008-07-22 2016-08-16 Nytell Software LLC Field programmable object array and video compression processor for video data compression
US8694570B2 (en) * 2009-01-28 2014-04-08 Arun Mohanlal Patel Method and apparatus for evaluation of multi-dimensional discrete fourier transforms
US8527572B1 (en) 2009-04-02 2013-09-03 Xilinx, Inc. Multiplier architecture utilizing a uniform array of logic blocks, and methods of using the same
KR101581882B1 (ko) 2009-04-20 2015-12-31 삼성전자주식회사 재구성 가능한 프로세서 및 그 재구성 방법
US8495125B2 (en) 2009-05-27 2013-07-23 Microchip Technology Incorporated DSP engine with implicit mixed sign operands
GB2471067B (en) 2009-06-12 2011-11-30 Graeme Roy Smith Shared resource multi-thread array processor
US8615540B2 (en) * 2009-07-24 2013-12-24 Honeywell International Inc. Arithmetic logic unit for use within a flight control system
US9083740B1 (en) * 2009-09-28 2015-07-14 Juniper Networks, Inc. Network traffic pattern matching using adaptive deterministic finite automata
KR101814221B1 (ko) * 2010-01-21 2018-01-02 스비랄 인크 스트림 기반 계산을 구현하기 위한 범용 다중 코어 시스템을 위한 방법 및 장치
US9535413B2 (en) 2010-02-12 2017-01-03 Rockwell Automation Technologies, Inc. Automatic device parameter binding method and system
US8760392B2 (en) * 2010-04-20 2014-06-24 Invensense, Inc. Wireless motion processing sensor systems suitable for mobile and battery operation
JP2012221131A (ja) * 2011-04-06 2012-11-12 Panasonic Corp 画像認識プロセッサ
US8966457B2 (en) 2011-11-15 2015-02-24 Global Supercomputing Corporation Method and system for converting a single-threaded software program into an application-specific supercomputer
CN103390070A (zh) * 2012-05-07 2013-11-13 北京大学深圳研究生院 一种可重构算子阵列结构
JP2013254436A (ja) 2012-06-08 2013-12-19 Fujitsu Semiconductor Ltd 動的再構成回路，半導体集積回路および動的再構成回路の制御方法
US9753695B2 (en) * 2012-09-04 2017-09-05 Analog Devices Global Datapath circuit for digital signal processors
US9292464B2 (en) 2012-12-13 2016-03-22 Coherent Logix, Incorporated Multiprocessor system with improved secondary interconnection network
US10628156B2 (en) 2013-07-09 2020-04-21 Texas Instruments Incorporated Vector SIMD VLIW data path architecture
GB2526018B (en) 2013-10-31 2018-11-14 Silicon Tailor Ltd Multistage switch
US20170123792A1 (en) 2015-11-03 2017-05-04 Imagination Technologies Limited Processors Supporting Endian Agnostic SIMD Instructions and Methods
US10120685B2 (en) 2015-11-04 2018-11-06 International Business Machines Corporation Tightly coupled processor arrays using coarse grained reconfigurable architecture with iteration level commits
US10042606B2 (en) * 2016-05-03 2018-08-07 Altera Corporation Fixed-point and floating-point arithmetic operator circuits in specialized processing blocks
US10216479B2 (en) * 2016-12-06 2019-02-26 Arm Limited Apparatus and method for performing arithmetic operations to accumulate floating-point numbers
US10558250B2 (en) 2016-12-23 2020-02-11 Oracle International Corporation System and method for coordinated link up handling following switch reset in a high performance computing network
GB2561396B (en) * 2017-04-13 2020-07-15 Barclays Execution Services Ltd Data security using two operating environments operating in parallel
US10474822B2 (en) 2017-10-08 2019-11-12 Qsigma, Inc. Simultaneous multi-processor (SiMulPro) apparatus, simultaneous transmit and receive (STAR) apparatus, DRAM interface apparatus, and associated methods
US11093251B2 (en) 2017-10-31 2021-08-17 Micron Technology, Inc. System having a hybrid threading processor, a hybrid threading fabric having configurable computing elements, and a hybrid interconnection network
US10970042B2 (en) * 2017-11-20 2021-04-06 Intel Corporation Integrated circuits with machine learning extensions
US11361073B2 (en) * 2018-01-17 2022-06-14 Nippon Telegraph And Telephone Corporation Analysis apparatus, analysis method, and analysis program
US20190287685A1 (en) * 2018-03-16 2019-09-19 Vvc Holding Corporation String classification apparatus and methods using artificial intelligence
KR102504080B1 (ko) 2018-03-31 2023-02-28 마이크론 테크놀로지, 인크. 멀티 스레드, 자체 스케줄링 재구성 가능한 컴퓨팅 패브릭
US10797734B2 (en) * 2018-08-01 2020-10-06 Commscope Technologies Llc System with multiple virtual radio units in a radio unit that is remote from at least one baseband controller
US10853067B2 (en) 2018-09-27 2020-12-01 Intel Corporation Computer processor for higher precision computations using a mixed-precision decomposition of operations
US12337244B1 (en) * 2018-10-26 2025-06-24 Snap Inc. Generating a live streaming video having real-time special effects
US11886377B2 (en) * 2019-09-10 2024-01-30 Cornami, Inc. Reconfigurable arithmetic engine circuit
US11360870B2 (en) * 2020-03-26 2022-06-14 Intel Corporation Functional safety compliant self-testing
US12147434B2 (en) * 2020-03-27 2024-11-19 Sap Se Ranking filter algorithms
US12236353B2 (en) * 2020-12-14 2025-02-25 Fair Isaac Corporation Latent-space misalignment measure of responsible AI for machine learning models
US12277444B2 (en) * 2021-11-24 2025-04-15 Groq, Inc. Software-defined tensor streaming multiprocessor for large-scale machine learning
US11895029B2 (en) * 2021-12-10 2024-02-06 Nokia Solutions And Networks Oy Network processor with external memory protection

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005531172A (ja) 2002-05-17 2005-10-13 エレクトロニクス アンド テレコミュニケーションズ リサーチ インスチチュート プロセッサと連結されたプログラム可能な可変長デコーダ
US20090083518A1 (en) 2007-09-25 2009-03-26 Glew Andrew F Attaching and virtualizing reconfigurable logic units to a processor
US20170286117A1 (en) 2016-03-31 2017-10-05 Intel Corporation Instruction and Logic for Configurable Arithmetic Logic Unit Pipeline

Also Published As

Publication number Publication date
US20210073171A1 (en) 2021-03-11
JP2024045315A (ja) 2024-04-02
KR102903876B1 (ko) 2025-12-29
CN114641755A (zh) 2022-06-17
US12461890B2 (en) 2025-11-04
EP4028873A4 (en) 2023-11-22
US20210072954A1 (en) 2021-03-11
KR102734496B1 (ko) 2024-11-28
WO2021050643A1 (en) 2021-03-18
KR20220054681A (ko) 2022-05-03
US11977509B2 (en) 2024-05-07
EP4028872A4 (en) 2024-01-03
US20250117357A1 (en) 2025-04-10
US11886377B2 (en) 2024-01-30
EP4028872A1 (en) 2022-07-20
KR20240168475A (ko) 2024-11-29
JP2025000718A (ja) 2025-01-07
US20240152486A1 (en) 2024-05-09
US11494331B2 (en) 2022-11-08
JP7561292B2 (ja) 2024-10-03
US12182063B2 (en) 2024-12-31
WO2021050636A1 (en) 2021-03-18
US20230153265A1 (en) 2023-05-18
JP7646934B2 (ja) 2025-03-17
JP2022548046A (ja) 2022-11-16
US20230055513A1 (en) 2023-02-23
EP4028873A1 (en) 2022-07-20
US20260017229A1 (en) 2026-01-15
US20240134817A1 (en) 2024-04-25
US11907157B2 (en) 2024-02-20

Similar Documents

Publication Publication Date Title
JP7428787B2 (ja) 再構成可能プロセッサ回路アーキテクチャ
US5446651A (en) Split multiply operation
US5465224A (en) Three input arithmetic logic unit forming the sum of a first Boolean combination of first, second and third inputs plus a second Boolean combination of first, second and third inputs
US5995747A (en) Three input arithmetic logic unit capable of performing all possible three operand boolean operations with shifter and/or mask generator
US5644522A (en) Method, apparatus and system for multiply rounding using redundant coded multiply result
US6098163A (en) Three input arithmetic logic unit with shifter
US5509129A (en) Long instruction word controlling plural independent processor operations
US5600847A (en) Three input arithmetic logic unit with mask generator
US5596763A (en) Three input arithmetic logic unit forming mixed arithmetic and boolean combinations
US5960193A (en) Apparatus and system for sum of plural absolute differences
US5694348A (en) Method apparatus and system for correlation
US5596519A (en) Iterative division apparatus, system and method employing left most one's detection and left most one's detection with exclusive OR
US20210326111A1 (en) FPGA Processing Block for Machine Learning or Digital Signal Processing Operations
US5442581A (en) Iterative division apparatus, system and method forming plural quotient bits per iteration
US5712999A (en) Address generator employing selective merge of two independent addresses
US5512896A (en) Huffman encoding method, circuit and system employing most significant bit change for size detection
US5689695A (en) Conditional processor operation based upon result of two consecutive prior processor operations
Arnold Logarithmic Number Systems for MPEG and Multimedia Applications

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230911

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230911

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20230911

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230926

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240125

R150 Certificate of patent or registration of utility model

Ref document number: 7428787

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150