JP2024000852A - プログラマブル信号処理回路及び当該回路用のプログラム - Google Patents

Abstract

【課題】並列動作するプログラム実行部間のデータの受け渡し構造を簡略化したプログラマブル信号処理回路を提供する。【解決手段】プログラマブル信号処理回路は、並列してプログラムを実行可能であり、自身が実行するプログラムを格納するためのメモリを有する複数の実行部と、実行部の夫々が利用可能な直列接続された複数のレジスタを有し、シフト信号を受信して、複数のレジスタの各々が保持するデータを、直列接続における１つ下流に位置するレジスタに転送するレジスタファイル部と、実行部の夫々が１サイクル分のプログラムの実行を終えた場合にシフト信号を発行する発行部と、実行部の各々が、他の実行部にデータを渡す場合に、他の実行部がデータを入力する際に参照するレジスタの１つ上流に位置するレジスタを、１サイクルの処理の結果のデータの格納先とする命令を含むプログラムを実行部夫々のプログラムメモリに格納するシフト制御部と、を有する。【選択図】図１

Description

本発明は、プログラマブル信号処理回路、特に複数の異なるプログラム実行部を有るプログラマブルな信号処理回路に関するものである。

従来、プログラマブルな信号処理装置（シグナルプロセッサ）としては、ＦＰＧＡ（Field-Programmable Gate Array）やリコンフィギュアラブル回路といった信号処理回路そのものを動的に構成するもの、ＤＳＰのように命令列を順次実行するプログラム実行によるものが存在していた。

例えば、特許文献１には、異なるプログラムを実行するＤＳＰをカスケード接続して、多段構成する方法が開示されている。プログラムが異なるという事は、それに要する処理時間もＤＳＰ間で異なることを意味する。それ故、スループットを向上させるためには、協調動作する他のＤＳＰのＢＵＳＹ状態の影響を受けて、稼働率が下がる事を防止する工夫が必要となる。

特許文献２には、異なるプログラムを実行するＤＳＰが、それぞれＤＡＭＣ（Direct Memory Access Controller)を経由してメモリから読み出したデータを演算し、その演算結果をメモリに書き出す構成となっている。そして、特許文献２は、それにより直列にＤＳＰをつないだのと同等のデーターフローを実現するためのＤＳＰ間同期のＩＰＣ（プロセス間同期）の方法を開示している。

特許第４２２２８０８号公報 特開２０１１－８９９１３号公報

しかしながら、上述の特許文献２に開示された従来技術では、ＤＳＰの稼働率は向上するが、ＤＳＰ間のインターフェース回路や制御ＣＰＵやその制御プログラムなどが必要となり、システム全体の回路規模が大きくなってしまう。

本発明はかかる問題に鑑み成されたものであり、プログラマブル信号処理回路における並列動作するプログラム実行部間のデータの受け渡しに係る構造を簡略化させる技術を提供しようとするものである。

この課題を解決するため、例えば本発明のプログラマブル信号処理回路は以下の構成を備える。すなわち、
プログラマブル信号処理回路であって、
それぞれプログラムメモリを有し、前記プログラムメモリに格納されたプログラムを実行することにより並列に動作可能な複数の実行部と、
前記複数の実行部それぞれが利用可能であって、直列接続された複数のレジスタを有するレジスタファイル部であって、シフト信号を受信したことに応じて、前記複数のレジスタの各々が保持するデータを前記直列接続における１つ下流に位置するレジスタに転送するレジスタファイル部と、
前記複数の実行部におけるプログラムメモリに前記プログラムを書き込み、前記複数の実行部のそれぞれが１サイクル分のプログラムの実行を終えた場合、前記複数の実行部に対して前記シフト信号を発行する制御部とを有し、
前記制御部は、前記複数の実行部の各々が、他の実行部にデータを渡す場合に、前記他の実行部がデータを入力する際に参照するレジスタの１つ上流に位置するレジスタを、前記１サイクルの処理の結果のデータの格納先とする命令を含む前記プログラムを前記複数の実行部におけるプログラムメモリに格納し、
前記複数の実行部の各々は、前記１サイクル分のプログラムの実行の後、前記シフト信号を受信したことに応じて、前記プログラムを再び実行することを特徴とする。

本発明によれば、プログラマブル信号処理回路における並列動作するプログラム実行部間のデータの受け渡しに係る構造を簡略化させることができる。

実施形態におけるプログラマブル信号プロセッサの回路構成図。 実施形態におけるレジスタファイル部内のシフトレジスタ群の回路構成図。 実施形態における第１処理部の回路構成図。 実施形態における第１処理部が実行する命令のビットアサインを示す図。 実施形態におけるプログラマブル信号プロセッサの各実行部がプログラムを実行した際の等価回路図。 実施形態におけるプログラマブル信号プロセッサの各実行部が実行するプログラムのリストを示す図。 実施形態におけるプログラマブル信号プロセッサの処理を説明するためのタイミングチャート図。 データの受け渡しに係る各方式を比較する図。 実施形態におけるＩＯバスのメモリマップを示す図。 実施形態における電子機器のブロック構成図。 実施形態のＣＰＵの処理手順を示すフローチャート。 第２の実施形態におけるプログラマブル信号プロセッサの回路構成図。 第２の実施形態の第１処理部が実行するプログラムリストを示す図。 第３の実施形態におけるプログラマブル信号プロセッサの回路構成図。 第４の実施形態における電子機器のブロック構成図。 第４の実施形態における第１処理部が実行するプログラムリストを示す図。 第４の実施形態における浮動小数点のデータのビットアサインを示す図。 第４の実施形態の信号プロセッサの等価回路図。

以下、添付図面を参照して実施形態を詳しく説明する。尚、以下の実施形態は特許請求の範囲に係る発明を限定するものでない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

［第１の実施形態］
図１０は、第１の実施形態における情報処理装置のブロック構成図を示している。理解を容易にするため、本装置は、例えばデジタルカメラに代表される撮像装置に適用する例を説明する。

この装置は、プログラマブルな信号プロセッサ（Signal Processor)１００１、ＣＰＵ(Central Processing Unit)１００２、メモリ１００３ａ乃至１００３ｄ、メモリバス１００２，ＩＯバス１００６を有する。ＣＰＵ１００２は、装置全体の制御を司り、且つ、プログラマブルな信号プロセッサ１００１へのプログラムのロード及び起動制御を行う。メモリ１００３ａ乃至１００３ｄは、ＣＰＵ１００２、及び、信号プロセッサ１００１が実行するプログラム、並びに、処理対象の画像データ及び処理後の画像データを格納するために使用されるものであり、ＲＡＭ、ＲＯＭ等で構成される。

メモリバス１００２は、複数のメモリ（メモリ１００３ａ乃至１００３ｄ）と複数のバスマスタ（図示の信号プロセッサ１００１，ＣＰＵ１００５を含む）とを接続するマルチレイアータイプのメモリーバスである。ＩＯバス１００６は、複数のデバイスとコントローラ（信号プロセッサ１００１，ＣＰＵ１００５等）を接続するＩＯバスである。

なお、図１０は、この発明に係る主要部分のみを示している。例えば、図１０の構成を、デジタルカメラに代表される撮像装置に適用する場合は、処理対象の画像データを取得するための撮像部、処理後の画像データを不揮発性メモリ等に記録する記録部、更には、ユーザと本装置との間のユーザインタフェース（操作部、表示部）が、上記のデバイスとして、ＩＯバス１００６に接続されることになる。

ＣＰＵ１００５は、メモリバス１００２を介して、メモリ１００３ａ乃至１００３ｄに格納されたプログラムを実行することで、本装置全体の制御を司る。また、ＣＰＵ１００５は、ＩＯバス１００６を経由で、信号プロセッサ１００１を制御する。具体的には、ＣＰＵ１００５は、信号プロセッサ１００１が実行する複数のプログラムをメモリ１００３ａ乃至１００３ｄから読み込み、ＩＯバス１００６を介して、信号プロセッサ１００１に内蔵された複数のメモリ（後述する参照符号１０２、１５０，１１１，１１３）に書き込み、信号プロセッサ１００１に対して起動を指示し、処理を実行させる。

信号プロセッサ１００１は、ＩＯバス１００６を介して、ＣＰＵ１００１からの起動の指示を受信すると、メモリ１００３ａ乃至１００３ｄに格納された処理対象の画像データを読み出してフィルタリング処理を実行し、フィルタリング処理後の画像データをメモリ１００３ａ乃至１００３ｄに書き込む。

次に実施形態における信号プロセッサ１００１の構成を更に詳しく説明する。図１は、実施形態における信号プロセッサ１００１の回路構成図である。

信号プロセッサ１００１は、図示の通り、読出部１０１，代入部１０４，第１処理部１１０，第２処理部１１２，書込み部１１４，レジスタファイル部１０６、シフト制御部１１７を有する。読出部１０１，代入部１０４，第１処理部１１０，第２処理部１１２のそれぞれは、自身が実行するプログラムを保持するためのメモリを内蔵する。図示の参照符号１０２、１０４，１１１，１１３がそれらのメモリである。先に説明したように、ＣＰＵ１００５は、メモリ１００３ａ乃至１００３ｄから読み出した信号プロセッサ１００１用のプログラム（４つ）を、ＩＯバス１００６を介して、これらメモリ１０３，１０４，１１１，１１３それぞれに格納することになる。また、ＣＰＵ１００５は、信号プロセッサ１００１に対して必要な値を、信号プロセッサ１００１が保持する制御レジスタへ設定する処理も行う。

レジスタファイル部１０６は、汎用シフトレジスタ群１０７，汎用レジスタ群１０８、及び、出力レジスタ１０９で構成される。代入部１０４，第１処理部１１０，第２処理部１１２，及び、書込み部１１４それぞれが、レジスタファイル部１０６内の各レジスタをダイレクトに利用可能となっている。

汎用シフトレジスタ群１０７は、直列に接続された複数のシフトレジスタで構成される。個々のシフトレジスタは３２ビットのデータを保持することができる。そして、シフト制御部１１７からのシフトサイクル信号に応じて、各シフトレジスタは自身が保持しているデータを１つ下流のシフトレジスタに転送する（詳細後述）。なお、実施形態における、汎用シフトレジスタ群１０７を構成するシフトレジスタの個数は特に制限はないが、実施形態では１６個のシフトレジスタで構成されているものとする。信号プロセッサ１００１が実行するプログラムにおけるオペランドで表現する場合、これら直列接続されるシフトレジスタは、最上流から下流に向かってＲ００，Ｒ０１，Ｒ０２、…、Ｒ０ｅ，Ｒ０ｆと表記する（右側の２文字は１６進数表記）。

汎用レジスタ群１０８は、複数のレジスタで構成される。このレジスタの個数も特に制限がないが、実施形態では１５個とする。プログラムにおけるオペランドで表現する場合、汎用レジスタ１０８を構成する個々のレジスタはＲ１０，Ｒ１１，Ｒ１２、…、Ｒ１ｅと表記する。これらレジスタは、汎用シフトレジスタ１０７内のシフトレジスタと異なり、シフトサイクル信号とは無関係に、データ（３２ビット）を保持する。

出力レジスタ１０９は、フィルタ処理後のデータ（３２ビット）を保持するためのレジスタである。そして、この出力レジスタ１０９は、オペランド表記で“Ｒ１ｆ”として表記するものとする。

上記の通り、実施形態におけるレジスタファイル部１０６は、合計３２個のレジスタを有することになる。

読出部１０１は、内部のプログラムメモリ１０２に格納されたプログラムを実行することで、メモリ１００３ａ乃至１００３ｄ内の処理対象の画像データを画素単位に読み出し、ＦＩＦＯ（First In First Out)メモリ１０３に格納する。このように、読出部１０１の処理は、指定されたアドレスから画像データを読み出しては、ＦＩＦＯメモリ１０３に格納するという比較的単純な処理であるので、プログラムメモリ１０２には、読出アドレスの更新処理を示すプログラムが格納されることになる。なお、読出部１０１は、ＦＩＦＯメモリ１０３に空き領域がある場合、読み出し処理を実行する。そして、ＦＩＦＯメモリ１０３に空き領域がないメモリフル状態となった場合、読出部１０１は、一時的に読出を停止し、空き領域が発生するのを待つ。

代入部１０４は、プログラムメモリ１０５に格納されたプログラムを実行することで、ＦＩＦＯメモリ１００３から画像データを入力し、その画像データをレジスタファイル部１０６内の該当するレジスタに代入する処理を行う。つまり、プログラムメモリ１０５には、入力した画像データをどのレジスタに代入するかを示すプログラムが格納されることになる。なお、代入部１０４が、ＦＩＦＯメモリ１０３からデータを入力すると、ＦＩＦＯメモリ１０３には１つ分のデータの空き領域が発生することになる。

第１処理部１１０は、プログラムメモリ１１１に格納されたプログラムを実行する。第１処理部１１０は、プログラムに従って各種演算処理を行う際に、レジスタファイル部１０６内のレジスタを用いて処理を行う。

第２処理部１１２は、プログラムメモリ１１２に格納されたプログラムを実行する。第２処理部１１０は、プログラムに従って各種演算処理を行う際に、レジスタファイル部１０６内のレジスタを用いて処理を行う。また、第２の処理部１１２は、最終的なフィルタ処理結果の画像データを、出力レジスタ１０９（プログラム内のシフトレジスタ“Ｒ１ｆ”）に格納する。

書込み部１１４は、レジスタファイル部１０６内の出力レジスタ１０９に保持されたデータを書き込み用ＦＩＦＯメモリ１１６に格納する。そして、書込み部１１４は、ＦＩＦＯメモリ１１６に格納されたデータを、書き込みバッファ１１５にセットする。書き込み部１１４は、バッファ１１５からデータを読み出して、メモリ１００３ａ乃至１００３ｄの予め設定されたアドレス位置に対して書き込みを行う。

以上、実施形態における信号プロセッサ１００１の構造を説明した。読出部１０１と代入部１０４の間にはＦＩＦＯメモリ１０３を介在させることで、それら間の処理タイミングの違いを吸収している。なお、ＦＩＦＯメモリ１０３は３画素分の画像データを記憶可能な容量を有するものとする。

これに対し、代入部１０４、第１処理部１１０、および、第２処理部１１０それぞれの間には、データを入出力ためのインターフェース回路は無い。その代わり、レジスタファイル部１０６内の汎用シフトレジスタ群１０７が、代入部１０４、第１処理部１１０、および第２処理部１１０間のデータ転送の役割を担うことになる（詳細は後述）。

図２は、レジスタファイル部１０６における汎用シフトレジスタ群１０７の回路図を示している。

参照符号２０１は、直列接続の最上流に位置するシフトレジスタであり、オペランドで示すと“Ｒ００”である。参照符号２１４は、直列接続の最上流から２番目に位置するシフトレジスタであり、オペランドで示すと“Ｒ０１”である。以降、直列接続されたレジスタのオペランドは、Ｒ０２，Ｒ０３、…、Ｒ０ｆと続くことになる。また、各レジスタは同じ構造である。

ここでは、シフトレジスタ２０１について説明する。参照符号２０２は、３２ビットのデータを保持するフリップフロップである。２０４はシフト動作時にデータを転送する入力信号であるが、シフトレジスタ２０１はシフト動作先頭のレジスタとなるため入力信号として０が入力される。なお、フリップフロップ２０１が保持するビット数は特に制限は無く、８ビットであっても良い。

参照符号２０５はフリップフロップ２０２の出力であり、シフト動作時は、出力２０５が下流に位置するシフトレジスタ２１４に取り込まれることになる。

参照符号２１０は代入部１０４からの入力信号、２１１は第２処理部１１２からの入力信号、２１２は第１処理部１１０からの入力信号、２１３は信号プロセッサ１００１外のＣＰＵ１００５からの入力信号を示している。

参照符号２０３はシフト動作時にフリップフロップ２０２および他のシフトレジスタ内のフリップフロップにデータを取り込むための信号を示している。参照符号２０６は、代入部１０４が、入力信号２１０をフリップフロップ２０２に書き込む際に出力する信号である。参照符号２０７は、第２処理部１１２が入力信号２１１をフリップフロップ２０２に書き込む際に出力する信号である。参照符号２０８は、第１処理部２１２が入力信号２１２をフリップフロップ２０２に書き込む際に出力する信号である。２０９は、外部のＣＰＵ１００５が、入力信号２１３をフリップフロップ２０２に書き込む際に出力する信号である。

各参照信号により制御されるスイッチは、各参照信号２０３，２０６，２０７，２０８、２０９がアクティブな場合に、図の下側に接続され、各入力信号２１０，２１１，２１２，２１３をフリップフロップ２０２に出力する。また、図示からもわかるように、各参照信号２０３，２０６，２０７，２０８、２０９の取り込み信号がアクティブでない場合は、各参照信号により制御されるスイッチは、図の上側に接続される。各参照信号２０３，２０６，２０７，２０８、２０９がアクティブでない場合は、フリップフロップ２０２の値が再びフリップフロップ２０２に戻ってくるため、クロックが与えられてもフリップフロップ２０２の値は保持される事になる。

また、各参照信号２０３，２０６，２０７，２０８、２０９によるデータの取り込み処理を調停する回路がない。そのため、同時に複数の参照信号がアクティブになった場合、最もフリップフロップ２０２に近いスイッチで選択されたデータがフリップフロップ２０２に取り込まれる。ただし、実施形態では、１つのシフトレジスタに対して複数の処理部が同時に書き込みを行わないようにしている。

このようにシフトレジスタ２０１には、ＣＰＵ１００５に加えて、代入部１０４、第１処理部１１０、第２処理部１１２からも代入が可能であり、参照(読出し）もまた可能となっている。

例えば、代入部１０４が、ＦＩＦＯメモリ１０３からのデータを、レジスタ２０１に代入（書き込む）場合には、代入部１０４は、書き込み対象のデータを信号線２１０に出力し、書き込むための信号２０６をアクティブにすることで実現できる。また、第１信号処理部が、レジスタ２０１にデータを書き込む場合は、その書き込み対象のデータを信号２１２に出力し、信号２０８をアクティブにすれば良い。

図３は第１処理部１１０の内部ブロック図である。参照符号３０１は、プログラムメモリ１１１内のプログラムの実行する命令位置を示すプログラムカウンタである。参照符号３０３は、プログラムメモリ１１１内の、プログラムカウンタ３０１の示す位置の命令を取り出す命令選択マルチプレクサである。参照符号３０４は、レジスタファイル部１０６の全フリップフロップの出力信号を束ねたレジスタバスである。参照符号３０５は、レジスタバス３０４から演算入力の第１ソースの信号を選択するマルチプレクサである。参照符号３０６は。レジスタバス３０４ら演算入力の第２ソースの信号を選択するマルチプレクサである。参照符号３０７は、第１ソースと第２ソースの２つの値に対して、実行命令３０８にしたがった演算を行うＡＬＵ（Arithmetic and Logic Unit）ある。参照符号３１０は、ＡＬＵ３０７からの演算結果である。参照符号３０９は、実行命令３０８にしたがってレジスタファイル部１０６のいずれかのレジスタへロード信号３１１をアクティブにするバイナリデコーダである。参照符号３１２は、プログラムメモリ１１１に格納された最後を示す命令“ＥＮＤ”を検出するＥＮＤ検出器である。ＥＮＤ検出器３１２は、ＥＮＤ命令を検出した場合に信号３１３を出力する。プログラムカウンタ３０１は、この信号３１３を受けてプログラムカウンタ（アドレス）の更新を停止し、且つ、その値をプログラムの先頭にセットする。また、ＥＮＤ検出器３１２は、信号３１３を、シフト制御部１１７にも出力する。

以上、第１処理部１１０の構造を説明した。第２処理部１１２は、第１処理部１１０と同じ構造を持つものとし、その説明は省略する。また、代入部１０４も、プログラムカウンタ及びＥＮＤ検出器を有し、ＥＮＤ検出器がＥＮＤ命令を検出したとき、アドレス更新を停止し、且つ、その値をプログラムの先頭にセットする。

シフト制御部１１７は、代入部１０４，第１処理部１１０，及び、第２処理部１１２それぞれからＥＮＤ命令の検出信号を受信することができる。そして、シフト制御部１１７は、代入部１０４，第１処理部１１０，及び、第２処理部１１２の全てからＥＮＤ命令の検出信号を受信した場合、信号２０３（図２参照）をアクティブにして、シフトサイクル信号を発行する。この結果、汎用シフトレジスタ群１０７を構成する個々のシフトレジスタは、１つ下流のシフトレジスタにデータを転送することになる。また、代入部１０４，第１処理部１１０，及び、第２処理部１１２は、このシフトサイクル信号を受けて、次のサイクルの処理を開始する。

図４（ａ），（ｂ）は、第１処理部１１０のメモリ１１１（或いは第２処理部のメモリ１１３）に格納されるプログラムの命令を示している。

同図（ａ）が、１９ビットの命令におけるビットの役割を示している。命令は、４つのフィールドで構成される。ビット１８～ビット１５の４ビットは、演算の種類（加算、減算、論理演算等）、すなわち、演算子を示すオペコードフィールド４０１である。ビット１４～ビット１０の５ビットは演算結果を格納する格納先を示すデスティネーションフィールド４０２である。ビット９～ビット５の５ビットは第２ソースを示す第２ソースフィールド４０３である。そして、ビット４～ビット０が、第１ソースを示す第１ソースフィールド４０４である。このように、命令におけるそれぞれのビットごとに役割が決まっている。

図４（ｂ）はこれらの命令のアッセンブラ上のニーモニック表記例を示している。

図示の参照符号４０５は「加算」を示すオペコード、参照符号４０６は代入先レジスタ、４０７と４０８は参照レジスタである。オペコード４０５は図４（ａ）のオペコードフィールド４０１に対応し、代入先レジスタ４０６は、デスティネーションフィールド４０２に対応する。そして、参照レジスタ４０７は第２ソースフィールド４０３、参照レジスタ４０８は第１ソースフィールド４０４に対応する。

第１処理部１１０が、図４（ｂ）の命令を実行した場合の動作は次の通りである。第１処理部１１０は、マルチプレクサ３０５にレジスタファイル部１０６内のシフトレジスタＲ００を選択させ、マルチプレクサ３０６にシフトレジスタＲ０１を選択させる。そして、ＡＬＵ３０７は、実行命令３０８（図４（ｂ）のオペコード“ＡＤＤ”）に従って、マルチプレクサ３０５，３０６が選択した値（シフトレジスタＲ００とＲ０１それぞれから読み出した値）を加算し、その演算結果３１０を出力する。このとき、デコーダ３０９は、デスティネーションフィールド４０２のシフトレジスタ“Ｒ０２”を選択し、信号２０８をアクティブにする。この結果、シフトレジスタＲ００とＲ０１に保持された２つの値の加算結果が、シフトレジスタＲ０２に書き込まれることになる。

図９は、実施形態における信号プロセッサ１００１のＩＯバス１０６のメモリ空間を示している。

ＩＯバス１０６のデータバスは３２ビットであり、ＣＰＵ１００５から読み書き可能である。汎用シフトレジスタ群１０７を構成するシフトレジスタＲ００，Ｒ０１…は、参照符号９０１で示すベースアドレス０ｘ００００番地から、参照符号９０２が示すアドレス０ｘ００３Ｃまでに割り当てられている（“０ｘ”で始まるアドレスは、１６進数表記である）。そして、汎用レジスタ群１０８を構成するレジスタＲ１０、Ｒ１１…は、参照符号９０３が示すアドレス０ｘ００４０から割り当てられている。そして、出力レジスタ１０９は、参照符号９０４が示すアドレス０ｘ００７Ｃに割り当てられている。

参照符号９０５が示すアドレス０ｘ０１００～０ｘ０１ｆｆは第１処理部１１０のメモリ１１１に割り当てられている。参照符号９０６が示すアドレス０ｘ０２００～０ｘ０２ｆｆは、第２処理部１１２内のメモリ１１３に割り当てられている。参照符号９０７が示すアドレス０ｘ０３００～０ｘ０３ｆｆは、読出部１０１のメモリ１０２に割り当てられている。参照符号９０８が示すアドレス０ｘ０４００～０ｘ０４ｆｆは、代入部１０４のメモリ１０５に割り当てられている。そして、参照符号９０９は、信号プロセッサ１００１の制御用レジスタに割り当てられている。制御用レジスタには、例えば、一連の処理を終了するタイミングを記述するレジスタが含まれる。たとえば、水平方向の画素数分の処理結果が得られた場合に信号プロセッサ１００１を停止するように設定できる。

図９からわかるように、レジスタファイル部１０６内の各レジスタ，及び、各プログラム実行部が有するプログラムを格納するメモリは、ＩＯバス１０６のメモリ空間内の異なる領域にマッピングされているので、ＣＰＵ１００５はこれらに自由にアクセスできる。例えばＣＰＵ１００５が信号プロセッサ１００１における読取部１０１のプログラムを書き込む場合は、アドレス０ｘ０３００の位置からそのプログラムを書き込めば良い。また、ＣＰＵ１００５は、レジスタファイル部１０６の任意のレジスタに対しても、該当するアドレスを指定して、任意の値を書き込むこともできる。

信号プロセッサ１００１が有するメモリ１０２，１０５，１１１，１１３は、高速アクセス可能なＳＲＡＭとしている。ＳＲＡＭは、ＤＲＡＭに比べて高速にアクセス可能であるが、容量当たりのコストがＤＲＡＭよりも高い。メモリ１０２，１０５，１１１，１１３はそれぞれ、比較的サイズの小さなプログラムを格納するので、各メモリの容量も少なくて済む。そこで、実施形態ではメモリ１０２，１０５，１１１，１１３としてＳＲＡＭを採用し、コストの上昇を抑えながら、高速にプログラムの読み書きを可能とする。なお、メモリ１０２，１０５，１１１，１１３をフリップフロップで構成しても良い。

図１１は、ＣＰＵ１００５が実行するプログラムのうち、信号プロセッサ１００１の起動に係る処理手順を示している。

Ｓ１１０１にて、ＣＰＵ１００５は処理を開始される。

Ｓ１１０２にて、ＣＰＵ１００５は、メモリバス１００２を介して、メモリ１００３ａ乃至１００３ｄから、信号プロセッサ１００１内の読出部１０１，代入部１０４，第１処理部１１０、及び、第２処理部１１２それぞれが実行するプログラム（実施形態では４つ）を読み出す。そして、ＣＰＵ１００５は、先に示した図９のメモリマップに従って、読出部１０１が実行するプログラムを、ＩＯアドレス空間の０ｘ０３００を先頭アドレスにして書き込む。つまり、ＣＰＵ１００５が、メモリ１０２に、読出部１０１が実行するプログラムを格納する。同様に、ＣＰＵ１００５は、代入部１０４用のプログラムを、メモリ１０５に書き込む。また、ＣＰＵ１００５は、第１処理部１１０用のプログラムを、メモリ１１１に書き込む。そして、ＣＰＵ１００５は、第２処理部１１２用のプログラムを、メモリ１１３に書き込む。更に、ＣＰＵ１００５は、必要に応じて、信号プロセッサ１００１のコントロールレジスタや汎用レジスタにも各種データを書き込む。

Ｓ１１０３にて、ＣＰＵ１００５は読出部１０１に対して、メモリバス１００２におけるアドレス空間における画像データの先頭アドレス、書込み部１１４に対してフィルタ処理後の画素データの書き際の先頭アドレスをそれぞれ設定する。

Ｓ１１０４にて、ＣＰＵ１００５は、信号プロセッサ１００１に対して起動する。

そして、ＣＰＵ１００５は、Ｓ１１０５にて、信号プロセッサ１００１から処理終了を示す割り込み信号を待つ。ＣＰＵ１００５は、処理終了を示す割り込み信号を受信した場合、Ｓ１１０６にて、本処理を終了する。

このようにＣＰＵ１００５が、信号プロセッサ１００１の処理を一旦スタートすれば、内部の並列動作における同期の調整を行う必要がないため、単にその終了を待っていれば良い。なお、待つ間にＣＰＵ１００５は、他の処理を行っても良い。

図６は、信号プロセッサ１００１が実行するプログラムの例を示す。また、図５は、信号処理プロセッサ１００１が図６に示すプログラムを実行した際の、等価回路図を示している。

また、実施形態における処理対象の画像は水平方向６４０画素×垂直方向４８０画素で構成され、且つ、１画素が３２ビットで表されるものとする。通常、画像データは８ビットで表現されることが多いが、その場合は３２ビット中の８ビットを用いて処理すれば良い。そして、その処理対象の画像データを構成する各画素のデータは、ラスターススキャン順に、メモリバス１００２におけるアドレス空間の所定アドレスから順に格納されているものとする。

図６のＬＩＳＴ６０１は読出部１０１のメモリ１０２に格納されたプログラムを示している。ＬＩＳＴ６０２は、代入部１０４のメモリ１０５に格納されたプログラムを示している。ＬＩＳＴ６０３は、第１処理部１１０のメモリ１１１に格納されたプログラムを示している。そして、ＬＩＳＴ６０３は、第２処理部１１２のメモリ１１３に格納されたプログラムを示している。

読出部１０１は、ＣＰＵ１００５が設定した先頭アドレス位置から画像データを読み込んでは、ＦＩＦＯメモリ１０３に格納する。そして、以降、読出部１０１は、プログラムＬＩＳＴ６０１で示される値を前回利用したアドレスに加算する処理を行って読出アドレスを更新し、その更新後のアドレス位置から画像データを読み出しては、ＦＩＦＯメモリ１０３に格納していく。以下、このアドレス更新とＦＩＦＯメモリ１０３への画像データの格納処理を、ＦＩＦＯメモリ１０３がメモリフル状態となるまで行う。このＦＩＦＯメモリ１０３に空き領域が発生するのは、下流に位置する代入部１０４がデータをＦＩＦＯメモリ１０３から取得する処理を行った場合となる。

先に説明したように、実施形態では、メモリ１００３ａ乃至１００３ｄにおける所定アドレス位置から、画像データがラスタースキャン順に格納されている。画像データのサイズは水平方向６４０画素としている。故に、読出部１０１は、初期アドレスに対して、ＬＩＳＴ６０１に示すように、６４０、６４０、－１２７９オフセットして順に加算して、読出アドレスを更新していくことになえる。よって、読出部１０１は、画像データの左上隅の画素を含む垂直方向の並んだ３画素を読み出し、ＦＩＦＯメモリ１０３に格納する。次に、読出部１０１は、水平右方向に１画素ずれた位置の、垂直方向３画素のデータを読み出し、ＦＩＦＯメモリ１０３に格納することになる。以降、読出部１０１は、これを繰り返していくことになる。

代入部１０４は、ＦＩＦＯメモリ１０３から画像データを入力しては、ＬＩＳＴ６０２に示すプログラムで指定されたシフトレジスタに格納する。ＬＩＳＴ６０２における“ＬＯＡＤ Ｒ００”は、「ＦＩＦＯメモリ１０３から読み出した画像データを（シフト）レジスタＲ００にロード（格納）せよ」という命令であると理解されたい。つまり、代入部１０４は、垂直方向に並んだ３画素の最も上の画素データをシフトレジスタＲ００、真ん中の画素データをシフトレジスタＲ０２、最も下の画素データをシフトレジスタＲ０４に格納する処理を行う。そして、ＬＩＳＴ６０２のステップ０３は“ＥＮＤ”であるので、代入部１０４は、プログラムカウンタを停止し、プログラムカウンタをプログラムの先頭のアドレスに戻し、シフトサイクル信号が発行されるのを待つ。そして、代入部１０４は、上記処理を続けることにより、垂直方向の３画素の関係を保ちながら、画像の右端までの入力が行われることになる。なお、代入部１０４によりＦＩＦＯメモリ１０３から画像データが読み出されると、ＦＩＦＯメモリ１０３に空き領域が発生する。したがって、ＦＩＦＯメモリ１０３がメモリフル状態となって、読出部１０１が読出を停止している状態で、代入部１０４によるＦＩＦＯメモリ１０３からの画像データの読み出しが行われると、読出部１０１は、次の画像データの読み出し処理を再開することになる。

ここで、シフト制御部１１７が汎用シフトレジスタ群１０７に対してシフトタイミングであることを示すシフトサイクル信号を発行すると、汎用レジスタファイル部１０６は、汎用シフトレジスタ群１０７を構成する各シフトレジスタが保持しているデータを、１つ下流に位置するシフトレジスタに転送する。

第１処理部１１０は、ＬＩＳＴ６０３に示すプログラムに従った処理を行う。プログラム中の“ＡＤＤ Ｒ０６，Ｒ０１，Ｒ０３”は、「シフトレジスタＲ０１とＲ０３それぞれの値の加算し、その加算の結果をシフトレジスタＲ０６に格納せよ」という命令であると理解されたい。第１処理部１１０が、ＬＩＳＴ６０３に示すプログラムに従った処理を開始する直前に、シフト制御部１１７によるシフトサイクル信号を発行すると、シフトレジスタＲ００に保持された画素データはＲ０１に転送され、シフトレジスタＲ０２に保持された画素データはＲ０３に転送され、シフトレジスタＲ０４に保持された画素データはＲ０５に転送される。つまり、読出部１０１がシフトレジスタＲ００，Ｒ０２，Ｒ０４に格納した垂直方向の３画素のデータが、シフトレジスタＲ０１，Ｒ０３，Ｒ０５に転送されることになる。また、第１処理部１１０は、シフトサイクル信号を受信に応じて、ＬＩＴ６０３のプログラムの先頭から再実行する。このＬＩＳＴ６０３のステップ００～０２を実行すると、結局のところ、垂直方向の上から下に向かう３画素の値をＰ１，Ｐ２，Ｐ３としたとき、シフトレジスタＲ０６には、Ｐ１＋２×Ｐ２＋Ｐ３の値が格納されることになる。

そして、ＬＩＳＴ６０３のステップ０３は“ＥＮＤ”であるので、第１処理部１１０は、処理を先頭に戻しシフトサイクル信号が発行されるのを待つ。

第２処理部１１２は、ＬＩＳＴ６０４に示すプログラムに従った処理を行う。ＬＩＳＴ６０４のステップ０３の“ＳＨＩＦＴ Ｒ１ｆ、Ｒ１０，Ｒ１ｄ”は、「レジスタＲ１０の値をレジスタＲ１ｄに格納された値が示すビット数だけシフトし、そのシフト結果をレジスタＲ１ｆに格納せよ」という命令であると理解したい。ビットのシフト方向は、３番目のオペランドＲ１ｄの値に依存し、正の場合は左シフト（上位ビットに向かうシフト）、負の場合は右シフト（下位ビットに向かうシフト）である。

実施形態では、ＣＰＵ１００５が、ＬＳＩＴ６０４のプログラムを第２処理部１１２のメモリ１１３に格納すると共に、シフトレジスタＲ１ｅに値“－４”を代入する。つまり、ＬＩＳＴ６０４にて、レジスタＲ１ｅに“－４”を格納する命令を記述する必要はないので、プログラムのサイズを小さくでき、且つ、処理のスループットを向上させることができる。

第２処理部１１２がＬＩＳＴ６０４に示すプログラムに従った処理を開始する直前にシフト制御部１１７がシフトサイクル信号を発行した場合、直前のサイクルにて第１処理部１１０がシフトレジスタＲ０６に格納した値がシフトレジスタＲ０７に転送されることになる。また、シフトレジスタＲ０８には、２サイクル前に第１処理部１１０がシフトレジスタＲ０６に格納した値が格納される。そして、シフトレジスタＲ０９には、３サイクル前に第１処理部１１０がシフトレジスタＲ０６に格納した値が格納されることになる。

したがって、第２処理部１１２は、ＬＩＳＴ６０４のステップ００から０２を実行すると、水平方向の３つの画素をＰ１，Ｐ２，Ｐ３としたとき、シフトレジスタＲ１０には、Ｐ１＋２×Ｐ２＋Ｐ３の値が格納される。第１処理部１１０は、垂直方向に並ぶ３画素についての演算であった。したがって、第２処理部１１２がＬＩＳＴ６０４のステップ０３の命令を実行したとき、出力レジスタＲ１ｆには、シフトレジスタＲ１０の値を４ビット右シフトした値（１６で除算することと等価）が格納されることになる。つまり、出力レジスタＲ１ｆには、３×３画素ブロックの中心位置のフィルタ処理後の画素データが格納されることになる。ＬＩＳＴ６０４のステップ０４は"ＥＮＤ”であるので、第２処理部１１２は、プログラムカウンタを先頭に戻し、次のシフトサイクル信号が発行されるのを待つ。

ここで図７のタイミングチャートを参照して、信号プロセッサ１００１における読出部１０１，代入部１０４，第１２処理部１１０，第２処理部１１２間の同期について説明する。

図示の参照符号７０１は、読出部１０１が読み出してＦＩＦＯメモリ１０３に格納した画像データに対応した画素の位置を示している。図示の０、６４０，１２８０…として示されるのは、画像データの値ではなく画像データのオフセットアドレスを示している。

参照符号７０２は、代入部１０４によって書き込まれる画像データを示している。図中のＲ００、Ｒ０２，Ｒ０４は、画像データの値ではなく、画像データの転送先レジスタを示している。読出部１０１より１サイクル遅れて、代入部１０４はオフセットアドレス０番地のデータをシフトレジスタＲ００に、オフセットアドレス６４０番地のデータをシフトレジスタＲ０２に、オフセットアドレス１２８０番地のデータをシフトレジスタＲ０４に書き込む。

参照符号７０４は第１処理部１１０の実行する各ステップを示し、参照符号７０５は第２処理部１１２の実行する各ステップを示している。

また、参照符号７０３は、シフトサイクル信号を示している。シフト制御部１１７は、代入部１０４、第１処理部１１０、第２処理部１１２の全てのプログラム実行部が、それぞれのプログラムカウンタを自身のメモリ内の先頭に戻したとき（END命令を検出したとき）、シフトサイクル信号７０３を発行する。この結果、代入部１０４、第１処理部１１０、第２処理部１１２の各処理部は、自身のメモリ内のプログラムを再度実行する。

このしくみによって代入部１０４、第１処理部１１０、及び、第２処理部１１２が並列動作可能となり、且つ、それらの間にインターフェース回路がなくてもデータ転送が可能となっている。

図８を用いて詳しく説明する。図８（ａ）は代入側プログラムと、代入されたデータを参照する参照側プログラムが並列動作する場合の問題を説明するための図である。

代入側プログラムがレジスタ８０１、８０２に対して３画素目を代入した後で参照側プログラムが代入側を追い越すと、レジスタ８０３は２画素目の情報を参照してしまう事になる。

図８（ｂ）はそのような事を回避するためにダブルバッファ方式（レジスタ８０１と８０４，レジスタ８０２と８０５，レジスタ８０３と８０６）をとった場合の構成で代入側プログラムが３画素目を代入し終えるまで参照側プログラムは２画素目しか参照できない。代入側プログラムが３画素目をレジスタ８０１乃至８０３に書き終えて、且つ、参照側プログラムがレジスタ８０４～８０６から２画素目を参照し終えてから、１サイクルで転送するというものである。

図８（ｂ）の構成は一般的な構成ではあるが、フリップフロップが倍必要となるため回路規模が大きくなってしまう。

本実施形態の場合、図８（ｃ）に示すようにシフトレジスタ群を用いる。この結果、代入部１０４、第１処理部１１０、第２処理部１１２の全てが１サイクル分の処理を終えた時に、シフト制御部１１７がシフトサイクル信号を発行する。汎用シフトレジスタ群１０７は演算に使うものであり、アプリケーションによってはプログラム間のインターフェースに割り当てを多くしたり、逆に回路演算用に割り当てを多くしたりする事ができる。そのため、小さい回路で適応範囲の大きなプログラマブル信号処理回路を構成することができる。

以上、第１の実施形態を説明したが、その特徴を纏めると次の通りである。

プログラマブルな信号プロセッサは、直列接続された汎用シフトレジスタ群と、互いに並列実行可能で、且つ、汎用シフトレジスタ群を利用する複数のプログラム実行部（代入部、第１処理部、第２処理部がどの代表である）と、汎用シフトレジスタ群を構成するシフトレジスタへのシフト要求、及び、個々のプログラム実行部に１サイクル分の処理の開始要求するためのシフトサイクル信号を発生するシフト制御部とを有する。かかる構成において、１つプログラム実行部が他のプログラム実行部にデータを渡す場合には、他のプログラム実行部が入力用として利用するシフトレジスタの１つ上流に位置するシフトレジスタにそのデータを格納する。また、１つのプログラム実行部は、他のプログラム実行部に複数のデータを渡す場合は、少なくとも１つのシフトレジスタを間に挟み、飛び飛びの位置にある複数のシフトレジスタにそれらのデータを格納する。また、個々のプログラム実行部は、１サイクル分の処理の終了を示す命令を検出した場合、動作を終了し、次のサイクルに備えてプログラムカウンタを初期位置にセットする。そして、シフト制御部は、全てのプログラム実行部から、１サイクル分の処理の終了命令の検出したことを受けて、シフトサイクル信号を発行する。

なお、読出部１０１は、汎用シフトレジスタ群１０７を利用しない。また、読出部１０１が実行するプログラムには、ＥＮＤ命令を含まない。これは、読出部１０１は、ＦＩＦＯメモリ１０３がメモリフル状態になった場合に読出を停止し、メモリフル状態でない場合に読出を行うだけで良いからである。

上記構成によって、互いに並列動作可能なプログラム実行部は、直列接続されたシフトレジスタ群という単純な構成を利用して、互いにデータ受け渡しができ、与えられたフィルタ処理を行うことが可能になる。

［第２の実施形態］
第２の実施形態を説明する。装置構成は第１の実施形態の図１０と同じであるものとし、その説明は省略する。

図１２は、第２の実施形態におけるプログラマブルな信号プロセッサ１００１の回路構成図である。図１と同様の構成については同じ参照符号を付した。

第１の実施形態では、読出部１０１，代入部１０４，第１処理部１１０，第２処理部１１２の４つのプログラム実行部が並列動作した。一般に、プログラム実行部の数が多いほど、信号プロセッサとしての処理速度を向上させることができるが、回路規模もそれに応じて複雑になる。本第２の実施形態では、第２処理部１１２に相当するプログラム実行部がなく、並列動作するプログラム実行部の数を少なくし、回路規模をより単純化させる例である。また、読出部１０１，代入部１０４、書込み部１１４の処理は、第１の実施形態と同じである。

図１３に、本第２の実施形態における第１処理部１１０のメモリ１１１に格納されるプログラムのリストを示す。本第２の実施形態の第１処理部１１０は、第１の実施形態における第２処理部１１２が実行するプログラムをも含めて実行するため、プログラムのステップ数は増えることになる。信号プロセッサ１００１のスループットは、プログラム実行部が実行する最大プログラムステップ数に依存するので、第２の実施形態の構成の場合、第１の実施形態と比較してスループットは下がるものの、回路規模を少なくできる。

［第３の実施形態］
第３の実施形態を説明する。装置構成は第１の実施形態の図１０と同じであるものとし、その説明は省略する。

図１４は、第３の実施形態におけるプログラマブルな信号プロセッサ１００１の回路構成図である。図１と同様の構成については同じ参照符号を付した。

本第３の実施形態における信号プロセッサ１００１の特徴は、図１４に示すように、割り込み信号発生レジスタ１４００を加えた点である。この割り込み信号発生レジスタ１４００は、新規に追加しても良いが、ここでは汎用レジスタ１０８の１つであるレジスタＲ１Ｅを利用した。そして、レジスタＲ１Ｅのビット０に対して“１”が書き込まれたとき、信号プロセッサ１００１は外部（例えばＣＰＵ１００５）に、割り込み信号を出力するとともに、信号プロセッサ１００１をサスペンド状態に移行させ、外部からコントロールレジスタにより再開させられるまで停止する。

ＣＰＵ１００５は、この割り込み信号による割り込み処理を起動することになる。この結果、信号プロセッサ１００１による例外的に複雑な処理を、ＣＰＵ１００５に肩代わりさせることができ、応用分野は飛躍的に増える。

また、例えば信号処理的でないデータ列をスキャンしてマーカーコードを検出するなどの処理をＣＰＵ１００５が実行すると、ループのジャンプ命令やカウンタのインクリメント命令などオーバーヘッドがないため、信号プロセッサ１００１を含めたトータルのスループットを構造させることができる。

［第４の実施形態］
第４の実施形態を説明する。図１５は、本第４の実施形態における装置のブロック構成図である。図１５では、図１０の構成にＧＰＧＰＵ部（General-purpose computing on GPU (Graphics Processing Units)）１５０１を加えた構成となっている。

近年のデジタルカメラに代表される撮像装置では、撮像面から得られた信号を用いてオートフォーカスを行う事が一般的となっている。しかしながら瞳分離された信号からデフォーカス量に変換するためにはセンサーの光学的特性とレンズの光学的特性に依存して画像上の座標によって大きく特性が変わってしまうという問題がある。レンズ交換式の撮像装置の場合はさらに複雑な条件となる。

このような複雑な光学計算は、浮動小数点による多項式を用いる。かかる点に鑑み、第４の実施形態においてはＧＰＧＰＵ部１５０１でデフォーカス量変換係数を求める。ただし、デフォーカス量変換係数を用いる側では整数８ビット程度の情報しか必要としておらず、データ転送量を抑えるためにもデータを加工する必要がある。

そこで、第４の実施形態では、浮動小数点演算結果の加工に、プログラマブルな信号プロセッサ１００１を用いるようにした。

図１７は、浮動小数点のビットアサインを示している。符号部（正負の符号）、指数部、仮数部にそれぞれビットがアサインされており、このままではオートフォーカスの演算を高速に行うことは難しい。

図１８は、第４の実施形態における信号プロセッサ１００１の等価回路構成図である。参照符号１８００は、代入部１０４に相当する。そして、レジスタ１８０２が、代入部１０４が代入する浮動小数点データを保持する。シフト動作により、レジスタ１８０２からレジスタ１８０３にデータが転送される。ＣＰＵ１００５は、レジスタＲ１０～Ｒ１６に、あらかじめ固定値を代入した後で、信号プロセッサ１００１を起動する。レジスタＲ１０～Ｒ１６に設定する値は、図示のプログラムリストに示される通りである。なお、レジスタＲ１０からレジスタＲ１Ｆまではシフト機能がないため、同じ値を保持し続ける。

図１６は、図１８の回路図を模擬する第１処理部１１０のメモリ１１１に格納されるプログラムのリストを示している。

ステップ００で、第１処理部１１０は、R01の浮動小数点をシフトする。そして、ステップ０１において、第１処理部１１０は、マスク処理を行うことにより、指数部を取り出す。そして、ステップ０２にて、第１処理部１１０は、仮数部をシフトするためのオフセットを減算する。

ステップ０３にて、第１処理部１１０は、レジスタＲ０１に保持された浮動小数点のデータを、レジスタＲ１３に予め設定された値でマスクし、仮数部を取り出す。そして、ステップ０４にて、第１処理部１１０は、仮数部の最上位ビットを追加する。ＩＥＥＥ７５４では、仮数部の最上位ビットは必ず１である必要があるためでもある。

ステップ０５にて、第１処理部１１０は、仮数部を、レジスタＲ０２に保持された値でシフトして整数化する。そして、ステップ０６にて、第１処理部１１０は、レジスタＲ１５に予め設定された値“０”からレジスタＲ０３を減じることで、マイナスの値を作成する。

ステップ０７にて、第１処理部１１０は、浮動小数点のデータを保持しているレジスタＲ０１と、レジスタＲ１６に予め保持した値とを論理積することで、浮動小数点の符号を得る。そして、ステップ０９にて、第１処理部１１０は、符号により正の値か負の値かを選択して、結果を出力レジスタＲ１ｆに書き出す。

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

（その他の実施形態）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

本明細書の開示は、以下のプログラマブル信号処理回路及び当該回路用のプログラムを含む。
（項目１）
プログラマブル信号処理回路であって、
それぞれプログラムメモリを有し、前記プログラムメモリに格納されたプログラムを実行することにより並列に動作可能な複数の実行部と、
前記複数の実行部それぞれが利用可能であって、直列接続された複数のレジスタを有するレジスタファイル部であって、シフト信号を受信したことに応じて、前記複数のレジスタの各々が保持するデータを前記直列接続における１つ下流に位置するレジスタに転送するレジスタファイル部と、
前記複数の実行部におけるプログラムメモリに前記プログラムを書き込み、前記複数の実行部のそれぞれが１サイクル分のプログラムの実行を終えた場合、前記複数の実行部に対して前記シフト信号を発行する制御部とを有し、
前記制御部は、前記複数の実行部の各々が、他の実行部にデータを渡す場合に、前記他の実行部がデータを入力する際に参照するレジスタの１つ上流に位置するレジスタを、前記１サイクルの処理の結果のデータの格納先とする命令を含む前記プログラムを前記複数の実行部におけるプログラムメモリに格納し、
前記複数の実行部の各々は、前記１サイクル分のプログラムの実行の後、前記シフト信号を受信したことに応じて、前記プログラムを再び実行する
ことを特徴とするプログラマブル信号処理回路。
（項目２）
前記実行部が、他の実行部に複数のデータを渡す場合は、前記直列接続の関係において、少なくとも１つのレジスタを間に置いた、飛び飛びの位置にある複数のレジスタにデータを格納する
ことを特徴とする項目１に記載のプログラマブル信号処理回路。
（項目３）
前記複数の実行部の１つは、処理対象のデータを前記レジスタに代入する代入部であって、
前記プログラマブル信号処理回路は、更に、プログラムを実行することで、メモリから前記処理対象のデータを読み出して、当該読み出したデータを、前記代入部にＦＩＦＯメモリを介して供給する読出部を有し、
前記制御部は、前記読出部が有するプログラムメモリに、前記処理対象のデータを指定するプログラムを格納する
ことを特徴とする項目１又は２に記載のプログラマブル信号処理回路。
（項目４）
前記読出部は、前記ＦＩＦＯメモリがメモリフルとなった場合、前記外部のメモリからの読み出しを停止し、前記ＦＩＦＯメモリに空き領域が発生した場合に読出を再開する
ことを特徴とする項目３に記載のプログラマブル信号処理回路。
（項目５）
前記実行部それぞれは、１サイクル分の処理の終了を表す命令を検出する検出器を有し、
前記検出器は、終了を示す命令を検出した場合、プログラムカウンタを停止し、当該プログラムカウンタにプログラムの先頭アドレスを設定し、
前記制御部は、前記複数の実行部の全ての前記検出器が終了を示す命令を検出したことに応じて前記シフト信号を発行する
ことを特徴とする項目１乃至４のいずれか１つに記載のプログラマブル信号処理回路。
（項目６）
前記レジスタファイル部には、最終的な処理結果のデータを格納する出力レジスタが含まれ、
前記制御部は、前記複数の実行部のうちの一つのプログラムメモリに、処理後のデータを前記出力レジスタに格納する命令を含むプログラムを格納する
ことを特徴とする項目１乃至５のいずれか１つに記載のプログラマブル信号処理回路。
（項目７）
前記複数の実行部の各々が有するプログラムメモリ、並びに、前記レジスタファイル部が有する各レジスタは、所定のＩＯバスのメモリ空間において異なるアドレス空間にマッピングされている
ことを特徴とする項目１乃至６のいずれか１つに記載のプログラマブル信号処理回路。
（項目８）
前記レジスタファイル部は、前記シフト信号の受信とは無関係に、データを保持する複数の汎用レジスタを有し、
前記複数の汎用レジスタの１つは、予め設定されたビット位置が“１”に設定された場合、前記プログラマブル信号処理回路をサスペンド状態に移行させると共に、外部に対して割り込み信号を出力する
ことを特徴とする項目１乃至７のいずれか１つに記載のプログラマブル信号処理回路。
（項目９）
前記制御部は、プログラムが記憶されたメモリから、前記複数の実行部それぞれが実行するプログラムを読み出し、前記複数の実行部それぞれが有する前記プログラムメモリに、ＩＯバスを介して格納する
ことを特徴とする項目１乃至８のいずれか１つに記載のプログラマブル処理回路。
（項目１０）
プログラムを実行可能な複数の実行部と、
ここで複数の実行部それぞれは、所定のシフト信号を受信したことに応じて、プログラムを再実行する；
前記複数の実行部それぞれが利用可能であって、直列接続された複数のレジスタを有するレジスタファイル部と、
ここで、前記シフト信号を受信したことに応じて、前記レジスタファイル部は、前記複数のレジスタの各々が保持するデータを前記直列接続における１つ下流に位置するレジスタに転送する；
前記複数の実行部のそれぞれが１サイクル分のプログラムの実行を終えた場合、前記シフト信号を発行する発行部と
を有するプログラマブル信号処理回路用のプログラムであって、
前記複数の実行部の各々が実行するプログラムは、
他の実行部にデータを渡すために、当該他の実行部がデータを入力する際に参照するレジスタの１つ上流に位置するレジスタを、前記１サイクルの処理の結果のデータの格納先とする命令を含む
ことを特徴とするプログラマブル信号処理回路用のプログラム。

発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。

１００１…信号プロセッサ、１００２…メモリバス、１００３ａ乃至１００３ｄ…メモリ、１００５…ＣＰＵ、１００６…ＩＯバス、１０１…読出部、１０４…代入部、１０６…レジスタファイル部、１０７…汎用シフトレジスタ群、１０８…汎用レジスタ群、１０９…出力レジスタ、１１０…第１処理部、１１２…第２処理部、１１４…書込み部、１０２，１０５，１１１，１１３…メモリ、１１７…シフト制御部

Claims (10)

1. プログラマブル信号処理回路であって、
   それぞれプログラムメモリを有し、前記プログラムメモリに格納されたプログラムを実行することにより並列に動作可能な複数の実行部と、
   前記複数の実行部それぞれが利用可能であって、直列接続された複数のレジスタを有するレジスタファイル部であって、シフト信号を受信したことに応じて、前記複数のレジスタの各々が保持するデータを前記直列接続における１つ下流に位置するレジスタに転送するレジスタファイル部と、
   前記複数の実行部におけるプログラムメモリに前記プログラムを書き込み、前記複数の実行部のそれぞれが１サイクル分のプログラムの実行を終えた場合、前記複数の実行部に対して前記シフト信号を発行する制御部とを有し、
   前記制御部は、前記複数の実行部の各々が、他の実行部にデータを渡す場合に、前記他の実行部がデータを入力する際に参照するレジスタの１つ上流に位置するレジスタを、前記１サイクルの処理の結果のデータの格納先とする命令を含む前記プログラムを前記複数の実行部におけるプログラムメモリに格納し、
   前記複数の実行部の各々は、前記１サイクル分のプログラムの実行の後、前記シフト信号を受信したことに応じて、前記プログラムを再び実行する
   ことを特徴とするプログラマブル信号処理回路。
2. 前記実行部が、他の実行部に複数のデータを渡す場合は、前記直列接続の関係において、少なくとも１つのレジスタを間に置いた、飛び飛びの位置にある複数のレジスタにデータを格納する
   ことを特徴とする請求項１に記載のプログラマブル信号処理回路。
3. 前記複数の実行部の１つは、処理対象のデータを前記レジスタに代入する代入部であって、
   前記プログラマブル信号処理回路は、更に、プログラムを実行することで、外部のメモリから前記処理対象のデータを読み出して、当該読み出したデータを、前記代入部にＦＩＦＯメモリを介して供給する読出部を有し、
   前記制御部は、前記読出部が有するプログラムメモリに、前記処理対象のデータを指定するプログラムを格納する
   ことを特徴とする請求項１に記載のプログラマブル信号処理回路。
4. 前記読出部は、前記ＦＩＦＯメモリがメモリフルとなった場合、前記外部のメモリからの読み出しを停止し、前記ＦＩＦＯメモリに空き領域が発生した場合に読出を再開する
   ことを特徴とする請求項３に記載のプログラマブル信号処理回路。
5. 前記実行部それぞれは、１サイクル分の処理の終了を表す命令を検出する検出器を有し、
   前記検出器は、終了を示す命令を検出した場合、プログラムカウンタを停止し、当該プログラムカウンタにプログラムの先頭アドレスを設定し、
   前記制御部は、前記複数の実行部の全ての前記検出器が終了を示す命令を検出したことに応じて前記シフト信号を発行する
   ことを特徴とする請求項１に記載のプログラマブル信号処理回路。
6. 前記レジスタファイル部には、最終的な処理結果のデータを格納する出力レジスタが含まれ、
   前記制御部は、前記複数の実行部のうちの一つのプログラムメモリに、処理後のデータを前記出力レジスタに格納する命令を含むプログラムを格納する
   ことを特徴とする請求項１に記載のプログラマブル信号処理回路。
7. 前記複数の実行部の各々が有するプログラムメモリ、並びに、前記レジスタファイル部が有する各レジスタは、所定のＩＯバスのメモリ空間において異なるアドレス空間にマッピングされている
   ことを特徴とする請求項１に記載のプログラマブル信号処理回路。
8. 前記レジスタファイル部は、前記シフト信号の受信とは無関係に、データを保持する複数の汎用レジスタを有し、
   前記複数の汎用レジスタの１つは、予め設定されたビット位置が“１”に設定された場合、前記プログラマブル信号処理回路をサスペンド状態に移行させると共に、外部に対して割り込み信号を出力する
   ことを特徴とする請求項１に記載のプログラマブル信号処理回路。
9. 前記制御部は、プログラムが記憶されたメモリから、前記複数の実行部それぞれが実行するプログラムを読み出し、前記複数の実行部それぞれが有する前記プログラムメモリに、ＩＯバスを介して格納する
   ことを特徴とする請求項１から８の何れか１項に記載のプログラマブル信号処理回路。
10. プログラムを実行可能な複数の実行部と、
    ここで複数の実行部それぞれは、所定のシフト信号を受信したことに応じて、プログラムを再実行する；
    前記複数の実行部それぞれが利用可能であって、直列接続された複数のレジスタを有するレジスタファイル部と、
    ここで、前記シフト信号を受信したことに応じて、前記レジスタファイル部は、前記複数のレジスタの各々が保持するデータを前記直列接続における１つ下流に位置するレジスタに転送する；
    前記複数の実行部のそれぞれが１サイクル分のプログラムの実行を終えた場合、前記シフト信号を発行する発行部と
    を有するプログラマブル信号処理回路用のプログラムであって、
    前記複数の実行部の各々が実行するプログラムは、
    他の実行部にデータを渡すために、当該他の実行部がデータを入力する際に参照するレジスタの１つ上流に位置するレジスタを、前記１サイクルの処理の結果のデータの格納先とする命令を含む
    ことを特徴とするプログラマブル信号処理回路用のプログラム。

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