JP7428033B2 - 電源制御装置、及び電源制御方法 - Google Patents
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Description
特許文献1には、停電後に外部電源の供給が再開された際に、自動的に装置へ電源を供給するという構成が開示されている。
詳しくは、特許文献1には、フリップフロップの状態を記憶手段へ格納し、外部電源が再開されたときに制御部が記憶部を確認して装置への電源供給を継続するかを判断することが開示されている。
このため、外部電源が再開されたときの電力増と、停電復帰か通常復帰かを判断し、起動方法を変更するという制御を制御部が受け持っていた。この結果、制御部の処理時間の増加に起因して起動時間が増えるという問題があった。
また、特許文献1にあっては、電池から供給されている電源を用いてフリップフロップを動作させ、当該フリップフロップに停電状態か、そうで無いかの違いを示すフラグを記憶させ、停電から復帰した際には自動的に装置の電源を起動させていた。
このように、回路構成上、フリップフロップには電池から電源が常時供給されているため、例えば基板を組み立ててから製品を出荷するまでの間(倉庫に保管時)も絶えず電池を消費してしまうという問題があった。
本発明の一実施形態は、上記に鑑みてなされたもので、その目的は、電子機器への電力の供給を速やかに開始するとともに、電池からの電力の消費を抑制することにある。
本発明は、電子機器への電力の供給が速やかに開始するとともに、電池からの電力の消費を抑制するために、以下の構成を有する。
すなわち、本発明の電源制御装置は、バッテリと、フラグを保持するとともに、フラグに応じて制御信号を出力する記憶部と、制御信号に応じてオン状態になり前記バッテリからの電力を前記記憶部に供給する一方、前記制御信号が無効になっている場合にオフ状態になり前記記憶部に供給していた電力を遮断する第1スイッチ素子と、前記制御信号に応じてオン状態になり電源部からの電力を電子機器に供給する一方、前記制御信号が無効になっている場合にオフ状態になり前記電子機器に供給していた電力を遮断する第2スイッチ素子と、前記電源部から電力の供給が開始された場合に前記記憶部にフラグを書き込むように制御する制御部を備え、前記制御部は、シャットダウンする場合に前記記憶部に記憶されたフラグを削除するように制御することを特徴とする。
以上の構成を備えることにより、電子機器への電力の供給を速やかに開始するとともに、電池からの電力の消費を抑制することができる。
上記記載の本発明の特徴について、以下の図面を用いて詳細に解説する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
上記の本発明の特徴に関して、以下、図面を用いて詳細に説明する。
図1は、本発明の実施形態に係わる電子機器の構成を示すブロック図である。
電子機器1は、電源部3と、電源制御装置7とを備えている。
電源部3は、例えば100vや200Vの交流電源5に接続されており、交流電力を直流電力に変換して電源制御装置7に出力する。
電源制御装置7は、電源部3から供給されている直流電力を電子機器1に供給する際に、電力供給の開始処理、及びシャットダウン処理を行う。
図2は、本発明の実施形態に係わる電源制御装置が搭載された画像形成装置のハードウェア構成を示すブロック図である。
MFP(Multifunction Peripheral/Product/Printer)9は、コントローラ900、ネットワークI/F950、近距離通信回路920、操作パネル940、エンジン制御部930を備えている。
これらのハードウェアには、電力を消費する複数の電子部品が搭載されており、電源部3から電源制御装置7を介して供給される電力が複数の電子部品において消費される。
電源部3にはプラグ10bが接続されており、プラグ10bがコンセント10aに挿入され、交流電源5を電源部3に供給する。なお、操作パネル940には、主電源ボタン(図4のPSW)が設けられている。
なお、RAM902bに記憶されているプログラムは、インストール可能な形式又は実行可能な形式のファイルでCD-ROM、CD-R、DVD等のコンピュータで読み取り可能な記録媒体に記録して提供するように構成してもよい。
ASIC906は、画像処理用のハードウェア要素を有する画像処理用途向けのIC(Integrated Circuit)であり、AGPバス921、PCIバス922、HDDコントローラ908およびMEM-C907をそれぞれ接続するブリッジの役割を有する。
MEM-C907は、コピー用画像バッファ及び符号バッファとして用いるローカルメモリである。
エンジン制御部930は、プリンタ部932及びスキャナ部931によって構成されている。
なお、MFP9は、操作パネル940のアプリケーション切り替えキーにより、ドキュメントボックス機能、コピー機能、プリンタ機能、およびファクシミリ機能を順次に切り替えて選択することが可能となる。
本発明の第1実施形態に係わる電源制御装置について説明する。
<電源制御装置>
図3は、本発明の第1実施形態に係わる電源部のブロック図である。
電源部3は、内部にパワースイッチ3a、AC/DCコンバータ3b、バッテリ3cを備えている。
パワースイッチ3aの一端には、ケーブルを介してプラグ10bが接続されており、パワースイッチ3aの他端には、ケーブルを介してAC/DCコンバータ3bが接続されている。
正常時に、操作に応じてパワースイッチ3aの接点が閉結された場合に、交流電力がプラグ10b、パワースイッチ3aを介してAC/DCコンバータ3bに供給される。
AC/DCコンバータ3bは、交流電力が入力された場合に、交流電力を直流電力に変換して、直流電力をVX電源として電源制御装置7に供給する。
バッテリ3cは、電池や、二次電池であればよく、バッテリ3cの直流電力をVBAT電源として電源制御装置7に供給する。
図4は、本発明の第1実施形態に係わる電源制御装置の回路図である。
電源制御装置7は、CPU11と、F/F12と、FET13と、FET14と、プッシュスイッチPSW17と、OR回路19と、抵抗R1,R2とを備えている。
<CPU>
CPU(central processing unit)11は、内部にROM(read only memory)、RAM(random access memory)を有し、VE電源16から電力が供給されると、ROMから読み出したファームウェアに従って動作する。
CPU11は、NMI(Non-Maskable Interrupt)端子、IO1端子、IO2端子、Vcc端子、G端子を有する。
CPU11は、起動時に、NMI端子にハイレベルが入力された場合にIO1端子からハイレベルのF/F制御信号をF/F12に出力し、F/F制御信号の出力に例えば数クロック分遅れてIO2端子からハイレベルのエッジとしてF/Fゲート信号をF/F12に出力する。
CPU11は、シャットダウン時に、NMI端子にローレベルが入力された場合に、IO1端子からローレベルのF/F制御信号をF/F12に出力し、F/F制御信号の出力に例えば数クロック分遅れてIO2端子からハイレベルのエッジとしてF/Fゲート信号をF/F12に出力する。
F/F12は、CPU11からハイレベルのF/F制御信号がD端子に入力され、さらにハイレベルのエッジとしてF/Fゲート信号がクロック端子に入力された場合に、Q端子からハイレベルのF/F出力信号を抵抗R1の一端、及びOR回路19aの一端に出力する。
また、F/F12は、CPU11からローレベルのF/F制御信号がD端子に入力され、さらにハイレベルのエッジとしてF/Fゲート信号がクロック端子に入力された場合に、Q端子からローレベルのF/F出力信号を抵抗R1の一端、及びOR回路19aの一端に出力する。
F/F12は、F/F出力信号をF/F出力信号端子に出力する。F/F12から出力されたF/F出力信号は、例えばASIC906において、外部電源5の供給が再開された際にMFP9の各部へ電源を供給するか否かを判断することに利用してもよい。
FET13は、ゲートG端子に入力されるFET制御信号(ハイレベル)に応じてオン状態になり、電源部3からドレインD端子に入力されるVX電源15をソースS端子から電子機器1にVE電源として供給する。
一方、FET13は、ゲートG端子に入力されるFET制御信号が無効(ローレベル)に応じてオフ状態になり、ソースS端子から電子機器1に供給していたVE電源を遮断する。
FET14は、ゲートG端子に入力されるFET制御信号(ハイレベル)に応じてオン状態になり、バッテリ3cからドレインD端子に入力されるバッテリ電源をソースS端子からF/F12のVcc端子にバッテリ電源を供給する。
一方、FET14は、ゲートG端子に入力されるFET制御信号が無効(ローレベル)に応じてオフ状態になり、ソースS端子からF/F12のVcc端子に供給していたバッテリ電源を遮断する。
プッシュスイッチPSW17は、操作に応じて閉結状態にされた接点を介してVX電源15から供給された電圧レベルを、ハイレベルのFET制御信号としてCPU11のNMI端子に与える。
また、プッシュスイッチPSW17は、操作に応じて閉結状態にされた接点を介してVX電源15から供給された電圧レベルを、OR回路19の入力端子に与える。
OR回路19は、操作に応じて閉結状態にされたプッシュスイッチPSW17から供給された電圧レベルを入力端子に入力し、又はF/F12に記憶されたフラグのレベル状態を他方の入力端子に入力する。
OR回路19は、少なくとも1つの入力端子にハイレベルが入力された場合に、ハイレベルのFET制御信号をFET14のゲート端子、及びFET13のゲート端子に出力する。
抵抗R1は、一端においてF/F12に記憶されたフラグのレベル状態を入力し、他端においてFET14のゲート端子、及びFET13のゲート端子に出力する。
図5は、本発明の第1実施形態に係わる電源制御装置の機能ブロック図である。
電源制御装置7は、バッテリ3cと、記憶部12aと、第1スイッチ素子14aと、第2スイッチ素子13aと、制御部11aと、スイッチ17aと、OR回路19aと、抵抗R1とを備えている。
バッテリ3cは、電池や、二次電池であればよく、バッテリ3cから第1スイッチ素子14aのドレイン端子Dに電力を供給する。
記憶部12aは、フラグを保持するとともに、フラグに応じてFET制御信号を抵抗R1の一端、及びOR回路19aの一端に出力する。
第2スイッチ素子13aは、FET制御信号に応じてオン状態になり電源部3からの電力を電子機器1に供給する一方、FET制御信号が無効になっている場合にオフ状態になり電子機器1に供給していた電力を遮断する。
制御部11aは、電源部3から電力の供給が開始された場合に記憶部12aにフラグを書き込むように制御する。
制御部11aは、シャットダウンする場合に記憶部12aに記憶されたフラグを削除するように制御する。
制御部11aは、スイッチ17aから電圧レベルが与えられた場合に、記憶部12aにフラグ(1)を書き込むように制御する。
図6(a)は、本発明の第1実施形態に係わる電源制御装置の制御部が実行する起動処理のフローチャートであり、図6(b)は、本発明の第1実施形態に係わる電源制御装置の制御部が実行するシャットダウン処理のフローチャートである。
図6(a)に示すフローチャートを参照して、制御部が実行する起動処理について説明する。
ユーザがプッシュスイッチPSW17を押し操作すると、この操作に応じて閉結状態にされた接点を介してVX電源15から供給された電圧レベルを、ハイレベルのFET制御信号としてCPU11のNMI端子に与える。
また、プッシュスイッチPSW17は、操作に応じて閉結状態にされた接点を介してVX電源15から供給された電圧レベルを、OR回路19の入力端子に与える。
OR回路19は、少なくとも1つの入力端子にハイレベルが入力された場合に、ハイレベルのFET制御信号をFET14のゲート端子、及びFET13のゲート端子に出力する。
この結果、FET13は、ゲートG端子に入力されるFET制御信号(ハイレベル)に応じてオン状態になり、電源部3からドレインD端子に入力されるVX電源15をソースS端子から電子機器1にVE電源として供給する。次いで、VE電源16がCPU11に供給される。
ステップS10では、制御部11aは、CPU11のIO1端子からハイレベルのF/F制御信号をF/F12に出力し、F/F制御信号の出力に例えば数クロック分遅れてIO2端子からハイレベルのエッジとしてF/Fゲート信号をF/F12に出力する。
この結果、F/F12に1が記憶され、ハイレベルのF/F出力信号をOR回路19の入力端子に出力する。
さらに、F/F12から出力されたF/F出力信号は、例えばASIC906において、外部電源5の供給が開始された際にMFP9の各部へ電源を供給するか否かを判断することに利用してもよい。
図6(b)に示すフローチャートを参照して、制御部が実行するシャットダウン処理について説明する。
ユーザが例えばMFP9の操作パネル940に設けられた主電源ボタン(図4のPSW)をオフ操作すると、操作パネル940はこの操作に応じてローレベルの割り込み信号NMIを生成し、割り込み信号NMIがCPU11のNMI端子に入力される。
ステップS15では、制御部11aは、シャットダウンか否かを判断する。すなわち、CPU11は、NMI端子にローレベルが入力された場合に、電源のシャットダウン指示があったと判断し、ステップS20に進む。
この結果、F/F12に0が記憶され、ローレベルのF/F出力信号をOR回路19の入力端子に出力する。
さらに、F/F12から出力されたF/F出力信号は、例えばASIC906において、MFP9の各部へ電源の供給を停止するか否かを判断することに利用してもよい。
図7は、本発明の第1実施形態に係わる電源制御装置の動作を示すタイミングチャートである。
時刻t1において、フリップフロップ(F/F)12を搭載し、F/F12への電源供給はVBAT電源18からFET14を介して行われる。すなわち、F/F12への電源供給はFET14をオン/オフ制御することにより供給/遮断することができる。
なお、電子機器1には、時計情報を記憶し、かつ時刻を刻む必要があることから、一般的にバッテリが搭載されている。
時刻t5において、電子機器1の電源投入時においては、ユーザによりプッシュスイッチPSW17が押下られることで、VX電源15からプッシュスイッチPSW17の閉結された接点を介してCPU11のNMI端子にVX電源15のハイレベルが供給される。
さらに、OR回路19を介してハイレベルのFET制御信号がFET13のゲートGへ出力される。FET13のゲートGがハイレベルになると、FET13はオン状態になり、VX電源15からFET13を介してVE電源16が生成される。VE電源16が生成されるとCPU11に電力が供給され、CPU11が起動する。
電子機器1が通電すると同時に、OR回路19からハイレベルのFET制御信号がFET14のゲートG端子に入力すると、FET14もONすることで、FET14のドレインD端子からソースS端子を介してF/F12に電源が供給される。
その後、時刻t7において、CPU11は、ハイレベルのF/F制御信号をF/F12のデータD入力端子に出力する。
さらに、時刻t8において、CPU11は、1つのクロック信号(立ち上がりエッジ)であるF/Fゲート信号をF/F12のクロックCLK端子に出力する。
時刻t8において、F/F12は、ハイレベルのF/F制御信号と、立ち上がりエッジであるF/Fゲート信号を受け付けると、F/F12に1を記憶させ、F/F12のQ出力端子からハイレベルのF/F出力信号を出力する。
この際、F/F12は、ハイレベルのF/F出力信号をOR回路19の入力端子に出力する。同時に、F/F12は、ハイレベルのF/F出力信号を抵抗R1を介してFET13のゲートG端子に入力され、FET14のゲートG端子に入力される。
ここで、F/F12のQ出力端子と、FET14のゲートG端子との間を抵抗R1を介して接続されている。
時刻t8~t21において、F/F12のQ出力端子からハイレベルのF/F出力信号を抵抗R1を介してFET14のゲートG端子に出力しておく。これにより、FET14はオン状態を維持するので、VBAT電源18からFET14を介してF/F12に電力が供給されており、F/F12のQ出力端子はハイレベル状態を維持する。
例えば時刻t9~t11において、停電が発生した場合、外部電源5から電源部3に供給されていた交流電力が消失されるため、電源部3から出力されていたVX電源15が消失される。
VX電源15が消失された場合、OR回路19、FET13、CPU11のそれぞれの電源が消失される。
これに対して、例えば時刻t9において、停電が発生した場合でも、FET14のゲートG端子がハイレベル状態を維持しているため、VBAT電源18からFET14を介してF/F12に電力が供給されており、F/F12のQ出力端子はハイレベル状態が維持される。
例えば時刻t11において、停電が解消して外部電源5が復帰した場合、外部電源5から電源部3に交流電力が供給されるため、電源部3からVX電源15が出力される。
VX電源15の供給が復帰した場合、OR回路19、FET13、CPU11のそれぞれに電源が供給される。
この際、時刻t11において、FET14のゲートG端子がハイレベル状態を維持しているため、VBAT電源18からFET14を介してF/F12に電力が供給されており、F/F12のQ出力端子はハイレベル状態が維持される。
このように、停電により外部電源3が遮断された場合でも、フラグ(1)をF/F12に記憶して保持する。そして、電子機器1が停電から復帰する際には、フラグが1である場合には停電から復帰したことを示すので、速やかに電子機器1の各部へ電源を供給して起動することができる。
また、時刻t21において、通常の電源OFF処理において、CPU11は、ローレベルのF/F制御信号をF/F12のデータD入力端子に出力する。
時刻t22~において、F/F12は、ローレベルのF/F制御信号と、立ち上がりエッジであるF/Fゲート信号を受け付けると、F/F12に0を記憶させ、F/F12のQ出力端子からローレベルのF/F出力信号を出力する。
例えば、電子機器1のシャットダウン時において、CPU11がF/F12に0を記憶させ、FET14をオフ動作させることで、VBAT電源18からF/F12への電源供給を停止することで、電池の消耗を抑制することができる。
このように、適切な手順により装置の電源が遮断された際には、VBAT電源18から余計な電力を消費しない。
<電源制御装置の回路図>
図8は、本発明の第2実施形態に係わる電源制御装置の回路図である。
第2実施形態に係わる電源制御装置70は、第1ダイオードD1、第2ダイオードD2を第1スイッチ素子14aのドレイン端子に接続することにある。
すなわち、第1スイッチ素子14aのドレイン端子には、バッテリ3cからのVBAT電源18を供給する第1ダイオードD1と、電源部3からのVX電源を供給する第2ダイオードD2とが接続される。
フリップフロップF/F12を動作させるために供給する電源は、VBAT電源18とVX電源20の2つの電源から供給が可能な回路構成とする。これにより、VX電源20から電力が供給可能な状態の場合は、VBAT電源18の電力を消費しないため、VBAT電源18の消費を抑えることができる。
なお、この場合、VX電源20の方がVBAT電源18よりも電圧が高くなるように構成することで、自動的にVX電源20からの電力がフリップフロップF/F12に供給される。
第1実施形態に係わる電源制御装置7の回路(図4)構成にあっては、正常な電源オフ時以外は、フリップフロップF/F12を動作させるための電源はVBAT電源18から供給される。
そのため装置の電源がONしているときもVBAT電源18の電力が消費されてしまう。
これに対して、第2実施形態に係わる電源制御装置70では、交流電源がコンセント10aからプラグ10bに供給され、電源制御装置70が動作している場合は、VX電源20からの電力をフリップフロップF/F12に供給することで、VBAT電源18の電力は停電による遮断時のみ消費されることになり、VBAT電源18の電力がさらに節約される。
<第1態様>
本態様の電源制御装置7は、バッテリ3cと、フラグを保持するとともに、フラグに応じてFET制御信号を出力する記憶部12aと、FET制御信号に応じてオン状態になりバッテリ3cからの電力を記憶部12aに供給する一方、FET制御信号が無効になっている場合にオフ状態になり記憶部12aに供給していた電力を遮断する第1スイッチ素子14aと、FET制御信号に応じてオン状態になり電源部3からの電力を電子機器1に供給する一方、FET制御信号が無効になっている場合にオフ状態になり電子機器1に供給していた電力を遮断する第2スイッチ素子13aと、電源部3から電力の供給が開始された場合に記憶部12aにフラグを書き込むように制御する制御部11aを備え、制御部11aは、シャットダウンする場合に記憶部12aに記憶されたフラグを削除するように制御することを特徴とする。
本態様によれば、電子機器への電力の供給を速やかに開始するとともに、電池からの電力の消費を抑制できることができる。
本態様の電源制御装置7は、操作に応じて閉結状態にされた接点を介して電源部3から供給された電圧レベルを制御部11aに供給するスイッチ17aを備え、制御部11aは、スイッチ17aから電圧レベルが与えられた場合に、記憶部12aにフラグ(1)を書き込むように制御することを特徴とする。
本態様によれば、記憶部12aにフラグ(1)が書き込まれることで、フラグ(1)に応じて制御信号が第2スイッチ素子に供給され、第2スイッチ素子がオン状態になるので、VX電源15からの電力を第2スイッチ素子を介して電子機器に供給することができ、電子機器への電力の供給を速やかに開始することができる。
本態様のスイッチ17aは、操作に応じて閉結状態にされたスイッチの接点を介してVX電源15から供給された電圧レベルを、OR回路19aを介してFET制御信号として第1スイッチ素子14aに与えて、第1スイッチ素子14aをオン状態に切り替え、バッテリ3cから記憶部12aへ電力を供給させることを特徴とする。
本態様によれば、記憶部12aへの電源の供給を速やかに開始することができる。
本態様の電源制御装置7は、操作に応じて閉結状態にされた前記スイッチの他方の接点を介して電源部3から供給された電圧レベルを入力し、又は記憶部12aに記憶されたフラグのレベル状態を入力し、FET制御信号を第1スイッチ素子14aのゲート端子、及び第2スイッチ素子13aのゲート端子に出力するOR回路19aを備えることを特徴とする。
本態様によれば、操作に応じて閉結状態にされたスイッチ17aの他方の接点を介してVX電源15から供給された電圧レベルが、OR回路19aを介して第1スイッチ素子14aのゲート端子に入力されるので、記憶部12aへの電源の供給を速やかに開始することができる。
本態様の電源制御装置7は、記憶部12aに記憶されたフラグのレベル状態を入力し、第1スイッチ素子14aのゲート端子、及び第2スイッチ素子13aのゲート端子に出力する抵抗R1を備えることを特徴とする。
本態様によれば、記憶部12aに記憶されたフラグのレベル状態を抵抗R1を介して、第1スイッチ素子14aのゲート端子に出力することができるので、停電により外部電源5が消失した場合でも、記憶部12aに記憶されたフラグ(1)を維持することができる。
本態様の電源制御装置7は、第1スイッチ素子14aのドレイン端子には、
バッテリ3cからの電力が供給される第1ダイオードD1と、電源部3からの電力が供給される第2ダイオードD2と、が接続されることを特徴とする。
本態様によれば、VBAT電源18の電力は停電による遮断時のみ消費されることになり、VBAT電源18の電力がさらに節約される。
本態様の電源制御方法は、バッテリ3cと、フラグを保持するとともに、フラグに応じてFET制御信号を出力する記憶部と、FET制御信号に応じてオン状態になりバッテリ3cからの電力を記憶部12aに供給する一方、FET制御信号が無効になっている場合にオフ状態になり記憶部12aに供給していた電力を遮断する第1スイッチ素子と、FET制御信号に応じてオン状態になり電源部12aからの電力を電子機器に供給する一方、FET制御信号が無効になっている場合にオフ状態になり電子機器1に供給していた電力を遮断する第2スイッチ素子と、制御部11aと、を備える電源制御装置7による電源制御方法であって、制御部11aは、電源部3から電力の供給が開始された場合に記憶部12aにフラグを書き込むように制御するステップと、シャットダウンする場合に記憶部12aに記憶されたフラグを削除するように制御するステップと、を実行することを特徴とする。
本態様によれば、電子機器への電力の供給を速やかに開始するとともに、電池からの電力の消費を抑制できることができる。
Claims (7)
- 制御部を有する電子機器の電力供給の開始処理及びシャットダウン処理を行う電源制御装置であって、
バッテリと、
フラグを記憶するとともに、前記フラグに応じて出力信号を出力する記憶部と、
前記出力信号に基づいて生成された制御信号に応じてオン状態になり前記バッテリからの電力を前記記憶部に供給する一方、前記制御信号が無効になっている場合にオフ状態になり前記記憶部に供給していた電力を遮断する第1スイッチ素子と、
前記制御信号に応じてオン状態になり電源部からの電力を前記電子機器に供給する一方、前記制御信号が無効になっている場合にオフ状態になり前記電子機器に供給していた電力を遮断する第2スイッチ素子と、を備え、
前記制御部は、前記第2スイッチ素子がオン状態になることで前記電源部から電力の供給が開始されて前記記憶部にフラグを書き込むように制御し、前記電子機器のシャットダウン処理を行う場合に前記記憶部に記憶されたフラグを削除するように制御することを特徴とする電源制御装置。 - 操作に応じて閉結状態にされた接点を介して電源部から供給された電圧レベルを前記制御部に供給するスイッチを備え、
前記スイッチから前記電圧レベルが供給された場合に、前記出力信号と前記電圧レベルとに基づいて前記制御信号が生成され、前記制御信号に応じてオン状態になった前記第2スイッチ素子を介して前記制御部に電力が供給された結果として前記制御部は、前記記憶部にフラグを書き込むように制御することを特徴とする請求項1記載の電源制御装置。 - 操作に応じて前記スイッチの接点が閉結状態にされると、前記閉結状態にされた前記スイッチの接点を介して前記電源部から供給された電圧レベルと、前記出力信号とに基づいて生成された前記制御信号を前記第1スイッチ素子に与えて、前記第1スイッチ素子をオン状態に切り替え、前記バッテリから前記記憶部へ電力を供給させることを特徴とする請求項2記載の電源制御装置。
- 前記接点を介して前記電源部から供給された前記電圧レベル、及び、前記記憶部に記憶されたフラグのレベル状態を入力して論理和を取ることにより得られた前記制御信号を、前記第1スイッチ素子のゲート端子及び前記第2スイッチ素子のゲート端子に出力するOR回路を備えることを特徴とする請求項3記載の電源制御装置。
- 前記記憶部に記憶されたフラグのレベル状態を一端に入力し、他端において前記第1スイッチ素子のゲート端子、及び前記第2スイッチ素子のゲート端子に出力する抵抗を備えることを特徴とする請求項1又は3記載の電源制御装置。
- 前記第1スイッチ素子のドレイン端子には、
前記バッテリからの電力が供給される第1ダイオードと、前記電源部からの電力が供給される第2ダイオードと、が接続されることを特徴とする請求項1記載の電源制御装置。 - 制御部を有する電子機器の電力供給の開始処理及びシャットダウン処理を行う電源制御方法であって、
バッテリと、
フラグを記憶するとともに、前記フラグに応じて出力信号を出力する記憶部と、
前記出力信号に基づいて生成された制御信号に応じてオン状態になり前記バッテリからの電力を前記記憶部に供給する一方、前記制御信号が無効になっている場合にオフ状態になり前記記憶部に供給していた電力を遮断する第1スイッチ素子と、
前記制御信号に応じてオン状態になり電源部からの電力を前記電子機器に供給する一方、前記制御信号が無効になっている場合にオフ状態になり前記電子機器に供給していた電力を遮断する第2スイッチ素子と、を備える電源制御装置による電源制御方法であって、
前記制御部は、
前記第2スイッチ素子がオン状態になることで前記電源部から電力の供給が開始されて前記記憶部にフラグを書き込むように制御し、前記電子機器のシャットダウン処理を行う場合に前記記憶部に記憶されたフラグを削除するように制御するステップと、を実行することを特徴とする電源制御方法。
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