JP7395983B2

JP7395983B2 - Light emitting thyristor, light emitting element chip, optical print head, and image forming device

Info

Publication number: JP7395983B2
Application number: JP2019210078A
Authority: JP
Inventors: 寛人川田; 伸哉十文字; 兼一谷川; 元一郎松尾; 裕典古田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2019-11-21
Filing date: 2019-11-21
Publication date: 2023-12-12
Anticipated expiration: 2039-11-21
Also published as: JP2021082745A

Description

本発明は、発光サイリスタ、発光素子チップ、光プリントヘッド、及び画像形成装置に関するものである。 The present invention relates to a light emitting thyristor, a light emitting element chip, an optical print head, and an image forming apparatus.

特許文献１は、３端子発光素子である発光サイリスタの発光量を増加させるために、１×１０^１９ｃｍ^－３以上の高濃度の不純物（ドーパント）を含有する活性層をＰ型エミッタ内に設ける構造を提案している。Ｐ型不純物としては、例えば、Ｚｎ（亜鉛）が使用される。 Patent Document 1 discloses that an active layer containing impurities (dopants) at a high concentration of 1×10 ¹⁹ cm ⁻³ or more is provided in a P-type emitter in order to increase the amount of light emitted by a light emitting thyristor, which is a three-terminal light emitting device. We are proposing a structure. For example, Zn (zinc) is used as the P-type impurity.

特開２０１９－１１０２３０号公報Japanese Patent Application Publication No. 2019-110230

しかしながら、高濃度の不純物を含有するＰ型半導体層を有する発光サイリスタには、信頼性が低下するという課題がある。この課題は、Ｐ型半導体層を成長させるプロセスにおいて成長炉内に残留するＺｎ原料が、Ｎ型半導体層を成長させるプロセスにおいてＮ型半導体層に取り込まれてしまうことで生じると考えられる。 However, a light emitting thyristor having a P-type semiconductor layer containing a high concentration of impurities has a problem in that reliability is reduced. This problem is thought to occur because Zn raw material remaining in the growth furnace during the process of growing the P-type semiconductor layer is taken into the N-type semiconductor layer during the process of growing the N-type semiconductor layer.

本発明は、上記課題を解決するためになされたものであり、発光サイリスタの信頼性を向上させることを目的とする。 The present invention was made to solve the above problems, and an object of the present invention is to improve the reliability of a light emitting thyristor.

本発明の一態様に係る発光サイリスタは、活性層を含むＰ型の第１半導体層と、前記第１半導体層と隣接して形成されたＮ型の第２半導体層と、前記第２半導体層と隣接して形成されたＰ型の第３半導体層と、前記第３半導体層と隣接して形成されたＮ型の第４半導体層と、前記第１半導体層と電気的に接続された第１の電極と、前記第２半導体層又は前記第３半導体層と電気的に接続された第２の電極と、前記第４半導体層と電気的に接続された第３の電極と、を有し、前記第１半導体層は、不純物としてＣが添加されている１つ以上のＣ含有層として、第１のＣ含有層を含み、前記第１半導体層および前記第３半導体層は、不純物としてＺｎが添加されている１つ以上のＺｎ含有層を含み、前記第１半導体層は、前記Ｚｎ含有層として、第１のＺｎ含有層と、前記第１のＺｎ含有層とＺｎ不純物濃度が異なる第２のＺｎ含有層とを含み、前記第３半導体層は、前記Ｚｎ含有層として、第３のＺｎ含有層を含み、前記１つ以上のＺｎ含有層の各々の厚さ［μｍ］と前記Ｚｎ含有層のＺｎ濃度［Ｅ＋１８ｃｍ^－３］との積として得られた１つ以上の値の合計値である第１の値は、０．１５［Ｅ＋１８μｍ・ｃｍ^－３］以上９．２１［Ｅ＋１８μｍ・ｃｍ^－３］以下であることを特徴とする。 A light emitting thyristor according to one aspect of the present invention includes a P-type first semiconductor layer including an active layer, an N-type second semiconductor layer formed adjacent to the first semiconductor layer, and the second semiconductor layer. a P-type third semiconductor layer formed adjacent to the third semiconductor layer; an N-type fourth semiconductor layer formed adjacent to the third semiconductor layer; and a third semiconductor layer electrically connected to the first semiconductor layer. a second electrode electrically connected to the second semiconductor layer or the third semiconductor layer, and a third electrode electrically connected to the fourth semiconductor layer. , the first semiconductor layer includes a first C-containing layer as one or more C-containing layers doped with C as an impurity, and the first semiconductor layer and the third semiconductor layer include Zn as an impurity. The first semiconductor layer includes one or more Zn-containing layers doped with Zn, and the first semiconductor layer includes a first Zn-containing layer and a first Zn-containing layer having a different Zn impurity concentration as the Zn-containing layer. The third semiconductor layer includes a third Zn-containing layer as the Zn-containing layer, and the thickness [μm] of each of the one or more Zn-containing layers and the Zn The first value, which is the sum of one or more values obtained as a product of the Zn concentration [E+18cm ⁻³ ] of the containing layer, is 0.15 [E+18μm·cm ⁻³ ] or more and 9.21 [E+18μm·cm −3 ]. cm ⁻³ ] or less.

本発明によれば、発光サイリスタの信頼性を向上させることができる。 According to the present invention, the reliability of the light emitting thyristor can be improved.

本発明の第１の実施形態に係る発光素子チップの構造を概略的に示す平面図である。1 is a plan view schematically showing the structure of a light emitting element chip according to a first embodiment of the present invention. 第１の実施形態に係る発光素子チップの構造を概略的に示す断面図である。1 is a cross-sectional view schematically showing the structure of a light emitting element chip according to a first embodiment. 図２に示されるＰ型の第１及び第３半導体層の構成例を表１として示す図である。3 is a diagram showing an example of the structure of the P-type first and third semiconductor layers shown in FIG. 2 as Table 1. FIG. 成長基材上に半導体薄膜を成長させる工程を示す断面図である。FIG. 2 is a cross-sectional view showing a process of growing a semiconductor thin film on a growth substrate. 成長基材から成長した半導体薄膜を剥がす工程を示す断面図である。FIG. 3 is a cross-sectional view showing a step of peeling off a grown semiconductor thin film from a growth substrate. 基材上に発光サイリスタの構成材料である半導体薄膜を接合した状態を示す断面図である。FIG. 2 is a cross-sectional view showing a state in which a semiconductor thin film, which is a constituent material of a light emitting thyristor, is bonded onto a base material. 比較例の発光素子チップの構造を概略的に示す断面図である。FIG. 2 is a cross-sectional view schematically showing the structure of a light emitting element chip of a comparative example. 図７に示されるＰ型の第１及び第３半導体層の構成例を表２として示す図である。8 is a diagram showing an example of the structure of the P-type first and third semiconductor layers shown in FIG. 7 as Table 2. FIG. 本発明の第２の実施形態に係る発光素子チップの構造を概略的に示す断面図である。FIG. 2 is a cross-sectional view schematically showing the structure of a light emitting element chip according to a second embodiment of the present invention. 図９に示されるＰ型の第１及び第３半導体層の構成例を表３として示す図である。10 is a diagram showing an example of the structure of the P-type first and third semiconductor layers shown in FIG. 9 as Table 3. FIG. 本発明の第３の実施形態に係る発光素子チップの構造を概略的に示す平面図である。FIG. 7 is a plan view schematically showing the structure of a light emitting element chip according to a third embodiment of the present invention. 第３の実施形態に係る発光素子チップの構造を概略的に示す断面図である。FIG. 7 is a cross-sectional view schematically showing the structure of a light emitting element chip according to a third embodiment. 図１２に示されるＰ型の第１及び第３半導体層の構成例を表４として示す図である。13 is a diagram showing an example of the structure of the P-type first and third semiconductor layers shown in FIG. 12 as Table 4. FIG. 本発明の第４の実施形態に係る発光素子チップの構造を概略的に示す斜視図である。FIG. 7 is a perspective view schematically showing the structure of a light emitting element chip according to a fourth embodiment of the present invention. 図１４に示される発光素子チップを有する光プリントヘッドの構造を概略的に示す断面図である。15 is a cross-sectional view schematically showing the structure of an optical print head having the light emitting element chip shown in FIG. 14. FIG. 本発明の第５の実施形態に係る画像形成装置の構造を概略的に示す断面図である。FIG. 7 is a cross-sectional view schematically showing the structure of an image forming apparatus according to a fifth embodiment of the present invention.

以下に、本発明の実施の形態に係る発光サイリスタ、発光素子チップ、光プリントヘッド、及び画像形成装置を、図面を参照しながら説明する。以下の実施の形態は、例にすぎず、本発明の範囲内で種々の変更が可能である。 DESCRIPTION OF THE PREFERRED EMBODIMENTS A light emitting thyristor, a light emitting element chip, an optical print head, and an image forming apparatus according to embodiments of the present invention will be described below with reference to the drawings. The following embodiments are merely examples, and various modifications can be made within the scope of the present invention.

《１》第１の実施形態
《１－１》第１の実施形態の構成
図１は、本発明の第１の実施形態に係る発光素子チップ１０の構造を概略的に示す平面図である。図２は、発光素子チップ１０の構造を概略的に示す断面図である。図２は、図１に示される発光素子チップ１０をＡ１－Ａ２－Ａ３線で切る断面を示している。図１及び図２に示されるように、第１の実施形態に係る発光素子チップ１０は、発光サイリスタの主要部である半導体薄膜１００を有している。半導体薄膜１００は、Ｐ型の第１半導体層１００１と、第１半導体層１００１と隣接して形成されたＮ型の第２半導体層１００２と、第２半導体層１００２と隣接して形成されたＰ型の第３半導体層１００３と、第３半導体層１００３と隣接して形成されたＮ型の第４半導体層１００４とを有している。 <<1>> First Embodiment <<1-1>> Configuration of the First Embodiment FIG. 1 is a plan view schematically showing the structure of a light emitting element chip 10 according to the first embodiment of the present invention. FIG. 2 is a cross-sectional view schematically showing the structure of the light emitting element chip 10. As shown in FIG. FIG. 2 shows a cross section of the light emitting element chip 10 shown in FIG. 1 taken along line A1-A2-A3. As shown in FIGS. 1 and 2, the light emitting element chip 10 according to the first embodiment has a semiconductor thin film 100 that is the main part of a light emitting thyristor. The semiconductor thin film 100 includes a P-type first semiconductor layer 1001, an N-type second semiconductor layer 1002 formed adjacent to the first semiconductor layer 1001, and a P-type semiconductor layer 1002 formed adjacent to the second semiconductor layer 1002. A third semiconductor layer 1003 of N type and a fourth N type semiconductor layer 1004 formed adjacent to the third semiconductor layer 1003 are included.

Ｐ型の第１半導体層１００１は、不純物としてＣ（炭素）が添加されている複数のＣ含有層として、アノード層１０１、電子バリア層１０３、及び活性層１０４を含む。Ｎ型の第２半導体層１００２は、正孔バリア層１０５及びＮ型ゲート層１０６を含む。Ｐ型の第３半導体層１００３は、不純物としてＺｎ（亜鉛）が添加されている１つ以上のＺｎ含有層としてＰ型ゲート層１０７を含む。Ｎ型の第４半導体層１００４は、カソード層１０８を含む。図２には、不純物としてＣが添加されている３つのＣ含有層、すなわち、アノード層１０１、電子バリア層１０３、及び活性層１０４が示されているが、Ｃ含有層の数は、１以上であれば特に限定されない。 The P-type first semiconductor layer 1001 includes an anode layer 101, an electron barrier layer 103, and an active layer 104 as a plurality of C-containing layers to which C (carbon) is added as an impurity. The N-type second semiconductor layer 1002 includes a hole barrier layer 105 and an N-type gate layer 106. The P-type third semiconductor layer 1003 includes a P-type gate layer 107 as one or more Zn-containing layers to which Zn (zinc) is added as an impurity. The N-type fourth semiconductor layer 1004 includes a cathode layer 108. Although FIG. 2 shows three C-containing layers to which C is added as an impurity, namely an anode layer 101, an electron barrier layer 103, and an active layer 104, the number of C-containing layers is one or more. If so, there are no particular limitations.

アノード層１０１上には、アノード電極１１０が形成され、アノード電極１１０は、アノード配線１１３に接続されている。Ｐ型ゲート層１０７上には、ゲート電極１１１が形成されている。カソード層１０８上には、カソード電極１１２が形成され、カソード電極１１２上はカソード配線１１４に接続されている。なお、図１において、絶縁層１３５は図示されていない。なお、図１において、アノード接続パッド１３１、ゲート接続パッド１３２、カソード接続パッド１３３、外部接続パッド１６３は、発光サイリスタを駆動するための駆動回路を含む駆動ＩＣ部１６１上に形成されている。 An anode electrode 110 is formed on the anode layer 101 , and the anode electrode 110 is connected to an anode wiring 113 . A gate electrode 111 is formed on the P-type gate layer 107. A cathode electrode 112 is formed on the cathode layer 108 , and the top of the cathode electrode 112 is connected to a cathode wiring 114 . Note that in FIG. 1, the insulating layer 135 is not illustrated. Note that in FIG. 1, the anode connection pad 131, the gate connection pad 132, the cathode connection pad 133, and the external connection pad 163 are formed on a drive IC section 161 that includes a drive circuit for driving the light emitting thyristor.

半導体薄膜１００を構成する半導体材料は、例えば、ＩｎＰ（インジウム・リン）系半導体材料、ＡｌＧａＡｓ（アルミニウム・ガリウム・ヒ素）系半導体材料、及びＡｌＩｎＧａＰ（アルミニウム・インジウム・ガリウム・ヒ素）系半導体材料などのいずれかである。 Semiconductor materials constituting the semiconductor thin film 100 include, for example, InP (indium phosphide) based semiconductor materials, AlGaAs (aluminum gallium arsenide) based semiconductor materials, and AlInGaP (aluminum indium gallium arsenide) based semiconductor materials. Either.

半導体薄膜１００として、ＡｌＧａＡｓ系半導体材料を用いる場合の各半導体層の例を以下に示す。この場合、アノード層１０１は、Ｐ型Ａｌ_０．２５Ｇａ_０．７５Ａｓ層であり、電子バリア層１０３は、Ｐ型Ａｌ_０．４Ｇａ_０．６Ａｓ層であり、活性層１０４は、Ｐ型Ａｌ_０．１５Ｇａ_０．８５Ａｓ層である。正孔バリア層１０５は、Ｎ型Ａｌ_０．４Ｇａ_０．６Ａｓ層であり、Ｎ型ゲート層１０６は、Ｎ型Ａｌ_０．１５Ｇａ_０．８５Ａｓ層である。Ｐ型ゲート層１０７は、Ｐ型Ａｌ_０．１５Ｇａ_０．８５Ａｓ層である。カソード層１０８は、Ｎ型Ａｌ_０．２５Ｇａ_０．７５Ａｓ層である。また、アノード電極１１０、ゲート電極１１１、及びカソード電極１１２は、ＡｌＧａＡｓとオーミックコンタクトを形成することができるＴｉ（チタン）、Ｐｔ（白金）、Ａｕ（金）、Ｇｅ（ゲルマニウム）、Ｎｉ（ニッケル）、Ｚｎ等の金属、又はそれらの合金、又はそれら金属若しくは合金の積層構造、などである。絶縁層１３５は、ＳｉＮ（窒化シリコン）膜若しくはＳｉＯ_２（酸化シリコン）膜などの無機絶縁膜、又はポリイミドなどの有機絶縁膜である。なお、半導体薄膜１００の構造及び組成は、上記例のものに限定されない。 Examples of each semiconductor layer when using an AlGaAs-based semiconductor material as the semiconductor thin film 100 are shown below. In this case, the anode layer 101 is a P-type Al _0.25 Ga _0.75 As layer, the electron barrier layer 103 is a P-type Al _0.4 Ga _0.6 As layer, and the active layer 104 is a P-type Al 0.25 Ga 0.75 As layer. It is a type Al _0.15 Ga _0.85 As layer. The hole barrier layer 105 is an N-type Al _0.4 Ga _0.6 As layer, and the N-type gate layer 106 is an N-type Al _0.15 Ga _0.85 As layer. The P-type gate layer 107 is a P-type Al _0.15 Ga _0.85 As layer. The cathode layer 108 is an N-type Al _0.25 Ga _0.75 As layer. The anode electrode 110, the gate electrode 111, and the cathode electrode 112 are made of Ti (titanium), Pt (platinum), Au (gold), Ge (germanium), or Ni (nickel), which can form ohmic contact with AlGaAs. , metals such as Zn, alloys thereof, or laminated structures of these metals or alloys. The insulating layer 135 is an inorganic insulating film such as a SiN (silicon nitride) film or a SiO ₂ (silicon oxide) film, or an organic insulating film such as polyimide. Note that the structure and composition of the semiconductor thin film 100 are not limited to those in the above example.

電子バリア層１０３及び正孔バリア層１０５は、アノード層１０１及びカソード層１０８よりもＡｌ組成比が大きく、バンドギャップが高い層である。 The electron barrier layer 103 and the hole barrier layer 105 have a higher Al composition ratio and a higher band gap than the anode layer 101 and the cathode layer 108.

Ｐ型の活性層１０４とアノード層１０１との間にＡｌ組成比が高く、バンドギャップが高い電子バリア層１０３を設ける理由は、電子バリア層１０３のバンドギャップが、Ｐ型の活性層１０４において電子バリア層１０３に向かって進む電子の障壁層として働き、活性層１０４における電子の閉じ込め効果を向上させることができ、活性層１０４内での再結合を増加させることができるからである。 The reason why the electron barrier layer 103 with a high Al composition ratio and a high band gap is provided between the P-type active layer 104 and the anode layer 101 is that the band gap of the electron barrier layer 103 is This is because it can act as a barrier layer for electrons traveling toward the barrier layer 103, improve the electron confinement effect in the active layer 104, and increase recombination within the active layer 104.

Ｐ型の活性層１０４とＮ型ゲート層１０６との間にＡｌ組成比が高く、バンドギャップが高い正孔バリア層１０５を設ける理由は、正孔バリア層１０５のバンドギャップが、カソード層１０８のバンドギャップよりも大きい場合には、活性層１０４内においてカソード層１０８に向かって移動する正孔に対してエネルギー障壁が生じるからである。つまり、バンドギャップが高い正孔バリア層１０５は、正孔の通過を制限する障壁層としての機能を持つので、正孔が活性層１０４から抜け出てしまうことを抑制することができる。このため、活性層１０４における正孔の量の減少は抑制され、活性層１０４における正孔と電子の再結合の発生確率が高くなる。 The reason why the hole barrier layer 105 with a high Al composition ratio and a high band gap is provided between the P-type active layer 104 and the N-type gate layer 106 is that the band gap of the hole barrier layer 105 is higher than that of the cathode layer 108. This is because if the bandgap is larger than the bandgap, an energy barrier will be created for holes moving toward the cathode layer 108 in the active layer 104. In other words, the hole barrier layer 105 with a high bandgap functions as a barrier layer that restricts the passage of holes, so that holes can be prevented from escaping from the active layer 104. Therefore, the decrease in the amount of holes in the active layer 104 is suppressed, and the probability of recombination of holes and electrons in the active layer 104 increases.

図３は、図２に示されるＰ型の半導体層である第１半導体層１００１及び第３半導体層１００３の構成例を表１として示す図である。図３に示されるように、アノード層１０１は、その厚さＴ_１０１が０．９μｍ、Ｚｎ不純物濃度ＤＺ_１０１が０、Ｃ不純物濃度ＤＣ_１０１が２５［Ｅ＋１８ｃｍ^－３］、Ｚｎ換算流量ＦＺ_１０１（＝Ｔ_１０１×ＤＺ_１０１）が０、Ｃ換算流量ＦＣ_１０１（＝Ｔ_１０１×ＤＣ_１０１）が２２．５［Ｅ＋１８μｍ・ｃｍ^－３］である。ここで、Ｅ＋１８は、１０^１８を意味する。 FIG. 3 is a diagram showing an example of the structure of the first semiconductor layer 1001 and the third semiconductor layer 1003, which are P-type semiconductor layers shown in FIG. 2, as Table 1. As shown in FIG. 3, the anode layer 101 has a thickness T ₁₀₁ of 0.9 μm, a Zn impurity concentration DZ ₁₀₁ of 0, a C impurity concentration DC ₁₀₁ of 25 [E+18 cm ⁻³ ], and a Zn equivalent flow rate FZ ₁₀₁ ( =T ₁₀₁ ×DZ ₁₀₁ ) is 0, and the C conversion flow rate FC ₁₀₁ (=T ₁₀₁ ×DC ₁₀₁ ) is 22.5 [E+18 μm·cm ⁻³ ]. Here, E+18 means 10 ¹⁸ .

電子バリア層１０３は、その厚さＴ_１０３が０．１μｍ、Ｚｎ不純物濃度ＤＺ_１０３が０、Ｃ不純物濃度ＤＣ_１０３が１０［Ｅ＋１８ｃｍ^－３］、Ｚｎ換算流量ＦＺ_１０３（＝Ｔ_１０３×ＤＺ_１０３）が０、Ｃ換算流量ＦＣ_１０３（＝Ｔ_１０３×ＤＣ_１０３）が１０［Ｅ＋１８μｍ・ｃｍ^－３］である。 The electron barrier layer 103 has a thickness T ₁₀₃ of 0.1 μm, a Zn impurity concentration DZ ₁₀₃ of 0, a C impurity concentration DC ₁₀₃ of 10 [E+18 cm ⁻³ ], and a converted Zn flow rate FZ ₁₀₃ (=T ₁₀₃ ×DZ ₁₀₃ ). is 0, and the C-equivalent flow rate FC ₁₀₃ (=T ₁₀₃ ×DC ₁₀₃ ) is 10 [E+18 μm·cm ⁻³ ].

活性層１０４は、その厚さＴ_１０４が０．３μｍ、Ｚｎ不純物濃度ＤＺ_１０４が０、Ｃ不純物濃度ＤＣ_１０４が１０［Ｅ＋１８ｃｍ^－３］、Ｚｎ換算流量ＦＺ_１０４（＝Ｔ_１０４×ＤＺ_１０４）が０、Ｃ換算流量ＦＣ_１０４（＝Ｔ_１０４×ＤＣ_１０４）が１０［Ｅ＋１８μｍ・ｃｍ^－３］である。 The active layer 104 has a thickness T ₁₀₄ of 0.3 μm, a Zn impurity concentration DZ ₁₀₄ of 0, a C impurity concentration DC ₁₀₄ of 10 [E+18 cm ⁻³ ], and a Zn equivalent flow rate FZ ₁₀₄ (=T ₁₀₄ ×DZ ₁₀₄ ). 0, C conversion flow rate FC ₁₀₄ (=T ₁₀₄ ×DC ₁₀₄ ) is 10 [E+18 μm·cm ⁻³ ].

Ｐ型ゲート層１０７は、その厚さＴ_１０７が０．１５μｍ、Ｚｎ不純物濃度ＤＺ_１０７が１［Ｅ＋１８ｃｍ^－３］、Ｃ不純物濃度ＤＣ_１０７が０、Ｚｎ換算流量ＦＺ_１０７（＝Ｔ_１０７×ＤＺ_１０７）が０．１５［Ｅ＋１８μｍ・ｃｍ^－３］、Ｃ換算流量（＝Ｔ_１０７×ＤＣ_１０７）が０である。 The P-type gate layer 107 has a thickness T ₁₀₇ of 0.15 μm, a Zn impurity concentration DZ ₁₀₇ of 1 [E+18 cm ⁻³ ], a C impurity concentration DC ₁₀₇ of 0, and a Zn equivalent flow rate FZ ₁₀₇ (=T ₁₀₇ ×DZ ₁₀₇ ) is 0.15 [E+18 μm·cm ⁻³ ], and the C conversion flow rate (=T ₁₀₇ ×DC ₁₀₇ ) is 0.

図３に示されるように、第１の実施形態に係る発光サイリスタでは、アノード層１０１、電子バリア層１０３、及び活性層１０４をＣドープされた半導体層としている。 As shown in FIG. 3, in the light emitting thyristor according to the first embodiment, the anode layer 101, the electron barrier layer 103, and the active layer 104 are C-doped semiconductor layers.

また、第１の実施形態に係る発光サイリスタでは、Ｐ型ゲート層１０７の厚さＴ_１０７［μｍ］とＺｎ不純物濃度ＤＺ_１０７［Ｅ＋１８ｃｍ^－３］との積である第１の値としてのＺｎ換算流量ＦＺ_１０７は、０．１５［Ｅ＋１８μｍ・ｃｍ^－３］である。 In addition, in the light emitting thyristor according to the first embodiment, the Zn equivalent value is the first value, which is the product of the thickness T ₁₀₇ [μm] of the P-type gate layer 107 and the Zn impurity concentration DZ ₁₀₇ [E+18 cm ⁻³ ]. The flow rate FZ ₁₀₇ is 0.15 [E+18 μm·cm ⁻³ ].

さらに、第１の実施形態に係る発光サイリスタでは、アノード層１０１、電子バリア層１０３、及び活性層１０４の各々の厚さＴ_１０１、Ｔ_１０３、Ｔ_１０４［μｍ］とＣ不純物濃度ＤＣ_１０１、ＤＣ_１０３、ＤＣ_１０４［Ｅ＋１８ｃｍ^－３］との積として得られた値の合計値（＝Ｔ_１０１×ＤＣ_１０１＋Ｔ_１０３×ＤＣ_１０３＋Ｔ_１０４×ＤＣ_１０４＝２２．５＋１＋３）である第２の値としてのＣ換算流量ＦＣは、２６．５［Ｅ＋１８μｍ・ｃｍ^－３］である。 Further, in the light emitting thyristor according to the first embodiment, the thicknesses T ₁₀₁ , T ₁₀₃ , T ₁₀₄ [μm] of the anode layer 101, the electron barrier layer 103, and the active layer 104 and the C impurity concentrations DC ₁₀₁ , DC ₁₀₃ , DC ₁₀₄ [E+18cm ⁻³ ] as the second value which is the sum of the values obtained as the product (=T ₁₀₁ ×DC ₁₀₁ +T ₁₀₃ ×DC ₁₀₃ +T ₁₀₄ ×DC ₁₀₄ =22.5+1+3) The C-equivalent flow rate FC is 26.5 [E+18 μm·cm ⁻³ ].

図４は、成長基材（「母材基板」とも言う）であるＧａＡｓ基材上に半導体薄膜１００を成長させる工程を示す断面図である。図５は、成長基材上に成長した半導体薄膜１００を剥がす工程を示す断面図である。図６は、成長基材とは異なる基材上に発光サイリスタの構成材料である半導体薄膜１００を接合した状態を示す断面図である。 FIG. 4 is a cross-sectional view showing a process of growing a semiconductor thin film 100 on a GaAs base material that is a growth base material (also referred to as a "base material substrate"). FIG. 5 is a cross-sectional view showing the process of peeling off the semiconductor thin film 100 grown on the growth substrate. FIG. 6 is a cross-sectional view showing a state in which a semiconductor thin film 100, which is a constituent material of a light emitting thyristor, is bonded onto a base material different from a growth base material.

図４に示されるように、成長基材１２１上には、半導体薄膜１００をエピタキシャル成長させるためのバッファ層となるＧａＡｓ層１２２と、半導体薄膜１００を成長基材１２１から剥離するためのエッチング層となるＡｌ_ｘＧａ_１－ｘＡｓ層であり、例えば、ｘ＝１の場合のＡｌＡｓ層１２３とが備えられている。図４に示されるように、成長炉内においてエピタキシャル成長によって半導体薄膜１００の各層が成長基材１２１側から順に形成される。なお、図４に示される半導体薄膜１００は、図２に示される半導体薄膜の加工前のものである。また、半導体薄膜１００の構造及び組成は、発光サイリスタに要求される特性に応じて変更可能である。 As shown in FIG. 4, on the growth base material 121, there is a GaAs layer 122 that becomes a buffer layer for epitaxially growing the semiconductor thin film 100, and an etching layer for peeling the semiconductor thin film 100 from the growth base material 121. It is an Al _x Ga _1-x As layer, for example, an AlAs layer 123 when x=1. As shown in FIG. 4, each layer of the semiconductor thin film 100 is formed in order from the growth base material 121 side by epitaxial growth in a growth furnace. Note that the semiconductor thin film 100 shown in FIG. 4 is the semiconductor thin film shown in FIG. 2 before being processed. Further, the structure and composition of the semiconductor thin film 100 can be changed depending on the characteristics required of the light emitting thyristor.

次に、図５に示されるように、エッチング層１２３を選択的にエッチングすることで、半導体薄膜１００を成長基材１２１上のＧａＡｓ層１２２から剥離可能にする。次に、図６に示されるように、基材の平坦化層１６２に、剥離された半導体薄膜１００を置く。図６は、成長基材１２１から剥離させた半導体薄膜１００を異種基板に接合した形態を示している。異種基板としては、例えば、Ｓｉ基板、ＩＣ（集積回路）基板、ガラス基板、セラミック基板、プラスティック基板、金属基板、などを使用することができる。第１の実施形態では、半導体薄膜１００は、発光サイリスタを駆動する駆動ＩＣを有する駆動ＩＣ部１６１上に接合されている。なお、平坦化層１６２は、駆動ＩＣ部１６１と半導体薄膜１００との間に設けられ別の材料であり、表面が平坦化されている。 Next, as shown in FIG. 5, by selectively etching the etching layer 123, the semiconductor thin film 100 can be peeled off from the GaAs layer 122 on the growth substrate 121. Next, as shown in FIG. 6, the peeled semiconductor thin film 100 is placed on the flattening layer 162 of the base material. FIG. 6 shows a configuration in which the semiconductor thin film 100 peeled off from the growth substrate 121 is bonded to a different type of substrate. As the different type of substrate, for example, a Si substrate, an IC (integrated circuit) substrate, a glass substrate, a ceramic substrate, a plastic substrate, a metal substrate, etc. can be used. In the first embodiment, the semiconductor thin film 100 is bonded onto a drive IC section 161 having a drive IC that drives a light emitting thyristor. Note that the planarization layer 162 is provided between the drive IC section 161 and the semiconductor thin film 100 and is made of another material, and has a planarized surface.

半導体薄膜１００を平坦化層１６２上に接合した後、公知のフォトリソグラフィ工程及びエッチング工程等を実施することにより、図１及び図２に示される構造の発光サイリスタを形成する。 After the semiconductor thin film 100 is bonded onto the planarization layer 162, a light emitting thyristor having the structure shown in FIGS. 1 and 2 is formed by performing a known photolithography process, etching process, etc.

《１－２》第１の実施形態の動作
第１の実施形態に係る発光サイリスタでは、ゲート電極１１１からカソード電極１１２へ電流を流すことにより、アノード電極１１０とカソード電極１１２間を導通させる。このとき、電子バリア層１０３と正孔バリア層１０５がそれぞれ電子と正孔の障壁となるため、活性層１０４内の電子濃度及び正孔濃度を増加させ、活性層において高確率で電子と正孔が再結合する。再結合により発光した光は、カソード層１０８上面から出射する。 <<1-2>> Operation of the first embodiment In the light emitting thyristor according to the first embodiment, conduction is established between the anode electrode 110 and the cathode electrode 112 by flowing a current from the gate electrode 111 to the cathode electrode 112. At this time, since the electron barrier layer 103 and the hole barrier layer 105 act as barriers for electrons and holes, respectively, the electron and hole concentrations in the active layer 104 are increased, and the active layer has a high probability of increasing the electron and hole concentrations. are recombined. The light emitted by the recombination is emitted from the upper surface of the cathode layer 108.

《１－３》比較例
図７は、比較例の発光素子チップ１０ａの構造を概略的に示す断面図である。図８は、図７に示されるＰ型の第１半導体層１００１ａ及び第３半導体層１００３の構成例を表２として示す図である。比較例の発光素子チップ１０ａは、半導体薄膜１００ａの第１半導体層１００１ａの不純物がＺｎである点において、第１の実施形態に係る発光素子チップ１０と異なる。 <<1-3>> Comparative Example FIG. 7 is a cross-sectional view schematically showing the structure of a light emitting element chip 10a of a comparative example. FIG. 8 is a diagram showing an example of the configuration of the P-type first semiconductor layer 1001a and the third semiconductor layer 1003 shown in FIG. 7 as Table 2. The light emitting element chip 10a of the comparative example differs from the light emitting element chip 10 according to the first embodiment in that the impurity of the first semiconductor layer 1001a of the semiconductor thin film 100a is Zn.

図８に示されるように、アノード層１０１ａは、その厚さＴ_１０１ａが０．９μｍ、Ｚｎ不純物濃度ＤＺ_１０１ａが２５［Ｅ＋１８ｃｍ^－３］、Ｚｎ換算流量ＦＺ_１０１ａ（＝Ｔ_１０１ａ×ＤＺ_１０１ａ）が２２．５［Ｅ＋１８μｍ・ｃｍ^－３］、Ｃ換算流量が０である。 As shown in FIG. 8, the anode layer 101a has a thickness T _101a of 0.9 μm, a Zn impurity concentration DZ _101a of 25 [E+18cm ⁻³ ], and a Zn equivalent flow rate FZ _101a (=T _101a ×DZ _101a ). 22.5 [E+18 μm·cm ⁻³ ], and the C conversion flow rate is 0.

電子バリア層１０３ａは、その厚さＴ_１０３ａが０．１μｍ、Ｚｎ不純物濃度ＤＺ_１０３ａが２０［Ｅ＋１８ｃｍ^－３］、Ｚｎ換算流量ＦＺ_１０３ａ（＝Ｔ_１０３ａ×ＤＺ_１０３ａ）が２［Ｅ＋１８μｍ・ｃｍ^－３］、Ｃ換算流量が０である。 The electron barrier layer 103a has a thickness T _103a of 0.1 μm, a Zn impurity concentration DZ _103a of 20 [E+18 cm ⁻³ ], and a converted Zn flow rate FZ _103a (=T _103a ×DZ _103a ) of 2 [E+18 μm·cm ⁻³ ], the C-equivalent flow rate is 0.

活性層１０４ａは、その厚さＴ_１０４ａが０．３μｍ、Ｚｎ不純物濃度ＤＺ_１０４ａが１０［Ｅ＋１８ｃｍ^－３］、Ｚｎ換算流量ＦＺ_１０４ａ（＝Ｔ_１０４ａ×ＤＺ_１０４ａ）が３［Ｅ＋１８μｍ・ｃｍ^－３］、Ｃ換算流量が０である。 The active layer 104a has a thickness T _104a of 0.3 μm, a Zn impurity concentration DZ _104a of 10 [E+18 cm ⁻³ ], and a converted Zn flow rate FZ _104a (=T _104a ×DZ _104a ) of 3 [E+18 μm·cm ⁻³ ]. , the C-equivalent flow rate is 0.

Ｐ型ゲート層１０７は、その厚さＴ_１０７が０．１５μｍ、Ｚｎ不純物濃度ＤＺ_１０７が１［Ｅ＋１８ｃｍ^－３］、Ｚｎ換算流量ＦＺ_１０７（＝Ｔ_１０７×ＤＺ_１０７）が０．１５［Ｅ＋１８μｍ・ｃｍ^－３］、Ｃ換算流量が０である。 The P-type gate layer 107 has a thickness T ₁₀₇ of 0.15 μm, a Zn impurity concentration DZ ₁₀₇ of 1 [E+18 cm ⁻³ ], and a Zn equivalent flow rate FZ ₁₀₇ (=T ₁₀₇ ×DZ ₁₀₇ ) of 0.15 [E+18 μm· cm ⁻³ ], and the C-equivalent flow rate is 0.

比較例の発光素子チップ１０ａでは、Ｚｎ換算流量ＦＺの合計値は、２７．６５［Ｅ＋１８μｍ・ｃｍ^－３］であり、Ｃ換算流量ＦＣの合計値は、０である。 In the light emitting element chip 10a of the comparative example, the total value of the Zn conversion flow rate FZ is 27.65 [E+18 μm·cm ⁻³ ], and the total value of the C conversion flow rate FC is 0.

比較例の発光素子チップ１０ａの各半導体層を成長させる工程では、結晶性を向上させるために全ての半導体層は同一の高温条件で成長される。図８に示されるＺｎ換算流量は、各半導体層における厚さ［μｍ］と不純物濃度［Ｅ＋１８ｃｍ^－３］の積［Ｅ＋１８μｍ・ｃｍ^－３］である。比較例の発光素子チップ１０ａにおいて、各半導体層のＺｎ換算流量の合計は、２７．６５［Ｅ＋１８μｍ・ｃｍ^－３］である。本構造で複数バッチの連続成長を行うと、成長炉内に残留するＺｎ原料が増加してＮ型半導体層に取り込まれるＺｎバックグラウンド濃度も増加していると考えられる。活性層１０４ａの直上に成長される正孔バリア層１０５及びＮ型ゲート層１０６に取り込まれたＺｎがＮ型キャリアを補償することによって、キャリア濃度が低下して発光サイリスタ１００ａの耐圧が低下すると考えられる。 In the step of growing each semiconductor layer of the light emitting element chip 10a of the comparative example, all the semiconductor layers are grown under the same high temperature conditions in order to improve crystallinity. The Zn equivalent flow rate shown in FIG. 8 is the product [E+18 μm·cm ⁻³ ] of the thickness [μm] and the impurity concentration [E+18 cm ⁻³ ] in each semiconductor layer. In the light emitting element chip 10a of the comparative example, the total Zn equivalent flow rate of each semiconductor layer is 27.65 [E+18 μm·cm ⁻³ ]. It is thought that when multiple batches of continuous growth are performed with this structure, the Zn raw material remaining in the growth furnace increases, and the Zn background concentration incorporated into the N-type semiconductor layer also increases. It is thought that Zn incorporated into the hole barrier layer 105 and the N-type gate layer 106 grown directly above the active layer 104a compensates for N-type carriers, thereby reducing the carrier concentration and reducing the breakdown voltage of the light-emitting thyristor 100a. It will be done.

一方、Ｐ型不純物であるＺｎをすべてＣに置き換えた構造では、原料由来のＣ－Ｈ結合がＰ型半導体層内に一定割合で存在する。エミッタに比べて不純物濃度が低いＰ型ゲート層１０７において、このＣ－Ｈ結合の数が通電などによって経時的に減少すると、Ｐ型ゲート層１０７のキャリア濃度が増加して発光サイリスタ１００ａのスイッチング特性が悪化する。 On the other hand, in a structure in which all Zn, which is a P-type impurity, is replaced with C, C--H bonds originating from the raw material exist in a constant proportion in the P-type semiconductor layer. When the number of C--H bonds in the P-type gate layer 107, which has a lower impurity concentration than the emitter, decreases over time due to energization, the carrier concentration of the P-type gate layer 107 increases, and the switching characteristics of the light-emitting thyristor 100a increase. becomes worse.

第１の実施形態に係る発光サイリスタは、第１半導体層１００１が、不純物としてＣが添加されている１つ以上のＣ含有層（１０１、１０３、１０４）を含み、第３半導体層１００３は、不純物としてＺｎが添加されているＺｎ含有層（１０７）を含み、Ｚｎ含有層（１０７）の厚さ［μｍ］とＺｎ含有層（１０７）のＺｎ濃度［Ｅ＋１８ｃｍ^－３］との積である第１の値は、
（第１の条件）
０．１５［Ｅ＋１８μｍ・ｃｍ^－３］以上９．２１［Ｅ＋１８μｍ・ｃｍ^－３］以下
を満たす。なお、第１の条件の上限値９．２１［Ｅ＋１８μｍ・ｃｍ^－３］は、後述の第３の実施形態において説明される。このような特徴を有することによって、図４に示される半導体薄膜１００の連続成長時のＺｎバックグラウンド濃度増加によるＮ型ゲート層のキャリア濃度低下と、経時的なＰ型ゲート層のキャリア濃度増加を抑制することで、従来よりも発光サイリスタの信頼性を向上させることができる。 In the light emitting thyristor according to the first embodiment, the first semiconductor layer 1001 includes one or more C-containing layers (101, 103, 104) doped with C as an impurity, and the third semiconductor layer 1003 includes: The layer includes a Zn-containing layer (107) to which Zn is added as an impurity, and the thickness is the product of the thickness [μm] of the Zn-containing layer (107) and the Zn concentration [E+18 cm ⁻³ ] of the Zn-containing layer (107). The value of 1 is
(First condition)
0.15 [E+18 μm·cm ⁻³ ] or more and 9.21 [E+18 μm·cm ⁻³ ] or less are satisfied. Note that the upper limit value of 9.21 [E+18 μm·cm ⁻³ ] of the first condition will be explained in the third embodiment described later. By having such characteristics, it is possible to suppress the carrier concentration decrease in the N-type gate layer due to the increase in Zn background concentration during the continuous growth of the semiconductor thin film 100 shown in FIG. 4, and the carrier concentration increase in the P-type gate layer over time. By suppressing this, the reliability of the light emitting thyristor can be improved more than before.

また、第１の実施形態に係る発光サイリスタは、アノード層１０１、電子バリア層１０３、活性層１０４の各々の厚さＴ_１０１、Ｔ_１０３、Ｔ_１０４［μｍ］とＣ濃度Ｄ_１０１、Ｄ_１０３、Ｄ_１０４［Ｅ＋１８ｃｍ^－３］との積として得られた値の合計値である第２の値は、２６．５［Ｅ＋１８μｍ・ｃｍ^－３］であり、
（第２の条件）
１７．５［Ｅ＋１８μｍ・ｃｍ^－３］以上２６．５［Ｅ＋１８μｍ・ｃｍ^－３］以下
を満たす。なお、第２の条件の下限値１７．５［Ｅ＋１８μｍ・ｃｍ^－３］は、後述の第３の実施形態において説明される。このような特徴を有することによって、Ｐ型ゲート層１０７におけるＣ－Ｈ結合の数が通電などによって経時的に減少し、Ｐ型ゲート層１０７のキャリア濃度が増加して発光サイリスタ１００ａのスイッチング特性が悪化することを回避することができる。 Furthermore, the light emitting thyristor according to the first embodiment has thicknesses T ₁₀₁ , T ₁₀₃ , T ₁₀₄ [μm] of the anode layer 101, electron barrier layer 103, and active layer 104, C concentrations D ₁₀₁ , D ₁₀₃ , The second value, which is the sum of the values obtained as a product of D ₁₀₄ [E+18cm ⁻³ ], is 26.5 [E+18μm·cm ⁻³ ],
(Second condition)
17.5 [E+18 μm·cm ⁻³ ] or more and 26.5 [E+18 μm·cm ⁻³ ] or less are satisfied. Note that the lower limit value of 17.5 [E+18 μm·cm ⁻³ ] of the second condition will be explained in the third embodiment described later. By having such characteristics, the number of C--H bonds in the P-type gate layer 107 decreases over time due to energization, etc., and the carrier concentration in the P-type gate layer 107 increases, thereby improving the switching characteristics of the light-emitting thyristor 100a. Deterioration can be avoided.

《１－４》第１の実施形態の効果
第１の実施形態では、Ｚｎバックグラウンド濃度の増加による正孔バリア層１０５及びＮ型ゲート層１０６のキャリア濃度の低下を抑制することができる。 <<1-4>> Effects of the first embodiment In the first embodiment, it is possible to suppress a decrease in the carrier concentration of the hole barrier layer 105 and the N-type gate layer 106 due to an increase in the Zn background concentration.

また、Ｐ型不純物の濃度は、比較例の構造と等しくすることができるため、発光サイリスタのデバイス特性は従来と同等となる。したがって、従来と同等の発光特性及び電気特性を得ながら、耐圧を良好に保つことが可能となる。 Further, since the concentration of P-type impurities can be made equal to that of the structure of the comparative example, the device characteristics of the light emitting thyristor are the same as those of the conventional structure. Therefore, it is possible to maintain good breakdown voltage while obtaining light emitting characteristics and electrical characteristics equivalent to conventional ones.

《２》第２の実施形態
《２－１》第２の実施形態の構成
図９は、第２の実施形態に係る発光素子チップ２０の構造を概略的に示す断面図である。図９は、図１に示される発光素子チップをＡ１－Ａ２－Ａ３線で切る断面に相当する。図９に示されるように、第２の実施形態に係る発光素子チップ２０は、発光サイリスタの主要部である半導体薄膜２００を有している。半導体薄膜２００は、Ｐ型の第１半導体層２００１と、第１半導体層２００１と隣接して形成されたＮ型の第２半導体層２００２と、第２半導体層２００２と隣接して形成されたＰ型の第３半導体層２００３と、第３半導体層２００３と隣接して形成されたＮ型の第４半導体層２００４とを有している。 <<2>> Second Embodiment <<2-1>> Configuration of Second Embodiment FIG. 9 is a cross-sectional view schematically showing the structure of a light emitting element chip 20 according to the second embodiment. FIG. 9 corresponds to a cross section of the light emitting element chip shown in FIG. 1 taken along line A1-A2-A3. As shown in FIG. 9, a light emitting element chip 20 according to the second embodiment has a semiconductor thin film 200 which is the main part of a light emitting thyristor. The semiconductor thin film 200 includes a P-type first semiconductor layer 2001, an N-type second semiconductor layer 2002 formed adjacent to the first semiconductor layer 2001, and a P-type semiconductor layer 2002 formed adjacent to the second semiconductor layer 2002. The third semiconductor layer 2003 has an N-type third semiconductor layer 2003 and an N-type fourth semiconductor layer 2004 formed adjacent to the third semiconductor layer 2003.

Ｐ型の第１半導体層２００１は、不純物としてＣが添加されている１つのＣ含有層としてアノード層２０１と、不純物としてＺｎが添加されているＺｎ含有層である電子バリア層２０３と、不純物としてＺｎが添加されているＺｎ含有層である活性層２０４とを含む。Ｎ型の第２半導体層２００２は、正孔バリア層２０５及びＮ型ゲート層２０６を含む。Ｐ型の第３半導体層２００３は、不純物としてＺｎが添加されている１つ以上のＺｎ含有層としてＰ型ゲート層２０７を含む。Ｎ型の第４半導体層２００４は、カソード層２０８を含む。図２には、不純物としてＣが添加されている１つのＣ含有層、すなわち、アノード層２０１が示されているが、Ｃ含有層の数は、１以上であれば特に限定されない。 The P-type first semiconductor layer 2001 includes an anode layer 201 which is a C-containing layer to which C is added as an impurity, an electron barrier layer 203 which is a Zn-containing layer to which Zn is added as an impurity, and an electron barrier layer 203 which is a Zn-containing layer to which Zn is added as an impurity. The active layer 204 is a Zn-containing layer to which Zn is added. The N-type second semiconductor layer 2002 includes a hole barrier layer 205 and an N-type gate layer 206. The P-type third semiconductor layer 2003 includes a P-type gate layer 207 as one or more Zn-containing layers to which Zn is added as an impurity. The N-type fourth semiconductor layer 2004 includes a cathode layer 208. Although FIG. 2 shows one C-containing layer to which C is added as an impurity, that is, the anode layer 201, the number of C-containing layers is not particularly limited as long as it is one or more.

アノード層２０１上には、アノード電極２１０が形成され、アノード電極２１０は、アノード配線２１３に接続されている。Ｐ型ゲート層２０７上には、ゲート電極２１１が形成されている。カソード層２０８上には、カソード電極２１２が形成され、カソード電極２１２上はカソード配線２１４に接続されている。なお、絶縁層２３５は、半導体薄膜２００の電極以外の領域を覆う。 An anode electrode 210 is formed on the anode layer 201 , and the anode electrode 210 is connected to an anode wiring 213 . A gate electrode 211 is formed on the P-type gate layer 207. A cathode electrode 212 is formed on the cathode layer 208, and the top of the cathode electrode 212 is connected to a cathode wiring 214. Note that the insulating layer 235 covers a region of the semiconductor thin film 200 other than the electrodes.

半導体薄膜２００として、ＡｌＧａＡｓ系半導体材料を用いる場合の各半導体層の例を以下に示す。この場合、アノード層２０１は、Ｐ型Ａｌ_０．２５Ｇａ_０．７５Ａｓ層であり、電子バリア層２０３は、Ｐ型Ａｌ_０．４Ｇａ_０．６Ａｓ層であり、活性層２０４は、Ｐ型Ａｌ_０．１５Ｇａ_０．８５Ａｓ層である。正孔バリア層２０５は、Ｎ型Ａｌ_０．４Ｇａ_０．６Ａｓ層であり、Ｎ型ゲート層２０６は、Ｎ型Ａｌ_０．１５Ｇａ_０．８５Ａｓ層である。Ｐ型ゲート層２０７は、Ｐ型Ａｌ_０．１５Ｇａ_０．８５Ａｓ層である。カソード層２０８は、Ｎ型Ａｌ_０．２５Ｇａ_０．７５Ａｓ層である。アノード電極２１０、ゲート電極２１１、及びカソード電極２１２は、第１の実施形態におけるものと同様の構造を持つ。第１の実施形態では、アノード層１０１、電子バリア層１０３、及び活性層１０４をＣドープされた半導体層で形成していたが、第２の実施形態では、アノード層２０１のみＣドープされた半導体層である。 Examples of each semiconductor layer when using an AlGaAs-based semiconductor material as the semiconductor thin film 200 are shown below. In this case, the anode layer 201 is a P-type Al _0.25 Ga _0.75 As layer, the electron barrier layer 203 is a P-type Al _0.4 Ga _0.6 As layer, and the active layer 204 is a P-type Al 0.25 Ga 0.75 As layer. It is a type Al _0.15 Ga _0.85 As layer. The hole barrier layer 205 is an N-type Al _0.4 Ga _0.6 As layer, and the N-type gate layer 206 is an N-type Al _0.15 Ga _0.85 As layer. The P-type gate layer 207 is a P-type Al _0.15 Ga _0.85 As layer. The cathode layer 208 is an N-type Al _0.25 Ga _0.75 As layer. The anode electrode 210, the gate electrode 211, and the cathode electrode 212 have the same structure as in the first embodiment. In the first embodiment, the anode layer 101, the electron barrier layer 103, and the active layer 104 are formed of a C-doped semiconductor layer, but in the second embodiment, only the anode layer 201 is formed of a C-doped semiconductor layer. It is a layer.

図１０は、図９に示されるＰ型の半導体層である第１半導体層２００１及び第３半導体層２００３の構成例を表３として示す図である。図１０に示されるように、アノード層２０１は、その厚さＴ_２０１が０．９μｍ、Ｚｎ不純物濃度ＤＺ_２０１が０、Ｃ不純物濃度ＤＣ_２０１が２５［Ｅ＋１８ｃｍ^－３］、Ｚｎ換算流量ＦＺ_２０１（＝Ｔ_２０１×ＤＺ_２０１）が０、Ｃ換算流量ＦＣ_２０１（＝Ｔ_２０１×ＤＣ_２０１）が２２．５［Ｅ＋１８μｍ・ｃｍ^－３］である。 FIG. 10 is a diagram showing an example of the structure of the first semiconductor layer 2001 and the third semiconductor layer 2003, which are P-type semiconductor layers shown in FIG. 9, as Table 3. As shown in FIG. 10, the anode layer 201 has a thickness T ₂₀₁ of 0.9 μm, a Zn impurity concentration DZ ₂₀₁ of 0, a C impurity concentration DC ₂₀₁ of 25 [E+18 cm ⁻³ ], and a Zn equivalent flow rate FZ ₂₀₁ ( =T ₂₀₁ ×DZ ₂₀₁ ) is 0, and the C conversion flow rate FC ₂₀₁ (=T ₂₀₁ ×DC ₂₀₁ ) is 22.5 [E+18 μm·cm ⁻³ ].

電子バリア層２０３は、その厚さＴ_２０３が０．１μｍ、Ｚｎ不純物濃度ＤＺ_２０３が１０［Ｅ＋１８ｃｍ^－３］、Ｃ不純物濃度ＤＣ_２０３が０、Ｚｎ換算流量ＦＺ_２０３（＝Ｔ_２０３×ＤＺ_２０３）が１［Ｅ＋１８μｍ・ｃｍ^－３］、Ｃ換算流量ＦＣ_２０３（＝Ｔ_２０３×ＤＣ_２０３）が０である。 The electron barrier layer 203 has a thickness T ₂₀₃ of 0.1 μm, a Zn impurity concentration DZ ₂₀₃ of 10 [E+18 cm ⁻³ ], a C impurity concentration DC ₂₀₃ of 0, and a Zn conversion flow rate FZ ₂₀₃ (=T ₂₀₃ ×DZ ₂₀₃ ). is 1 [E+18 μm·cm ⁻³ ], and the C conversion flow rate FC ₂₀₃ (=T ₂₀₃ ×DC ₂₀₃ ) is 0.

活性層２０４は、その厚さＴ_２０４が０．３μｍ、Ｚｎ不純物濃度ＤＺ_２０４が１０［Ｅ＋１８ｃｍ^－３］、Ｃ不純物濃度ＤＣ_２０４が０、Ｚｎ換算流量ＦＺ_２０４（＝Ｔ_２０４×ＤＺ_２０４）が３［Ｅ＋１８μｍ・ｃｍ^－３］、Ｃ換算流量ＦＣ_２０４（＝Ｔ_２０４×ＤＣ_２０４）が０である。 The active layer 204 has a thickness T ₂₀₄ of 0.3 μm, a Zn impurity concentration DZ ₂₀₄ of 10 [E+18 cm ⁻³ ], a C impurity concentration DC ₂₀₄ of 0, and a Zn equivalent flow rate FZ ₂₀₄ (=T ₂₀₄ ×DZ ₂₀₄ ). 3 [E+18 μm·cm ⁻³ ], and the C-converted flow rate FC ₂₀₄ (=T ₂₀₄ ×DC ₂₀₄ ) is 0.

Ｐ型ゲート層２０７は、その厚さＴ_２０７が０．１５μｍ、Ｚｎ不純物濃度ＤＺ_２０７が１［Ｅ＋１８ｃｍ^－３］、Ｃ不純物濃度ＤＣ_２０７が０、Ｚｎ換算流量ＦＺ_２０７（＝Ｔ_２０７×ＤＺ_２０７）が０．１５［Ｅ＋１８μｍ・ｃｍ^－３］、Ｃ換算流量（＝Ｔ_２０７×ＤＣ_２０７）が０である。 The P-type gate layer 207 has a thickness T ₂₀₇ of 0.15 μm, a Zn impurity concentration DZ ₂₀₇ of 1 [E+18 cm ⁻³ ], a C impurity concentration DC ₂₀₇ of 0, and a Zn equivalent flow rate FZ ₂₀₇ (=T ₂₀₇ ×DZ ₂₀₇ ) is 0.15 [E+18 μm·cm ⁻³ ], and the C-equivalent flow rate (=T ₂₀₇ ×DC ₂₀₇ ) is 0.

図１０に示されるように、第２の実施形態に係る発光サイリスタでは、アノード層２０１のみをＣドープされた半導体層としている。 As shown in FIG. 10, in the light emitting thyristor according to the second embodiment, only the anode layer 201 is a C-doped semiconductor layer.

また、第２の実施形態に係る発光サイリスタでは、Ｐ型ゲート層の厚さ［μｍ］とＺｎ不純物濃度［Ｅ＋１８ｃｍ^－３］との積の合計値である第１の値としてのＺｎ換算流量は、４．１５［Ｅ＋１８μｍ・ｃｍ^－３］（＝０．１５＋３＋１）であり、上記第１の条件を満たしている。第２の実施形態では、Ｚｎ換算流量の合計が４．１５［Ｅ＋１８μｍ・ｃｍ^－３］であり、比較例の構造の値の１５％程度である。 In addition, in the light emitting thyristor according to the second embodiment, the Zn equivalent flow rate as the first value, which is the total value of the product of the thickness [μm] of the P-type gate layer and the Zn impurity concentration [E+18 cm ⁻³ ], is , 4.15 [E+18 μm·cm ⁻³ ] (=0.15+3+1), which satisfies the above first condition. In the second embodiment, the total Zn conversion flow rate is 4.15 [E+18 μm·cm ⁻³ ], which is about 15% of the value of the structure of the comparative example.

さらに、第２の実施形態に係る発光サイリスタでは、アノード層２０１の厚さ［μｍ］とＣ不純物濃度［Ｅ＋１８ｃｍ^－３］との積として得られた値の合計値である第２の値としてのＣ換算流量ＦＣは、２２．５［Ｅ＋１８μｍ・ｃｍ^－３］であり、上記第２の条件を満たしている。 Furthermore, in the light emitting thyristor according to the second embodiment, the second value, which is the sum of the values obtained as the product of the thickness [μm] of the anode layer 201 and the C impurity concentration [E+18cm ⁻³ ], is The C-equivalent flow rate FC is 22.5 [E+18 μm·cm ⁻³ ], which satisfies the above second condition.

《２－２》第２の実施形態の動作
第２の実施形態に係る発光サイリスタの動作は、第１の実施形態のものと同じである。 <<2-2>> Operation of the second embodiment The operation of the light emitting thyristor according to the second embodiment is the same as that of the first embodiment.

《２－３》第２の実施形態の効果
第２の実施形態では、Ｚｎバックグラウンド濃度の増加による正孔バリア層２０５及びＮ型ゲート層２０６のキャリア濃度の低下を抑制することができる。 <<2-3>> Effects of the second embodiment In the second embodiment, it is possible to suppress a decrease in the carrier concentration of the hole barrier layer 205 and the N-type gate layer 206 due to an increase in the Zn background concentration.

また、活性層をＣドープした構造で発光サイリスタを形成してＤＣ通電試験を行うと、発光サイリスタの光量が１０％程度変動することがあるのに対して、活性層２０４をＺｎドープした構造で同条件の試験を行うと、発光サイリスタの光量変動は、５％以下であった。これは、Ｃドープした活性層におけるＣ－Ｈ結合の数が、通電により変化すること活性層のキャリア濃度が大きく変化して大きな光量変動が生じたことが理由と考えられる。したがって、第２の実施形態では、第１の実施形態と同様の効果に加えて、発光サイリスタの光量変動を低減し、信頼性を高めることができる。 Furthermore, when a light-emitting thyristor is formed with a structure in which the active layer 204 is doped with C and a DC current test is performed, the light intensity of the light-emitting thyristor may fluctuate by about 10%. When a test was conducted under the same conditions, the light amount fluctuation of the light emitting thyristor was 5% or less. This is considered to be because the number of C--H bonds in the C-doped active layer changes with the application of electricity, which causes a large change in the carrier concentration of the active layer, resulting in a large variation in the amount of light. Therefore, in the second embodiment, in addition to the same effects as the first embodiment, fluctuations in the amount of light of the light emitting thyristor can be reduced and reliability can be improved.

《３》第３の実施形態
《３－１》第３の実施形態の構成
図１１は、第３の実施形態に係る発光素子チップ３０の構造を概略的に示す平面図である。図１２は、発光素子チップ３０の構造を概略的に示す断面図である。図１２は、図１１に示される発光素子チップ３０をＡ１－Ａ２－Ａ３線で切る断面を示している。図１１及び図１２に示されるように、第３の実施形態に係る発光素子チップ３０は、発光サイリスタの主要部である半導体薄膜３００を有している。半導体薄膜３００は、Ｐ型の第１半導体層３００１と、第１半導体層３００１と隣接して形成されたＮ型の第２半導体層３００２と、第２半導体層３００２と隣接して形成されたＰ型の第３半導体層３００３と、第３半導体層３００３と隣接して形成されたＮ型の第４半導体層３００４とを有している。 <<3>> Third Embodiment <<3-1>> Configuration of Third Embodiment FIG. 11 is a plan view schematically showing the structure of a light emitting element chip 30 according to the third embodiment. FIG. 12 is a cross-sectional view schematically showing the structure of the light emitting element chip 30. FIG. 12 shows a cross section of the light emitting element chip 30 shown in FIG. 11 taken along the line A1-A2-A3. As shown in FIGS. 11 and 12, a light emitting element chip 30 according to the third embodiment has a semiconductor thin film 300 that is the main part of a light emitting thyristor. The semiconductor thin film 300 includes a P-type first semiconductor layer 3001, an N-type second semiconductor layer 3002 formed adjacent to the first semiconductor layer 3001, and a P-type semiconductor layer 3002 formed adjacent to the second semiconductor layer 3002. A third semiconductor layer 3003 of N type and a fourth N type semiconductor layer 3004 formed adjacent to the third semiconductor layer 3003 are included.

Ｐ型の第１半導体層３００１は、不純物としてＣが添加されている１つのＣ含有層としてのアノード導通層３０１と、アノードコンタクト層３０２、エッチングストップ層３０９、電子バリア層３０３、及び活性層３０４とを含む。Ｎ型の第２半導体層３００２は、正孔バリア層３０５及びＮ型ゲート層３０６を含む。Ｐ型の第３半導体層３００３は、不純物としてＺｎが添加されている１つ以上のＺｎ含有層としてＰ型ゲート層３０７を含む。Ｎ型の第４半導体層３００４は、カソード層３０８を含む。図１２には、不純物としてＣが添加されている１つのＣ含有層、すなわち、アノード導通層３０１が示されているが、Ｃ含有層の数は、１以上であれば特に限定されない。 The P-type first semiconductor layer 3001 includes an anode conduction layer 301 as one C-containing layer to which C is added as an impurity, an anode contact layer 302, an etching stop layer 309, an electron barrier layer 303, and an active layer 304. including . The N-type second semiconductor layer 3002 includes a hole barrier layer 305 and an N-type gate layer 306. The P-type third semiconductor layer 3003 includes a P-type gate layer 307 as one or more Zn-containing layers to which Zn is added as an impurity. The N-type fourth semiconductor layer 3004 includes a cathode layer 308. Although FIG. 12 shows one C-containing layer to which C is added as an impurity, that is, the anode conduction layer 301, the number of C-containing layers is not particularly limited as long as it is one or more.

アノード導通層３０１上には、アノード電極３１０が形成され、アノード電極３１０は、アノード配線３１３に接続されている。Ｐ型ゲート層３０７上には、ゲート電極３１１が形成されている。カソード層３０８上には、カソード電極３１２が形成され、カソード電極３１２上はカソード配線３１４に接続されている。なお、絶縁層３３５は、半導体薄膜３００の電極以外の領域を覆う。 An anode electrode 310 is formed on the anode conduction layer 301, and the anode electrode 310 is connected to an anode wiring 313. A gate electrode 311 is formed on the P-type gate layer 307. A cathode electrode 312 is formed on the cathode layer 308, and the top of the cathode electrode 312 is connected to a cathode wiring 314. Note that the insulating layer 335 covers a region of the semiconductor thin film 300 other than the electrodes.

半導体薄膜３００として、ＡｌＧａＡｓ系半導体材料を用いる場合の各半導体層の例を以下に示す。この場合、アノード導通層３０１は、Ｐ型Ａｌ_０．２５Ｇａ_０．７５Ａｓ層であり、アノードコンタクト層３０２は、Ｐ型Ａｌ_０．２５Ｇａ_０．７５Ａｓ層であり、電子バリア層３０３は、Ｐ型Ａｌ_０．４Ｇａ_０．６Ａｓ層であり、活性層３０４は、Ｐ型Ａｌ_０．１５Ｇａ_０．８５Ａｓ層である。正孔バリア層３０５は、Ｎ型Ａｌ_０．４Ｇａ_０．６Ａｓ層であり、Ｎ型ゲート層３０６は、Ｎ型Ａｌ_０．１５Ｇａ_０．８５Ａｓ層である。Ｐ型ゲート層３０７は、Ｐ型Ａｌ_０．１５Ｇａ_０．８５Ａｓ層である。カソード層３０８は、Ｎ型Ａｌ_０．２５Ｇａ_０．７５Ａｓ層である。また、エッチングストップ層３０９は、Ｐ型Ｉｎ_０．４９Ｇａ_０．５１Ｐ層である。エッチングストップ層３０９は、加工プロセスにおいて用いられる。エッチングストップ層３０９は、他の半導体層のエッチング液と異なるエッチング液で加工できる。アノード電極３１０、ゲート電極３１１、及びカソード電極３１２は、第２の実施形態におけるものと同様の構造を持つ。 Examples of each semiconductor layer when an AlGaAs-based semiconductor material is used as the semiconductor thin film 300 are shown below. In this case, the anode conduction layer 301 is a P-type Al _0.25 Ga _0.75 As layer, the anode contact layer 302 is a P-type Al _0.25 Ga _0.75 As layer, and the electron barrier layer 303 is a P-type Al 0.25 Ga 0.75 As layer. , and _the active layer ₃₀₄ is a P-type Al _0.15 Ga _0.85 As layer. The hole barrier layer 305 is an N-type Al _0.4 Ga _0.6 As layer, and the N-type gate layer 306 is an N-type Al _0.15 Ga _0.85 As layer. The P-type gate layer 307 is a P-type Al _0.15 Ga _0.85 As layer. The cathode layer 308 is an N-type Al _0.25 Ga _0.75 As layer. Further, the etching stop layer 309 is a P-type In _0.49 Ga _0.51 P layer. Etch stop layer 309 is used in the fabrication process. The etching stop layer 309 can be processed using an etching solution different from the etching solution for other semiconductor layers. The anode electrode 310, the gate electrode 311, and the cathode electrode 312 have structures similar to those in the second embodiment.

図１３は、図１２に示されるＰ型の半導体層である第１半導体層３００１及び第３半導体層３００３の構成例を表４として示す図である。図１３に示されるように、アノード導通層３０１は、その厚さＴ_３０１が０．７μｍ、Ｚｎ不純物濃度ＤＺ_３０１が０、Ｃ不純物濃度ＤＣ_３０１が２５［Ｅ＋１８ｃｍ^－３］、Ｚｎ換算流量ＦＺ_３０１（＝Ｔ_３０１×ＤＺ_３０１）が０、Ｃ換算流量ＦＣ_３０１（＝Ｔ_３０１×ＤＣ_３０１）が１７．５［Ｅ＋１８μｍ・ｃｍ^－３］である。 FIG. 13 is a diagram showing an example of the structure of the first semiconductor layer 3001 and the third semiconductor layer 3003, which are P-type semiconductor layers shown in FIG. 12, as Table 4. As shown in FIG. 13, the anode conduction layer 301 has a thickness T ₃₀₁ of 0.7 μm, a Zn impurity concentration DZ ₃₀₁ of 0, a C impurity concentration DC ₃₀₁ of 25 [E+18 cm ⁻³ ], and a Zn equivalent flow rate FZ ₃₀₁ (=T ₃₀₁ ×DZ ₃₀₁ ) is 0, and the C conversion flow rate FC ₃₀₁ (=T ₃₀₁ ×DC ₃₀₁ ) is 17.5 [E+18 μm·cm ⁻³ ].

アノードコンタクト層３０２は、その厚さＴ_３０２が０．２μｍ、Ｚｎ不純物濃度ＤＺ_３０２が２５［Ｅ＋１８ｃｍ^－３］、Ｃ不純物濃度ＤＣ_３０２が０、Ｚｎ換算流量ＦＺ_３０２（＝Ｔ_３０２×ＤＺ_３０２）が５［Ｅ＋１８μｍ・ｃｍ^－３］、Ｃ換算流量ＦＣ_３０２（＝Ｔ_３０２×ＤＣ_３０２）が０である。 The anode contact layer 302 has a thickness T ₃₀₂ of 0.2 μm, a Zn impurity concentration DZ ₃₀₂ of 25 [E+18 cm ⁻³ ], a C impurity concentration DC ₃₀₂ of 0, and a Zn equivalent flow rate FZ ₃₀₂ (=T ₃₀₂ ×DZ ₃₀₂ ). is 5 [E+18 μm·cm ⁻³ ], and the C conversion flow rate FC ₃₀₂ (=T ₃₀₂ ×DC ₃₀₂ ) is 0.

エッチングストップ層３０９は、その厚さＴ_３０９が０．０１５μｍ、Ｚｎ不純物濃度ＤＺ_３０９が４［Ｅ＋１８ｃｍ^－３］、Ｃ不純物濃度ＤＣ_３０９が０、Ｚｎ換算流量ＦＺ_３０９（＝Ｔ_３０９×ＤＺ_３０９）が０．０６［Ｅ＋１８μｍ・ｃｍ^－３］、Ｃ換算流量ＦＣ_３０９（＝Ｔ_３０９×ＤＣ_３０９）が０である。 The etching stop layer 309 has a thickness T ₃₀₉ of 0.015 μm, a Zn impurity concentration DZ ₃₀₉ of 4 [E+18 cm ⁻³ ], a C impurity concentration DC ₃₀₉ of 0, and a Zn equivalent flow rate FZ ₃₀₉ (=T ₃₀₉ ×DZ ₃₀₉ ). is 0.06 [E+18 μm·cm ⁻³ ], and the C conversion flow rate FC ₃₀₉ (=T ₃₀₉ ×DC ₃₀₉ ) is 0.

電子バリア層３０３は、その厚さＴ_３０３が０．１μｍ、Ｚｎ不純物濃度ＤＺ_３０３が１０［Ｅ＋１８ｃｍ^－３］、Ｃ不純物濃度ＤＣ_３０３が０、Ｚｎ換算流量ＦＺ_３０３（＝Ｔ_３０３×ＤＺ_３０３）が１［Ｅ＋１８μｍ・ｃｍ^－３］、Ｃ換算流量ＦＣ_３０３（＝Ｔ_３０３×ＤＣ_３０３）が０である。 The electron barrier layer 303 has a thickness T ₃₀₃ of 0.1 μm, a Zn impurity concentration DZ ₃₀₃ of 10 [E+18 cm ⁻³ ], a C impurity concentration DC ₃₀₃ of 0, and a Zn equivalent flow rate FZ ₃₀₃ (=T ₃₀₃ ×DZ ₃₀₃ ). is 1 [E+18 μm·cm ⁻³ ], and the C conversion flow rate FC ₃₀₃ (=T ₃₀₃ ×DC ₃₀₃ ) is 0.

活性層３０４は、その厚さＴ_３０４が０．３μｍ、Ｚｎ不純物濃度ＤＺ_３０４が１０［Ｅ＋１８ｃｍ^－３］、Ｃ不純物濃度ＤＣ_３０４が０、Ｚｎ換算流量ＦＺ_３０４（＝Ｔ_３０４×ＤＺ_３０４）が３［Ｅ＋１８μｍ・ｃｍ^－３］、Ｃ換算流量ＦＣ_３０４（＝Ｔ_３０４×ＤＣ_３０４）が０である。 The active layer 304 has a thickness T ₃₀₄ of 0.3 μm, a Zn impurity concentration DZ ₃₀₄ of 10 [E+18 cm ⁻³ ], a C impurity concentration DC ₃₀₄ of 0, and a Zn equivalent flow rate FZ ₃₀₄ (=T ₃₀₄ ×DZ ₃₀₄ ). 3 [E+18 μm·cm ⁻³ ], and the C-converted flow rate FC ₃₀₄ (=T ₃₀₄ ×DC ₃₀₄ ) is 0.

Ｐ型ゲート層３０７は、その厚さＴ_３０７が０．１５μｍ、Ｚｎ不純物濃度ＤＺ_３０７が１［Ｅ＋１８ｃｍ^－３］、Ｃ不純物濃度ＤＣ_３０７が０、Ｚｎ換算流量ＦＺ_３０７（＝Ｔ_３０７×ＤＺ_３０７）が０．１５［Ｅ＋１８μｍ・ｃｍ^－３］、Ｃ換算流量（＝Ｔ_３０７×ＤＣ_３０７）が０である。 The P-type gate layer 307 has a thickness T ₃₀₇ of 0.15 μm, a Zn impurity concentration DZ ₃₀₇ of 1 [E+18 cm ⁻³ ], a C impurity concentration DC ₃₀₇ of 0, and a Zn equivalent flow rate FZ ₃₀₇ (=T ₃₀₇ ×DZ ₃₀₇ ) is 0.15 [E+18 μm·cm ⁻³ ], and the C conversion flow rate (=T ₃₀₇ ×DC ₃₀₇ ) is 0.

図１３に示されるように、第２の実施形態に係る発光サイリスタでは、アノード導通層３０１のみをＣドープされた半導体層としている。 As shown in FIG. 13, in the light emitting thyristor according to the second embodiment, only the anode conduction layer 301 is a C-doped semiconductor layer.

また、第３の実施形態に係る発光サイリスタでは、Ｐ型ゲート層の厚さ［μｍ］とＺｎ不純物濃度［Ｅ＋１８ｃｍ^－３］との積の合計値である第１の値としてのＺｎ換算流量は、９．２１［Ｅ＋１８μｍ・ｃｍ^－３］（＝５＋０．０６＋１＋３＋０．１５）であり、上記第１の条件を満たしている。第３の実施形態では、Ｚｎ換算流量の合計が９．２１［Ｅ＋１８μｍ・ｃｍ^－３］であり、比較例の構造の値の３３％程度である。 Further, in the light emitting thyristor according to the third embodiment, the Zn equivalent flow rate as the first value, which is the total value of the product of the thickness [μm] of the P-type gate layer and the Zn impurity concentration [E+18 cm ⁻³ ], is , 9.21 [E+18 μm·cm ⁻³ ] (=5+0.06+1+3+0.15), which satisfies the above first condition. In the third embodiment, the total Zn equivalent flow rate is 9.21 [E+18 μm·cm ⁻³ ], which is about 33% of the value of the structure of the comparative example.

さらに、第３の実施形態に係る発光サイリスタでは、アノード導通層３０１の厚さ［μｍ］とＣ不純物濃度［Ｅ＋１８ｃｍ^－３］との積として得られた値の合計値である第２の値としてのＣ換算流量ＦＣは、１７．５［Ｅ＋１８μｍ・ｃｍ^－３］であり、上記第２の条件を満たしている。 Furthermore, in the light emitting thyristor according to the third embodiment, the second value, which is the sum of the values obtained as the product of the thickness [μm] of the anode conduction layer 301 and the C impurity concentration [E+18 cm ⁻³ ], is The C-equivalent flow rate FC is 17.5 [E+18 μm·cm ⁻³ ], which satisfies the second condition.

《３－２》第３の実施形態の動作
第３の実施形態に係る発光サイリスタの動作は、第１及び第２の実施形態のものと同じである。 <<3-2>> Operation of the third embodiment The operation of the light emitting thyristor according to the third embodiment is the same as that of the first and second embodiments.

《３－３》第３の実施形態の効果
第３の実施形態では、Ｚｎバックグラウンド濃度の増加による正孔バリア層２０５及びＮ型ゲート層２０６のキャリア濃度の低下を抑制することができる。具体的には、図７及び図８に示される比較例の構造で１０バッチの連続成長を行ったところ、Ｎ型ゲート層１０６におけるＺｎバックグラウンド濃度が、１バッチ目で３［Ｅ＋１６ｃｍ^－３］であったが、１０バッチ目では１［Ｅ＋１７ｃｍ^－３］以上に増加した。これに対して、第３の実施形態の構造では、１０バッチ目であっても３［Ｅ＋１６ｃｍ^－３］程度とＺｎバックグラウンド濃度の増加が抑制された。 <<3-3>> Effects of the third embodiment In the third embodiment, it is possible to suppress a decrease in the carrier concentration of the hole barrier layer 205 and the N-type gate layer 206 due to an increase in the Zn background concentration. Specifically, when 10 batches of continuous growth were performed using the structure of the comparative example shown in FIGS. 7 and 8, the Zn background concentration in the N-type gate layer 106 was 3 [E+16 cm ⁻³ ] in the first batch. However, in the 10th batch, it increased to more than 1 [E+17 cm ⁻³ ]. In contrast, in the structure of the third embodiment, the increase in Zn background concentration was suppressed to about 3 [E+16 cm ⁻³ ] even in the 10th batch.

また、第３の実施形態では、第１の実施形態と同様の効果に加えて、発光サイリスタの光量変動を低減し、信頼性を高めることができる。 Further, in the third embodiment, in addition to the same effects as the first embodiment, fluctuations in the light amount of the light emitting thyristor can be reduced and reliability can be improved.

また、Ｚｎは、半導体内を拡散しやすい性質を持ち、Ｃは、拡散し難く急峻な濃度変化を形成できることが一般に知られている。第２の実施形態のようにアノード層２０１の全てをＣドープした半導体層で形成すると、電子バリア層２０３に添加したＺｎがアノード層２０１との界面近傍でアノード層側へ拡散し、電子バリア層２０３の一部のキャリア濃度が低下して発光サイリスタの特性に変化を及ぼすことが懸念される。そのため、第３の実施形態では、アノード層をアノード導通層３０１とアノードコンタクト層３０２に分割し、アノードコンタクト層３０２をＺｎドープとして不純物濃度を電子バリア層３０３と同等以上とすることで、電子バリア層３０３からのＺｎ拡散を抑制することができる。 Furthermore, it is generally known that Zn has a property of being easily diffused within a semiconductor, and that C is difficult to diffuse and can form a steep concentration change. When the anode layer 201 is entirely formed of a C-doped semiconductor layer as in the second embodiment, Zn added to the electron barrier layer 203 diffuses toward the anode layer near the interface with the anode layer 201, and the electron barrier layer There is a concern that the carrier concentration in a part of 203 may decrease and the characteristics of the light emitting thyristor may change. Therefore, in the third embodiment, the anode layer is divided into an anode conduction layer 301 and an anode contact layer 302, and the anode contact layer 302 is doped with Zn so that the impurity concentration is equal to or higher than that of the electron barrier layer 303. Zn diffusion from layer 303 can be suppressed.

さらに、第１及び第２の実施形態では、ウェハ面内のエッチングレートばらつきによって、アノード層を露出させる際のエッチング深さにばらつきが生じるが、第３の実施形態では、アノードコンタクト層３０２の直上にエッチングストップ層３０９を設けることで、ウェハ面内のエッチング深さを均一にしてアノードコンタクト層３０２とアノード電極３１０とを確実に接触させ、アノード導通層３０１とアノードコンタクト層３０２の不純物濃度が異なる場合でも、ウェハ面内で均一な電気特性の発光素子チップを形成することができる。 Further, in the first and second embodiments, the etching depth when exposing the anode layer varies due to variations in the etching rate within the wafer surface, but in the third embodiment, the etching depth directly above the anode contact layer 302 varies. By providing the etching stop layer 309 in the wafer surface, the etching depth within the wafer surface is made uniform, the anode contact layer 302 and the anode electrode 310 are brought into reliable contact, and the impurity concentrations of the anode conduction layer 301 and the anode contact layer 302 are different. Even in this case, it is possible to form light emitting element chips with uniform electrical characteristics within the wafer surface.

《４》第４の実施形態
図１４は、第４の実施形態に係る光プリントヘッドに搭載される基板ユニット４１０の要部を概略的に示す斜視図である。図１４に示されるように、基板ユニット４１０は、実装基板であるプリント配線板４０１と、アレイ状に配置された複数の発光素子チップ１０とを有する。発光素子チップ１０は、プリント配線板４０１上に熱硬化樹脂等により固定されている。発光素子チップ１０の外部接続パッド１６３とプリント配線板４０１の接続パッド４０２の間は、ボンディングワイヤ４０３により電気的に接続されている。なお、プリント配線板４０１には、図示しない各種配線パターン、電子部品、コネクタ等が搭載されている。また、発光素子チップ１０の代わりに、第２及び第３の実施形態で説明された発光素子チップ２０又は３０が用いられてもよい。 <<4>> Fourth Embodiment FIG. 14 is a perspective view schematically showing main parts of a substrate unit 410 mounted on an optical print head according to a fourth embodiment. As shown in FIG. 14, the board unit 410 includes a printed wiring board 401, which is a mounting board, and a plurality of light emitting element chips 10 arranged in an array. The light emitting element chip 10 is fixed onto a printed wiring board 401 using thermosetting resin or the like. External connection pads 163 of light emitting element chip 10 and connection pads 402 of printed wiring board 401 are electrically connected by bonding wires 403. Note that various wiring patterns, electronic components, connectors, etc. (not shown) are mounted on the printed wiring board 401. Further, the light emitting element chip 20 or 30 described in the second and third embodiments may be used instead of the light emitting element chip 10.

図１５は、第４の実施形態に係る光プリントヘッド４００の構造を概略的に示す断面図である。光プリントヘッド４００は、電子写真プロセスを用いる画像形成装置としての電子写真プリンタの露光装置である。図１５に示されるように、光プリントヘッド４００は、ベース部材４１１と、プリント配線板４０１と、発光素子チップ１０と、複数の正立等倍結像レンズを含むレンズアレイ４１３と、レンズホルダ４１４と、バネ部材であるクランパ４１５とを備えている。ベース部材４１１は、プリント配線板４０１を固定するための部材である。ベース部材４１１の側面には、クランパ４１５を用いて、プリント配線板４０１及びレンズホルダ４１４をベース部材４１１に固定するための開口部４１２が設けられている。レンズホルダ４１４は、例えば、有機高分子材料などを射出成形することによって形成される。レンズアレイ４１３は、発光素子チップ１０から出射された光を像担持体としての感光体ドラム上に結像させる光学レンズ群である。レンズホルダ４１４は、レンズアレイ４１３をベース部材４１１の所定の位置に保持する。クランパ４１５は、ベース部材４１１の開口部４１２及びレンズホルダ４１４の開口部を介して、各構成部品を挟み付けて保持する。 FIG. 15 is a cross-sectional view schematically showing the structure of an optical print head 400 according to the fourth embodiment. The optical print head 400 is an exposure device of an electrophotographic printer as an image forming apparatus using an electrophotographic process. As shown in FIG. 15, the optical print head 400 includes a base member 411, a printed wiring board 401, a light emitting element chip 10, a lens array 413 including a plurality of erect equal-magnification imaging lenses, and a lens holder 414. and a clamper 415 which is a spring member. Base member 411 is a member for fixing printed wiring board 401. An opening 412 is provided on the side surface of the base member 411 for fixing the printed wiring board 401 and the lens holder 414 to the base member 411 using a clamper 415. The lens holder 414 is formed, for example, by injection molding an organic polymer material. The lens array 413 is an optical lens group that forms an image of light emitted from the light emitting element chip 10 onto a photosensitive drum serving as an image carrier. Lens holder 414 holds lens array 413 in a predetermined position on base member 411. The clamper 415 clamps and holds each component through the opening 412 of the base member 411 and the opening of the lens holder 414.

光プリントヘッド４００では、印刷データに応じて、発光素子チップ１０の発光サイリスタが選択的に発光し、発光サイリスタから出射された光はレンズアレイ４１３により一様帯電している感光体ドラム上で結像される。これにより、感光体ドラムに静電潜像が形成され、その後、現像工程、転写工程、定着工程を経て、記録媒体（例えば、用紙）上に現像剤からなる画像が形成される。 In the optical print head 400, the light emitting thyristor of the light emitting element chip 10 selectively emits light according to print data, and the light emitted from the light emitting thyristor is condensed by a lens array 413 on a uniformly charged photoreceptor drum. imaged. As a result, an electrostatic latent image is formed on the photoreceptor drum, and then, through a development process, a transfer process, and a fixing process, an image made of developer is formed on a recording medium (for example, paper).

第４の実施形態に係る光プリントヘッド４００は、信頼性の高い第１から第３の実施形態のいずれかの発光素子チップを備えているので、これを画像形成装置に搭載することで、印字品質を向上させることができる。 Since the optical print head 400 according to the fourth embodiment includes the highly reliable light emitting element chip of any one of the first to third embodiments, by installing this in an image forming apparatus, printing can be performed. Quality can be improved.

《５》第５の実施形態
図１６は、第５の実施形態に係る画像形成装置５００の構造を概略的に示す断面図である。画像形成装置５００は、光プリントヘッド４００を用いた電子写真式プリンタである。図１６に示されるように、画像形成装置５００は、記録媒体５０５の搬送経路に沿って順に配置された、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、及びブラック（Ｋ）の各色の画像を電子写真方式を用いて形成する４つのプロセスユニット（「画像形成ユニット」又は「イメージドラムユニット」とも言う）５０１Ｙ、５０１Ｍ、５０１Ｃ、５０１Ｋと、記録媒体５０５を収納する記録媒体カセット５０６と、記録媒体５０５を１枚ずつ分離して搬送するためのホッピングローラ５０７と、記録媒体５０５の搬送方向においてホッピングローラ５０７の下流に配置されるピンチローラ５０８、５０９と、ピンチローラ５０８と共に記録媒体５０５を挟み込み記録媒体５０５を搬送する搬送ローラ５１０と、記録媒体５０５の斜行を修正してプロセスユニット５０１Ｙ、５０１Ｍ、５０１Ｃ、５０１Ｋに搬送するレジストローラ５１１とを有している。また、画像形成装置５００は、プロセスユニット５０１Ｙ、５０１Ｍ、５０１Ｃ、５０１Ｋに対向して配置され、半導電性のゴム等からなり、感光体ドラム５０２に形成された画像（「トナー像」又は「現像剤像」とも言う）を記録媒体５０５に転写する転写手段としての転写ローラ５１２を有している。また、画像形成装置５００は、記録媒体５０５上のトナー像を加熱・加圧して定着させる定着装置５１３と、排出ローラ５１４、５１５と、排出部のピンチローラ５１６、５１７と、用紙スタッカ部５１８とを有する。 <<5>> Fifth Embodiment FIG. 16 is a sectional view schematically showing the structure of an image forming apparatus 500 according to a fifth embodiment. The image forming apparatus 500 is an electrophotographic printer using an optical print head 400. As shown in FIG. 16, the image forming apparatus 500 has each color of yellow (Y), magenta (M), cyan (C), and black (K) arranged in order along the conveyance path of the recording medium 505. four process units (also referred to as "image forming units" or "image drum units") 501Y, 501M, 501C, and 501K that form images using an electrophotographic method; a recording medium cassette 506 that stores a recording medium 505; A hopping roller 507 separates and conveys the recording medium 505 one by one, pinch rollers 508 and 509 are arranged downstream of the hopping roller 507 in the conveyance direction of the recording medium 505, and together with the pinch roller 508, the recording medium 505 is It has a conveyance roller 510 that conveys the sandwiched recording medium 505, and a registration roller 511 that corrects the skew of the recording medium 505 and conveys it to the process units 501Y, 501M, 501C, and 501K. The image forming apparatus 500 is disposed facing the process units 501Y, 501M, 501C, and 501K, and is made of semiconductive rubber or the like, and is configured to form an image (a "toner image" or a "developed image") formed on the photoreceptor drum 502. A transfer roller 512 is provided as a transfer means for transferring a "agent image" onto a recording medium 505. The image forming apparatus 500 also includes a fixing device 513 that heats and presses the toner image on the recording medium 505 to fix it, ejection rollers 514 and 515, pinch rollers 516 and 517 of the ejection section, and a paper stacker section 518. has.

プロセスユニット５０１Ｙ、５０１Ｍ、５０１Ｃ、５０１Ｋは、トナーの色以外については、互いに同じ構成を有している。各プロセスユニット５０１Ｙ、５０１Ｍ、５０１Ｃ、５０１Ｋは、静電潜像を担持する像担持体としての感光体ドラム５０２と、この感光体ドラム５０２の周囲に配置され、感光体ドラム５０２の表面を一様帯電させる帯電装置５０３と、帯電された感光体ドラム５０２の表面に選択的に光を照射して静電潜像を形成する露光手段としての光プリントヘッド４００と、感光体ドラム５０２の表面に形成された静電潜像にトナー（現像剤）を供給して現像する現像手段としての現像装置５２０とを有している。また、各プロセスユニット５０１Ｙ、５０１Ｍ、５０１Ｃ、５０１Ｋは、感光体ドラム５０２上に現像された画像を記録媒体５０５に転写した後に感光体ドラム５０２に残留したトナーを除去するクリーニング装置５１９を有している。なお、画像形成装置５００は、記録媒体５０５の印刷面を反転させる反転経路を含む反転部５３０を有してもよい。 The process units 501Y, 501M, 501C, and 501K have the same configuration except for the color of the toner. Each of the process units 501Y, 501M, 501C, and 501K includes a photoreceptor drum 502 as an image carrier carrying an electrostatic latent image, and is arranged around this photoreceptor drum 502, so that the surface of the photoreceptor drum 502 is uniformly formed. A charging device 503 that charges the surface of the photoreceptor drum 502; an optical print head 400 that serves as an exposure unit that selectively irradiates light onto the surface of the charged photoreceptor drum 502 to form an electrostatic latent image; The electrostatic latent image is provided with a developing device 520 as a developing means for supplying toner (developer) to develop the electrostatic latent image. Further, each of the process units 501Y, 501M, 501C, and 501K includes a cleaning device 519 that removes toner remaining on the photoreceptor drum 502 after transferring the image developed on the photoreceptor drum 502 to the recording medium 505. There is. Note that the image forming apparatus 500 may include a reversing section 530 including a reversing path for reversing the printing surface of the recording medium 505.

第５の実施形態に係る画像形成装置５００は、光プリントヘッド４００を用いており、これは信頼性が高い、第１から第３の実施形態に係る発光素子チップを備えているので、印字品質を向上させることができる。 The image forming apparatus 500 according to the fifth embodiment uses the optical print head 400, which is equipped with the highly reliable light emitting element chip according to the first to third embodiments, so that the print quality is improved. can be improved.

《６》変形例
上記第１から第３の実施形態では、Ｐ型ゲート層上にゲート電極を設けた場合について説明したが、Ｎ型ゲート層上にゲート電極を設けてもよい。 <<6>> Modification In the first to third embodiments described above, the case where the gate electrode is provided on the P-type gate layer has been described, but the gate electrode may be provided on the N-type gate layer.

また、上記第１から第３の実施形態以外の構造であっても、Ｚｎが不純物として添加されて成長するＰ型の半導体層の成長プロセスの前に、Ｃが不純物として添加されて成長するＰ型の他の半導体層の成長プロセスを用いることによって、発光サイリスタの信頼性を向上させることができる。 Furthermore, even in structures other than the first to third embodiments described above, before the growth process of the P-type semiconductor layer grown with Zn added as an impurity, the P type semiconductor layer grown with C added as an impurity is By using other types of semiconductor layer growth processes, the reliability of light emitting thyristors can be improved.

１０、２０、３０発光素子チップ、１００、２００、３００半導体薄膜（発光サイリスタ）、１０１アノード層（第１のＣ含有層）、１０３電子バリア層（第２のＣ含有層）、１０４活性層（第３のＣ含有層）、１０７Ｐ型ゲート層、２０１アノード層（第１のＣ含有層）、２０３電子バリア層（第１のＺｎ含有層）、２０４活性層（第２のＺｎ含有層）、２０７Ｐ型ゲート層、３０１アノード導通層（第１のＣ含有層）、３０２アノードコンタクト層（第１のＺｎ含有層）、３０３電子バリア層（第４のＺｎ含有層）、３０４活性層（第５のＺｎ含有層）、３０７Ｐ型ゲート層、３０９エッチングストップ層（第２のＺｎ含有層）、１００１、２００１、３００１第１半導体層、１００２、２００２、３００２第２半導体層、１００３、２００３、３００３第３半導体層、１００４、２００４、３００４第４半導体層。 10, 20, 30 light emitting element chip, 100, 200, 300 semiconductor thin film (light emitting thyristor), 101 anode layer (first C-containing layer), 103 electron barrier layer (second C-containing layer), 104 active layer ( 107 P-type gate layer, 201 anode layer (first C-containing layer), 203 electron barrier layer (first Zn-containing layer), 204 active layer (second Zn-containing layer) , 207 P-type gate layer, 301 anode conduction layer (first C-containing layer), 302 anode contact layer (first Zn-containing layer), 303 electron barrier layer ( fourth Zn-containing layer), 304 active layer ( 5th Zn-containing layer), 307 P-type gate layer, 309 Etching stop layer (second Zn-containing layer), 1001, 2001, 3001 First semiconductor layer, 1002, 2002, 3002 Second semiconductor layer, 1003, 2003 , 3003 third semiconductor layer, 1004, 2004, 3004 fourth semiconductor layer.

Claims

a P-type first semiconductor layer including an active layer;
an N-type second semiconductor layer formed adjacent to the first semiconductor layer;
a P-type third semiconductor layer formed adjacent to the second semiconductor layer;
an N-type fourth semiconductor layer formed adjacent to the third semiconductor layer;
a first electrode electrically connected to the first semiconductor layer;
a second electrode electrically connected to the second semiconductor layer or the third semiconductor layer;
a third electrode electrically connected to the fourth semiconductor layer;
has
The first semiconductor layer includes a first C-containing layer as one or more C-containing layers doped with C as an impurity,
The first semiconductor layer and the third semiconductor layer include one or more Zn-containing layers doped with Zn as an impurity,
The first semiconductor layer includes, as the Zn-containing layer , a first Zn-containing layer and a second Zn-containing layer having a different Zn impurity concentration from the first Zn-containing layer,
The third semiconductor layer includes a third Zn-containing layer as the Zn-containing layer,
A first value that is the sum of one or more values obtained as the product of the thickness [μm] of each of the one or more Zn-containing layers and the Zn concentration [E+18cm ⁻³ ] of the Zn-containing layer. is from 0.15 [E+18 μm·cm ⁻³ ] to 9.21 [E+18 μm·cm ⁻³ ]. A light emitting thyristor characterized in that:

The second value, which is the sum of one or more values obtained as the product of the thickness [μm] of each of the one or more C-containing layers and the C concentration [E+18cm ⁻³ ], is 17.5. The light emitting thyristor according to claim 1, wherein the light emitting thyristor has a value of [E+18 μm·cm ⁻³ ] or more and 26.5 [E+18 μm·cm ⁻³ ] or less.

The first C-containing layer is an anode layer connected to the first electrode,
The first Zn-containing layer is an electron barrier layer formed adjacent to the anode layer and having a band gap higher than that of the anode layer,
The light emitting thyristor according to claim 1 or 2, wherein the second Zn-containing layer is formed adjacent to the electron barrier layer and is the active layer adjacent to the second semiconductor layer.

The one or more Zn-containing layers included in the first semiconductor layer are
the first Zn-containing layer formed adjacent to the first C-containing layer;
the second Zn-containing layer formed adjacent to the first Zn-containing layer;
a fourth Zn-containing layer formed adjacent to the second Zn-containing layer and doped with Zn as an impurity;
a fifth Zn-containing layer formed adjacent to the fourth Zn-containing layer, to which Zn is added as an impurity, and adjacent to the second semiconductor layer;
The light emitting thyristor according to claim 1 or 2, characterized in that it has:

The first C-containing layer is an anode conduction layer,
The first Zn-containing layer is an anode contact layer formed adjacent to the anode conduction layer and connected to the first electrode,
The second Zn-containing layer is an etching stop layer formed adjacent to the anode contact layer,
The fourth Zn-containing layer is an electron barrier layer formed adjacent to the etching stop layer and having a band gap higher than that of the anode conduction layer,
The light emitting thyristor according to claim 4, wherein the fifth Zn-containing layer is formed adjacent to the electron barrier layer and is the active layer adjacent to the second semiconductor layer.

base material and
The light emitting thyristor according to any one of claims 1 to 5, disposed on the base material,
A light emitting element chip characterized by having:

An optical print head comprising the light emitting element chip according to claim 6.

An image forming apparatus comprising the optical print head according to claim 7.