JP7391985B2 - 制御された差動等化電圧勾配制限を備えた汎用アナログスイッチ - Google Patents

制御された差動等化電圧勾配制限を備えた汎用アナログスイッチ Download PDF

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Description

関連出願の相互参照
本願は、２０１９年３月２１日に出願された米国仮特許出願第６２／８２１，８８０号明細書の優先権および利益を主張する２０２０年３月１９日に出願された米国非仮出願第１６／８２３，５２８号明細書の国際出願であり、これら両方の内容全体を参照によりあらゆる目的で本明細書に援用するものとする。
本開示は、一般的に、アナログスイッチに関し、より具体的には、マルチコンシューマ電圧レギュレータにおいて使用するための差動勾配制限されたアナログスイッチと、その動作方法とに関する。
アナログスイッチは、スイッチの相異なる側における信号同士を接続または切断するため、かつ／またはよくあることであるが、複数の信号がそれぞれ異なる電圧ドメインにある場合に両側の間の電圧を等化するために、広範囲の用途に向けて設計および使用されている。図１を参照すると、従来のアナログスイッチ１００は、典型的には、スイッチ１００の相異なる側（ＶＬｅｆｔおよびＶＲｉｇｈｔ）における信号同士を接続または切断するために、金属－酸化膜－半導体電界効果トランジスタ（ＦＥＴ１０２）のような１つまたは複数の電圧制御された半導体デバイスと、入力信号を受信して、ＦＥＴ１０２をオンまたはオフにするための１つまたは複数のスイッチイネーブル信号（Ｓｗｉｔｃｈ＿ｅｎ）および補完信号（Ｓｗｉｔｃｈ＿ｅｎ＿ｂ）を生成するように構成された制御回路１０４と、を含む。
図２を参照すると、従来のアナログスイッチは、典型的に、スイッチが具現化された回路の設計および要件によって異なる著しい電圧差を有する２つの負荷同士を接続する際に、急電圧勾配遷移を引き起こすことに留意されたい。この結果、今度は、制御されていない非常に高いピーク電流が発生する可能性があり、このようなピーク電流は、スイッチが含まれている他の回路に対する望ましくないノイズおよび／または妨害、ならびに回路の誤動作、またはスイッチの一方もしくは両方の側における回路または素子に対する損傷を引き起こす可能性があり、それゆえ望ましくない。一般的に、電圧勾配は、電圧の変化を時間の変化で割ったもの（遷移）として説明または定義される。遷移勾配が一定でない場合、例えばよくあることであるが、遷移の開始時には電圧の変化が比較的高速であり、遷移の終了に向かって緩慢になる場合には、「電圧勾配」とは、電圧遷移中に達成される単位時間あたりの電圧の変化の最大の大きさを意味する。図２にグラフで示されている実施形態では、ＯＮ／ＯＦＦ入力信号の印加に続いて、スイッチ１００の第１のＶＬｅｆｔ側における１０ボルト（ｖ）信号を、スイッチの第２のＶＲｉｇｈｔにおける４ｖ信号に接続する従来のアナログスイッチが、結果的に、スイッチの左側および右側の両方において急電圧勾配をもたらすことが見て取れる。とりわけ、アナログスイッチを閉成すると、約１００ナノ秒（ｎｓｅｃ）未満で１０ｖのＶＬｅｆｔから７ｖの等化電圧（Ｖｅｑｕａｌｉｚａｔｉｏｎ）まで降下し、かつ４ｖのＶＲｉｇｈｔから等化電圧まで上昇する急電圧勾配がもたらされる結果となることに留意されたい。
多くの用途では、閉成されたアナログスイッチの両端にわたる電圧変化が、このような急電圧勾配遷移を生じさせてはならない。このことは、静電容量センサ、半導体メモリ、マイクロコントローラ、インターフェース、およびその他の電気回路または素子のようなコンシューマに電力または基準電圧を結合するために電圧レギュレータにおいて使用されるアナログスイッチの場合のような、高電圧用途において特に当てはまる。電圧レギュレータを介してコンシューマを電圧源に接続または切断するために従来のアナログスイッチを使用すると、多くの場合、時間の経過に伴って、制御されていない急速な電圧の変化（ｄｖ／ｄｔ）が発生し、スイッチの両端にわたる急電圧勾配遷移と、望ましくないほど高いピーク電流および／または電圧不足の状況とが生じる結果となる。さらに、この電圧勾配は、もし制限されなければ、電圧源出力部および／または電圧源供給部において望ましくない一時的な電圧降下を引き起こす可能性がある。
従来のアナログスイッチに関する別の問題は、単一の安定化電圧源からシステム内またはデバイス内の複数のコンシューマに給電することを試みて、複数の従来のアナログスイッチが使用されるような用途において発生する。複数のコンシューマのうちの１つのコンシューマの容量性負荷が、他のコンシューマの容量性負荷および／または電圧源の出力容量よりも大幅に大きい場合には、そのより大きな容量性負荷を有するコンシューマを、従来のアナログスイッチを介して電圧源に結合すると、電圧源と、他のコンシューマに供給される電圧とにおいて、制御されていない急電圧勾配遷移が生じる結果となる。
したがって、広範囲の電圧差に対して、閉成されたスイッチの両端にわたる電圧遷移の電圧勾配を制限することができるアナログスイッチが必要とされている。さらに、単一の電圧レギュレータから複数の回路および素子に電力および／または基準電圧を供給するための、複数のそのようなスイッチを含む電圧レギュレータおよび回路が必要とされている。
閉成されたスイッチの両端にわたる電圧遷移の勾配を制限するための、汎用の勾配制限アナログスイッチと、その動作方法とが提供される。勾配制限アナログスイッチは、マルチプルまたはマルチコンシューマ電圧レギュレータのマルチプレクサにおいて特に有用である。
差動勾配制限スイッチは、広範囲の入力電圧差、容量性負荷、および動作状況に対する、閉成されたスイッチの両端にわたるシームレスな双方向の自己整合性の差動電圧遷移勾配制限を提供するように構成されている。一般的に、勾配制限アナログスイッチは、第１のトランジスタを含み、第１のトランジスタは、スイッチの第１のポートに結合された第１のソース－ドレイン（ＳＤ）およびウェルと、ゲートと、第２のＳＤとを有し、勾配制限アナログスイッチは、第２のトランジスタを含み、第２のトランジスタは、第２のポートに結合された第１のＳＤおよびウェルと、ゲートと、第１のトランジスタの第２のＳＤに結合された第２のＳＤとを有する。第１のセレクタ回路は、第１のトランジスタのゲートを、スイッチを閉成するための信号が受信された場合には第１の電流源に結合し、信号が受信されていない場合には第１のポートにおける電圧に結合する。第２のセレクタ回路は、第２のトランジスタのゲートを、信号が受信された場合には第２の電流源に結合し、さもなければ第２のポートにおける電圧に結合する。スイッチは、第１のトランジスタに結合された第１の容量性素子と、第２のトランジスタのゲートに結合された第２の容量性素子とをさらに含む。これらの容量性素子は、ディスクリートのフィードバック／積分コンデンサを含むことも、またはトランジスタのゲートとＳＤの間に生成される真性容量を含むこともでき、電流源と一緒に、閉成されたスイッチの両端にわたる電圧遷移の勾配を制限するように寸法設定および／または構成されている。
いくつかの実施形態では、差動勾配制限スイッチは、最低電圧セレクタをさらに含み、最低電圧セレクタは、第１のポートと第２のポートとの間に、かつ第１のトランジスタの第２のＳＤと第２のトランジスタの第２のＳＤとの間のノードに結合されており、最低電圧セレクタは、ノードを第１のポートまたは第２のポートにおける最低電圧に結合し、これにより、最低電圧にある第１のポートまたは第２のポートに結合された第１のトランジスタまたは第２のトランジスタの順方向バイアスを阻止するように構成されている。例示的な一実施形態では、最低電圧セレクタは、第３のトランジスタおよび第４のトランジスタを含み、第３のトランジスタと第４のトランジスタとは、互いに対して直列に、かつ第１のトランジスタおよび第２のトランジスタに対して並列に結合されている。第３のトランジスタは、第４のトランジスタの第１のＳＤに、かつ第１のトランジスタと第２のトランジスタとの間のノードに結合された第１のＳＤと、スイッチの第１のポートに結合された第２のＳＤと、スイッチの第２のポートに結合されたゲートとを有する。第４のトランジスタは、スイッチの第２のポートに結合された第２のＳＤと、スイッチの第１のポートに結合されたゲートとを有する。
本発明の実施形態のさらなる特徴および利点、ならびに本発明の種々の実施形態の構造および動作は、添付の図面を参照しながら以下に詳細に説明される。本発明が、本明細書に記載されている特定の実施形態に限定されないことに留意されたい。このような実施形態は、例示のみを目的として本明細書に提示されている。追加的な実施形態は、関連分野の当業者には、本明細書に含まれる教示に基づいて明らかであろう。
以下では、本発明の実施形態を、添付の概略図を参照しながら単なる例として説明する。添付の概略図では、対応する参照符号が対応する部分を指している。さらに、本明細書に組み込まれていて、かつ本明細書の一部を形成している添付の図面は、本発明の実施形態を示し、その説明と共に、本発明の原理を説明するため、かつ関連分野の当業者が本発明を作成および使用することを可能にするためにさらに役立つ。
従来のアナログスイッチの概略ブロック図である（従来技術）。 図１の閉成されたスイッチの両端にわたる制御されていない急勾配遷移をグラフで示した波形図である（従来技術）。 差動勾配制限スイッチの一実施形態のブロック図である。 差動勾配制限スイッチの一実施形態の詳細な概略ブロック図である。 図４の閉成された差動勾配制限スイッチの両端にわたる制御された勾配遷移をグラフで示した波形図であり、ここでは、両側における容量性負荷が類似している。 定常状態状況で開成されている差動勾配制限スイッチに対して等価のスイッチの概略図である。 定常状態状況で開成されている差動勾配制限スイッチの簡略化された電気概略図である。 定常状態状況で閉成されている差動勾配制限スイッチに対して等価のスイッチの概略図である。 定常状態状況で閉成されている差動勾配制限スイッチの簡略化された電気概略図である。 ＶＬｅｆｔがＶＲｉｇｈｔよりも大きい場合における、遷移中の、閉成された差動勾配制限スイッチに対して等価のスイッチの概略図である。 ＶＬｅｆｔがＶＲｉｇｈｔよりも大きい場合における、遷移中の、閉成された差動勾配制限スイッチの簡略化された電気概略図である。 ＶＬｅｆｔがＶＲｉｇｈｔよりも小さい場合における、遷移中の、閉成された差動勾配制限スイッチに対して等価のスイッチの概略図である。 ＶＬｅｆｔがＶＲｉｇｈｔよりも小さい場合における、遷移中の、閉成された差動勾配制限スイッチの簡略化された電気概略図である。 種々異なる電圧および容量負荷の場合における、遷移中の、閉成された差動勾配制限スイッチの簡略化された電気概略図である。 種々異なる電圧および容量負荷の場合における、遷移中の、閉成された差動勾配制限スイッチの簡略化された電気概略図である。 種々異なる電圧および容量負荷の場合における、遷移中の、閉成された差動勾配制限スイッチの簡略化された電気概略図である。 種々異なる電圧および容量負荷の場合における、遷移中の、閉成された差動勾配制限スイッチの簡略化された電気概略図である。 種々異なる電圧および容量負荷の場合における、遷移中の、閉成された差動勾配制限スイッチの簡略化された電気概略図である。 種々異なる電圧および容量負荷の場合における、遷移中の、閉成された差動勾配制限スイッチの簡略化された電気概略図である。 差動勾配制限スイッチの別の実施形態の概略ブロック図であり、ここでは、トランジスタのウェルまたはボディ端子が固定電圧に接続されている。 差動勾配制限スイッチの別の実施形態の概略ブロック図であり、ここでは、インバータが高電圧に接続されており、これにより、いずれかのポートにおける最高電圧以上の電圧にあるスイッチを無効にする。 差動勾配制限スイッチの別の実施形態の概略ブロック図であり、ここでは、スイッチ内のトランジスタ間のノードに容量性素子が結合されている。 差動勾配制限スイッチの別の実施形態の概略ブロック図であり、ここでは、トランジスタのドレイン－ゲート間の静電容量（ＣＧＤ）がフィードバック容量性素子として機能する。 スイッチの第１のポートおよび第２のポートと、スイッチの中間ノードとの間に結合されていて、かつ順方向バイアス保護の強化を提供する最低電圧セレクタをさらに含む、差動勾配制限スイッチの一実施形態の概略ブロック図である。 １つのマルチプレクサを介して複数のコンシューマを駆動するためのマルチコンシューマ電圧レギュレータの一実施形態の概略ブロック図である。 従来のアナログスイッチを使用するマルチコンシューマ電圧レギュレータと、差動勾配制限スイッチを使用するマルチコンシューマ電圧レギュレータとに関して、新しい大容量のコンシューマを追加したことによるマルチコンシューマ電圧レギュレータへの影響を比較した波形図であり、ここでは、新しいコンシューマの容量性負荷は、レギュレータおよび他のコンシューマの容量性負荷よりも格段に大きい。 従来のアナログスイッチを使用するマルチコンシューマ電圧レギュレータと、差動勾配制限スイッチを使用するマルチコンシューマ電圧レギュレータとに関して、新しい大容量のコンシューマを追加したことによるマルチコンシューマ電圧レギュレータへの影響を比較した波形図であり、ここでは、新しいコンシューマの容量性負荷は、レギュレータおよび他のコンシューマの容量性負荷よりも格段に大きい。 複数の差動勾配制限スイッチを含む１つのマルチプレクサを介して、安定化電圧よりも低いそれぞれ異なる電圧を有する複数の新しいコンシューマに、電圧レギュレータを同時に接続するプロセスをグラフで示した波形図である。 複数の差動勾配制限スイッチを含む１つのマルチプレクサを介して、安定化電圧よりも高いまたは低いそれぞれ異なる電圧を有する複数の新しいコンシューマに、電圧レギュレータを同時に接続するプロセスをグラフで示した波形図である。 複数の差動勾配制限スイッチを含む１つのマルチプレクサを介して、それぞれ異なる電圧を有する複数の新しいコンシューマに、電圧レギュレータを同時に接続するプロセスをグラフで示した波形図であり、ここでは、コンシューマのうちの１つの容量性負荷は、レギュレータおよび他のコンシューマの容量性負荷よりも格段に大きい。 複数の差動勾配制限スイッチを含む１つのマルチプレクサを有するマルチコンシューマ電圧レギュレータを動作させるための方法のフローチャートである。 差動勾配制限スイッチを動作させるための方法のフローチャートである。
スイッチの両端にわたる広範囲の入力電圧差および広範囲の容量性負荷比に対して、閉成されたスイッチの両端にわたる勾配を制限するための汎用の差動勾配制限スイッチと、その動作方法とが提供される。本開示のスイッチおよび方法は、マルチプルまたはマルチコンシューマ電圧レギュレータにおいてまたはそれと共に使用すると、また、このようなスイッチによって接続された回路間の電荷共有を制限する必要がある任意の用途においてまたはそれと共に使用すると、特に有用である。
以下の記載では、説明する目的で、本発明の完全な理解を提供するために多数の特定の詳細が示されている。しかしながら、これらの特定の詳細を用いることなく本発明を実施してもよいことは当業者には明らかであろう。他の事例では、本明細書の理解を不必要に曖昧にすることを避けるために、周知の構造および技術は、詳細には示されていないか、またはブロック図の形態で示されている。
本明細書における「一実施形態」または「実施形態」への参照は、その実施形態に関連して記載された特定の特徴、構造、または特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。本明細書の種々の場所における「一実施形態では」という句の出現は、必ずしも全てにおいて同一の実施形態を指しているとは限らない。本明細書で使用される「結合」という用語は、２つ以上のコンポーネントまたは構成要素を直接的に電気的に接続することと、１つ以上の介在するコンポーネントを介して間接的に接続することとの両方を含むことができる。
図３は、広範囲の入力電圧差、容量性負荷、および動作状況に対する、閉成されたスイッチの両端にわたるシームレスな双方向の自己整合性の差動電圧遷移勾配制限を提供するように構成された、両側対称ランプ制御機構またはランプ制御回路を組み込んでいる、差動勾配制限スイッチ３００の一実施形態のブロック図である。「シームレス」とは、スイッチ３００が閉成された際に、スイッチ３００の相対する両側または両ポート３０２，３０４における電圧（ＶＬｅｆｔ，ＶＲｉｇｈｔ）が、スイッチまたはスイッチコンポーネントの外部制御を必要とすることなく、等化が達成されるまで一定の差動勾配で互いに向かって遷移することを意味する。一旦遷移が終了すれば、スイッチ３００は、標準のアナログスイッチと同様に動作する。
図３を参照すると、差動勾配制限スイッチ３００は、スイッチの第１のポート３０２と第２のポート３０４との間で直列に結合された第１のスイッチング素子３０６および第２のスイッチング素子３０８を含む。これらのスイッチング素子は、一般的に同様に寸法設定されていて、同様または実質的に等しい閾値電圧（ＶＴＨ）を有し、一般的に任意の適切な種類のトランジスタを含むことができる。図３に示されている実施形態では、第１のスイッチング素子および第２のスイッチング素子が示されており、以下では、電界効果トランジスタ（ＦＥＴ）として説明されている。第１のＦＥＴ３０６は、スイッチ３００の第１のポート３０２に結合された第１のソース－ドレイン（ＳＤ）領域または端子３１０およびウェルまたはボディ端子３１２と、ゲート３１４と、第２のＳＤ端子３１６と、を含む。同様に、第２のＦＥＴ３０８は、スイッチ３００の第２のポート３０４に結合された第１のＳＤ端子３１８およびボディ端子３２０と、ゲート３２２と、第１のＦＥＴの第２のＳＤ端子３１６に結合された第２のＳＤ端子３２４と、を含む。
スイッチは、第１のセレクタ回路３２６をさらに含み、第１のセレクタ回路３２６は、第１のＦＥＴ３０６のゲート３１４と、図示の実施形態では第１のポート３０２で受信された電圧（ＶＬｅｆｔ）のような固定電圧または高電圧（ＨＶ）と、第１の電流源３２８と、に結合されている。第１のセレクタ回路３２６は、スイッチ３００を閉成するためのスイッチイネーブル（Ｓｗｉｔｃｈ＿ｅｎ）信号が第１のセレクタ回路によって受信された場合には第１の電流源３２８に、スイッチを開成するためにＳｗｉｔｃｈ＿ｅｎ信号が受信されていない場合にはＶＬｅｆｔのような固定電圧またはＨＶに、第１のＦＥＴ３０６のゲート３１４を選択的に結合するように構成されている。スイッチは、第２のセレクタ回路３３０をさらに含み、第２のセレクタ回路３３０は、第２のＦＥＴ３０８のゲート３２２と、第２のポート３０４で受信されたＶＲｉｇｈｔのような固定電圧またはＨＶと、第２の電流源３３２と、に結合されている。第２のセレクタ回路３３０は、スイッチ３００を閉成するためのＳｗｉｔｃｈ＿ｅｎ信号が第２のセレクタ回路によって受信された場合には第２の電流源３３２に、スイッチを開成するためにＳｗｉｔｃｈ＿ｅｎ信号が受信されていない場合にはＶＲｉｇｈｔのような固定電圧またはＨＶに、第２のＦＥＴ３０８のゲート３２２を選択的に結合するように構成されている。第１のセレクタ回路３２６および第２のセレクタ回路３３０は、Ｓｗｉｔｃｈ＿ｅｎ信号を受信することが可能であって、かつ第１の電流源３２８および第２の電流源３３２またはＨＶ（ＶＬｅｆｔまたはＶＲｉｇｈｔ）のいずれかを第１のＦＥＴ３０６または第２のＦＥＴ３０８のそれぞれのゲート３１４，３２２に選択的に結合することが可能な、任意の適切な回路またはサブ回路を含むことができる。オプションで、スイッチ３００を動作させるための入力信号が、Ｓｗｉｔｃｈ＿ｅｎ信号として機能するために必要とされる電圧よりも低い電圧である場合、すなわち、ＶＬｅｆｔまたはＶＲｉｇｈｔよりも低い電圧である場合には、スイッチは、低電圧（ＬＶ）の入力信号を、Ｓｗｉｔｃｈ＿ｅｎ信号のために必要とされるＨＶドメインへとシフトさせるための制御回路またはレベルシフタ（この図面には図示せず）をさらに含むことができる。
スイッチ３００は、第１のＦＥＴ３０６のゲート３１４に結合された第１のフィードバック容量性素子またはコンデンサ３３４と、第２のＦＥＴ３０８のゲート３２２に結合された第２のフィードバック容量性素子３３６とをさらに含む。第１のＦＥＴ３０６および第２のＦＥＴ３０８と同様に、第１のコンデンサ３３４および第２のコンデンサ３３６も、一般的に同様に寸法設定されていて、実質的に等しい静電容量を有する。第１のコンデンサ３３４および第２のコンデンサ３３６は、ゲート３１４，３２２と、それぞれ第１のポート３０２および第２のポート３０４との間に結合されているものとして図示されているが、このことが、必ずしも全ての実施形態に当てはまっていなくてもよいことに留意されたい。いくつかの代替的な実施形態では、第１のコンデンサ３３４および第２のコンデンサ３３６は、ゲート３１４，３２２と、第１のＦＥＴ３０６および第２のＦＥＴ３０８の第２のＳＤ端子３１６，３２４間のノード３３８との間に結合されている。さらに、第１のコンデンサ３３４および第２のコンデンサ３３６は、金属コンデンサのような物理的なディスクリート素子を含んでいる必要はなく、むしろ、実質的に等しく寸法設定された第１のＦＥＴ３０６および第２のＦＥＴ３０８のゲートとドレイン（ＣＧＤ）との間に形成される真性容量（ＣＧＤ）から形成可能であることに留意されたい。
図４は、より詳細に図示された差動勾配制限スイッチ４００の一実施形態の概略ブロック図である。一般的に、差動勾配制限スイッチ４００は、広範囲の入力電圧差、容量性負荷、および動作状況に対する、閉成されたスイッチ４００の両端にわたるシームレスな双方向の自己整合性の差動電圧遷移勾配制限を提供するように構成された、両側対称ランプ制御機構またはランプ制御回路を組み込んでいる。「シームレス」とは、スイッチ４００が閉成された際に、スイッチ４００の相対する両側または両ポート４０２，４０４における電圧（ＶＬｅｆｔ，ＶＲｉｇｈｔ）が、スイッチまたはスイッチコンポーネントの外部制御を必要とすることなく、等化が達成されるまで一定の差動勾配で互いに向かって遷移することを意味する。一旦遷移が終了すれば、スイッチ４００は、標準のアナログスイッチと同様に動作する。
図４を参照すると、差動勾配制限スイッチ４００は、第１のレベルシフタ４０６および第２のレベルシフタ４０８を含み、第１のレベルシフタ４０６および第２のレベルシフタ４０８は、低電圧（ＬＶ）の入力信号を受信して、スイッチを動作させるための高電圧（ＨＶ）のスイッチイネーブル信号（ＨＶ＿ＯＵＴ）へとシフトまたは生成するように構成されている。スイッチ４００は、第１のポート４０２と第２のポート４０４との間で直列に結合された、第１のスイッチング素子またはトランジスタ４１０および第２のスイッチング素子またはトランジスタ４１２をさらに含む。図示の実施形態では、第１および第２のトランジスタは、電界効果トランジスタ（ＦＥＴ４１０，４１２）である。第１のＦＥＴ４１０は、第１のレベルシフタ４０６に結合されたゲート４１４と、第１のポート４０２に結合された第１のソース－ドレイン（ＳＤ）端子または第１のＳＤ４１６およびウェルまたはボディ端子４１８と、第２のＦＥＴ４１２の第２のＳＤ４２２に結合された第２のＳＤ４２０とを有する。第２のＦＥＴ４１２も、第２のレベルシフタ４０８に結合されたゲート４２４と、第２のポート４０４に結合された第１のＳＤ４２６およびボディ端子４２８とを有する。
図４では、第１のＦＥＴ４１０および第２のＦＥＴ４１２は、ｐチャネル金属－酸化膜－半導体電界効果トランジスタ（ＰＭＯＳ）として図示されていることに留意されたい。しかしながら、本発明の外延および範囲から逸脱することなく、差動勾配制限スイッチ４００を、適切に選択されたバイアスおよび電圧を有するｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）を使用して実装してもよいことが理解されよう。種々の違いの中でも、ＮＭＯＳを使用するためには、典型的に、接続部からグラウンドに電流をプルするのではなく、むしろ、第１のポート４０２および第２のポート４０４にそれぞれ供給されるＶＬｅｆｔ／ＶＲｉｇｈｔよりも高い電圧源から電流をプッシュするための電流源が必要となる。さらに、第１のＦＥＴ４１０および第２のＦＥＴ４１２のＳＤ端子または領域がソースであるかドレインであるかはＦＥＴの電圧状況によって異なり、特定のＳＤ端子が、ある特定の電圧状況下ではドレインとして動作する場合がある一方で、他の電圧状況下ではＦＥＴのソースとして機能する場合もあるということに留意されたい。
一般的に、上記の図３の実施形態のように、差動勾配制限スイッチ４００は、広範囲の入力電圧差、容量性負荷、および動作状況に対する、閉成されたスイッチ４００の両端にわたるシームレスな双方向の自己整合性の差動電圧遷移勾配制限を提供するように構成された、両側対称ランプ制御機構をさらに組み込んでいる。「シームレス」とは、スイッチ４００が閉成された際に、スイッチ４００の相対する両ポート４０２，４０４における電圧（ＶＬｅｆｔ，ＶＲｉｇｈｔ）が、スイッチまたはスイッチコンポーネントの外部制御を必要とすることなく、等化が達成されるまで一定の差動勾配で互いに向かって遷移することを意味する。一旦遷移が終了すれば、スイッチ４００は、標準のアナログスイッチと同様に動作する。
スイッチ４００は、ここでは第１のインバータ４３０として図示された第１のセレクタ回路をさらに含み、第１のセレクタ回路は、第１のＦＥＴ４１０のゲート４１４と、図示の実施形態では第１のポート４０２で受信された電圧（ＶＬｅｆｔ）のような固定電圧または高電圧（ＨＶ）と、第１の電流源４３２と、に結合されている。第１のインバータ４３０は、スイッチ４００を閉成するための入力信号が供給されて、スイッチイネーブル（ＨＶ＿ＯＵＴ）信号が第１のインバータによって受信された場合に、第１のＦＥＴ４１０のゲート４１４を第１の電流源４３２に選択的に結合するように構成されている。第１のインバータ４３０は、スイッチを開成するためにＳｗｉｔｃｈ＿ｅｎ信号が受信されていない場合に、ＶＬｅｆｔのような固定電圧またはＨＶを第１のＦＥＴ４１０のゲート４１４に選択的に結合するようにさらに構成されている。第２のインバータ４３４は、第２のＦＥＴ４１２のゲート４２４と、第２のポート４０４で受信されたＶＲｉｇｈｔのような固定電圧またはＨＶと、第２の電流源４３６と、に結合されている。第２のインバータ４３４も、第１のインバータ４３０と同様に、スイッチ４００を閉成するための入力信号が印加された場合には第２の電流源４３６に、スイッチを開成するために入力信号が印加されていない場合にはＶＲｉｇｈｔに、第２のＦＥＴ４１２のゲート４２４を結合するように構成されている。
スイッチ４００は、第１のＦＥＴ４１０のゲート４１４と第２のポート４０４との間に結合されたコンデンサ４３８のような第１のフィードバック／積分容量性素子と、第２のＦＥＴ４１２のゲート４２４とスイッチ４００の第１のポート４０２との間に結合された第２のフィードバック／積分容量性素子４４０とをさらに含む。第１のフィードバックコンデンサ４３８および第２のフィードバックコンデンサ４４０は、対称的または実質的に等しく寸法設定されている。以下でより詳細に説明するように、第１のコンデンサ４３８および第２のコンデンサ４４０は、金属コンデンサのような物理的なディスクリート素子を含んでいる必要はなく、むしろ、実質的に等しく寸法設定された第１のＦＥＴ４１０および第２のＦＥＴ４１２のゲートとドレイン（ＣＧＤ）との間に形成される真性容量（ＣＧＤ）から形成可能である。
一般的に、第１のＦＥＴ４１０および第２のＦＥＴ４１２のバイアスは、電流源４３２，４３６をスナップバック状況から保護して、予測可能な電流を維持するために選択されている。「スナップバック状況」とは、ＦＥＴ４１０，４１２のようなＣＭＯＳデバイスのドレイン－ソース間電圧（Ｖｄｓ）が、このＣＭＯＳデバイスが具現化された回路内において望ましくない影響を引き起こす許容最大電圧を超過しないということを意味する。例えば、差動勾配制限スイッチ４００の一実施形態では、スナップバック電圧は、約６ｖとして定義されるであろう。
図５は、スイッチの第１のポート４０２および第２のポート４０４について、閉成された差動勾配制限スイッチ４００の両端にわたる制御された勾配遷移をグラフで示した波形図であり、ここでは、両方のポートが実質的に等しい容量性負荷を有していて、ＶＬｅｆｔとＶＲｉｇｈｔとの間の電圧差は、約６ボルトである。スイッチ４００が初期時に開成されている図４および図５を参照すると、スイッチ４００が閉成されたとき、すなわち、入力信号が最初にレベルシフタ４０６，４０８に印加されたときに、第１の電流源４３２および第２の電流源４３６は、第１のインバータ４３０および第２のインバータ４３４を介して第１のＦＥＴ４１０および第２のＦＥＴ４１２のゲート４１４，４２４に選択的に結合され、ＩＣＵＲＲＥＮＴ－ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫに等しい勾配で、ＦＥＴのゲートをＧＮＤに向けて同時に放電する。スイッチ４００の両端にわたる電圧遷移のランプまたは勾配は、両方のゲート４１４，４２４に対するゲート－ソース間バイアス（ＶＧＳ）が、第１のＦＥＴ４１０および第２のＦＥＴ４１２のための閾値電圧（ＶＴ）を上回った場合（｜ＶＧＳ｜＞ＶＴＰ）にのみ開始する。図５では時間ｔ１として図示されているこの状態に到達すると、スイッチ４００のどちらのポート４０２，４０４がより高い電圧を有しているかによってランプ制御動作が異なる。図５に示されている例のように、ＶＬｅｆｔ＞ＶＲｉｇｈｔであって、かつ｜ＶＧＳ－１ｓｔ ＦＥＴ｜＞ＶＴである場合には、等化電圧（ＶＥｑｕａｌｉｚａｔｉｏｎ）に到達するまで、第１のＦＥＴ４１０を流れる電流が、図５の曲線５０２，５０４として図示されている、両方のポート４０２，４０４における互いに向かって差動勾配制限された遷移を維持することを可能にするために、第１のＦＥＴ４１０が、第１の電流源４３２および第１のコンデンサ４３８によって自己整合されるようにバイアスされる。このような状況下では、第２のＦＥＴ４１２のゲート４２４－第１のＳＤ４２６間のバイアス｜ＶＧＳ－２ｎｄ ＦＥＴ｜≒｜ＶＧＤ－２ｎｄ ＦＥＴ｜は、ゲート４２４における電圧（ＶＧＡＴＥ－２ｎｄ ＦＥＴ）がグラウンド（ＧＮＤ）に等しくなる（｜ＶＧＳ－２ｎｄ ＦＥＴ｜≒｜ＶＧＤ－２ｎｄ ＦＥＴ｜＝ＶＲｉｇｈｔ）まで増加し続け、ＧＮＤに遷移している間、第１のＦＥＴ４１０に対する第２のＦＥＴの抵抗は、低いと見なされる。この理由から、ＦＥＴ４１０の第２のＳＤ４２０とＦＥＴ４１２の第２のＳＤ４２２との間のノード４４２における電圧（ＶＭｉｄ）は、ＶＲｉｇｈｔに近くなり、第２のＦＥＴ４１２の順方向バイアスを阻止する。スイッチ４００の差動勾配は、両側または両ポート４０２，４０４における絶対的な勾配５０２，５０４の合計に等しく、これらの絶対的な勾配５０２，５０４は、両側の総静電容量に対するそれぞれ他方の側の静電容量の比に比例する。したがって、それぞれの側の遷移の電圧勾配を、
Ｓｌｏｐｅ（ＶＬＥＦＴ）＝［ＩＣＵＲＲＥＮＴ＿ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫ］×ＣＬＯＡＤ＿ＲＩＧＨＴ／［ＣＬＯＡＤＬＥＦＴ＋ＣＬＯＡＤ＿ＲＩＧＨＴ］ （式１）
Ｓｌｏｐｅ（ＶＲＩＧＨＴ）＝［ＩＣＵＲＲＥＮＴ＿ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫ］×ＣＬＯＡＤＬＥＦＴ／［ＣＬＯＡＤＬＥＦＴ＋ＣＬＯＡＤ＿ＲＩＧＨＴ］ （式２）
のように推定または計算することができる。
したがって、差動勾配を、
Ｓｌｏｐｅ（ＶＬＥＦＴ＿ＲＩＧＨＴ＿ＤＩＦＦ）＝Ｓｌｏｐｅ（ＶＬＥＦＴ）＋Ｓｌｏｐｅ（ＶＲＩＧＨＴ）＝ＩＣＵＲＲＥＮＴ＿ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫ （式３）
によって推定または計算することができる。
図６Ａおよび図６Ｂは、図４に示されているような差動勾配制限スイッチの、開成されている定常状態を示す。図６Ａは、定常状況で開成されている差動勾配制限スイッチ６００に対して等価のスイッチの概略図である。図６Ｂは、スイッチの両方のポートにおける、定常状況で開成されている差動勾配制限スイッチの簡略化された電気概略図である。とりわけ、左側の回路図は、ＶＬｅｆｔがＶＲｉｇｈｔよりも大きい場合を示し、右側の回路図は、ＶＲｉｇｈｔがＶＬｅｆｔよりも大きい場合を示す。図６Ａを参照すると、スイッチ６００内の第１のＦＥＴ６０４のゲート６０２は、第１のＦＥＴ６０４のソース６０６に短絡されていて、かつスイッチの第１のポート６０８に結合されている。第２のＦＥＴ６１２のゲート６１０は、第２のＦＥＴ６１２のソース６１４に短絡されていて、かつスイッチ６００の第２のポート６１６に結合されている。したがって、第１のＦＥＴ６０４および第２のＦＥＴ６１２のうちの少なくとも一方のゲート－ソース間電圧（ＶＧＳ）は、０ｖに等しい。この状態では、スイッチ６００の両側またはポート６０８，６１６は、互いに切断されており、その一方で、中間ノードＶＭｉｄは、図６Ｂの簡略化された電気概略図に示されているように、ＶＬｅｆｔまたはＶＲｉｇｈｔのうちの低い方に、より低い電圧を有する方のＦＥＴの閾値電圧（ＶＴ）を加えたものにバイアスされており、すなわちＶＭｉｄ＝ＭＩＮ（ＶＲｉｇｈｔ，ＶＬｅｆｔ）＋ＶＴである。
図７Ａおよび図７Ｂは、図４に示されているような差動勾配制限スイッチ７００の、閉成されている定常状態を示す。図７Ａは、閉成されている定常状況における差動勾配制限スイッチ７００に対して等価のスイッチの概略図である。図７Ｂは、閉成されている定常状況における差動勾配制限スイッチの簡略化された電気概略図であり、ここでは、スイッチの両方のポートにおける電圧ＶＬｅｆｔおよびＶＲｉｇｈｔが実質的に等しい。図７Ａを参照すると、第１のＦＥＴ７０４のゲート７０２および第２のＦＥＴ７０８のゲート７０６の両方がグラウンドに短絡されており、これによって、第１のＦＥＴ７０４および第２のＦＥＴ７０８の両方のゲート－ソース間電圧（ＶＧＳ）が互いに等しく、かつＶＬｅｆｔおよびＶＲｉｇｈｔに等しくなっている。この状態では、スイッチ７００の両側または両ポート７１０，７１２は、非常に低い抵抗で接続されており、その一方で、中間ノード７１４の電圧（ＶＭｉｄ）は、実質的にＶＬｅｆｔおよびＶＲｉｇｈｔに等しくなっており、その結果、図７Ｂに概略的に示されている簡略化された電気回路が得られる。
図８Ａおよび図８Ｂは、遷移中の、図４に示されているような差動勾配制限スイッチに対して等価のスイッチスキームおよび簡略化された電気概略図を示し、以下ではこの図を参照しながら、ＶＬｅｆｔ＞ＶＲｉｇｈｔの場合における、閉成時からＶＬｅｆｔ＝ＶＲｉｇｈｔである定常状態に達するまでの両側差動スイッチの動作原理について説明する。図８Ａおよび図８Ｂを参照すると、スイッチ８００が初期時に閉成されている場合、第１のＦＥＴ８０６および第２のＦＥＴ８０８の両方のためのゲートランプ制御回路（そのうちの１つのみが示されており、電流源８０２と、フィードバック／積分コンデンサ８０４と、両方のＦＥＴ８０６，８０８と、を含む）は、ＩＣＵＲＲＥＮＴ－ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫに等しい勾配で、ＦＥＴのゲート８１０，８１２をＧＮＤに向けて同時に放電する。スイッチ８００の両端にわたる電圧遷移のランプまたは勾配は、両方のゲート８１０，８１２に対するゲート－ソース間バイアス（ＶＧＳ）が、第１のＦＥＴ８０６および第２のＦＥＴ８０８のための閾値電圧（ＶＴ）を上回った場合（｜ＶＧＳ｜＞ＶＴＰ）にのみ開始する。この状態に達すると、スイッチ８００のどちらの側またはポート８１４，８１６がより高い電圧を有しているかによってランプ制御動作が異なる。図８Ａおよび図８Ｂに示されている例のように、ＶＬｅｆｔ＞ＶＲｉｇｈｔであって、かつ｜ＶＧＳ－１ｓｔ ＦＥＴ｜＞ＶＴである場合には、第１のＦＥＴ８０６を流れる電流が、両側または両ポート８１４，８１６における互いに向かう差動勾配制限された遷移を維持することを可能にするために、第１のＦＥＴ８０６が、ランプ制御（電流源８０２およびコンデンサ８０４）によって自己整合されるようにバイアスされる。このような状況下では、第２のＦＥＴ８０８のゲート－ソース間バイアス｜ＶＧＳ－２ｎｄ ＦＥＴ｜≒｜ＶＧＤ－２ｎｄ ＦＥＴ｜は、ＶＧＡＴＥ－２ｎｄ ＦＥＴ＝ＧＮＤ（｜ＶＧＳ－２ｎｄ ＦＥＴ｜≒｜ＶＧＤ－２ｎｄ ＦＥＴ｜＝ＶＲｉｇｈｔ）になるまで増加し続ける。ＶＧＡＴＥ－２ｎｄ ＦＥＴ＝ＧＮＤであるこの定常状態およびＧＮＤに遷移している間、第１のＦＥＴ８０６に比べて第２のＦＥＴの抵抗は、低いと見なされる。この理由から、ＶＭｉｄは、ＶＲｉｇｈｔに近くなり、第２のＦＥＴ８０８の順方向バイアスを阻止する。（スイッチの両側または両ポート８１４，８１６における絶対的な勾配の合計である）スイッチ８００の差動勾配は、ＩＣＵＲＲＥＮＴ－ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫに等しく、有意である場合にはＣＦＥＥＤＢＡＣＫに追加されるＦＥＴのゲート－ドレイン間の静電容量（ＣＧＤ）を無視すると、それぞれの側の勾配は、両側の総静電容量に対するそれぞれ他方の側の静電容量の比に比例する。したがって、それぞれの側の遷移の電圧勾配を、
Ｓｌｏｐｅ（ＶＬＥＦＴ）＝［ＩＣＵＲＲＥＮＴ＿ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫ］×ＣＬＯＡＤ＿ＲＩＧＨＴ／［ＣＬＯＡＤＬＥＦＴ＋ＣＬＯＡＤ＿ＲＩＧＨＴ］ （式１）
Ｓｌｏｐｅ（ＶＲＩＧＨＴ）＝［ＩＣＵＲＲＥＮＴ＿ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫ］×ＣＬＯＡＤＬＥＦＴ／［ＣＬＯＡＤＬＥＦＴ＋ＣＬＯＡＤ＿ＲＩＧＨＴ］ （式２）
のように推定または計算することができる。
したがって、差動勾配を、
Ｓｌｏｐｅ（ＶＬＥＦＴ＿ＲＩＧＨＴ＿ＤＩＦＦ）＝Ｓｌｏｐｅ（ＶＬＥＦＴ）＋Ｓｌｏｐｅ（ＶＲＩＧＨＴ）＝ＩＣＵＲＲＥＮＴ＿ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫ （式３）
によって推定または計算することができる。
スイッチ８００の両側または両ポート８１４，８１６の電圧が等しくなった後には、ランプ制御は、もはやスイッチの動作に影響を与えることはなく、両方のゲート８１０，８１２は、ＩＣＵＲＲＥＮＴ－ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫの電圧勾配でＧＮＤに向けて放電し続け、これは、閉成されているスイッチの定常状況である。通常、低抵抗であると見なされている低電圧側に近いＦＥＴのゲートの方が、自己整合された差動ランプ制御を形成したＦＥＴのゲートよりも早くＧＮＤに到達する。
図９Ａおよび図９Ｂは、図４に示されているような差動勾配制限スイッチの一部に対して等価のスイッチスキームおよび簡略化された電気概略図を示し、以下ではこの図を参照しながら、ＶＬｅｆｔが初期時にＶＲｉｇｈｔよりも小さい場合であって、かつＶＬｅｆｔ＝ＶＲｉｇｈｔである定常状態に達するまで閉成される場合における、両側差動スイッチの動作原理について説明する。図９Ａおよび図９Ｂを参照すると、スイッチ９００が初期時に閉成されている場合、第１のＦＥＴ９０６および第２のＦＥＴ９０８の両方のためのゲートランプ制御回路（そのうちの１つのみが示されており、電流源９０２と、フィードバック／積分コンデンサ９０４と、両方のＦＥＴ９０６，９０８と、を含む）図９Ａおよび図９Ｂは、図４に示されているような差動勾配制限スイッチの一部に対して等価のスイッチスキームおよび簡略化された電気概略図を示し、以下ではこの図を参照しながら、ＶＬｅｆｔが初期時にＶＲｉｇｈｔよりも小さい場合であって、かつＶＬｅｆｔ＝ＶＲｉｇｈｔである定常状態に達するまで閉成される場合における、両側差動スイッチの動作原理について説明する。図９Ａおよび図９Ｂを参照すると、スイッチ９００が初期時に閉成されている場合、ゲートランプ制御回路（電流源９０２と、フィードバック／積分コンデンサ９０４と、第１のＦＥＴ９０６および第２のＦＥＴ９０８の両方と、を含む）は、ＩＣＵＲＲＥＮＴ－ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫに等しい勾配で、ＦＥＴのゲート９１０，９１２をＧＮＤに向けて同時に放電する。スイッチ９００の両端にわたる電圧遷移のランプまたは勾配は、両方のゲート９１０，９１２に対するゲート－ソース間バイアス（ＶＧＳ）が、第１のＦＥＴ９０６および第２のＦＥＴ９０８のための閾値電圧（ＶＴ）を上回った場合－｜ＶＧＳ｜＞ＶＴＰにのみ開始する。この状態に達すると、スイッチ９００のどちらの側またはポート９１４，９１６がより高い電圧を有しているかによってランプ制御動作が異なる。図９Ａおよび図９Ｂに示されている例のように、ＶＬｅｆｔ＜ＶＲｉｇｈｔであって、かつ｜ＶＧＳ－２ｎｄ ＦＥＴ｜＞ＶＴである場合には、第２のＦＥＴ９０８を流れる電流が、両側または両ポート９１４，９１６における互いに向かう差動勾配制限された遷移を維持することを可能にするために、第２のＦＥＴ９０８が、ランプ制御（電流源９０２およびコンデンサ９０４）によって自己整合されるようにバイアスされる。このような状況下では、第１のＦＥＴ９０６のゲート－ソース間バイアス｜ＶＧＳ－１ｓｔ ＦＥＴ｜≒｜ＶＧＤ－１ｓｔ ＦＥＴ｜は、ＶＧＡＴＥ－１ｓｔ ＦＥＴ＝ＧＮＤ（｜ＶＧＳ－１ｓｔ ＦＥＴ｜≒｜ＶＧＤ－１ｓｔ ＦＥＴ｜＝ＶＲｉｇｈｔ）になるまで増加し続ける。ＶＧＡＴＥ－１ｓｔ ＦＥＴ＝ＧＮＤであるこの定常状態およびＧＮＤに遷移している間、第２のＦＥＴ９０８に比べて第１のＦＥＴの抵抗は、低いと見なされる。この理由から、ＶＭｉｄは、ＶＬｅｆｔに近くなり、第１のＦＥＴ９０６の順方向バイアスを阻止する。（スイッチの両側または両ポート９１４，９１６における絶対的な勾配の合計である）スイッチ９００の差動勾配は、ＩＣＵＲＲＥＮＴ－ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫに等しく、それぞれの側の勾配は、両側の総静電容量に対するそれぞれ他方の側の静電容量の比に比例する。ＦＥＴのゲート－ドレイン間の静電容量（ＣＧＤ）を無視すると、それぞれの側の遷移の電圧勾配と、スイッチ９００の差動勾配とを、上記の式１～３を使用して推定することができる。
図１０Ａ～図１０Ｆは、図４に示されているような閉成された差動勾配制限スイッチ１０００の一部の簡略化された電気概略図であり、以下ではこれらの図を参照しながら、種々異なる電圧および容量負荷の場合における、遷移中のスイッチの両側差動対称ランプ制御メカニズムの動作原理について説明する。図１０Ａ～図１０Ｄに隣接する矢印は、各図に関して説明されるスイッチ動作のためのランプアップまたはランプダウンの遷移方向を示す。図１０Ｅ～図１０Ｆに隣接する矢印は、以下に説明するように、スイッチ１０００の動作の結果、スイッチの両ポートが互いに向かって同時にランプダウン／ランプアップすることを示す。
図１０Ａ／図１０Ｂを参照すると、スイッチのポート１００２，１００４のうちの、より高い電圧（ＶＬｅｆｔまたはＶＲｉｇｈｔ）を有するポート１００２，１００４が、著しく小さい負荷容量（ＣＬｅｆｔまたはＣＲｉｇｈｔ）も有する場合には、そのポートに隣接するＦＥＴは、ランプダウン制御されたゲートを有するソースフォロワとして機能する。図１０Ａを参照すると、図示の実施形態では、スイッチ１０００の第１のポート１００２は、第２のポート１００４における電圧（ＶＲｉｇｈｔ）よりも高い電圧（ＶＬｅｆｔ）にあり、かつ第２のポートにおける負荷容量（ＣＲｉｇｈｔ）よりも著しく小さい負荷容量（ＣＬｅｆｔ）を有する。したがって、スイッチ１０００内の第１のＦＥＴ１００６は、第１の電流源１０１０と、第１のフィードバック／積分コンデンサ１０１２とによって制御される、ランプダウン制御されたゲート１００８を有するソースフォロワとして構成されている。第１のＦＥＴ１００６のドレイン１０１４は、（グラウンドとして示されている）強力な電源によってバイアスされ、第１のＦＥＴのソース１０１６は、自身をゲート１００８に自己整合させ、その結果、第１のポート１００２の高い方の電圧（ＶＬｅｆｔ）は、ＩＣＵＲＲＥＮＴ－ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫによって決定された、ＩＣＵＲＲＥＮＴ－ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫに等しい一定の勾配で減少する。低い方の電圧のポート、すなわち第２のポート１００４における電圧遷移の勾配は、実質的にゼロに等しい。
図１０Ｂを参照すると、スイッチ１０００の第１のポート１００２が、第２のポート１００４における電圧（ＶＲｉｇｈｔ）よりも低い電圧（ＶＬｅｆｔ）にあり、かつ第２のポートにおける負荷容量（ＣＲｉｇｈｔ）よりも著しく大きい負荷容量（ＣＬｅｆｔ）を有する場合には、スイッチ１０００内の第２のＦＥＴ１０１８は、第２の電流源１０２２と、第２のフィードバック／積分コンデンサ１０２４とによって制御される、ランプダウン制御されたゲート１０２０を有するソースフォロワとして構成されている。第２のＦＥＴ１０１８のドレイン１０２６は、（グラウンドとして示されている）強力な電源によってバイアスされ、第２のＦＥＴのソース１０２８は、自身をゲート１０２０に自己整合させ、その結果、第２のポート１００４の高い方の電圧（ＶＲｉｇｈｔ）は、ＩＣＵＲＲＥＮＴ－ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫによって決定された、ＩＣＵＲＲＥＮＴ－ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫに等しい一定の勾配で減少する。低い方の電圧のポート、すなわち第１のポート１００２における電圧遷移の勾配は、実質的にゼロに等しいままである。
図１０Ｃ／図１０Ｄを参照すると、スイッチのポート１００２，１００４のうちの、より高い電圧（ＶＬｅｆｔまたはＶＲｉｇｈｔ）を有するポート１００２，１００４が、著しく大きい負荷容量（ＣＬｅｆｔまたはＣＲｉｇｈｔ）も有する場合には、そのポートに隣接するＦＥＴは、ミラー段として機能し、このミラー段では、ＦＥＴのドレインにおける所望の電圧勾配を維持するためにゲートバイアスが自己整合される。図１０Ｃを参照すると、図示の実施形態では、スイッチ１０００の第１のポート１００２は、より高い電圧（ＶＬｅｆｔ）にあり、かつ第２のポート１００４における負荷容量（ＣＲｉｇｈｔ）よりも著しく大きい負荷容量（ＣＬｅｆｔ）も有する。したがって、第１のＦＥＴ１００６は、第１の電流源１０１０と第１のコンデンサ１０１２とによってゲート１００８が制御されるランプアップ制御回路として機能するミラー段として構成されている。第１のＦＥＴ１００６のソース１０１６は、（電源Ｖｓとして示されている）強力な電源によってバイアスされ、第１のＦＥＴ１００６のドレイン１０１４は、ＩＣＵＲＲＥＮＴ－ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫによって決定された、ＩＣＵＲＲＥＮＴ－ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫに等しい一定の勾配で上昇する。高い方の電圧のポート、すなわち第１のポート１００２における電圧遷移の勾配は、実質的にゼロに等しい。
図１０Ｄは、第１のポート１００２における電圧（ＶＬｅｆｔ）が、第２のポート１００４における電圧（ＶＲｉｇｈｔ）よりも低く、かつスイッチ１０００の第１のポート１００２が、第２のポートにおける負荷容量（ＣＲｉｇｈｔ）よりも著しく小さい負荷容量（ＣＬｅｆｔ）を有する場合を示す。図１０Ｄを参照すると、第２のＦＥＴ１０１８は、第２の電流源１０２２と第１のコンデンサ１０２４とによってゲート１０２０が制御される、ミラー段に基づいたランプアップ制御回路として機能する。第２のＦＥＴ１０１８のソース１０２８は、（電源Ｖｓとして示されている）強力な電源によってバイアスされ、第２のＦＥＴ１０１８のドレイン１０２６は、ＩＣＵＲＲＥＮＴ－ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫによって決定された、ＩＣＵＲＲＥＮＴ－ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫに等しい一定の勾配で上昇する。高い方の電圧のポート、すなわち第２のポート１００４における電圧遷移の勾配は、実質的にゼロに等しい。
図１０Ｅ／図１０Ｆを参照すると、スイッチのポート１００２，１００４の一方が、より高い電圧（ＶＬｅｆｔまたはＶＲｉｇｈｔ）を有しているが、実質的に等しいまたは同じオーダの負荷容量（ＣＬｅｆｔおよびＣＲｉｇｈｔ）を有する場合には、そのポートに隣接するＦＥＴは、ソースフォロワおよびミラー段の両方として機能する。図１０Ｅを参照すると、図示の実施形態では、スイッチ１０００の第１のポート１００２は、より高い電圧（ＶＬｅｆｔ）にあり、かつランプダウンし、低い方の電圧の第２のポート１００４は、それぞれ両側の総静電容量に対するそれぞれ他方の側の静電容量の比に依存する勾配でランプアップする。しかしながら、第１のポート１００２と第２のポート１００４との間の差動電圧勾配は、各々の負荷容量とは無関係である。この差動勾配は、２つのスイッチポートの絶対的な勾配の合計であり、それぞれの側の勾配は、両側の総静電容量に対するそれぞれ他方の側の静電容量の比に比例する。ＦＥＴのゲート－ドレイン間の静電容量（ＣＧＤ）を無視すると、それぞれの側の遷移の電圧勾配と、スイッチ１０００の差動勾配とを、上記の式１～３を使用して推定することができる。
図１０Ｆは、第１のポート１００２における電圧（ＶＬｅｆｔ）が、第２のポート１００４における電圧（ＶＲｉｇｈｔ）よりも低く、かつスイッチ１０００が、図１０Ｅに関して上で説明した場合と同様かつ対称的に動作する場合を示しているが、ただし、ＶＬｅｆｔがランプアップされ、ＶＲｉｇｈｔがランプダウンされるという違いがある。
図１１は、差動勾配制限スイッチの別の実施形態の概略ブロック図である。図１１を参照すると、差動勾配制限スイッチ１１００は、第１のインバータ１１０４に結合された第１のレベルシフタ１１０２と、第１のインバータの出力部に結合されたゲート１１０８を有する第１のＦＥＴ１１０６と、第２のインバータ１１１２に結合された第２のレベルシフタ１１１０と、第２のインバータの出力部に結合されたゲート１１１６を有する第２のトランジスタまたはＦＥＴ１１１４と、を含む。第１のＦＥＴ１１０６のドレインは、ノード１１１８において第２のＦＥＴ１１１４のドレインに結合されている。第１のＦＥＴ１１０６のソース１１２０は、スイッチの第１のポート１１２４に結合されており、第２のＦＥＴ１１１４のソース１１２６は、第２のポート１１３０に結合されている。
図４の実施形態のように、スイッチ１１００は、閉成されたスイッチ１１００の両端にわたるシームレスな双方向の自己整合性の差動電圧遷移勾配制限を提供するように構成された、両側対称ランプ制御機構をさらに組み込んでいる。一般的に、両側対称ランプ制御機構は、第１のＦＥＴ１１０６および第２のＦＥＴ１１１４に加えて、第１のインバータ１１０４に結合された第１の電流源１１３２、第２のインバータ１１１２に結合された第２の電流源１１３４、第１のＦＥＴ１１０６のゲート１１０８と第２のポート１１３０との間に結合されたコンデンサ１１３６のような第１のフィードバック／積分容量性素子、および第２のＦＥＴ１１１４のゲート１１１６とスイッチ１１００の第１のポート１１２４との間に結合された第２のフィードバック／積分コンデンサ１１３８を含む。
図４の実施形態とは異なり、トランジスタ１１０６，１１１４のウェルまたはボディ端子１１２２，１１２８は、スイッチ１１００の入力ポート（１１２４または１１３０）に印加される安定化入力電圧のような固定高電圧（ＨＶ）に接続されており、この固定高電圧（ＨＶ）は、いずれかのポートに印加される最高電圧（ＶＬｅｆｔ，ＶＲｉｇｈｔ）以上である。この実施形態の利点は、ウェルまたはボディ端子がソースまたはドレイン領域よりも高くバイアスされるので、トランジスタ１１０６，１１１４が意図せずにまたは不注意に順方向にバイアスされる危険性が低減されること、または実質的に排除されることを含む。
図１２は、差動勾配制限スイッチのさらに別の実施形態の概略ブロック図である。図１２を参照すると、差動勾配制限スイッチ１２００は、第１のインバータ１２０４に結合された第１のレベルシフタ１２０２と、第１のインバータの出力部に結合されたゲート１２０８を有する第１のＦＥＴ１２０６と、第２のインバータ１２１２に結合された第２のレベルシフタ１２１０と、第２のインバータの出力部に結合されたゲート１２１６を有する第２のトランジスタまたはＦＥＴ１２１４と、を含む。第１のＦＥＴ１２０６のドレインは、ノード１２１８において第２のＦＥＴ１２１４のドレインに結合されている。第１のＦＥＴ１２０６のソース１２２０は、スイッチの第１のポート１２２４に結合されており、第２のＦＥＴ１２１４のソース１２２６は、第２のポート１２３０に結合されている。
図４および図１１の実施形態のように、スイッチ１２００は、両側対称ランプ制御機構をさらに組み込んでいる。一般的に、両側対称ランプ制御機構は、第１のＦＥＴ１２０６および第２のＦＥＴ１２１４に加えて、第１のインバータ１２０４に結合された第１の電流源１２３２、第２のインバータ１２１２に結合された第２の電流源１２３４、第１のＦＥＴ１２０６のゲート１２０８と第２のポート１２３０との間に結合されたコンデンサ１２３６のような第１のフィードバック／積分容量性素子、および第２のＦＥＴ１２１４のゲート１２１６とスイッチ１２００の第１のポート１２２４との間に結合された第２のフィードバック／積分コンデンサ１２３８を含む。
第１のレベルシフタ４０６およびインバータ４３０が第１のポート４０２に結合されていて、かつ第２のレベルシフタ４０８およびインバータ４３４が第２のポート４０４に結合されている図４の実施形態とは異なり、この実施形態では、第１のレベルシフタ１２０２および第２のレベルシフタ１２１０と、インバータ１２０４，１２１２とが、固定高電圧（ＨＶ）に結合されており、これにより、第１のポート１２２４または第２のポート１２３０への入力電圧がＨＶよりも高くなるとスイッチ１２００を無効にする。一般的に、固定ＨＶは、スイッチ１２００の入力ポート（１２２４または１２３０）に印加される安定化入力電圧のような、いずれかのポートに印加されることが予想される最高電圧（ＶＬｅｆｔ，ＶＲｉｇｈｔ）以上になるように選択されている。
図１３Ａおよび図１３Ｂは、差動勾配制限スイッチの別の実施形態の概略ブロック図である。図１３Ａを参照すると、差動勾配制限スイッチ１３００は、第１のインバータ１３０４に結合された第１のレベルシフタ１３０２と、第１のインバータの出力部に結合されたゲート１３０８を有する第１のＦＥＴ１３０６と、第２のインバータ１３１２に結合された第２のレベルシフタ１３１０と、第２のインバータの出力部に結合されたゲート１３１６を有する第２のトランジスタまたはＦＥＴ１３１４と、を含む。第１のＦＥＴ１３０６のドレインは、ノード１３１８において第２のＦＥＴ１３１４のドレインに結合されている。第１のＦＥＴ１３０６のソース１３２０は、スイッチの第１のポート１３２４に結合されており、第２のＦＥＴ１３１４のソース１３２６は、第２のポート１３３０に結合されている。
図４の実施形態のように、スイッチ１３００は、第１のインバータ１３０４に結合された第１の電流源１３３２と、第２のインバータ１３１２に結合された第２の電流源１３３４と、フィードバックおよび積分のための第１の容量性素子１３３６および第２の容量性素子１３３８とをさらに含む。図４の実施形態とは異なり、第１の容量性素子１３３６および第２の容量性素子１３３８は、第１のＦＥＴ１３０６のドレインと第２のＦＥＴ１３１４のドレインとの間のノード１３１８における電圧（ＶＭｉｄ）に結合されている。
図１３Ｂは、図１３Ａの差動勾配制限スイッチ１３００の別の実施形態の概略ブロック図であり、ここでは、第１の容量性素子１３３６および第２の容量性素子１３３８は、金属コンデンサのような物理的なディスクリート素子を含んでおらず、むしろ、実質的に等しく寸法設定された第１のＦＥＴ１３０６および第２のＦＥＴ１３１４のゲートとドレイン（ＣＧＤ）との間に形成される真性容量（ＣＧＤ）から形成されている。この実施形態の利点は、コンポーネント数が削減されているおかげで、スイッチ１３００がより小型に、かつより少ない複雑性および費用で実装されることを含む。
図１４は、スイッチの中間ノードにおける電圧（ＶＭｉｄ）のプルダウンを強化するための、かつ順方向バイアス保護の強化を提供するための最低電圧選択回路または最低電圧セレクタをさらに含む、差動勾配制限スイッチ１４００の一実施形態の概略ブロック図である。順方向バイアス保護は、ＶＭｉｄ（ノード１４１８）をスイッチ１４００の２つのポート１４２４，１４３０の最低電圧に結合することによって強化され、これにより、図示の実施形態では第１のＦＥＴ１４０６および第２のＦＥＴ１４１４のＰ型のドレイン領域または端子に接続されているＶＭｉｄが、第１のＦＥＴ１４０６および第２のＦＥＴ１４１４のｎウェルボディ端子１４２２，１４２８を著しく上回って上昇し、第１のＦＥＴおよび第２のＦＥＴのドレイン端子およびボディ端子によって形成されるＰ／Ｎ接合を順方向にバイアスすることを阻止している。
図１４を参照すると、差動勾配制限スイッチ１４００は、第１のインバータ１４０４に結合された第１のレベルシフタ１４０２と、第１のインバータの出力部に結合されたゲート１４０８を有する第１のＦＥＴ１４０６と、第２のインバータ１４１２に結合された第２のレベルシフタ１４１０と、第２のインバータの出力部に結合されたゲート１４１６を有する第２のトランジスタまたはＦＥＴ１４１４と、を含む。第１のＦＥＴ１４０６のドレインは、ノード１４１８において第２のＦＥＴ１４１４のドレインに結合されている。第１のＦＥＴ１４０６のソース１４２０は、スイッチの第１のポート１４２４に結合されており、第２のＦＥＴ１４１４のソース１４２６は、第２のポート１４３０に結合されている。
図４の実施形態のように、スイッチ１４００は、両側対称ランプ制御機構をさらに組み込んでいる。一般的に、両側対称ランプ制御機構は、第１のＦＥＴ１４０６および第２のＦＥＴ１４１４に加えて、第１のインバータ１４０４に結合された第１の電流源１４３２、第２のインバータ１４１２に結合された第２の電流源１４３４、第１のＦＥＴ１４０６のゲート１４０８と第２のポート１４３０との間に結合されたコンデンサ１４３６のような第１のフィードバック／積分容量性素子、および第２のＦＥＴ１４１４のゲート１４１６とスイッチ１４００の第１のポート１４２４との間に結合された第２のフィードバック／積分コンデンサ１４３８を含む。
図４の実施形態とは異なり、スイッチ１４００は、スイッチの中間ノード１４１８における電圧（ＶＭｉｄ）のプルダウンを強化するための、かつ順方向バイアス保護の強化を提供するための最低電圧セレクタ１４４０をさらに含む。図示の実施形態では、最低電圧セレクタ１４４０は、ＦＥＴ１４４２，１４４４のような第３のトランジスタおよび第４のトランジスタを含み、第３のトランジスタと第４のトランジスタとは、ソース１４４６，１４４８を介して互いに対して直列に、かつ中間ノード１４１８に結合されており、スイッチ１４００の第１のＦＥＴ１４０６および第２のＦＥＴ１４１４に対して並列に結合されている。第３のＦＥＴ１４４２は、スイッチ１４００の第２のポート１４３０に結合されたゲート１４５０と、第１のポート１４２４に結合されたドレイン１４５２と、第３のＦＥＴ１４４２のソース１４４６および中間ノード１４１８に結合されたボディ端子１４５４とをさらに含む。第４のＦＥＴ１４４４は、スイッチ１４００の第２のポート１４３０に結合されたゲート１４５６と、第１のポート１４２４に結合されたドレイン１４５８と、第４のＦＥＴ１４４４のソース１４４８および中間ノード１４１８に結合されたボディ端子１４６０とをさらに含む。
一般的に、第３のＦＥＴ１４４２および第４のＦＥＴ１４４４は、第１のＦＥＴ１４０６および第２のＦＥＴ１４１４とは反対にドープされたチャネルを含む。図示の実施形態では、第３のＦＥＴ１４４２および第４のＦＥＴ１４４４は、ｎチャネル金属－酸化膜－半導体電界効果トランジスタ（ＮＭＯＳ）を含み、第１のＦＥＴ１４０６および第２のＦＥＴ１４１４は、ｐチャネル（ＰＭＯＳ）トランジスタを含む。ＮＭＯＳスイッチとＰＭＯＳスイッチとを並列に組み合わせることにより、１種類のＦＥＴのみを使用した場合には不可能であった、ゼロボルトから最高電圧（ＨＶ）までのフルスイングをスイッチ１４００に給電または結合することが可能となることに注意されたい。しかしながら、図４の実施形態における差動勾配制限スイッチ４００と同様に、本発明の外延および範囲から逸脱することなく、第１のＦＥＴ１４０６および第２のＦＥＴ１４１４のためにＮＭＯＳを使用し、第３のＦＥＴ１４４２および第４のＦＥＴ１４４４のためにＰＭＯＳを使用して、バイアスおよび電圧を適切に選択することにより、最低電圧セレクタ１４４０を含むスイッチ１４００を実装してもよいことが理解されよう。
上記の差動勾配制限スイッチの実施形態は、閉成されたスイッチの両端にわたる電圧変化が急峻な遷移勾配をもたらしてはならないような広範囲の高電圧用途にとって好適であることが理解されよう。とりわけ、上記のスイッチは、複数のコンシューマを駆動するためのマルチコンシューマ電圧レギュレータを実装するために、電圧レギュレータおよびマルチプレクサと組み合わせて使用すると、特に有用であることに留意されたい。図１５は、マルチコンシューマ電圧レギュレータのそのような一実施形態の概略ブロック図である。図１５を参照すると、マルチコンシューマ電圧レギュレータ１５００は、安定化出力電圧（Ｖｒｅｇ）を受信および／または生成するためのデジタル－アナログ（Ｄ→Ａ）レギュレータのような電圧レギュレータ１５０２と、この図では概略的なスイッチ記号によって表現されている複数の差動勾配制限スイッチ１５０６を備えるマルチプレクサ１５０４と、を含み、これらの差動勾配制限スイッチ１５０６は、安定化出力電圧を、ここでは負荷コンデンサ１５０８ａ～ｎとして概略的に表現されている容量性負荷を有する複数のコンシューマ（Ｃｏｎｓｕｍｅｒ－１～ｎ）に結合する。スイッチ１５０６は、上記の差動勾配制限スイッチの実施形態のいずれかを含むことができる。
一般的に、図示の実施形態のように、電圧レギュレータ１５０２は、電圧トリム信号を受信し、所定の範囲にわたって安定化出力電圧を調節またはトリミングするための電圧トリムデコーダ１５１０をさらに含む。さらに、いくつかの実施形態では、マルチコンシューマ電圧レギュレータ１５００は、電圧レギュレータ１５０２の出力部とグラウンドとの間に結合された出力コンデンサ１５１２をさらに含む。複数のコンシューマを電圧レギュレータに結合するために使用される従来のアナログスイッチとは異なり、出力コンデンサ１５１２は、電圧レギュレータ１５０２に結合された複数のコンシューマのいずれの静電容量１５０８ａ～ｎよりも大きい静電容量を有している必要はない。それどころか、マルチプレクサ１５０４において差動勾配制限スイッチ１５０６を使用することにより、出力コンデンサ１５１２は、電圧レギュレータ１５０２に結合された複数のコンシューマのいずれの静電容量１５０８ａ～ｎよりも大きいまたは小さい、広範囲の静電容量を有することが可能となる。コンデンサ１５０８ａ～ｎは、広範囲の負荷容量にわたって動的に変化する静電容量を有することが可能となるので、これは特に有利である。とりわけ、複数のコンシューマのコンデンサ１５０８ａ～ｎは、コンシューマが電圧レギュレータに接続される前もしくは後、またはそれどころかスイッチ１５０６の両端にわたる電圧遷移中にも、遷移勾配に対して実質的な影響を与えることなく変化可能であることに留意されたい。さらに、電圧レギュレータ１５０２が、所要の電流において複数のコンシューマの全てによって必要とされる電圧へとランプアップ／ランプダウンさせるために十分に強力である場合には、より小型の出力コンデンサ１５１２は、入力トリムが一旦大幅に変化されると電圧レギュレータの出力の電圧遷移がより高速であるので、有利であろう。出力コンデンサ１５１２は、新たに接続される任意のコンシューマの電圧遷移に対して影響を及ぼさず、また、追加されたコンシューマを駆動するために電圧レギュレータ１５０２が必要とする出力電流を、差動勾配制限スイッチ１５０６が制限するので、より小型の出力コンデンサ１５１２と、より非力な電圧レギュレータとを使用することが可能となる。
図１６Ａおよび図１６Ｂは、従来のアナログスイッチを使用するマルチコンシューマ電圧レギュレータと、差動勾配制限スイッチを使用する電圧レギュレータとに関して、新しい大容量のコンシューマを追加したことによるマルチコンシューマ電圧レギュレータへの影響を比較した波形図である。
図１６Ａは、安定化出力電圧（Ｖｒｅｇ）と、複数の従来のアナログスイッチを含む１つのマルチプレクサを介して３つのコンシューマに結合された電圧とを示す。図１６Ａを参照すると、ｔ１よりも前の時間に、Ｃｏｎｓｕｍｅｒ－２およびＣｏｎｓｕｍｅｒ－３を電圧レギュレータに結合するために、イネーブル信号（Ｅｎ Ｃｏｎｓｕｍｅｒ－２およびＥｎ Ｃｏｎｓｕｍｅｒ－３）が２つの別個のアナログスイッチに供給される。安定化出力電圧（Ｖｒｅｇ）と、Ｃｏｎｓｕｍｅｒ－２およびＣｏｎｓｕｍｅｒ－３をレギュレータ出力部に結合する従来のアナログスイッチのコンシューマ側またはポートにおける電圧とは、全て実質的に１０ｖである。時間ｔ１で、イネーブル信号（Ｅｎ Ｃｏｎｓｕｍｅｒ－１）が、Ｃｏｎｓｕｍｅｒ－１をレギュレータ出力部に結合する第３の従来のアナログスイッチにアサートされる。この例では、Ｃｏｎｓｕｍｅｒ－１は、時間ｔ１の前には６ｖの電圧にあり、Ｃｏｎｓｕｍｅｒ－２ならびにＣｏｎｓｕｍｅｒ－３およびレギュレータ出力部に比べて大きい静電容量を有しているので、ＶｒｅｇおよびＣｏｎｓｕｍｅｒ－２ならびにＣｏｎｓｕｍｅｒ－３に結合された電圧は、レギュレータ出力部と、Ｃｏｎｓｕｍｅｒ－１と、Ｃｏｎｓｕｍｅｒ－２と、Ｃｏｎｓｕｍｅｒ－３との間での電荷共有の結果として、１００ｎｓｅｃで５ｖの急電圧勾配１６０２で降下する。レギュレータ出力部、Ｃｏｎｓｕｍｅｒ－２、およびＣｏｎｓｕｍｅｒ－３における電圧は、回復しはするが、これらが最初に降下したときの速度よりもはるかに緩慢な速度で回復する。図示の例では、電圧が１０ｖまで回復するのに時間ｔ２から時間ｔ３まで約１μｓｅｃかかる。さらに重要なことに、電圧レギュレータ、Ｃｏｎｓｕｍｅｒ－２、およびＣｏｎｓｕｍｅｒ－３は、制御されていない急電圧勾配遷移、ひいては望ましくない急電圧勾配遷移にさらされており、Ｃｏｎｓｕｍｅｒ－２およびＣｏｎｓｕｍｅｒ－３に対する潜在的な損傷または破壊的な電圧不足の状況にさらされている。
図１６Ｂは、安定化出力電圧（Ｖｒｅｇ）と、上記のような複数の差動勾配制限スイッチを含む１つのマルチプレクサを介して３つのコンシューマに結合された電圧とを示す。図１６Ｂを参照すると、ここでもｔ１よりも前の時間に、Ｃｏｎｓｕｍｅｒ－２およびＣｏｎｓｕｍｅｒ－３を電圧レギュレータに結合するために、イネーブル信号（Ｅｎ Ｃｏｎｓｕｍｅｒ－２およびＥｎ Ｃｏｎｓｕｍｅｒ－３）が２つの別個の差動勾配制限スイッチに供給される。安定化出力電圧（Ｖｒｅｇ）と、差動勾配制限スイッチのコンシューマ側またはポートにおける電圧とは、全て実質的に１０ｖである。時間ｔ１で、イネーブル信号（Ｅｎ Ｃｏｎｓｕｍｅｒ－１）が、Ｃｏｎｓｕｍｅｒ－１をレギュレータ出力部に結合する第３の差動勾配制限スイッチにアサートされる。図１６Ａの例のように、Ｃｏｎｓｕｍｅｒ－１は、時間ｔ１の前には６ｖの電圧にあり、Ｃｏｎｓｕｍｅｒ－２ならびにＣｏｎｓｕｍｅｒ－３およびレギュレータ出力部Ｖｒｅｇに比べて大きい静電容量を有している。しかしながら、Ｃｏｎｓｕｍｅｒ－１をレギュレータ出力部に結合する差動勾配制限スイッチの勾配制限特性のおかげで、Ｃｏｎｓｕｍｅｒ－１に結合された電圧は、１μｓｅｃで６ｖという制御および制限された電圧勾配１６０４で増加する。図４に関して前に説明したように、制限された電圧勾配の絶対的な大きさは、差動勾配制限スイッチ内の電流源によって供給された電流を、スイッチ内のフィードバックコンデンサの静電容量で割ったものによって決定される。さらに、図１６Ｂにグラフで示されているように、電圧レギュレータ、Ｃｏｎｓｕｍｅｒ－２、またはＣｏｎｓｕｍｅｒ－３は、この例では急電圧勾配遷移にさらされておらず、または実に如何なる電圧遷移にもさらされておらず、また、Ｃｏｎｓｕｍｅｒ－２およびＣｏｎｓｕｍｅｒ－３は、潜在的な損傷または破壊的な電圧不足の状況にもさらされていない。
図１７は、上記のような複数の差動勾配制限スイッチを含む１つのマルチプレクサを介して、安定化電圧よりも低いそれぞれ異なる電圧を有する複数の新しいコンシューマに、電圧レギュレータを同時に接続するプロセスをグラフで示した波形図である。図１７を参照すると、ｔ１よりも前の時間におけるレギュレータの出力電圧（Ｖｒｅｇ）は、１０ｖである。差動勾配制限スイッチのコンシューマ側またはポートにおける電圧は、Ｃｏｎｓｕｍｅｒ－１に関しては４ｖであり、Ｃｏｎｓｕｍｅｒ－２に関しては６ｖであり、Ｃｏｎｓｕｍｅｒ－３に関しては８ｖである。時間ｔ１で、Ｃｏｎｓｕｍｅｒ－１、Ｃｏｎｓｕｍｅｒ－２、およびＣｏｎｓｕｍｅｒ－３をレギュレータの出力電圧（Ｖｒｅｇ）に結合するために、イネーブル信号（Ｅｎ Ｃｏｎｓｕｍｅｒ－１、Ｅｎ Ｃｏｎｓｕｍｅｒ－２、およびＥｎ Ｃｏｎｓｕｍｅｒ－３）が３つの別個の差動勾配制限スイッチに供給される。差動勾配制限スイッチの勾配制限特性のおかげで、３つ全てのコンシューマに結合された電圧は、１μｓｅｃで６ｖという実質的に等しい制御された一定の電圧勾配１７０２で増加またはランプアップする。初期電圧の差または容量性負荷の差にもかかわらず、電荷共有は存在せず、３つのコンシューマまたは電圧レギュレータのいずれも急電圧勾配遷移にさらされておらず、または潜在的な損傷または破壊的な電圧不足の状況にもさらされていない。
図１８は、複数の差動勾配制限スイッチを含む１つのマルチプレクサを介して、安定化電圧よりも高いまたは低いそれぞれ異なる電圧を有する複数の新しいコンシューマに、電圧レギュレータを同時に接続するプロセスをグラフで示した波形図である。図１８を参照すると、ｔ１よりも前の時間におけるレギュレータの出力電圧（Ｖｒｅｇ）は、８ｖである。差動勾配制限スイッチのコンシューマ側またはポートにおける電圧は、Ｃｏｎｓｕｍｅｒ－１に関しては４ｖであり、Ｃｏｎｓｕｍｅｒ－２に関しては６ｖであり、Ｃｏｎｓｕｍｅｒ－３に関しては１０ｖである。時間ｔ１で、Ｃｏｎｓｕｍｅｒ－１、Ｃｏｎｓｕｍｅｒ－２、およびＣｏｎｓｕｍｅｒ－３をレギュレータの出力電圧（Ｖｒｅｇ）に結合するために、イネーブル信号（Ｅｎ Ｃｏｎｓｕｍｅｒ－１、Ｅｎ Ｃｏｎｓｕｍｅｒ－２、およびＥｎ Ｃｏｎｓｕｍｅｒ－３）が３つの別個の差動勾配制限スイッチに供給される。Ｃｏｎｓｕｍｅｒ－３における電圧は、制御および制限された一定のランプダウン電圧勾配１８０２で減少またはランプダウンし始め、それと同時に、Ｃｏｎｓｕｍｅｒ－１およびＣｏｎｓｕｍｅｒ－２における電圧は、制御および制限された一定のランプアップ電圧勾配１８０４で増加またはランプアップし始める。レギュレータの出力電圧（Ｖｒｅｇ）は、８ｖで変化しないままである。さらに、差動勾配制限スイッチの勾配制限特性のおかげで、制限されたランプダウン電圧勾配１８０２の絶対的な大きさと、制限されたランプアップ電圧勾配１８０４の絶対的な大きさとが、実質的に等しくなる。初期電圧の差または容量性負荷の差にもかかわらず、電荷共有は存在せず、３つのコンシューマまたは電圧レギュレータのいずれも急電圧勾配遷移にさらされておらず、または潜在的な損傷または破壊的な電圧不足の状況にもさらされていない。
図１９は、複数の差動勾配制限スイッチを含む１つのマルチプレクサを介して、それぞれ異なる電圧を有する複数の新しいコンシューマに、電圧レギュレータを同時に接続するプロセスをグラフで示した波形図であり、ここでは、３つ全てのコンシューマが、それぞれ異なる初期電圧にあり、コンシューマのうちの１つ（Ｃｏｎｓｕｍｅｒ－１）の容量性負荷は、レギュレータおよび他のコンシューマの両方の容量性負荷よりも格段に大きく、電圧レギュレータは、Ｃｏｎｓｕｍｅｒ－１のための６ｖ／１μｓｅｃの遷移を支援するために（電流的に）十分に強力なものではない。図１９を参照すると、ｔ１よりも前の時間におけるレギュレータの出力電圧（Ｖｒｅｇ）は１０ｖであり、差動勾配制限スイッチのコンシューマ側またはポートにおける電圧は、Ｃｏｎｓｕｍｅｒ－１に関しては４ｖであり、Ｃｏｎｓｕｍｅｒ－２に関しては６ｖであり、Ｃｏｎｓｕｍｅｒ－３に関しては１０ｖである。Ｃｏｎｓｕｍｅｒ－１の容量性負荷は、電圧レギュレータ、Ｃｏｎｓｕｍｅｒ－２、およびＣｏｎｓｕｍｅｒ－３の容量性負荷よりもはるかに大きい（Ｃ１＞＞（ＣＲＥＧ，Ｃ２，Ｃ３））。時間ｔ１で、Ｃｏｎｓｕｍｅｒ－１、Ｃｏｎｓｕｍｅｒ－２、およびＣｏｎｓｕｍｅｒ－３をレギュレータの出力電圧（Ｖｒｅｇ）に結合するために、イネーブル信号（Ｅｎ Ｃｏｎｓｕｍｅｒ－１、Ｅｎ Ｃｏｎｓｕｍｅｒ－２、およびＥｎ Ｃｏｎｓｕｍｅｒ－３）が３つの別個の差動勾配制限スイッチに供給される。レギュレータ出力部における電圧（Ｖｒｅｇ）は、即座に、ただし制御および制限された一定のランプダウン電圧勾配１９０２で減少またはランプダウンし始め、それと同時に、Ｃｏｎｓｕｍｅｒ－１、Ｃｏｎｓｕｍｅｒ－２、およびＣｏｎｓｕｍｅｒ－３における電圧は、増加またはランプアップし始める。Ｃｏｎｓｕｍｅｒ－１、Ｃｏｎｓｕｍｅｒ－２、およびＣｏｎｓｕｍｅｒ－３における電圧が増加するときの勾配の絶対的な大きさは、Ｖｒｅｇのランプダウンの制限された電圧勾配１９０２よりも小さいが、Ｖｒｅｇおよびコンシューマ電圧が、約６ＭＶ／ｓｅｃという制限された差動勾配１９０４で互いに向かってランプしていて、かつ急電圧勾配遷移を経験していないことに留意されたい。
以下では、図２０のフローチャートを参照しながら、複数の差動勾配制限スイッチを含む１つのマルチプレクサを有するマルチコンシューマ電圧レギュレータを動作させるための方法について説明する。図２０を参照すると、本方法は、複数の差動勾配制限スイッチを含むマルチコンシューマ電圧レギュレータ内のマルチプレクサにレギュレータ電圧を結合することから始まる（２００２）。次に、第１の時間に、第１の電圧にある第１のコンシューマが、スイッチを閉成するための信号が印加されることによって複数の差動勾配制限スイッチのうちの第１の差動勾配制限スイッチを介してレギュレータ電圧に結合され、スイッチの両端にわたる電圧遷移の勾配が制限される（２００４）。上で説明したように、差動勾配制限スイッチの両端にわたる電圧勾配は、差動勾配制限スイッチ内の電流源によって供給された電流を、スイッチ内のフィードバックコンデンサの静電容量で割ったものによって決定および制限される。次に、第２の時間に、第２の電圧にある第２のコンシューマが、第２の差動勾配制限スイッチを介してレギュレータ電圧に結合され、第２のスイッチの両端にわたる電圧遷移の勾配が制限される（２００６）。一般的に、差動勾配制限スイッチの各々は、スイッチの第１のポートに結合されたソースを有する第１のトランジスタと、スイッチの第２のポートに結合されたソースおよび第１のトランジスタのドレインに結合されたドレインを有する第２のトランジスタと、を含む。最後に、いくつかの実施形態では、差動勾配制限スイッチは、スイッチの第１のポートと第２のポートとの間に結合された最低電圧選択回路または最低電圧セレクタをさらに含み、本方法は、最低電圧選択回路により、第１のトランジスタのドレインと第２のトランジスタのドレインとの間の（またはスイッチ構成およびバイアスによってはソース間の）ノードを、最低電圧にあるスイッチのポートに結合して、これにより順方向バイアス状況を阻止することをさらに含む（２００８）。
次に、図２１のフローチャートを参照しながら、差動勾配制限スイッチを動作させるための方法について説明する。次に、図２１のフローチャートを参照しながら、差動勾配制限スイッチを動作させるための方法について説明する。以下のステップは、順番に列挙または記載されているが、全てのステップをこの順序で連続して実行する必要はないことに留意されたい。むしろ、いくつかのステップを実質的に同時に実行し、他のステップをその後に連続して実行してもよい。
図２１を参照すると、本方法は、第１の電圧（ＶＬｅｆｔ）を、スイッチの第１のポートからスイッチ内の第１のトランジスタの第１のソース－ドレイン（ＳＤ）端子およびボディ端子に結合することから始まる（２１０２）。それと実質的に同時に、第２の電圧（ＶＲｉｇｈｔ）が、スイッチの第２のポートからスイッチの第２のトランジスタの第１のＳＤ端子およびボディ端子に結合される（２１０４）。
オプションで、スイッチが最低電圧セレクタをさらに含む場合には、スイッチを閉成するためにスイッチを動作させる方法は、第１の電圧および第２の電圧のうちのどちらが最低であるかを決定することと、最低電圧を有する第１のポートまたは第２のポートを、第１のトランジスタの第２のＳＤ端子と第２のトランジスタの第２のＳＤ端子との間のノードに結合することとをさらに含む（２１０６）。
次に、スイッチを閉成するためのスイッチイネーブル信号が印加される。ＶＬｅｆｔがＶＲｉｇｈｔよりも大きい場合には、第１のトランジスタのゲートと第２のポートとの間に結合された第１のフィードバックコンデンサと、第１の電流源とを第１のトランジスタのゲートに結合することによってこのゲートを駆動することにより、スイッチが閉成され、これにより、第２のポートにおける電圧遷移の勾配に対する第１のポートにおける電圧遷移の勾配を制限する（２１０８）。第１のポートの電圧遷移の勾配は、電流源およびフィードバック容量（ＩＣＵＲＲＥＮＴ＿ＳＯＵＲＣＥ／ＣＦＥＥＤＢＡＣＫ）によって制限される。第２のポートにおける電圧遷移の勾配は、制限要因ではなく、第１のポートにおける勾配以下である。
ＶＲｉｇｈｔがＶＬｅｆｔよりも大きい場合には、第２のトランジスタのゲートと第１のポートとの間に結合された第２のフィードバックコンデンサと、第２の電流源とを第２のトランジスタのゲートに結合することによってこのゲートを駆動することにより、スイッチが閉成され、その間、第１のポートにおける電圧遷移の勾配に対する第２のポートにおける電圧遷移の勾配を制限する（２１１０）。この場合、第１のポートにおける電圧遷移の勾配は、制限するものではなく、一般的に第２のポートにおける勾配以下である。
どちらの場合も、すなわちＶＬｅｆｔ＞ＶＲｉｇｈｔである場合にもＶＲｉｇｈｔ＞ＶＬｅｆｔである場合にも、スイッチの両端にわたる電圧遷移の差動勾配は、第１のポートおよび第２のポートにおける電圧遷移の絶対値の合計に等しくなる。
次に、ＶＬｅｆｔを第１のポートから第１のトランジスタのゲートに結合し、ＶＲｉｇｈｔを第２のポートから第２のトランジスタのゲートに結合することによって、スイッチを開成することができる（２１１２）。
これまで、差動勾配制限スイッチと、そのようなスイッチを含むマルチコンシューマ電圧レギュレータと、それらを動作させるための方法とを開示してきた。本発明の実施形態について、特定の機能の実装およびそれらの関係を説明する機能的および概略的なブロック図を用いて上で説明してきた。これらの機能的な構築ブロックの境界は、本明細書では説明の簡便性のために任意に定義されたものである。特定の機能およびそれらの関係が適切に実行される限り、これに代わる境界を定義してもよい。
特定の実施形態の前述の説明は、本発明の一般的な性質を完全に明らかにするものであるので、他の者は、当業者の技術の範囲内の知識を適用することによって、過度の実験なしに、本発明の一般的な概念から逸脱することなく、そのような特定の実施形態を修正すること、および／または種々の用途に適合させることが容易に可能である。したがって、そのような適合および修正は、本明細書に提示される教示および案内に基づいて、開示された実施形態の均等物の意味内および範囲内にあることが意図されている。本明細書の表現または用語は、本明細書の表現または用語が、教示および案内に照らして当業者によって解釈されるように説明することを目的としたものであって、限定することを目的としたものではないことが理解されるべきである。
概要および要約の章ではなく詳細な説明の章が、特許請求の範囲を解釈するために使用されることを意図していることが理解されるべきである。概要および要約の章は、発明者によって企図された本発明の１つまたは複数の例示的な実施形態を記載し得るが、ただし全ての例示的な実施形態を記載し得るわけではなく、したがって、本発明および添付の特許請求の範囲を限定することを意図したものでは決してない。
本発明の外延および範囲は、上記の例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの均等物のみによって規定されるべきである。

Claims (12)

  1. 第１のトランジスタと、第２のトランジスタと、第１のセレクタ回路と、第２のセレクタ回路と、を含む差動勾配制限スイッチであって、
    前記第１のトランジスタは、前記差動勾配制限スイッチの第１のポートに結合された第１のソース－ドレイン（ＳＤ）端子およびボディ端子と、ゲートと、第２のＳＤ端子と、を含み、
    前記第２のトランジスタは、前記差動勾配制限スイッチの第２のポートに結合された第１のＳＤ端子およびボディ端子と、ゲートと、前記第１のトランジスタの前記第２のＳＤ端子に結合された第２のＳＤ端子と、を含み、
    前記第１のセレクタ回路は、前記第１のトランジスタの前記ゲートと、前記第１のポートで受信された電圧（ＶＬｅｆｔ）と、第１の電流源と、に結合されており、前記第１のセレクタ回路は、前記差動勾配制限スイッチを閉成するためのスイッチイネーブル（Ｓｗｉｔｃｈ＿ｅｎ）信号が前記第１のセレクタ回路によって受信された場合には前記第１の電流源に、前記Ｓｗｉｔｃｈ＿ｅｎ信号が受信されていない場合には前記ＶＬｅｆｔに、前記第１のトランジスタの前記ゲートを結合するように構成されており、
    前記第２のセレクタ回路は、前記第２のトランジスタの前記ゲートと、前記第２のポートで受信された電圧（ＶＲｉｇｈｔ）と、第２の電流源と、に結合されており、前記第２のセレクタ回路は、前記Ｓｗｉｔｃｈ＿ｅｎ信号が前記第２のセレクタ回路によって受信された場合には前記第２の電流源に、前記Ｓｗｉｔｃｈ＿ｅｎ信号が受信されていない場合には前記ＶＲｉｇｈｔに、前記第２のトランジスタの前記ゲートを結合するように構成されており、
    前記差動勾配制限スイッチは、
    前記第１のトランジスタの前記ゲートに結合された第１の容量性素子と、
    前記第２のトランジスタの前記ゲートに結合された第２の容量性素子と
    をさらに含み、
    前記第１の容量性素子および前記第２の容量性素子ならびに前記第１の電流源および前記第２の電流源は、閉成された際に前記差動勾配制限スイッチの両端にわたる電圧遷移の勾配を制限するように構成されており、
    前記差動勾配制限スイッチは、最低電圧セレクタをさらに含み、
    前記最低電圧セレクタは、前記第１のポートと前記第２のポートとの間に、かつ、前記第１のトランジスタの前記第２のＳＤ端子と前記第２のトランジスタの前記第２のＳＤ端子との間のノードに結合されており、
    前記最低電圧セレクタは、前記ノードを前記第１のポートまたは前記第２のポートにおける最低電圧に結合し、これにより、前記最低電圧にある前記第１のポートまたは前記第２のポートに結合された前記第１のトランジスタまたは前記第２のトランジスタのドレイン端子およびボディ端子によって形成されるＰ／Ｎ接合の順方向バイアスを阻止するように構成されており、
    前記最低電圧セレクタは、第３のトランジスタおよび第４のトランジスタを含み、
    前記第３のトランジスタと前記第４のトランジスタとは、互いに対して直列に、かつ、前記第１のトランジスタおよび前記第２のトランジスタに対して並列に結合されており、
    前記第３のトランジスタは、
    前記第４のトランジスタの第１のＳＤ端子に、かつ、前記第１のトランジスタと前記第２のトランジスタとの間の前記ノードに結合された第１のＳＤ端子と、
    前記差動勾配制限スイッチの前記第１のポートに結合された第２のＳＤ端子と、
    前記差動勾配制限スイッチの前記第２のポートに結合されたゲートと、
    を有し、
    前記第４のトランジスタは、
    前記差動勾配制限スイッチの前記第２のポートに結合された第２のＳＤ端子と、
    前記差動勾配制限スイッチの前記第１のポートに結合されたゲートと、
    を有する、
    差動勾配制限スイッチ。
  2. 前記第１の容量性素子は、前記第１のトランジスタの前記ゲートと前記差動勾配制限スイッチの前記第２のポートとの間に結合された第１のコンデンサを含み、
    前記第２の容量性素子は、前記第２のトランジスタの前記ゲートと前記差動勾配制限スイッチの前記第１のポートとの間に結合された第２のコンデンサを含む、
    請求項１記載の差動勾配制限スイッチ。
  3. 前記第１の容量性素子は、前記第１のトランジスタの前記ゲートに、かつ、前記第１のトランジスタの前記第２のＳＤ端子と前記第２のトランジスタの前記第２のＳＤ端子との間に結合された第１のコンデンサを含み、
    前記第２の容量性素子は、前記第２のトランジスタの前記ゲートに、かつ、前記第１のトランジスタの前記第２のＳＤ端子と前記第２のトランジスタの前記第２のＳＤ端子との間に結合された第２のコンデンサを含む、
    請求項１記載の差動勾配制限スイッチ。
  4. 前記差動勾配制限スイッチは、
    第１のインバータおよび前記ＶＬｅｆｔに結合された第１のレベルシフタと、
    第２のインバータおよび前記ＶＲｉｇｈｔに結合された第２のレベルシフタと、
    をさらに含み、
    前記第１のレベルシフタおよび前記第２のレベルシフタの各々は、低電圧（ＬＶ）の入力信号を受信し、各自に結合されている前記第１のインバータまたは前記第２のインバータに、高電圧（ＨＶ）のＳｗｉｔｃｈ＿ｅｎ信号を出力するように構成されている、
    請求項１記載の差動勾配制限スイッチ。
  5. 前記第１のセレクタ回路は、第１のインバータを含み、
    前記第２のセレクタ回路は、第２のインバータを含む、
    請求項１記載の差動勾配制限スイッチ。
  6. マルチコンシューマ電圧レギュレータであって、前記マルチコンシューマ電圧レギュレータは、
    電圧出力部を有するレギュレータと、
    前記電圧出力部に結合された入力部および複数の差動勾配制限スイッチを有するマルチプレクサと、
    を含み、
    前記複数の差動勾配制限スイッチの各々は、前記マルチプレクサの入力部に結合された第１のポートと、複数のコンシューマのうちの１つに結合された第２のポートと、を含み、
    前記複数の差動勾配制限スイッチの各々は、第１のトランジスタを含み、前記第１のトランジスタは、前記差動勾配制限スイッチの第１のポートに結合された第１のソース－ドレイン（ＳＤ）端子およびボディ端子と、ゲートと、第２のＳＤ端子と、を含み、
    前記複数の差動勾配制限スイッチの各々は、第２のトランジスタを含み、前記第２のトランジスタは、前記差動勾配制限スイッチの第２のポートに結合された第１のＳＤ端子およびボディ端子と、ゲートと、前記第１のトランジスタの前記第２のＳＤ端子に結合された第２のＳＤ端子と、を含み、
    前記複数の差動勾配制限スイッチの各々は、閉成された際に、前記複数の差動勾配制限スイッチのうちの閉成された第１の差動勾配制限スイッチの両端にわたる電圧遷移の勾配が制限されるように、かつ、残っている複数の差動勾配制限スイッチの両端にわたる電圧遷移の勾配に実質的に等しくなるように、前記差動勾配制限スイッチを流れる電流を制限するように構成されており、
    前記複数の差動勾配制限スイッチの各々は、第１のセレクタ回路をさらに含み、前記第１のセレクタ回路は、前記第１のトランジスタの前記ゲートと、前記第１のポートで受信された電圧（ＶＬｅｆｔ）と、第１の電流源と、に結合されており、前記第１のセレクタ回路は、前記差動勾配制限スイッチを閉成するためのスイッチイネーブル（Ｓｗｉｔｃｈ＿ｅｎ）信号が前記第１のセレクタ回路によって受信された場合には前記第１の電流源に、前記Ｓｗｉｔｃｈ＿ｅｎ信号が受信されていない場合には前記ＶＬｅｆｔに、前記第１のトランジスタの前記ゲートを結合するように構成されており、
    前記複数の差動勾配制限スイッチの各々は、第２のセレクタ回路をさらに含み、前記第２のセレクタ回路は、前記第２のトランジスタの前記ゲートと、前記第２のポートで受信された電圧（ＶＲｉｇｈｔ）と、第２の電流源と、に結合されており、前記第２のセレクタ回路は、前記Ｓｗｉｔｃｈ＿ｅｎ信号が前記第２のセレクタ回路によって受信された場合には前記第２の電流源に、前記Ｓｗｉｔｃｈ＿ｅｎ信号が受信されていない場合には前記ＶＲｉｇｈｔに、前記第２のトランジスタの前記ゲートを結合するように構成されており、
    前記複数の差動勾配制限スイッチの各々は、前記第１のトランジスタの前記ゲートに結合された第１の容量性素子と、前記第２のトランジスタの前記ゲートに結合された第２の容量性素子と、をさらに含み、
    前記第１の容量性素子および前記第２の容量性素子ならびに前記第１の電流源および前記第２の電流源は、閉成された際に前記差動勾配制限スイッチの両端にわたる電圧遷移の勾配を制限するように、かつ、前記第１のポートに結合された入力容量と、前記第２のポートに結合された負荷容量と、の間の急電圧勾配の（または制御されていない）電荷共有を阻止するように構成されており、
    前記複数の差動勾配制限スイッチの各々は、最低電圧セレクタをさらに含み、
    前記最低電圧セレクタは、前記第１のポートと前記第２のポートとの間に、かつ、前記第１のトランジスタの前記第２のＳＤ端子と前記第２のトランジスタの前記第２のＳＤ端子との間のノードに結合されており、
    前記最低電圧セレクタは、前記ノードを前記第１のポートまたは前記第２のポートにおける最低電圧に結合し、これにより、前記最低電圧にある前記第１のポートまたは前記第２のポートに結合された前記第１のトランジスタまたは前記第２のトランジスタのドレイン端子およびボディ端子によって形成されるＰ／Ｎ接合の順方向バイアスを阻止するように構成されており、
    前記最低電圧セレクタは、第３のトランジスタおよび第４のトランジスタを含み、
    前記第３のトランジスタと前記第４のトランジスタとは、互いに対して直列に、かつ、前記第１のトランジスタおよび前記第２のトランジスタに対して並列に結合されており、
    前記第３のトランジスタは、
    前記第４のトランジスタの第１のＳＤ端子に、かつ、前記第１のトランジスタと前記第２のトランジスタとの間の前記ノードに結合された第１のＳＤ端子と、
    前記差動勾配制限スイッチの前記第１のポートに結合された第２のＳＤ端子と、
    前記差動勾配制限スイッチの前記第２のポートに結合されたゲートと、
    を有し、
    前記第４のトランジスタは、
    前記差動勾配制限スイッチの前記第２のポートに結合された第２のＳＤ端子と、
    前記差動勾配制限スイッチの前記第１のポートに結合されたゲートと、
    を有する、
    電圧レギュレータ。
  7. 前記第１の容量性素子は、前記第１のトランジスタの前記ゲートと前記差動勾配制限スイッチの前記第２のポートとの間に結合された第１のコンデンサを含み、
    前記第２の容量性素子は、前記第２のトランジスタの前記ゲートと前記差動勾配制限スイッチの前記第１のポートとの間に結合された第２のコンデンサを含む、
    請求項６記載の電圧レギュレータ。
  8. 前記第１の容量性素子は、前記第１のトランジスタの前記ゲートに、かつ、前記第１のトランジスタの前記第２のＳＤ端子と前記第２のトランジスタの前記第２のＳＤ端子との間のノードに結合された第１のコンデンサを含み、
    前記第２の容量性素子は、前記第２のトランジスタの前記ゲートに、かつ、前記第１のトランジスタの前記第２のＳＤ端子と前記第２のトランジスタの前記第２のＳＤ端子との間のノードに結合された第２のコンデンサを含む、
    請求項６記載の電圧レギュレータ。
  9. 第１のセレクタ回路は、第１のインバータを含み、
    第２のセレクタ回路は、第２のインバータを含み、
    前記複数の差動勾配制限スイッチの各々は、
    前記第１のインバータおよび前記ＶＬｅｆｔに結合された第１のレベルシフタと、
    前記第２のインバータおよび前記ＶＲｉｇｈｔに結合された第２のレベルシフタと、
    をさらに含み、
    前記第１のレベルシフタおよび前記第２のレベルシフタの各々は、低電圧（ＬＶ）の入力信号を受信し、各自に結合されている前記第１のインバータまたは前記第２のインバータに、高電圧（ＨＶ）のＳｗｉｔｃｈ＿ｅｎ信号を出力するように構成されている、
    請求項６記載の電圧レギュレータ。
  10. スイッチの両端にわたる電圧遷移の差動勾配を制限するように、前記スイッチを動作させる方法であって、前記方法は、
    第１の電圧（ＶＬｅｆｔ）を、前記スイッチの第１のポートから前記スイッチ内の第１のトランジスタの第１のソース－ドレイン（ＳＤ）端子およびボディ端子に結合するステップであって、前記第１のトランジスタは、ゲートおよび第２のＳＤ端子をさらに含むステップと、
    第２の電圧（ＶＲｉｇｈｔ）を、前記スイッチの第２のポートから前記スイッチの第２のトランジスタの第１のＳＤ端子およびボディ端子に結合するステップであって、前記第２のトランジスタは、ゲートと、前記第１のトランジスタの前記第２のＳＤ端子に結合された第２のＳＤ端子と、をさらに含むステップと、
    前記スイッチを閉成するステップと、
    を含み、
    ＶＬｅｆｔがＶＲｉｇｈｔよりも大きい場合には、
    前記スイッチを閉成するステップは、前記第１のトランジスタの前記ゲートと前記第２のポートとの間に結合された第１のフィードバックコンデンサと、第１の電流源と、を結合することにより、前記第１のトランジスタの前記ゲートを駆動し、その間、前記第２のポートにおける電圧遷移の勾配に対する前記第１のポートにおける電圧遷移の勾配を制限するステップを含み、
    前記第２のポートにおける電圧遷移の勾配は、制限するものではなく、前記第１のポートにおける勾配以下であり、
    前記スイッチの両端にわたる電圧遷移の差動勾配は、前記第１のポートにおける電圧遷移および前記第２のポートにおける電圧遷移の絶対値の合計に等しくなり、
    前記方法は、
    前記第１の電圧および前記第２の電圧のうちのどちらが最低であるかを決定するステップと、
    最低電圧を有する前記第１のポートまたは前記第２のポートを、前記第１のトランジスタの前記第２のＳＤ端子と前記第２のトランジスタの前記第２のＳＤ端子との間のノードに結合するステップと、
    をさらに含み、
    前記スイッチは、最低電圧セレクタをさらに含み、
    前記最低電圧セレクタは、第３のトランジスタおよび第４のトランジスタを含み、
    前記第３のトランジスタと前記第４のトランジスタとは、互いに対して直列に、かつ、前記第１のトランジスタおよび前記第２のトランジスタに対して並列に結合されており、
    前記第３のトランジスタは、前記第４のトランジスタの第１のＳＤ端子に、かつ、前記第１のトランジスタと前記第２のトランジスタとの間の前記ノードに結合された第１のＳＤ端子を有する、
    方法。
  11. 前記ＶＲｉｇｈｔがＶＬｅｆｔよりも大きい場合には、
    前記スイッチを閉成するステップは、前記第２のトランジスタの前記ゲートと前記第１のポートとの間に結合された第２のフィードバックコンデンサと、第２の電流源と、を結合することにより、前記第２のトランジスタの前記ゲートを駆動し、その間、前記第１のポートにおける電圧遷移の勾配に対する前記第２のポートにおける電圧遷移の勾配を制限するステップを含み、
    前記第１のポートにおける電圧遷移の勾配は、制限するものではなく、前記第２のポートにおける勾配以下であり、
    前記スイッチの両端にわたる電圧遷移の差動勾配は、前記第１のポートにおける電圧遷移および前記第２のポートにおける電圧遷移の絶対値の合計に等しくなる、
    請求項１０記載の方法。
  12. 前記方法は、
    前記スイッチを開成するために、前記ＶＬｅｆｔを前記第１のポートから前記第１のトランジスタの前記ゲートおよび前記第１のフィードバックコンデンサに結合し、
    前記スイッチを開成するために、前記ＶＲｉｇｈｔを前記第２のポートから前記第２のトランジスタの前記ゲートおよび前記第２のフィードバックコンデンサに結合する、
    ことによって、前記スイッチを開成するステップをさらに含む、
    請求項１１記載の方法。
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