JP7387725B2 - アドレス障害を検出するためのシステム、方法、及び装置 - Google Patents
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Description
本開示は、概して、システム障害を処理することに関し、より詳細には、アドレス障害を検出するためのシステム、方法、及び装置に関する。
マイクロコントローラは、所望のプロセスを実施するためにマイクロコントローラが実行し得るコード化された命令セットとして記述され得る自動化プロセスに有用である。例えば、マイクロコントローラは、車両エンジン制御システム、バイオメディカルデバイス、リモートコントローラ、電気機器、電動工具などに用いられ得る。
マイクロコントローラは、少なくとも一つの中央処理装置（ＣＰＵ）、並びに、メモリ及びプログラマブル入出力デバイスを含み得る。メモリは、例えば、ランダムアクセスメモリ（ＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦＲＡＭ）、非排他的論理和（ＮＯＲ）フラッシュ、ワンタイムプログラマブル読出し専用メモリ（ＯＴＰ ＲＯＭ）などとし得る。メモリはＣＰＵに対して外置きとし得る。或いは、メモリ及びＣＰＵが同一デバイス上に備わっていてもよい。
プロセッサとメモリの間のデータの移送を制御することによって様々なプロセスを調節し得るため、マイクロコントローラは自動化システムの不可欠な部分である。
本明細書に開示される或る例では、アドレス情報の初期生成と、このアドレス情報を特定のワード線イネーブル値及びビット線イネーブル値に復号することとの間に生じ得る障害に対する保護が強化される。例示のシステムは、第１のパリティジェネレータ、第２のパリティジェネレータ、及びパリティチェッカーを含む。第１のパリティジェネレータは、第１のアドレス情報に基づいて第１のパリティを生成するためのものである。第１のアドレス情報は、メモリストレージアレイにデータをストアするための所望の位置に対応する。第２のパリティジェネレータは、第２のアドレス情報に基づいて第２のパリティを生成する。第２のアドレス情報は、データがメモリストレージアレイにストアされる実際の位置に対応する。パリティチェッカーは、第１のパリティと第２のパリティを比較して障害を検出する。
図は一定の縮尺で描かれていない。概して、同じ又は同様の部分を指すために、図面及び添付の説明を通して同じ参照番号が用いられる。図においては層及び領域を明瞭な線及び境界で示すが、これらの線及び／又は境界の一部又は全部が理想化されていることがある。実際には、境界及び／又は線は観察不可能であったり、混ざっていたり、及び／又は不規則であることがある。
マイクロコントローラはプロセスの自動化において不可欠な役割を果たす。アプリケーションの成功のためにプロセスが冗長又はクリティカルなことがあるが、これに関わらず、マイクロコントローラの機能が適切であることが最も重要である。マイクロコントローラに生じる典型的な障害は、メモリストレージアレイや、メモリストレージアレイをサポートする周辺機器における電気的又は磁気的な干渉に起因し得る。これらの干渉は、メモリやロジックの一つ又は複数のビットの状態を変化させ、それによって障害が生じ得る。これらの障害に対する典型的な解決策は、誤り訂正符号（ＥＣＣ）及びパリティロジック及び／又はソフトウェアである。これらの解決策は、データが正しいアドレスに書き込まれたという前提の下でうまく機能し、しばしば、書込み後に書き込まれたデータを読み返すことを伴う。しかし、ＣＰＵによって提示されるアドレス情報がＥＣＣ及び／又はパリティロジック生成アルゴリズムに含まれているとしても、アドレス経路に恒久的な障害が存在する場合、検出スキームが障害を感知し得、大幅な遅延なしに障害修正手順を採用するようにプロセッサに警告し得るという保証はない。ＥＣＣ及びパリティロジック及び／又はソフトウェアは、例えば、データパリティ、データ及びアドレスパリティ、データＥＣＣ、又はデータ及びアドレスＥＣＣとし得る。
恒久アドレス障害を検出する従来の方法は、起動時にメモリをテストしてアドレス位置が正しいことを確認することを含む。しかし、この方法は、前回の起動手順以降に発生した障害しか検出し得ない。さらに、起動手順は頻繁には実行されないことがあるため、恒久障害が長期間にわたって検出されないままとなり得る。
例えば、ＣＰＵは第１のアドレスに何らかのデータを書き込もうと試み得るが、アドレス経路又はロジックに障害が存在する。この障害によりデータは代わりに第２のアドレスに書き込まれる。この障害が一過性障害の場合、上述の従来の書込み後読出し方法は、第１のアドレスにおいてストアされたデータを読み出し得、第１のアドレスにおけるストアデータが、書込み処理で送信されたデータと同一のデータではないことを認識し得る。しかし、障害がＣＰＵとＥＣＣ及びパリティロジック及び／又はソフトウェアとの間で生じる恒久障害である場合、従来の方法は、第１のアドレスにおいてストアされたデータを読み出していると認識するが、実際には第２のアドレスにおいてストアされたデータを読み出している。ＣＰＵとＥＣＣ及びパリティロジック及び／又はソフトウェアとの間で恒久障害が生じる場合、第２のアドレスのデータは第１のアドレスのために意図されたデータで上書きされる。ＣＰＵは、第２のアドレスにおけるデータが上書きされたと判定できず、それによってアプリケーションが安全ではない状態となり得る。
恒久障害の別のケースは、障害がＥＣＣ及び／又はパリティロジック及び／又はソフトウェアとメモリとの間で生じる場合である。この場合、従来の方法は、第１のアドレスのためのデータが、第２のアドレスにストアされたにもかかわらず、第１のアドレスにストアされたと認識してしまう。第２のアドレスがＣＰＵによって読まれるとき、ＣＰＵは第２のアドレスにストアされているデータがそのアドレスの正しいデータではないことに気づく。このタイプの恒久障害は、従来の方法によっても最終的には捉えられるが、検出が遅れ、アプリケーションが危険な状態に晒されたままになる。
ＣＰＵとデータがストアされるメモリセルとの間で生じる恒久障害に対処するため、プロセッサで用いられるアドレス情報と、メモリへのデータストアに関するアドレス情報から、少なくとも二つのパリティを生成するために、パリティジェネレータがメモリだけでなくプロセッサに含まれ得る。プロセッサは、次いで、パリティチェッカーを用いて二つ又はそれ以上のパリティ値を比較し、アドレス情報生成とメモリへのデータストアに関するアドレス情報との間に恒久障害が発生しているかどうかを判定し得る。この提案された方法は、プロセッサにおいて生成されるアドレス情報に対して第１のパリティを生成し、そのパリティを、メモリにデータをストアするために用いられるアドレス情報から生成される第２のパリティと比較し、ＥＣＣ及びパリティロジック及び／又はソフトウェアの従来の方法と連携して用いられ得る。
図１は、例示のメモリストレージアレイ１２４の障害検出を行なうために、本開示の教示に従って実装され得る例示の障害検出システム１００のブロック図である。障害検出システム１００は、例示のプロセッサ１０２及び例示のメモリ１０４を含み得る。図示の例において、プロセッサ１０２は例示の中央処理装置（ＣＰＵ）であり、メモリ１０４は例えばＲＡＭである。代わりに、メモリ１０４は、任意の他のタイプの揮発性又は不揮発性メモリ或いは論理レジスタとし得る。
図１の図示の例において、ＣＰＵ１０２は例示のアドレス生成ユニット１０６を含み得る。
アドレス生成ユニット１０６は、例示の書込みアドレスバス１０８に結合される。書込みアドレスバス１０８は、メモリ１０４にデータを書き込むために、アドレス情報として知られる所望の位置を識別する情報を伝える。データは、例示の書込みデータバス１１０によってメモリ１０４に書き込まれる。書込みアドレスバス１０８は、例示のＣＰＵパリティジェネレータ１１２にも結合される。ＣＰＵパリティジェネレータ１１２は、ＣＰＵパリティジェネレータ出力１１４によって例示のパリティチェッカー１１６に結合される。パリティチェッカー１１６は、次いで、パリティチェッカー１１６の外部にあるＣＰＵ１０２の一部に結合される。ＣＰＵ１０２は、例示のＥＣＣ及びパリティバス１３６によってメモリ１０４に結合されるＥＣＣ及び／又はパリティロジック及び／又はソフトウェア１３４も含む。ここで列記した異なる構成要素間の結合は、アプリケーションに応じて有線であっても無線であってもよい。
図１の図示の例において、ＣＰＵ１０２は、アドレス生成ユニット１０６を含む。幾つかの例において、アドレス生成ユニット１０６は、ＣＰＵにおけるデータオペランドをアドレス指定するために必要な計算を実施し、アドレスを生成するように機能する。アドレス生成ユニット１０６は、４セットの３連レジスタ、並びに全加算器、オフセット加算器、及びモジュロ加算器を含む。３連レジスタはそれぞれ、アドレスレジスタ、オフセットレジスタ、及び指標レジスタを含む。加算器はレジスタと連携して機能して、レジスタにストアされている情報に対して演算を実行してアドレス情報を生成する。アドレス生成ユニット１０６は、例えば、ハッシュ値、バイナリ値、１６進値などを含む様々なデータタイプとして情報を表し得る。
図示の例において、ＣＰＵ１０２は、或る入力データタイプから少なくとも一つのパリティビットを判定するＣＰＵパリティジェネレータ１１２を含む。下記で説明するように、パリティビットは、パリティビットの生成元のデータにおける単一ビットエラーをチェックするために用いられる。ＣＰＵ１０２は、二つの異なるパリティジェネレータからの少なくとも二つのパリティビットを比較するパリティチェッカー１１６も含む。パリティビットを比較した後、パリティチェッカー１１６は、ＣＰＵ１０２の異なる部分と通信し、パリティチェックの結果を通信するためのものである。
図１の図示の例において、書込みアドレスバス１０８及び書込みデータバス１１０は様々な方式で実装され得る。書込みアドレスバス１０８及び書込みデータバス１１０は、アドレス情報及びデータをメモリストレージアレイ１２４における所望の位置に送信する。アドレスバス及びデータバスの例示の実装には、例えば、バス上の各データ又はアドレス情報値に対して１本のワイヤを用いること、配線構成の複雑さを軽減する方法としてマルチプレクサを用いることなどが含まれ得る。
図示の例において、メモリ１０４は、アドレスデコーダ１１８、メモリストレージアレイ１２４、アドレスエンコーダ１２６、及びメモリパリティジェネレータ１２８を含む。アドレスデコーダ１１８は、書込みアドレスバス１０８に結合され、ワード線１２０及びビット線１２２によってメモリストレージアレイ１２４に結合される。メモリストレージアレイ１２４は、ワード線１２０及びビット線１２２によってアドレスエンコーダ１２６に結合される。アドレスエンコーダ１２６は、メモリパリティジェネレータ１２８にも結合される。メモリパリティジェネレータ１２８は、ＣＰＵ１０２におけるパリティチェッカー１１６に結合される。
アドレスデコーダ１１８は、アドレス情報のデータタイプをメモリストレージアレイ１２４のために必要とされる入力データタイプに変換するためのハードウェア又はソフトウェア要素を含み得る。この変換は、物理論理ゲートの使用又はソフトウェアでのブール代数の使用を介して成され得る。ハードウェア実装として、アドレスデコーダ１１８は、書込みアドレスバス１０８上の信号を、ワード線１２０及びビット線１２２に通電するために用いられる一層多くの信号に変換する、幾つかのデマルチプレクサを含み得る。
通電されたワード線１２０及びビット線１２２は、書込みデータバス１１０に関する情報をストアするために、メモリストレージアレイ１２４における実際の位置を特定するために用いられる一セットのワード線イネーブル値のセット及び一セットのビット線イネーブル値を作成する。
図１の図示の例において、メモリストレージアレイ１２４は、メモリ１０４において用いられるプログラマブルロジックアレイ、フィールドプログラマブルゲートアレイなどとし得る。メモリ１０４は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ハードドライブなどとして実装され得る。図示の例において、ワード線１２０及びビット線１２２は、データをストアするために、メモリストレージアレイ１２４における特定のアドレス情報を選択する行－列ペアのための指示子として用いられる。メモリストレージアレイ１２４は、ＤＲＡＭである例示のメモリ１０４において用いられ得る。例示のメモリストレージアレイ１２４がＤＲＡＭである場合、メモリストレージアレイ１２４は、幾つかのスイッチ及びコンデンサを含み得る。スイッチは、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、接合ゲート電界効果トランジスタ（ＪＦＥＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）などのトランジスタとし得る。トランジスタ及びコンデンサを共に用いることにより、１ビットのデータに対応するメモリセルが形成される。ワード線１２０及びビット線１２２は、データをストアする個々のメモリセルの位置を特定するために用いられる。例示のメモリストレージアレイ１２４におけるコンデンサは、これらにストアされるデータを劣化させることになる漏れが時間の経過とともに生じ得、読出し事象後のストアデータを維持するために再充電を必要とし得る。これは、ワード線１２０及びビット線１２２を再通電して、メモリストレージアレイ１２４におけるコンデンサを再充電することによって行われる。この繰返し再通電により、ワード線１２０及びビット線１２２に歪みが生じ得、最終的に、ワード線１２０及び／又はビット線１２２に障害が生じ得る。
図１の図示の例において、メモリ１０４は、それぞれ、ワード線１２０及びビット線１２２上の情報を符号化するアドレスエンコーダ１２６を含む。イネーブルされるワード線１２０及びビット線１２２の特定のセットは、ワード線イネーブル値及びビット線イネーブル値になり、これらの値はアドレスエンコーダ１２６によってアドレス情報に符号化される。例えば、ワード線１２０及びビット線１２２上のワード線イネーブル値及びビット線イネーブル値は、アドレスチェックバス１３０上のメモリパリティジェネレータ１２８に送られるアドレス情報のサイズを小さくするためにマルチプレクサに入力される（例えば、値が入力される）。再符号化されたアドレス情報がメモリパリティジェネレータ１２８に送られた後、メモリパリティジェネレータ１２８の出力は、パリティチェッカー１１６に送信される。メモリパリティジェネレータ１２８はパリティチェッカー１１６に結合され、そのため、メモリパリティジェネレータ１２８からの出力は、ＣＰＵ１０２におけるＣＰＵパリティジェネレータ１１２から生成されるパリティと比較され得る。言い換えれば、障害がなければ、アドレスエンコーダ１２６からの出力は、アドレス生成ユニット１０６からの出力と一致する。ＣＰＵパリティジェネレータ１１２によるＣＰＵ１０２におけるパリティの生成、メモリパリティジェネレータ１２８によるメモリ１０４におけるパリティの生成、及びパリティチェッカー１１６によるこれら二つのパリティの比較により、ＣＰＵ１０２とデータがストアされる位置との間で生じる障害が適切に検出され得る。
図１の図示の例において、障害検出システム１００は、アドレス線上の障害を能動的に検出する。メモリ１０４にデータをストアするための所望のアドレス情報は、初期的に、アドレス生成ユニット１０６によって計算される。このアドレス情報は、書込みデータバス１１０上のデータをストアするための所望の位置に対応する。アドレス情報は、次いで、書込みアドレスバス１０８に送られ、メモリ１０４及びＣＰＵパリティジェネレータ１１２に送られる。ＣＰＵパリティジェネレータ１１２は、書込みアドレスバス１０８上の符号化されたアドレス情報から一つ又は複数のパリティビットを生成する。一つ又は複数のパリティビットはパリティチェッカー１１６に送られる。
メモリ１０４において、アドレスデコーダ１１８は、書込みアドレスバス１０８からアドレス情報を受け取る。アドレスデコーダ１１８は、ハードウェア又はソフトウェアを用いてアドレス情報を復号する。復号されたアドレス情報により、ワード線１２０及びビット線１２２上のワード線イネーブル値及びビット線イネーブル値が生成され、これらの値によって書込みデータバス１１０上のデータのストアに関する実際のアドレス情報が判定される。ワード線イネーブル値及びビット線イネーブル値は、次いで、アドレスエンコーダ１２６によってハードウェア又はソフトウェアを用いて符号化される。このアドレス情報は、アドレスチェックバス１３０上のメモリパリティジェネレータ１２８に送られる。メモリパリティジェネレータ１２８は、受信したアドレス情報から一つ又は複数のパリティビットを生成する。
一つ又は複数のパリティビットは、メモリパリティジェネレータ出力１３２を介してＣＰＵ１０２におけるパリティチェッカー１１６に送られる。メモリパリティジェネレータ１２８によって生成された一つ又は複数のパリティビットは、ＣＰＵパリティジェネレータ１１２によって生成される一つ又は複数のパリティビットと比較される。比較結果は、次いで、パリティチェッカー１１６の外部にあるＣＰＵ１０２の一部に送られる。パリティチェッカー１１６における比較の結果は、デジタル高値又はデジタル低値となり得る。例えば、比較結果がデジタル高値であり、デジタル高値がブール真値に対応するようにＣＰＵ１０２が設計されている場合、障害が生じたことがＣＰＵ１０２に通知される。或いは、デジタル高値がブール偽値に対応するようにＣＰＵ１０２が設計されている場合、障害が生じなかったことがＣＰＵ１０２に通知される。障害が生じなかった場合、ＣＰＵ１０２は障害のチェックを継続する。ただし、障害が生じた場合、ＣＰＵ１０２は、アプリケーションに対するエラーの影響を軽減するためのソフトウェアを実行し得る。
図２は、図１の例示のＣＰＵパリティジェネレータ１１２のブロック図である。ＣＰＵパリティジェネレータ１１２は、例示のインターフェース２０２及び例示の論理判定器２０４を含む。この例において、インターフェース２０２は、書込みアドレスバス１０８及び論理判定器２０４に結合される。論理判定器２０４は、ＣＰＵパリティジェネレータ出力１１４によってパリティチェッカー１１６に結合され得る。ここで列記した異なる構成要素間の結合は、アプリケーションに応じて有線であっても無線であってもよい。
図２の図示の例において、インターフェース２０２は、書込みアドレスバス１０８とＣＰＵパリティジェネレータ１１２の間の接続としてハードウェアで実装され得る。インターフェース２０２は、書込みアドレスバス１０８上のアドレス情報を８ビットの情報区分に分離し得る。或いは、インターフェース２０２は、同じ機能を行なうソフトウェアとして実装され得る。インターフェース２０２は、二進、十六進、八進などを含む様々なデータタイプに接続され得る。インターフェース２０２は、これらのデータタイプの一つを、論理判定器２０４が入力として取り得るいかなるデータタイプにも変換し得る。
図示の例において、論理判定器２０４は、一セットの個々の排他的論理和（ＸＯＲ）ゲートとして、又は、入力値を少なくとも一つのパリティビットに低減するソフトウェアブール方程式として、或いは入力データを一セットのパリティビットに低減する別のタイプのソフトウェアとして実装され得る。ＸＯＲゲートとともに実装される場合、論理判定器２０４は、８ビットの複数の群を共にハッシュして、各群に対し単一のパリティビットを形成し得る。
図３は、図１の例示のメモリパリティジェネレータ１２８のブロック図である。メモリパリティジェネレータ１２８は、例示のインターフェース３０２及び例示の論理判定器３０４を含み得る。インターフェース３０２は、アドレスチェックバス１３０に結合され得る。論理判定器３０４はさらに、メモリパリティジェネレータ出力１３２によってパリティチェッカー１１６に結合される。ここで列記した異なる構成要素間の結合は、アプリケーションに応じて有線であっても無線であってもよい。
図３の図示の例において、インターフェース３０２は、書込みアドレスバス１３０とメモリパリティジェネレータ１２８との間の接続としてハードウェアで実装され得る。インターフェース３０２は、書込みアドレスバス１３０上のアドレス情報を８ビットの情報区分に分離し得る。或いは、インターフェース３０２は、同じ機能を実行するソフトウェアとして実装され得る。インターフェース３０２は、二進、十六進、八進などを含む様々なデータタイプに接続され得る。インターフェース３０２は、論理判定器３０４が入力として取り得るこういったデータタイプの任意の一つに変換し得る。
図示の例において、論理判定器３０４は、一セットの個々の排他的論理和（ＸＯＲ）ゲートとして、又は入力値を少なくとも一つのパリティビットに低減するソフトウェアブール方程式として、或いは入力データを一セットのパリティビットに低減する別のタイプのソフトウェアとして実装され得る。ＸＯＲゲートとともに実装される場合、論理判定器３０４は、８ビットの複数の群を共にハッシュして、各群に対して単一のパリティビットを形成し得る。
図４は、図１の例示のパリティチェッカー１１６のブロック図である。パリティチェッカー１１６は、例示のインターフェース４０２、例示のコンパレータ４０４、及び例示の障害ジェネレータ４０６を含む。インターフェース４０２は、例えば、パリティチェッカー１１６、ＣＰＵパリティジェネレータ出力１１４、メモリパリティジェネレータ出力１３２などの外部にあるＣＰＵ１０２の一部に結合される。ここで列記した異なる構成要素間の結合は、アプリケーションに応じて有線であっても無線であってもよい。
図４の図示の例において、インターフェース４０２は、ＣＰＵパリティジェネレータ出力１１４、メモリパリティジェネレータ出力１３２、パリティチェッカー１１６の外部にあるＣＰＵ１０２の一部、及びコンパレータ４０４に結合される。インターフェース４０２は、ＣＰＵパリティジェネレータ出力１１４及びメモリパリティジェネレータ出力１３２を入力とみなし、これら二つのパリティジェネレータに対応するパリティ値をコンパレータ４０４に送るためのものである。他の実装において、インターフェース４０２は、ＣＰＵパリティジェネレータ１１２及びメモリパリティジェネレータ１２８から、アドレス情報及びパリティビットを受け取り得る。上述の実装において、インターフェース４０２は、ＣＰＵパリティジェネレータ１１２から受け取った入力及びメモリパリティジェネレータ１２８から受け取った入力について、アドレス情報からパリティビットを分離し得る。ここで列記した異なる構成要素間の結合は、アプリケーションに応じて有線であっても無線であってもよい。
図４の図示の例において、コンパレータ４０４は、インターフェース４０２及び障害ジェネレータ４０６に結合される。コンパレータ４０４は、ハードウェア及び／又はソフトウェアとして実装され得る。ハードウェア実装において、二つ又はそれ以上のパリティビットを比較し、結果を生成し、その情報を障害ジェネレータ４０６に送るために、ＸＯＲ論理ゲートを用い得る。コンパレータ４０４のソフトウェア実装において、少なくとも二つのパリティビットを共に比較し、次いでその結果を障害ジェネレータ４０６に送るため、１セットのブール代数方程式を用い得る。ここで列記した異なる構成要素間の結合は、アプリケーションに応じて有線であっても無線であってもよい。
図示の例において、障害ジェネレータ４０６は、コンパレータ４０４及びインターフェース４０２に結合される。障害ジェネレータ４０６は、ハードウェア又はソフトウェアとして実装され得る。ハードウェア実装として、障害ジェネレータ４０６は、インターフェース４０２に送られる高レベル又は低レベルの信号を生成する１セットの論理ゲートとし得る。ソフトウェアで実装される場合、障害ジェネレータ４０６は、コンパレータ４０４の出力の対象となるｅｌｓｅ／ｉｆ文とし得る。障害ジェネレータ４０６からの出力は、インターフェース４０２がパリティチェッカー１１６の外部にあるＣＰＵ１０２の一部と通信し得るように、インターフェース４０２に送られる。ここで列記した異なる構成要素間の結合は、アプリケーションに応じて有線であっても無線であってもよい。
ＣＰＵパリティジェネレータ１１２、メモリパリティジェネレータ１２８、及びパリティチェッカー１１６は、アプリケーションのランタイムの間の障害検出を可能にしながら（例えば、ランタイムの間に用いられる）、ワード線及びビット線障害に対する適用範囲を最大にし得るが、以前の解決策は、以前の解決策が破壊的な性質を持つため、アプリケーションの起動時又は停止時にのみ実装され得る。以前の解決策が破壊性を有するのは、以前の解決策が完全なテストを中断することなく行なうためには、メモリを機能的に使用できないようにしなければならないからである。これにより、テスト中のメモリはかなりの時間の間利用可能とならず、システム性能に大きな影響を及ぼす。逆に、ＣＰＵパリティジェネレータ１１２、メモリパリティジェネレータ１２８、及びパリティチェッカー１１６を用いると、メモリ１０４は、障害を監視しながら完全に機能し、システム性能は前の解決策のように損なわれることがない。ＣＰＵパリティジェネレータ１１２、メモリパリティジェネレータ１２８、及びパリティチェッカー１１６は、アドレス情報のための適応型オンザフライフィードバックをＣＰＵ１０２に提供する。ＣＰＵパリティジェネレータ１１２、メモリパリティジェネレータ１２８、及びパリティチェッカー１１６は、ＣＰＵ１０２におけるアドレス情報生成と、処理システムのメモリ１０４におけるアドレス情報使用との間のループを閉じることによって、コンピューティングデバイス使用の効率を改善する。これにより、ＣＰＵ１０２におけるアドレス情報の初期生成と、そのアドレス情報をメモリ１０４における特定のワード線イネーブル値及びビット線イネーブル値に復号することとの間に起こり得る障害に対する保護が強化され得る。
図１の障害検出システム１００を実装する例示の手法を図２、図３、及び図４に示すが、図２、図３、及び図４に図示する要素、プロセス、及び／又はデバイスの一つ又は複数が、任意の他の方式において、組み合わされ、分割され、再配置され、省略され、削除され、及び／又は実装され得る。また、例示のＣＰＵパリティジェネレータ１１２、例示のメモリパリティジェネレータ１２８、例示のパリティチェッカー１１６、及び／又は、より一般的には、図１の例示の障害検出システム１００は、ハードウェア、ソフトウェア、ファームウェア、及び／又は、ハードウェア、ソフトウェア、及び／又はファームウェアの任意の組み合わせによって実装され得る。そのため、例えば、例示のＣＰＵパリティジェネレータ１１２、例示のメモリパリティジェネレータ１２８、例示のパリティチェッカー１１６、及び／又は、より一般的には、例示の障害検出システム１００のうちの任意のものが、一つ又は複数の、アナログ又はデジタル回路、論理回路、プログラマブルプロセッサ、プログラマブルコントローラ、グラフィックス処理ユニット（ＧＰＵ）、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、及び／又はフィールドプログラマブル論理デバイス（ＦＰＬＤ）によって実装され得る。純粋にソフトウェア及び／又はファームウェアの実装をカバーするために本特許の装置又はシステム請求項の任意のものを読むにあたって、例示のＣＰＵパリティジェネレータ１１２、例示のメモリパリティジェネレータ１２８、例示のパリティチェッカー１１６、及び／又は例示の障害検出システム１００の少なくとも一つを、ソフトウェア及び／又はファームウェアを含め、非一時的コンピュータ可読ストレージデバイス、又は、例えば、メモリ、デジタル多用途ディスク（ＤＶＤ）、コンパクトディスク（ＣＤ）、Ｂｌｕ－ｒａｙディスクなどのストレージディスクを含むようにここに明示的に定義する。また、図１の例示の障害検出システム１００は、図２、図３、及び図４に示されるものに加えて、又はそれらの代わりに、一つ又は複数の要素、プロセス、及び／又はデバイスを含み得、及び／又は、図示される要素、プロセス、及びデバイスのいずれか二つ以上又は全てを含み得る。本明細書で用いられる場合、「通信し」という句及びその変形は、直接的な通信、及び／又は、一つ又は複数の介在構成要素を介する間接通信を包含し、直接の物理的（例えば、有線）通信及び／又は常時通信を必要とせず、むしろ、周期的間隔、スケジュールされた間隔、非周期的間隔、及び／又は一回限りの事象における選択的通信を付加的に含む。
図５に、図１の障害検出システムを実装するための、例示のハードウェア論理、機械可読命令、ハードウェア実装状態機械、及び／又はこれらの任意の組み合わせを表すフローチャートを示す。機械可読命令は、図９に関連して以下で説明する例示のプロセッサプラットフォーム９００に示すプロセッサ９１２などのコンピュータプロセッサによって実行される実行可能プログラム又は実行可能プログラムの一部とし得る。こういったプログラムは、ＣＤ－ＲＯＭ、フロッピーディスク、ハードドライブ、ＤＶＤ、Ｂｌｕ－ｒａｙディスク、又はプロセッサ９１２に関連するメモリなどの非一時的コンピュータ可読ストア媒体にストアされるソフトウェアにおいて具現化され得るが、プログラム全体及び／又はその一部が、代替としてプロセッサ９１２以外のデバイスによって実行され得、及び／又は、ファームウェア又は専用ハードウェアによって具現化され得る。また、例示のプログラムは、図５に図示するフローチャートを参照して説明するが、例示の障害検出システム１００を実装する多くの他の方法が代わりに用いられ得る。例えば、これらのブロックの実行順序は変更され得、及び／又は、説明されるブロックの幾つかが、変更、削除、又は組み合わされ得る。これに加えて及び／又はこの代わりに、これらのブロックのいずれか又は全部が、一つ又は複数のハードウェア回路（例えば、離散及び／又は統合アナログ及び／又はデジタル回路要素、ＦＰＧＡ、ＡＳＩＣ、コンパレータ、オペアンプ、論理回路など）によって実装され得、これらのハードウェア回路は、ソフトウェア又はファームウェアを実行せずに、対応する動作を行うように構成される。
上述したように、図１、図２、図３、及び図４の例示のプロセスは、例えば、ハードディスクドライブ、フラッシュメモリ、読出し専用メモリ、コンパクトディスク、デジタル多用途ディスク、キャッシュ、ランダムアクセスメモリ、及び／又は、情報が任意の期間（例えば、長期間にわたって、恒久的に、短いインスタンスの間、一時的にバッファリングする間、及び／又は情報をキャッシュする間）ストアされるストレージディスクなどの、非一時的コンピュータ及び／又は機械可読媒体にストアされる実行可能命令（例えば、コンピュータ及び／又は機械可読命令）を用いて実装され得る。本明細書で用いられる場合、非一時的コンピュータ可読媒体という用語は、任意のタイプのコンピュータ可読ストレージデバイス及び／又はストレージディスクを含み、伝搬信号を除外し、伝送媒体を除外するように明示的に定義される。
「含む」及び「包含する」（及びこれらのすべての形態及び時制）は、本明細書において非限定用語として用いられる。したがって、或る請求項が、プリアンブルとして、又は任意の種類の請求項の記載内で、「含む」又は「包含する」の任意の形態（例えば、含む、包含する、含めて、有してなど）を採用する場合は常に、付加的な要素、用語などが、対応する請求項又は記載の範囲外となることなく存在し得ることを理解されたい。本明細書において、「少なくとも」という句が、例えば請求項のプリアンブルにおいて、移行項として用いられる場合、「包含する」及び「含む」という用語が限定されないのと同様に、「少なくとも」という句も限定されない。本明細書において、「少なくとも」という句が、例えば請求項のプリアンブルにおいて移行項として用いられる場合、「包含する」及び「含む」という用語が限定されないのと同様に、「少なくとも」という句は限定されない。用語「及び／又は」は、例えば、Ａ、Ｂ、及び／又はＣなどの形態で用いられる場合、Ａ、Ｂ、Ｃの下記の任意の組み合わせ又はサブセットを指す。例えば、（１）Ａのみ、（２）Ｂのみ、（３）Ｃのみ、（４）Ｂを備えるＡ、（５）Ｃを備えるＡ、（６）Ｃを備えるＢ、並びに、（７）Ｂ及びＣを備えるＡなどを指す。本明細書において、構造、構成要素、品目、対象物、及び／又は物を記述する文脈で用いられる場合、「Ａ及びＢの少なくとも一つ」という句は、（１）少なくとも一つのＡ、（２）少なくとも一つのＢ、並びに（３）少なくとも一つのＡ及び少なくとも一つのＢ、のうちの任意のものを含む実装を指すことを意図している。同様に、本明細書において、構造、構成要素、品目、対象物、及び／又は物を記述する文脈で用いられる場合、「Ａ又はＢの少なくとも一つ」という句は、（１）少なくとも一つのＡ、（２）少なくとも一つのＢ、並びに、（３）少なくとも一つのＡ及び少なくとも一つのＢ、のうちの任意のものを含む実装を指すことを意図している。本明細書において、プロセス、命令、動作、行為、及び／又は工程の実施又は実行を記述する文脈で用いられる場合、「Ａ及びＢの少なくとも一つ」という句は、（１）少なくともＡ、（２）少なくともＢ、並びに、（３）少なくともＡ及び少なくともＢ、のうちの任意のものを含む実装を指すことを意図している。同様に、本明細書において、プロセス、命令、動作、行為、及び／又は工程の実施又は実行を記述する文脈で用いられる場合、「Ａ又はＢの少なくとも一つ」という句は、（１）少なくともＡ、（２）少なくともＢ、並びに、（３）少なくともＡ及び少なくともＢ、のうちの任意のものを含む実装を指すことを意図している。
図５のプログラムは、図１の障害検出システム１００を実施するためのプロセス５００を示す。プロセス５００は、プロセス５００の開始であるブロック５０２を含む。ブロック５０２は、第１のパリティを生成するようにプロセッサに指示し得るブロックである。プロセス５００は、図２の例示のＣＰＵパリティジェネレータ１１２に対応し得る。ブロック５０２において、ＣＰＵパリティジェネレータ１１２は、第１のアドレス情報に関連付けられる第１のパリティビットを生成する。第１のアドレス情報は、図１のＣＰＵ１０２におけるデータオペランドに関連付けられる（例えば、データオペランドに基づく）。第１のアドレス情報は、書込みアドレスバス１０８によってメモリ１０４に送られる。第１のアドレス情報は、書込みデータバス１１０上のデータがメモリ１０４にストアされる所望の位置とし得る。
プロセス５００は、第１のアドレス情報をワード線イネーブル値及びビット線イネーブル値に復号するようにプロセッサに指示するブロックであるブロック５０４を含む。これらのワード線イネーブル値及びビット線イネーブル値は、図１のメモリ１０４のワード線１２０及びビット線１２２に対応する。ブロック５０４は、図１の例示のハードウェア実装に対応し得、ブロック５０４は、アドレスデコーダ１１８としてハードウェアで実施され得る。
プロセス５００はブロック５０６を含む。ブロック５０６は、メモリストレージアレイにデータをストアするようにプロセッサに指示するブロックである。メモリストレージアレイは、図１のメモリストレージアレイ１２４に対応し得、データは、図１の書込みデータバス１１０上のデータに対応し得る。
プロセス５００はブロック５０８をさらに含む。ブロック５０８は、ワード線イネーブル値及びビット線イネーブル値を第２のアドレス情報に再符号化するようにプロセッサに指示するブロックである。この第２のアドレス情報は、ワード線１２０及びビット線１２２上のワード線イネーブル値及びビット線イネーブル値に対応する。この第２のアドレス情報は、データがメモリストレージアレイにストアされる実際の位置である。ブロック５０８は、図１の例示のハードウェア実装に対応し得、ブロック５０８は、例示のアドレスエンコーダ１２６として実装される。データがストアされるメモリストレージアレイは、図１のメモリストレージアレイ１２４に対応し得る。
プロセス５００は、第２のアドレス情報に基づいて第２のパリティビットを生成するようにプロセッサに指示するブロックであるブロック５１０を含む。このパリティビットは、ワード線１２０及びビット線１２２上のワード線イネーブル値及びビット線イネーブル値に対応する。ブロック５１０は、図１の例示のメモリ１０４の例示のメモリパリティジェネレータ１２８に対応し得る。
プロセス５００は、第１のアドレス情報に対応する第１のパリティビットと第２のアドレス情報に対応する第２のパリティビットとを比較するようにプロセッサに指示するブロックであるブロック５１２も含む。ブロック５１２は、図１の例示のパリティチェッカー１１６に対応し得る。
図６のプロセスは、図５に示すプロセス５００のブロック５０２を実装するために用いられ得るサブプロセス６００を示す。サブプロセス６００は、図１の例示のハードウェア実装において、図２に詳細に示すＣＰＵパリティジェネレータ１１２によって示される。サブプロセス６００は、ＣＰＵ１０２における第１のアドレス情報に基づいてパリティビットを生成するようにプロセッサに指示するためのものである。第１のアドレス情報は、図１に示すアドレス生成ユニット１０６によって用いられるＣＰＵ１０２におけるデータオペランドに対応する。
サブプロセス６００は、データがメモリストレージアレイにストアされる前に、書込みアドレスバスから第１のアドレス情報が受け取られることを特定するブロック６０２で始まる。メモリストレージアレイは、図１の例示の障害検出システム１００のメモリ１０４におけるメモリストレージアレイ１２４に対応し得る。第１のアドレス情報は、書込みアドレスバス１０８上にあるとし得る。ブロック６０２は、図２に示す例示のＣＰＵパリティジェネレータ１１２のインターフェース２０２によって実施され得る。
サブプロセス６００における次のブロックはブロック６０４であり、ブロック６０４は、アドレス情報を図２の論理判定器２０４に送るように例示のＣＰＵパリティジェネレータ１１２のインターフェース２０２に指示するブロックである。ブロック６０４は、図２のインターフェース２０２と論理判定器２０４の間の結合を表し得る。
サブプロセス６００における次のブロックはブロック６０６であり、ブロック６０６は、このブロックに送られるアドレス情報のための一つ又は複数のパリティビットを判定するブロックである。ブロック６０６は、図２のＣＰＵパリティジェネレータ１１２における論理判定器２０４としてハードウェアで実施され得る。判定されるパリティビットの数は、アドレス情報のサイズに基づく。パリティビットは、典型的には、８ビットの情報のセットごとに判定される。例えば、ＣＰＵパリティジェネレータ１１２に入力されるデータは、論理判定器２０４によって用いられるようにするために、インターフェース２０２によって８ビットセグメントに分離される。３２ビットアドレス情報の場合、論理判定器２０４は四つのパリティビットを判定する。
サブプロセス６００における次のブロックは、判定されたパリティビットをパリティチェッカーに送るブロックであるブロック６０８である。パリティチェッカーは、図１のＣＰＵ１０２のパリティチェッカー１１６に対応し得る。ブロック６０８は、ハードウェアにおいてＣＰＵパリティジェネレータ出力１１４として表され得る。サブプロセス６００における次のブロックはブロック６１０であり、ブロック６１０は、図５のプロセス５００に戻るようにサブプロセス６００に指示するブロックである。
図７のプロセスは、図５に示すプロセス５００のブロック５１０を実装するために用いられ得るサブプロセス７００を示す。サブプロセス７００は、図１の例示のハードウェア実装において、図３に詳細に示すメモリパリティジェネレータ１２８によって示される。サブプロセス７００は、メモリ１０４における第２のアドレス情報に基づいてパリティビットを生成するようにプロセッサに指示し得る。第２のアドレス情報は、図１に示すメモリ１０４におけるワード線１２０及びビット線１２２に対応するワード線イネーブル値及びビット線イネーブル値に対応する。
サブプロセス７００は、データがメモリストレージアレイにストアされた後で、第２のアドレス情報がアドレスチェックバス上で受けられることを特定するブロック７０２で始まる。アドレスチェックバスは、図１のアドレスチェックバス１３０に対応し得る。メモリストレージアレイは、図１のメモリ１０４のメモリストレージアレイ１２４に対応し得る。ブロック７０２は、図３に示す例示のメモリパリティジェネレータ１２８のインターフェース３０２によって実施され得る。
サブプロセス７００における次のブロックはブロック７０４であり、ブロック７０４は、アドレス情報を図３の論理判定器３０４に送るように例示のメモリパリティジェネレータ１２８のインターフェース３０２に指示するブロックである。ブロック７０４は、図３のインターフェース３０２と論理判定器３０４の間の結合を表し得る。
サブプロセス７００における次のブロックはブロック７０６であり、ブロック７０６は、ブロック７０６に送られるアドレス情報のための一つ又は複数のパリティビットを判定するブロックである。ブロック７０６は、ハードウェアにおいて図３のメモリパリティジェネレータ１２８における論理判定器３０４として実施され得る。判定されるパリティビットの数は、アドレス情報のサイズに基づく。パリティビットは、典型的には、８ビットの情報のセットごとに判定される。例えば、メモリパリティジェネレータ１２８に入力されるデータは、論理判定器３０４によって用いられるようにするために、インターフェース３０２によって８ビットセグメントに分離される。３２ビットアドレス情報の場合、論理判定器３０４は四つのパリティビットを判定する。
サブプロセス７００における次のブロックは、判定されたパリティビットをパリティチェッカーに送るブロックであるブロック７０８である。パリティチェッカーは、図１のＣＰＵ１０２のパリティチェッカー１１６に対応し得る。ブロック７０８は、ハードウェアにおいてメモリパリティジェネレータ出力１３２として表され得る。サブプロセス７００における次のブロックはブロック７１０であり、ブロック７１０は、図５のプロセス５００に戻るようにサブプロセス７００に指示するブロックである。
図８のプロセスは、図５に示すプロセス５００のブロック５１２を実装するために用いられ得るサブプロセス８００を示す。サブプロセス８００は、図１の例示のハードウェア実装において、図４に詳細に示すパリティチェッカー１１６によって示される。サブプロセス８００は、二つ又はそれ以上のパリティビットを比較するようにプロセッサに指示し得る。
サブプロセス８００は、プロセッサが第１のパリティジェネレータから第１のパリティビットを受け取ることを特定するブロック８０２で始まる。第１のパリティジェネレータは、図２に示すＣＰＵパリティジェネレータ１１２に対応し得る。サブプロセス８００における次のブロックは、プロセッサが第２のパリティジェネレータから第２のパリティビットを受け取ることを特定するブロック８０４である。第２のパリティジェネレータは、図３に示すメモリパリティジェネレータ１２８に対応し得る。図４にサブプロセス８００の例示の実装を示し、サブプロセス８００のブロック８０２及び８０４は、インターフェース４０２によって行われ得る。
サブプロセス８００における次のブロックはブロック８０６であり、ブロック８０６は、二つ又はそれ以上のパリティビットを比較し、これら二つ又はそれ以上のパリティビットが異なるかどうかを特定するブロックである。サブプロセス８００のブロック８０６は、図４の例示のパリティチェッカー１１６におけるコンパレータ４０４として実装され得る。ブロック８０６が二つ又はそれ以上のパリティビットを比較し、これら二つ又はそれ以上のパリティビットが異なると特定する場合、サブプロセス８００はブロック８０８に移行し、そうでない場合、サブプロセス８００はブロック８１０に移行する。
サブプロセス８００において、ブロック８０８は、二つ又はそれ以上のパリティビットが異なることを特定する障害を生成するブロックである。この障害は、第１のアドレス情報が第２のアドレス情報とは異なることを示す。第１のアドレス情報は、アドレス生成ユニット１０６によって用いられるＣＰＵ１０２におけるデータオペランドに対応する。第２のアドレス情報は、ワード線イネーブル値のセット及びビット線イネーブル値のセット、並びに、データがストアされる実際の位置に対応する。ブロック８０８は、図４の障害ジェネレータ４０６として実装され得る。
サブプロセス８００は、次いで、ブロック８０８からブロック８１０に移る。ブロック８１０は、二つ又はそれ以上のパリティビットを比較した結果を、パリティチェッカーの外部にあるプロセッサの一部に送るブロックである。これを実現するために、比較結果はまずインターフェース４０２に送られ得る。インターフェース４０２は、次いで、比較結果を、パリティチェッカー１１６の外部にあるＣＰＵ１０２の一部に送り得る。この結果の値から、ＣＰＵ１０２は、障害に対する安全プロトコルを実行するか否かを判定し得る。障害に対する安全プロトコルは、障害の影響を軽減し、或るアプリケーションにおける安全でない状態を防ぐためのものである。サブプロセス８００における次のブロックはブロック８１２であり、ブロック８１２は、サブプロセス８００に図５のプロセス５００に戻るように指示するブロックである。
図９は、図１のシステムを実装するために図５、図６、図７、及び図８の命令を実行するように構築される、例示のプロセッサプラットフォーム９００のブロック図である。プロセッサプラットフォーム９００は、例えば、サーバ、パーソナルコンピュータ、ワークステーション、自己学習機械（例えば、ニューラルネットワーク）、モバイルデバイス（例えば、携帯電話、スマートフォン、ｉＰａｄ（商標）などのタブレット）、携帯情報端末（ＰＤＡ）、インターネット電気機器、ＤＶＤプレーヤ、ＣＤプレーヤ、デジタルビデオレコーダ、Ｂｌｕ－ｒａｙプレーヤ、ゲーム機、パーソナルビデオレコーダ、セットトップボックス、ヘッドセット又は他のウェアラブルデバイス、或いは任意の他のタイプのコンピューティングデバイスとし得る。
図示の例のプロセッサプラットフォーム９００は、プロセッサ９１２を含む。図示の例のプロセッサ９１２はハードウェアである。例えば、プロセッサ９１２は、任意の所望のファミリ又は製造業者からの一つ又は複数の集積回路、論理回路、マイクロプロセッサ、ＧＰＵ、ＤＳＰ、或いはコントローラによって実装され得る。ハードウェアプロセッサは、半導体ベース（例えば、シリコンベース）のデバイスとし得る。この例では、プロセッサは、ＣＰＵパリティジェネレータ１１２及びパリティチェッカー１１６を実装する。
図示の例のプロセッサ９１２は、ローカルメモリ９１３（例えば、キャッシュ）を含む。図示の例のプロセッサ９１２は、揮発性メモリ９１４及び不揮発性メモリ９１６を含むメインメモリとバス９１８を介して通信する。揮発性メモリ９１４は、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ＲＡＭＢＵＳ（登録商標）ダイナミックランダムアクセスメモリ（ＲＤＲＡＭ（登録商標））、及び／又は任意の他のタイプのランダムアクセスメモリデバイスによって実装され得る。不揮発性メモリ９１６は、フラッシュメモリ及び／又は任意の他の所望のタイプのメモリデバイスによって実装され得る。メインメモリ９１４、９１６へのアクセスは、メモリコントローラによって制御される。この例では、揮発性メモリ９１４は、メモリパリティジェネレータ１２８を含む。
図示の例のプロセッサプラットフォーム９００は、インターフェース回路９２０も含む。インターフェース回路９２０は、例えば、イーサネットインターフェース、ユニバーサルシリアルバス（ＵＳＢ）、ブルートゥース（登録商標）インターフェース、近距離通信（ＮＦＣ）インターフェース、及び／又はＰＣＩエクスプレスインターフェースなど、任意のタイプのインターフェース規格によって実装され得る。
図示の例では、一つ又は複数の入力デバイス９２２がインターフェース回路９２０に接続される。入力デバイス９２２により、ユーザはデータ及び／又はコマンドをプロセッサ９１２に入力し得る。入力デバイスは、例えば、オーディオセンサー、マイク、カメラ（静止画又は動画）、キーボード、ボタン、マウス、タッチスクリーン、トラックパッド、トラックボール、アイソポイント、及び／又は音声認識システムによって実装され得る。
また、一つ又は複数の出力デバイス９２４が、図示の例のインターフェース回路９２０に接続される。出力デバイス９２４は、例えば、ディスプレイデバイス（例えば、発光ダイオード（ＬＥＤ）、有機発光ダイオード（ＯＬＥＤ）、液晶ディスプレイ（ＬＤＣ）、陰極線管ディスプレイ（ＣＲＴ）、面内スイッチング（ＩＰＳ）ディスプレイ、タッチスクリーンなど）、触覚出力デバイス、プリンター、及び／又はスピーカー）によって実装され得る。そのため、図示の例のインターフェース回路９２０は、典型的に、グラフィックスドライバカード、グラフィックスドライバチップ、及び／又はグラフィックスドライバプロセッサを含む。
図示の例のインターフェース回路９２０は、ネットワーク９２６を介して外部マシン（例えば、任意のタイプのコンピューティングデバイス）とのデータの交換を容易にするために、送信機、受信機、トランシーバ、モデム、住宅用ゲートウェイ、無線アクセスポイント、及び／又はネットワークインターフェースなどの通信デバイスも含む。こういった通信は、例えば、イーサネット接続、デジタル加入者線（ＤＳＬ）接続、電話回線接続、同軸ケーブルシステム、衛星システム、ＬＯＳ（line-of-sight）無線システム、携帯電話システムなどを介して行い得る。
図示の例のプロセッサプラットフォーム９００は、ソフトウェア及び／又はデータをストアするための一つ又は複数の大容量ストア装置９２８も含む。このような大容量ストア装置９２８の例には、フロッピーディスクドライブ、ハードドライブディスク（ハードディスクドライブ？）、コンパクトディスクドライブ、Ｂｌｕ－ｒａｙディスクドライブ、独立したディスクの冗長アレイ（ＲＡＩＤ）システム、及びデジタル多用途ディスク（ＤＶＤ）ドライブが含まれる。
図５、図６、及び図８の機械実行可能命令９３２は、大容量ストア装置９２８、揮発性メモリ９１４、不揮発性メモリ９１６、及び／又は、ＣＤやＤＶＤなどの取り外し可能な非一時的コンピュータ可読ストア媒体にストアされ得る。
上述から、従来の解決策はその破壊的性質のためにアプリケーションの起動時又は停止時にしか実装され得ないが、アプリケーションのランタイムの間の障害検出を可能にする（例えば、ランタイムの間に用いられる）一方で、ワード線及びビット線障害に対する適用範囲を最大にする、例示の方法、装置、及び物品が開示されていることが理解されよう。以前の解決策が破壊性を有するのは、以前の解決策が完全なテストを中断することなく実行するためには、メモリを機能的に使用不能にしなければならないからである。そのため、テスト中のメモリはかなりの時間利用可能にならないので、システム性能に大きな影響を及ぼす。逆に、本明細書で開示される例示の方法、装置、及び物品を用いる場合、障害の監視及びシステム性能は以前の解決策による場合のように損なわれることなく、メモリは完全に機能する。また、アドレス情報のための適応型のオンザフライフィードバックをＣＰＵに提供する例示の方法、装置、及び物品が開示されていることも理解されよう。開示された方法、装置、及び物品は、プロセッサにおけるアドレス情報の生成と処理システムのメモリにおけるアドレス情報の使用との間のループを閉じることによって、コンピューティングデバイスの使用効率を改善する。これにより、アドレス情報の初期生成と、そのアドレス情報を特定のワード線イネーブル値及びビット線イネーブル値に復号することとの間に生じ得る障害に対する保護が強化され得る。したがって、開示された方法、装置、及び物品は、コンピュータの機能における一つ又は複数の改善に向けられている。
本特許は、本特許の特許請求の範囲に公正に含まれるすべての方法、装置、及び物品を網羅する。
Claims (27)
- システムであって、
プロセッサであって、
データを記憶するための所望の位置に対応する第１のアドレス情報を生成するように構成されるアドレス生成器と、
前記第１のアドレス情報に基づいて第１のパリティを生成するように構成される第１のパリティ生成器と、
パリティ検査器と、
を含む、前記プロセッサと、
メモリであって、
メモリストレージアレイと、
１組のワード線と１組のビット線とにより第１のノードで前記メモリストレージアレイに結合されるアドレスデコーダであって、前記第１のアドレス情報を受信し、前記第１のアドレス情報を受信することに応答して前記１組のワード線と前記１組のビット線とのサブセットを活性化するように構成される、前記アドレスデコーダと、
前記１組のワード線と前記１組のビット線とにより第２のノードで前記メモリストレージアレイに結合されるアドレスエンコーダであって、前記１組のワード線と前記１組のビット線とのサブセットを第２のアドレス情報にエンコードするように構成される、前記アドレスエンコーダと、
前記アドレスエンコーダに結合される第２のパリティ生成器であって、メモリストレージアレイに記憶される前記データの実際の位置を代表する前記第２のアドレス情報に基づいて第２のパリティを生成するように構成される、前記第２のパリティ生成器と、
を含み、
前記パリティ検査器が前記第１のパリティを前記第２のパリティと比較する、システム。 - 請求項１に記載のシステムであって、
前記第１のパリティが、前記第１のアドレス情報における第１の１組のビットから判定される第１のパリティビットを含み、前記第２のパリティが、前記第２のアドレス情報における第２の１組のビットから判定される第２のパリティビットを含む、システム。 - 請求項１に記載のシステムであって、
前記アドレス生成器と前記メモリストレージアレイとの間に位置する障害を更に含む、システム。 - 請求項３に記載のシステムであって、
前記第１のアドレス情報が前記プロセッサにおけるデータオペランドに対応する、システム。 - 請求項４に記載のシステムであって、
前記プロセッサにおける前記データオペランドが前記アドレス生成器に入力される、システム。 - 請求項１に記載のシステムであって、
前記パリティ検査器が、前記第２のアドレス情報が前記第１のアドレス情報と一致するかどうかを判定し、
前記第２のアドレス情報が前記第１のアドレス情報と一致しないと判定することに応答して、前記データの記憶についての障害を判定する、システム。 - 請求項１に記載のシステムであって、
前記システムが、少なくともデータパリティ、データ及びアドレスパリティ、データ誤り訂正コード（ＥＣＣ）、又は、データ及びアドレスＥＣＣと連携して用いられ得る、システム。 - 請求項１に記載のシステムであって、
前記システムがアプリケーションのランタイムの間に用いられ得る、システム。 - 請求項３に記載のシステムであって、
前記システムが、アプリケーションの少なくとも起動又は停止の間に前記障害を検出し得る、システム。 - 方法であって、
プロセッサ内のアドレス生成器によって、メモリストレージアレイにデータを記憶するための所望の位置に対応する第１のアドレス情報に基づいて第１のパリティを生成することと、
メモリ内のアドレスデコーダによって、前記第１のアドレス情報をデコードすることであって、前記アドレスデコーダが１組のワード線と１組のビット線とにより第１のノードで前記メモリストレージアレイに結合される、前記デコードすることと、
前記アドレスデコーダによって、前記第１のアドレス情報を受信することに応答して前記１組のワード線と前記１組のビット線とのサブセットを活性化することと、
前記メモリ内のアドレスエンコーダによって、前記１組のワード線と前記１組のビット線とのサブセットを第２のアドレス情報にエンコードすることであって、前記アドレスエンコーダが前記１組のワード線と前記１組のビット線とにより第２のノードで前記メモリストレージアレイに結合される、前記エンコードすることと、
前記メモリ内の第２のパリティ生成器によって、前記メモリストレージアレイに記憶されるデータの実際の位置を代表する前記第２のアドレス情報に基づいて第２のパリティを生成することと、
パリティ検査器によって、前記第１のパリティを前記第２のパリティと比較することと、
を含む、方法。 - 請求項１０に記載の方法であって、
前記第１のパリティが、前記第１のアドレス情報における第１の１組のビットから判定される第１のパリティビットを含み、前記第２のパリティが、前記第２のアドレス情報における第２の１組のビットから判定される第２のパリティビットを含む、方法。 - 請求項１０に記載の方法であって、
前記プロセッサによって、前記第１のパリティと前記第２のパリティとの間の比較に基づいて前記アドレス生成器と前記メモリストレージアレイとの間に位置する障害を判定することを更に含む、方法。 - 請求項１０に記載の方法であって、
前記第１のアドレス情報がプロセッサにおけるデータオペランドに対応する、方法。 - 請求項１３に記載の方法であって、
前記１組のワード線と前記１組のビット線とのサブセットを活性化することによって前記データが前記メモリストレージアレイに記憶される、方法。 - 請求項１０に記載の方法であって、
前記方法が、少なくともデータパリティ、データ及びアドレスパリティ、データ誤り訂正コード（ＥＣＣ）、又は、データ及びアドレスＥＣＣと連携して用いられ得る、方法。 - 請求項１０に記載の方法であって、
前記方法がアプリケーションのランタイムの間に用いられ得る、方法。 - 請求項１６に記載の方法であって、
前記方法が、前記アプリケーションの少なくとも起動又は停止の間に障害を検出し得る、方法。 - 命令を含む非一時的コンピュータ可読記憶媒体であって、
前記命令が、実行されると、プロセッサに少なくとも、
メモリストレージアレイにデータをストアするための所望の位置に対応する第１のアドレス情報に基づいて第１のパリティを生成することと、
前記データの記憶の間に活性化され、前記メモリストレージアレイに記憶される前記データの実際の位置を代表する１組のワード線と１組のビット線とに対応する第２のアドレス情報に基づいて第２のパリティを生成することと 、
前記第１のパリティを前記第２のパリティを比較することと、
を含み、
アドレスエンコーダが第２のノードで前記メモリストレージアレイに結合され、前記アドレスエンコーダが、前記メモリストレージアレイに記憶される前記データの実際の位置の１組のワード線と１組のビット線とを前記第２のアドレス情報にエンコードするように構成され、
前記メモリストレージアレイが第１のノードにおいてアドレスデコーダに結合され、前記アドレスデコーダが、前記第１のアドレス情報を受信してデコードするように構成され、
前記アドレスデコーダが、前記第１のアドレス情報を受信してデコードすることに応答して前記１組のワード線と前記１組のビット線とを活性化するように更に構成される、非一時的コンピュータ可読記憶媒体。 - 請求項１８に記載の非一時的コンピュータ可読記憶媒体であって、
前記第１のパリティが、前記第１のアドレス情報における第１の１組のビットから判定される第１のパリティビットを含み、前記第２のパリティが、前記第２のアドレス情報における第２の１組のビットから判定される第２のパリティビットを含む、非一時的コンピュータ可読記憶媒体。 - 請求項１８に記載の非一時的コンピュータ可読記憶媒体であって、
前記第１のパリティと前記第２のパリティとの間の比較に基づいて、アドレス生成ユニットと前記メモリストレージアレイとの間にある障害を検出することを更に含む、非一時的コンピュータ可読記憶媒体。 - 請求項１８に記載の非一時的コンピュータ可読記憶媒体であって、
前記第１のアドレス情報が前記プロセッサにおけるデータオペランドに対応する、非一時的コンピュータ可読記憶媒体。 - 請求項２０に記載の非一時的コンピュータ可読記憶媒体であって、
前記命令が、前記プロセッサに、少なくともアプリケーションの起動又は停止の間に前記障害を検出させる、非一時的コンピュータ可読記憶媒体。 - 請求項２２に記載の非一時的コンピュータ可読記憶媒体であって、
前記命令が、前記プロセッサに、アプリケーションのランタイムの間に前記障害を検出させる、非一時的コンピュータ可読記憶媒体。 - 請求項１８に記載の非一時的コンピュータ可読記憶媒体であって、
前記命令が、前記プロセッサに、少なくともデータパリティ、データ及びアドレスパリティ、データ誤り訂正コード（ＥＣＣ）、又は、データ及びアドレスＥＣＣと連携して用いられるようにさせる、非一時的コンピュータ可読記憶媒体。 - 装置であって、
メモリストレージアレイにデータを記憶するための所望の位置に対応する第１のアドレス情報に基づいて第１のパリティを生成するように構成される第１のパリティ発生器であって、前記第１のアドレス情報がプロセッサにおけるデータオペランドに基づく、前記第１のパリティ発生器と、
前記プロセッサにおけるパリティ検査器であって、
前記第１のパリティ発生器から前記第１のパリティを受け取り、
前記メモリストレージアレイにおける前記データの記憶の間に活性化され、前記メモリストレージアレイに記憶される前記データの実際の位置を代表する１組のワード線と１組のビット線とに対応する第２のアドレス情報に基づく第２のパリティを第２のパリティ発生器から受け取り、
前記第１のパリティを前記第２のパリティと比較する、
ように構成される、前記パリティ検査器と、
を含み、
前記１組のワード線と前記１組のビット線とが、アドレスデコーダを第１のノードで前記メモリストレージアレイに結合し、前記アドレスデコーダが前記第１のアドレス情報を受け取るように構成され、
前記１組のワード線と前記１組のビット線とが、前記メモリストレージアレイを第２のノードでアドレスエンコーダに結合し、前記アドレスエンコーダが前記第２のアドレス情報を出力するように構成され、
前記アドレスエンコーダが前記第２のパリティ発生器に結合される、装置。 - 請求項２５に記載の装置であって、
前記第１のパリティが、前記第１のアドレス情報における第１の１組のビットから判定される第１のパリティビットを含み、前記第２のパリティが、前記第２のアドレス情報における第２の１組のビットから判定される第２のパリティビットを含む、装置。 - 請求項２５に記載の装置であって、
前記パリティ検査器が、前記第１のパリティと前記第２のパリティとの間の比較に基づいて、前記第１のアドレス情報を生成したアドレス生成ユニットと前記メモリストレージアレイとの間に位置する障害を検出するように構成される、装置。
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