JP7366484B2 - 量子誤り訂正復号システム、方法、フォールトトレラント量子誤り訂正システム及びチップ - Google Patents

Description

本願の実施例は量子技術分野に関し、特に量子誤り訂正復号システム、方法、フォールトトレラント量子誤り訂正システム及びチップに関する。

本願は、２０２１年２月７日に提出された出願番号が第２０２１１０１６８３２２．７号であり、発明の名称が「量子誤り訂正復号システム、方法、フォールトトレラント量子誤り訂正システム及びチップ」である中国特許出願の優先権を要求し、その全部の内容は引用によって本願中に組み込まれている。

量子ビットは非常にノイズの影響を受けやすいため、現状の技術から見て、物理量子ビット上で量子計算を直接実現することはまだ現実的ではない。量子誤り訂正コード及びフォールトトレラント量子計算技術の発展に伴って、原則的には、ノイズがある量子ビットにおいて任意の精度の量子計算を実現することが可能である。

もしも単に量子情報を対象として記憶を行うとすれば、すべてのエラー症状を検出して収集し、且つ最後にすべての症状情報に応じて誤り訂正を行うことができる。このような誤り訂正方式は後処理と呼ばれる。しかしながら、フォールトトレラント量子計算を行うときには、量子回路自体はエラータイプをリアルタイムに変更するようになり、単に症状情報に依存するだけでは異なる時間と空間に発生するエラーを正確に追跡して位置特定することができない。量子計算をスムーズに行うことができるようにするために、エラー症状を獲得した後に、直ちに復号を行い、且つ量子アルゴリズムの各々の計算ステップの動作の前（又は次回の誤り訂正の開始前）にエラー訂正を完了する必要がある。このような誤り訂正方式はリアルタイム誤り訂正と呼ばれ、リアルタイム誤り訂正は大規模な汎用量子計算を実現するのに不可欠な技術である。

リアルタイム誤り訂正は量子誤り訂正復号システムの動作時間マージンに対して、とても高い剛性要求を提示するが、現状のいくつかの量子誤り訂正復号システムの設計は、リアルタイム誤り訂正の要求を満たすことができない。

本願の実施例は量子誤り訂正復号システム、方法、フォールトトレラント量子誤り訂正システム及びチップを提供し、量子誤り訂正復号の所要時間を短縮させることができ、それによりリアルタイム誤り訂正の要求を満たす。前記技術的手段は以下の通りである。

本願の実施例の１つの態様によれば、量子誤り訂正復号システムを提供し、前記量子誤り訂正復号システムは複数の誤り訂正チップを含み、前記誤り訂正チップは、
量子回路のエラー症状情報を取得することであって、前記エラー症状情報は量子誤り訂正コードのスタビライザージェネレーターの固有値により構成されるデータアレイである、ことと、
ニューラルネットワークデコーダを動作させて前記エラー症状情報に対し復号処理を行い、エラー結果情報を獲得することであって、前記エラー結果情報は前記量子回路におけるエラーが発生する量子ビット及び相応なエラータイプを決定することに用いられる、ことと、に用いられ、
前記ニューラルネットワークデコーダのコア演算は数値量子化処理を経て獲得される符号なし固定小数点数の積和演算である。

本願の実施例の１つの態様によれば、フォールトトレラント量子誤り訂正システムを提供し、前記フォールトトレラント量子誤り訂正システムは、量子回路と、量子処理コントローラＱＣＰと、任意波形発生器ＡＷＧと、デジタル採集器ＤＡＱと、複数の誤り訂正チップを含む量子誤り訂正復号システムとを含み、
前記ＡＷＧは、エラー症状測定に用いられる測定波形を前記量子回路に送信することに用いられ、
前記ＤＡＱは前記量子回路を経て増幅された後の測定波形を採集し、採集して得た前記測定波形に対し復調を行って前記量子回路のエラー症状情報を獲得し、前記ＱＣＰに前記エラー症状情報を送信することに用いられ、前記エラー症状情報は量子誤り訂正コードのスタビライザージェネレーターの固有値により構成されるデータアレイであり、
前記ＱＣＰは前記エラー症状情報を前記量子誤り訂正復号システムにおける複数の誤り訂正チップに送信することに用いられ、
前記誤り訂正チップは、ニューラルネットワークデコーダを動作させて前記エラー症状情報に対し復号処理を行い、エラー結果情報を獲得することに用いられ、前記エラー結果情報は前記量子回路におけるエラーが発生する量子ビット及び相応なエラータイプを決定することに用いられ、前記ニューラルネットワークデコーダのコア演算は数値量子化処理を経て獲得される符号なし固定小数点数の積和演算である。

本願の実施例の１つの態様によれば、量子誤り訂正復号方法を提供し、前記方法は、
量子回路のエラー症状情報を取得するステップであって、前記エラー症状情報は量子誤り訂正コードのスタビライザージェネレーターの固有値により構成されるデータアレイである、ステップと、
ニューラルネットワークデコーダを動作させて前記エラー症状情報に対し復号処理を行い、エラー結果情報を獲得するステップであって、前記エラー結果情報は前記量子回路におけるエラーが発生する量子ビット及び相応なエラータイプを決定することに用いられる、ステップと、を含み、
前記ニューラルネットワークデコーダのコア演算は数値量子化処理を経て獲得される符号なし固定小数点数の積和演算である。

本願の実施例の１つの態様によれば、量子誤り訂正復号装置を提供し、前記装置は、取得ユニットと、復号ユニットと、を含み、
前記取得ユニットは量子回路のエラー症状情報を取得することに用いられ、前記エラー症状情報は量子誤り訂正コードのスタビライザージェネレーターの固有値により構成されるデータアレイであり、
前記復号ユニットはニューラルネットワークデコーダを動作させて前記エラー症状情報に対し復号処理を行い、エラー結果情報を獲得することに用いられ、前記エラー結果情報は前記量子回路におけるエラーが発生する量子ビット及び相応なエラータイプを決定することに用いられ、
前記ニューラルネットワークデコーダのコア演算は数値量子化処理を経て獲得される符号なし固定小数点数の積和演算である。

本願の実施例の１つの態様によれば、誤り訂正チップを提供し、前記誤り訂正チップは前記量子誤り訂正復号方法を実現することに用いられる。

本願の実施例の１つの態様によれば、非一時的コンピュータ可読記憶媒体を提供し、前記非一時的コンピュータ可読記憶媒体中に少なくとも１つのコンピュータプログラムが記憶されており、前記少なくとも１つのコンピュータプログラムはプロセッサによりロードされ且つ実行され、コンピュータに前記量子誤り訂正復号方法を実現させる。

本願の実施例の１つの態様によれば、コンピュータプログラム製品を提供し、前記コンピュータプログラム製品はコンピュータプログラム又はコンピュータ命令を含み、前記コンピュータプログラム又は前記コンピュータ命令はプロセッサによりロードされ且つ実行され、コンピュータに前記量子誤り訂正復号方法を実現させる。

本願の実施例が提供する技術的手段は少なくとも以下の有益な効果を含む。

ニューラルネットワークデコーダを採用して量子誤り訂正復号を行うシステムにとって、該ニューラルネットワークデコーダのコア演算は数値量子化処理を経て獲得される符号なし固定小数点数の積和演算であり、それによりニューラルネットワークデコーダの所要のデータ量及び計算量を最大限に減少させて、リアルタイム誤り訂正の要求をより良く満たす。

本願に例示的に示される回転表面コードの模式図である。 本願に例示的に示される表面コードエラーが発生する模式図である。 本願に例示的に示される症状測定回路の模式図である。 本願に例示的に示される三次元シンドロームビットアレイの模式図である。 本願に例示的に示される表面コードにおいてフォールトトレラント量子計算手段を実現する模式図である。 本願に例示的に示されるリアルタイムフォールトトレラント誤り訂正システムの構造図である。 本願に例示的に示される手段のアプリケーションシーンの模式図である。 図７に示す手段のアプリケーションシーンに関する誤り訂正復号過程の模式図である。 本願に例示的に示されるリアルタイムフィードバックフォールトトレラント誤り訂正のタイミング図である。 本願に例示的に示されるマルチニューラルネットワークフォールトトレラント復号フレームワークの模式図である。 本願に例示的に示されるエラー症状分割の模式図である。 本願に例示的に示されるＲＧが触発する浅いニューラルネットワークの模式図である。 本願に例示的に示される量子誤り訂正復号システムの模式図である。 本願に例示的に示される異なる症状ブロック組み合わせでの復号性能の模式図である。 本願に例示的に示されるＳＮＮＤとＭＷＰＭとの性能比較の模式図である。 本願に例示的に示される２種の量子化方式の模式図である。 本願に例示的に示される８桁の固定小数点数と３２桁の浮動小数点数との精度損失の対比図である。 本願に例示的に示される畳み込み計算の模式図である。 本願に例示的に示される誤り訂正チップの体系構造の模式図である。 本願に例示的に示されるフォールトトレラント量子誤り訂正システムの模式図である。 本願に例示的に示される量子誤り訂正復号過程の模式図である。 本願に例示的に示される量子誤り訂正復号装置の模式図である。

本願の目的、技術的手段及び利点をより明確にするために、以下、図面と併せて本願の実施形態を更に詳細に記述する。

本願の実施例に対して紹介及び説明を行う前に、まず、本願中に関するいくつかの名詞に対し解釈説明を行う。

１：量子計算（Ｑｕａｎｔｕｍ Ｃｏｍｐｕｔａｔｉｏｎ、ＱＣ）：量子状態の重ね合わせ及びもつれ性質を利用して特定の計算タスクを迅速に完了する方式である。

２：量子誤り訂正コード（Ｑｕａｎｔｕｍ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ、ＱＥＣ）：量子状態を多体量子システムのヒルベルト空間における１つの部分空間中にマッピングして符号化する方式である。量子ノイズは符号化量子状態をその他の部分空間に移す。量子状態が所在する空間を連続的に観測する（症状抽出）ことによって、量子ノイズを評価して訂正すると同時に、符号化量子状態を干渉しないことを可能にし、それにより符号化量子状態を量子ノイズの干渉を受けないように保護する。具体的に言えば、１つの［［ｎ，ｋ，ｄ］］量子誤り訂正コードはｎ（ｎは正の整数である）個の物理量子ビットにおいてｋ（ｋは正の整数である）個の論理量子ビットを符号化すると、任意のシングル量子ビット上に発生した任意の［数１］個のエラーを訂正するために用いられることを表す。

３：データ量子状態：量子計算時に量子情報を格納するために用いられるデータ量子ビットの量子状態である。

４：スタビライザージェネレーター（ｓｔａｂｉｌｉｚｅｒ ｇｅｎｅｒａｔｏｒ）：パリティチェック演算子とも呼ばれる。量子ノイズ（エラー）の発生は、あるいくつかのスタビライザージェネレーターの固有値を変更し得るため、それによりこれらの情報に応じて量子誤り訂正を行うことができる。

５：エラー症状（ｅｒｒｏｒ ｓｙｎｄｒｏｍｅ）：エラーがないときに、スタビライザージェネレーターの固有値は０であり、量子ノイズが発生するときに、あるいくつかの誤り訂正コードのスタビライザージェネレーター（パリティチェック演算子）の固有値は１に変わり得る。これらの０、１シンドロームビットから構成されるビットストリングはエラー症状と呼ばれる。

６：症状測定回路：チェック回路とも呼ばれ、エラー症状を取得する量子回路である。一般的な場合に、該回路自体はノイズに汚染されるようになる。

７：トポロジー量子誤り訂正コード（ｔｏｐｏｌｏｇｉｃａｌ ｑｕａｎｔｕｍ ｃｏｄｅ）：量子誤り訂正コードにおける一種の特殊なカテゴリである。この種類の誤り訂正コードの量子ビットは二次元以上の格子アレイ上に分布している。格子は１つの高次元多様体の離散構造（結晶格子多様体）を構成する。この時、誤り訂正コードのスタビライザージェネレーターは幾何学的に近く且つ有限な量子ビット上に定義される。従って幾何学的には近傍領域（比較的小さい範囲内に局限される）であり、且つ測定が容易である。この種類の誤り訂正コードの論理演算子が作用する量子ビットは格子点アレイの多様体において一種類のトポロジー的に非自明な幾何学的オブジェクトを構成する。

８：表面コード（ｓｕｒｆａｃｅ ｃｏｄｅ）：表面コードは二次元結晶格子多様体において定義される一種類のトポロジー量子誤り訂正コードである。そのスタビライザージェネレーターは通常、４つの量子ビットによりサポートされ（境界箇所では２つの量子ビットによりサポートされ）、論理演算子はアレイを跨ぐ帯状の非自明なチェーンである。表面コードの具体的な二次元構造（５×５、合計で４９個のデータ量子ビット及び４８個の補助量子ビットであり、任意の２つの量子ビット上に発生するエラーを訂正できる）は図１に示される。黒色ドット１１は量子計算をするために用いられるデータ量子ビットを表し、十字１２は補助量子ビットを表す。補助量子ビットは初期では｜０＞又は｜＋＞状態で準備される。斜線で充填される正方形（又は半円形）、及び白色で充填される正方形（又は半円形）は２種の異なるタイプのスタビライザージェネレーターを表し、それぞれＺエラー及びＸエラーを検出することに用いられる。本願においては、図１に示す回転表面コード（ｒｏｔａｔｅｄ ｓｕｒｆａｃｅ ｃｏｄｅ）を使用することとなり、約半分の物理量子ビットを節約し、近頃の実験においてより便利に認証することができるからである。このような表面コードのパリティチェック演算子は「体内」では４つのデータ量子ビットに接続され、境界箇所では２つのデータ量子ビットに接続される。

９：表面コードスケールＬ：表面コードアレイの周囲長の４分の１である。図１における表面コードアレイＬ＝７は、任意の３つの量子ビット上に発生するエラーを訂正できることを表す。

１０：ホモロジークラス（ｈｏｍｏｌｏｇｙ ｃｌａｓｓ）：トポロジーでは、ホモロジー理論におけるホモロジークラスは境界が０である幾何学的サブオブジェクトの有限線形組み合わせで表される。もしこのような線形組み合わせの幾何学的オブジェクトは次元が１よりも大きい幾何学的オブジェクトの境界としてみなすことができるなら、それは「０」（ここでの０とは、トポロジーの意味においての平凡クラス－点に連続的に収縮できる幾何学的オブジェクトを指す）とホモロジーである。下記においては、「エラークラス」と混用することがある。

１１：Ｘエラー及びＺエラー：物理量子ビットの量子状態において生じたランダムに生じたパウリＸ及びパウリＺ進化エラーである。量子誤り訂正理論に応じて、もし誤り訂正コードがＸエラー及びＺエラーを訂正できるならば、シングル量子ビット上に発生する任意のエラーを訂正できる。

１２：フォールトトレラント量子誤り訂正（Ｆａｕｌｔ Ｔｏｌｅｒａｎｔ Ｑｕａｎｔｕｍ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ、ＦＴＱＥＣ）：真の量子計算におけるすべての操作過程は、量子ゲート及び量子測定を含んでいずれもノイズを帯びている。つまり、たとえ量子誤り訂正をするために用いられる回路自体であってもノイズを含有する。フォールトトレラント量子誤り訂正とは、誤り訂正回路を精巧に設計することによって、ノイズを帯びている誤り訂正回路を使用して誤り訂正を行うことができ、且つ依然としてエラーを訂正して時間に伴うエラーの拡散を阻止するという目的を達成できることを指す。

１３：フォールトトレラント量子計算（Ｆａｕｌｔ Ｔｏｌｅｒａｎｔ Ｑｕａｎｔｕｍ Ｃｏｍｐｕｔａｔｉｏｎ、ＦＴＱＣ）：すなわち、量子誤り訂正保護を有する量子計算である。量子計算の過程においては、量子誤り訂正回路自体及び量子ビット測定を含む、任意の物理的操作はいずれもノイズを帯びている。もし古典的計算及び操作（たとえば、命令入力、及び誤り訂正コード復号等）がノイズを含有せず、且つ迅速に実行と仮定すれば、フォールトトレラント量子計算は、量子誤り訂正手段を合理的に設計し、且つ符号化した論理量子状態に対して特定方式の量子ゲート操作を行うことによって、ノイズ付き量子ビットを使用して量子計算を行う過程において、エラーを効果的に制御し訂正できることを確実にする技術的手段である。

１４：リアルタイムフィードバック誤り訂正（Ｒｅａｌ ｔｉｍｅ ｆｅｅｄｂａｃｋ ＱＥＣ）：いくつかの症状測定を行ってシンドロームビットを獲得した後に、低遅延高速復号を行ってエラーの具体的な発生位置を獲得し、且つ次回の症状測定を行う前にエラーが発生するデータ量子ビットに対し物理的にエラー訂正操作を直接行う。

１５：物理量子ビット：実空間における物理デバイスを使用して実現される量子ビットであり、データ量子ビット及び補助量子ビットを含む。

１６：論理量子ビット：誤り訂正コードで定義されるヒルベルト部分空間における数学自由度である。論理量子ビットの量子状態の記述は通常、多体もつれ状態であり、一般的には、複数の物理量子ビットとヒルベルト空間とを組み合わせた二次元部分空間である。フォールトトレラント量子計算は誤り訂正コードによる保護を受ける論理量子ビットにおいて動作させる必要がある。

１７：量子ゲート／回路：物理量子ビット上に作用する量子ゲート／回路である。

１８：データエラー：データ量子ビット上に発生するエラーである。

１９：測定エラー：測定過程が完璧ではないことによるエラーである。

２０：閾値定理（ｔｈｒｅｓｈｏｌｄ ｔｈｅｏｒｅｍ）：フォールトトレラント量子計算の要求に合致する量子計算手段に対し、すべての操作のエラー率がある１つの閾値よりも小さいときに、より良い誤り訂正コード、より多くの量子ビット、より多くの量子操作を使用することによって、計算の正確率を任意に１に近づけることができると同時に、これらの追加のリソースオーバーヘッドは量子計算の指数／多項式加速に対しては無視できる、という定理である。

２１：ニューラルネットワーク：人工ニューラルネットワークは大量の簡単な基本素子－ニューロンを相互に締結してなる自己適応非線形動的システムである。各ニューロンの構造及び機能は比較的簡単であるが、大量のニューロンの組み合わせで生じたシステム行為は非常に複雑であり、原則的には、任意の関数を表現できる。

２２：畳み込みニューラルネットワーク（Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ、ＣＮＮ）：畳み込みニューラルネットワークは畳み込み計算を含み且つ深さ構造を有する一種類のフィードフォワードニューラルネットワークである。畳み込み層（ｃｏｎｖｏｌｕｔｉｏｎａｌ ｌａｙｅｒ）は畳み込みニューラルネットワークのコア基盤であり、すなわち、離散二次元又は三次元フィルター（畳み込みカーネルとも呼び、それぞれ二次元又は三次元行列である）が二次元又は三次元データドットマトリックスと畳み込み操作を行う。

２３：全結合層（ｆｕｌｌｙ ｃｏｎｎｅｃｔｅｄ ｌａｙｅｒ）：全接続層、全結合ネットワーク又は全接続ネットワークとも呼ばれ、全結合層の各々の出力節点はいずれも前の層のすべての入力節点に連結され、その前に抽出した特徴を統合するために用いられる。

２４：線形整流層（Ｒｅｃｔｉｆｉｅｄ Ｌｉｎｅａｒ Ｕｎｉｔｓ ｌａｙｅｒ、ＲｅＬＵ ｌａｙｅｒ）：線形整流（Ｒｅｃｔｉｆｉｅｄ Ｌｉｎｅａｒ Ｕｎｉｔｓ、ＲｅＬＵ）ｆ（ｘ）＝ｍａｘ（０，ｘ）をニューラルネットワークの励起関数として使用する。

２５：誤差逆伝播アルゴリズム（ＢＰ（Ｂａｃｋ Ｐｒｏｐａｇａｔｉｏｎ））：人工ニューラルネットワークにおける一種の教師あり学習アルゴリズムである。ＢＰニューラルネットワークアルゴリズムは理論上では任意の関数に近づけることができ、基本構造は非線形変化ユニットからなり、とても高い非線形マッピング能力を有する。

２６：ＦＰＧＡ：Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ、フィールドプログラマブルゲートアレイチップである。

２７：パイプライン（ｐｉｐｅｌｉｎｅ）技術：演算タスクを行うときに、異なる部分に属する演算を重ねて操作を行う一種の準並行処理実現技術を指す。

２８：ニューラルネットワークモデル量子化（ｑｕａｎｔｉｚａｔｉｏｎ）：量子化は、すなわち、各重み付けを表すための所要のビット数を減少させることによってオリジナルネットワークを圧縮する。ニューラルネットワークモデルは一般的には、いずれもとても大きな記憶空間を占有するようになる。もしハードウェアチップにおいてニューラルネットワークアルゴリズムを実現しようとするならば、これは大量の貴重なオンチップ記憶空間、チップ内レジスタ及び配線を占め、且つ計算速度に深刻な影響を与えることとなる。これらのパラメータは浮動小数点数タイプであるため、普通の可逆圧縮アルゴリズムはこのような場合を効果的に処理できない。もしモデルの正確率に影響を与えない場合にモデルの内部でその他の簡単な数値タイプ（たとえば、固定小数点演算）を採用して計算を行うことができるならば、消費されるハードウェア計算リソース（ハードウェア演算ユニット及び記憶ユニットを含む）は大幅に減少するようになる。リアルタイムフィードバックシステムの復号チップにとっては、量子化アルゴリズムは単位時間内の計算量を極めて大幅に減少させ、それにより遅延を減少させるようになる。

２９：積和演算（Ｍｕｌｔｉｐｌｙ Ａｃｃｕｍｕｌａｔｅ、ＭＡＣ又はＭＡ）：デジタル信号プロセッサ又はいくつかのマイクロプロセッサーにおける特殊な演算である。この演算操作を実現するハードウェア回路ユニットは、「乗累算器」と呼ばれる。このような演算の操作は、乗算の積の結果と累算器の値とを足し算してから累算器に保存することである。

３０：ＬＶＤＳ（Ｌｏｗ－Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ、低電圧差動信号）：一種の低電圧差動信号の電気標準であり、差動信号を使用してデータをシリアル伝送する一種の方法である。物理的な実現形態はとしては、通常、ツイストペア線を使用し、相対的に比較的低い電圧下で高速伝送を行うことができる。ＬＶＤＳは一種の物理層の規格に過ぎず、プロトコル層の通信方法等に関するものではなく、ゆえに、とても低いディレイを有する。

３１：ＡＷＧ（Ａｒｂｉｔｒａｒｙ Ｗａｖｅｆｏｒｍ Ｇｅｎｅｒａｔｏｒ、任意波形発生器）：デジタル信号を用いて配置される波形情報を受信し、デジタル－アナログ変換を経た後に、対応するアナログ波形を生じさせる。量子測定制御システムにおいては量子ビットを制御し及び読み取る波形を生じさせることに用いられる。

３２：ＤＡＱ（Ｄｉｇｉｔａｌ ＡｃＱｕｉｓｉｔｉｏｎ、デジタル採集器）：アナログ信号入力を受信し、アナログ－デジタル変換を経た後に、対応するデジタル信号を獲得し、且つ次の各種の処理に用いられる。量子測定制御システムにおいては、量子チップの読み取り結果を受信することに用いられる。

３３：ＱＣＰ（Ｑｕａｎｔｕｍ Ｃｏｎｔｒｏｌ Ｐｒｏｃｅｓｓｏｒ、量子制御プロセッサ）：量子命令を実行するモジュールであり、実験過程においてはＤＡＱから結果を受信し、且つＡＷＧを制御して量子操作に対応する波形を送信させる。量子測定制御システムにおいては、量子制御プロセッサは量子プログラムが生成する命令をリアルタイムに処理することによって、それによりプログラムフロー制御及びフィードバック制御を行う。

３４：量子測定制御システム（Ｑｕａｎｔｕｍ Ｃｏｎｔｒｏｌ ＆ Ｍｅａｓｕｒｅｍｅｎｔ Ｓｙｓｔｅｍ）：量子命令セットを動作させることによって量子プログラムの実行を実現し、且つ量子チップに入力信号を提供して制御を行い、及び量子チップに対し測定を行い、且つ結果を採集するシステムである。超伝導量子計算においては、１セットの量子測定制御システムは通常、以上で言及されたＡＷＧ、ＤＡＱ及びＱＣＰを含む。

以下、本願の技術的手段の出発点に対して紹介及び説明を行う。リアルタイムフィードバックフォールトトレラント量子誤り訂正（又は「リアルタイムフィードバックフォールトトレラント誤り訂正」と呼ばれる）である。

量子ビットは非常にノイズの影響を受けやすい。従って、物理量子ビットにおいて量子計算を直接実現することは、現状の技術から見て、まだ現実的ではない。量子誤り訂正コード及びフォールトトレラント量子計算技術の発展は、原則的には、ノイズがある量子ビットにおいて、任意の精度の量子計算を実現する可能性を提供する。一般的に言えば、量子誤り訂正コードのスタビライザージェネレーターに対し測定（症状測定、又はパリティチェックとも呼ばれる）を行うことは、長距離量子ゲートを導入することを要し、且つ同時に追加の量子ビットによって複雑な量子補助状態を準備してフォールトトレラント誤り訂正を完了することを要求する。現状の実験手法の制限のために、現状では、高精度の長距離量子ゲートを実現する能力が未だなく、複雑な量子補助状態を準備する能力もない。一方、トポロジー量子誤り訂正コードを使用してフォールトトレラント量子誤り訂正及びフォールトトレラント量子計算をする手段は、長距離量子ゲート（スタビライザージェネレーターは空間において局所的に近傍するため）を使用し、複雑な量子補助状態（通常、シングル及びダブル量子ビットの標準状態のみを準備する必要がある）を準備する必要がなく、且つフォールトトレラント閾値は比較的高い。従って、現在の実験技術を利用して汎用フォールトトレラント量子計算を実現する可能性が比較的高い手段であると考えられる。本願は、表面コードという特殊なトポロジー量子誤り訂正コードを例として説明を行うが、コアの思想は任意のトポロジー量子誤り訂正コードに適用される。

１つの誤り訂正コードとして、エラーが発生した後に、パリティチェックを行うことによってエラー症状を獲得することができる。その後、これらの症状に応じて、さらに誤り訂正コードに対する具体的な復号アルゴリズムによってエラーの発生位置及びタイプ（Ｘエラーであるか、Ｚエラーであるか、それとも両方があるか、すなわちＹエラーであるか）を判断する必要がある。表面コード（又は一般的なトポロジー誤り訂正コード）にとっては、エラー及びエラー症状は具体的な空間的位置を有し、症状を引き起こすエラーがあるときに、対応する位置の補助量子ビットの固有値は１であり（該位置に１つの点粒子が出現したとみなすことができる）、エラーがないときに、対応する位置の補助量子ビットの固有値は０である。この時、復号は以下の問題にまとめられる。１つの空間デジタルアレイ（２次元又は３次元、数値は０又は１である）を与え、特定のエラー発生モデル（ｅｒｒｏｒ ｍｏｄｅｌ）－量子ビット上に発生するエラー確率分布に応じて、エラーが発生する可能性が最も大きいのがどの量子ビットであるか、及び具体的なエラータイプを推定し、そしてこの推定結果に応じてエラー訂正を行う。

図２に示すように、表面コードエラーが発生する模式図を示す。量子ビットは二次元アレイの辺上にあり、エラー症状を測定する補助量子ビットは二次元アレイのノード上にある（これらの症状は完璧な測定である）。図２における黒色辺２１はエラーが発生する量子ビットから形成されるエラーチェーンを表し、斜線で充填される丸部分２２はエラーにより誘発される症状値が１である点を表す。点状症状によってチェーン状エラーを決定できれば復号を完了できる。

もし症状測定過程自体が完璧でノイズ無しであるならば、直接これらの症状情報に応じて復号アルゴリズムを動作させ、エラーが具体的にどのデータ量子ビット上に発生するかを判定することができる。しかし、実際の状況においては、量子回路（症状測定回路を含む）はいずれもノイズを含有するものである。

図３に示すように、Ｚ及びＸの２種類のスタビライザージェネレーターに対し症状測定を行う回路を例示的に示す。ここで、Ｎ、Ｅ、Ｗ、及びＳは補助量子ビットの北、東、西、及び南にあるデータ量子ビットを表す。該順序は非常に重要視され、さもなければ復号性能を深刻に低減させるようになる。

ゆえに、１回の症状測定だけによって獲得される症状情報は直接復号に用いることができない。それは、却って関連ノイズを導入するようになり、多数のデータ量子ビットにエラーが発生することを引き起こし、論理量子ビットを迅速に破壊するためである。通常、スケールがＬである表面コードを対象として、一区切りの時間内にＯ（Ｌ）回の測定をして十分な症状情報（三次元症状履歴図としてみなすことができる。図４に示すように、ここで垂直な第３次元は時間を表す）を作成する必要があり、このようにしてこそ、これらの情報に応じて、この区切りの時間内に、どれらの症状が問題有りであるか、どれらが確実であるかを判定し、且つこの区切りの時間Ｏ（Ｌ）内にどれらのデータ量子ビット及び補助量子ビットにエラーが発生したかを判定し、且つデータ量子ビット上のエラーに対し訂正を行うことができる。この複数回の、症状測定－物理誤り訂正の過程は量子記憶過程が終わるまで絶えず繰り返す必要があり、この全過程はリアルタイムフォールトトレラント量子記憶と呼ばれる。理論的な結果から証明されるように、すべての量子ビット上に発生する様々なノイズ（記憶、準備、量子ゲート、及び測定等）はいずれも相互に独立するものであり、且つ強度がある１つの閾値よりも小さい場合に、Ｌを増加させることによってノイズの影響を任意に小さく減少させることができる。これはフォールトトレラント閾値定理である。閾値定理は任意の規模の汎用量子計算を実現できることを確実にする理論基盤である。

図４は、複数回の症状測定が獲得する三次元シンドロームビットアレイの模式図を例示的に示す。図４においては、合計４つのセグメント４１を含み、各々のセグメント４１は１回の測定で取得するエラー症状情報を表し、浅い色の丸はデータ量子ビットを表し、濃い色の十字は補助量子ビットを表し、線４２はＺエラーが誘発する症状を表し、線４３はＸエラーが誘発する症状を表し、線４４は測定エラーを表し、Ｘ及びＺ等はデータ量子ビット上に等価発生するエラーを表す。

リアルタイムフォールトトレラント量子記憶の実現に基づいて、更にフォールトトレラント量子計算を実現することができる。図５に大まかに示すように、ここでは表面コードを利用する１つの比較的古典的な計算手段を紹介する。まず、量子計算を実現するためには、１つの論理量子ビットでは十分ではなく、より多くの論理量子ビットを符号化する必要がある。このような符号化方式は表面において１つの結合領域のスタビライザージェネレーターに対する測定をキャンセルして１つのホールを形成することによって、２つの保護される自由度を実現し、１つの論理量子ビットを形成できる。ここでは、「自由度」の意味は、事前定義されていない変数であると考えられてもよい。ここではスタビライザージェネレーターの固有値を固定する必要がない。従って、このジェネレーターの固有値は０であってもよく１であってもよく、つまり２つの値の自由度である。フォールトトレラント操作の便宜上、通常、大きさが等しい２つのホールを選択し、４つの論理自由度を形成し、且つそれから２つの自由度を選んで１つの論理量子ビットを実現し、図５における線で結ばれる２つのホールのように、１つの論理量子ビット５１を形成する。注意される点として、ホールの周囲長及び２つのホールを接続する直線の長さはこの論理量子ビット５１に対する表面コードの保護能力を決める。フォールトトレラント量子計算を行うときに、このホールはシングル量子ビットとスタビライザージェネレーターとを交互に測定することによって平面（ｓｕｒｆａｃｅ）においての移動及びエンタングルメントを実現する必要がある。且つ、この過程においては中断せずに症状測定を行い、データ量子ビット上に発生するエラーを直ちに訂正する（リアルタイムフィードバック誤り訂正）。

問題を簡略化するために、本願においては、量子内部メモリに対しリアルタイムフィードバック誤り訂正を実現することのみを考慮する。これは汎用フォールトトレラント量子計算を実現する肝心な一歩であり、且つ両者間はリアルタイムフィードバック制御の角度から実質的な相違点がない。本願においては、注意力は量子チップを制御する電子学／マイクロ波システムに集中し、且つ量子チップ（又はその他の量子計算物理本体）自体の製造プロセスが既に十分に成熟していると仮定する。そのため準備される量子ビットが耐えるノイズは空間独立の仮定を満たし、且つ様々なノイズの強度はいずれも表面コードの閾値（約＜１％のある１つの値）よりも小さい。

現状では、表面コード又はその他のいかなるトポロジー誤り訂正コードに対しリアルタイムフォールトトレラント誤り訂正を行うシステムは未だ存在していない。大まかに言えば、量子計算を実現する物理プラットフォームの種類（超伝導、イオン井戸、中性冷原子、及び線形光学システム等を含む）にかかわらず、１つのフォールトトレラント量子誤り訂正（ＦＴＱＥＣ）システムの実現フレームワークは図６に示され、リアルタイムフィードバック誤り訂正過程は図６に基づいて以下のいくつかのステップに分けられる。

ステップ１：症状測定モジュール（ｓｙｎｄｒｏｍｅ ｍｅａｓｕｒｅｍｅｎｔ ｍｏｄｕｌｅ）は症状測定を行う命令を発し命令実行ユニット（Ｉｎｓｔｒｕｃｔｉｏｎ Ｅｘｅｃｕｔｉｏｎ Ｕｎｉｔ、ＩＥＵ）を経て任意波形発生器（ＡＷＧ）に到達させ、図３に示す症状測定回路に必要な波形シーケンスを生じさせ、量子チップを利用して症状測定を完了する。

ステップ２：獲得した測定信号を、ＤＡＱを経過させた後に、データ点に対して０及び１の状態区別を行い、シンドロームビット（ｓｙｎｄｒｏｍｅ ｂｉｔｓ）を生じさせ、且つ一時記憶する。

ステップ３：上記ステップ１及び２をＯ（Ｌ）回繰り返した後に、すべての症状情報を集め、すべてのシンドロームビットを復号モジュール（ｄｅｃｏｄｉｎｇ ｍｏｄｕｌｅ）に同時に伝送して復号を行う。

ステップ４：復号モジュールはエラーが発生する量子ビットの位置座標及びエラータイプを生じさせ、これらの情報をＡＷＧに伝送する。

ステップ５：ＡＷＧはエラーの発生位置及びタイプに応じてエラー訂正に必要な操作（一般的にはＸ又はＺゲートである）の波形（光信号又はマイクロ波信号であり、底層量子ビットの物理的な実現形態により決まる）を生じさせ、相応な量子ビット上に作用して誤り訂正を完了する。

汎用フォールトトレラント量子計算を行うことができる１つの誤り訂正システムは以下の２つの条件を満たす必要がある。

条件１：拡張可能性。フォールトトレラント量子計算に最終的に必要な物理量子ビットは数千万であるため、誤り訂正を行うことに用いられる電子学制御システムに消費されるリソースは論理量子ビットの点数の増大に伴って急激に増大しないよう確実にする必要がある。

条件２：低ディレイ性。誤り訂正過程では、Ｏ（Ｌ）回の症状測定の収集が終了してから誤り訂正が完了するまでの間に症状測定を行うことができないため、量子ビットはノイズ下にさらされ、後続の誤り訂正効果に影響を与えるようになる。従って、リアルタイムフィードバック誤り訂正は非常に低いディレイを要求する。量子ビットの数量の増加に伴って、原則的には、復号の遅延増大はゆっくりであることを要する。

上記条件１について、現在の実験は未だ数千万の物理量子ビットからとても遠く離れている。従って、未だ現状のすべての制御学システムの考慮範囲内にない。

上記条件２について、リアルタイム誤り訂正は上記ステップ３～５の過程において症状測定を行わないことを要する。つまり、この区切りの時間に、量子状態はノイズ環境中にさらされ、且つエラーに関連する情報を抽出できず、この時間が長いほど、誤り訂正効果への影響も大きい。従って、ステップ３～５の実行時間はできるだけ短い必要がある。具体的に分析すれば、ステップ３～５の実行時間は以下の１～５を含む。

１：症状量子ビットの測定を完了した後に、信号を誤り訂正システムに伝送する時間、
２：ＤＡＱと０及び１との区別処理をし、且つシンドロームビットを復号モジュールに伝送する時間、
３：復号アルゴリズムが動作する時間、
４：復号結果をＡＷＧに伝送する時間、及び
５：ＡＷＧは制御波形を生じさせ且つチップを伝送する時間。

図７に参照されるように、本願の１つの実施例が提供する手段のアプリケーションシーンの模式図を示す。図７に示すように、該アプリケーションシーンは超伝導量子計算プラットフォームであってもよく、該アプリケーションシーンは、量子回路７１、希釈冷凍機７２、制御機器７３及びコンピュータ７４を含む。

量子回路７１は物理量子ビットに作用する一種の回路であり、量子回路７１は量子チップ、例えば、絶対零度付近にある超伝導量子チップとして実現できる。希釈冷凍機７２は超伝導量子チップに絶対零度の環境を提供することに用いられる。

制御機器７３は量子回路７１に対し制御を行うことに用いられ、コンピュータ７４は制御機器７３に対し制御を行うことに用いられる。たとえば、編集済みの量子プログラムはコンピュータ７４におけるソフトウェアを経て命令にコンパイルされ制御機器７３（例えば、電子／マイクロ波制御システム）に送信され、制御機器７３は上記命令を電子／マイクロ波制御信号に変換して希釈冷凍機７２に入力し、１０ｍＫよりも小さい温度にある超伝導量子ビットを制御する。読み取りの過程はそれとは反対であり、読み取った波形は量子回路７１に伝えられる。

図８に示すように、本願の実施例はリアルタイムフィードバックフォールトトレラント誤り訂正を実現できる復号アルゴリズムを提供し、該復号アルゴリズムを制御機器７３と組合せられる（例えば、該復号アルゴリズムを電子学／マイクロ波制御システム中に集積する）。制御機器７３の総制御システム７３ａ（例えば、中央ボードＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ、フィールドプログラマブルゲートアレイ））が量子回路７１からエラー症状情報を読み取った後に、総制御システム７３ａは、誤り訂正命令を制御機器７３のリアルタイムフィードバックフォールトトレラント誤り訂正モジュール７３ｂに発する。該誤り訂正命令中には上記量子回路７１のエラー症状情報を含む。リアルタイムフィードバックフォールトトレラント誤り訂正モジュール７３ｂはＦＰＧＡ又はＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、専用集積回路）チップであってもよい。リアルタイムフィードバックフォールトトレラント誤り訂正モジュール７３ｂは上記復号アルゴリズムを動作させ、エラー症状情報に対し復号を行い、且つ復号して獲得したエラー結果情報を誤り訂正制御信号にリアルタイムに変換し、量子回路７１に送信してエラー訂正を行い、それにより量子ビットに対し保護を行う。

上記では、リアルタイムフィードバックフォールトトレラント誤り訂正の背景を紹介し、且つ図７及び図８と併せて制御システム全体を特徴付けした。フォールトトレラント量子計算を実現するには、まず量子内部メモリに対するリアルタイムフィードバック誤り訂正を実現する必要があり、本願の技術的手段の焦点でもある。ここでは、本願のシステム全体の実現の細部を展開して詳細に紹介する。

図７及び図８は、量子内部メモリのリアルタイムフィードバックフォールトトレラント誤り訂正のシステムフレームワーク図を与えている。もしタイミングから出発するならば、誤り訂正タイミング全体は図９に示されており、スケールＬを与えた後に、具体的な症状測定周期Ｔを選定する必要がある。図９においては、ＳＭは症状測定を表し、星状符号は発生するある１つのエラー（記憶又は測定エラー）を表す。図９においては、Ｔ＝３及びＴ＝４を例として選ぶ。

復号アルゴリズムの性能を研究するために、シミュレーションを行う必要がある。シミュレーションを行って復号過程をシミューレトするときに、毎回復号（ＦＴＱＥＣ）を完了した後に、いずれも１回の完璧な症状測定の理想的な復号（ｉｄｅａｌ ｄｅｃｏｄｉｎｇ、ＩＤ）を行うことでこの時間点に論理エラーが既に発生して誤り訂正の失敗を及ぼすかを判定することができる。論理エラーが発生したと判定するときに、合計経過時間を記録する。複数回のシミュレーションによって、この時間に対し平均値を求める。すなわち、論理ビットの寿命である。寿命に対し逆数を取ると、すなわち、復号エラー率である。ＭＷＰＭ（Ｍｉｎｉｍｕｍ Ｗｅｉｇｈｔ Ｐｅｒｆｅｃｔ Ｍａｔｃｈｉｎｇ、最小重み完全マッチング）デコーダを使用する実際の観察に応じて、復号周期Ｔが大きいほど、誤り訂正効果が良好である。しかし、ＴがＬの２倍を超えた後には、明らかな性能の向上はなくなり、論理エラー率はある１つの限度値に近い。それと同時に、復号の複雑度は迅速に増加するようになる（シンドロームビットの数が過度に蓄積する）。従って、Ｔ≦２Ｌを選ぶ。

ＦＴＱＥＣモジュールにおいて、浅いニューラルネットワーク復号（Ｓｈａｌｌｏｗ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ Ｄｅｃｏｄｅｒ、ＳＮＮＤ）アルゴリズムを使用してトポロジー量子誤り訂正コードに対する復号を実現する。ここでは、まず浅いニューラルネットワーク復号アルゴリズムに対して紹介及び説明を行う。

シンドロームビット自体がノイズに汚染されるため、複数のニューラルネットワークデコーダを使用して論理エラークラス及び具体的なシンドロームビット値をそれぞれ推定しなければならない。ここでは、量子誤り訂正コード（例えば、表面コード）のスケールがＬであることを例とすると、更に入力したエラー症状情報をＸクラス及びＺクラスの２つの大グループに大別でき、各大グループに含有されるシンドロームビットの数は総シンドロームビットの数の半分、すなわち、（Ｌ^２－１）／２個のビットであり、それぞれＸ及びＺエラーに対し誤り訂正を行うことに用いられる。Ｘ大グループを例とすると、更に推定される必要があるシンドロームビットを（Ｌ^２－１）／２Ｎ個の小グループに構成してもよく、各小グループはＮ（Ｎは正の整数である）個のシンドロームビットを含有し、各小グループのシンドロームビットは１つのニューラルネットワークを使用して推定を行い、すなわち、１つの２^Ｎ分類問題に対応する。このように、Ｘ（又はＺ）大グループはＸ（又はＺ）論理エラーに対し分類推定を行う１つのニューラルネットワークが必要であり、残りの（Ｌ^２－１）／２Ｎ個のニューラルネットワークは（Ｌ^２－１）／２Ｎ個のシンドロームビット値に対し推定を行い、合計で（Ｌ^２－１）／Ｎ＋２個のニューラルネットワークが必要である。

図１０に示すように、マルチニューラルネットワークのフォールトトレラント復号フレームワークを例示的に示す。量子誤り訂正コードのスケールはＬであり、ニューラルネットワークデコーダの数量は（Ｌ^２－１）／Ｎ＋２である。ここで、１つのニューラルネットワークデコーダはＸエラーに対応するエラー症状情報に基づいて、Ｘエラーが発生するか否かを判定することに用いられる。１つのニューラルネットワークデコーダはＺエラーに対応するエラー症状情報に基づいて、Ｚエラーが発生するか否かを判定することに用いられる。Ｘエラーに対応するエラー症状情報は（Ｌ^２－１）／２Ｎ個の小グループに画定され、各小グループはＮ個のシンドロームビットを含み、各小グループのシンドロームビットは１つのニューラルネットワークデコーダによって復号されて、Ｘエラーが発生する量子ビットの位置情報を獲得する。Ｚエラーに対応するエラー症状情報は（Ｌ^２－１）／２Ｎ個の小グループに画定され、各小グループはＮ個のシンドロームビットを含み、各小グループのシンドロームビットは１つのニューラルネットワークデコーダによって復号されて、Ｚエラーが発生する量子ビットの位置情報を獲得する。即ち、２つのニューラルネットワークデコーダはエラータイプを推定し、残りのニューラルネットワークデコーダはエラーが発生する量子ビットの位置情報を推定し、この２つの部分の情報を統合すれば、具体的に物理量子ビット上に発生する全部のエラーを推断できる。

通常、ニューラルネットワークを直接選んで訓練を行うが、Ｌが比較的大きい場合に、効果は非常に理想的ではない。拡張可能な手段を構築するために、ＲＧ（Ｒｅｎｏｒｍａｌｉｚａｔｉｏｎ Ｇｒｏｕｐ、繰り込み群）デコーダの思想に応じてニューラルネットワークを構造する。コア思想は、３Ｄ ＣＮＮを使用して前の層で抽出された情報に対し特徴抽出を行うことを１段の復号過程としてみなすことができ、各層の出力がいずれも１グループの三次元配列であり、１つのソフトデコーダの出力確率分布であってもよいことにある。このように、各層の症状抽出時に、各三次元配列に対しブロック分割を行い、且つ三次元畳み込みカーネルを直接用いてこれらのブロック分割後の三次元サブ行列と畳み込むことができる。図１１はＲＧが触発する症状分割の模式図である。より正確には、すなわち、畳み込みのストライドは、
ｓｔｒｉｄｅ＝ｋｅｒｎｅｌ ｓｉｚｅ＝（ｌ_ｘ，ｌ_ｙ，ｌ_ｚ）であり、
ここで、ｓｔｒｉｄｅは畳み込みのストライドを表し、ｋｅｒｎｅｌ ｓｉｚｅは畳み込みカーネルのサイズを表し、ｌ_ｘ、ｌ_ｙ、及びｌ_ｚは畳み込みカーネルのｘ、ｙ、及びｚという３つの方向上におけるスケールである。すべての畳み込みネットワークの後に、全結合層を使用して分類をし、ネットワーク全体は図１２に示す。ここでの全結合層の規模の大きさは基本的にＬから独立して相対的に固定する。実際の応用においては、畳み込みの移動ストライド（ｓｔｒｉｄｅ）は畳み込みカーネルのサイズよりもやや小さくてもよく、即ち、畳み込みカーネルと畳み込む隣接するサブ行列の間に重なる部分がある。同時に、ｓｔｒｉｄｅ及びｋｅｒｎｅｌ＝（１，１，１）を適時に使用して、より多くの情報を抽出すると同時に、チャネル（ｃｈａｎｎｅｌ）の数量を圧縮することができる。訓練結果が表すように、これらの措置はいずれも訓練収束進度を加速するようになり、比較的良い復号性能を獲得し、同時に、ネットワークの深さを増加させることがない。

最後に、すべての訓練サンプルはいずれもある既知の復号アルゴリズムを使用して（例えば、ＭＷＰＭを使用し、原則的には、より良いデコーダを使用してもよい）症状－エラーセットを生じさせ、その後、エラーを論理エラー及び対応する症状セットに分け、異なるネットワークの訓練に用いるように要求する。

一旦モデルの訓練が終了すると、それをリアルタイム誤り訂正システムの復号モジュールに配備する必要がある。

図１３に参照されるように、本願の１つの実施例が提供する量子誤り訂正復号システムの模式図を示す。該量子誤り訂正復号システムは複数の誤り訂正チップを含み、該誤り訂正チップは以下のようなステップ（１３１～１３２）を実行することに用いられる。

ステップ１３１：量子回路のエラー症状情報を取得し、該エラー症状情報は量子誤り訂正コードのスタビライザージェネレーターの固有値により構成されるデータアレイである。

量子誤り訂正コードを採用して量子回路に対しエラー症状測定を行い、相応なエラー症状情報を獲得することができ、該エラー症状情報は量子誤り訂正コードのスタビライザージェネレーターの固有値により構成されるデータアレイである。選択可能に、エラー症状情報は０及び１からなる二次元又は三次元のデータアレイである。たとえば、エラーがないときに、スタビライザージェネレーターの固有値は０であり、エラーが発生するときに、スタビライザージェネレーターの固有値は１である。

本願の実施例においては、量子誤り訂正コードは任意の形式のトポロジー量子誤り訂正コードであってもよい。量子誤り訂正コードが表面コードであることを例とすると、表面コードにとっては、エラー及びエラー症状は具体的な空間的位置を有し、症状を引き起こすエラーがあるときに、対応する位置の補助量子ビットの固有値は１であり（該位置に１つの点粒子が出現したとみなすことができる）、エラーがないときに、対応する位置の補助量子ビットの固有値は０である。ゆえに、表面コードにとっては、もし誤り訂正過程自体のエラーを考慮しない（即ち、測定過程は、もし完璧であれば、完璧な症状と呼ばれる）と、エラー症状情報は０及び１からなる１つの二次元アレイ画像であると考えられてもよい。

また、症状測定過程が通常ノイズを含有することを考慮し、ゆえに、一区切りの時間内に複数回の測定をして、０及び１からなる１つの三次元データアレイをエラー症状情報として獲得することができる。具体的には、上記の図４の部分の紹介及び説明を参照することができるため、ここでは再度詳細に説明しない。

ステップ１３２：ニューラルネットワークデコーダを動作させてエラー症状情報に対し復号処理を行い、エラー結果情報を獲得する。該エラー結果情報は量子回路におけるエラーが発生する量子ビット及び相応なエラータイプを決定することに用いられ、ここで、ニューラルネットワークデコーダのコア演算は数値量子化処理を経て獲得される符号なし固定小数点数の積和演算である。

ニューラルネットワークデコーダは、ニューラルネットワークに基づいて構築されエラー症状情報に対し復号を行うことに用いられる機械学習モデルである。該ニューラルネットワークデコーダの入力データはすなわちエラー症状情報であり、出力データはすなわち該エラー症状情報に対応するエラー結果情報である。ニューラルネットワークデコーダが出力するエラー結果情報に基づいて、量子回路におけるエラーが発生する物理量子ビット及び相応なエラータイプを決定することができる。たとえば、量子回路におけるエラーが発生する物理量子ビットの位置、及び該位置箇所にエラーが発生する物理量子ビットのエラータイプ、例えば、Ｘエラーであるか、ＺエラーであるかそれともＹエラー（ＹエラーはＸエラーもありＺエラーもあることを表す）であるかを決定する。

選択可能に、ニューラルネットワークデコーダは入力層、隠れ層及び出力層を含む。ここで、隠れ層の数量は少なくとも１つであり、通常の場合に、複数である。エラー症状情報はニューラルネットワークデコーダの入力層から入力され、若干の隠れ層の特徴抽出を経て、最終的にエラー結果情報を獲得し、出力層から出力する。

本願においては、ニューラルネットワークデコーダに対しいくつかの設計規範を提示することによって、ニューラルネットワークデコーダのコア演算が数値量子化処理を経て獲得される符号なし固定小数点数の積和演算であるようにし、それによりニューラルネットワークデコーダの所要のデータ量及び計算量を最大限に減少させて、リアルタイム誤り訂正の要求をより良く満たす。

本願の実施例においては、システム全体の設計及び配備を便利にすると同時に、なるべく復号に要する消費時間を短縮させるために、量子誤り訂正復号システム（例えば、ニューラルネットワークデコーダ、及び誤り訂正チップ等）に対しいくつかの正規化処理の要求を提示する。つまり、量子誤り訂正復号システムは正規化処理を通じて獲得される。正規化処理は以下の少なくとも一項を含むが、これらに限定されない。

１：複数の誤り訂正チップ上で動作する各ニューラルネットワークデコーダは同じネットワーク構造を有する。

本願においては、リアルタイムフォールトトレラント誤り訂正においては、すべてのニューラルネットワークデコーダが一致する遅延で推定結果を出力し、その後、これらの推定結果に応じてエラーの発生位置及びタイプを統合して判断することが望ましい。１回の復号は複数のニューラルネットワークデコーダを同時に動作させる必要があるため、本願は同じネットワーク構造及びハードウェア構造（ＦＰＧＡ／ＡＳＩＣ）を使用してニューラルネットワークの推定を実現する傾向がある。これは、ＦＰＧＡ及びＡＳＩＣにとっては、設計開発過程を極めて大幅に簡略化できる。殊にＬが比較的大きく、関するニューラルネットワークデコーダの数量が比較的多いときに、もし各々のニューラルネットワークデコーダのハードウェア上での配備をいずれも再設計して最適化しようとすれば、これは膨大な負担をもたらす。これはニューラルネットワークデコーダの設計時に一致性を確実にすることを要求する。このように、モデルをハードウェアにマッピングして実行するときに、フロントエンドとバックエンドの設計及び製作はいずれも大幅に簡略化されるようになる。同時に、Ｌが比較的大きいときに、比較的多いニューラルネットワークデコーダを使用する必要があるときに、規模効果が生じる。つまり、同じ構造設計はＦＰＧＡ／ＡＳＩＣのバッチテープアウト生産を便利にし、コストを低減させるようになる。従って、本願はすべてのニューラルネットワークデコーダがいずれも同じネットワーク構造を有することを要求する（例えば、各層の重み付けの数量、オフセットの数量等を含む）。後続のシミュレーション結果からも表されるように、このような選択によりもはや最適な復号性能に達することができる。

２：ニューラルネットワークデコーダの隠れ層は畳み込み層及び全結合層のみを含む。

本願においては、ニューラルネットワークデコーダの隠れ層は畳み込み層及び全結合層のみを使用することを許可し、それはこの２種類のアルゴリズムのコア演算がいずれも行列演算であり、並行化が容易であるからである。並行化を最大限にするために、さらにニューラルネットワークデコーダのネットワークの層数及び演算の複雑性を更に減少させる必要がある。つまり、畳み込み層及び全結合層のみを使用することを許可し、且つｍａｘｐｏｏｌｉｎｇ（最大プーリング）、ｄｒｏｐｏｕｔ（非活性化）又はｂａｔｃｈｎｏｒｍ（バッチ正規化）等の技術の使用を諦めてモデルを更に簡略化する。これらの簡略化はデータ依存性を同時に減少させ、且つ回路実現の困難性を大幅に減少させることができる。実践により示されるように、これらの補助層を減少することで、訓練の困難性を高めること、又はオーバーフィッティング現象が生じることがない。

３：ニューラルネットワークデコーダの活性化関数はＲｅＬＵ活性化関数を使用する。

ハードウェア配備の実現を便利にするために、本願は、ニューラルネットワークデコーダのすべての活性化層（ａｃｔｉｖａｔｅ ｌａｙｅｒ）が、いずれもＲｅＬＵ活性化関数を使用することを要求する。その理由は、デジタル回路を使用して固定小数点演算を行うときに（具体的な量子化操作は後続では言及されるようになる）、出力に対するＲｅＬＵ活性化関数の判定が固定小数点数の符号桁のみに決められ、且つ符号桁が１である負数を全部０にリセットすればよいことにある。これはハードウェア実現の困難性を極めて大きく簡略化することとなる。同時に、ＲｅＬＵ活性化関数を使用することで既に十分に良い復号性能を生じさせることができ、最適に近いことを達成する。

ニューラルネットワークデコーダに対する上記簡略化処理を経た後に、ニューラルネットワークデコーダ全体のコア演算は一種類のみであり、配列間の積和演算（ＭＡ）であり、ハードウェア実現の困難性は更に低下する。

４：各誤り訂正チップ上で１つのニューラルネットワークデコーダを動作させる。

選択可能に、復号性能に影響を与えない場合には、さらになるべくネットワークの数量を減少させることを選択する必要がある。遅延（伝送遅延及び計算遅延を含む）をなるべく低くして減少させるために、ハードウェアリソースが十分である場合には、本願においては、各ニューラルネットワークデコーダがいずれも単一又は複数のＦＰＧＡ／ＡＳＩＣにおいて完了できることを望ましい。即ち、単一のチップで複数のニューラルネットワークデコーダを演算する場合を考慮しない。このように、ネットワークの数量が多いほど、必要なチップの数量が多いことを表す。ネットワークの数量をなるべく減少させることは、より少ないチップ数を意味し、復号システム全体の立ち上げの困難性を緩和するようになる。下記においては、大まかな最適ネットワーク数量を選ぶ経験的な方法が提示されている。

５：ニューラルネットワークデコーダは異なる量子回路の誤り訂正復号に適用される。

選択可能に、本願においては、さらに、ニューラルネットワークデコーダが十分な柔軟性を有することが望ましい。つまり、本願はマルチニューラルネットワーク復号モデルが特定のノイズモデルを満たすことができるモデルであるだけでなく、同時に異なるノイズモデルを満たす必要もある。一歩下がって、訓練済のモデルは異なるノイズモデルにとても良く適格でない場合であっても、モデルの構造パラメータを修正しない場合にモデルを再訓練し、且つ比較的良い復号性能を獲得することができる。このように、再設計／最適化／テープアウトをしない場合に、オンチップ記憶の重み付け、及びオフセット等のデータのみを更新して復号アルゴリズムの更新を完了することで、異なる量子回路上によりよく適用される。

以下、Ｌ＝５を例としてモデルの変換による復号性能に対する影響を検討する。まず、Ｌ＝５の具体的なモデルパラメータを与える。モデルはｐｙｔｏｒｃｈコードで以下のように表される。

ｓｕｐｅｒ（ＣＮＮ＿３Ｄ＿Ｌ＿Ｘ，ｓｅｌｆ）．＿＿ｉｎｉｔ＿＿（ ）
ｓｅｌｆ．ｃｏｎｖ１＝ｎｎ．Ｃｏｎｖ３ｄ（１，５００，ｓｔｒｉｄｅ＝（４，１，３），ｋｅｒｎｅｌ＿ｓｉｚｅ＝（６，３，３），ｐａｄｄｉｎｇ＝０）
ｓｅｌｆ．ｒｅｌｕ１＝ｎｎ．ＲｅＬＵ（ ）
ｓｅｌｆ．ｆｃ１＝ｎｎ．Ｌｉｎｅａｒ（５００＊２＊２＊１，４００）
ｓｅｌｆ．ｒｅｌｕ２＝ｎｎ．ＲｅＬＵ（ ）
ｓｅｌｆ．ｆｃ２＝ｎｎ．Ｌｉｎｅａｒ（４００，８０）
ｓｅｌｆ．ｒｅｌｕ３＝ｎｎ．ＲｅＬＵ（ ）
ｓｅｌｆ．ｆｃ３＝ｎｎ．Ｌｉｎｅａｒ（８０，ｏｕｔｐｕｔ＿ｓｉｚｅ）

該モデルはＲｅＬＵを除き、４層のみがあり、１層の３次元畳み込み層、及び３層の全結合層を含む。本願は２つのモデル校正エラークラスを使用するため、４つのモデルはシンドロームビット数値校正を行う。症状を推定するネットワークに対し、各ネットワークは６つのシンドロームビットを校正する必要があり、２^６＝６４個の状態を有する。従って、ネットワークの最終的な出力層は一律に６４と規定される。ネットワークパラメータは合計で約８０万であり、約１００万回の浮動小数点乗算演算が必要である。

続いて、以下のいくつかの場合をそれぞれ考慮する。Ｎ＝２，３，４，６つのシンドロームビットを１グループとし、１つのニューラルネットワークを用いてその数値を推定する。すなわち、４分類、８分類、１６分類及び６４分類（すなわち、上記ｐｙｔｏｒｃｈコードにおけるｏｕｔｐｕｔ＿ｓｉｚｅ変数に変化が発生し、残りは変わらない）の問題に対応する。ここでは、対応する総モデル数量はそれぞれ１４、１０、８、６である。Ｌ＝５、及びＴ＝１０を使用し、且つｐ＝０．００６程度でノイズサンプリングを行い、ＭＷＰＭを使用して訓練セット生成を行い、その後、すべてのモデルに対し同じ訓練を行う。異なるＮ値に対し、復号性能（論理量子ビットのエラー率）はほとんど区別できないことを見出すことができる。即ち、比較的大きなＮ（Ｌ＝５に対し、２^Ｎ＜８０である）を選択でき、ネットワークの数量を極めて大きく減少させると同時に、ほとんど復号性能に対し何らの影響も及ぼさない（図１４参照）。このような現象はＬ＝７及び９の時にも存在する。これは一種の普遍的な現象であると考えられる。すなわち、モデルの区別能力は十分に強く、規模が十分に大きい多分類問題に対応できる。しかし、ｏｕｔｐｕｔ＿ｓｉｚｅが最後から２層目のノード数（上記ｐｙｔｏｒｃｈコードの例においては、８０である）よりも遥かに大きいと、推定性能が低下するようになる。従って出力層のノード数は最後から２層目の出力ノード数よりも小さく制限される。

Ｌ＝７及び９に対し、Ｌ＝５と類似し、上記規範を満たすモデルを選択し、ｐ＝０．００６～０．００７を使用してノイズサンプリングを行い、且つ古典的デコーダを使用して訓練セット生成を完了する。今のところは、依然として、最も深い研究を経て適用範囲が最も広いＭＷＰＭを選択してシミュレーションで生じたエラー症状を対象として復号を行い、獲得した復号データ及び症状データセットが訓練セットを生成している。今後は、例えば、強化学習を利用するより高い性能の復号アルゴリズムを使用して訓練セットを生成することを考慮するようにして、より良い復号性能を達成することを図る。具体的なモデルパラメータは、この前に与えられたＬ＝５を除き、本願中には示されない。ここでは、Ｌ＝５，７，９を使用して標準回路ノイズモデル（ｃｉｒｃｕｉｔ ｌｅｖｅｌ ｄｅｐｏｌａｒｉｚａｔｉｏｎ ｎｏｉｓｅ）によりサンプリングされたデータセットで訓練するデコーダを考慮すると、対応する復号周期はそれぞれＴ＝１０，１４，１２であり、それぞれＮ＝６，６，８を使用して対応するモデルの総数はそれぞれ６，１０，１２である。使用されるモデルは設計上、いずれもモデル規範の要求に合致する。具体的な復号性能は図１５に示す。示されているように、物理的なエラー率が比較的低い場合に、ＳＮＮＤ（図におけるＦＴＣＮＮ）は、それに対し訓練を行うＭＷＰＭデコーダの性能とほとんど重なり、従って理論限界を達成する。エラー率が比較的高い場合に、ＳＮＮＤの性能は対応するＭＷＰＭよりも僅かに悪いが、これは許容可能である。これは、フォールトトレラント誤り訂正の正常作動区間が、物理的なエラー率が比較的低いことを要求するからである。例示的に、将来、強化学習を使用して訓練して獲得される新たなデコーダは、品質のより高い訓練セットを生じさせてＳＮＮＤを訓練することを所望する。

以下、ニューラルネットワークデコーダの数値量子化手段に対して紹介及び説明を行う。

ニューラルネットワークモデルのパラメータは一般的に、いずれもとても大きな記憶空間を占有するようになる。Ｌ＝５を例とすると、現状使用されているパラメータの数量は約８０万程度である。もしハードウェアチップ上にニューラルネットワークアルゴリズムを配備するとすれば、これらのデータは事前にＦＰＧＡ／ＡＳＩＣのオンチップ内部メモリに配備されなければならない。これはリアルタイム誤り訂正が主内部メモリ（ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ）又はＧＤＤＲ ＳＤＲＡＭ（Ｇｒａｐｈｉｃｓ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ、グラフィックスダブルデータレートシンクロナスダイナミックランダムアクセスメモリ））からのデータの読み取りによりもたらされる遅延に耐えることができないからである。これらのパラメータは浮動小数点型であるため、各数は３２桁の空間を占有する必要があり、可逆圧縮アルゴリズムはそれらの記憶空間を圧縮することがとても困難である。従って、それらは大量の貴重なオンチップ内部メモリを占有する。同時に、浮動小数点数の乗算計算は比較的大きな計算リソースを消費し、且つ消費時間が比較的長くなる。もしモデルの正確率に影響を与えない場合にモデルの内部がその他の簡単な数値タイプ（たとえば固定小数点演算）を採用して計算を行うことができるならば、必要なオンチップ記憶は減少し（８桁の固定小数点を例とすると、４倍の記憶及びより多くの計算量を減少する）、同時に、計算速度が大幅に向上し、消費される計算リソースは大幅に減少し得る。リアルタイムフィードバックフォールトトレラント誤り訂正システムのアルゴリズム演算チップに対して、量子化操作は、すなわち予め設定された各パラメータ及び中間計算結果の表示が要するビット桁数を減少させることによってオリジナルネットワークを圧縮し、同時に記憶効率及び計算効率を向上させる方法である。

ニューラルネットワークの予測能力は比較的高いロバスト性を有し、一般的に、データ精度に対する要求が比較的低い。量子化によってデータ精度を低減させることはモデル推定能力への影響は有限である。一般的に言えば、図１６に示すように、量子化手段は非飽和量子化及び飽和量子化に分けられる。非飽和量子化は、一定の範囲内の浮動小数点数を固定小数点数が表現できる区間（図１６は８桁符号の固定小数点数を例とすると、区間範囲は－１２８～１２７の整数である）に完全にマッピングすることである。データ分布が非常に不均一な場合に、非飽和マッピングは少数のデータ点を比較的大きな範囲内にマッピングすると同時に、大量のデータ点をある１つの非常に小さい区間にマッピングすることにより区別することができないため、比較的大きな精度損失をもたらしやすい。飽和マッピングにとって、あるいくつかの絶対値が比較的大きく、統計的確率が比較的低い点は境界点（図１６は例であり、－１２８又は１２７である）として統一してマッピングされる。このように、比較的多くの区間内では、固定小数点数は高い確率のデータを表すために用いられる。たとえばＴｅｎｓｏｒＦｌｏｗ／ｐｙｔｏｒｃｈ／Ｔｅｎｓｏｒ ＲＴ等の産業用／オープンソースフレームワーク下で、通常、飽和量子化手段を使用してより良い予測精度を獲得する。これらのフレームワークは通常、重み付け、出力、及びオフセット等に対し異なる量子化方式を使用し、ＣＰＵ／ＧＰＵ等の比較的柔軟な命令セット体系への応用により適しており、その追加の複雑度はディレイ及び計算リソースの増加をもたらすようになる。産業用／オープンソースフレームワークの入力出力データのタイプは制御できいため、細部は具体的なニーズに応じてニーズを満たすように微調整を行うことができない。

本願の技術的手段においては、非飽和量子化を直接選択しているが、これは非飽和量子化の実現が十分に簡単であり、精度損失をもはや無視して、性能ニーズを達成することができるからである。次に、該非飽和量子化手段の細部を詳細に紹介することとなる。だが、説明する必要がある点として、いくつかのその他の実施例においては、飽和量子化手段は同様に本願に適用され、且つ低エラー率の場合での量子化損失を更に減少させることができる可能性がとても高い。飽和量子化手段か非飽和量子化手段かにかかわらず、いずれも本願の保護範囲内にある。

まず、本願は量子化手段に対し具体的な制限、すなわち、符号なし固定小数点数（ｕｎｓｉｇｎｅｄ ｆｉｘｅｄ ｐｏｉｎｔ ｎｕｍｂｅｒ）のみをハードウェア乗算器に入力することを許可する点を提示する。このように選択する理由は、乗算はモデル全体において実行量が最も多い演算であり、可能な限りその演算を簡略化してハードウェアのリソースを十分に利用すべきであるという点である。ゆえに、一旦ある特定の桁数の符号なし固定小数点数タイプを使用してモデルにおける浮動小数点数（入力、重み付け、オフセット、及び層と層との間の中間入力出力データ等を含む）を表すことを選択すると、すべてのハードウェア乗算器の入力データはいずれも符号なし固定小数点整数でなければならない。たとえ乗算器の出力データ及び後続の累算にオーバーフローが生じたり、固定小数点数の表示範囲を超えたり、又は負数になったりしても、後続の乗算演算が一致している符号なし固定小数点数を継続的に使用するようにするために、本願は量子化アルゴリズムが、符号なし固定小数点数の区間範囲まで収縮、増幅、及び切り捨てを行うことを要求する。

上記量子化手段の設計要求を満たすことに基づき、ニューラルネットワークデコーダの隠れ層の出力パラメータの計算過程は、以下の通りである。

１：量子化後重み付けベクトル、及び、量子化後入力ベクトルを取得する。ここで、量子化後重み付けベクトルは、数値量子化処理を経て獲得される符号なし固定小数点数形式の重み付けパラメータを含み、量子化後入力ベクトルは数値量子化処理を経て獲得される符号なし固定小数点数形式の入力パラメータを含む。
２：量子化後重み付けベクトルと量子化後入力ベクトルとの内積に基づいて、符号なし固定小数点数形式の出力パラメータを獲得する。選択可能に、該出力パラメータは、固定の数値範囲に属する１つの符号なし固定小数点数である。

次に、本願は具体的な量子化プロトコルを与える。

浮動小数点数ｘ_ｆ及びその符号なし固定小数点数をｘ_ｑで表し、固定小数点数の表示範囲が［ｑ_ｍｉｎ，ｑ_ｍａｘ］であることを考慮する。同時に、ｘ_ｆの統計的な数値範囲が［ｘ_ｍｉｎ，ｘ_ｍａｘ］であることを考慮し、スケーリング係数ｓｃａｌｅ_ｘを定義する。

もし［ｘ_ｍｉｎ，ｘ_ｍａｘ］が０点を含むなら、０に対応する固定小数点数ｘ_０は、以下［数３］であるようにする。

もしｘ_ｍｉｎ＞０であれば、ｘ_０＝ｑ_ｍｉｎであると設定し、もしｘ_ｍａｘ＜０であれば、ｘ_０＝ｑ_ｍａｘであると設定する。該ｘ_０は参照固定小数点数と呼ばれてもよい。

どのような場合であっても、いずれも以下の汎用非飽和マッピング（量子化）規則を有する。

ニューラルネットワークを使用して推定を行う問題に戻る。本願の上記で提示されたモデル規範に応じて、畳み込み層、全結合層及びＲｅＬＵ層のみを使用することを許可する。従って、畳み込みか行列とベクトルとの乗算かにかかわらず、そのコアの算術演算（ａｒｉｔｈｍｅｔｉｃａｌ ｏｐｅｒａｔｉｏｎ）はいずれも２つのベクトルｗとａとの内積である。

ここで、ｉは正の整数であり、ベクトルｗ／ベクトルａにおける要素の数量を表す。ｗ［ｉ］は浮動小数点数形式の重み付けパラメータである。ａ［ｉ］は浮動小数点数形式の入力パラメータである。

従って、次に、如何に非飽和量子化規則を使用して、固定小数点演算を使用してこのベクトル内積演算を近似するかを重点的に検討する。まず、ｗ及びａとその固定小数点数ｑ_ｗ及びｑ_ａとの関係は以下の通りである。

ｗ［ｉ］＝（ｑ_ｗ［ｉ］－ｗ_０）ｓｃａｌｅ_ｗ
ａ［ｉ］＝（ｑ_ａ［ｉ］－ａ_０）ｓｃａｌｅ_ａ
ここで、ｑ_ｗは数値量子化処理を経て獲得される符号なし固定小数点数形式の重み付けパラメータである。ｑ_ａは数値量子化処理を経て獲得される符号なし固定小数点数形式の入力パラメータである。ｓｃａｌｅ_ｗは重み付けパラメータに対応するスケーリング係数である。ｓｃａｌｅ_ａは入力パラメータに対応するスケーリング係数である。ｗ_０は重み付けパラメータに対応する参照固定小数点数である。ａ_０は入力パラメータに対応する参照固定小数点数である。

ベクトルｗとａとの内積結果をＯと記し、Ｏとその量子化Ｏ_ｑとも対応関係を有する。

Ｏ＝（Ｏ－Ｏ_ｑ）ｓｃａｌｅ_Ｏ
ここで、ｓｃａｌｅ_Ｏは出力パラメータに対応するスケーリング係数である。

同時に、Ｏの完全な表現式は以下の通りである。

ここで、ｂは浮動小数点数形式のオフセットパラメータである。

便宜上、ｎ（ｎは正の整数である）桁の固定小数点数を使用すると、ｑ_ｍｉｎ＝０、ｑ_ｍａｘ＝２^ｎである。ａが取る値は症状自体（１層目のネットワーク）であるか、前の層の計算結果がＲｅＬＵを経た後の出力結果であるため、この前のマッピングルールに応じて、ａ_０＝０及びＯ_０＝０となる。上の式を変換した後に、Ｏ_ｑとｑ_ｗ、ｑ_ａ及びｑ_ｂとの関係を獲得できる。

ここで、ｑ_ｗは数値量子化処理を経て獲得される符号なし固定小数点数形式の重み付けパラメータである。ｑ_ａは数値量子化処理を経て獲得される符号なし固定小数点数形式の入力パラメータである。ｑ_ｂは数値量子化処理を経て獲得される符号なし固定小数点数形式のオフセットパラメータである。ｓｃａｌｅ_ｗは重み付けパラメータに対応するスケーリング係数である。ｓｃａｌｅ_ａは入力パラメータに対応するスケーリング係数である。ｓｃａｌｅ_Ｏは出力パラメータに対応するスケーリング係数である。ｓｃａｌｅ_ｂはオフセットパラメータに対応するスケーリング係数を表す。ｗ_０は重み付けパラメータに対応する参照固定小数点数である。ｂ_０はオフセットパラメータに対応する参照固定小数点数である。ｉは正の整数である。

Ｏ_ｑはＲｅＬＵを経た後に、次の層の入力ｑ_ａとして次回の計算を行う。

ここで、この表現式における各量に対し分析を行う。

［数８］はｗ、ａ及びＯのスケーリング係数によって決められる。ｓｃａｌｅ_ｗはモデル重み付けパラメータのスケーリング係数である。一旦モデルが与えられた（訓練が完了した）後は、ｗ_ｍａｘ及びｗ_ｍｉｎはいずれも決定された数字である。しかし、ｓｃａｌｅ_ａ及びｓｃａｌｅ_Ｏは出力層の最大（小）値によって決められるため、異なる入力に対しては、これらの値はいずれも異なる。従って、１つのテストサンプルセットにおいてアルゴリズムを動作させ、各層の出力の最大（小）値を収集して統計的な平均値を計算し、最終的にｓｃａｌｅ_ａ及びｓｃａｌｅ_Ｏを得ることしかできない。ここでのテストサンプルのエラー率は必ず実際の量子ビットのエラー率と一致し、量子化後のモデルが実際のエラー率下で最適であることを保証する。注意される点として、Ｓ_１は一般的に浮動小数点数であり、且つ１よりも小さい可能性がある。すべての演算をいずれも固定小数点数にするために、それに対し２の、ある１つのべき乗を乗じて（具体的な理由は後続で詳述される）ｍとし、１つの正の整数［数９］に近似させる必要がある。

_{［数９］は［ｑｍｉｎ，ｑｍａｘ］に制限される必要がなく、［数８］に対する演算（乗算）は１回のみである。従って、特殊な最適化済みの乗算器をカスタマイズできる。}

［数１０］はＳ_１の場合と類似する。テストサンプルセットでモデルを動作させることによってｓｃａｌｅ_Ｏを獲得する必要がある。Ｓ_２は同様に１つの浮動小数点数であり、しかし、一般的に１よりもはるかに大きく、従ってそれを直接切り捨て、小数部分を除去し、１つの近似される整数［数１１］を獲得する。

［数１２］は、すなわち、固定桁固定小数点数の積和演算であり、モデル全体における演算量が最も大きいコア部分である。ここではｑ_ｗ及びｑ_ａがいずれも［０，２^ｎ］にあることを要求する。Ａの計算量はすべてのステップのうち最も大きいものである。従って、すべての乗算がいずれも一致する乗算器を使用することを要求する。注意される点として、一般的な場合に、Ａは固定小数点符号なし数の表現範囲［０，２^ｎ］からオーバーフローするようになり、従ってＡに対し区間範囲制限をしない。

［数１３］は固定桁固定小数点数の総和演算であり、最後にｗ_０と掛け算する。同様に、Ｂも［０，２^ｎ］からオーバーフローするようになり、従って、Ｂに対しても区間範囲制限をしない。

実際の演算においては、Ａ及びＢはいずれも正の整数であるが、それらの差は負数である可能性がある。このような場合を処理するために、Ａ及びＢを獲得した後に、それに対して統一して０を補充してある１つの固定長さ（具体的な場合次第で定める）に拡大し、その後、それを２つの符号付き整数としてみなして減算してＡ－Ｂを獲得し、獲得した結果を［式１４］と掛け算し、１つの符号付き整数［式１５］を獲得する。この結果は既に２^ｍ倍増幅されているため、獲得した結果をビット操作レベルで右へｍ（ｍは正の整数である）桁シフトする必要があり、Ｓ_１（Ａ－Ｂ）の近似を獲得する。その後、獲得した結果と［式１６］とに対して符号付き数の加算を行い、Ｓ_１（Ａ－Ｂ）＋Ｓ_２の符号付き整数近似を獲得する。

また、ニューラルネットワークデコーダの各隠れ層の後に、さらに活性化関数層を含んでもよい。該活性化関数層は上記のモデル設計規範に従ってＲｅＬＵ活性化関数を使用することができ、隠れ層の出力パラメータに対し以下のような処理を行うことに用いられる。出力パラメータの符号桁を取得し、符号桁が出力パラメータが正数であることを指示する場合に、出力パラメータの各ビット桁の数値を変わらないように保留し、符号桁が出力パラメータが負数であることを指示する場合に、出力パラメータの各ビット桁の数値を零にセットする。

１つの例においては、Ａ＝４、Ｂ＝８と仮定し、８桁二進数で表すならば、それぞれＡ＝０００００１００、Ｂ＝００００１０００である。Ａ－Ｂ＜０であるが、この２つは符号なし数であり、そして後続では処理される必要がある数は８桁の表示範囲よりも大きくなる。従って、ここでは、この２つの数をまずより多くの桁で表される符号付き桁数に拡大する。１６桁に拡大することを例とすると、Ａ＝０００００００００００００１００、Ｂ＝００００００００００００１０００である。ここではＡ及びＢは符号なし数ではなくなり、２の補数（ｔｗｏ´ｓ ｃｏｍｐｌｅｍｅｎｔ）の符号付き表示としてみなされ、１桁目は符号数（０は正であり、１は負である）である。このように、Ａ－Ｂ＝－４は１１１１１１１１１１１１１１００として表され、これは１つの符号付き数である。その後、ＲｅＬＵ層は１桁目が０であるかそれとも１であるかのみに応じて出力を決めればよく、１桁目が０であると、結果が０よりも大きいことを表し、元の結果を保留し、１桁目が１であると、結果が０以下であることを表し、すべてのビットを全部０にリセットする。

Ｌ＝５を例として量子化手段の効果を観察する。標準的な８桁の固定小数点量子化手段を選ぶ。ここでは、合計で６つのモデルあり、各々のモデルは合計で４層あり、１つの畳み込み層及び３つの全結合層を含む。畳み込み層に対し、ｍ＝８を設定し、全結合層に対し、ｍ＝１６を設定する。ｍの設定は一定の任意性を有し、具体的な数値は性能損失の場合次第で定める必要がある。また、異なる物理的なエラー率に対し、入力出力層の統計的性質はいずれも異なる。従って特定のエラー率を対象としてＳ_１及びＳ_２を決定するように使用する必要がある。

量子化の影響を定量的にテストするために、それぞれｐ＝０．００１，０．００１５，０．００２に対応する、３つの校正データセットを選定する。サンプルセットの大きさは２００００であり、Ｓ_１及びＳ_２の数値を決定するのに用いられる。同様に、３つのテストセットも選び、規模は４００００程度である。テスト結果は図１７に示すように、３２桁の浮動小数点数に比べて、８桁の固定小数点数の予測精度損失は６つのモデルに対しいずれも非常に小さく、エラー率は平均的な状況で１０％上昇し、許容可能範囲内にある。ｐが比較的小さいときに、エラー率の精度損失は相対的に比較的大きく、これはこの時に獲得できる非零サンプル点が比較的少なく、Ｓ_１及びＳ_２の分散が比較的大きいことに関係する可能性がある。従って、後続ではｐ値が比較的小さい時に飽和量子化を使用して改良を行うことを考慮できる。

以上のように、本願の実施例が提供する技術的手段は、ニューラルネットワークデコーダを採用して量子誤り訂正復号を行うシステムにとって、該ニューラルネットワークデコーダに対し正規化処理を行うことによって、そのコア演算が数値量子化処理を経て獲得される符号なし固定小数点数の積和演算となり、それによりニューラルネットワークデコーダの所要のデータ量及び計算量を最大限に減少させ、リアルタイム誤り訂正の要求をより良く満たす。

また、ニューラルネットワークデコーダは原則的には、任意のフォールトトレラント誤り訂正復号アルゴリズムをシミュレートでき、且つモデル構造の最適化後に、元のデコーダの性能に近づけ、且つすべての演算はいずれも行列演算であり、大規模な並行化に適する。

以下、ニューラルネットワークデコーダのハードウェアチップ（例えば、ＦＰＧＡ／ＡＳＩＣ）においての動作過程に対して紹介及び説明を行う。

量子化手段を決定した後に、ニューラルネットワークデコーダをそれぞれＦＰＧＡ／ＡＳＩＣに配備することができる。ハードウェアリソースを最大限に利用するために、各々のＦＰＧＡ／ＡＳＩＣに対し、多くとも１つのニューラルネットワークデコーダのみを配備することを許可する。すべてのニューラルネットワークデコーダの構造はいずれも同じである。従って、１つのモデルの配備を完了した後に、その他のモデルの配備も同様な方式で完了できる。

モデル規範に従って、各々のモデルは３次元畳み込み層及び全結合層のみを有し、その演算規則は図１８に示されている。この２種の演算のコアはいずれもベクトル内積であり、入力データを大量に繰り返して応用する必要があるため、入力データをバッチコピーしてモデルのパラメータと積和演算をすることによって並行度を最大化することができる。原則的には、もし使用可能な計算リソースが無限であり、各々の３次元畳み込み層及び全結合層の乗算がいずれも１回の乗算周期内に完了できれば、最速ではＫ（Ｋは正の整数である）個の乗算計算周期内でモデル推定を完了できる。ここでは、Ｋはモデルの層数である。

しかし、実際の状況下では、計算リソース、殊に貴重な乗算計算リソースは有限である。ＦＰＧＡを例とすると、オンチップのＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ、デジタル信号プロセッサ）は一般的に、数千個の８桁の固定小数点計算器を提供でき、つまり、多くとも数千回の８桁の乗算演算を同時に行う。配線の制限を考慮すると、同時に乗算演算を行うリソースはまた更に低減する。ニューラルネットワークデコーダは数百万回の８桁の乗算計算が必要である。総計算量が固定し、且つすべての計算のタイプも固定するため、計算時間を短縮させるためには、できるだけオンチップの計算リソースを同時に使用する必要がある。

一方、計算アーキテクチャの汎用性も考慮する必要がある。すなわち、アーキテクチャは異なるアーキテクチャモデルを実現する必要がある。この点は、殊にＡＳＩＣを使用する時に最も重要であり、もし一種の構造のモデルのみしか実現できない場合、一旦システムを切り替える（たとえば、具体的なノイズニーズに応じてモデルの構造、ハイパーパラメータ等を改める）必要があれば、新たなシステム／ノイズモデルに応じて、フロントエンド及びバックエンドの更新及びテープアウトを再び行う必要があり、時間及び材料コストは非常に高価である。以下、本願は、モデルの推定演算を加速する１つの汎用完全多重化並行演算アーキテクチャを提示する。例示的には、使用可能なオンチップ内部メモリが十分に多いときに、該アーキテクチャは、原則的には、任意の上述した規範に従うモデルの動作を並行化して加速することができる。

まず、この前に、全計算過程はいずれも複数のステップのベクトルの内積に分解され得ることに注意した。量子化内積演算と併せて、その前に下の式［数１７］が既に与えられた。

ここでは、Ｓ_１、Ｓ_２、ｑ_ｗ、及びｗ_０は、モデルが与えられ（訓練が完了している）、且つテストセットを経てＳ_１及びＳ_２を校正した後に、いずれも決定された値であり、具体的な入力とは無関係である。これらの数値は事前にオンチップ内部メモリに記憶される必要があり、内積を行う必要があるときに、オンチップ内部メモリの相応な位置から迅速に読み取られることで便利になる（遅延は１つのクロック周期にあり、数ナノ秒である）。Ａ及びＢの２項の計算は互いに依存せず、同時に行うことができる。ここで、Ａに含まれる乗算の数は最も多く、主要な計算リソースを占める。ＢはＡに比べて、計算量を無視できる。１つの周期内に１層のすべての演算を完了できないため、同時にそのうちの部分の内積演算を完了することしかできず、ひいては内積演算の一部の乗算演算及び累積を同時に完了する。このような内積の計算ステップは３つのステップ、すなわち、データ内部メモリからのパラメータ読み取り（Ｒｅａｄ、「Ｒ」と略称）、積和演算（Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ Ａｃｃｕｍｕｌａｔｉｏｎ、「ＭＡ」と略称）、及び量子化（Ｑｕａｎｔｉｚａｔｉｏｎ、「Ｑ」と略称）を含んでもよい。従って、この３つのステップをパイプライン化でき、図１９に示すように各層の出力結果をオンチップレジスタに格納する。

例示的な実施例においては、図１９に示すように、誤り訂正チップの体系構造全体は、オンチップ内部メモリ（Ｏｎ－ｃｈｉｐ Ｍｅｍｏｒｙ）、制御ユニット（Ｃｏｎｔｒｏｌ Ｕｎｉｔ）及び算術計算モジュール（Ａｒｉｔｈｍｅｔｉｃ Ｍｏｄｕｌｅ）を含む。

オンチップ内部メモリはニューラルネットワークデコーダのパラメータ情報を記憶することに用いられ、上記において紹介された既定パラメータ（例えば、Ｓ_１、Ｓ_２、ｑ_ｗ、及びｗ_０等を含む。図１９におけるＳＣはｑ_ｗを除く既定パラメータ、例えばＳ_１、及びＳ_２等を表す）及びモデル構造情報（Ｍｏｄｅｌ Ｓｐｅｃｓであり、モデルの各種のハイパーパラメータを含む）を含む。これらのデータはいずれも静的なものである。従って、全量子計算過程の開始前に上位機ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ、パーソナルコンピュータ）からオンチップ内部メモリに読み込むことができる。

制御ユニットは算術計算モジュールがオンチップ内部メモリ中から上記パラメータ情報を読み取るように制御することに用いられる。

算術計算モジュールはオンチップ内部メモリ中から上記パラメータ情報（即ちＲ）を読み取り、上記パラメータ情報に基づいて積和演算（即ちＭＡ）を実行し、積和演算の結果に基づいて、ニューラルネットワークデコーダの隠れ層の出力パラメータ（即ちＱ）を計算することに用いられる。たとえば、内積演算を行って出力パラメータを獲得するときに、オンチップ内部メモリ中から既定パラメータを取得することによって、該既定パラメータ及び量子化後重み付けベクトルと量子化後入力ベクトルとの内積に基づいて、符号なし固定小数点数形式の出力パラメータを獲得する。ここで、既定パラメータとは例えばＳ_１、Ｓ_２、ｑ_ｗ、及びｗ_０等を含み、取る値が入力パラメータの影響を受けないパラメータを指す。

算術計算モジュール中におけるＲ、ＭＡ、及びＱの３つの部分はパイプライン方式を採用して実行し、それぞれ内部メモリ及び上段の出力からデータを読み取り、積和演算を行い、出力を量子化し、且つ出力結果をオンチップ一時レジスタ（ｒｅｇｉｓｔｅｒ）に記憶する。算術計算モジュールはすべてのオンチップ乗算及び加算リソースを十分に利用する必要があり、これは前の層の出力データをファンアウト（ｆａｎ ｏｕｔ）してモジュール内の異なる乗算ユニット及び加算ユニットにコピーする必要がある。読み取りのパイプライン構造のため、オンチップ内部メモリからの読み取りによりもたらされるディレイは無視できる。内部メモリにおけるモデル構造パラメータ（層数、各層の重み付け、及びオフセットの数等）は制御ユニットに初期化されて、各層のモデルネットワークの計算周期を判断するのに用いられ、且つ１層のネットワーク計算が完了した後に、複数の内部メモリチャネル中から相応なネットワーク層のデータを選別して算術計算モジュールに伝送して出力レジスタを次の層の入力レジスタとして切り替えることをデータセレクター（Ｍｕｌｔｉｐｌｅｘｅｒ、ＭＵＸ）に通知する。モデルがいずれも浅い層のものであるため、制御回路自体の複雑性はモデル複雑度の増加に伴って迅速に増加することがなく、従って大型モデルに適用される。一方、モデルが比較的簡単である場合に、このような完全多重化アーキテクチャは追加の複雑度を増加させると同時に、それによるメリットが有限であるようになる可能性がある。ゆえに、具体的な場合を考慮して、使用される実用的なアーキテクチャは図１９を基に適宜修正されるようになる。例示的には、多くとも２段のネットワークの算数演算を１本のパイプラインとして直列接続してもよく、このように層と層との間のデータウェイトによりもたらされる遅延（次の層の入力は前の層の計算結果をウェイトする必要があり、この時、計算を行うことができず、オンチップ計算リソースの浪費をもたらす）を減少させることができる。しかし、図１９に参照されるように、データの依存性のため、同一時間に、多くとも２層のネットワークのパイプラインを直列して１本のより長いパイプラインを形成することしかできない。具体的に如何に計算リソースをパイプラインの各部分に割り当てるかも異なるモデルのハイパーパラメータに応じて調整を行う必要がある。しかし、このリソースの具体的な割り当ても制御ユニットにより決められ、プログラマブルである。

図２０に示すように、本願の１つの例示的な実施例はさらにフォールトトレラント量子誤り訂正システムを提供し、該フォールトトレラント量子誤り訂正システムは、量子回路と、ＱＣＰ ２２０と、ＡＷＧ ２３０と、ＤＡＱ ２４０と、複数の誤り訂正チップ２５１を含む量子誤り訂正復号システム２５０と、を含む。

ＡＷＧ ２３０はエラー症状測定に用いられる測定波形を量子回路に送信することに用いられる。

ＤＡＱ ２４０は量子回路を経て増幅された後の測定波形を採集し、採集して得た測定波形に対し復調を行って量子回路のエラー症状情報を獲得し、ＱＣＰ ２２０にエラー症状情報を送信することに用いられ、該エラー症状情報は量子誤り訂正コードのスタビライザージェネレーターの固有値により構成されるデータアレイである。

ＱＣＰ ２２０はエラー症状情報を量子誤り訂正復号システム２５０における複数の誤り訂正チップ２５１に送信することに用いられる。

誤り訂正チップ２５１は、ニューラルネットワークデコーダを動作させてエラー症状情報に対し復号処理を行い、エラー結果情報を獲得することに用いられ、該エラー結果情報は量子回路におけるエラーが発生する量子ビット及び相応なエラータイプを決定することに用いられる。ここで、ニューラルネットワークデコーダのコア演算は数値量子化処理を経て獲得される符号なし固定小数点数の積和演算である。

例示的な実施例においては、誤り訂正チップ２５１はさらに、ＱＣＰ ２２０にエラー結果情報を送信することに用いられる。

ＱＣＰ ２２０はさらに、エラー結果情報に基づいて、ＡＷＧ ２３０に誤り訂正命令を送信することに用いられ、該誤り訂正命令中にエラーが発生する量子ビットの位置情報及び相応なエラータイプを含む。

ＡＷＧ ２３０はさらに、誤り訂正命令に基づいて、量子回路に誤り訂正波形を送信することに用いられ、該誤り訂正波形は量子回路におけるエラーが発生する量子ビットを訂正することに用いられる。

選択可能に、以下の少なくとも１グループの通信はＬＶＤＳ（低電圧差動信号）を採用する。

１：ＱＣＰとＡＷＧとの間の通信。具体的に言うと、ＱＣＰのハードウェアチップ（例えば、ＦＰＧＡ）とＡＷＧのハードウェアチップ（例えば、ＦＰＧＡ）との間の通信である。

２：ＱＣＰとＤＡＱとの間の通信。具体的に言うと、ＱＣＰのハードウェアチップ（例えば、ＦＰＧＡ）とＤＡＱのハードウェアチップ（例えば、ＦＰＧＡ）との間の通信である。

３：ＱＣＰと誤り訂正チップとの間の通信。具体的に言うと、ＱＣＰのハードウェアチップ（例えば、ＦＰＧＡ）と誤り訂正チップ（例えば、ＦＰＧＡ）との間の通信である。

本願の実施例においては、ＬＶＤＳ標準を使用することによってシステムの信号伝送リンク全体のディレイを低減させる。誤り訂正システム全体は、ディレイに対し非常に高い要求を有するため、いかなる現状の高速通信プロトコルフレームワークもデータ伝送にはほとんど使用できない。これは、これらのプロトコルがとても高いデータレートに達することができる（高速ＳｅｒＤｅｓを使用するプロトコルは２０Ｇｂｐｓ以上の速度に達することができる）が、データの伝送時に、送信及び受信側の両方においていずれも通信プロトコルの変換を経由する必要があるからである。もし伝送されるデータ量がとても大きければ、これらのプロトコル層のオーバーヘッドは無視できるようになるが、量子誤り訂正のような単一回のデータが数十ｂｉｔオーダーである伝送については、数百ナノ秒のプロトコルオーバーヘッドは許容不能である。ゆえに、本願の実施例はＬＶＤＳ標準を使用して信号伝送を行うことで、比較的高いレートに達することがき、且つ複数ペアの同時伝送を許可し、プロトコル層に追加のディレイが生じることがなく、それによりフィードバックリンク全体の信号伝送ディレイは要求を満たすことができる。

以下、各ステップに使用されるＬＶＤＳチャネル数及びレートに対し例示的な紹介及び説明を行う。

１：ＤＡＱのＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ、アナログデジタル変換器）からＤＡＱのＦＰＧＡまで：ＡＤＣは量子回路が返信した測定波形をデジタル信号に変換し、ＦＰＧＡに伝えて処理を行って量子ビットの測定結果を獲得する。本システム中に使用されるＡＤＣの規格は、１２ｂｉｔの分解能、１Ｇｂｐｓのデータレートであり、ゆえに、各塊のＡＤＣからＦＰＧＡまで１２ペアのＬＶＤＳを使用し、５００ＭＨｚで動作させ、毎回５つの点を伝送し、単一回の伝送に５ｎｓが必要である。

２：ＤＡＱのＦＰＧＡからＱＣＰのＦＰＧＡまで：各塊のＤＡＱのＦＰＧＡの単一回の伝送データの大きさは４０ｂｉｔであり、以下のいくつかの部分からなる。１塊のＦＰＧＡは４グループの測定結果が生じるようになり、各グループの測定結果は８つのｑｕｂｉｔ（量子ビット）を含み、各ｑｕｂｉｔの状態は１ｂｉｔを用いて表すことができ（各ｑｕｂｉｔは測定後に、０及び１の２種の異なる状態のみがある）、同時に毎回の伝送に８ｂｉｔの伝送ヘッダが必要であり、有効操作等を指示するために用いられ、すなわち、
４０ｂｉｔ＝８ｂｉｔ（ｈｅａｄｅｒ）＋８（ｑｕｂｉｔｓ）×４（ｇｒｏｕｐ）×１（ｂｉｔ）である。

各塊のＤＡＱのＦＰＧＡからＱＣＰのＦＰＧＡまで８ペアのＬＶＤＳ線を使用し、伝送クロック周波数は２００ＭＨｚであり、単一回の伝送の完了に１５ｎｓの時間が必要である。

３：ＱＣＰのＦＰＧＡと誤り訂正チップとの双方向伝送：２回の伝送は基本的に以上と同様である。

４：ＱＣＰのＦＰＧＡからＡＷＧのＦＰＧＡまで：ＱＣＰがＡＷＧに伝えるデータは波形選択コードであり、すなわち、記憶中からどのような波形（量子操作）を選択して送信し出すかをＡＷＧに告知する。ＱＣＰのＦＰＧＡから各塊のＡＷＧのＦＰＧＡまでの単一回の伝送データの大きさは４８ｂｉｔであり、以下のいくつかの部分からなる。各塊のＡＷＧのＦＰＧＡは８つのアナログチャネルを有し、各チャネルは３２種の波形、すなわち大きさが５ｂｉｔの波形選択コードを記憶し、同様に毎回の伝送に８ｂｉｔの伝送ヘッダが必要である。すなわち、
４８ｂｉｔ＝８ｂｉｔ（ｈｅａｄｅｒ）＋８（ｃｈａｎｎｅｌ）×５（ｂｉｔｓ）である。

ＱＣＰのＦＰＧＡから各塊のＡＷＧのＦＰＧＡまで８ペアのＬＶＤＳ線を使用し、伝送クロック周波数は２００ＭＨｚであり、単一回の伝送の完了に１５ｎｓの時間が必要である。

５：ＡＷＧのＦＰＧＡからＡＷＧのＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ、アナログデジタル変換器）まで：ＡＷＧは誤り訂正波形データをＤＡＣに送信してアナログ波形（すなわち誤り訂正波形）に変換し、且つ最終的に量子回路に作用させる。本システムが使用するＤＡＣの規格は１６ｂｉｔの分解能、２Ｇｂｐｓの伝送率であり、ゆえに、ＦＰＧＡから各塊のＤＡＣまで３２ペアのＬＶＤＳを使用し、５００ＭＨｚで動作させ、１回で１０個の点のデータを伝送し、１０ｎｓの時間をかけることを要する。

いくつかの説明を補充する。まず、理解できるように、このセットのシステムにおいてはすべての測定結果をＱＣＰに伝え戻してから、ＱＣＰにより誤り訂正チップに伝えるようになる。明らかなように、ここでは測定結果を誤り訂正チップに直接伝えることは一定の時間を節約するようになるが、このようにすると、各塊のＤＡＱのＦＰＧＡに３２ペアのＬＶＤＳ接続線を別途増加させることを要するようになり、現状使用されているＦＰＧＡのピンリソースの使用が不十分になることを招くようになる。この他、本システムにおいては、ＦＰＧＡ間のデータ伝送のＬＶＤＳ周波数はＤＡ／ＡＤからＦＰＧＡまでの間のＬＶＤＳ周波数よりも低く、その理由として、ハードウェアの実現時に、異なるモジュール間の物理的距離のため、ＦＰＧＡ間のＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ、プリント回路基板）配線が比較的長くなり、もし周波数が高すぎればデータずれ等の場合が出現するようになる可能性がある。ゆえに、現状ではまず保守的な２００ＭＨｚを採用する。

同時に以上で計算した時間はデジタル論理がＬＶＤＳデータを伝送するための所要の時間であり、信号が実際にＰＣＢ線において伝送される時間は算入されていない。しかし、実際の測定計算によれば、最も遠いＦＰＧＡ間のデータ伝送における、配線上で要する消費時間は２～３ｎｓのみであるため、受信側の論理的な消費時間に含められ、改めて単独で計算する必要はない。

１セットの測定制御システムの所要のアナログチャネル数（ＡＷＧ及びＤＡＱモジュール）は量子回路上に含まれるビット数量の増大に伴って線形的に上昇するが、アナログチャネル数の増加もＬＶＤＳ伝送線の数量の上昇を意味することを見出すことができる。現在の量子測定制御システムにおいては、主にＦＰＧＡを使用して各モジュールのデジタル論理を実現するが、ＦＰＧＡは有限な数量のピンを提供することしかできず、そのため１塊のＱＣＰに対応するＦＰＧＡが制御可能なアナログチャネル数が制限されていることになる。同時に、ＱＣＰにおいて動作する量子命令セットは同様に量子命令処理速度の問題に直面しており、ゆえに、制御される必要がある量子ビットの数が上昇するときに、ＱＣＰの制御能力はボトルネックに陥ってしまう。

量子ビットの数量が特に多くないとき（約数十や百にのぼるビット）には、１セットの中央式アーキテクチャを使用して制御を行うことができる。より多くの量子ビットを制御する必要があるとき（約数百や千にのぼる）には、アーキテクチャ上からＱＣＰが直面している拡張可能性の問題を解決する必要がある。ここでのアーキテクチャ設計は主に量子命令セットに関連する内容に関する。

以下、１つの具体的な例を与え、本願の技術的手段に対して紹介及び説明を行う。

Ｌ＝５を例に、ニューラルネットワークデコーダに基づくフォールトトレラント量子誤り訂正システムを実現し、且つ復号遅延を計算する。具体的なニーズは以下の通りである。

現状、Ｌ＝５のリアルタイムフィードバック誤り訂正アルゴリズムは計６つのニューラルネットワークデコーダを有し、各デコーダは４つの隠れ層（行列乗算ネットワークとも呼ばれてもよい）を含む。

１層目の行列は５００個の６×４×３行列と１つの１０×４×３行列との畳み込みであり、１０×４×３行列は０、１状態の判断結果（入力シンドロームビット）であり、６×４×３行列は重み付け（ｗｅｉｇｈｔ）であり、
２層目の行列は１つの２０００×４００行列と１つの２０００ベクトルとの積であり、
３層目の行列は１つの４００×８０行列と１つの４００ベクトルとの積であり、
４層目の行列は１つの８０×６４行列と１つの６４（又は２）ベクトルとの積であり、
各層の計算結果はいずれも量子化切り捨てを行う必要があり、８ｂｉｔの符号なし固定小数点データに処理される。

実現手段は以下の通りである。

Ｉｎｔｅｌ Ｓｔｒａｔｉｘ１０シリーズＦＰＧＡチップを採用してニューラルネットワークアルゴリズムを実現し、該ＦＰＧＡチップは５７６０個のＤＳＰ ＩＰ（乗算器ＩＰ）リソースを含み、多くとも１１５２０個のＩＮＴ８（８桁の整数）乗算をサポートする。

各ＦＰＧＡチップは１つのニューラルネットワークデコーダを実現でき、システム全体は計６つのニューラルネットワークデコーダがあり、６枚のＦＰＧＡチップが必要である。Ｌ＝５のため、ニューラルネットワークデコーダは４層のみを有し、最後の２層の計算量が非常に小さく、上記において紹介された手段を完全に使用することにより比較的複雑な制御回路を使用することになるため、オンチップリソースを消費すると同時により多くの並行処理を可能にする訳ではなく、現状では採算が合わない。ゆえに、本実現実例は上記において記載される完全多重化手段を完全に踏襲するのではなく、各層の行列演算がいずれも自己の専用回路を有する手段を採用する。

手段のブロック図は図２１に示すものを参照する。各層のネットワークの入力は３つの部分を含み、それぞれ、
１：前の層のネットワークの計算結果（１層目のネットワークの対応する入力は量子ビットの状態判断結果である）、
２：重み付けパラメータ（上位機によって配置を行う）、及び
３：量子化切り捨てデータ（上位機によって配置を行う）であり、
ここで、重み付けパラメータ及び量子化切り捨てデータは計算をスタートする前に、上位機によってオンチップ記憶リソース中に配置され、状態判断結果を受信した後に、計算をスタートする。

１層目のネットワーク及び２層目のネットワークの計算過程はパイプ処理を形成する。

３層目のネットワーク及び４層目のネットワークの計算過程はパイプ処理を形成する。

各ＦＰＧＡチップが、多くとも１１５２０個のＩＮＴ８乗算を同時にサポートするが、各ニューラルネットワークデコーダが計１．２Ｍ回の乗算を有する。ゆえに、１１５２０個のＩＮＴ８乗算を４層のネットワークに割り当てることを考慮する必要があり、又は、各層のネットワークの各クロック周期内での計算回数を考慮する必要がある。割り当ての原則は以下の通りである。

１：ＤＳＰ ＩＰリソースの使用率は最も大きい。
２：総計算ディレイは最も小さい。
３：ＦＰＧＡチップ配線は通過する。

選択可能な割り当て戦略は以下の［表１］に示し、表におけるデータは予測値である。

上記３つの原則に応じて、最終的に手段２で指定される割り当て戦略を使用した。

１層目のネットワークにおいては、１０×６×３行列のデータが１ｂｉｔであり、従って、乗算演算は普通の論理リソースを使用して実現でき、ＤＳＰ ＩＰを使用する必要がない。２層目のネットワークの計算過程は１層目のネットワークの計算過程とパイプ処理を形成し、従って、２層目のネットワークの計算時間は０であると考えられてもよい。３層目及び４層目のネットワークの計算も同様である。

最終的に、ネットワークモデル全体の計算時間は１０１０ナノ秒である。

この実現形式は、既に実際のボードにおいて認証されて通過している。

具体的な認証方法は、それぞれ該回路及びＰＣプログラムに同じデータ及びパラメータを入力し、両者の出力を比較することであり、実測したところ、両者の出力が一致することを見出した。

要するに、フォールトトレラント誤り訂正は大規模な汎用量子計算への不可避的な道であり、基礎的な技術である。本願が提供する技術的手段は、浅いニューラルネットワークのフォールトトレラント復号アルゴリズムをＦＰＧＡ高速フィードバック制御システムに実装し、リアルタイムフォールトトレラント復号を実現する（総遅延は１．２μｓ（マイクロ秒）程度であり、ニューラルネットワーク演算子を最適化した最新のＦＰＧＡに置換すると、ディレイを更に７００ｎｓ程度に減少することが期待できる）。既知のＭＷＰＭ手段（シングルコア３．７ＧＨｚ Ｉｎｔｅｌ Ｘｅｏｎ ＣＰＵ）よりも約１００００倍程度ディレイを減少し、最適化したＭＷＰＭよりも約２０倍以上時間を短縮し、リアルタイム誤り訂正の要求を達成することができ、重要な技術的意味を有する。

また、本願の１つの例示的な実施例はさらに、量子誤り訂正復号方法を提供し、該方法は誤り訂正チップにより実行され、該方法は以下のステップを含んでもよい。

１：量子回路のエラー症状情報を取得し、該エラー症状情報は量子誤り訂正コードのスタビライザージェネレーターの固有値により構成されるデータアレイであり、
２：ニューラルネットワークデコーダを動作させてエラー症状情報に対し復号処理を行い、エラー結果情報を獲得し、該エラー結果情報は量子回路におけるエラーが発生する量子ビット及び相応なエラータイプを決定することに用いられ、
ここで、ニューラルネットワークデコーダのコア演算は数値量子化処理を経て獲得される符号なし固定小数点数の積和演算である。

方法実施例における詳細に説明されていない細部に対しては、上記その他の実施例における紹介及び説明を参照することができるため、ここでは再度詳細に説明しない。

また、本願の１つの例示的な実施例はさらに量子誤り訂正復号装置を提供し、図２２に参照されるように、該装置は、取得ユニット２２０１と、復号ユニット２２０２と、を含み、
取得ユニット２２０１は、量子回路のエラー症状情報を取得することに用いられ、エラー症状情報は量子誤り訂正コードのスタビライザージェネレーターの固有値により構成されるデータアレイであり、
復号ユニット２２０２は、ニューラルネットワークデコーダを動作させてエラー症状情報に対し復号処理を行い、エラー結果情報を獲得することに用いられ、エラー結果情報は量子回路におけるエラーが発生する量子ビット及び相応なエラータイプを決定することに用いられ、
ここで、ニューラルネットワークデコーダのコア演算は数値量子化処理を経て獲得される符号なし固定小数点数の積和演算である。

説明する必要がある点として、上記実施例が提供する装置はその機能を実現するにあたり、上記各機能ユニットの区分分けのみを例に説明したが、実際の応用においては、必要に応じて上記機能を異なる機能ユニットに割り当てて完成させることができる。すなわち、機器の内部構造を異なる機能ユニットに区分分けして、以上に記述された全部又は部分の機能を完了することができる。また、上記実施例が提供する装置は方法の実施例と同一の発想に属し、その具体的な実現過程は詳しくは方法の実施例を参照することができるため、ここでは再度詳細に説明しない。

また、本願の１つの例示的な実施例はさらに誤り訂正チップを提供し、該誤り訂正チップは上記量子誤り訂正復号方法を実現することに用いられる。

また、本願の１つの例示的な実施例はさらに非一時的コンピュータ可読記憶媒体を提供し、該非一時的コンピュータ可読記憶媒体中に少なくとも１つのコンピュータプログラムが記憶されており、該少なくとも１つのコンピュータプログラムがコンピュータ機器のプロセッサによりロードされ且つ実行され、コンピュータに上記量子誤り訂正復号方法を実現させる。

一種の可能な実現方式では、上記非一時的コンピュータ可読記憶媒体は読み出し専用メモリ（Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ、ＲＯＭ）、ランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＲＡＭ）、読み出し専用光ディスク（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ、ＣＤ－ＲＯＭ）、磁気テープ、フロッピーディスク及び光データ記憶機器等であってもよい。

また、本願の１つの例示的な実施例はさらにコンピュータプログラム製品を提供し、該コンピュータプログラム製品はコンピュータプログラム又はコンピュータ命令を含み、該コンピュータプログラム又はコンピュータ命令はプロセッサによりロードされ且つ実行され、コンピュータに上記量子誤り訂正復号方法を実現させる。

説明する必要がある点として、上記の実施例の紹介においては、主に回転表面コードを例としたが、本願の技術的手段は、高次元トーリックコード（ｈｉｇｈ ｄｉｍｅｎｓｉｏｎ ｔｏｒｉｃ ｃｏｄｅ）、双曲面コード（ｈｙｐｅｒｂｏｌｉｃ ｃｏｄｅ）及びカラーコード（ｃｏｌｏｒ ｃｏｄｅ）等を含むがこれらに限定されない、境界を有するその他の表面コードへも展開し、その他のトポロジー量子誤り訂正コードへも展開することができる。しかし、その他のトポロジー量子誤り訂正コードを使用するときには、症状測定時（パリティチェック時）、ｏｎｅ－ｓｈｏｔ又はｆｌａｇ ｑｕｂｉｔｒと類似する技術を使用する必要があり、手段の複雑性を増加させ、且つ誤り訂正性能を低減させるようになる可能性がある。また、上記の実施例は主に超伝導量子計算プラットフォームを例としたが、アルゴリズムが汎用タイプであるため、本願はトポロジー量子誤り訂正コードを使用するいかなる量子計算物理プラットフォームにも適用できる。

また、エンタングルメント空洞等の方法を使用してＣｌｉｆｆｏｒｄ（クリフォード）を実現して量子計算を行うときに、本願の技術的手段は修正を加えて同様に適用できる。結晶格子手術手段（ｌａｔｔｉｃｅ ｓｕｒｇｅｒｙ）を使用して論理量子ゲートを実現するときに、本願の技術的手段は修正を加えて同じく適用できる。論理Ｃｌｉｆｆｏｒｄゲートの実現に対し誤り訂正を行うことに適用できるため、本願も魔法状態蒸留（ｍａｇｉｃ ｓｔａｔｅ ｄｉｓｔｉｌｌａｔｉｏｎ）を行うことに同様に適用できる。このように、本願の制御システムはトポロジー量子誤り訂正コードを使用する汎用フォールトトレラント量子計算に対しリアルタイムフィードバック誤り訂正を行うことができる。

理解すべきであるように、本明細書中に言及される「複数」とは２つ又は２つ以上を指す。「及び／又は」は、関連対象の関連関係を記述し、３種の関係が存在してもよいことを表し、たとえば、Ａ及び／又はＢは、Ａが単独で存在すること、Ａ及びＢが同時に存在すること、及びＢが単独で存在することという３種の場合を表してもよい。文字「／」は一般的に、前後の関連対象が一種の「又は」の関係であることを表す。また、本明細書中に記述されたステップの番号は、ステップ間の一種の可能な実行先後順序を例示的に示すものに過ぎず、いくつかのほかの実施例においては、上記ステップは番号の順序に従って実行されなくてもよく、例えば、２つの異なる番号のステップは同時に実行され、又は２つの異なる番号のステップは図示とは反対する順序に従って実行され、本願の実施例ではこれを限定しない。

上述は単に本願の例示的な実施例であり、且つ本願を制限するのに用いられず、本願の精神及び原則内に作られるいかなる修正、均等物への置換や改良等もいずれも本願の保護範囲内に含まれるべきである。

１１ 黒色ドット
１２ 十字
２１ 黒色辺
２２ 丸部分
４１ セグメント
５１ 論理量子ビット
７１ 量子回路
７２ 希釈冷凍機
７３ 制御機器
７３ａ 総制御システム
７３ｂ 訂正モジュール
７４ コンピュータ
２５０ 訂正復号システム
２５１ 訂正チップ
２２０１ 取得ユニット
２２０２ 復号ユニット

Claims (16)

1. 量子誤り訂正復号システムであって、前記量子誤り訂正復号システムは複数の誤り訂正チップを含み、前記誤り訂正チップは、
   量子回路のエラー症状情報を取得することであって、前記エラー症状情報は量子誤り訂正コードのスタビライザージェネレーターの固有値により構成されるデータアレイである、ことと、
   ニューラルネットワークデコーダを動作させて前記エラー症状情報に対し復号処理を行い、エラー結果情報を獲得することであって、前記エラー結果情報は前記量子回路におけるエラーが発生する量子ビット及び相応なエラータイプを決定することに用いられる、ことと、に用いられ、
   前記ニューラルネットワークデコーダのコア演算は数値量子化処理を経て獲得される符号なし固定小数点数の積和演算であり、
   前記量子誤り訂正復号システムは正規化処理を経て獲得され、前記正規化処理は、
   前記複数の誤り訂正チップ上で動作する各前記ニューラルネットワークデコーダが同じネットワーク構造を有することと、
   前記ニューラルネットワークデコーダの隠れ層が畳み込み層及び全結合層のみを含むことと、
   前記ニューラルネットワークデコーダの活性化関数が線形整流ユニットＲｅＬＵ活性化関数を使用することと、
   各前記誤り訂正チップ上で１つの前記ニューラルネットワークデコーダを動作させることと、
   前記ニューラルネットワークデコーダが異なる量子回路の誤り訂正復号に適用されることと、
   のうちの少なくとも一つを含む、量子誤り訂正復号システム。
2. 量子誤り訂正復号システムであって、前記量子誤り訂正復号システムは複数の誤り訂正チップを含み、前記誤り訂正チップは、
   量子回路のエラー症状情報を取得することであって、前記エラー症状情報は量子誤り訂正コードのスタビライザージェネレーターの固有値により構成されるデータアレイである、ことと、
   ニューラルネットワークデコーダを動作させて前記エラー症状情報に対し復号処理を行い、エラー結果情報を獲得することであって、前記エラー結果情報は前記量子回路におけるエラーが発生する量子ビット及び相応なエラータイプを決定することに用いられる、ことと、に用いられ、
   前記ニューラルネットワークデコーダのコア演算は数値量子化処理を経て獲得される符号なし固定小数点数の積和演算であり、
   前記ニューラルネットワークデコーダは少なくとも１つの隠れ層を含み、前記隠れ層の出力パラメータの計算過程は、
   量子化後重み付けベクトル及び量子化後入力ベクトルを取得することであって、前記量子化後重み付けベクトル中に数値量子化処理を経て獲得される符号なし固定小数点数形式の重み付けパラメータを含み、前記量子化後入力ベクトルは数値量子化処理を経て獲得される符号なし固定小数点数形式の入力パラメータを含む、ことと、
   前記量子化後重み付けベクトルと前記量子化後入力ベクトルとの内積に基づいて、符号なし固定小数点数形式の出力パラメータを獲得することと、である、請求項１に記載の量子誤り訂正復号システム。
3. 前記量子化後重み付けベクトルと前記量子化後入力ベクトルとの内積に基づいて、符号なし固定小数点数形式の出力パラメータを獲得することは、
   前記誤り訂正チップのオンチップ内部メモリ中から既定パラメータを取得することであって、前記既定パラメータとは取る値が前記入力パラメータの影響を受けないパラメータを指す、ことと、
   前記既定パラメータ、及び前記量子化後重み付けベクトルと前記量子化後入力ベクトルとの内積に基づいて、符号なし固定小数点数形式の前記出力パラメータを獲得することと、を含む、請求項２に記載の量子誤り訂正復号システム。
4. 前記既定パラメータ、及び前記量子化後重み付けベクトルと前記量子化後入力ベクトルとの内積に基づいて、符号なし固定小数点数形式の前記出力パラメータを獲得することは、
   下記［数式１］に従って計算し、符号なし固定小数点数形式の前記出力パラメータＯ_ｑを獲得することを含む、請求項３に記載の量子誤り訂正復号システム。
   ここで、ｑ_ｗは数値量子化処理を経て獲得される符号なし固定小数点数形式の重み付けパラメータであり、ｑ_ａは数値量子化処理を経て獲得される符号なし固定小数点数形式の入力パラメータであり、ｑ_ｂは数値量子化処理を経て獲得される符号なし固定小数点数形式のオフセットパラメータであり、ｓｃａｌｅ_ｗは重み付けパラメータに対応するスケーリング係数であり、ｓｃａｌｅ_ａは入力パラメータに対応するスケーリング係数であり、ｓｃａｌｅ_Ｏは出力パラメータに対応するスケーリング係数であり、ｓｃａｌｅ_ｂはオフセットパラメータに対応するスケーリング係数を表し、ｗ_０は重み付けパラメータに対応する参照固定小数点数であり、ｂ_０はオフセットパラメータに対応する参照固定小数点数であり、ｉは正の整数であり、且つ、前記既定パラメータはＳ１、Ｓ２及びｗ_０を含む。
5. 前記隠れ層の後、さらに活性化関数層を含み、前記活性化関数層は、前記出力パラメータに対し、
   前記出力パラメータの符号桁を取得する処理と、
   前記符号桁が前記出力パラメータが正数であることを指示する場合に、前記出力パラメータの各ビット桁の数値を変わらないように保留する処理と、
   前記符号桁が前記出力パラメータが負数であることを指示する場合に、前記出力パラメータの各ビット桁の数値を零にセットする処理と、を行うことに用いられる、請求項２に記載の量子誤り訂正復号システム。
6. 前記誤り訂正チップはオンチップ内部メモリと、制御ユニットと、算術計算モジュールと、を含み、
   前記オンチップ内部メモリは前記ニューラルネットワークデコーダのパラメータ情報を記憶することに用いられ、
   前記制御ユニットは前記算術計算モジュールが前記オンチップ内部メモリ中から前記パラメータ情報を読み取るように制御することに用いられ、
   前記算術計算モジュールは前記オンチップ内部メモリ中から前記パラメータ情報を読み取り、前記パラメータ情報に基づいて前記積和演算を実行し、前記積和演算の結果に基づいて、前記ニューラルネットワークデコーダの隠れ層の出力パラメータを計算することに用いられる、請求項１または２に記載の量子誤り訂正復号システム。
7. 前記算術計算モジュールは、パイプライン方式を採用して、
   前記オンチップ内部メモリ中から前記パラメータ情報を読み取るステップと、
   前記パラメータ情報に基づいて前記積和演算を実行するステップと、
   前記積和演算の結果に基づいて、前記ニューラルネットワークデコーダの隠れ層の出力パラメータを計算するステップと、を実行することに用いられる、請求項６に記載の量子誤り訂正復号システム。
8. 前記量子誤り訂正コードのスケールはＬであり、前記ニューラルネットワークデコーダの数量は（Ｌ^２－１）／Ｎ＋２であり、
   １つのニューラルネットワークデコーダはＸエラーに対応するエラー症状情報に基づいて、前記Ｘエラーが発生するか否かを判定することに用いられ、
   １つのニューラルネットワークデコーダはＺエラーに対応するエラー症状情報に基づいて、前記Ｚエラーが発生するか否かを判断することに用いられ、
   前記Ｘエラーに対応するエラー症状情報は（Ｌ^２－１）／２Ｎ個の小グループに画定され、各小グループはＮ個のシンドロームビットを含み、各小グループのシンドロームビットは１つのニューラルネットワークデコーダによって復号されて、前記Ｘエラーが発生する量子ビットの位置情報を獲得し、
   前記Ｚエラーに対応するエラー症状情報は（Ｌ^２－１）／２Ｎ個の小グループに画定され、各小グループはＮ個のシンドロームビットを含み、各小グループのシンドロームビットは１つのニューラルネットワークデコーダによって復号されて、前記Ｚエラーが発生する量子ビットの位置情報を獲得する、請求項１～７のいずれか一項に記載の量子誤り訂正復号システム。
9. フォールトトレラント量子誤り訂正システムであって、前記フォールトトレラント量子誤り訂正システムは、量子回路と、量子処理コントローラＱＣＰと、任意波形発生器ＡＷＧと、デジタル採集器ＤＡＱと、複数の誤り訂正チップを含む量子誤り訂正復号システムと、を含み、
   前記ＡＷＧは、エラー症状測定に用いられる測定波形を前記量子回路に送信することに用いられ、
   前記ＤＡＱは前記量子回路を経て増幅された後の測定波形を採集し、採集して得た前記測定波形に対し復調を行って前記量子回路のエラー症状情報を獲得し、前記ＱＣＰに前記エラー症状情報を送信することに用いられ、前記エラー症状情報は量子誤り訂正コードのスタビライザージェネレーターの固有値により構成されるデータアレイであり、
   前記ＱＣＰは前記エラー症状情報を前記量子誤り訂正復号システムにおける複数の誤り訂正チップに送信することに用いられ、
   前記誤り訂正チップは、ニューラルネットワークデコーダを動作させて前記エラー症状情報に対し復号処理を行い、エラー結果情報を獲得することに用いられ、前記エラー結果情報は前記量子回路におけるエラーが発生する量子ビット及び相応なエラータイプを決定することに用いられ、前記ニューラルネットワークデコーダのコア演算は数値量子化処理を経て獲得される符号なし固定小数点数の積和演算である、フォールトトレラント量子誤り訂正システム。
10. 前記誤り訂正チップはさらに、前記ＱＣＰに前記エラー結果情報を送信することに用いられ、
    前記ＱＣＰはさらに、前記エラー結果情報に基づいて、前記ＡＷＧに誤り訂正命令を送信することに用いられ、前記誤り訂正命令中にエラーが発生する量子ビットの位置情報及び相応なエラータイプを含み、
    前記ＡＷＧはさらに、前記誤り訂正命令に基づいて、前記量子回路に誤り訂正波形を送信することに用いられ、前記誤り訂正波形は前記量子回路におけるエラーが発生する量子ビットを訂正することに用いられる、請求項９に記載のフォールトトレラント量子誤り訂正システム。
11. 前記ＱＣＰと前記ＡＷＧとの間の通信、
    前記ＱＣＰと前記ＤＡＱとの間の通信、及び
    前記ＱＣＰと前記誤り訂正チップとの間の通信のうちの、少なくとも１グループの通信は、低電圧差動信号ＬＶＤＳを採用する、請求項９に記載のフォールトトレラント量子誤り訂正システム。
12. 複数の誤り訂正チップにより実行される、量子誤り訂正復号方法であって、前記方法は、
    量子回路のエラー症状情報を取得するステップであって、前記エラー症状情報は量子誤り訂正コードのスタビライザージェネレーターの固有値により構成されるデータアレイである、ステップと、
    ニューラルネットワークデコーダを動作させて前記エラー症状情報に対し復号処理を行い、エラー結果情報を獲得するステップであって、前記エラー結果情報は前記量子回路におけるエラーが発生する量子ビット及び相応なエラータイプを決定することに用いられる、ステップと、
    前記ニューラルネットワークデコーダに対して正規化処理を行うステップであって、前記正規化処理は、
    前記複数の誤り訂正チップ上で動作する各前記ニューラルネットワークデコーダが同じネットワーク構造を有することと、
    前記ニューラルネットワークデコーダの隠れ層が畳み込み層及び全結合層のみを含むことと、
    前記ニューラルネットワークデコーダの活性化関数が線形整流ユニットＲｅＬＵ活性化関数を使用することと、
    各前記誤り訂正チップ上で１つの前記ニューラルネットワークデコーダを動作させることと、
    前記ニューラルネットワークデコーダが異なる量子回路の誤り訂正復号に適用されることと、
    のうちの少なくとも一つを含む、ステップと
    を含み、
    前記ニューラルネットワークデコーダのコア演算は数値量子化処理を経て獲得される符号なし固定小数点数の積和演算である、量子誤り訂正復号方法。
13. 量子誤り訂正復号装置であって、前記装置は、取得ユニットと、復号ユニットと、を含み、
    前記取得ユニットは、量子回路のエラー症状情報を取得することに用いられ、前記エラー症状情報は量子誤り訂正コードのスタビライザージェネレーターの固有値により構成されるデータアレイであり、
    前記復号ユニットは、ニューラルネットワークデコーダを動作させて前記エラー症状情報に対し復号処理を行い、エラー結果情報を獲得することに用いられ、前記エラー結果情報は前記量子回路におけるエラーが発生する量子ビット及び相応なエラータイプを決定することに用いられ、
    前記復号ユニットは、前記ニューラルネットワークデコーダに対して正規化処理を行うことにさらに用いられ、前記正規化処理は、
    前記量子誤り訂正復号装置の複数の誤り訂正チップ上で動作する各前記ニューラルネットワークデコーダが同じネットワーク構造を有することと、
    前記ニューラルネットワークデコーダの隠れ層が畳み込み層及び全結合層のみを含むことと、
    前記ニューラルネットワークデコーダの活性化関数が線形整流ユニットＲｅＬＵ活性化関数を使用することと、
    各前記誤り訂正チップ上で１つの前記ニューラルネットワークデコーダを動作させることと、
    前記ニューラルネットワークデコーダが異なる量子回路の誤り訂正復号に適用されることと、
    のうちの少なくとも一つを含み、
    前記ニューラルネットワークデコーダのコア演算は数値量子化処理を経て獲得される符号なし固定小数点数の積和演算である、量子誤り訂正復号装置。
14. 誤り訂正チップであって、前記誤り訂正チップは請求項１２に記載の量子誤り訂正復号方法を実施することに用いられる、誤り訂正チップ。
15. 非一時的コンピュータ可読記憶媒体であって、前記非一時的コンピュータ可読記憶媒体中に少なくとも１つのコンピュータプログラムが記憶されており、前記少なくとも１つのコンピュータプログラムはプロセッサによりロードされ且つ実行され、コンピュータに請求項１２に記載の量子誤り訂正復号方法を実施させる、非一時的コンピュータ可読記憶媒体。
16. コンピュータプログラムであって、前記コンピュータプログラムはコンピュータ命令を含み、前記コンピュータ命令はプロセッサによりロードされ且つ実行され、コンピュータに請求項１２に記載の量子誤り訂正復号方法を実施させる、コンピュータプログラム。

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