JP7333775B2 - 劣化判定装置および制御装置 - Google Patents

Description

本開示は、制御電源から電圧が供給される複数の制御線と制御対象との間に接続される論理回路の劣化状態を判定する劣化判定装置および制御装置に関する。

従来、発電プラントまたは変電所などの施設に設けられる設備を制御する制御装置は、一部に故障が発生しても出力を誤らずに制御を継続する必要があることから、かかる制御装置には、多重化アーキテクチャが用いられることがある。

例えば、特許文献１には、３系統の各々からの制御信号を受け取り、受け取った３つの制御信号の多数決を取る論理回路を有し、かかる論理回路の出力によって制御対象を制御する制御装置が開示されている。かかる制御装置は、互いに異なる組み合わせの２つの制御線間の電流差分に基づいて、論理回路の異常を検出することができる。

特開２０２０－０９５６０３号公報

しかしながら、上記特許文献１に記載の技術では、制御電源から電圧が供給される複数の制御線と制御対象との間に接続される論理回路の異常を検出することができるが、かかる論理回路の劣化状態を判定することが難しい場合がある。

本開示は、上記に鑑みてなされたものであって、制御電源から電圧が供給される複数の制御線と制御対象との間に接続される論理回路の劣化状態を判定することができる劣化判定装置を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本開示の劣化判定装置は、制御電源から電圧が供給される複数の正極側制御線と制御対象との間に接続される論理回路の劣化状態を判定する劣化判定装置であって、スイッチと、電流検出部と、処理部とを備える。スイッチは、複数の正極側制御線のうち少なくとも１つの正極側制御線と負極側制御線との間に設けられる。電流検出部は、スイッチに流れる電流を検出する。処理部は、スイッチがオン状態である場合に論理回路が動作する前と後とで電流検出部によって検出される電流の差分に基づいて、論理回路の劣化状態を判定する。

本開示によれば、制御電源から電圧が供給される複数の制御線と制御対象との間に接続される論理回路の劣化状態を判定することができる、という効果を奏する。

実施の形態１にかかる制御装置の構成の一例を示す図 実施の形態１にかかる制御装置の論理回路の構成を示す図 実施の形態１にかかる制御装置の内部構成を抵抗とスイッチとで表した回路の一例を示す図 実施の形態１にかかる論理回路が非動作状態で劣化判定部のスイッチの１つがオン状態である場合の電流の流れを示す図 図４に示す回路の接続関係を維持した状態で回路要素の位置を変更した回路の一例を示す図 実施の形態１にかかる論理回路が非動作状態で劣化判定部のスイッチの１つがオン状態である場合の電流の値を示す図 実施の形態１にかかる劣化判定部のスイッチの１つがオン状態で論理回路が非動作状態から動作状態になった場合のオン状態のスイッチに流れる電流の経路を示す図 図７に示す回路の接続関係を維持した状態で回路要素の位置を変更した回路の一例を示す図 実施の形態１にかかる劣化判定部のスイッチの１つがオン状態である場合において劣化していない論理回路が動作する前と後とで電流検出部で検出される電流の変化を示す図 実施の形態１にかかる劣化判定部のスイッチの１つがオン状態である場合において出力接点が劣化している論理回路が動作する前と後とで電流検出部で検出される電流の変化の一例を示す図 実施の形態１にかかる劣化判定部のスイッチの１つがオン状態である場合において出力接点が劣化している論理回路が動作する前と後とで電流検出部で検出される電流の変化の他の例を示す図 実施の形態１にかかるスイッチがオン状態において論理回路が動作する前と後とで電流検出部で検出される電流の差分と出力接点の抵抗値との関係を示す図 実施の形態１にかかる制御装置の構成の他の例を示す図 実施の形態１にかかる劣化判定部の処理部による処理の一例を示すフローチャート 実施の形態１にかかる劣化判定部の処理部のハードウェア構成の一例を示す図 実施の形態２にかかる制御装置の構成の一例を示す図

以下に、実施の形態にかかる劣化判定装置および制御装置を図面に基づいて詳細に説明する。

実施の形態１．
図１は、実施の形態１にかかる制御装置の構成の一例を示す図である。図１に示すように、制御装置１は、制御電源２と制御対象３Ａ_１～３Ａ_ｎ，３Ｂ_１～３Ｂ_ｎとの間に設けられ、制御対象３Ａ_１～３Ａ_ｎ，３Ｂ_１～３Ｂ_ｎを制御する。ｎは２以上の整数である。

制御電源２は、例えば、直流電圧を出力する直流電源または交流電圧を出力する交流電源である。また、制御対象３Ａ_１～３Ａ_ｎ，３Ｂ_１～３Ｂ_ｎは、例えば、変電所、発電プラント、または工場などの施設に設けられる設備または機器である。以下において、制御対象３Ａ_１～３Ａ_ｎの各々を個別に区別せずに示す場合、制御対象３Ａと記載し、制御対象３Ｂ_１～３Ｂ_ｎの各々を個別に区別せずに示す場合、制御対象３Ｂと記載する場合がある。また、制御対象３Ａ，３Ｂの各々を個別に区別せずに示す場合、制御対象３と記載する場合がある。

制御装置１は、制御部１１_１，１１_２，１１_３と、正極側制御線２０と、負極側制御線２４と、スイッチ群３０_１，３０_２と、分流抵抗３１，３２，３３と、論理回路５１Ａ_１～５１Ａ_ｎ，５１Ｂ_１～５１Ｂ_ｎと、劣化判定部７０とを備える。論理回路５１Ａ_１～５１Ａ_ｎと論理回路５１Ｂ_１～５１Ｂ_ｎとは、例えば、互いに別の配電盤に配置される。以下において、論理回路５１Ａ_１～５１Ａ_ｎの各々を個別に区別せずに示す場合、論理回路５１Ａと記載し、論理回路５１Ｂ_１～５１Ｂ_ｎの各々を個別に区別せずに示す場合、論理回路５１Ｂと記載する場合がある。また、論理回路５１Ａ，５１Ｂの各々を個別に区別せずに示す場合、論理回路５１と記載する場合がある。

図１に示す例では、制御装置１は、制御対象３に対して１つの論理回路５１が設けられる構成であるが、制御対象３に対して２つ以上の論理回路５１が設けられる構成であってもよい。

制御部１１_１，１１_２，１１_３は、例えば、ＰＬＣ（Programmable Logic Controller）などによって各々構成され、論理回路５１Ａ_１～５１Ａ_ｎ，５１Ｂ_１～５１Ｂ_ｎを制御する。制御装置１は、これら３つの制御部１１_１，１１_２，１１_３によって３重化されている。制御部１１_１は、第１系の制御部であり、制御部１１_２は、第２系の制御部であり、制御部１１_３は、第３系の制御部である。

制御部１１_１，１１_２，１１_３は、制御する論理回路５１に対して同一の制御信号を出力する。例えば、制御部１１_１，１１_２，１１_３は、制御する論理回路５１Ａ_１に対して同一制御信号を出力する。以下、制御部１１_１，１１_２，１１_３の各々を区別せずに示す場合、制御部１１と記載する場合がある。

正極側制御線２０と負極側制御線２４は、制御電源２に接続され、正極側制御線２０と負極側制御線２４との間に制御電源２から供給される電圧が印加される。例えば、正極側制御線２０は、制御電源２の正極に接続され、負極側制御線２４は、制御電源２の負極に接続される。正極側制御線２０は、正極側制御線２１，２２，２３に分岐される。また、正極側制御線２１は、正極側制御線２１_１，２１_２に分岐され、正極側制御線２２は、正極側制御線２２_１，２２_２に分岐され、正極側制御線２３は、正極側制御線２３_１，２３_２に分岐される。負極側制御線２４は、負極側制御線２４_１，２４_２，２４_３に分岐される。

スイッチ群３０_１は、正極側制御線２１，２２，２３と正極側制御線２１_１，２２_１，２３_１との間の接続および切断と、負極側制御線２４と負極側制御線２４_１との間の接続および切断とを行う。スイッチ群３０_２は、正極側制御線２１，２２，２３と正極側制御線２１_２，２２_２，２３_２との間の接続および切断と、負極側制御線２４と負極側制御線２４_２との間の接続および切断とを行う。スイッチ群３０_１，３０_２は、例えば、制御部１１_１，１１_２，１１_３または外部装置によって制御される。

分流抵抗３１は、正極側制御線２１の中途部に配置され、分流抵抗３２は、正極側制御線２２の中途部に配置され、分流抵抗３３は、正極側制御線２３の中途部に配置される。分流抵抗３１，３２，３３の抵抗値は、例えば、正極側制御線２１，２２，２３の各々から各制御対象３に流れる電流が均等になるように設定される。

論理回路５１Ａは、制御電源２から電圧が供給される複数の正極側制御線２１_１，２２_１，２３_１と制御対象３Ａとの間に接続される。かかる論理回路５１Ａは、３つの制御部１１_１，１１_２，１１_３によって制御され、制御対象３Ａへの通電を行う。

例えば、論理回路５１Ａ_１は、複数の正極側制御線２１_１，２２_１，２３_１と制御対象３Ａ_１との間に接続され且つ３つの制御部１１_１，１１_２，１１_３によって制御されて、制御対象３Ａ_１への通電を行う。また、論理回路５１Ａ_ｎは、複数の正極側制御線２１_１，２２_１，２３_１と制御対象３Ａ_ｎとの間に接続され且つ３つの制御部１１_１，１１_２，１１_３によって制御されて、制御対象３Ａ_ｎへの通電を行う。

論理回路５１Ｂは、制御電源２から電圧が供給される複数の正極側制御線２１_２，２２_２，２３_２と制御対象３Ｂとの間に接続される。かかる論理回路５１Ｂは、３つの制御部１１_１，１１_２，１１_３によって制御され、制御対象３Ｂへの通電を行う。

例えば、論理回路５１Ｂ_１は、複数の正極側制御線２１_２，２２_２，２３_２と制御対象３Ｂ_１との間に接続され且つ３つの制御部１１_１，１１_２，１１_３によって制御されて、制御対象３Ｂ_１への通電を行う。また、論理回路５１Ｂ_ｎは、複数の正極側制御線２１_２，２２_２，２３_２と制御対象３Ｂ_ｎとの間に接続され且つ３つの制御部１１_１，１１_２，１１_３によって制御されて、制御対象３Ｂ_ｎへの通電を行う。

図２は、実施の形態１にかかる制御装置の論理回路の構成を示す図である。図２に示す論理回路は、論理回路５１Ａであるが、論理回路５１Ｂも論理回路５１Ａと同様の構成である。図２に示すように、論理回路５１Ａは、正極側制御線２１_１，２２_１，２３_１と正極側制御線２８との間に接続される。正極側制御線２８は、制御対象３Ａに接続されており、論理回路５１Ａから正極側制御線２８への出力によって制御対象３Ａが制御される。例えば、制御対象３Ａは、電力を供給するための電磁リレーを有しており、かかる電磁リレーの制御コイルに正極側制御線２８から電圧が加わることで、電磁リレーがオン状態になって制御対象３Ａに電力が供給されて制御対象３Ａが動作する。

図２に示すように、論理回路５１Ａは、スイッチ６１_１，６１_２，６２_１，６２_２，６３_１，６３_２と、接続線２５_１，２５_２，２５_３とを備える。スイッチ６１_１，６２_１は、正極側制御線２１_１と制御対象３Ａとの間に設けられ、接続線２５_１によって直列に接続される。スイッチ６２_２，６３_１は、正極側制御線２２_１と制御対象３Ａとの間に設けられ、接続線２５_２によって直列に接続される。スイッチ６１_２，６３_２は、正極側制御線２３_１と制御対象３Ａとの間に設けられ、接続線２５_３によって直列に接続される。

スイッチ６１_１，６１_２は、制御部１１_１から出力される制御信号によってオンとオフが制御され、スイッチ６２_１，６２_２は、制御部１１_２から出力される制御信号によってオンとオフが制御される。また、スイッチ６３_１，６３_２は、制御部１１_３から出力される制御信号によってオンとオフが制御される。以下において、スイッチ６１_１，６２_１をまとめて出力接点Ａと記載し、スイッチ６２_２，６３_１をまとめて出力接点Ｂと記載し、スイッチ６１_２，６３_２をまとめて出力接点Ｃと記載する場合がある。

スイッチ６１_１，６１_２，６２_１，６２_２，６３_１，６３_２は、例えば、ラッチングリレーなどの電磁リレーであるが、半導体リレーなどであってもよい。以下において、スイッチ６１_１，６１_２の各々を区別せずに示す場合、スイッチ６１と記載し、スイッチ６２_１，６２_２の各々を区別せずに示す場合、スイッチ６２と記載し、スイッチ６３_１，６３_２の各々を区別せずに示す場合、スイッチ６３と記載する場合がある。

論理回路５１は、３つの制御部１１から出力される３つの制御信号の多数決を取る多数決論理回路であるが、複数の制御部１１のうち１つが故障した場合においても制御対象３Ａへの通電を行うことができる構成であればよい。例えば、論理回路５１は、４つ以上の制御部１１から出力される４つ以上の制御信号によって動作する論理回路であってもよく、２つの制御部１１から出力される２つの制御信号によって動作する論理回路であってもよい。

論理回路５１は、３つの制御部１１_１，１１_２，１１_３のいずれかが故障したり、複数のスイッチ６１_１，６１_２，６２_１，６２_２，６３_１，６３_２のうち１つのスイッチが故障したりした場合にも、正常に動作する。そのため、この場合、不具合が顕在化しないが、スイッチ６１_１，６１_２，６２_１，６２_２，６３_１，６３_２のいずれか１つがさらに故障すると、制御装置１による制御対象３の制御が突然できなくなる可能性がある。

制御装置１による制御対象３の制御が突然できなくなることを防止するために、スイッチ６１，６２，６３の接点の劣化状態を確認することが望ましい。この場合、スイッチ６１，６２，６３のうち確認したいスイッチを１つずつ取り外し、取り外したスイッチの接点の劣化状態を確認することができるが、制御装置１の運転を停止する必要がある。また、スイッチを制御装置１から取り外すのには手間がかかる。

そこで、制御装置１は、論理回路５１の劣化状態を判定する劣化判定部７０を備える。劣化判定部７０は劣化判定装置の一例である。図１に示すように、劣化判定部７０は、複数の補助線７１_１，７１_２，７１_３と、複数の制限抵抗７２_１，７２_２，７２_３と、複数のスイッチ７３_１，７３_２，７３_３と、複数の電流検出部７４_１，７４_２，７４_３と、処理部７５とを備える。

複数の補助線７１_１，７１_２，７１_３は、正極側制御線２１，２２，２３と負極側制御線２４との間に接続される。具体的には、補助線７１_１は、正極側制御線２１と負極側制御線２４_３との間に接続され、補助線７１_２は、正極側制御線２２と負極側制御線２４_３との間に接続され、補助線７１_３は、正極側制御線２３と負極側制御線２４_３との間に接続される。

複数の制限抵抗７２_１，７２_２，７２_３は、複数の補助線７１_１，７１_２，７１_３のうち互いに異なる補助線に対して設けられる。具体的には、制限抵抗７２_１は、補助線７１_１の中途部に設けられ、補助線７１_１に流れる電流を制限する。制限抵抗７２_２は、補助線７１_２の中途部に設けられ、補助線７１_２に流れる電流を制限する。制限抵抗７２_３は、補助線７１_３の中途部に設けられ、補助線７１_３に流れる電流を制限する。

複数のスイッチ７３_１，７３_２，７３_３は、複数の補助線７１_１，７１_２，７１_３のうち互いに異なる補助線に対して設けられる。具体的には、スイッチ７３_１は、補助線７１_１の中途部に設けられ、オン状態になることで、正極側制御線２１と負極側制御線２４とを接続し、オフ状態になることで、正極側制御線２１と負極側制御線２４との接続が解除される。

スイッチ７３_２は、補助線７１_２の中途部に設けられ、オン状態になることで、正極側制御線２２と負極側制御線２４とを接続し、オフ状態になることで、正極側制御線２２と負極側制御線２４との接続が解除される。スイッチ７３_３は、補助線７１_３の中途部に設けられ、オン状態になることで、正極側制御線２３と負極側制御線２４とを接続し、オフ状態になることで、正極側制御線２３と負極側制御線２４との接続が解除される。以下、スイッチ７３_１，７３_２，７３_３の各々を個別に区別せずに示す場合、スイッチ７３と記載する場合がある。

複数の電流検出部７４_１，７４_２，７４_３は、複数のスイッチ７３_１，７３_２，７３_３に流れる電流を検出する。具体的には、電流検出部７４_１は、スイッチ７３_１に流れる電流を検出し、電流検出部７４_２は、スイッチ７３_２に流れる電流を検出し、電流検出部７４_３は、スイッチ７３_３に流れる電流を検出する。以下、電流検出部７４_１，７４_２，７４_３の各々を個別に区別せずに示す場合、電流検出部７４と記載する場合がある。

電流検出部７４は、例えば、非接触センサであり、ＣＴ（Current Transformer）またはホール素子などを有する。かかる電流検出部７４は、スイッチ７３に流れる電流に応じた大きさの電圧を出力するアナログ式の電流検出部であるが、互いに異なる複数の電流範囲のうちスイッチ７３に流れる電流の値が含まれる電流範囲に応じた信号を出力するデジタル式の電流検出部であってもよい。

例えば、電流検出部７４は、スイッチ７３に流れる電流の値が第１の範囲である場合、第１の電圧を出力し、スイッチ７３に流れる電流の値が第２の範囲である場合、第２の電圧を出力し、スイッチ７３に流れる電流の値が第ｍの範囲である場合、第ｍの電圧を出力する構成であってもよい。ｍは、３以上の整数である。第１の範囲、第２の範囲、および第ｍの範囲は互いに重複しない範囲である。なお、電流検出部７４は、各範囲に対応するｍ個の出力端子を有し、スイッチ７３に流れる電流の値に応じた出力端子から検出結果を示す電圧が出力される構成であってもよい。

処理部７５は、予め設定された頻度または論理回路５１の劣化度に応じて変化する頻度で論理回路５１の劣化を判定する処理を行う。かかる処理部７５は、複数のスイッチ７３_１，７３_２，７３_３を制御するスイッチ制御部８１と、論理回路５１の劣化状態を判定する判定部８２とを備える。スイッチ制御部８１は、判定部８２によって論理回路５１の劣化状態を判定する期間において、複数のスイッチ７３_１，７３_２，７３_３を選択的にオン状態にする。

判定部８２は、複数のスイッチ７３_１，７３_２，７３_３のいずれか１つがオン状態である場合に、論理回路５１が動作する前と後とで電流検出部７４によって検出される電流の差分に基づいて、論理回路５１の劣化状態を判定する。判定部８２は、判定した論理回路５１の劣化状態を示す劣化判定情報を出力する。例えば、判定部８２は、劣化判定情報を外部装置または制御部１１へ出力することができる。

以下において、処理部７５による論理回路５１の劣化状態の判定方法について具体的に説明する。図３は、実施の形態１にかかる制御装置の内部構成を抵抗とスイッチとで表した回路の一例を示す図である。図３に示す例では、スイッチ群３０_１がオンの状態であり、スイッチ群３０_２がオフの状態であり、かつ論理回路５１Ａ_１～５１Ａ_ｎのうちの少なくとも２つの論理回路５１Ａ_１，５１Ａ_ｎが駆動されている状態の等価回路である。

図３において、抵抗値Ｒ_Ａ０，Ｒ_Ｂ０，Ｒ_Ｃ０は、分流抵抗３１，３２，３３の抵抗値であり、抵抗値Ｒ_Ａ１，Ｒ_Ｂ１，Ｒ_Ｃ１～Ｒ_Ａｎ，Ｒ_Ｂｎ，Ｒ_Ｃｎは、正極側制御線２１_１，２２_１，２３_１の抵抗値であり、抵抗値Ｒ_Ｎ０は、負極側制御線２４の抵抗値であり、抵抗値Ｒ_Ｎ１～Ｒ_Ｎｎは、負極側制御線２４_１の抵抗値であり、抵抗値Ｒ_ＡＸ，Ｒ_ＢＸ，Ｒ_ＣＸは、制限抵抗７２_１，７２_２，７２_３の抵抗値である。

また、図３において、抵抗値Ｒ_１は、制御対象３Ａ_１の抵抗値であり、抵抗値Ｒ_ｎは、制御対象３Ａ_ｎの抵抗値であり、抵抗値Ｒ_Ｘは、負極側制御線２４_３の抵抗値であり、「Ｐ」は、制御電源２の正極であり、「Ｎ」は、制御電源２の負極である。

また、図３において、抵抗値Ｒ_ＡＡ１は、論理回路５１Ａ_１においてオンした状態のスイッチ６１_１，６２_１の抵抗値であり、抵抗値Ｒ_ＢＢ１は、論理回路５１Ａ_１においてオンした状態のスイッチ６２_２，６３_１の抵抗値であり、抵抗値Ｒ_ＣＣ１は、論理回路５１Ａ_１においてオンした状態のスイッチ６１_２，６３_２の抵抗値である。

また、図３において、抵抗値Ｒ_ＡＡｎは、論理回路５１Ａ_ｎにおいてオンした状態のスイッチ６１_１，６２_１の合成抵抗値であり、抵抗値Ｒ_ＢＢｎは、論理回路５１Ａ_ｎにおいてオンした状態のスイッチ６２_２，６３_１の合成抵抗値であり、抵抗値Ｒ_ＣＣｎは、論理回路５１Ａ_ｎにおいてオンした状態のスイッチ６１_２，６３_２の合成抵抗値である。

ここで、劣化判定部７０による論理回路５１Ａ_１の劣化状態の判定処理について説明する。なお、説明を分かりやすくするために、論理回路５１Ａ_１以外の全ての論理回路５１は非動作状態であるものとし、補助線７１_１，７１_２，７１_３に流れる電流を電流Ｉ_Ａ，Ｉ_Ｂ，Ｉ_Ｃとする。

まず、論理回路５１Ａ_１が非動作状態で劣化判定部７０のスイッチ７３_１がオン状態である場合に制御装置１に流れる電流の値について説明する。図４は、実施の形態１にかかる論理回路が非動作状態で劣化判定部のスイッチの１つがオン状態である場合の電流の流れを示す図であり、図５は、図４に示す回路の接続関係を維持した状態で回路要素の位置を変更した回路の一例を示す図である。

図４および図５に示すように、論理回路５１Ａ_１が非動作状態で劣化判定部７０のスイッチ７３_１がオン状態である場合、制御電源２の正極Ｐからスイッチ７３_１を介して制御電源２の負極Ｎへ向かう電流が流れる。この場合、電流Ｉ_Ａの値は、下記式（１）で表される。なお、電流Ｉ_Ｂ，Ｉ_Ｃの値はゼロである。下記式（１）において、「Ｅ」は、制御電源２の出力電圧であり、例えば、１１０Ｖの直流電圧である。

図６は、実施の形態１にかかる論理回路が非動作状態で劣化判定部のスイッチの１つがオン状態である場合の電流の値を示す図である。図６において、縦軸は、電流値であり、横軸は、時間である。図６に示すように、論理回路５１Ａ_１が非動作状態で劣化判定部７０のスイッチ７３_１がオン状態である場合の電流Ｉ_Ａの値は、電流値Ｉ_ＡＴ０である。電流値Ｉ_ＡＴ０は、上記式（１）で表される電流Ｉ_Ａの値である。

また、論理回路５１Ａ_１が非動作状態で劣化判定部７０のスイッチ７３_２がオン状態である場合、電流Ｉ_Ｂの値は、下記式（２）で表される。なお、電流Ｉ_Ａ，Ｉ_Ｃの値はゼロである。以下において、下記式（２）で表される電流Ｉ_Ｂの値を電流値Ｉ_ＢＴ０と記載する場合がある。

また、論理回路５１Ａ_１が非動作状態で劣化判定部７０のスイッチ７３_３がオン状態である場合、電流Ｉ_Ｃの値は、下記式（３）で表される。なお、電流Ｉ_Ａ，Ｉ_Ｂの値はゼロである。以下において、下記式（３）で表される電流Ｉ_Ｃの値を電流値Ｉ_ＣＴ０と記載する場合がある。

次に、劣化判定部７０のスイッチ７３_１がオン状態で論理回路５１Ａ_１が非動作状態から動作状態になった場合に制御装置１に流れる電流の値について説明する。図７は、実施の形態１にかかる劣化判定部のスイッチの１つがオン状態で論理回路が非動作状態から動作状態になった場合のオン状態のスイッチに流れる電流の経路を示す図であり、図８は、図７に示す回路の接続関係を維持した状態で回路要素の位置を変更した回路の一例を示す図である。

図７および図８においては、スイッチ７３_１に流れる電流の経路に着目しており、正極側制御線２１_１，２２_１，２３_１から論理回路５１Ａ_１を介して制御対象３Ａ_１に流れる電流の経路については図示していない。図７および図８に示す例では、制御電源２から正極側制御線２１を経由してスイッチ７３_１に直接流れる電流Ｉ_Ａ１に加えて、制御電源２から正極側制御線２２，２３、論理回路５１Ａ_１、および正極側制御線２１を経由して電流Ｉ_Ａ２がスイッチ７３_１に流れる。

この場合、論理回路５１Ａ_１が非動作状態である場合と動作状態である場合とで分流抵抗３１での電圧降下の変化に対して電流Ｉ_Ａ１の変化が無視できる程度に小さいとすると、電流検出部７４_１で検出される電流Ｉ_Ａの値は、下記式（４）で表される。

また、図７および図８に示す状態において電流検出部７４_１で検出される電流Ｉ_Ａの値を電流値Ｉ_ＡＴ３とすると、スイッチ７３_１がオン状態において論理回路５１Ａ_１が動作する前と後とで電流検出部７４_１で検出される電流Ｉ_Ａの差分ΔＩ_Ａは、下記式（５）で表される。

図９は、実施の形態１にかかる劣化判定部のスイッチの１つがオン状態である場合において劣化していない論理回路が動作する前と後とで電流検出部で検出される電流の変化を示す図である。図９に示す例では、スイッチ７３_１がオン状態において論理回路５１Ａ_１が動作する前と後とで電流検出部７４_１で検出される電流Ｉ_Ａの変化を示している。

図９に示すように、スイッチ７３_１がオン状態において論理回路５１Ａ_１が動作する時刻Ｔ１までは、電流検出部７４_１で検出される電流Ｉ_Ａの値は、電流値Ｉ_ＡＴ０である。そして、論理回路５１Ａ_１が動作する時刻Ｔ１において電流検出部７４_１で検出される電流Ｉ_Ａの値が電流値Ｉ_ＡＴ０から電流値Ｉ_ＡＴ３に変化する。

そのため、スイッチ７３_１の１つがオン状態において論理回路５１Ａ_１が動作する前と後とで電流検出部７４_１で検出される電流Ｉ_Ａの差分ΔＩ_Ａは、電流値Ｉ_ＡＴ０と電流値Ｉ_ＡＴ３との差分になる。

差分ΔＩ_Ａは、論理回路５１Ａ_１の劣化度によって変化する。例えば、出力接点Ｂを構成するスイッチ６２_２，６３_１のいずれかが劣化して抵抗値Ｒ_ＢＢｎが大きくなった場合、出力接点Ｂが劣化していない場合に比べて、出力接点Ｂに流れる電流が小さくなる。そのため、電流Ｉ_Ａ２が小さくなるため、差分ΔＩ_Ａが小さくなる。

図１０は、実施の形態１にかかる劣化判定部のスイッチの１つがオン状態である場合において出力接点が劣化している論理回路が動作する前と後とで電流検出部で検出される電流の変化の一例を示す図である。図１１は、実施の形態１にかかる劣化判定部のスイッチの１つがオン状態である場合において出力接点が劣化している論理回路が動作する前と後とで電流検出部で検出される電流の変化の他の例を示す図である。

図１０に示す例では、スイッチ７３_１の１つがオン状態において出力接点Ｂが劣化している論理回路５１Ａ_１が動作する前と後とで電流検出部７４_１で検出される電流Ｉ_Ａの差分ΔＩ_Ａの変化を示している。図１０に示すように、スイッチ７３_１がオン状態において出力接点Ｂが劣化している論理回路５１Ａ_１が動作する時刻Ｔ１までは、電流検出部７４_１で検出される電流Ｉ_Ａの値は、電流値Ｉ_ＡＴ０である。そして、出力接点Ｂが劣化している論理回路５１Ａ_１が動作する時刻Ｔ１において電流検出部７４_１で検出される電流Ｉ_Ａの値が電流値Ｉ_ＡＴ０から電流値Ｉ_ＡＴ３’に変化する。

そのため、スイッチ７３_１がオン状態において論理回路５１Ａ_１が動作する前と後とで電流検出部７４_１で検出される電流Ｉ_Ａの差分ΔＩ_Ａは、電流値Ｉ_ＡＴ０と電流値Ｉ_ＡＴ３’との差分になる。

同様に、出力接点Ｃを構成するスイッチ６１_２，６３_２のいずれかが劣化して抵抗値Ｒ_ＣＣｎが大きくなった場合、出力接点Ｃを流れる電流が小さくなり、出力接点Ｃが劣化していない場合に比べて、電流Ｉ_Ａ２が小さくなるため、差分ΔＩ_Ａが小さくなる。図１１に示す例では、スイッチ７３_１の１つがオン状態において出力接点Ｃが劣化している論理回路５１Ａ_１が動作する前と後とで電流検出部７４_１で検出される電流Ｉ_Ａの差分ΔＩ_Ａの変化を示している。

図１１に示すように、スイッチ７３_１がオン状態において出力接点Ｃが劣化している論理回路５１Ａ_１が動作する時刻Ｔ１までは、電流検出部７４_１で検出される電流Ｉ_Ａの値は、電流値Ｉ_ＡＴ０である。そして、出力接点Ｂが劣化している論理回路５１Ａ_１が動作する時刻Ｔ１において電流検出部７４_１で検出される電流Ｉ_Ａの値が電流値Ｉ_ＡＴ０から電流値Ｉ_ＡＴ３”に変化する。そのため、スイッチ７３_１がオン状態において論理回路５１Ａ_１が動作する前と後とで電流検出部７４_１で検出される電流Ｉ_Ａの差分ΔＩ_Ａは、電流値Ｉ_ＡＴ０と電流値Ｉ_ＡＴ３”との差分になる。

同様に、出力接点Ａを構成するスイッチ６１_１，６２_１のいずれかが劣化して抵抗値Ｒ_ＡＡｎが大きくなった場合、出力接点Ａを流れる電流の値が小さくなり、出力接点Ｃが劣化していない場合に比べて、電流Ｉ_Ａ２が小さくなるため、差分ΔＩ_Ａが小さくなる。

このように、出力接点Ａ，Ｂ，Ｃのいずれかが劣化して出力接点Ａ，Ｂ，Ｃの抵抗値が大きくなると、出力接点Ａ，Ｂ，Ｃが劣化していない場合に比べて、差分ΔＩ_Ａが小さくなる。判定部８２は、出力接点Ａ，Ｂ，Ｃが劣化していない場合に比べて、差分ΔＩ_Ａが小さい場合に、論理回路５１Ａ_１が劣化していると判定することができる。なお、出力接点Ａ，Ｂ，Ｃの劣化には、出力接点Ａ，Ｂ，Ｃのオープン故障も含まれる。

図１２は、実施の形態１にかかるスイッチがオン状態において論理回路が動作する前と後とで電流検出部で検出される電流の差分と出力接点の抵抗値との関係を示す図である。図１２において、縦軸は、電流の差分を示し、横軸は、抵抗値を示す。図１２に示すように、出力接点Ａ，Ｂ，Ｃの劣化度が大きくなるほど、出力接点Ａ，Ｂ，Ｃの抵抗値が大きくなるため、出力接点Ａ，Ｂ，Ｃが劣化していない場合に比べて、差分ΔＩ_Ａが小さくなる。そのため、判定部８２は、差分ΔＩ_Ａに基づいて、論理回路５１Ａ_１の劣化度を判定することができる。

ここで、抵抗値Ｒ_Ａ０，Ｒ_Ａ１，Ｒ_ＡＡ１，Ｒ_Ｂ０，Ｒ_Ｂ１，Ｒ_ＢＢ１，Ｒ_Ｃ０，Ｒ_Ｃ１，Ｒ_ＣＣ１と電流値Ｉ_ＡＴ０と差分ΔＩ_Ａとの関係は、下記式（６）のように表すことができる。

また、スイッチ７３_２がオン状態において論理回路５１Ａ_１が動作する前と後とで電流検出部７４_２で検出される電流Ｉ_Ｂの差分を差分ΔＩ_Ｂとすると、抵抗値Ｒ_Ａ０，Ｒ_Ａ１，Ｒ_ＡＡ１，Ｒ_Ｂ０，Ｒ_Ｂ１，Ｒ_ＢＢ１，Ｒ_Ｃ０，Ｒ_Ｃ１，Ｒ_ＣＣ１と電流値Ｉ_ＢＴ０と差分ΔＩ_Ｂとの関係は、下記式（７）のように表すことができる。

また、スイッチ７３_３がオン状態において論理回路５１Ａ_１が動作する前と後とで電流検出部７４_３で検出される電流Ｉ_Ｃの差分を差分ΔＩ_Ｃとすると、抵抗値Ｒ_Ａ０，Ｒ_Ａ１，Ｒ_ＡＡ１，Ｒ_Ｂ０，Ｒ_Ｂ１，Ｒ_ＢＢ１，Ｒ_Ｃ０，Ｒ_Ｃ１，Ｒ_ＣＣ１と電流値Ｉ_ＣＴ０と差分ΔＩ_Ｃとの関係は、下記式（８）のように表すことができる。

処理部７５のスイッチ制御部８１は、例えば、論理回路５１Ａ_１が非動作状態から動作状態になる毎に、複数のスイッチ７３_１，７３_２，７３_３のうちオン状態にするスイッチを切り替える。処理部７５の判定部８２は、スイッチ制御部８１によってオン状態にするスイッチ７３を切り替える毎に、電流検出部７４_１，７４_２，７４_３によって検出される電流Ｉ_Ａ，Ｉ_Ｂ，Ｉ_Ｃの値から差分ΔＩ_Ａ，ΔＩ_Ｂ，ΔＩ_Ｃを算出する。

そして、処理部７５は、算出した差分ΔＩ_Ａ，ΔＩ_Ｂ，ΔＩ_Ｃと電流検出部７４_１，７４_２，７４_３から得られる電流値Ｉ_ＡＴ０，Ｉ_ＢＴ０，Ｉ_ＣＴ０とを上記式（６）～（８）に代入して得られる抵抗値Ｒ_ＡＡ１，Ｒ_ＢＢ１，Ｒ_ＣＣ１を変数とする方程式を解くことで、抵抗値Ｒ_ＡＡ１，Ｒ_ＢＢ１，Ｒ_ＣＣ１を算出することができる。なお、処理部７５は、上記式（６）～（８）に代えて、上記式（６）～（８）とは異なる式を用いて、抵抗値Ｒ_ＡＡ１，Ｒ_ＢＢ１，Ｒ_ＣＣ１を算出することもできる。

また、処理部７５は、差分ΔＩ_Ａ，ΔＩ_Ｂ，ΔＩ_Ｃを入力とし、出力接点Ａ，Ｂ，Ｃの劣化度を出力する計算モデルを有する構成であってもよい。処理部７５は、計算モデルに差分ΔＩ_Ａ，ΔＩ_Ｂ，ΔＩ_Ｃを入力することで、出力接点Ａ，Ｂ，Ｃの劣化度を判定することができる。かかる計算モデルは、機械学習によって生成される計算モデルであり、例えば、差分ΔＩ_Ａ，ΔＩ_Ｂ，ΔＩ_Ｃを入力とし、出力接点Ａ，Ｂ，Ｃの劣化度を出力とする畳み込みニューラルネットワークまたはリカレントニューラルネットワークである。

出力接点Ａ，Ｂ，Ｃの劣化度は、抵抗値Ｒ_ＡＡ１，Ｒ_ＢＢ１，Ｒ_ＣＣ１であってもよく、初期状態の抵抗値Ｒ_ＡＡ１，Ｒ_ＢＢ１，Ｒ_ＣＣ１と現在の抵抗値Ｒ_ＡＡ１，Ｒ_ＢＢ１，Ｒ_ＣＣ１との比であってもよい。また、計算モデルは、畳み込みニューラルネットワークおよびリカレントニューラルネットワーク以外の計算モデルであってもよい。計算モデルは、例えば、線形回帰、ロジスティック回帰といった学習アルゴリズムで生成される計算モデルであってもよい。

また、処理部７５は、例えば、論理回路５１Ａ_１が非動作状態から動作状態になる毎且つ論理回路５１Ａ_１が動作状態から非動作状態になる毎に、複数のスイッチ７３_１，７３_２，７３_３のうちオン状態になるスイッチを切り替え、電流検出部７４_１，７４_２，７４_３によって検出される電流Ｉ_Ａ，Ｉ_Ｂ，Ｉ_Ｃの値を取得して上述した抵抗値Ｒ_ＡＡ１，Ｒ_ＢＢ１，Ｒ_ＣＣ１の算出処理を行ってもよい。

上述した劣化判定部７０は、３つの電流検出部７４_１，７４_２，７４_３を有する構成であるが、３つの電流検出部７４_１，７４_２，７４_３に代えて、負極側制御線２４_３に１つの電流検出部を有する構成であってもよい。図１３は、実施の形態１にかかる制御装置の構成の他の例を示す図である。

図１３に示す劣化判定部７０では、３つの電流検出部７４_１，７４_２，７４_３に代えて、負極側制御線２４_３に１つの電流検出部７４_４を有している。劣化判定部７０における複数のスイッチ７３_１，７３_２，７３_３のうちスイッチ制御部８１によってオン状態になるスイッチは１つであり、同時に複数のスイッチ７３_１，７３_２，７３_３はオンにならない。劣化判定部７０の判定部８２は、複数のスイッチ７３_１，７３_２，７３_３のうちのどのスイッチがオン状態であるかを示す情報をスイッチ制御部８１から取得することで、差分ΔＩ_Ａ，ΔＩ_Ｂ，ΔＩ_Ｃを算出することができる。

このように、図１３に示す劣化判定部７０では、３つの電流検出部７４_１，７４_２，７４_３に代えて、１つの電流検出部７４_４を有する構成であるため、低コスト化を図ることができる。なお、劣化判定部７０は、４つの電流検出部７４_１，７４_２，７４_３，７４_４を有する構成であってもよい。この場合、４つの電流検出部７４_１，７４_２，７４_３，７４_４が故障した場合であっても、判定部８２は、差分ΔＩ_Ａ，ΔＩ_Ｂ，ΔＩ_Ｃを算出することができる。以下において、差分ΔＩ_Ａ，ΔＩ_Ｂ，ΔＩ_Ｃの各々を区別せずに示す場合、差分ΔＩと記載する場合がある。

また、図１３に示す劣化判定部７０は、３つの制限抵抗７２_１，７２_２，７２_３に代えて、負極側制御線２４_３に１つの制限抵抗７２_４を有している。上述したように、複数のスイッチ７３_１，７３_２，７３_３のうちスイッチ制御部８１によってオン状態になるスイッチは１つであることから、制限抵抗７２_４は、３つの制限抵抗７２_１，７２_２，７２_３の機能を実現することができる。

つづいて、フローチャートを用いて劣化判定部７０の処理部７５による処理を説明する。図１４は、実施の形態１にかかる劣化判定部の処理部による処理の一例を示すフローチャートである。図１４に示す処理は、論理回路５１毎に実行される。

図１４に示すように、劣化判定部７０の処理部７５は、劣化判定タイミングであるか否かを判定する（ステップＳ１０）。劣化判定タイミングは、例えば、論理回路５１が非動作状態から動作状態になる予め設定された期間前のタイミングであって制御部１１から通知されるタイミングである。

劣化判定タイミングは、論理回路５１が制御部１１によって駆動される回数が予め設定された閾値になる毎に発生する。かかる閾値は、固定であっても可変であってもよい。例えば、閾値は、劣化判定部７０によって判定された論理回路５１の劣化度が高くなるほど小さくなる。これにより、劣化判定部７０は、判定した論理回路５１の劣化度が高くなるほど、論理回路５１の劣化状態を判定する頻度を高くすることができる。

処理部７５は、劣化判定タイミングであると判定した場合（ステップＳ１０：Ｙｅｓ）、複数のスイッチ７３_１，７３_２，７３_３のうちオン状態にするスイッチを選択し（ステップＳ１１）、選択したスイッチをオン状態に制御する（ステップＳ１２）。そして、処理部７５は、電流検出部７４によって検出される電流の値を取得する（ステップＳ１３）。

次に、処理部７５は、論理回路５１の動作状態が変化したか否かを判定する（ステップＳ１４）。ステップＳ１４において、処理部７５は、論理回路５１が非動作状態から動作状態になった場合、または論理回路５１が動作状態から非動作状態になった場合に、論理回路５１の動作状態が変化したと判定する。

処理部７５は、論理回路５１の動作状態が変化していないと判定した場合（ステップＳ１４：Ｎｏ）、ステップＳ１４の処理を繰り返す。処理部７５は、論理回路５１の動作状態が変化したと判定した場合（ステップＳ１４：Ｙｅｓ）、電流検出部７４によって検出される電流の値を取得する（ステップＳ１５）。そして、処理部７５は、ステップＳ１３で取得した電流の値とステップＳ１５で取得した電流の値との差分ΔＩを算出する（ステップＳ１６）。

処理部７５は、全てのスイッチ７３を選択したか否かを判定する（ステップＳ１７）。処理部７５は、全てのスイッチ７３を選択していないと判定した場合（ステップＳ１７：Ｎｏ）、処理をステップＳ１１へ移行する。

処理部７５は、全てのスイッチ７３を選択したと判定した場合（ステップＳ１７：Ｙｅｓ）、論理回路５１の劣化状態を判定する（ステップＳ１８）。ステップＳ１８において、処理部７５は、差分ΔＩ_Ａ，ΔＩ_Ｂ，ΔＩ_Ｃに基づいて、抵抗値Ｒ_ＡＡ１，Ｒ_ＢＢ１，Ｒ_ＣＣ１を算出することで、論理回路５１の劣化状態を判定する。また、処理部７５は、論理回路５１が劣化していない状態で算出された差分ΔＩ_Ａ，ΔＩ_Ｂ，ΔＩ_Ｃと、今回算出した差分ΔＩ_Ａ，ΔＩ_Ｂ，ΔＩ_Ｃとの差に基づいて、論理回路５１の劣化状態を判定することもできる。

処理部７５は、ステップＳ１８の処理が終了した場合、または劣化判定タイミングではないと判定した場合（ステップＳ１０：Ｎｏ）、図１４の処理を終了する。なお、処理部７５は、ステップＳ１６において、算出した差分ΔＩの変化に基づいて、論理回路５１の劣化状態を判定することもできる。また、処理部７５は、ステップＳ１３とステップＳ１４との間で、選択スイッチをオン状態からオフ状態にすることができ、ステップＳ１５とステップＳ１６との間で、選択スイッチをオフ状態からオン状態にすることができる。また、処理部７５は、制御部１１によって論理回路５１の状態が変化する予め定められた期間だけスイッチ７３をオン状態にすることもできる。

図１５は、実施の形態１にかかる劣化判定部の処理部のハードウェア構成の一例を示す図である。図１５に示すように、劣化判定部７０の処理部７５は、プロセッサ１０１と、メモリ１０２と、インタフェース回路１０３とを備えるコンピュータを含む。

プロセッサ１０１、メモリ１０２、およびインタフェース回路１０３は、例えば、バス１０４によって互いに情報の送受信が可能である。プロセッサ１０１は、メモリ１０２に記憶されたプログラムを読み出して実行することによって、スイッチ制御部８１および判定部８２などの機能を実行する。プロセッサ１０１は、例えば、処理回路の一例であり、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、およびシステムＬＳＩ（Large Scale Integration）のうち一つ以上を含む。

メモリ１０２は、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）、およびＥＥＰＲＯＭ（登録商標）（Electrically Erasable Programmable Read Only Memory）のうち一つ以上を含む。また、メモリ１０２は、コンピュータが読み取り可能なプログラムが記録された記録媒体を含む。かかる記録媒体は、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルメモリ、光ディスク、コンパクトディスク、およびＤＶＤ（Digital Versatile Disc）のうち一つ以上を含む。なお、劣化判定部７０の処理部７５は、ＡＳＩＣ（Application Specific Integrated Circuit）およびＦＰＧＡ（Field Programmable Gate Array）などの集積回路を含んでいてもよい。

上述した制御装置１の劣化判定部７０では、正極側制御線２１，２２，２３毎にスイッチ７３が設けられる構成であるが、正極側制御線２１，２２，２３のうちの１つまたは２つにスイッチ７３が設けられる構成であってもよい。この場合も、劣化判定部７０は、例えば、差分ΔＩの変化に基づいて、論理回路５１の劣化状態を判定することができる。

以上のように、実施の形態１にかかる劣化判定部７０は、制御電源２から電圧が供給される複数の正極側制御線２１，２２，２３と制御対象３との間に接続される論理回路５１の劣化状態を判定する。劣化判定部７０は、劣化判定装置の一例である。劣化判定部７０は、スイッチ７３と、電流検出部７４と、処理部７５とを備える。スイッチ７３は、複数の正極側制御線２１，２２，２３のうち少なくとも１つの正極側制御線と負極側制御線２４との間に設けられる。電流検出部７４は、スイッチ７３に流れる電流を検出する。処理部７５は、スイッチ７３がオン状態である場合に論理回路５１が動作する前と後とで電流検出部７４によって検出される電流の差分ΔＩに基づいて、論理回路５１の劣化状態を判定する。これにより、劣化判定部７０は、複数の正極側制御線２１，２２，２３と制御対象３との間に接続される論理回路５１の劣化状態を判定することができる。

また、劣化判定部７０は、スイッチ７３を複数備える。処理部７５は、複数のスイッチ７３の各々を異なる期間でオン状態にし、各期間において論理回路５１が動作する前と後とで電流検出部７４によって検出される電流の差分ΔＩに基づいて、論理回路５１の劣化状態を判定する。これにより、劣化判定部７０は、論理回路５１の劣化状態を精度よく判定することができる。

また、劣化判定部７０は、電流検出部７４を複数備える。複数のスイッチ７３は、複数の正極側制御線２１，２２，２３のうち互い異なる正極側制御線と負極側制御線２４との間に設けられる。複数の電流検出部７４は、複数のスイッチ７３のうち互いに異なるスイッチに流れる電流を検出する。これにより、劣化判定部７０は、複数の電流検出部７４によって検出される電流の値に基づいて、論理回路５１の劣化状態を精度よく判定することができる。

また、複数のスイッチ７３の一端が複数の正極側制御線２１，２２，２３のうち対応する接続線に接続され、電流検出部７４は、複数のスイッチ７３の他端と負極側制御線２４との間に設けられる。これにより、劣化判定部７０は、１つの電流検出部７４を用いて、論理回路５１の劣化状態を精度よく判定することができる。

また、電流検出部７４は、互いに異なる複数の電流範囲のうち電流の値が含まれる電流範囲に応じた信号を出力するデジタル式の電流検出部である。これにより、劣化判定部７０は、電流検出部７４がアナログ式の電流検出部の場合に比べて、比較的低コストで構成することができる。

実施の形態２．
実施の形態２にかかる制御装置は、論理回路の劣化状態をさらに予測する点、論理回路に含まれる複数のスイッチの接点をクリーニングするための１以上の抵抗が接続自在に設けられる点、および論理回路のスイッチの異常をさらに検出する点で実施の形態１にかかる制御装置１と異なる。以下においては、実施の形態１と同様の機能を有する構成要素については同一符号を付して説明を省略し、実施の形態１の制御装置１と異なる点を中心に説明する。

図１６は、実施の形態２にかかる制御装置の構成の一例を示す図である。図１６に示すように、実施の形態２にかかる制御装置１Ａは、劣化判定部７０および制御部１１_１，１１_２，１１_３に代えて、劣化判定部７０Ａおよび制御部１１Ａ_１，１１Ａ_２，１１Ａ_３を備え、さらに電流検出部４０_１，４０_２，４０_３を備える点で、実施の形態１の制御装置１と異なる。劣化判定部７０Ａは、劣化判定装置の一例である。

制御部１１Ａ_１，１１Ａ_２，１１Ａ_３は、論理回路５１のスイッチ６１，６２，６３のうち対応するスイッチをオフするタイミングまたはオンするタイミングを互いにずらすことができる点で、制御部１１_１，１１_２，１１_３と異なる。

例えば、制御部１１Ａ_１，１１Ａ_２，１１Ａ_３は、論理回路５１のスイッチ６１，６２，６３を同時にオンした後、スイッチ６１，６２，６３の順にスイッチ６１，６２，６３をオフする。また、制御部１１Ａ_１，１１Ａ_２，１１Ａ_３は、スイッチ６１，６２，６３の順にスイッチ６１，６２，６３をオンした後、スイッチ６１，６２，６３を同時にオフする。

電流検出部４０_１，４０_２，４０_３は、正極側制御線２１，２２，２３のうち互いに異なる組み合わせの２つの正極側制御線間の電流差分を各々検出する。かかる電流検出部４０_１，４０_２，４０_３は、例えば、非接触センサである。

具体的には、電流検出部４０_１は、正極側制御線２２の電流Ｉ２と正極側制御線２１の電流Ｉ１との差分ΔＩ_２１を検出する。電流検出部４０_２は、正極側制御線２３の電流Ｉ３と正極側制御線２２の電流Ｉ２との差分ΔＩ_３２を検出する。電流検出部４０_３は、正極側制御線２１の電流Ｉ１と正極側制御線２３の電流Ｉ３との差分ΔＩ_１３を検出する。なお、ΔＩ_２１＝Ｉ２－Ｉ１であり、ΔＩ_３２＝Ｉ３－Ｉ２であり、ΔＩ_１３＝Ｉ１－Ｉ３である。

劣化判定部７０Ａは、処理部７５に代えて、処理部７５Ａを備え、さらに、接点クリーニング用の制限抵抗７６と、制限抵抗７６を制限抵抗７２_４に並列接続するためのスイッチ７７とを備える。

処理部７５Ａは、異常検出部８３と、予測部８４とを備える。異常検出部８３は、電流検出部４０_１，４０_２，４０_３によって検出される差分ΔＩ_２１，ΔＩ_３２，ΔＩ_１３に基づいて、論理回路５１の異常を検出する。異常検出部８３によって検出される論理回路５１の異常は、オープン故障またはショート故障である。オープン故障とは、スイッチが短絡状態にならない故障であり、例えば、接点不良などによって生じる。ショート故障とは、スイッチが短絡した状態のままになる故障であり、例えば、接点間の溶着などによって生じる。

例えば、スイッチ６１，６２，６３が同時にオン状態になった後、スイッチ６１，６２，６３の順にスイッチ６１，６２，６３がオフ状態になるとする。この場合、異常検出部８３は、スイッチ６１，６２，６３が同時にオン状態になっている状態で、差分ΔＩ_２１，ΔＩ_３２，ΔＩ_１３のうち２つがゼロでない場合、スイッチ６１，６２，６３のいずれかがオープン故障であると判定する。

また、異常検出部８３は、スイッチ６１，６２，６３のうち少なくとも１つがオフ状態のとき、差分ΔＩ_２１，ΔＩ_３２，ΔＩ_１３のうち１つまたは２つがゼロでない場合、スイッチ６１，６２，６３のいずれかがオープン故障またはショート故障であると判定する。

異常検出部８３は、スイッチ６１，６２，６３がオフ状態またはオン状態になる順番がどのような順番かによって、差分ΔＩ_２１，ΔＩ_３２，ΔＩ_１３に基づいて、スイッチ６１_１，６１_２，６２_１，６２_２，６３_１，６３_２のいずれがオープン故障またはショート故障であるか否かを判定することができる。

異常検出部８３は、固定の頻度または可変の頻度で論理回路５１の異常を検出する。異常検出部８３による異常検出タイミングは、論理回路５１が制御部１１Ａ_１，１１Ａ_２，１１Ａ_３によって駆動される回数が予め設定された閾値になる毎に発生する。かかる閾値は、固定であっても可変であってもよい。例えば、閾値は、劣化判定部７０Ａによって判定された論理回路５１の劣化度が高くなるほど小さくなる。これにより、劣化判定部７０Ａは、判定した論理回路５１の劣化度が高くなるほど、論理回路５１の劣化状態を判定する頻度を高くすることができる。

予測部８４は、判定部８２によって差分ΔＩが算出される度に、判定部８２によって算出された差分ΔＩを記憶する。これにより、予測部８４は時系列の差分ΔＩを記憶することができる。予測部８４は、時系列の差分ΔＩに基づいて、差分ΔＩの変化から論理回路５１の劣化状態を予測する。

例えば、予測部８４は、時系列の差分ΔＩ_Ａ，ΔＩ_Ｂ，ΔＩ_Ｃを入力とし、論理回路５１の劣化度を出力する予測モデルを有しており、時系列の差分ΔＩ_Ａ，ΔＩ_Ｂ，ΔＩ_Ｃを予測モデルに入力して得られる劣化度を出力する。

予測部８４が有する予測モデルは、機械学習によって生成される計算モデルであり、例えば、時系列の差分ΔＩ_Ａ，ΔＩ_Ｂ，ΔＩ_Ｃを入力とし、出力接点Ａ，Ｂ，Ｃの劣化度を出力とする畳み込みニューラルネットワークまたはリカレントニューラルネットワークである。出力接点Ａ，Ｂ，Ｃの劣化度は、抵抗値Ｒ_ＡＡ１，Ｒ_ＢＢ１，Ｒ_ＣＣ１であってもよく、初期状態の抵抗値Ｒ_ＡＡ１，Ｒ_ＢＢ１，Ｒ_ＣＣ１と現在の抵抗値Ｒ_ＡＡ１，Ｒ_ＢＢ１，Ｒ_ＣＣ１との比であってもよい。

また、予測部８４が有する予測モデルは、畳み込みニューラルネットワークおよびリカレントニューラルネットワーク以外の計算モデルであってもよい。予測モデルは、例えば、線形回帰、ロジスティック回帰といった学習アルゴリズムで生成される計算モデルであってもよい。

予測部８４は、制御電源２の電圧の大きさに応じて複数の予測モデルを有する構成であってもよい。予測部８４は、制御電源２の電圧に基づいて複数の予測モデルのうち１つの予測モデルを選択することができる。また、予測モデルは、時系列の差分ΔＩ_Ａ，ΔＩ_Ｂ，ΔＩ_Ｃに加えて、時系列の環境状態を入力とする計算モデルであってもよい。環境状態は、制御装置１Ａ内の温度および湿度である。

また、予測部８４は、予測モデルに代えて、劣化特性曲線の情報を有する構成であってもよい。予測部８４は、差分ΔＩ_Ａ，ΔＩ_Ｂ，ΔＩ_Ｃの変化と劣化特性曲線とを比較することによって、論理回路５１の劣化を判定することもできる。

制限抵抗７６は、スイッチ制御部８１によって制御されるスイッチ７７によって制限抵抗７２_４に並列接続される。かかる制限抵抗７６は、制御対象３の抵抗値よりも低い値に設定される。例えば、制限抵抗７６として、制御対象３Ａ_１の抵抗値Ｒ_１の１０分の１以下の抵抗値の抵抗が用いられる。また、制限抵抗７６は、例えば、スイッチ７３，７７がオン状態であり且つ論理回路５１が動作状態である場合において、動作状態の論理回路５１のスイッチ６１，６２，６３の接点の被膜抵抗が破れない程度の電流が流れるように、抵抗値が設定される。

スイッチ６１，６２，６３を介して制御対象３に電流が流れることによって、スイッチ６１，６２，６３の接点が酸化していき酸化皮膜が生じる。スイッチ制御部８１は、スイッチ７３をオンにしている状態でスイッチ７７を定期的にオンにすることで、論理回路５１が非動作状態から動作状態に変化した際に、スイッチ６１，６２，６３に制御対象３に流れる電流よりも大きな電流を流す。

そのため、劣化判定部７０Ａは、スイッチ６１，６２，６３にアークを発生させることができ、これにより、スイッチ６１，６２，６３の接点のクリーニングを行うことができる。そのため、スイッチ６１，６２，６３の接点の応答性能を向上させることができる。

スイッチ制御部８１は、例えば、差分ΔＩが閾値以下になった場合に、スイッチ７３をオンにしている状態でスイッチ７７を定期的にオンにする。これにより、劣化判定部７０Ａは、スイッチ６１，６２，６３の酸化皮膜による劣化度を低減することができる。

なお、制限抵抗７６は、正極側制御線２１，２２，２３と負極側制御線２４との間の中途部に接続自在に設けられる構成であればよく、劣化判定部７０Ａは、スイッチ７７を有しない構成であってもよい。例えば、劣化判定部７０Ａは、制限抵抗７６を制限抵抗７２_４に並列接続する不図示のコネクタを有し、作業者が不図示のコネクタに制限抵抗７６を取り付ける構成であってもよい。

また、劣化判定部７０Ａは、制限抵抗７６とスイッチ７７とが各制限抵抗７２に設けられた構成であってもよく、各制限抵抗７２に制限抵抗７６を並列接続する不図示の複数のコネクタを有する構成であってもよい。

実施の形態２にかかる劣化判定部７０Ａの処理部７５Ａのハードウェア構成例は、図１５に示す劣化判定部７０の処理部７５のハードウェア構成と同じである。プロセッサ１０１は、メモリ１０２に記憶されたプログラムを読み出して実行することによって、スイッチ制御部８１、判定部８２、異常検出部８３、および予測部８４の機能を実行することができる。

以上のように、実施の形態２にかかる劣化判定部７０Ａの処理部７５Ａは、差分ΔＩの変化に基づいて、論理回路５１の劣化状態を予測する予測部８４を備える。これにより、劣化判定部７０Ａは、論理回路５１の劣化状態を事前に判定することができる。

また、予測部８４は、時系列の差分ΔＩを入力とし、論理回路５１の劣化度を出力とする予測モデルを有し、時系列の差分ΔＩを予測モデルに入力して得られる劣化度を出力する。これにより、劣化判定部７０Ａは、論理回路５１の劣化を精度よく予測することができる。

劣化判定部７０Ａは、正極側制御線２１，２２，２３のうち少なくとも１つの正極側制御線と負極側制御線２４との間の中途部に、論理回路５１に含まれる複数のスイッチ６１，６２，６３の接点をクリーニングするための制限抵抗７６が接続自在に設けられる。これにより、劣化判定部７０Ａは、スイッチ６１，６２，６３の酸化皮膜による劣化度を低減することができる。

また、処理部７５Ａは、判定した論理回路５１の劣化度が高くなるほど、論理回路５１の劣化状態を判定する頻度を高くする。これにより、劣化判定部７０Ａは、論理回路５１の劣化度が低い場合において、処理負荷を軽減することができる。

また、実施の形態２に係る制御装置１Ａは、劣化判定部７０Ａと、複数の正極側制御線２１，２２，２３と、論理回路５１と、３つ以上の電流検出部４０_１，４０_２，４０_３とを備える。３つ以上の電流検出部４０_１，４０_２，４０_３は、複数の正極側制御線２１，２２，２３のうち互いに異なる組み合わせの２つの正極側制御線間の電流の差分ΔＩ_２１，ΔＩ_３２，ΔＩ_１３を各々検出する。劣化判定部７０Ａは、異常検出部８３を備える。異常検出部８３は、３つ以上の電流検出部４０_１，４０_２，４０_３によって検出される差分ΔＩ_２１，ΔＩ_３２，ΔＩ_１３に基づいて、論理回路５１の異常を検出する。異常検出部８３は、判定部８２によって判定された論理回路５１の劣化度が高くなるほど、論理回路５１の異常を検出する頻度を高くする。これにより、異常検出部８３は、論理回路５１の劣化度が低い場合において、処理負荷を軽減することができる。

以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、実施の形態同士を組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

１，１Ａ 制御装置、２ 制御電源、３，３Ａ，３Ａ_１～３Ａ_ｎ，３Ｂ，３Ｂ_１～３Ｂ_ｎ 制御対象、１１，１１_１，１１_２，１１_３，１１Ａ_１，１１Ａ_２，１１Ａ_３ 制御部、２０，２１，２１_１，２１_２，２２，２２_１，２２_２，２３，２３_１，２３_２，２８ 正極側制御線、２４，２４_１，２４_２，２４_３ 負極側制御線、２５_１，２５_２，２５_３ 接続線、３０_１，３０_２ スイッチ群、３１，３２，３３ 分流抵抗、４０_１，４０_２，４０_３，７４，７４_１，７４_２，７４_３ 電流検出部、５１，５１Ａ，５１Ａ_１～５１Ａ_ｎ，５１Ｂ，５１Ｂ_１～５１Ｂ_ｎ 論理回路、６１，６１_１，６１_２，６２，６２_１，６２_２，６３，６３_１，６３_２，７３，７３_１，７３_２，７３_３，７７ スイッチ、７０，７０Ａ 劣化判定部、７１_１，７１_２，７１_３ 補助線、７２_１，７２_２，７２_３，７２_４，７６ 制限抵抗、７５，７５Ａ 処理部、８１ スイッチ制御部、８２ 判定部、８３ 異常検出部、８４ 予測部。

Claims (10)

1. 制御電源から電圧が供給される複数の正極側制御線と制御対象との間に接続される論理回路の劣化状態を判定する劣化判定装置であって、
   前記複数の正極側制御線のうち少なくとも１つの正極側制御線と負極側制御線との間に設けられるスイッチと、
   前記スイッチに流れる電流を検出する電流検出部と、
   前記スイッチがオン状態である場合に前記論理回路が動作する前と後とで前記電流検出部によって検出される電流の差分に基づいて、前記論理回路の劣化状態を判定する処理部と、を備える
   ことを特徴とする劣化判定装置。
2. 前記スイッチを複数備え、
   前記処理部は、
   複数の前記スイッチの各々を異なる期間でオン状態にし、各前記期間において前記論理回路が動作する前と後とで前記電流検出部によって検出される電流の差分に基づいて、前記論理回路の劣化状態を判定する
   ことを特徴とする請求項１に記載の劣化判定装置。
3. 前記電流検出部を複数備え、
   複数の前記スイッチは、
   前記複数の正極側制御線のうち互いに異なる正極側制御線と前記負極側制御線との間に設けられ、
   複数の前記電流検出部は、
   複数の前記スイッチのうち互いに異なるスイッチに流れる電流を検出する
   ことを特徴とする請求項２に記載の劣化判定装置。
4. 複数の前記スイッチは、
   一端が前記複数の正極側制御線のうち対応する接続線に接続され、
   前記電流検出部は、
   複数の前記スイッチの他端と前記負極側制御線との間に設けられる
   ことを特徴とする請求項２に記載の劣化判定装置。
5. 前記電流検出部は、
   互いに異なる複数の電流範囲のうち前記電流の値が含まれる電流範囲に応じた信号を出力する
   ことを特徴とする請求項１から４のいずれか１つに記載の劣化判定装置。
6. 前記処理部は、
   前記差分の変化に基づいて、前記論理回路の劣化状態を予測する予測部を備える
   ことを特徴とする請求項１から５のいずれか１つに記載の劣化判定装置。
7. 前記予測部は、
   時系列の前記差分を入力とし、前記論理回路の劣化度を出力とする予測モデルを有し、時系列の前記差分を前記予測モデルに入力して得られる前記劣化度を出力する
   ことを特徴とする請求項６に記載の劣化判定装置。
8. 前記少なくとも１つの正極側制御線と前記負極側制御線との間の中途部には、前記論理回路に含まれる複数のスイッチの接点をクリーニングするための１以上の抵抗が接続自在に設けられる
   ことを特徴とする請求項１から７のいずれか１つに記載の劣化判定装置。
9. 前記処理部は、
   前記論理回路の劣化度が高くなるほど、前記論理回路の劣化状態を判定する頻度を高くする
   ことを特徴とする請求項１から８のいずれか１つに記載の劣化判定装置。
10. 請求項１から９のいずれか１つに記載の劣化判定装置と、
    前記複数の正極側制御線と、
    前記論理回路と、
    前記複数の正極側制御線のうち互いに異なる組み合わせの２つの正極側制御線間の電流の差分を各々検出する３つ以上の電流検出部と、を備え、
    前記劣化判定装置は、
    前記３つ以上の電流検出部によって検出される前記差分に基づいて、前記論理回路の異常を検出する異常検出部を備え、
    前記異常検出部は、
    前記論理回路の劣化度が高くなるほど、前記論理回路の異常を検出する頻度を高くする
    ことを特徴とする制御装置。

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