JP7321171B2 - 光センサ - Google Patents
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Description
- 積分コンデンサと、
- その動作が積分コンデンサへの充電に依存する読み出し回路と、
- 閾値下で動作し、そのドレイン-ソース電流が、積分コンデンサへの充電に影響する少なくとも1つのMOSトランジスタと、
- 少なくとも1つのフォトダイオードであって、光起電力モードで動作し、このトランジスタのゲートに接続され、それにより、MOSトランジスタのドレイン-ソース電流が、フォトダイオードによって受光される光パワーに依存する、フォトダイオードと
を含む、光センサ、特に人工網膜に関する。
- 閾値下で動作し、そのドレイン-ソース電流が、積分コンデンサへの充電に影響する、少なくとも1つのMOS活性化トランジスタと、
- 少なくとも1つのフォトダイオードであって、光起電力モードで動作し、この活性化トランジスタのゲートに接続され、それにより、ドレイン-ソース電流が、フォトダイオードによって受光される光パワーに依存し、活性化トランジスタが、フォトダイオードが照射される場合、積分コンデンサを充電するように配置される、フォトダイオードと、
- 閾値下で動作し、そのドレイン-ソース電流が、積分コンデンサへの充電に影響する、少なくとも1つのMOS非活性化トランジスタと、
- 少なくとも1つのフォトダイオードであって、光起電力モードで動作し、この非活性化トランジスタのゲートに接続され、それにより、ドレイン-ソース電流が、フォトダイオードによって受光される光パワーに依存し、非活性化トランジスタが、フォトダイオードが照射される場合、積分コンデンサを放電するように配置される、フォトダイオードと
を含む。
- 積分コンデンサの端子によって定められ、活性化電流と非活性化電流との代数和をとる外部シナプス電流入力と、
- 負帰還スパイキング回路であって、
○ 直列のPMOSトランジスタおよびNMOSトランジスタを備えるブリッジであって、それらのドレインが、積分コンデンサへの中間点によって接続され、この中間点が、人工ニューロンの出力を定める、ブリッジと、
○ ブリッジのトランジスタのうちの一方のゲートとソースとの間の少なくとも1つのいわゆる遅延コンデンサと
を含む、負帰還スパイキング回路と、
- 各々が2つのトランジスタから成る、縦続の2つだけのCMOSインバータであって、第1のインバータの入力が、積分コンデンサに接続され、その出力が、第2のインバータの入力およびブリッジのトランジスタのうちの一方のゲートに接続され、第2のインバータの出力が、ブリッジの他方のトランジスタのゲートに接続される、インバータ、または
- 各々が2つのトランジスタから成る、3つだけのCMOSインバータであって、これらのCMOSインバータのうちの2つのインバータが縦続であり、第1のインバータの入力が、積分コンデンサに接続され、その出力が、第2のインバータの入力に接続され、第2のインバータの出力が、上記ブリッジのトランジスタのうちの一方のゲートに接続され、第3のCMOSインバータの入力が、積分コンデンサに接続され、第3のCMOSインバータの出力が、上記ブリッジの他方のトランジスタのゲートに接続される、インバータ
を含む。
- 人工ニューロンが、
○ 積分コンデンサの端子によって定められ、活性化電流と非活性化電流との代数和をとる外部シナプス電流入力と、
○ 負電圧が-200mVと0mVとの間に含まれ、かつ正電圧が0mVと+200mVとの間に含まれる電源によって電力が供給される、負帰還スパイキング回路であって、
□ 直列のPMOSトランジスタおよびNMOSトランジスタを備えるブリッジであって、それらのドレインが、積分コンデンサへの中間点によって接続され、この中間点が、人工ニューロンの出力を定める、ブリッジと、
□ ブリッジのトランジスタのうちの一方のゲートとソースとの間の少なくとも1つのいわゆる遅延コンデンサと
を含む、負帰還スパイキング回路と、
○ 積分コンデンサの電圧に応じてブリッジのトランジスタに状態を変えさせ、ならびにブリッジのトランジスタの一方を介する積分コンデンサへの充電および他方のトランジスタを介する放電により、積分コンデンサの電圧が既定の閾値を超えるとスパイキング回路が少なくとも1つのスパイクを発生するようにする、積分コンデンサと上記ブリッジのトランジスタのゲートとの間の少なくとも2つのCMOSインバータと
を含む。
- 人工ニューロンが、
○ 積分コンデンサの端子によって定められ、活性化電流と非活性化電流との代数和をとる外部シナプス電流入力と、
○ 負帰還スパイキング回路であって、
□ 直列のPMOSトランジスタおよびNMOSトランジスタを備えるブリッジであって、それらのドレインが、積分コンデンサへの中間点によって接続され、この中間点が、人工ニューロンの出力を定める、ブリッジと、
□ ブリッジのトランジスタのうちの一方のゲートとソースとの間の少なくとも1つのいわゆる遅延コンデンサと
を含む、負帰還スパイキング回路と、
○ 積分コンデンサの電圧に応じてブリッジのトランジスタに状態を変えさせ、ならびにブリッジのトランジスタの一方を介する積分コンデンサへの充電および他方のトランジスタを介する放電により、積分コンデンサの電圧が既定の閾値を超えるとスパイキング回路が少なくとも1つのスパイクを発生するようにする、積分コンデンサと上記ブリッジのトランジスタのゲートとの間の少なくとも2つのCMOSインバータと
を含み、
上記ニューロンが、NMOSトランジスタに接続される遅延コンデンサの静電容量が積分コンデンサの静電容量より高いという点で注目すべきである。
- 人工ニューロンが、
○ 積分コンデンサの端子によって定められ、活性化電流と非活性化電流との代数和をとる外部シナプス電流入力と、
○ 負帰還スパイキング回路であって、
□ 直列のPMOSおよびNMOSトランジスタを備えるブリッジであって、それらのドレインが、積分コンデンサへの中間点によって接続され、この中間点が、人工ニューロンの出力を定める、ブリッジと、
□ ブリッジのトランジスタのうちの一方のゲートとソースとの間の少なくとも1つのいわゆる遅延コンデンサと、
を含む、負帰還スパイキング回路と、
○ 積分コンデンサの電圧に応じてブリッジのトランジスタに状態を変えさせ、ならびにブリッジのトランジスタの一方を介する積分コンデンサへの充電および他方のトランジスタを介する放電により、積分コンデンサの電圧が既定の閾値を超えるとスパイキング回路が少なくとも1つのスパイクを発生するようにする、積分コンデンサと上記ブリッジのトランジスタのゲートとの間の少なくとも2つのCMOSインバータと
を含み、
上記ニューロンが、それが縦続の2つのCMOSインバータであって、第1のインバータの入力が、積分コンデンサに接続され、その出力が、第2のインバータの入力に接続され、第2のインバータの出力が、上記ブリッジのトランジスタのうちの一方のゲートに接続される、インバータ、およびその入力が積分コンデンサに接続され、出力が、上記ブリッジの他方のトランジスタのゲートに接続される第3のCMOSインバータを含むという点で注目すべきである。
・ そのゲートが前ニューロンの反転膜電圧に接続されるPMOSトランジスタ。この信号は、任意の適切なインバータ(人工ニューロンに属していようがいまいが)からの出力に収集されてよく、ソースは電位VPである。
・ 後ニューロンの膜の充電電流が制御されるようにする制御電圧V1にそのゲートが接続される(NまたはP)MOSトランジスタ。
有利には、抑制性シナプスが、後ニューロンの膜と負電源VNとの間に接続される2つの直列トランジスタによって表現されてよい:
・ 入力が前ニューロンの膜電圧である縦続の2つのインバータの出力にそのゲートが接続されるNMOSトランジスタ。この信号は、適切な一対の縦続のインバータ(人工ニューロンに属していようがいまいが)からの出力に収集されてよく、ソースは電位VNである。
・ 後ニューロンの膜の放電電流が制御されるようにする制御電圧V1にそのゲートが接続される(NまたはP)MOSトランジスタ。
したがって:
・ トランジスタの寸法、特にゲートの幅に比例しかつその長さに反比例する、トランジスタのコンダクタンスGpを好適に選ぶことによって、
・ 閾値下で動作するトランジスタ3と積分コンデンサCmとの間に置かれる(NまたはP)調節トランジスタ4を使用して(トランジスタ3が興奮性シナプスに例えられるとき、上記調節トランジスタ4は、図3に示されるように、閾値下で動作するトランジスタ3のドレインと積分コンデンサCmとの間に置かれる)。
・ シナプス回路の第2の入力が、前ニューロンの膜電位を入力のために有するインバータ(好ましくは前ニューロンの第1のインバータ)の出力に、および特に前ニューロンのブリッジのPMOSトランジスタのゲートに接続される興奮性シナプス、または
・ シナプス回路の第2の入力が、第1の入力が前ニューロンの膜電位を受ける、直列の2つのインバータ(好ましくは前ニューロンの縦続の2つのインバータ)の出力に接続される抑制性シナプス、または
・ シナプス回路の第2の入力が前ニューロンのブリッジのNMOSトランジスタのゲートに接続される抑制性シナプス
に対応してよい。
2 フォトダイオード
3 MOSトランジスタ
4 調節トランジスタ
5 CMOSインバータ
6 CMOSインバータ
7 NMOSトランジスタ
8 PMOSトランジスタ
9 中間点
10 読み出し回路、人工ニューロン
11 CMOSインバータ
12 CMOSインバータ
13 CMOSインバータ
21 フォトダイオード
22 フォトダイオード
25 フォトダイオード
31 活性化トランジスタ
32 非活性化トランジスタ
40 画素
50 中心画素
55 周辺画素
100 スタンドアロン電源
Ck 遅延コンデンサ
Cm 積分コンデンサ
Cna 遅延コンデンサ
Claims (17)
- 少なくとも1つの感光セルを備える光センサ(1)であって、各セルが、
- 積分コンデンサ(Cm)と、
- 動作が前記積分コンデンサ(Cm)への充電に依存する読み出し回路(10)と、
- 閾値下で動作し、そのドレイン-ソース電流が、前記積分コンデンサ(Cm)への充電に影響する少なくとも1つのMOSトランジスタ(3、31、32)と、
- 少なくとも1つのフォトダイオード(2、21、22)であって、光起電力モードで動作し、前記トランジスタのゲートに接続され、それにより、前記MOSトランジスタのドレイン-ソース電流が、前記フォトダイオードによって受光される光パワーに依存する、フォトダイオードと
を含む、光センサ(1)。 - 前記トランジスタ(3、31)は、そのゲートに接続される前記フォトダイオード(2、21)が照射される場合、前記積分コンデンサ(Cm)を充電するように配置される活性化トランジスタである、請求項1に記載のセンサ(1)。
- 前記活性化トランジスタ(3、31)がPMOS型である、請求項2に記載のセンサ(1)。
- 前記トランジスタ(32)が、そのゲートに接続される前記フォトダイオード(22)が照射される場合、前記積分コンデンサ(Cm)を放電するように配置される非活性化トランジスタである、請求項1に記載のセンサ(1)。
- 前記非活性化トランジスタ(32)がNMOS型である、請求項4に記載のセンサ(1)。
- 前記セルが、並列に搭載された複数の活性化トランジスタ(3、31)を含み、各活性化トランジスタ(3、31)がそれぞれのゲートに接続され、光起電力モードで動作する1つのフォトダイオード(2、21)によって制御され、各活性化トランジスタ(3、31)が、前記フォトダイオード(2、21)が照射される場合、前記積分コンデンサ(Cm)を充電するように配置される、請求項1から5のいずれか一項に記載のセンサ(1)。
- 前記セルが、並列に搭載された複数の非活性化トランジスタ(32)を含み、各非活性化トランジスタ(32)がそれぞれのゲートに接続され、光起電力モードで動作する1つのフォトダイオード(22)によって制御され、各非活性化トランジスタ(32)が、前記フォトダイオード(22)が照射される場合、前記積分コンデンサ(Cm)を放電するように配置される、請求項1から6のいずれか一項に記載のセンサ(1)。
- 前記セルが、
- 閾値下で動作し、ドレイン-ソース電流が、前記積分コンデンサ(Cm)への充電に影響する、少なくとも1つのMOS活性化トランジスタ(3、31)と、
- 少なくとも1つのフォトダイオード(2、21)であって、光起電力モードで動作し、前記活性化トランジスタ(3、31)のゲートに接続され、それにより、前記ドレイン-ソース電流が、前記フォトダイオード(2、21)によって受光される光パワーに依存し、前記活性化トランジスタ(3、31)が、前記フォトダイオード(2、21)が照射される場合、前記積分コンデンサ(Cm)を充電するように配置される、少なくとも1つのフォトダイオードと、
- 閾値下で動作し、ドレイン-ソース電流が、前記積分コンデンサ(Cm)への充電に影響する、少なくとも1つのMOS非活性化トランジスタ(32)と、
- 少なくとも1つのフォトダイオード(22)であって、光起電力モードで動作し、前記非活性化トランジスタ(32)のゲートに接続され、それにより、前記ドレイン-ソース電流が、前記フォトダイオード(22)によって受光される光パワーに依存し、前記非活性化トランジスタ(32)が、前記フォトダイオード(22)が照射される場合、前記積分コンデンサ(Cm)を放電するように配置される、フォトダイオードと
を含む、請求項1から7のいずれか一項に記載のセンサ(1)。 - 前記セルが「オン」型であり、複数の非活性化トランジスタ(32)および関連するフォトダイオード(22)を含み、前記活性化トランジスタ(3、31)と関連する前記フォトダイオード(2、21)が、前記非活性化トランジスタ(32)と関連する前記フォトダイオード(22)によって包囲される、請求項8に記載のセンサ(1)。
- 前記セルが「オフ」型であり、複数の活性化トランジスタ(3、31)および関連するフォトダイオード(2、21)を含み、前記非活性化トランジスタ(32)と関連する前記フォトダイオード(22)が、前記活性化トランジスタ(3、31)と関連する前記フォトダイオード(2、21)によって包囲される、請求項8に記載のセンサ(1)。
- 「オン」セルの場合に前記非活性化トランジスタ(32)と関連する前記フォトダイオード(22)、または「オフ」セルの場合に前記活性化トランジスタ(3、31)と関連する前記フォトダイオード(2、21)が、多角形格子に配置される、請求項9または10に記載のセンサ(1)。
- スタンドアロン電源(100)を含む、請求項1から11のいずれか一項に記載のセンサ(1)。
- 前記スタンドアロン電源(100)が、感光セルのマトリックスの周囲に置かれ、または前記感光セル間に分散される複数のフォトダイオードを含む、請求項12に記載のセンサ(1)。
- 前記読み出し回路が、少なくとも1つの人工ニューロン(10)を含む、請求項1から13のいずれか一項に記載のセンサ(1)。
- 前記人工ニューロン(10)が、少なくとも1つのフォトダイオードによって受光される光パワーに依存する周波数でスパイクを発生する、請求項14に記載のセンサ(1)。
- 前記人工ニューロン(10)が、
- 前記積分コンデンサ(Cm)の端子によって定められ、活性化電流と非活性化電流との代数和をとる外部シナプス電流入力(Iex)と、
- 負帰還スパイキング回路であって、
○ 直列のPMOS(8)トランジスタおよびNMOS(7)トランジスタを備えるブリッジであって、それらのドレインが、前記積分コンデンサ(Cm)への中間点(9)によって接続され、前記中間点(9)が、前記人工ニューロン(10)の出力を定める、ブリッジと、
○ 前記ブリッジの前記トランジスタ(7、8)のうちの一方のゲートとソースとの間の少なくとも1つのいわゆる遅延コンデンサ(Cna、Ck)と
を含む、負帰還スパイキング回路と、
- 各々が2つのトランジスタから成る、縦続の2つだけのCMOSインバータ(5、6)であって、第1のインバータ(5)の入力が、前記積分コンデンサ(Cm)に接続され、その出力が、第2のインバータ(6)の入力、および前記ブリッジの前記トランジスタ(7、8)のうちの一方のゲートに接続され、前記第2のインバータ(6)の出力が、前記ブリッジのうちの他方のトランジスタ(7、8)のゲートに接続される、インバータ、または
- 各々が2つのトランジスタから成る、3つだけのCMOSインバータ(11、12、13)であって、前記CMOSインバータのうちの2つのインバータ(11、12)が縦続であり、第1のインバータ(11)の入力が、前記積分コンデンサ(Cm)に接続され、その出力が、第2のインバータ(12)の入力に接続され、前記第2のインバータ(12)の出力が、前記ブリッジの前記トランジスタ(7、8)のうちの一方のゲートに接続され、第3のCMOSインバータ(13)の入力が、前記積分コンデンサ(Cm)に接続され、前記第3のCMOSインバータ(13)の出力が、前記ブリッジの前記他方のトランジスタ(7、8)のゲートに接続される、インバータ
を含む、請求項14または15に記載のセンサ(1)。 - 各感光セルが、前記センサの同数の画素を形成する、複数のフォトダイオードおよび関連するトランジスタ、ならびにセルごとの単一の読み出し回路(10)を含む、請求項1から16のいずれか一項に記載のセンサ(1)。
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