JP7316379B2 - 裏側物理的気相堆積の方法及び装置 - Google Patents

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Description

本開示の実施形態は、一般に、方法及び装置、より具体的には、基板の裏側にフィルム層を堆積するための方法及びクラスタツールに関する。
３Ｄ ＮＡＮＤが垂直方向に拡大し続けるにつれて、集積回路上に形成される要素／層の密度が増加している。プラズマエッチング又はプラズマ堆積プロセス中の熱膨張、プラズマ不均一性分布、及び／又はプラズマ密度の違いにより、ある層と次の層との間に様々な膜応力が生じる可能性がある。このような膜応力は、基板表面の局所的な変形をもたらし、過度の基板の反りのために基板がパターン化できない原因となる可能性がある。基板のボウイング（ｂｏｗｉｎｇ）はまた、後続の製造プロセスでその上に堆積されたフィルム層間の不整合の可能性を高める。さらに、リソグラフィの設計はウエハが実質的に平坦であることに依存するため、基板のボウイングは基板上のリソグラフィプロセスでミスを引き起こす。
ボウイングの問題に対する１つの解決策は、基板の裏側にもフィルムを堆積させることであり、これは基板の上面に成長した膜のひずみを一致させることによって基板の裏側のひずみを低減し、したがって基板のボウイングを低減する。基板の裏側にフィルムを堆積するには、基板を裏返すか、基板の下からフィルムを堆積する必要がある。下からの堆積には、特別に設計された処理チャンバに配置された追加のソースが必要であり、これは、そのようなチャンバを構築するために必要なコストと追加のエンジニアリングのために法外なものになる可能性がある。すでに成長したフィルムを損傷することなく基板を裏返すには、堆積したフィルムの上に成長した保護層、又は上面のフィルムの重要な領域を損傷したり接触したりしない特殊な反転装置が必要である。現在の裏側堆積方法の１つの欠点は、基板がアニーリングプロセスを受けた後に裏側フィルムのひずみが減少することである。
したがって、アニーリングプロセス後に裏側フィルムのひずみを維持する基板上で裏側フィルムを裏返し、成長させることを可能にする装置及び方法が必要である。
一実施形態では、基板をクラスタツールのファクトリインターフェースにロードすることであって、基板は表側と裏側を有し、表側は活性領域を有する、ロードすることと、基板の裏側が上を向くように、ファクトリインターフェースで基板を裏返すことと、裏返した基板をファクトリインターフェースから物理的気相堆積チャンバに移すことと、基板の裏側に裏側フィルム層を堆積することとを含む、基板上に裏側フィルム層を堆積する方法が提供される。裏側フィルム層は、物理的気相堆積を含む方法を使用して堆積される。
別の実施形態では、基板をクラスタツールのファクトリインターフェースにロードすることであって、基板は表側と裏側を有し、表側は活性領域を有する、ロードすることと、基板の裏側が上を向くように、ファクトリインターフェースで基板を裏返すことと、裏返した基板をファクトリインターフェースから物理的気相堆積チャンバに移すことと、基板の裏側に裏側フィルム層を堆積することとを含む、基板の裏側フィルム層を堆積する方法が提供される。裏側フィルム層は、スパッタターゲットからのスパッタリングから形成され、裏側フィルム層は、スパッタターゲットに直流（ＤＣ）電力を提供することによって堆積される。
別の実施形態では、基板上に裏側フィルム層を堆積するためのクラスタツールが提供され、チャンバリッドと１つ又は複数の側壁とを有する物理的気相堆積チャンバを含み、処理領域と接触している第１の表面と、第１の表面の反対側にある第２の表面とを有するスパッタターゲット、スパッタターゲットに結合された電源、スパッタターゲットに面する基板支持面を有する基板支持体、基板の裏側がスパッタターゲットに露出するように、基板支持体上に配置されたシャドウマスクであって、基板の裏側に堆積領域を画定するシャドウマスク、基板の裏側に堆積領域を定義するシャドウマスク、物理的気相堆積チャンバの側壁に配置されたガス導管、及びスパッタターゲットの第２の表面に隣接して配置されたマグネトロンを含む。マグネトロンは、内側の複数の磁石を含む内側の極、及び内側の極を取り囲む、外側の複数の磁石を含む外側の極を含む。
基板の裏側での裏側フィルムの成長は、基板の表側で成長したフィルムによって引き起こされる基板のひずみを低減する。物理的気相堆積（ＰＶＤ）プロセスによって堆積されたフィルムは、ひずみ工学の良好な制御を可能にする。
本開示の上述の特徴を詳しく理解しうるように、上記で簡単に要約した本開示のより詳細な説明が、実施形態を参照することによって得られる。一部の実施形態は、添付図面に示されている。しかし、添付図面は例示的な実施形態を示しているにすぎず、したがって、本開示の範囲を限定すると見なすべきではなく、その他の等しく有効な実施形態も許容されうることに留意されたい。
一実施形態による、基板の裏側にフィルム層を堆積するための方法のフロー図を示している。 マグネトロンに供給されるＤＣ電圧パルスのグラフである。 アニーリングプロセスの前後のＳｉＮ裏側フィルム層の厚さの関数としてプロットされた物理的気相堆積（ＰＶＤ）窒化ケイ素（ＳｉＮ）裏側フィルム層の応力のグラフである。 アニーリングプロセスの前後にターゲットに適用された堆積パワーの関数としてプロットされたＰＶＤＳｉＮ裏側フィルム層の応力のグラフである。 裏側フィルム層の厚さの関数としてプロットされた基板のボウイングのグラフである。 一実施形態による、ＰＶＤチャンバの概略断面図を示している。 一実施形態による、クラスタツールを示している。 一実施形態による、基板移送装置を示している。 一実施形態による、基板支持体の一部の斜視図である。
理解が容易になるよう、可能な場合には、複数の図に共通する同一の要素を指し示すために同一の符号を使用した。一実施形態の構成要素及び特徴は、さらなる記述がなくとも、他の実施形態に有益に組み込まれ得ると想定されている。
本開示の実施形態は、一般に、上で概説したように、フィルム応力及びボウイングの問題と戦うための基板の裏側応力工学のための方法及び装置に関する。上で論じたように、基板の表側に対する過度の応力は、過剰な基板の反りのために、基板のパターン化の失敗を招くおそれがある。裏側堆積は、応力を補償し、基板の反りを修正できることが観察されている。具体的には、物理的気相堆積（ＰＶＤ）技術を使用して基板の裏側にフィルム（例えば、窒化ケイ素（ＳｉＮ））を堆積して、表側の堆積からの応力を打ち消し、それにより、ボウイングを示さない（又は実質的に曲がりがない）中性応力基板をもたらす。様々な実施形態の詳細は、以下でさらに議論される。
ここで使用される場合、「約」という用語は、公称値からの＋／－１０％の変動を指す。そのような変動は、ここで提供される任意の値に含まれ得ることが理解されるべきである。
図１は、一実施形態による、基板の裏側に裏側フィルム層を堆積するための方法１００のフロー図を示している。方法操作は図１と併せて説明されているが、当業者は、方法操作を任意の順序で実行するように構成された任意のシステムが、ここに記載の実施形態の範囲内にあることを理解するであろう。方法１００は、図５に示されるクラスタツール５００などのクラスタツールのファクトリインターフェース（ＦＩ）に基板をロードすることによって、操作１０２で開始する。基板は、結晶性シリコン（例えば、Ｓｉ＜１００＞又Ｓｉ＜１１１＞）、酸化シリコン、ひずみシリコン、シリコンゲルマニウム、ドープ若しくは非ドープポリシリコン、シリコンオンインシュレータ（ＳＯＩ）、カーボンドープ酸化シリコン、窒化シリコン、ゲルマニウム、ガリウムヒ素、ガラス、又はサファイアウエハなどの、ドープ若しくは非ドープシリコンウエハ及びパターン化若しくは非パターン化ウエハなどの材料であり得る。基板は、表側に堆積された１つ又は複数のフィルムスタックを有することができる。フィルムスタックは、３次元（３Ｄ）ＮＡＮＤ半導体用途用のゲート構造を形成するために利用できる。スタックは、酸化物層と窒化物層が交互になっているスタック、又は酸化物層とシリコン含有層が交互になっているスタック（例えば、多結晶シリコン、アモルファスシリコン層、又は結晶シリコン）を含むことができるが、これらに限定されない。
操作１０４において、基板は、いくつかの実施形態によれば、ファクトリインターフェースに取り付けられるか、又はファクトリインターフェースに配置されるか、又は処理チャンバに配置されることができるフリッパーによって裏返される。一実施形態では、基板は、基板の表側（例えば、活性領域及び／又は統合デバイスの大部分が配置されている側）が下を向くように、ファクトリインターフェースで裏返される。フリッパーには、エッジコンタクトアプローチで基板を保持及び反転できる基板ハンドラー／キャリアを有する。したがって、基板の表側への接触は、基板のエッジ排除領域に限定される。一実施形態によれば、基板の表側の活性領域には物理的接触はなされない。様々な実施形態では、エッジ排除領域は、基板のエッジから測定して、約１ｍｍ～約５ｍｍ、例えば約２ｍｍの半径方向距離である。
操作１０６において、反転された基板は、表側の活性領域に接触することなく、基板移送機構によって、ファクトリインターフェースからクラスタツール内の堆積チャンバに移送される。基板移送機構は、上記のようにフリッパーであり得るか、又は基板移送機構は、別個の装置であり得る。基板移送機構は、その周辺（例えば、エッジ排除領域）又はその近くをつかむことによって基板を移送する。基板は裏返され、表側の活性領域に接触することなく堆積チャンバに移されるので、裏側のフィルム層の堆積の前に、基板の表側に保護層は必要とされない。これにより、従来の裏側エンジニアリングでしばしば使用される保護層を生成するために必要な堆積ストリッププロセスが不要になり、表側の下にあるデバイス層／構造を、裏側の堆積又はその後の基板の取り扱い、移動、チャッキング、及び／又はデチャッキング中に発生する可能性のある損傷から保護する。
一実施形態では、堆積チャンバは、図４に示されるＰＶＤチャンバなどの物理的気相堆積（ＰＶＤ）チャンバである。ＰＶＤが本開示で論じられている間、化学気相堆積（ＣＶＤ）、プラズマ化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、プラズマ原子層堆積（ＰＥＡＬＤ）、低圧化学気相堆積（ＬＰＣＶＤ）等の様々な堆積技術なども企図されている。反転された基板は、表側の活性領域に接触することなく、堆積チャンバ内の基板支持体上に配置及び固定される。基板支持体は、基板支持面を有する静電チャックであり得る。あるいはまた、基板支持体は、基板が基板の周辺でリング構造によって保持されるように、リング構造体であり得る。いずれの場合も、基板の表側は、基板支持体上に配置されたときに下向きである一方で、基板の裏側は上向きであり、ＰＶＤ源に曝される。
さらに、操作１０６に記載されているように、基板の反転中、ウエハの表側の活性領域との接触は必要ない。また、炭素堆積を使用して活性領域を保護したり、ウエハ上の保護層を剥がしたりする表側保護が不要であるため、コストが削減され、消費者の使用が容易になる。
操作１０７で、表側フィルム層は、堆積チャンバ内の基板の裏側に堆積される。裏側フィルム層は、基板の表側の応力プロファイルに応じて、圧縮応力又は引張り応力を伴う誘電体層にすることができる。例えば、表側に堆積されたリフィルムが引張りひずみを受けている場合、全体的な応力のバランスをとるために、裏側のフィルム層も引張りひずみを受ける必要があり、その結果、実質的により中性の応力（例えば、ボウイングの減少）を伴う基板が得られる。一実施形態では、裏側フィルム層はケイ素を含む。一例として、バランスの取れたマグネトロンを使用し、高いチャンバ圧力下で金属裏側フィルム層を成長させると、引張りひずみのある裏側フィルムが得られる。一実施形態によれば、金属裏側フィルム層は、クロム（Ｃｒ）を含む。別の例として、高いＲＦ印加基板バイアス、低いチャンバ圧力、及び非平衡マグネトロンで裏側フィルム層を成長させると、圧縮的にひずんだ裏側フィルム層が生じる。
堆積されたままの裏側フィルム層は、基板上で放射状に対称な局所応力を示す。堆積されたままの裏側フィルム層は、約１．５ＧＰａの圧縮応力を有する可能性があり、アニーリング後、約６０％、例えば、約７０％の高い応力保持を伴う。裏側フィルム層は、基板の表側の応力プロファイルを補償するために異なる厚さを有することができる。例えば、裏側フィルム層は、基板のボウが無視できるようになる厚さまで堆積することができる（例えば、約２００μｍのボウのような約３００μｍ未満のボウ）。ＰＶＤプロセスの堆積速度は、約５A／秒～約２５A／秒、例えば、約２０A／秒であり得る。裏側フィルム層は、約０．１μｍ～約１μｍ、例えば、約０．２μｍ～約０．５μｍの厚さを有することができる。ここで論じられる裏側フィルム層の厚さは、基板の表面に堆積された１つ又は複数の層の厚さに応じて増加又は減少させることができる。
裏側フィルム堆積プロセス中に、無線周波数（ＲＦ）電源をスパッタターゲットに結合することにより、裏側フィルム層を堆積することができる。スパッタターゲットはケイ素を含むことができる。プラズマは、いくつかの実施形態によれば、アルゴン（Ａｒ）、クリプトン（Ｋｒ）などの非反応性ガスから、又は窒化物堆積のための窒素含有ガス（例えば、Ｎ２）を含むプロセスガスから生成することができる。非反応性ガス及び任意の処理ガスは、堆積チャンバの側壁及び／又は上部に配置されたガス導管を介して堆積チャンバに導入することができる。一実施形態によれば、ガス源は、ガス導管と流体連絡しており、その結果、ガス源は、プロセスガスをスパッタターゲットに供給する。プラズマが形成されると、スパッタリングプラズマがスパッタターゲットに供給されてイオン化種を形成し、イオン化種は基板の裏側にケイ素含有層（例えば、ＳｉＮ）を形成する。一実施形態によれば、ＲＦ電力は、約３００Ｗ～約８００Ｗ、例えば、約５００Ｗの電力レベルでスパッタターゲットに印加することができる。
ＲＦ電力の周波数は、約１０ＭＨｚ～約３０ＭＨｚの範囲、例えば、約１３．５６ＭＨｚであり得る。堆積チャンバは、約１．５ｍＴｏｒｒ～約１０Ｔｏｒｒ、例えば、約２．５ｍＴｏｒｒ～約１Ｔｏｒｒの圧力に維持することができる。高応力の裏側フィルム層は、スパッタターゲットのスパッタリング速度及びスパッタイオン化率を増加させることによって達成することができる。例えば、ＰＶＤ堆積チャンバは、非平衡マグネトロン（例えば、図４に示されるマグネトロン４８９）を使用して、磁場を基板支持体に向かって処理領域に投射することができる。そのような非平衡マグネトロンは、スパッタターゲットの背面上又は背面に隣接して配置され、内極及び外極を含むことができる。内部極は、１つの磁気極性の複数の内部磁石を含み、外部極は、反対の磁気極性の複数の外部磁石を含む。一実施形態によれば、外部極は内部極を取り囲む。磁場は、スパッタターゲットの表側に隣接する高密度プラズマ領域を作成し、これにより、スパッタリング速度を大幅に増加させる。一実施形態によれば、マグネトロンは、内部極の磁場強度と外部極の磁場強度との比が０．５以上、例えば約０．５５～０．７３であるという意味で不均衡である。しかしながら、用途に応じて、異なる比率も考えられる。
追加的又は代替的に、いくつかの実施形態によれば、直流（ＤＣ）電源をスパッタターゲットに結合して、処理ガス（例えば、不活性ガス又は窒化物堆積用の窒素含有ガス）のプラズマを点火及び維持することができる。処理ガスが励起されてプラズマに点火し、正イオンを生成し、これが加速されてスパッタターゲット（例えば、ケイ素スパッタターゲット）になり、スパッタターゲット材料をスパッタする。供給されるＤＣの電力は、約１００Ｗ～約５０００Ｗなど、約５０Ｗ～約１０００Ｗであり得る。無線周波数（ＲＦ）電力及びＤＣ電力が使用される場合、印加されたＲＦ電力と印加されたＤＣ電力との比は、いくつかの実施形態によれば、約２：１～約８：１、例えば、約４：１～約６：１であり得る。
いくつかの実施形態では、スパッタターゲットは、パルスＤＣ電力でバイアスされて、裏側フィルム層の応力レベルを調整することができる。このような場合、高出力インパルスマグネトロンスパッタリングプロセスを実行して、波形のスパッタリング及びエッチングフェーズを提供するプラズマを点火及び維持することができる。パルスＤＣは、誘電体スパッタリングターゲットに対してより効果的であることが知られている。
図２は、マグネトロンに供給されるＤＣ電圧パルスのグラフ２００である。ＤＣ電力は、高電圧で短時間にわたって供給され、高電力インパルスマグネトロンスパッタリングプロセス中に高密度でエネルギーのプラズマを生成する。高電圧は、約２０００Ｖ～約６００００Ｖの範囲であり得る。電力インパルス２５２（又はエネルギーパルス）は、持続時間２５４（又はパルス幅）及びパルスサイクル時間２５６のＤＣ電源によって生成することができる。各電力インパルス２５２の持続時間２５４は、約１０μ秒～約４０μ秒の間であり得、パルスサイクル時間２５６は約２００μ秒であり、これは５０００Ｈｚのパルス繰り返し周波数、すなわち、約１６０μ秒～約１９０μ秒の連続パルス間の間隔に対応する。方形波が示されている間、パルスサイクル時間２５６にわたって供給される電力又はエネルギーは、期間２５４の間に非方形波形（図示せず）を有することができ、したがって、期間２５４にわたる平均電力は、約１ｋＷ～約１００ｋＷ、例えば約１０ｋＷと約４０ｋＷとの間であることができる。パルスには、正弦波、三角関数、又はのこぎり波がある。いくつかの実施形態では、スパッタターゲットに提供される各電力インパルス２５２は、等しい量の電力及び／又は等しい持続時間を有することができる。必要に応じて、スパッタターゲットに提供される各電力インパルス２５２は、異なる量の電力及び／又は異なる持続時間を有することができる。高出力インパルス２５２がスパッタターゲットに加えられると、スパッタされた材料は、大量の無効エネルギー及び高度のイオン化を有し得、これは、より高密度のコーティング及びより迅速なコーティングプロセスをもたらすことが見出された。
特定の堆積パラメータを調整して、所望の応力レベルを有する裏側フィルム層を生成することもできる。本開示の実施形態のいずれかと組み合わせることができるいくつかの実施形態では、ＲＦバイアスを基板支持体に適用して、高応力の裏側フィルム層の形成を促進することができる。そのような場合、約１ｍｍであり得る空隙は、ＲＦバイアスに結合するために、基板と基板支持体の基板支持面との間に維持され得る。あるいはまた、ＲＦバイアスは、容量性結合回路を介して、導電性で電極として機能する基板支持体に接続することができる。プラズマの存在下で、ＲＦバイアスされた基板支持体は、プラズマ内の正のイオンを引き付けて加速し、基板の裏側でのイオンの衝撃を促進することができる。いずれの場合でも、ＲＦバイアスは、約１００Ｗ～約６００Ｗの範囲、例えば、約２００Ｗ～約４００Ｗの範囲内の電力レベルを有することができる。ＲＦバイアスは、再スパッタリングを制御して、堆積された裏側フィルム層の被覆率を最適化する。ＲＦバイアスは、基板の裏側でのイオンの衝撃を制御するのにも役立ち、それによってフィルム密度などの裏側のフィルム特性に影響を与える。ＲＦバイアスの周波数は、約３５６ｋＨｚ～約６０ＭＨｚであり得る。ＲＦバイアスは、堆積された裏側フィルムの応力を増加させる。ＲＦバイアスは、ＲＦバイアスがない場合よりもプラズマ４１６からより多くの荷電粒子を引き付ける。用途に応じて、基板は電気的に浮遊することもあり、ＲＦバイアスを有さないこともできると考えられる。
裏側フィルム層の応力レベルを制御するために使用できる他の堆積パラメータには、ＰＶＤ源の露光時間、基板の温度、堆積チャンバ内の圧力などが含まれるが、これらに限定されない。いくつかの実施形態では、基板は、基板支持体及び／又は堆積チャンバの上部及び／又は下部に配置することができる１つ又は複数のランプによって加熱することができる。このような場合、基板の温度は、約１０℃～約６００℃、例えば、約３０℃～約４００℃の範囲に維持することができる。いくつかの実施形態では、基板は、ＰＶＤプロセスの間、約３５０℃以下に維持される。
本開示の実施形態のいずれかと組み合わせることができるいくつかの実施形態では、基板は、裏側アニーリングプロセスに供されて、裏側フィルム層の応力レベルをさらに調整することができる。例えば、基板は、基板を約６５０℃以上、例えば、約７５０℃～約９５０℃の温度に、例えば、約１分～約１８０分間、例えば、約３分～約１５分加熱することによって、アニールプロセスに供することができる。一例では、基板は、約６５０℃の温度に約１８０分間加熱される。別の例では、基板は、約８５０℃の温度に約３分間加熱される。必要に応じて、アニーリングの前に裏側フィルム層をフォトリソグラフィーに供することができる。アニーリングと堆積のプロセスは複数回繰り返すことができる。
図３Ａは、３１０の前及び３２０のアニーリングプロセス（８５０℃で１５分間）の後のＳｉＮ裏側フィルム層の厚さの関数としてプロットされたＰＶＤ ＳｉＮ裏側フィルム層の応力のグラフである。見てわかるように、ＳｉＮ裏側フィルム層のフィルム応力はアニーリングプロセス後に改善される。さらに、応力は、より薄い（～１０００Å）フィルム層でのアニーリング後と同等である。
図３Ｂは、３３０の前及び３４０のアニーリングプロセス（８５０℃で１５分間）の後のスパッタターゲットに適用された堆積電力の関数としてプロットされたＰＶＤＳｉＮ裏側フィルム層の応力のグラフである。見てわかるように、高出力の堆積は応力にわずかな影響を及ぼす。例えば、ＰＶＤ ＳｉＮ裏側フィルム層は、ポストアニーリングの９ｋＷ堆積（堆積速度２０Å／秒）の高出力で０．９６ＧＰａの圧縮応力を有する。さらに、ＰＶＤ ＳｉＮ裏側フィルム層は、ポストアニーリング後のプレアニーリング応力の約６４％の保持を達成できる。
図３Ｃは、裏側フィルム層の厚さの関数としてプロットされた基板３５０のボウイングのグラフである。裏側フィルム層の厚さが増すと、ボウイングが大幅に減少する（ボウイングがより負になる、つまり、ボウリングが減少する）。
ＰＶＤを使用すると、他の堆積方法に比べていくつかの利点があります。例えば、堆積されたままのＳｉＮ裏側フィルム層は、ＣＶＤ技術によって堆積された裏側フィルム層よりも２倍高い応力保持（約６０～７０％）を有する。ＰＶＤ堆積された裏側フィルムの高い応力保持（熱安定性）により、裏側フィルムの堆積に必要なパス数を最小限に抑えることができる。ＰＶＤによって堆積された裏側フィルム層は、裏側フィルム層がＣＶＤ法によって堆積された場合に発生するであろう面内ひずみ（ＩＰＤ）や局所表面曲率（ＬＳＣ）なしに、半径方向に均一な局所応力を提供できる。基板の２００μｍの反りを補正するには、ＣＶＤ堆積の裏側フィルムよりも薄いＰＶＤ堆積の裏側フィルムが必要である。
操作１０８で、ＰＶＤ堆積された裏側フィルム層を有する基板は、基板支持体によって堆積チャンバからファクトリインターフェースに戻される。基板は、表側の活性領域に接触することなく転写される。一実施形態によれば、基板支持体は、ファクトリインターフェースから基板を受け入れるように構成される。次に、裏側フィルム層が下を向くように、基板をファクトリインターフェースインターフェースで再び裏返す。
操作１１０で、ＰＶＤが堆積された裏側フィルム層を有する基板は、ファクトリインターフェースに結合された前方開口型統一ポッド（ＦＯＵＰ）にアンロードされる。あるいはまた、ＰＶＤが堆積された裏側フィルム層を有する基板は、さらなる処理のために、クラスタツール内の１つ又は複数の処理チャンバに移され得る。
図４は、一実施形態による、ＰＶＤチャンバ４００の概略断面図を示す。ＰＶＤチャンバ４００は、概して、その中に処理領域４０８を画定するチャンバリッド４１０及び側壁４０３を含む。静電チャックであり得る基板支持体４０２は、処理領域４０８内に配置される。処理領域４０８は、典型的には、約３ｍＴｏｒｒ～約１０ｍＴｏｒｒなどの真空ポンプ（図示せず）によって約１ｍＴｏｒｒ～約２０Ｔｏｒｒの範囲内の圧力に維持される。基板支持体４０２は、ペデスタル４０６及びサセプタ４０７を含む。一実施形態によれば、基板支持体４０２は、ファクトリインターフェース５０３（図５）から基板４０４を受け取るように構成される。サセプタ４０７は、本開示の実施形態によれば、上下逆の方向に配置された（すなわち、基板の裏側がチャンバリッド４１０に面している）基板４０４を支持する基板支持面４１４を有する。基板支持面４１４は、基板の裏側がスパッタターゲット４１１に露出されるように、基板の表側の活性領域に接触することなく、基板支持面の周辺又はその近くで基板４０４を支持するように構成される。基板支持面４１４は、基板４０４の活性領域が接触しないように配置された支持リング、支持フィン、又はリフトピンを含むことができる。
ペデスタル４０６は、ＰＶＤチャンバ４００の底部を通して配置されたリフト機構４３８又は他のアクチュエータに接続されている。チャンバリッド４１０は、ＰＶＤチャンバ４００の上部に配置されている。チャンバリッド４１０は、１つ又は複数のスパッタターゲット４１１を含む。一実施形態によれば、チャンバリッド４１０は、スパッタターゲット材料を含む。一実施形態によれば、１つ又は複数のスパッタターゲット４１１は、チャンバリッド４１０に組み込まれている。スパッタターゲット４１１は、処理領域４０８と接触している第１の表面４１１Ｓと、第１の表面の反対側に配置された第２の表面４１１Ｓ’とを有する。ＰＶＤチャンバ４００は、格子定数、ひずみ、応力、基板の曲がり、ＩＰＤ、ＬＳＣなどのウエハ特性を測定するために、Ｘ線回折（ＸＲＤ）、エリプソメトリー、ナノトポグラフィー、ＷａｆｅｒＳｉｇｈｔ（商標）、パターンウエハ形状寸法（ＰＷＧ）、デュアルフィゾー干渉法、又はレーザー計測ツールなどの計測ツール（図示せず）を含むことができる。
マグネトロン４８９は、チャンバリッド４１０に隣接して配置され、マグネトロンアクチュエータ４８２によってチャンバリッド４１０の中心軸４８１の周りを回転することができる。マグネトロンアクチュエータ４８２は、マグネトロンシャフト４８３によってマグネトロン４８９に結合されている。マグネトロン４８９は、スパッタターゲット４１１の第２の表面４１１Ｓ’に隣接して配置されている。マグネトロン４８９は、非平衡磁石構成を有することができる。例えば、マグネトロン４８９は、１つの磁気極性の複数の磁石を含む内部極４２４と、内部極４２４を取り囲み、反対の磁気極性を有する複数の磁石を含む外部極４２５とを含むことができる。内部極４２４及び外部極４２５は、閉ループマグネトロンアセンブリを形成することができる。内部極４２４は内部磁場を生成し、外部極４２５は外部磁場を生成し、外部磁場の磁場強度に対する内部磁場の磁場強度の比は、約０．２と約３との間、例えば、約０．５～約１．６である。非平衡磁石構成は、マグネトロン４８９の特定の部分での磁場強度を増加させ、これは、生成されたプラズマ４１６においてより多くの荷電粒子を生成する。上記のように、比率を調整して、スパッタリング速度を変更することができると考えられる。
いくつかの実施形態によれば、スパッタターゲット４１１材料は、ケイ素、誘電体材料、又は金属を含むことができる。スパッタターゲットは、スパッタされた材料を基板４０４の上面に堆積するように配置されたスパッタリング表面を提供する。チャンバリッド４１０は、電源４１９によって負にバイアスされて、カソードを形成することができる。チャンバリッド４１０は、絶縁体リング４１２によってＰＶＤチャンバ４００の残りの部分から電気的に絶縁されている。絶縁体リング４１２は、チャンバリッド４１０を接地された環状シールド部材４３４から電気的に絶縁し、その結果、負の電圧をスパッタターゲットに維持することができる。環状シールド部材４３４は、処理領域４０８の一部を少なくとも部分的に取り囲み、地面に電気的に結合されている。窒化物堆積の場合、窒素含有ガス（例えば、Ｎ２）及び任意選択の不活性ガス（例えば、Ａｒ又はＨｅ）をＰＶＤチャンバ４００に提供して、スパッタされたターゲット材料（一例ではケイ素）と反応させることができる。電源４１９は、接地された環状シールド部材４３４に関してチャンバリッド４１０内のスパッタターゲットに負の電圧を印加し、それによって、窒素含有（及び追加された場合は不活性ガス）をプラズマ４１６中に励起する。プラズマからのイオンは、スパッタターゲット表面及びスパッタターゲットからのスパッタターゲット材料に衝撃を与える。電源４１９は、ＤＣ、パルスＤＣ、ＲＦ、交流（ＡＣ）、及びそれらの任意の組み合わせを含む、任意のタイプの電源であり得る。電源４１９は、上で論じたように、高出力インパルスマグネトロンスパッタリングプロセスを実行するように構成することができる。一実施形態によれば、ＤＣ電源は、約２，０００Ｖ～約６０，０００Ｖの電圧、約１０μ秒及び約４０μ秒の持続時間、及び約２００μ秒のパルスサイクル時間でパルスＤＣ電力を供給するように構成される。
スパッタターゲット４１１は、ケイ素を含むことができる。いくつかの実施形態によれば、プラズマ４１６は、アルゴン（Ａｒ）、クリプトン（Ｋｒ）などの非反応性ガスから、又は窒化物堆積のための窒素含有ガス（例えば、Ｎ２）を含むプロセスガスから生成することができる。非反応性ガス及び任意の処理ガスは、チャンバリッド４１０などの、ＰＶＤチャンバ４００の側壁４０３及び／又は上部に配置されたガス導管４１３を介して堆積チャンバに導入することができる。一実施形態によれば、ガス源４８０は、ガス源４１３と流体連結しており、その結果、ガス源は、プロセスガスをスパッタターゲット４１１に供給する。プラズマ４１６が形成されると、スパッタリングプラズマは、スパッタターゲット４１１に供給されてイオン化種を形成し、イオン化種は、基板４０４の裏側にケイ素含有層（例えば、ＳｉＮ）を形成する。一実施形態によれば、ＲＦ電力は、約３００Ｗ～約８００Ｗ、例えば約５００Ｗの電力レベルでスパッタターゲット４１１に印加することができる。
ＰＶＤチャンバ４００は、基板４０４の裏側にターゲット堆積領域を画定するシャドウマスク４１８を含む。シャドウマスク４１８はまた、基板４０４の表側上に斜面及び／又は活性領域などの望ましくない場所で堆積が発生するのを防ぐことができる。したがって、追加の斜面クリーンは必要ではない。シャドウマスク４１８は、基板の斜面領域を堆積から保護するために、異なるサイズのオプションを有することができる。斜面領域は、基板４０４のエッジから測定して約１ｍｍ～約２ｍｍの間であり得る。
ＰＶＤチャンバ４００は、クラスタツールの一部であることができる。図５は、一実施形態による、クラスタツール５００を示している。クラスタツール５００は、上記のように、少なくとも１つのＰＶＤチャンバ４００を特徴とする。クラスタツール５００の例は、カリフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ， Ｉｎｃ．から入手可能なＥｎｄｕｒａ（登録商標）システムである。他のメーカーが製造したクラスタツールも使用できる。
クラスタツール５００は、クラスタツール５００に接続されたファクトリインターフェース（ＦＩ）５０３を含む。ＦＩ ５０３は、半導体ＦＡＢのある領域から別の領域に基板を取り扱って、輸送するための１つ又は複数の前方開口型統一ポッド（ＦＯＵＰ）５０１を含む。ＦＩ ５０３は、一実施形態によれば、ＦＯＵＰ５０１から基板を除去し、ＦＩ ５０３内に配置された、又はＦＩ ５０３に取り付けられたフリッパー５０５を使用して、上記のように基板を反転させる。フリッパー５０５はまた、ＰＶＤチャンバ４００内に配置することができる。ＦＩ ５０３の側面は、ＦＩ ５０３とクラスタツール５００の様々なプロセスチャンバとの間で基板を移送するロードロックチャンバ５０６Ａ、５０６Ｂに取り付けられている。第１のロボット５１０は、ロードロックチャンバ５０６Ａ、５０６Ｂと、１つ又は複数のプロセスチャンバ５１２、５１４、５１６、５１８（４つが示されている）の第１のセットとの間で基板を移送することができる。各プロセスチャンバ５１２、５１４、５１６、５１８は、ここに記載のＰＶＤプロセス及びエッチングプロセス、周期的層堆積（ＣＬＤ）、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、前洗浄、脱気、配向、及びその他の基板プロセス（ＡＬＤ）を含む多くの基板処理操作を実行するように装備することができる。
第１のロボット５１０はまた、基板を一又は複数の中間移送チャンバ５２２、５２４に／から移送することができる。中間移送チャンバ５２２、５２４は、クラスタツール５００内部で基板を移送可能にしながら超高真空条件を維持するために使用することができる。第２のロボット５３０は、中間移送チャンバ５２２、５２４と第２の組の一又は複数の処理チャンバ５３２、５３４、５３６、５３８との間で基板を移送することができる。プロセスチャンバ５３２、５３４、５３６、５３８は、プロセスチャンバ５１２、５１４、５１６、５１８と同様の様々な基板処理操作を実行するように装備することができる。特定のプロセスがクラスタツール５００によって実行される必要がない場合、プロセスチャンバ５１２、５１４、５１６、５１８、５３２、５３４、５３６、５３８のいずれかをクラスタツール５００から取り外すことができる。
例示的なマルチプロセッシングクラスタツール５００は、上記のＰＶＤチャンバ４００と同様に構成された最大４つのプロセスチャンバ５３２、５３４、５３６、５３８を含むことができる。例えば、プロセスチャンバ５１２は、基板の裏側に裏側フィルム層（例えば、ＳｉＮ）を堆積するように構成されたＰＶＤチャンバであり得る。
クラスタツール５００を使用して、上記の図１に記載された方法を実行することができる。例えば、基板は、ＦＩ ５０３で反転されて、その表側（活性領域及び／又は統合されたデバイスを有する表面）が下を向くように基板を配置する。次に、基板は、第１のロボット５１０によって処理チャンバ５１２に移送され、そこで裏側フィルム層が基板の裏側に堆積される。裏側フィルム層が堆積された基板は、ＦＩ ５０３に戻すことができ、そこで基板は、表側が上を向くように再び裏返される。次に、基板は、さらなる処理のために処理チャンバ５１４、５１６、５１８、５３２、５３４、５３６、５３８のいずれかに移されるか、又はＦＯＵＰ５０１にアンロードされ得る。
図６は、一実施形態による、基板移送装置６００を示している。基板４０４は、基板移送装置６００上に配置されている。基板４０４は、図６を説明しやすくするために透明として示されているが、基板は、基板組成及びその上のフィルム組成に応じて透明又は不透明にすることができ、したがって、基板の光学特性を制限しない。フリッパー６０４は、ブレード６０７と、ブレード６０７から延びる２つのフォーク状アーム６０９、６１１とを有することができる。クランプばね６０２は、アーム６０９、６１１の遠位端に配置され、垂直壁６０６と連動して、基板を固定するのを助けることができる。クランプばね６０２は、接触パッド６０８に取り付けることができる。接触パッド６０８の高さは、ブレードと基板の表側接触を回避するために増加させることができる。さらに、ブレード６０７は、基板への欠陥、引っかき傷、及び摩耗を最小限に抑えるために、ソフトタッチエッジ接触を有することができる。ブレード６０７の垂直壁６０６は、基板の動きを制限するために基板ポケット６１２を画定する。いくつかの実施形態では、基板移送装置６００は、ＦＩ５０３ではなく、ＰＶＤチャンバ４００内に配置される。
図７は、一実施形態による、基板支持体４０２の一部の斜視図である。シャドウマスク７０２を使用して、図４に示されるシャドウマスク４１８を置き換えることができる。見られるように、シャドウマスク７０２は、環状シールド部材４３４と、基板支持体４０２を取り囲むように構成された処理シールド７０４とによって支持されている。シャドウマスク７０２は、基板支持体４０２の半径方向外側に配置されたリング形状の構造である。シャドウマスク７０２は、基板（図示せず）の裏側に堆積領域（すなわち、ターゲット領域）を画定し、その結果、ターゲット領域のみが、裏側フィルム層の堆積のためにＰＶＤソースに露出される。特に、シャドウマスク７０２は、斜面及び基板の表側の活性領域に堆積することなく、基板の裏側に裏側フィルム層を堆積させることを可能にする。これにより、斜面エッチングやクリーニングが不要になり、消費者のコストが削減される。
シャドウマスク７０２は、異なるデザイン（例えば、異なる形状またはサイズ）を有することができ、交換可能であるように構成される。いくつかの実施形態では、非円形のシャドウマスク７０２を使用して、基板の表側の異なる応力プロファイルを補償することができる。シャドウマスク７０２は、裏側フィルムの所望の応力プロファイルに応じて、異なる設計を有することができる。シャドウマスク７０２は、シャドウマスクと基板４０４との間の間隙がプロファイルされた堆積を達成するように調整可能であり、それによって基板の表側の異なる応力プロファイルを補償するように移動可能である。シャドウマスク７０２の異なる設計を使用して、非同心応力プロファイルを補償するための持続性を提供することもできる。シャドウマスク７０２はまた、局所的なひずみの修正に有用である、選択的なＰＶＤ裏側フィルム成長を可能にする。例えば、基板４０４が特定の部分に大きなひずみの不一致を有する場合、シャドウマスク７０２は、基板の裏側のその部分のみが堆積中に露出されるように設計することができ、裏側フィルムはその部分でのみ成長するため、ひずみは局所的に整流される。
上に示したように、基板４０４は、クラスタツール５００のファクトリインターフェース５０３にロードされ、基板は、基板の裏側が上を向くように反転され、反転された基板は、基板の裏側に裏側フィルム層を堆積するために、ファクトリインターフェースから物理的気相堆積（ＰＶＤ）チャンバ４００に移される。裏側フィルム層は、ＰＶＤを使用して堆積され、裏側フィルム層は、スパッタターゲット４１１からのスパッタリングから形成される。
堆積されたままのＳｉＮ裏側フィルム層は、ＣＶＤ技術によって堆積された裏側フィルム層よりも２倍高い応力保持（約６０～７０％）を有する。裏側フィルムの高い応力保持（熱安定性）により、裏側堆積に必要なパス数を最小限に抑えることができる。ＰＶＤによって堆積された裏側フィルム層は、そうでなければ、裏側フィルム層がＣＶＤ法によって堆積された場合に発生するであろう面内ひずみの問題なしに半径方向に均一な局所応力を提供できる。裏側フィルム層の転写及び堆積は、非接触アプローチ（表面活性領域が接触されていない）によって行われ、それにより、表面保護層及び関連するプロセス（除去／ストリッププロセス及び基板斜面洗浄など）の必要性を排除する。企図されるシステムは、ウエハ毎時（ＷＰＨ）６５個を超えるウエハ堆積速度を可能にする。
上記は本開示の実施形態に向けられているが、本開示の他の及びさらなる実施形態は、その基本的な範囲から逸脱することなく考案することができ、その範囲は、以下の特許請求の範囲によって決定される。

Claims (9)

  1. 基板の裏側に裏側フィルム層を堆積する方法であって：
    前記基板をクラスタツールのファクトリインターフェースにロードすることであって、前記基板は表側及び裏側を有し、前記表側は活性領域を有する、前記ロードすることと；
    前記基板の前記裏側が上を向くように、前記ファクトリインターフェースで前記基板を裏返すことと；
    裏返した前記基板を前記ファクトリインターフェースから物理的気相堆積チャンバに移すことと；
    前記基板の前記裏側に前記裏側フィルム層を堆積することであって、前記裏側フィルム層は、物理的気相堆積を含む方法を使用して堆積される、前記堆積することと
    を含み、
    ここで、前記基板の前記裏側に前記裏側フィルム層を堆積することが、基板が基板の周辺でリング構造によって保持された状態で実行される、方法。
  2. 前記基板を裏返すことが、前記ファクトリインターフェースに取り付けられた又は配置されたフリッパーによって実行され、前記フリッパーは、前記基板の前記活性領域に接触することなく前記基板を保持する、請求項１に記載の方法。
  3. 前記裏側フィルム層が、スパッタターゲットに隣接して配置されたマグネトロンを使用して堆積され、
    前記マグネトロンが、１つの磁気極性の内部の複数の磁石を含む内部極と、反対の磁気極性の外部の複数の磁石を含む外部極とを有し、
    前記外部極が前記内部極を取り囲む、請求項１に記載の方法。
  4. 前記内部極と前記外部極との磁場強度の比が０．５以上である、請求項３に記載の方法。
  5. 基板の裏側に裏側フィルム層を堆積する方法であって：
    前記基板をクラスタツールのファクトリインターフェースにロードすることであって、前記基板は表側及び裏側を有し、前記表側は活性領域を有する、前記ロードすることと；
    前記裏側が上を向くように、前記ファクトリインターフェースで前記基板を裏返すことと；
    裏返した前記基板を前記ファクトリインターフェースから物理的気相堆積チャンバに移すことと；
    前記基板の前記裏側に前記裏側フィルム層を堆積することであって、
    前記裏側フィルム層は、スパッタターゲットからのスパッタリングから形成され、
    前記裏側フィルム層は、前記スパッタターゲットにＤＣ電力を供給することによって堆積され、
    前記基板の前記裏側に前記裏側フィルム層を堆積することが、基板が基板の周辺でリング構造によって保持された状態で実行される、前記堆積することと
    を含む、方法。
  6. 前記基板を裏返すことが、前記ファクトリインターフェースに取り付けられた又は配置されたフリッパーによって実行され、前記フリッパーは、前記基板の前記活性領域に接触することなく前記基板を保持する、請求項５に記載の方法。
  7. 前記裏側フィルム層がケイ素を含む、請求項５に記載の方法。
  8. 前記基板を約７５０℃～約９５０℃の温度に約１分～約１８０分間加熱することにより、前記基板をアニールプロセスに供することをさらに含む、請求項５に記載の方法。
  9. 前記スパッタターゲットにＲＦ電力を供給することによって前記裏側フィルム層が堆積され、前記ＤＣ電力が約２，０００Ｖ～約６０，０００Ｖの電圧で供給され、前記ＲＦ電力レベルと前記ＤＣ電力レベルとの比が約２：１～約８：１である、請求項５に記載の方法。
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