JP7304115B2 - 半導体デバイス、半導体装置および半導体デバイス形成方法 - Google Patents

半導体デバイス、半導体装置および半導体デバイス形成方法 Download PDF

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Description

本発明は、一般には電界効果トランジスタ（ＦＥＴ）に関し、より詳細には、認知デバイス回路のための高抵抗読み出しを備えたＦＥＴに関する。
認知デバイス回路は、ニューラル・ネットワークまたはその他の機械学習デバイス構造を含むことがある。典型的なトランジスタ動作は、信号遅延を低減するためにより高電流が好ましい。しかし、より高電流のトランジスタ・デバイスは、正常動作のためにはより低い電流仕様を必要とする場合がある多くの認知デバイス回路には適さないことがある。
したがって、当技術分野では上記の問題に対処する技術が必要である。
第１の観点から見ると、本発明は、半導体デバイスであって、トランジスタ構造内に形成されたソース領域およびドレイン領域と、上記ソース領域と上記ドレイン領域との間に配置されたチャネル領域と、上記チャネル領域上に形成され、半導体材料を含むクラッド層と、上記クラッド層上に形成されたゲート構造のゲート誘電体とを含む半導体デバイスを提供する。
他の観点から見ると、本発明は、半導体装置であって、基板と、上記基板に形成され、第１の線と上記第１の線と交差するように形成された第２の線とを含むクロスバー格子と、上記クロスバー格子の第１の線と第２の線との交差点に形成されたトランジスタであって、通常のトランジスタよりも低いチャネル電流を有する低電流トランジスタを含む上記トランジスタとを含み、上記低電流トランジスタは本発明の半導体デバイスを含む、半導体装置を提供する。
他の観点から見ると、本発明は、半導体デバイスを形成する方法であって、低電流デバイス領域内のトランジスタ構造上にドープ・クラッド層を形成することと、上記低電流デバイス領域内の上記クラッド層上と通常デバイス領域内のトランジスタ構造上とにゲート構造を形成することと、上記低電流デバイス領域内の低電流デバイスのための凹部を形成するために、上記ゲート誘電体の下の上記クラッド層を横方向に陥凹させるように上記クラッド層を選択的にエッチングすることと、上記低電流デバイスにおいて上記凹部を満たすスペーサを形成することと、上記低電流デバイス領域に上記低電流デバイスを形成するためと上記通常デバイス領域に通常デバイスを形成するために、上記ゲート構造の両側にソース領域とドレイン領域とを形成することとを含む方法を提供する。
他の観点から見ると、本発明は、半導体デバイスを形成する方法であって、基板上にハード・マスク層を形成することと、上記基板内に上記ハード・マスク層とトランジスタ構造とをパターン形成することと、低電流デバイス領域内の上記トランジスタ構造上から上記ハード・マスクを除去することと、上記低電流デバイス領域内の上記トランジスタ構造上にドープ・クラッド層を成長させることと、通常デバイス領域から上記ハード・マスクを除去することと、上記低電流デバイス領域内の上記クラッド層と上記通常デバイス領域内の上記トランジスタ構造上にゲート構造を形成することと、上記低電流デバイス領域内の低電流デバイスのための凹部を形成するために、上記ゲート誘電体の下の上記クラッド層を横方向に陥凹させるように上記クラッド層を選択的にエッチングすることと、上記低電流デバイス内の上記凹部を満たすスペーサを形成することと、上記低電流デバイス領域に上記低電流デバイスを形成するためと上記通常デバイス領域に通常デバイスを形成するために、上記ゲート構造の両側にソース領域とドレイン領域とを形成することとを含む方法を提供する。
他の観点から見ると、本発明は、半導体装置であって、基板と、上記基板上に形成され、第１の線と上記第１の線と交差するように形成された第２の線とを含むクロスバー格子と、上記クロスバー格子の第１の線と第２の線との交差点に形成されたトランジスタであって、通常のトランジスタよりも低いチャネル電流を有する低電流トランジスタを含む上記トランジスタとを含み、上記低電流トランジスタは上記基板上に配置されたソース領域とドレイン領域と、上記ソース領域と上記ドレイン領域との間に配置されたチャネル領域と、前記チャネル領域上に形成されたクラッド層と、上記クラッド層上に形成されたゲート構造のゲート誘電体とを含む、半導体装置を提供する。
本発明の一実施形態によると、半導体デバイスが、トランジスタ構造内に形成されたソース領域とドレイン領域とを含む。上記ソース領域と上記ドレイン領域との間にチャネル領域が配置されている。上記チャネル領域上にクラッド層が形成され、クラッド層は半導体材料を含む。上記クラッド層上にゲート構造のゲート誘電体が形成されている。
別の実施形態による別の半導体デバイスは、基板と、上記基板上に形成され、第１の線と上記第１の線と交差するように形成された第２の線とを含むクロスバー格子と、上記クロスバー格子の第１の線と第２の線との交差点に形成されたトランジスタとを含む。トランジスタは、通常のトランジスタよりも低いチャネル電流を有する低電流トランジスタを含む。低電流トランジスタは上記基板上に配置されたソース領域とドレイン領域と、上記ソース領域と上記ドレイン領域との間に配置されたチャネル領域と、前記チャネル領域上に形成されたクラッド層と、上記クラッド層上に形成されたゲート構造のゲート誘電体とを含む。
別の実施形態による半導体デバイスを形成する方法は、低電流デバイス領域内のトランジスタ構造上にドープ・クラッド層を形成することと、上記低電流デバイス領域内の上記クラッド層上と通常デバイス領域内のトランジスタ構造上とにゲート構造を形成することと、上記低電流デバイス領域内の低電流デバイスのための凹部を形成するために、上記ゲート誘電体の下の上記クラッド層を横方向に陥凹させるように上記クラッド層を選択的にエッチングすることと、上記低電流デバイスにおいて上記凹部を満たすスペーサを形成すること、上記低電流デバイス領域に上記低電流デバイスを形成するためと上記通常デバイス領域に通常デバイスを形成するために、上記ゲート構造の両側にソース領域とドレイン領域とを形成することとを含む。
さらに別の実施形態による半導体デバイスを形成する別の方法は、基板上にハード・マスク層を形成することと、上記基板内に上記ハード・マスク層とトランジスタ構造とをパターン形成することと、低電流デバイス領域内の上記トランジスタ構造上から上記ハード・マスクを除去することと、上記低電流デバイス領域内の上記トランジスタ構造上にドープ・クラッド層を成長させることと、通常デバイス領域から上記ハード・マスクを除去することと、上記低電流デバイス領域内の上記クラッド層と上記通常デバイス領域内の上記トランジスタ構造上にゲート構造を形成することと、上記低電流デバイス領域内の低電流デバイスのための凹部を形成するために、上記ゲート誘電体の下の上記クラッド層を横方向に陥凹させるように上記クラッド層を選択的にエッチングすることと、上記低電流デバイス内の上記凹部を満たすスペーサを形成することと、上記低電流デバイス領域に上記低電流デバイスを形成するためと上記通常デバイス領域に通常デバイスを形成するために、上記ゲート構造の両側にソース領域とドレイン領域とを形成することとを含む。
上記およびその他の特徴および利点は、添付図面とともに読むべき本発明の例示の実施形態の以下の詳細な説明から明らかになるであろう。
以下の説明では、以下の図面を参照しながら好ましい実施形態の詳細を示す。
本発明の一実施形態による低移動度高抵抗読み出しトランジスタを採用するためのクロスバー格子とともに、充電／放電回路を示す概略図である。 本発明の一実施形態による、ハード・マスクが上に形成されたトランジスタ構造を備えたデバイスを示す断面図である。 本発明の一実施形態による、トランジスタ構造間に平坦化された誘電体層を備えた図２のデバイスを示す断面図である。 本発明の一実施形態による、低電流デバイスのためのハード・マスクが除去された図３のデバイスを示す断面図である。 本発明の一実施形態による、低電流デバイスのためのトランジスタ構造上に成長させたクラッド層を備えた図４のデバイスを示す断面図である。 本発明の一実施形態による、不活性種のイオン衝撃によりクラッド層内に形成された散乱中心を備えた図５のデバイスを示す断面図である。 本発明の一実施形態による、クラッド層より下に陥凹させた誘電体層を備えた図６のデバイスを示す断面図である。 本発明の一実施形態による、低電流デバイスのためのクラッド層上と、通常デバイスのためのトランジスタ構造上とに形成されたゲート構造（金属ゲートまたはダミー）を備えた図７のデバイスを示す断面図である。 本発明の一実施形態による、低電流デバイスのためのゲート構造の下の陥凹させたクラッド層を備えた図８のデバイスを示す断面図である。 本発明の一実施形態による、通常デバイスおよび低電流デバイスの側壁上と、低電流デバイスのためのクラッド層の凹部内と、ソース領域およびドレイン領域のために形成された凹部内とに形成されたスペーサを備えた、図９のデバイスを示す断面図である。 本発明の一実施形態による、チャネル領域内または低電流デバイス内のアンダーカット領域が結果として生じた、ソース領域とドレイン領域とが形成された図１０のデバイスを示す断面図である。 本発明の実施形態による、低電流デバイスを形成する方法を示すブロック／流れ図である。
本発明の態様は、高抵抗電界効果トランジスタ（ＦＥＴ）を対象とする。この高抵抗ＦＥＴは、メモリ・デバイスの読み出し動作のために採用可能であって、ニューラル・ネットワークなどを含み得る認知デバイスにおいて特に有用である。高抵抗（または低電流）ＦＥＴは、低電流を結果としてもたらす低移動度特性を備えることができる。これらの特性は、ＦＥＴデバイスのソース層、ドレイン層、およびチャネル層における材料とドーピング・レベルによってもたらされ得る。なお、低移動度／高抵抗／低電流デバイスのために記載する用途は例示であることと、読み出しデバイス以外の他の用途も企図されることを理解されたい。
有用な実施形態では、高抵抗ＦＥＴをクロスバー回路に組み込むことができ、この場合、高抵抗ＦＥＴはクロスバー格子の行と列とになった金属線を接続する回路の一部である。典型的なトランジスタ動作には、低遅延パフォーマンスの理由から高電流の方が好ましいが、クロスバー認知応用分野などの一部の応用分野は、十分な動作を実現するためにより低電流またはより高抵抗を必要とする。低移動度／高抵抗／低電流デバイスは、半導体チップ上に形成される通常のデバイスの特性に対して相対的な特性を有するとみなされる。このような通常のデバイスには、電流またはキャリア移動度を低減するように変更されていないデバイスが含まれ得る。通常のデバイスは、従来のプロセスおよび構造を使用して形成される。
本発明の実施形態は、低移動度、したがって低電流を備えることができ、制御可能な方式で製作可能なトランジスタ・デバイスを含む。製作は、より高濃度ドーパントのチャネル・クラッド構造の形成を含み得る。このより高濃度のドーピングと、任意による追加の中性散乱注入とによって、キャリアのための散乱中心が与えられ、それによって電子または正孔の移動度を低下させる。本実施形態は平面トランジスタ・デバイスを含み得るが、ＦｉｎＦＥＴ、ナノワイヤおよびその他のトランジスタ構造も本発明の実施形態から恩恵を受けることができる。有用な実施形態では、本発明の態様によるＦＥＴを形成する方法が提供される。
本発明の態様について特定の例示のアーキテクチャに関して説明するが、他のアーキテクチャ、構造、基板材料およびプロセス・特徴およびステップも本発明の態様の範囲内で変更することができることを理解されたい。
また、層、領域または基板などの要素が別の要素の「上（on）」または別の要素の「上（over）」にあると言う場合、その要素はその他方の要素の直接上にあってよく、または介在要素も存在してよいこともわかるであろう。それに対して、ある要素が別の要素の「直接上（directly on）」または別の要素の「直接上（directly over）」にあるという場合、介在要素は存在しない。また、ある要素が別の要素に「接続」または「結合」されていると言う場合、その要素はその他方の要素に直接接続または結合されてよく、または介在要素が存在してよいこともわかるであろう。それに対して、ある要素が別の要素に「直接接続されている」、または「直接結合されている」と言う場合、介在要素は存在しない。
本実施形態は、グラフィカル・コンピュータ・プログラミング言語で作成することができ、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、または、ストレージ・アクセス・ネットワーク内などの仮想ハード・ドライブなど）に記憶することができる、集積回路チップの設計を含み得る。設計者が、チップまたはチップを製作するために使用されるフォトリソグラフィ・マスクを製作しない場合、設計者は作成した設計を物理的手段によって（例えば、設計を記憶した記憶媒体のコピーを提供することによって）、または電子的に（例えばインターネットを介して）、そのような主体に直接または関節的に伝達することができる。記憶された設計は、次に、典型的にはウエハ上に形成する対象のチップ設計の複数のコピーを含むフォトリソグラフィ・マスクの製作のために適切な形式（例えばＧＤＳＩＩ）に変換される。フォトリソグラフィ・マスクは、エッチングまたはその他の方法で処理されるウエハ（またはその上の層、あるいはその両方）の領域を画定するために使用される。
本明細書に記載の方法は、集積回路チップの製作で使用することができる。その結果の集積回路チップは、製作者によって生ウエハの形態で（すなわち、複数のパッケージ化されていないチップを有する単一のウエハ）、ベア・ダイとして、またはパッケージ化された形態で、配布することができる。後者の場合、チップはシングル・チップ・パッケージ（マザーボードまたはその他のより上位のキャリアに装着されたリード線を備えたプラスチック・キャリアなど）、またはマルチチップ・パッケージ（表面配線または埋め込み配線あるいはその両方を有するセラミック・キャリアなど）に実装される。いずれの場合も、チップは次に他のチップ、ディスクリート回路素子またはその他の信号処理デバイスあるはその組み合わせとともに、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品の一部として集積される。最終製品は、玩具およびその他のローエンド用途から、ディスプレイ、キーボードまたはその他の入力装置および中央処理装置を有する高性能コンピュータ製品に至るまでの、集積回路チップを含む任意の製品とすることができる。
また、材料化合物を、例えばＳｉＧｅのように列挙された元素で表して記載することにも留意されたい。これらの化合物は、その化合物内に異なる割合の元素を含み、例えばＳｉＧｅはＳｉｘＧｅ１－ｘを含み、ここでｘは１以下、などである。さらに、化合物には他の元素が含まれていてもよく、その場合でも、本原理により機能することができる。本明細書では、追加の元素を有する化合物を合金と呼ぶ。
本明細書で「一実施形態」または「ある実施形態」およびその様々な他の変形と言う場合、それは、その実施形態に関連して記載されている特定の特徴、構造、特性などが少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体の様々な個所で「一実施形態において」または「ある実施形態において」という語句およびその他の変形が出てくる場合、それは必ずしもすべてが同じ実施形態を指しているわけではない。
例えば、「Ａ／Ｂ」、「ＡまたはＢあるいはその両方」、および「ＡとＢのうちの少なくとも一方」の場合のような、「／」、「．．．または．．．あるいはその両方」、および「．．．のうちの少なくとも一方」のいずれかを使用している場合、最初に記載されている選択肢（Ａ）のみの選択、または２番目に記載されている選択肢（Ｂ）のみの選択、または両方の選択肢（ＡとＢ）の選択を包含することが意図されていることを理解されたい。他の例として、「Ａ、ＢまたはＣあるいはその組み合わせ」および「ＡとＢとＣとのうちの少なくとも１つ」という場合、このような表現は、最初に記載されている選択肢（Ａ）のみの選択、または２番目に記載されている選択肢（Ｂ）のみの選択、または３番目に記載されている選択肢（Ｃ）のみの選択、または最初と２番目に記載されている選択肢（ＡとＢ）のみの選択、または最初と３番目に記載されている選択肢（ＡとＣ）のみの選択、または２番目と３番目に記載されている選択肢（ＢとＣ）のみの選択、または３つの選択肢（ＡとＢとＣ）すべての選択を包含することを意図している。これは、当業者には容易にわかるように、列挙されている限りの数の項目に拡大され得る。
本明細書で使用される用語は、特定の実施形態のみを説明することを目的としており、例示の実施形態を限定することを意図していない。本明細書で使用する単数形の「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が明確に他の解釈を示していない限り、複数形も含むことを意図している。また、「含んでいる（comprises）」、「含む（comprising）」、「含んでいる（includes）」、または「含む（including）」あるいはその組み合わせは、本明細書で使用されている場合、記載されている特徴、整数、ステップ、動作、要素または構成要素あるいはその組み合わせの存在を指定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素またはこれらのグループあるいはその組み合わせの存在または追加を排除しない。
本明細書では、説明を簡単にするために、図面に示すような１つの要素または特徴の、別の要素または特徴に対する関係を説明するために、「下に（beneath）」、「下方に（below）」、「下部（lower）」、「上に（above）」、「上部（upper）」などの空間的な相対関係を表す用語を使用する場合がある。このような空間的相対関係を表す用語は、図面に記載されている向きに加えて、使用時または動作時のデバイスの異なる向きも包含することが意図されていることはわかるであろう。例えば、図中のデバイスの向きを変えた場合、他の要素または特徴の「下に（below）」または「下方に（beneath）」あると記載されている要素は、それらの他の要素または特徴の「上」の向きになる。したがって、「下に」という用語は、上と下の両方の向きを包含し得る。デバイスは他の向き（９０度回転または他の向き）であってもよく、本明細書で使用されている空間的相対関係を記述する語は、それに応じて解釈することができる。また、ある層が２つの層の「間に」あると言う場合、その層はその２つの層の間にある唯一の層である場合があり、または１つまたは複数の介在層も存在し得ることはわかるであろう。
本明細書では、様々な要素を説明するために第１、第２などの用語を使用する場合があるが、これらの要素はこれらの用語によって限定されるべきではないことはわかるであろう。これらの用語は、１つの要素を別の要素から区別するために使用されているに過ぎない。したがって、以下で記載されている第１の要素は、記載の概念の範囲から逸脱することなく第２の要素と称してもよい。
次に、同様の番号が同一または類似の要素を表している図面を参照し、最初に図１を参照すると、概略図に、読み出し電界効果トランジスタ（ＦＥＴ）２０を有する回路１０が示されている。読み出しＦＥＴ２０は、キャパシタ２２に蓄積されている電荷を読み出すためにノードＡとノードＢとの間で使用されている。読み出しＦＥＴ２０は、通常のトランジスタ、以下で説明するような低電流トランジスタ、またはその他の種類のトランジスタを含み得る。
キャパシタ２２は、充電トランジスタ２６と放電トランジスタ２４とを使用してキャパシタ２２の充電と放電を制御する入力Ｖ１およびＶ２に従って充電または放電される。充電トランジスタ２６と放電トランジスタ２４とは、それぞれｐ型ＦＥＴ（ＰＦＥＴ）およびＮ型ＦＥＴ（ＮＦＥＴ）を含み得るが、これらのデバイスおよび読み出しトランジスタ２０（例えばＮＦＥＴ）は必要に応じて逆の極性を有してもよい。
なお、回路１０は追加の構成要素または異なる構成要素を含んでもよく、必要に応じて類似した、または完全に異なるタスクを実行してよく、異なる構造（例えば平面トランジスタ、ｆｉｎＦＥＴ、ナノワイヤ・トランジスタなど）を有してもよいことを理解されたい。有用な一実施形態では、読み出しＦＥＴ２０はクロスバー・アレイ３０に組み込まれる。クロスバー・アレイ３０は、基板上または基板の上方（例えば必要に応じて介在層を有する）に形成された交差する金属線１２、１４の格子を含む。読み出しＦＥＴ２０のソースとドレイン（ノードＡとノードＢ）がこれらの線１２、１４に結合されている。
一実施形態では、クロスバー・アレイ３０は、ニューロンをシミュレートするニューラル・ネットワークまたはその他の認知デバイスを形成する。ニューラル・ネットワークは、デバイスにおいて学習をシミュレートする経路情報を記憶する。読み出しＦＥＴ２０の特性は、学習をシミュレートする反応性を示すように変更することができる。一実施形態では、認知デバイスとしてのアレイ３０の目的を果たすために高抵抗または低電流を採用することができる。他の使用および方法も採用可能である。
図２を参照すると、部分的に製作された状態の半導体デバイス１００の断面図が示されている。この例では、デバイス１００は、基板５０の上にハード・マスクまたは誘電体層５２を形成するために前処理が施されている。ハード・マスク層５２は、例えば、シリコンの酸化物、窒化物、およびオキシ窒化物、またはその他の適合する誘電体材料などの誘電体材料を含み得る。
ハード・マスク層５２は、例えばリソグラフィなどのパターン処理技術を使用してパターン形成される。ハード・マスク層５２は、トランジスタ構造５４の形成のための領域を画定するようにパターン形成される。画定される領域は、形成するトランジスタ・デバイスのアクティブ領域のための領域である。この場合は、平面デバイスについて説明し、図に示すが、例えばフィン、ナノワイヤ、縦型デバイスなど、他のデバイス構造も採用可能である。このような構造は、異なる形状または形態を有するトランジスタ構造５４を採用してもよい。
トランジスタ構造５４は、領域５４を画定するためのハード・マスク５２のパターンを使用して、反応性イオン・エッチング（ＲＩＥ）またはその他の異方性エッチング・プロセスなどのエッチング・プロセスによって基板５０にエッチングされる。トランジスタ構造５４は、フィン、ナノワイヤ、基板プラトー、基板の表面またはその他の部分を含み得る。
半導体デバイス１００は、１つまたは複数の層を含み得る基板５０を含む。基板５０は、例えばバルク半導体、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板などの任意の適合する基板構造を含み得る。一実施例では、基板５０はシリコン含有材料を含み得る。別の実施形態では、ナノワイヤを成長またはエッチングするために基板を採用することができる。
基板５０に適するＳｉ含有材料の例としては、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣおよびこれらの多層が含まれ得るが、これらには限定されない。シリコンはウエハ製造において圧倒的に使用されている半導体材料であるが、別の半導体材料、例えばゲルマニウム、ガリウムヒ素、窒化ガリウム、シリコン・ゲルマニウム、テルル化カドミウム、セレン化亜鉛などであるがこれらには限定されない別の半導体材料を、追加の層として採用または含めることができる。その他の基板材料も企図される。
図３を参照すると、デバイス１００の表面上に誘電体材料５６が形成され、構造５４間を満たしている。誘電体材料５６は、酸化シリコンなどの酸化物またはその他の適合する誘電体材料を含み得る。一実施形態では、誘電体材料５６は化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）または任意のその他の適合する付着プロセスによって形成することができる。
デバイス１００の上面を平坦化するためと、余分な誘電体材料５６をハード・マスク層５２まで除去するために、平坦化プロセスなどを採用してもよい。平坦化プロセスは、エッチング・プロセスまたは化学機械研磨（ＣＭＰ）を含み得る。
図４を参照すると、通常デバイス領域５８を被覆し、低電流デバイス領域６０を露出させるように、マスキング・プロセスが行われる。マスキング・プロセスは、デバイス１００の表面上に遮蔽層（図示せず）を形成することを含み得る。遮蔽層（図示せず）は、低電流デバイス領域６０を露出させるようにパターン形成することができる。次に、低電流デバイス領域６０からハード・マスク層５２を除去するためにエッチング・プロセスを行うことができる。これにより、低電流デバイスの形成に固有の処理のために、低電流デバイス領域６０内のトランジスタ構造５４を露出させる。特に有用な実施形態では、低電流デバイスの形成は、読み出しＦＥＴまたはその他のデバイスの形成を含み得る。遮蔽層（図示せず）は除去することができる。
図５を参照すると、低電流デバイス領域６０内のトランジスタ構造５４上に高濃度ドーパント・クラッド層６２を成長させている。高濃度ドーパント・クラッド層６２は、Ｎ型ＦＥＴ（ＮＦＥＴ）またはＰ型ＦＥＴ（ＰＦＥＴ）を形成するための高ドーパント濃度の基板材料を含み得る。一実施形態では、ＰＦＥＴの場合、高濃度ドーパント・クラッド層６２は、１ｃｍ３当たりのドーパントまたは原子が約１×１０１８個を超えるドーピング濃度、好ましくは１ｃｍ３当たりのドーパントまたは原子が１×１０１９個を超えるドーピング濃度を有するヒ素（Ａｓ）またはリン（Ｐ）を含み得る。高濃度ドーパント・クラッド層６２は、約２ｎｍから約１５ｎｍの間とすることができる。他の寸法も採用可能である。高濃度ドーパント・クラッド層６２は、好ましくは、高濃度ドーパント・クラッド層６２がその上に形成される材料よりも高いドーパント濃度を含む。
別の実施形態では、高濃度ドーパント・クラッド層６２は、ＮＦＥＴの場合、１ｃｍ３当たり約１×１０１８個を超える原子のドーピング濃度、好ましくは１ｃｍ３当たり１×１０１９個を超えるドーパントを有するボロン（Ｂ）またはガリウム（Ｇａ）を含み得る。高濃度ドーパント・クラッド層６２は、約２ｎｍから約１５ｎｍの間とすることができる。他の寸法も採用可能である。
高濃度ドーパント・クラッド層６２は、エピタキシャル成長させることができ、単結晶、多結晶または非結晶とすることができる。高濃度ドーパント・クラッド層６２のドーパントは、その場（in-situ）で与えることができるか、またはイオン注入またはその他のドーピング・プロセス（例えば層の付着と構造５４内へのドーパントの拡散）によって構造５４内に注入することができる。
図６を参照すると、電子移動度または正孔移動度をさらに低減するために、クラッド層６２内に任意による散乱中心６６が形成される。散乱中心６６は、クラッド層６２に注入された一定濃度の不活性材料を含み得る。注入散乱中心６６は、低電流デバイス特性、例えばより低いキャリア移動度をもたせるため、デバイス抵抗を増大させるなどのために、クラッド層６６の格子不規則性を調整するように、任意により形成することができる。一実施形態では、散乱中心６６は、例えばＡｒ、Ｘｅ、その他の希ガスまたはその他の不活性材料などの不活性ドーパント６４を含む。不活性ドーパント６４は、イオン衝撃またはその他のプロセスによって注入することができる。ドーパント供与量は、約１×１０１３／ｃｍ２から約１０１５／ｃｍ２とすることができる。注入またはイオン衝撃は、任意の適合する注入方法を含み得る。注入散乱中心６６は、低電流デバイス領域６０内の低電流ＦＥＴ上にのみ形成される。
図７を参照すると、通常デバイス領域５８上のハード・マスク層５２を除去することができる。ハード・マスク層５２は、選択的ウェットまたはドライ・エッチングによって除去することができる。次に、誘電体材料５６を陥凹させるために、クラッド層６２に対して選択的なドライ・エッチングまたはウェット・エッチングによって誘電体層陥凹化を行う。一実施形態では、誘電体材料５６をクラッド層６２より下に陥凹させる。一実施形態では、誘電体材料５６は、クラッド層６２の厚さ以内の高さまで陥凹させる。
図８を参照すると、デバイス１００上にゲート誘電体層７０が形成される。ゲート誘電体層７０は、クラッド層６２と誘電体層７０上に形成されたゲート導体層７２との間にゲート誘電体を形成する。ゲート誘電体層７０は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）またはその他の適合する付着プロセスを使用して形成することができる。誘電体層７０は、酸化物、窒化物、またはその他の適合する誘電体材料を含み得る。一実施形態では、誘電体層７０は、ＳｉＯ２の誘電率より高い誘電率（ｋ）を特徴とする「ｈｉｇｈ－ｋ」誘電体材料を含む。Ｈｉｇｈ－ｋ誘電体材料には、酸化ハフニウム、ケイ酸ハフニウム、酸化チタン、チタン酸バリウム・ストロンチウム（ＢＳＴ）、およびチタン酸ジルコン酸鉛（ＰＺＴ）が含まれ得るが、これらには限定されない。
ゲート導体層７２は、金属、金属合金、金属窒化物、および金属シリサイドと、これらの積層および複合物を含むがこれらには限定されない、導電材料を含む。一実施形態では、ゲート導体層７２は、例えば、Ｗ、Ｎｉ、Ｔｉ、Ｍｏ、Ｔａ、Ｃｕ、Ｐｔ、Ａｇ、Ａｕ、Ｒｕ、Ｉｒ，Ｒｈ，およびＲｅ、およびこれらの導電性元素金属のうちの少なくとも１つを含む合金を含むがこれらには限定されない、任意の金属とすることができる。ゲート導体層７２は、ドープされたポリシリコンまたはポリシリコン－ゲルマニウム合金材料（すなわち、１立方センチメートル当たり１×１０１８個のドーパント原子から１立方センチメートル当たり１×１０２２個のドーパント原子までのドーパント濃度を有する）およびポリサイド材料（ドープされたポリシリコン／金属シリサイド積層材料）も含み得る。
有用な実施形態では、ゲート導体層７２は、ＣＶＤ、スパッタリングまたはその他の適合する付着プロセスを使用して付着させた金属を含む。少なくとも１つのゲート導体層に採用可能な金属の例には、Ｗ、Ｔｉ、Ｔａ、Ｃｕ、Ｐｔ、Ａｇ、Ａｕ、Ａｌ、ＴｉＮ、ＷＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、およびこれらの合金が含まれるが、これらには限定されない。ゲート導体層７２は、１つまたは複数の材料の複数の層を含むことができる。クラッド層６２は、形成されるソース領域とドレイン領域との間のチャネル層の上に形成される。
例えばＣＶＤまたはその他の適合するプロセスによって、ゲート導体層７２の上に誘電体キャップ層またはハード・マスク層７４が付着される。キャップ層７４は、酸化物、窒化物または任意のその他の適合する誘電体材料を含み得る。
一実施形態では、ゲート誘電体層７０と、ゲート導体層７２と、キャップ層７４とがパターン形成される。パターン形成されたゲート構造７６を形成するように単一エッチング・マスクを使用してゲート誘電体層７０と、ゲート導体層７２と、キャップ層７４とをパターン形成することができる。ゲート構造７６は、通常デバイス領域５８と低電流デバイス領域６０の両方において同時に形成される。低電流デバイス領域６０内のクラッド層６２上にゲート構造７６が形成され、通常デバイス領域５８内のトランジスタ構造５４上にゲート構造７６が形成される。
ゲート構造７６は、ゲート構造７６の大きさと形状とを制御するようにパターン形成することができる。パターン形成プロセスは、リソグラフィ・パターン形成プロセスまたは任意のその他のパターン形成プロセスを含み得る。一実施例では、フォトレジストをキャップ層７４の上に付着させ、放射（例えば紫外線（ＵＶ）光）に露光させてレジスト・マスク（図示せず）を形成することができる。次に、キャップ層７４と、ゲート導体層７２と、ゲート誘電体層７０とをエッチングするために、例えば反応性イオン・エッチング（ＲＩＥ）プロセスなどの異方性エッチングを行うことができる。なお、ゲート構造７６は、実際のゲート（最初に形成されるゲート導体）または（置換ゲートのための）ダミー・ゲートを含み得ることを理解されたい。
図９を参照すると、高濃度ドープ・クラッド層６２の露出部分をエッチングするためにエッチング・プロセスが行われる。クラッド層６２は、高濃度ドープ・シリコン層を含むことができ、クラッド層６２の下のトランジスタ構造５４の非ドープ層に対して選択的にエッチングすることができる。一実施形態では、横方向凹部７８を形成するようにクラッド層６２を陥凹させるためにウェット・エッチングが行われる。
図１０を参照すると、ゲート構造７６に直接接触させてゲート側壁スペーサ８０を形成してもよい。ゲート側壁スペーサ８０は、ゲート構造７６上に酸化物、窒化物、オキシ窒化物、またはその他の材料などの誘電体材料の共形層を付着させ、その後、ゲート構造７６の側壁以外の水平面から共形層を除去するエッチング・プロセスを行うことによって形成することができる。ゲート側壁スペーサ８０は、約１ｎｍから約１０ｎｍの範囲の幅を有し得る。低電流デバイス領域６０におけるゲート側壁スペーサ８０は、凹部７８（図９）を満たしてオフセット・スペーサ領域８１を形成する。
ゲート側壁スペーサ８０の形成の後、次に、トランジスタ構造５４にエッチングされる凹部８２を画定しやすくするためにスペーサ８０を使用して、ソース領域とドレイン領域とを形成することができる。ソースおよびドレイン凹部８２は、通常デバイス領域５８と低電流デバイス領域６０の両方におけるゲート構造７６の両側に形成することができる。トランジスタ構造５４は選択的ＲＩＥプロセスを使用してエッチングされ、誘電体層５６の表面より下にエッチングされる。
図１１を参照すると、トランジスタ構造５４上の材料からエピタキシャル成長によってソースおよびドレイン（Ｓ／Ｄ）領域８４が形成される。なお、信頼性を向上させ、漏洩を低減するために、ソースおよびドレイン８４は低移動度クラッド層６２には接触しないことに留意されたい。エピタキシャル成長プロセスは、その場ドーピングを含み得る。一実施形態では、Ｓ／Ｄ領域８４は、例えば、約１×１０２０／ｃｍ３から約１×１０２１／ｃｍ３の間、好ましくは約５×１０２０／ｃｍ３のドーピング濃度を有する高濃度ドープ領域として成長される。一実施形態では、ＰＦＥＴデバイスには例えばボロン（Ｂ）などのｐ型ドーパントを採用することができ、ＮＦＥＴデバイスにはヒ素（Ａｓ）またはリン（Ｐ）を採用することができる。Ｓ／Ｄ領域８４は、誘電体層５６より上、下または同一平面にあってよい。
Ｓ／Ｄ領域８４は、超高真空化学蒸着（ＵＨＶＣＶＤ）、高速熱化学蒸着（ＲＴＣＶＤ）、有機金属化学蒸着（ＭＯＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、制限反応処理ＣＶＤ（ＬＲＰＣＶＤ）、分子線エピタキシ（ＭＢＥ）などによってエピタキシャル形成することができる。エピタキシャル材料を気体前駆体または液体前駆体から成長させることができる。エピタキシャル材料は、気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）またはその他の適合するプロセスを使用して成長させることができる。トランジスタのタイプに応じて、ｎ型ドーパント（例えばリンまたはヒ素）またはｐ型ドーパント（例えばボロンまたはガリウム）を添加することによって、付着中にエピタキシャル・シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）、または炭素ドープ・シリコン（Ｓｉ：Ｃ）シリコンあるいはその組み合わせをドープ（その場ドープ）することができる。ソース／ドレイン領域のドーパント濃度は、約１×１０２０／ｃｍ３から約１×１０２１／ｃｍ３、または好ましくは約５×１０２０／ｃｍ３の範囲とすることができる。Ｓｉ：Ｃをエピタキシャル成長させる場合、Ｓｉ：Ｃ層は０．２％から３．０％の範囲の炭素を含み得る。ＳｉＧｅをエピタキシャル成長させる場合、ＳｉＧｅは、５％から８０％の範囲、または好ましくは２０％と６０％の間のゲルマニウム含有量を有し得る。
「エピタキシャル成長または付着あるいはその両方」および「エピタキシャル形成させる、または成長させる、あるいはその両方」の用語は、成長させる半導体材料（層上の結晶）が付着面の半導体材料（シード材料）と実質的に同じ結晶特性を有する、半導体材料（結晶材料）を別の半導体材料（結晶材料）の付着面上で成長させることを意味する。エピタキシャル付着プロセスでは、ソース・ガスによってもたらされる化学反応材料が制御され、付着原子が付着面の原子の結晶配列に合わせて配向するように、付着原子が表面上を動き回るのに十分なエネルギーを備えて半導体基板の付着面に到達するようにシステム・パラメータが設定される。したがって、エピタキシャル成長半導体材料は、エピタキシャル成長させる材料が形成される付着面と実質的に同じ結晶特性を有する。例えば、｛１００｝配向結晶面上に付着させたエピタキシャル成長半導体材料は、｛１００｝配向を有するようになる。実施形態によっては、エピタキシャル成長または付着あるいはその両方のプロセスは、半導体表面上での形成に対して選択的であり、一般に、二酸化シリコンまたはシリコン窒化物面などの露出面上には材料を付着させない。
いくつかの特徴を使用して低電流ＦＥＴデバイス２０が実現される。１つの特徴は、ソース／ドレインの型とは反対のドーパント型を有するクラッド層６２を含む。例えば、クラッド層６２がｐ型ドーパントを含む場合、Ｓ／Ｄ領域８４はＮＦＥＴデバイスおよびｎ型ドーパントを含み、またはその逆も同様である。これらのクラッド・ドーパントは、チャネル抵抗の増大とキャリア移動度の低下に貢献する。さらに、散乱中心ドーパント（図６の６４）がクラッド層６２の構造中に欠陥を生じさせる可能性があり、これらの欠陥はデバイス２０のチャネル特性に影響を与える可能性があり、それによってさらにチャネル抵抗が増大し、キャリア移動度が低下する。また、信頼性と漏洩を改善するようにクラッド層６２はソース／ドレイン領域８４に接触しない（スペーサ８０によって離間している）。
別の特徴は、スペーサ８０によってソースおよびドレイン領域８４がチャネル９０から強制的にわずかにずらされるアンダーラップ領域８８を含み、これはクラッド層６２とスペーサ８０の形成の結果生じるものである。アンダーラップ領域８８は、チャネル９０をアンダーカットし、Ｓ／Ｄ領域８４からのドーパントの外方拡散による重なり合うドーパント拡散領域を減らし、チャネル電流をさらに低減する。通常デバイスおよび低電流デバイスにおいて、Ｓ／Ｄ領域８４が形成された後、Ｓ／Ｄ領域８４からチャネル領域９０内へのドーパントの打ち込みを生じさせるためにアニールを行うことができる。チャネル９０付近のＳ／Ｄ領域８４のアンダーカットに起因して、低電流デバイス２０はスペーサ８０およびクラッド層６２によりアンダーラップすることになる。
別の特徴は、ゲート導体７２に、チャネル領域９０から追加の距離（クラッド層６２の厚さ）分だけ間隙があけられることである。低電流デバイス２０のために必要なパフォーマンス特性を与えるようにこれらの特徴を組み合わせ、調整することができる。これらの特徴は、同じ処理シーケンスで通常デバイス５８を製作しながら設けることができ、または調整することができ、あるいはその両方を行うことができる。
Ｓ／Ｄ領域８４が形成された後、通常のミドル・オブ・ライン（ＭＯＬ）およびバック・エンド・オブ・ライン（ＢＥＯＬ）処理を行うことができる。一実施形態では、ダミー・ゲート構造を採用した場合は、置換金属ゲート（ＲＭＧ）プロセスを採用することができる。ＭＯＬおよびＢＥＯＬ処理は、層間誘電体層、接点、金属線などの形成を含み得る。これは、クロスバー金属線格子の形成も含み得る。
図１２を参照すると、半導体デバイスを形成する方法を示すブロック／流れ図が例示的に示されている。別の実装形態では、ブロックに記載されている機能は図に記載されている順序とは異なる順序で実行されてもよい。例えば、連続して示されている２つのブロックは、関与する機能によっては、実際には実質的に同時に実行されてもよく、またはそれらのブロックは場合によっては逆の順序で実行されてもよい。また、ブロック図またはフローチャート図またはその両方の各ブロック、およびブロック図またはフローチャート図またはその両方のブロックの組み合わせは、指定された機能または動作を実行するかまたは特殊目的ハードウェアとコンピュータ命令との組み合わせを実施する特殊用途ハードウェア・ベースのシステムによって実装可能である。
ブロック２０２で、基板またはナノワイヤの上にハード・マスク層が形成される。ブロック２０４で、トランジスタ構造を形成するために、ハード・マスク層がパターン形成され、基板またはナノワイヤがエッチングされる。トランジスタ構造は、基板をエッチングすることによって形成されるプラトー、エッチングによって形成されるフィン、またはエッチングによって形成または処理されるナノワイヤを含み得る。エッチングは、反応性イオン・エッチング・プロセスを含み得る。
ブロック２０６で、トランジスタ構造の上に誘電体層が付着され、例えばＣＭＰプロセスを使用してハード・マスクまで平坦化される。誘電体層は、実施形態によっては任意であるが、基板の各部を保護するため、またはシャロウ・トレンチ分離を設けるため、または隣接するデバイス間に電気的遮蔽を設けるため、あるいはこれらの組み合わせのために採用することができる。
ブロック２０８で、低電流デバイス領域のトランジスタ構造上からハード・マスクが除去される。これは、低電流デバイス領域のみを選択的エッチングすることによってハード・マスクを除去するように、通常デバイス領域を遮蔽または保護することによって行うことができる。
ブロック２１０で、低電流デバイス領域のトランジスタ構造上にドープ・クラッド層を成長させる。これには、その場ドーピングを使用したエピタキシャル成長プロセスが含まれ得るが、他の形態の付着およびドーピングも採用可能である。ドーパント導電性は、ソース領域およびドレイン領域の導電性と反対の導電性を備えるように選択される。有用な実施形態では、ドープ・クラッド層は、約５×１０１８から約５×１０１９原子／ｃｍ３の間のドーパント濃度を有するドープされた材料を含む。他の有用な実施形態では、クラッド層は約２ｎｍから約１５ｎｍの間の厚さを備える。
ブロック２１２で、クラッド層内に任意により散乱中心を形成することができる。散乱中心は、クラッド層に例えばＡｒまたはＸｅなどの希ガス・イオンを照射することによって形成することができる。
ブロック２１４で、次に、例えば選択的エッチングによって、または遮蔽マスクを使用することによって、通常デバイス領域における通常デバイスからハード・マスクが除去される。誘電体層を、エッチング・プロセスによって陥凹させることができる。陥凹化は、クラッド層の側面を露出させることを含み得る。
ブロック２１６で、低電流デバイス領域のクラッド層の上と、通常デバイス領域のトランジスタ構造の上にゲート構造が形成される。ゲート構造は、ゲート誘電体層、１つまたは複数の導電体層、またはダミー・ゲート材料層およびキャップ層を含み得る。ゲート構造は、パターン形成エッチング（例えば反応性イオン・エッチング）においてこれらの層からエッチングされる。
ブロック２１８で、低電流デバイス領域における低電流デバイスのために（ゲート誘電体の下の）凹部を形成するために、ゲート誘電体の下のクラッド層を横方向に陥凹させるようにクラッド層の選択的エッチングが行われる。このエッチングはウェット・エッチングまたはドライ・エッチングを含み得る。
ブロック２２０で、スペーサが形成され、スペーサは低電流デバイスにおいて凹部を満たす。共形付着と、付着させたスペーサ層の一部がゲート構造の側壁（およびクラッド層に隣接する凹部内）に残るようにしたその後の反応性イオン・エッチングによって、スペーサ層を形成することができる。
ブロック２２２で、ゲート構造の両側にソース領域とドレイン領域とが形成される。例えば、基板を切開するようにスペーサを使用して自己整合エッチングを行って、トランジスタ構造（またはフィンまたはナノワイヤ）内に凹部を形成してもよい。自己整合された凹部内にＳ／Ｄ領域を成長させるためにエピタキシャル成長プロセスが行われる。Ｓ／Ｄ領域は、成長させたその場ドープ領域を含むことができ、基板上面より上に延びることができる。一実施形態では、Ｓ／Ｄ領域は低電流デバイス領域と通常デバイス領域とにおいて同時に形成される。スペーサが低電流デバイスのチャネル領域におけるＳ／Ｄ領域をアンダーカットするようなＳ／Ｄ領域を形成することができる。
例えばニューラル・ネットワークなどの認知デバイス回路のための読み出しＦＥＴとして採用することができる低電流ＦＥＴデバイスが実現される。低電流特性は、クラッド層の１つまたは複数の特徴を使用して実現することができる。例えば、クラッド層は、Ｓ／Ｄ領域とは反対のドーパント型を備えることができる。クラッド層内に散乱中心を形成することができ、スペーサとクラッド層内の凹部とを使用してＳ／Ｄ領域をチャネルからずらすことによってアンダーラップ領域を形成することができる。別の特徴として、チャネル領域からの追加の距離（クラッド層の厚さ）分だけ間隙をあけたゲート導体を含み得る。これらの特徴は、低電流デバイスに必要なパフォーマンス特性を与えるように組み合わせ、調整することができる。これらの特徴は、同じ処理シーケンスで通常デバイスを製作しながら設けることができ、または調整することができ、あるいはその両方を行うことができる。
ブロック２２４で、デバイスを完成させるための処理が続く。この処理は、ダミー・ゲート構造（前に採用されている場合）を置き換えるための置換金属ゲート（ＲＭＧ）プロセスを含み得る。他の処理としては、例えば、ミドル・オブ・ライン（ＭＯＬ）およびバック・エンド・オブ・ライン（ＢＥＯＬ）処理が含まれ得る。ＭＯＬおよびＢＥＯＬ処理には、層間誘電体層、接点、金属線などの形成が含まれ得る。これには、クロスバー金属線格子の形成も含まれ得る。
認知デバイスのための高抵抗読み出しＦＥＴの好ましい実施形態（例示を意図したものであって、限定的ではない）について説明したが、上記の教示に鑑みて当業者により変更および変形を加えることができることに留意されたい。したがって、開示されている特定の実施形態において、添付の特許請求の範囲に記載されている本発明の範囲内で変更を加えることができることを理解すべきである。

Claims (19)

  1. 半導体デバイスであって、
    トランジスタ構造内に形成されたソース領域およびドレイン領域と、
    前記ソース領域と前記ドレイン領域との間に配置されたチャネル領域と、
    前記チャネル領域上に形成され、半導体材料を含むクラッド層と、
    前記クラッド層内に形成された散乱中心と、
    前記クラッド層上に形成されたゲート構造のゲート誘電体と
    を含む半導体デバイス。
  2. 前記クラッド層は、前記ソース領域および前記ドレイン領域のドーパント導電性と反対のドーパント導電性を備えるドープされた材料を含む、請求項１に記載の半導体デバイス。
  3. 前記クラッド層は、５×１０１８原子／ｃｍ３から５×１０１９原子／ｃｍ３までの間のドーパント濃度を含むドープされた材料を含む、請求項１または２に記載の半導体デバイス。
  4. 前記クラッド層は、２ｎｍから１５ｎｍまでの間の厚さを備える、請求項１ないし３のいずれかに記載の半導体デバイス。
  5. 前記ゲート構造の側壁に形成され、前記クラッド層の側面を被覆するスペーサをさらに含む、請求項１ないし４のいずれかに記載の半導体デバイス。
  6. 前記半導体デバイスは、前記半導体デバイス上に形成された通常デバイスより低いチャネル電流を有する低電流デバイスを含む、請求項１ないし５のいずれかに記載の半導体デバイス。
  7. 半導体装置であって、
    基板と、
    前記基板上に形成され、第１の線と前記第１の線と交差するように形成された第２の線とを含むクロスバー格子と、
    前記クロスバー格子の第１の線と第２の線との交差点に形成されたトランジスタであって、通常のトランジスタよりも低いチャネル電流を有する低電流トランジスタを含む前記トランジスタと
    を含み、前記低電流トランジスタは、
    前記基板に配置されたソース領域およびドレイン領域と、
    前記ソース領域と前記ドレイン領域との間に配置されたチャネル領域と、
    前記チャネル領域上に形成され、半導体材料を含むクラッド層と、
    前記クラッド層上に形成されたゲート構造のゲート誘電体と
    を含む、半導体装置。
  8. 前記クラッド層内に形成された散乱中心をさらに含む、請求項７に記載の半導体装置。
  9. 半導体デバイスを形成する方法であって、
    低電流デバイス領域内のトランジスタ構造上にドープ・クラッド層を形成することと、
    前記低電流デバイス領域内の前記ドープ・クラッド層上と通常デバイス領域内のトランジスタ構造上とにゲート構造を形成することと、
    通常デバイスより低いチャネル電流を有する前記低電流デバイス領域内の低電流デバイスのための凹部を形成するために、ゲート誘電体の下の前記ドープ・クラッド層を横方向に陥凹させるように前記ドープ・クラッド層を選択的にエッチングすることと、
    前記低電流デバイスにおいて前記凹部を満たすスペーサを形成することと、
    前記低電流デバイス領域に前記低電流デバイスを形成するためと前記通常デバイス領域に前記通常デバイスを形成するために、前記ゲート構造の両側にソース領域とドレイン領域とを形成することと
    を含む方法。
  10. 前記ドープ・クラッド層を形成することは、前記ドープ・クラッド層をその場ドーピングを使用してエピタキシャル成長させることを含み、前記その場ドーピングは前記ソース領域および前記ドレイン領域のドーパンド導電性とは反対のドーパント導電性を備える、請求項９に記載の方法。
  11. 前記その場ドーピングする前記ドープ・クラッド層は、５×１０１８原子／ｃｍ３から５×１０１９原子／ｃｍ３までの間のドーパント濃度を含むドープされた材料を含む、請求項１０に記載の方法。
  12. 前記ドープ・クラッド層は２ｎｍから１５ｎｍまでの間の厚さを備える、請求項９ないし１１のいずれかに記載の方法。
  13. 前記ドープ・クラッド層内に散乱中心を形成することをさらに含む、請求項９ないし１２のいずれかに記載の方法。
  14. 前記散乱中心を形成することは前記ドープ・クラッド層に希ガス・イオンを照射することを含む、請求項１３に記載の方法。
  15. 前記スペーサは、前記低電流デバイスのチャネル領域内の前記ソース領域と前記ドレイン領域とをアンダーカットする、請求項９ないし１４のいずれかに記載の方法。
  16. 半導体デバイスを形成する方法であって、
    基板上にハード・マスク層を形成することと、
    前記基板内に前記ハード・マスク層とトランジスタ構造とをパターン形成することと、
    低電流デバイス領域内の前記トランジスタ構造上から前記ハード・マスク層を除去することと、
    前記低電流デバイス領域内の前記トランジスタ構造上にドープ・クラッド層を成長させることと、
    通常デバイス領域から前記ハード・マスク層を除去することと、
    前記低電流デバイス領域内の前記ドープ・クラッド層と前記通常デバイス領域内の前記トランジスタ構造上にゲート構造を形成することと、
    通常デバイスより低いチャネル電流を有する前記低電流デバイス領域内の低電流デバイスのための凹部を形成するために、ゲート誘電体の下の前記ドープ・クラッド層を横方向に陥凹させるように前記ドープ・クラッド層を選択的にエッチングすることと、
    前記低電流デバイスにおいて前記凹部を満たすスペーサを形成することと、
    前記低電流デバイス領域に前記低電流デバイスを形成するためと前記通常デバイス領域に前記通常デバイスを形成するために、前記ゲート構造の両側にソース領域とドレイン領域とを形成することと
    を含む方法。
  17. 前記ドープ・クラッド層を形成することは、前記ドープ・クラッド層をその場ドーピングを使用してエピタキシャル成長させることを含み、前記その場ドーピングは前記ソース領域および前記ドレイン領域のドーパンド導電性とは反対のドーパント導電性を備える、請求項１６に記載の方法。
  18. 前記ドープ・クラッド層内に散乱中心を形成することをさらに含む、請求項１６または１７に記載の方法。
  19. 前記スペーサは、前記低電流デバイスのチャネル領域内の前記ソース領域と前記ドレイン領域とをアンダーカットする、請求項１６ないし１８のいずれかに記載の方法。
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