JP7303703B2 - 光電変換膜積層型固体撮像素子とその駆動方法 - Google Patents

Description

本発明は、アバランシェ増倍膜等の電荷増倍型光電変換膜を積層した撮像素子およびその駆動方法に関し、詳しくは、テレビ用カメラやデジタルカメラ等に用いられる、３トランジスタ型等の画素アレイを備えた光電変換膜積層型固体撮像素子とその駆動方法に関するものである。

近年、テレビ用カメラやデジタルカメラ等に用いられるイメージセンサー（撮像素子）の画素サイズは大幅に小さくなってきており、1画素の光の利用効率が低下することから感度不足が問題となってきている。
このようなイメージセンサーとしては、従来より基板材料にＳｉを用いた固体撮像素子が多く利用されてきているが、光の利用効率の向上を図る、すなわち感度を向上させる、という観点から、光電変換を行う材料としてのＳｉフォトダイオードの限界が近付いているといえる。

一方で、セレンをアモルファス状態で基板上に成膜した後加熱し、多結晶化させることで、光吸収率を向上させるとともに可視光の分光感度の帯域を拡げた光電変換膜を得られることが知られている（下記特許文献１を参照）。
また、結晶セレンを用いた光電変換膜では、膜内に高い電界を印加することで、光入射により発生した電荷をアバランシェ増倍現象を用いて増加させることができる（下記特許文献２を参照）。

この電荷増倍型光電変換膜を、CMOS技術を用いた信号読出し回路上に積層することで、高感度な固体撮像素子を形成可能である。このような固体撮像素子の模式的構造は、信号読出し回路表面に、画素毎に分離独立するように形成された、金属からなる画素電極が配列され、この画素電極毎に、光電変換膜によって生成・増倍・蓄積された電荷を読み出すとともに、電荷読出し後は、蓄積された電荷がリセットされるように動作させる。一方、電荷増倍型光電変換膜内には強い電界が印加されるように形成されており、入射光により生成された電荷が、その電界に沿って加速されて膜内の原子に衝突し、新たな電荷が生成される。これを繰り返すことで、電荷がなだれ的に増倍（アバランシェ増倍）されることになる。

"High-Sensitivity Image Sensors Overlaid With Thin-Film Gallium Oxide/Crystalline Selenium Heterojunction Photodiodes", Shigeyuki Imura et. al., IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 63, NO. 1, JANUARY 2016, p86-91 "Stacked Image Sensor Using Chlorine-doped Crystalline Selenium Photoconversion Layer Composed of Size-controlled Polycrystalline Particles", S. Imura et. al., IEEE 2015, IEDM15/p795-798

ところで、上述したようなアバランシェ増倍現象を利用した、電荷増倍型の光電変換膜を積層した固体撮像素子では、光電変換膜の光入射側に設けた透明電極に与えられる電圧と、画素電極に与えられる、光電変換膜内の電荷をリセットする電圧との差が光信号蓄積開始の初期状態の電位差となる。
通常、この電位差は透明電極に与える電圧で調整され、これによって電荷増倍率を一定の値に保つようにしている。

しかしながら、この電位差を各画素間で一定となるようにしても、各画素間で膜厚が異なっていた場合には、各画素間で光電変換膜内に印加される電界の大きさが変化してしまい、各画素間で電荷増倍率が異なってしまう虞があった。
電荷増倍型光電変換膜は、通常スパッタや蒸着膜で作られるため、真空中を飛散する材料の基板への入射角が、基板位置に応じて変化してしまい、基板全面に亘って均一な膜厚を形成しようとすると、装置の複雑化、および製造コストの上昇を招来する。また、結晶セレンを用いた場合には、結晶セレンが多結晶体であると、結晶粒の大きさが不ぞろいな場合に、画素毎に膜厚が変化してしまう。
これにより、電荷増倍率が画素毎に変化してしまうことも起こり得、電荷増倍率を素子全面に亘って一定値に制御することが難しかった。

本発明は、このような課題に鑑みてなされたものであり、電荷増倍型光電変換膜の膜厚が画素毎に変化するような状況においても、電荷増倍率を一定の値に制御することが可能な光電変換膜積層型固体撮像素子とその駆動方法を提供することを目的とする。

以上の目的を達成するため、本発明の光電変換膜積層型固体撮像素子とその駆動方法は以下のような構成とされている。
すなわち、本発明に係る光電変換膜積層型固体撮像素子は、
信号読出し回路上に電荷増倍型光電変換膜を積層してなる光電変換膜積層型固体撮像素子において、
前記電荷増倍型光電変換膜で発生した電荷を画素毎に蓄積する電荷蓄積手段と、
該電荷蓄積手段を所定のリセット電圧値でリセット処理する蓄積電荷リセット手段と、
該蓄積電荷リセット手段によりリセット処理がなされた際の蓄積電荷量であるリセットレベルと、このリセット処理がなされた後の所定期間経過後の蓄積電荷量である信号レベルとを、前記画素毎に前記電荷蓄積手段から読み出す電荷読出手段と、
該電荷読出手段により読み出された、前記画素毎の、前記リセットレベルと前記信号レベルとの差分処理を行って、画素信号として出力する差分処理手段と、
前記画素各々へ入射する入射光の光量が等しいときに、前記画素各々から出力される電荷量が互いに等しくなる、当該画素毎の前記リセット電圧値を導出し得るように、前記画素各々と当該画素のリセット電圧値との関係を記憶した画素-リセット電圧値関係記憶手段と、
前記蓄積電荷リセット手段に対し、該画素-リセット電圧値関係記憶手段に記憶された関係に基づき、指定された前記画素各々に応じた前記リセット電圧値を、前記所定のリセット電圧値として設定されるように指示する電圧印加指示手段と、を備えたことを特徴とするものである。
なお、上述した、電荷蓄積手段、蓄積電荷リセット手段、電荷読出手段、差分処理手段画素-リセット電圧値関係記憶手段および電圧印加指示手段は、一般に、プログラムからなるソフト的手段とＣＰＵやメモリ等のハード的手段との組合せにより構成される。
また、上記「所定期間経過後」とは例えば、１フレーム経過後の期間とされる。

また、上述した光電変換膜積層型固体撮像素子の前記画素が、３トランジスタ構成とされていることが好ましい。
また、前記画素-リセット電圧値関係記憶手段に記憶された前記関係が、テーブル形式で表されていることが好ましい。

また、本発明に係る光電変換膜積層型固体撮像素子の駆動方法は、
信号読出し回路上に電荷増倍型光電変換膜を積層してなる光電変換膜積層型固体撮像素子の駆動方法において、
画素各々へ入射する光量が等しいときに、前記画素各々からの電荷量が互いに等しくなる、当該画素毎のリセット電圧値を導出し得るように、前記画素各々と、当該画素各々に対する前記リセット電圧値との関係を記憶しておき、
この記憶された関係に基づき、当該画素各々に対する前記リセット電圧値を所定の電圧値として設定し、
前記電荷増倍型光電変換膜に蓄積された電荷を、前記画素毎に前記所定のリセット電圧値でリセット処理を行い、
前記リセット処理がなされた直後の蓄積電荷量であるリセットレベルと、このリセット処理がなされた後の所定期間経過後の蓄積電荷量である信号レベルを、各々前記画素毎に読み出し、
前記画素毎に、前記信号レベルと前記リセットレベルとの差分処理を行って、画素信号として出力する、ことを特徴とするものである。

本発明に係る光電変換膜積層型固体撮像素子とその駆動方法によっては、光入射により蓄積された電荷を読み出した後、入射光量が等しければ、各画素から読み出された電荷量も等しくなるように、予め記憶させておいた関係に基づき、光電変換膜中の電荷をリセットする電圧を各画素毎に導出し、その導出値により、各画素のリセット電圧値を調整するようにしている。
このように、光電変換膜中の電荷をリセットする電圧を調整することによって感度を調整することができ、各画素間で光電変換膜の厚みが異なることによって生じる、画素毎の光電変換膜の電荷増倍率のばらつきを抑制することができる。
また、このようにして得られたリセットレベルに基づいて、正味の信号レベルを算出するようにしているので、高精度の画素信号を得ることができる。

本実施形態に係る光電変換膜積層型固体撮像素子の全体構成を示すブロック図である。 本実施形態に係る光電変換膜積層型固体撮像素子の概念的な構成を示す概略図である（（Ａ）は従来技術の問題を示すグラフ、（Ｂ）は本実施形態の原理を示す概略図である）。 本実施形態に係る光電変換膜積層型固体撮像素子の単一の画素の回路構成を示す概略図である。 本実施形態に係る光電変換膜積層型固体撮像素子の動作を２×２画素モデルを用いて説明する概略図である。 本実施形態に係る光電変換膜積層型固体撮像素子の動作を説明するタイミングチャートである。

以下、本発明の実施形態に係るＭＯＳ型の光電変換膜積層型固体撮像素子とその駆動方法について図面を用いて説明する。
なお、ここでは、光電変換膜で発生する信号電荷は電子として説明するが、信号電荷を正孔とすることも可能である。
また、光電変換膜は横方向の抵抗値が非常に高く、画素間で信号電荷が混合される心配がないため、画素毎に区切りを設ける必要がなく、２次元に配列された画素全面に積層されているものとする。

図１に本実施形態の発明による積層型固体撮像素子（以下、単に撮像素子と称する場合がある）１の概略構成を示す。
撮像素子１は、画素アレイ部２、垂直走査回路３、プログラマブル・ゲイン・アンプ（ＰＧＡ）１２、ＡＤ変換回路（ＡＤＣ）４、およびリセット電圧選択回路５をチップ６内に有し、画素リセット値メモリ７、アナログデジタル変換がなされた電圧レベル値を格納するリセットレベルメモリ８と信号レベルメモリ９、これら２つのメモリ８、９の出力値の差分を演算する減算回路１０、およびこれら各部における信号処理のタイミングを指示するコントローラ１１をチップ６外に有する構成とされている。なお、本実施形態においては、上述したチップ６の内外の各部材を含めた集合体を撮像素子１と称する。

すなわち、この撮像素子１は、光電変換膜（増倍膜：図３を参照）２０と、画素信号読出し回路部とが積層されてなる。また、画素アレイ部２は、画素２Ａが縦横２次元アレイ状に配列されてなり、このうちの１つの画素２Ａについての構成は図３により表される。
縦横２次元方向に配置された各画素２Ａには、垂直走査回路３から、リセット信号ＲＴおよび選択信号ＳＬが駆動配線を介して供給される。各画素２Ａは、フォトダイオードなどの光電変換膜の光電変換により生成した画素信号を、各行毎に同時にデジタルアナログ変換回路（ＡＤＣ）４に出力する。

アナログデジタル変換回路（ＡＤＣ）４に出力され、デジタルの信号レベルに変換された電圧信号のうち、各画素２Ａの電荷蓄積前のリセットレベルはリセットレベルメモリ８に記憶され、各画素のリセットレベルと光電変換膜（増倍膜）で発生した信号電荷を加算した信号レベルは信号レベルメモリ９に記憶される。
また、各画素毎に、信号レベルメモリ９に記憶された信号レベルから、リセットレベルメモリ８に記憶されたリセットレベルが減算器１０にて減算されることにより各画素毎に蓄積された正味の信号電荷量を高精度に検出することができる。

また、本実施形態においては、各画素毎に、リセット電圧値が変化することになる。そのため、画素２Ａ毎のリセット電圧値を導出するように、画素２Ａ各々と、その画素各々に対するリセット電圧値との関係を記憶した画素-リセット電圧値関係記憶テーブルを備えており、このテーブルが各画素リセット値メモリ７に記憶されるように構成されている。このテーブルは予め計測されたデータに基づき求められた対応関係が設定されたものであり、任意の画素アドレスが入力されると、その画素に対応するリセット電圧値情報を出力し得るように設定されている。
このテーブルの対応関係を設定するためのデータは、種々の手法によって取得することが可能であるが、例えば、以下のような手法によって取得する。
すなわち、撮像素子１の受光部全面に均一な光を入射させて、各画素２Ａからの出力値の標準偏差が極小となるように、各画素のリセット電圧値を決定する処理を行い、この処理により得られた値を、各画素リセット値メモリ７の対応する画素アドレスに各々格納する。

ところで、積層型電荷増倍型光電変換膜（増倍膜）積層型固体撮像素子１においては、半導体技術で作製された信号読出し回路部上に電荷増倍型光電変換膜を形成することで感度を向上させることができる。
しかしながら、この電位差を各画素間で一定となるようにしても、各画素間で膜厚が異なっていた場合には、各画素間で光電変換膜内に印加される電界の大きさが変化してしまい、各画素間で電荷増倍率が異なってしまう虞があった。

従来技術においては、例えば、各画素Ａ、Ｂ、Ｃのリセット電圧値Ｖ_ＲＳＴ１、Ｖ_ＲＳＴ２、Ｖ_ＲＳＴ３が互いに等しくなるように構成されており、各画素Ａ、Ｂ、Ｃにおける膜の電位差Ｖ_Ｔが共通であるため、図２（Ａ）に示すように、膜厚差等により、各画素Ａ、Ｂ、ＣでＶ-Ｉ特性にばらつきがあるとすると、各画素Ａ、Ｂ、Ｃの受光量が同じであっても増倍率が異なってしまい、出力電荷量が互いに異なってしまう。
そこで、本実施形態では、このような不都合を解消するため、各画素Ａ、Ｂ、Ｃの受光量が同じである場合において、各画素Ａ、Ｂ、Ｃの出力電荷量が同じになるように、各画素Ａ、Ｂ、Ｃのリセット電圧値を、図２（Ｂ）に示すように互いに異なるＶ_ＲＳＴ１、Ｖ_ＲＳＴ２、Ｖ_ＲＳＴ３に調整し、各画素Ａ、Ｂ、Ｃにおける光電変換膜２０の電位差を各々互いに異なる電位差Ｖ_ｔ１（=Ｖ_ＩＴＯ-Ｖ_ＲＳＴ１）、Ｖ_ｔ２（=Ｖ_ＩＴＯ-Ｖ_ＲＳＴ２）、Ｖ_ｔ３（=Ｖ_ＩＴＯ-Ｖ_ＲＳＴ３）とすることにより、すなわち、各画素Ａ、Ｂ、Ｃにおける光電変換膜の感度を調整することにより、各画素Ａ、Ｂ、Ｃが同じ受光量の場合には、出力電荷量が互いに等しくなるように設定している。なお、Ｖ_ＩＴＯは共通電極の印加電圧である。

具体的には、各画素リセット値メモリ７に格納された、各画素２Ａに対応するリセット電圧値は、対応する画素２Ａが属する水平走査線が選択されたとき（垂直走査回路３から、画素アレイ部２および各画素リセット値メモリ７に当該水平走査線アドレス上から何番目の水平走査線であるかを指定する情報）が入力されたとき）に、１水平走査線上に位置する各画素２Ａに対応するリセット電圧値がリセット選択回路５に出力されてアナログ変換され、その後、画素アレイ部２の対応する水平走査線の各画素２ＡのリセットトランジスタＭＲのソース部に印加される。

上述したように、本実施形態において、画素アレイ部２は、縦横２次元アレイ状に画素２Ａを配列されてなる。それら各画素２Ａの回路構成は図３に示される。
すなわち、図３は、光電変換膜積層型の３トランジスタ型の単位画素２Ａの等価回路図を示す。各画素２Ａ内には、光電変換膜（増倍膜）に接続するための画素電極、浮遊拡散容量ＦＤ、蓄積された電荷をリセットするリセットトランジスタＭＲ、増幅トランジスタＭＡ、および選択トランジスタＭＳが配置される。

なお、リセットトランジスタＭＲは、ゲートにリセットクロックＲＴが入力されてＯＮ状態とされ、光電変換膜（増倍膜）および浮遊拡散容量ＦＤをリセット電圧値にリセットする機能を有する。増幅トランジスタＭＡは、浮遊拡散容量ＦＤに蓄積された電荷を電圧に変換し、信号レベルを検出する機能を有し、選択トランジスタＭＳは、ゲートに選択クロックＳＬを入力されてＯＮ状態とされ、入射光に応じて各画素２Ａ毎に発生した正味の電荷を信号レベルとして外部に出力する機能を有する。

なお、各画素２Ａの出力部には、各列（縦方向の配列）毎に負荷トランジスタＭＬが接続されている。この負荷トランジスタＭＬと、上記増幅トランジスタＭＡおよび上記選択トランジスタＭＳと、によりソースフォロア（ＳＦ）が構成される。
また、この負荷トランジスタＭＬと並列にプログラマブル・ゲイン・アンプ（ＰＧＡ）１２（可変ゲイン・アンプ（ＶＧＡ）とすることも可能）およびＡＤ変換回路（ＡＤＣ）４が接続されており、選択トランジスタＭＳの出力は、列毎の画素２Ａが共有するＰＧＡを介してＡＤＣ４に接続される、いわゆる列並列型読出し方式となっている。

以下、図４および図５を用いて本実施形態に係る撮像素子１０１の動作について説明する。説明の便宜上、水平方向に２画素と、垂直方向に２画素を有する合計４画素構成の画素アレイを備えたものについて説明する。また、図５においては、第（Ｎ－１）フレームの１行目の単位画素Ａ、Ｂのリセット後、リセット電圧値（リセットレベル）が読み出され、その後、第Ｎフレームの１行目の読出しまでが１回分の電荷蓄積時間になることが示されており、この第Ｎフレームの１行目の読出しにより、信号レベル値が読み出される。２行目の単位画素Ｃ、Ｄについても同様に示されている。

まず、垂直走査回路３からの選択信号線ＳＬ１が選択され、画素Ａ、Ｂの各選択トランジスタＭＳのゲートがＯＮ状態に設定される。次に、リセット電圧選択回路１０５の各画素Ａ、Ｂに対応する出力電圧Ｖ_ＲＳＴ１、Ｖ_ＲＳＴ２としては、各画素リセット値メモリ７から出力された画素Ａのリセット電圧値Ｖ_ＲＳＴ（Ａ）、と画素Ｂのリセット電圧値Ｖ_ＲＳＴ（Ｂ）がセットされる。

続いて、各画素Ａ、ＢのリセットトランジスタＭＲのゲートに対してリセットクロックＲＴ１が入力されて、このリセットトランジスタＭＲがＯＮ状態とされると、光電変換膜（増倍膜）および浮遊拡散容量ＦＤが、画素Ａのリセット電圧値Ｖ_ＲＳＴ（Ａ）と画素Ｂのリセット電圧値Ｖ_ＲＳＴ（Ｂ）にリセットされる（リセット動作は、図５中、Ｔ１のタイミングで行われる）。

この時の、各画素Ａ、Ｂに対する、浮遊拡散容量ＦＤの各電荷量は、増幅トランジスタＭＡにより電圧に変換されてリセットレベルとして検出され、そのリセットレベルは、選択トランジスタＭＳを介して各画素Ａ、Ｂの外部に出力される。外部に出力されたリセットレベルは、図中、縦方向に配列された各画素（Ａ、Ｃ）（または（Ｂ，Ｄ））毎に対応する、プログラマブル・ゲイン・アンプ（ＰＧＡ）１２およびＡＤ変換回路（ＡＤＣ）４に順に入力される。
ＡＤ変換回路（ＡＤＣ）４から出力されたデジタルのリセットレベルは、チップ６外部のフレームメモリであるリセットレベルメモリ８に記憶される。この時点から光電変換膜（増倍膜）による信号蓄積が開始される。

続いて、垂直走査回路３からの選択信号線ＳＬ２が選択され、画素Ｃ、Ｄの各選択トランジスタＭＳのゲートがＯＮ状態に設定される。次に、リセット電圧選択回路１０５の各画素Ｃ、Ｄに対応する出力電圧Ｖ_ＲＳＴ１、Ｖ_ＲＳＴ２としては、各画素リセット値メモリ７から読み出された画素Ｃのリセット電圧値Ｖ_ＲＳＴ（Ｃ）、画素Ｄのリセット電圧値Ｖ_ＲＳＴ（Ｄ）がセットされる（リセット動作は、図５中、Ｔ２のタイミングで行われる）。

この後、各画素Ｃ、Ｄに対する、浮遊拡散容量ＦＤの各電荷量は、増幅トランジスタＭＡにより電圧に変換されてリセットレベルとして検出され、上述した画素Ａ、Ｂの場合と同様に、チップ６外部のリセットレベルメモリ８に記憶される。
このような一連の処理が行われることで、各画素Ａ～Ｄから出力されたデジタルのリセットレベルが、リセットレベルメモリ８にそれぞれ記憶されることになる。

次に、上記動作がなされた１フレーム後（図５では、第（Ｎ－１）フレームの１フレーム後の第Ｎフレームとされる）の、素子動作について説明する。すなわち、図５中、Ｔ３のタイミングで、各画素Ａ、Ｂについての浮遊拡散容量ＦＤに蓄積された信号電荷量は、増幅トランジスタＭＡにより電圧に変換され、その信号レベルは、選択トランジスタＭＳを介して（選択信号線ＳＬ１が選択され、画素Ａ、Ｂの各選択トランジスタＭＳのゲートがＯＮ状態に設定され）、各画素Ａ、Ｂの外部に出力される。

画素外部に出力された信号レベルは、図中、縦方向に配列された各画素（Ａ、Ｃ）（または（Ｂ，Ｄ））毎に対応する、プログラマブル・ゲイン・アンプ（ＰＧＡ）１２およびＡＤ変換回路（ＡＤＣ）４に順に入力される。この後、チップ６外部に出力されたデジタル信号レベルは、信号レベルメモリ９に記憶される。

この信号レベルメモリ９に記憶された信号レベルは、前のフレーム（第（Ｎ-１）フレーム）における、リセット後の初期状態の値と入射光による信号電荷を積算した値となる。このため、減算器１０において、前のフレーム（第（Ｎ-１）フレーム）で記憶されたそれぞれの画素２Ａのリセットレベルとの減算を行い、最終的な出力とする。光入射により電荷が蓄積される正味の信号値は、初期状態であるリセットレベルに対し、積算された差分値に相当するので、各画素のリセットノイズが互いに異なっていても、上記減算を行うことにより、入射光による正味の信号を得ることができる。

上記デジタル信号値を読み出した直後の、図５中のＴ４のタイミングで、リセット電圧選択回路１０５の各画素Ａ、Ｂに対応する出力電圧Ｖ_ＲＳＴ１、Ｖ_ＲＳＴ２として、各画素リセット値メモリ７から読み出された画素Ａのリセット電圧値Ｖ_ＲＳＴ（Ａ）、画素Ｂのリセット電圧値Ｖ_ＲＳＴ（Ｂ）がセットされる。

リセットトランジスタＭＲのゲートにリセットクロックＲＴ１が入力されることにより、第（Ｎ－１）フレームの場合と同様に、リセット電圧選択回路１０５の各画素Ａ、Ｂに対応する出力電圧Ｖ_ＲＳＴ１、Ｖ_ＲＳＴ２として、画素Ａのリセット電圧値Ｖ_ＲＳＴ（Ａ）、画素Ｂのリセット電圧値Ｖ_ＲＳＴ（Ｂ）がセットされる。なお、この後のリセット処理に伴い検出されたリセットレベルは、第（Ｎ－１）フレームの場合と同様に、チップ６の外部のリセットレベルメモリ８に記憶される。

次に、図５中、Ｔ５のタイミングで、各画素Ｃ、Ｄについての浮遊拡散容量ＦＤに蓄積された信号電荷量は、増幅トランジスタＭＡにより電圧に変換され、その信号レベルは、選択トランジスタＭＳを介して（選択信号線ＳＬ２が選択され、画素Ｃ、Ｄの各選択トランジスタＭＳのゲートがＯＮ状態に設定され）、各画素Ｃ、Ｄの外部に出力される。

画素外部に出力された信号電圧値は、図中、縦方向に配列された各画素（Ａ、Ｃ）（または（Ｂ，Ｄ））毎に対応する、プログラマブル・ゲイン・アンプ（ＰＧＡ）１２およびＡＤ変換回路（ＡＤＣ）４に順に入力される。この後、チップ６外部に出力されたデジタル信号レベルは、信号レベルメモリ９に記憶される。

この信号レベルメモリ９に記憶された信号レベルは、前のフレーム（第（Ｎ-１）フレーム）におけるリセット後の初期状態の値と入射光による信号電荷を積算した状態となる。
このため、上述した画素Ａ、Ｂについての場合と同様に、減算器１０において、前のフレーム（第（Ｎ-１）フレーム）で記憶されたそれぞれの画素２Ａのリセットレベルとの減算を行い、最終的な出力とする。
光入射により電荷が蓄積される正味の信号値は、初期状態であるリセットレベルに対し、積算された差分値に相当するので、各画素のリセットノイズが互いに異なっていても、上記減算を行うことにより、入射光による正味の信号を得ることができる。この点についても、上述した画素Ａ、Ｂの場合と同様の処理が行われる。

以上に説明した実施形態に係る撮像素子の各処理により、各画素Ａ～Ｄのリセット電圧値をあらかじめ調整し、格納しておいた値に設定でき、各画素の増倍率を調整することで、信号のばらつきを抑えることができる。

本発明の光電変換膜積層型固体撮像素子とその駆動方法としては、上述した実施形態のものに限られるものではなく、その他の種々の態様の変更が可能である。例えば、上記実施形態においては、画素-リセット電圧値関係記憶手段としての各画素リセット値メモリに格納する、画素と、当該画素に対するリセット電圧値との関係をテーブル形式としているが、これに替えて数式の形式とし、その都度計算処理を行って、各画素に対応するリセット電圧値を設定することもできる。
また、前述した、各画素と、当該画素に対するリセット電圧との対応関係を設定するためのデータは、例えば、全画素のリセット電圧値を同一の所定値に設定し、膜印加電圧（Ｖ_ＩＴＯ）を走査して、各画素における、図２に示すＶ-Ｉ特性曲線を数式化したものを取得し、これをルックアップテーブルに設定し、それにより得られた各画素におけるリセット電圧値を、各画素リセット値メモリの所定アドレスに各々格納することにより設定することも可能である。

また、キャリアとして電子に替えて正孔を用いることが可能であることは前述したが、その場合には、画素回路等を構成するトランジスタをｐＭＯＳ型に変更するように設定すればよい。

１、１０１ 積層型固体撮像素子
２ 画素アレイ部
２Ａ 画素
３ 垂直走査回路
４ アナログデジタル回路（ＡＤＣ）
５、１０５ リセット電圧選択回路
６ チップ
７ 各画素リセット値メモリ
８ リセットレベルメモリ
９ 信号レベルメモリ
１０ 減算器
１１ コントローラ
１２ プログラマブル・ゲイン・アンプ（ＰＧＡ）
２０ 光電変換膜
２１ 共通電極
２２Ａ、Ｂ、Ｃ 画素電極
ＭＲ リセットトランジスタ
ＭＡ 増幅トランジスタ
ＭＳ 選択トランジスタ
ＭＬ 負荷トランジスタ
ＦＤ 電荷検出部
ＲＴ リセットクロック
ＳＬ 選択クロック
Ｖ_ＲＳＴ リセット電圧
Ｖ_ＤＤ 電源電圧

Claims (4)

1. 信号読出し回路上に電荷増倍型光電変換膜を積層してなる光電変換膜積層型固体撮像素子において、
   前記電荷増倍型光電変換膜で発生した電荷を画素毎に蓄積する電荷蓄積手段と、
   該電荷蓄積手段を所定のリセット電圧値でリセット処理する蓄積電荷リセット手段と、
   該蓄積電荷リセット手段によりリセット処理がなされた際の蓄積電荷量であるリセットレベルと、このリセット処理がなされた後の所定期間経過後の蓄積電荷量である信号レベルとを、前記画素毎に前記電荷蓄積手段から読み出す電荷読出手段と、
   該電荷読出手段により読み出された、前記画素毎の、前記リセットレベルと前記信号レベルとの差分処理を行って、画素信号として出力する差分処理手段と、
   前記画素各々へ入射する入射光の光量が等しいときに、前記画素各々から出力される電荷量が互いに等しくなる、当該画素毎の前記リセット電圧値を導出し得るように、前記画素各々と当該画素のリセット電圧値との関係を記憶した画素-リセット電圧値関係記憶手段と、
   前記蓄積電荷リセット手段に対し、該画素-リセット電圧値関係記憶手段に記憶された関係に基づき、指定された前記画素各々に応じた前記リセット電圧値を、前記所定のリセット電圧値として設定されるように指示する電圧印加指示手段と、を備えたことを特徴とする光電変換膜積層型固体撮像素子。
2. 前記光電変換膜積層型固体撮像素子の前記画素が、３トランジスタ構成とされていることを特徴とする請求項１に記載の光電変換膜積層型固体撮像素子。
3. 前記画素-リセット電圧値関係記憶手段に記憶された前記関係が、テーブル形式で表されていることを特徴とする請求項１または２に記載の光電変換膜積層型固体撮像素子。
4. 信号読出し回路上に電荷増倍型光電変換膜を積層してなる光電変換膜積層型固体撮像素子の駆動方法において、
   画素各々へ入射する光量が等しいときに、前記画素各々からの電荷量が互いに等しくなる、当該画素毎のリセット電圧値を導出し得るように、前記画素各々と、当該画素各々に対する前記リセット電圧値との関係を記憶しておき、
   この記憶された関係に基づき、当該画素各々に対する前記リセット電圧値を所定の電圧値として設定し、
   前記電荷増倍型光電変換膜に蓄積された電荷を、前記画素毎に前記所定のリセット電圧値でリセット処理を行い、
   前記リセット処理がなされた直後の蓄積電荷量であるリセットレベルと、このリセット処理がなされた後の所定期間経過後の蓄積電荷量である信号レベルを、各々前記画素毎に読み出し、
   前記画素毎に、前記信号レベルと前記リセットレベルとの差分処理を行って、画素信号として出力する、ことを特徴とする光電変換膜積層型固体撮像素子の駆動方法。
   

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