JP7302136B2 - 液晶オンシリコン２次元アレイ上の電圧を制御する方法および関連デバイス - Google Patents

液晶オンシリコン２次元アレイ上の電圧を制御する方法および関連デバイス Download PDF

Info

Publication number
JP7302136B2
JP7302136B2 JP2022512348A JP2022512348A JP7302136B2 JP 7302136 B2 JP7302136 B2 JP 7302136B2 JP 2022512348 A JP2022512348 A JP 2022512348A JP 2022512348 A JP2022512348 A JP 2022512348A JP 7302136 B2 JP7302136 B2 JP 7302136B2
Authority
JP
Japan
Prior art keywords
pixels
bit sequence
pixel
liquid crystal
lcos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022512348A
Other languages
English (en)
Other versions
JP2022545891A (ja
Inventor
チャン、ジェシャン
マオ、レイ
ゾン、リャンジャ
リ、トン
ヤン、ホン
Original Assignee
ホアウェイ・テクノロジーズ・カンパニー・リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ホアウェイ・テクノロジーズ・カンパニー・リミテッド filed Critical ホアウェイ・テクノロジーズ・カンパニー・リミテッド
Publication of JP2022545891A publication Critical patent/JP2022545891A/ja
Application granted granted Critical
Publication of JP7302136B2 publication Critical patent/JP7302136B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/29—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the position or the direction of light beams, i.e. deflection
    • G02F1/31—Digital deflection, i.e. optical switching
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/26—Optical coupling means
    • G02B6/28—Optical coupling means having data bus means, i.e. plural waveguides interconnected and providing an inherently bidirectional system by mixing and splitting signals
    • G02B6/293—Optical coupling means having data bus means, i.e. plural waveguides interconnected and providing an inherently bidirectional system by mixing and splitting signals with wavelength selective means
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/001—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes using specific devices not provided for in groups G09G3/02 - G09G3/36, e.g. using an intermediate record carrier such as a film slide; Projection systems; Display of non-alphanumerical information, solely or in combination with alphanumerical information, e.g. digital display on projected diapositive as background
    • G09G3/002—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes using specific devices not provided for in groups G09G3/02 - G09G3/36, e.g. using an intermediate record carrier such as a film slide; Projection systems; Display of non-alphanumerical information, solely or in combination with alphanumerical information, e.g. digital display on projected diapositive as background to project the image of a two-dimensional display, such as an array of light emitting or modulating elements or a CRT
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G09G3/2025—Display of intermediate tones by time modulation using two or more time intervals using sub-frames the sub-frames having all the same time duration
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G09G3/3659—Control of matrices with row and column drivers using an active matrix the addressing of the pixel involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependant on signal of two data electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0247—Flicker reduction other than flicker reduction circuits used for single beam cathode-ray tubes

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Optical Modulation, Optical Deflection, Nonlinear Optics, Optical Demodulation, Optical Logic Elements (AREA)

Description

本願は、２０１９年８月２９日に中国特許庁に出願された「液晶オンシリコン２次元アレイ上の電圧を制御する方法および関連デバイス」と題する中国特許出願第２０１９１０８０９７６２．９号に基づく優先度を主張するものであり、当該特許出願はその全体が参照により本明細書に組み込まれる。
本願は、光通信分野、特に、液晶オンシリコン２次元アレイ上のジッタを低減する方法、液晶オンシリコン、波長選択スイッチ、およびＲＯＡＤＭデバイスに関連する。
液晶オンシリコン（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ ｏｎ Ｓｉｌｉｃｏｎ，ＬＣｏＳ）に基づく光波長選択スイッチは、波長選択スイッチ（Ｗａｖｅｌｅｎｇｔｈ Ｓｅｌｅｃｔｉｖｅ Ｓｗｉｔｃｈ，ＷＳＳ）のコアコンポーネントのうちの１つであり、波長交差機能を実装し得る。この機能を実装するにあたって重要な段階は、ＬＣｏＳ液晶ディスプレイの２次元アレイを変調することである。ＬＣｏＳは数百万の画素を含む。ＬＣｏＳを変調する主な方法は、ＬＣｏＳの異なる画素の位相を調整することであり、画素の位相は画素にロードされた電圧に依存する。ＬＣｏＳがデジタル駆動モードで動作する場合、ＬＣｏＳの駆動電圧の規則的なジッタは、液晶オンシリコンの画素の位相が時間と共にジッタするようにさせて、最後的にはリンクの光信号対ノイズ比（Ｏｐｔｉｃａｌ Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ Ｒａｔｉｏ，ＯＳＮＲ）の劣化をもたらす。画素の位相ジッタを低減するべく、異なるビットシーケンスが選択されて、電圧切り替え速度を増加させてもよく、または、複数のビットシーケンスが波長方向において適用されてもよい。２つの隣接画素に適用された２つのビットシーケンスは、駆動電圧が反対の位相および等しい大きさを持つ周波数コンポーネントを有するようにして、その結果、ジッタがペア方式で低減させる。電圧切り替え速度が増加することと、波長方向における隣接画素に対して異なるビットシーケンスが使用されることとは、共に使用されてよい。しかしながら、ジッタを低減する上述の方式において、波長方向における画素のジッタは、同期されていない。したがって、同時にシステム内で発生する異なる波長のジッタは同期されておらず、不均一なフィルタスペクトルと、比較的に高いＯＳＮＲコストとをもたらす。
したがって、不均一なフィルタスペクトルを回避しつつ液晶オンシリコン２次元アレイの画素の位相ジッタをどのように低減するかが、解消すべき緊急の技術的問題である。
本願の実施形態は、液晶オンシリコン（ＬＣｏＳ）２次元アレイの電圧を制御する方法、液晶オンシリコン、波長選択スイッチ、およびＲＯＡＤＭデバイスを提供して、ＬＣｏＳ２次元アレイの画素の位相ジッタを有効に低減すると共にフィルタスペクトルの均一性を保証し、それにより、光信号対雑音比の劣化を回避する。
上述の目的を実現するべく、本願の実装は、以下の技術的解決手段を使用する。
第１の態様によると、本願の実施形態は、液晶オンシリコン（ＬＣｏＳ）２次元アレイの電圧を制御する方法を提供する。ＬＣｏＳ２次元アレイは、複数の画素セットを含み、複数の画素セットは、第１の画素セットと第２の画素セットとを含み、方法は、複数のビットシーケンスを決定する段階であって、当該複数のビットシーケンスは第１のビットシーケンスと第２のビットシーケンスとを含む、段階と；第１のビットシーケンスを使用して第１の画素セットの電圧を制御する段階と；第２のビットシーケンスを使用して第２の画素セットの電圧を制御する段階であって、第１の画素セットと第２の画素セットとはＬＣｏＳ２次元アレイのポート方向において異なる位相サイクルにあり、第１の画素セットと第２の画素セットとは同じ位相を有し、第１のビットシーケンスと第２のビットシーケンスとのデューティ比は同じである、段階とを含む。
画素は電子的要素であり得、電子的要素は、パネル、電極層、および液晶層を含み得る。液晶層における液晶粒子に異なる電圧がロードされ、画素に対して異なる位相変調を実装する。ビットシーケンスは、電圧の正規化表示であり得る。例えば、ビットシーケンスにおける１は、高電圧がロードされたことを示し、０は、低電圧がロードされたことを示す。液晶粒子の実効電圧は、高電圧デューティ比と低電圧デューティ比とを使用して実装される。ＬＣｏＳ２次元アレイは、波長方向とポート方向とを含む。波長方向は、異なる波長の光スポットが、液晶オンシリコンの表面上に入射される場合に、異なる角度で散乱することを示す。ポート方向は、異なるポートにおいて特定の波長の光スポットの信号出力が異なる位相に基づいて実装される（または、光スポットが異なる回折角を有する）ことを示す。
位相サイクルは、ポート方向において画素の位相の２πステップ変化を有する繰り返しサイクルであり、各位相サイクルは、０から２πまでの範囲の複数の位相を含む。ポート方向における隣接画素の位相は通常は異なることに留意されたい。しかしながら、ポート方向における２つまたはそれより多くの隣接画素の位相は、実際の要件に基づいて同じであってもよく、これは、本発明の本実施形態において限定されるものではない。さらに、波長方向における隣接画素の位相は通常は同じであることに留意されたい。したがって、第１の画素セットと第２の画素セットとの各々は、幅（またはポート方向）において１つの画素（または複数の画素）と、長さ（または波長方向）において複数の画素とを有するセットであり得る。
デューティ比は、高電圧デューティ比と低電圧デューティ比とを含み、高電圧デューティ比は、総時間に対する高電圧ビットの持続期間の比であり、低電圧デューティ比は、総時間に対する低電圧ビットの持続期間の比である。実効電圧Ｖｒｍｓは、アナログドライバのような固定値を直接提供することに代えて、低電圧デューティ比と高電圧デューティ比とを使用して、画素にロードされる必要があり、ここで高電圧デューティ比と低電圧デューティ比との和は１に等しいことに留意されたい。高電圧と低電圧とが決定されたことを前提として、高電圧（または低電圧）デューティ比が異なるとき、液晶粒子上にロードされた実効電圧は異なる。第１のビットシーケンスと第２のビットシーケンスとのデューティ比が同じとき、第１の画素セットの実効電圧と第２の画素セットの実効電圧とは同じであって、さらに、第１の画素セットの位相と第２の画素セットの位相とも同じである。
可能な設計において、複数の画素セットは第３の画素セットと第４の画素セットとを含み、複数のビットシーケンスは第３のビットシーケンスを含み、方法は、第３のビットシーケンスを使用して第３の画素セットの電圧と第４の画素セットの電圧とを制御する段階であって、第３の画素セットおよび第４の画素セットは、ＬＣｏＳ２次元アレイの波長方向における隣接画素セットである、段階を含む。このように、波長方向における隣接画素は同じビットシーケンスを使用し、その結果、同時に発生する異なる波長のジッタは同期され、それによりフィルタスペクトルの均一性を保証する。
第３の画素セットと第４の画素セットとはポート方向において同じ位相サイクルにあり、第３の画素セットの位相と第４の画素セットの位相とは同じである。
第３の画素セットと第４の画素セットとは、第１の画素セットにおける画素サブセットであってもよく、または、第２の画素セットにおける画素サブセットであってもよいことに留意されたい。
可能な設計において、第１のビットシーケンスと第２のビットシーケンスとは１または複数の相補的なビットを有し、および／または、第１のビットシーケンスのビットの数量と第２のビットシーケンスのビットの数量とは異なる。
可能な設計において、第１の画素セットは１または複数の画素を含み、および／または、第２の画素セットは１または複数の画素を含む。
任意選択的に、第１の画素セットは１つの位相サイクルにおいて１または複数の画素を含むか、または、第１の画素セットは複数の位相サイクルにおいて複数の画素を含み、第１の画素セットが複数の位相サイクルにおいて複数の画素を含む場合、当該複数の画素は隣接しなくてよく；および／または、第２の画素セットは１つの位相サイクルにおいて１または複数の画素を含むか、または、第２の画素セットは複数の位相サイクルにおいて複数の画素を含み、第２の画素セットが複数の位相サイクルにおいて複数の画素を含む場合、当該複数の画素は隣接しなくてよい。
可能な設計において、第３の画素セットは１または複数の画素を含み、および／または、第４の画素セットは１または複数の画素を含む。
可能な設計において、第１のビットシーケンスと第２のビットシーケンスとは予め構成されたビットシーケンスであるか、または、第１のビットシーケンスと第２のビットシーケンスとはリアルタイムで生成されるビットシーケンスである。
可能な設計において、第３のビットシーケンスは予め構成されたビットシーケンスであるか、または、第３のビットシーケンスはリアルタイムで生成されるビットシーケンスである。
第２の態様によると、本発明の実施形態は液晶オンシリコンを提供する。液晶オンシリコンは、第１の態様の任意の可能な設計において提供される任意の方法を実装するように構成され得、当該液晶オンシリコンは、
液晶層であって、ここで当該液晶層は複数の画素セットを含み、当該複数の画素セットは第１の画素セットと第２の画素セットとを含む、液晶層と、
複数のビットシーケンスを決定するように構成された駆動回路であって、ここで当該複数のビットシーケンスは第１のビットシーケンスと第２のビットシーケンスとを含み、さらに、第１のビットシーケンスを使用して第１の画素セットの電圧を制御することと、第２のビットシーケンスを使用して第２の画素セットの電圧を制御することとを行うように構成されており、ここで第１の画素セットと第２の画素セットとはＬＣｏＳ２次元アレイのポート方向において異なる位相サイクルにあり、第１の画素セットと第２の画素セットとは同じ位相を有しており、第１のビットシーケンスと第２のビットシーケンスとのデューティ比は同じである、駆動回路と
を含む。
液晶オンシリコンは、位相変調効果を実現するように構成されており、液晶オンシリコンの表面に入射されるビームの回折および偏向方向を独立して制御し得る。
液晶オンシリコンはさらに、第１のパネル、第２のパネル、および配向膜を含み得る。第１のパネルはシリコンバックプレーンであり得、第２のパネルは透明ガラス基板であり得る。液晶層は、第１のパネルと第２のパネルとの間に位置付けられる。２つの配向膜が、液晶層の２つの対向する側に位置付けられる。換言すると、配向膜のうちの１つは液晶層と第１のパネルとの間に位置付けられ、配向膜のうちの他方は液晶層と第２のパネルとの間に位置付けられる。配向膜は、液晶層内の液晶が初期方向を有することを可能とするように構成される。
任意選択的に、駆動回路は、第１の電極層と第２の電極層とを含む。第１の電極層は液晶層と第１のパネルとの間に位置付けられる。第２の電極層は液晶層と第２のパネルとの間に位置付けられる。具体的に、第１の電極層は第１のパネルの液晶層に面した側に形成され、第２の電極層は第２のパネルの液晶層に面した側に形成され、２つの配向膜は、第１の電極層と第２の電極層との間に位置付けられる。第１の電極層と第２の電極層との電源がオンにされる場合、液晶層内の液晶は、垂直に整列された駆動を介して、偏向するように制御される。
具体的に、ビットシーケンスを使用することによって駆動回路内の第１の電極層と第２の電極層とに電圧がロードされて、第１の電極層と第２の電極層との間に電界を生成される場合、液晶層内の液晶は偏向する。実施形態において、液晶層内の液晶の液晶長軸は、第１のパネルに対して実質的に平行な方向から、第１のパネルに対して実質的に垂直な方向に偏向する。別の実施形態において、液晶層内の液晶長軸は、第１のパネルに対して実質的に垂直な方向から、第１のパネルに対して実質的に平行な方向に偏向し得る。液晶は複屈折材料であるので、液晶の偏向は、同等な屈折率の変化をもたらし、その結果、位相変調効果が実現される。加えて、液晶分子の偏向角度は、第１の電極層と第２の電極層とにロードされた電圧の強さに関連する。したがって、異なる位相変調量が異なる電圧をロードすることによって実現され得る。
可能な設計において、複数の画素セットは第３の画素セットと第４の画素セットとを含み、複数のビットシーケンスは第３のビットシーケンスを含み、駆動回路はさらに、第３のビットシーケンスを使用して第３の画素セットの電圧と第４の画素セットの電圧とを制御するように構成されており、ここで第３の画素セットおよび第４の画素セットは、ＬＣｏＳ２次元アレイの波長方向における隣接画素セットである。このように、波長方向における隣接画素は同じビットシーケンスを使用し、その結果、同時に発生する異なる波長のジッタは同期され、それによりフィルタスペクトルの均一性を保証する。
第３の画素セットと第４の画素セットとはポート方向において同じ位相サイクルにあり、第３の画素セットの位相と第４の画素セットの位相とは同じである。
可能な設計において、第１のビットシーケンスと第２のビットシーケンスとは１または複数の相補的なビットを有し、および／または、第１のビットシーケンスのビットの数量と第２のビットシーケンスのビットの数量とは異なる。
可能な設計において、第１の画素セットは１または複数の画素を含み、および／または、第２の画素セットは１または複数の画素を含む。
任意選択的に、第１の画素セットは１つの位相サイクルにおいて１または複数の画素を含むか、または、第１の画素セットは複数の位相サイクルにおいて複数の画素を含み、第１の画素セットが複数の位相サイクルにおいて複数の画素を含む場合、当該複数の画素は隣接しなくてよく；および／または、第２の画素セットは１つの位相サイクルにおいて１または複数の画素を含むか、または、第２の画素セットは複数の位相サイクルにおいて複数の画素を含み、第２の画素セットが複数の位相サイクルにおいて複数の画素を含む場合、当該複数の画素は隣接しなくてよい。
可能な設計において、第３の画素セットは１または複数の画素を含み、および／または、第４の画素セットは１または複数の画素を含む。
可能な設計において、第１のビットシーケンスと第２のビットシーケンスとは予め構成されたビットシーケンスであるか、または、第１のビットシーケンスと第２のビットシーケンスとはリアルタイムで生成されるビットシーケンスである。
可能な設計において、第３のビットシーケンスは予め構成されたビットシーケンスであるか、または、第３のビットシーケンスはリアルタイムで生成されるビットシーケンスである。
第３の態様によると、本発明の実施形態は波長選択スイッチを提供する。波長選択スイッチは、少なくとも１つの入力ポートと、入力ポートに対応する少なくとも１つの出力ポートと、波長分割多重化ユニットと、第２の態様に記載の液晶オンシリコンとを含む。入力ポートは、入力ビームを受け取るように構成され、入力ビームは、波長の交差の後に異なる出力ポートにおいて出力され得る。波長分割多重化ユニットは、異なる角度で波長を散乱させ、次に別のコンポーネント（例えば、レンズ）が散乱されたビームを平行ビームに変換して、液晶オンシリコンの異なる位置に入射するように構成され得る。液晶オンシリコンは、ポート方向において、異なる波長コンポーネントに対して特定の光出力を実行する。
任意選択的に、波長選択スイッチはさらに、偏光変換ユニット、レンズ、反射鏡等を含む。偏光変換ユニットは、入力ビームを、液晶オンシリコンの動作偏光状態に対応する直線偏光に変換するように構成され得る。レンズは、散乱したビームを平行ビームに変換して、液晶オンシリコンの異なる位置に入射するように構成され得る。反射鏡は、光を反射するように構成される。波長分割多重化ユニットは、回折格子であり得る。
任意選択的に、上述の構造ユニットに加えて、波長選択スイッチは、液晶オンシリコン内の画素を駆動するようにビットシーケンスを選択的に構成して、ポート方向において光出力を制御するように構成された、コントローラまたはプロセッサを含み得る。コントローラまたはプロセッサは、ハードウェア、ソフトウェア、ファームウェアまたはそれらの任意の組み合わせによって実装され得る。例えば、コントローラまたはプロセッサは、１または複数のプロセッサ、デジタル信号プロセッサ、特定用途向け集積回路、フィールドプログラマブルゲートアレイ、ディスクリートロジック、またはそれらの任意の組み合わせであり得る。コントローラまたはプロセッサが部分的にソフトウェアによって実装される場合、デバイスは、適切な非一時的なコンピュータ可読記憶媒体に、ソフトウェアのためのコンピュータ実行可能命令を格納し得、ハードウェア内の１または複数のプロセッサを使用して命令を実行し、本発明の技術的解決手段を実行し得る。
第４の態様によると、本願の実施形態はＲＯＡＤＭデバイスを提供し、ＲＯＡＤＭデバイスは、
クライアント側方向と線側方向との間で波長の追加／削除を実装するように構成されたローカル追加／削除モジュールと、
第３の態様に記載の１または複数の波長選択スイッチを含み、クライアント側方向と線側方向との間で波長の選択を実装するように構成された、波長交差モジュールと
を含む。
本発明の実施形態または先行技術における技術的解決手段をより明確に説明すべく、以下では、実施形態または先行技術を説明するために要求される添付図面を簡単に説明する。明らかに、以下の説明における添付図面は、単に本発明のいくつかの実施形態を示すものに過ぎず、当業者であれば、創造的な努力なしに、これらの添付図面から他の実装を導出することができる。これらの全ての実施形態または実装は、本発明の保護範囲に含まれるものとする。
本願の実施形態に適用可能な波長選択スイッチの概略構造図である。
図１に示された波長選択スイッチの液晶オンシリコンの概略構造図である。
図２に示された液晶オンシリコン内の液晶の回転の概略図である。
ＬＣｏＳ２次元アレイにおける入射光ビームの配置の概略図である。
ポート方向における位相サイクル、位相、および画素の間の関係の概略図である。
液晶オンシリコンアレイにおける画素のジッタの理由の概略図である。
液晶オンシリコンアレイにおける画素にロードされた電圧と、画素の位相との間の関係の概略図である。
異なるビットシーケンスによって生成される位相ジッタの概略図である。
同じデューティ比を有する異なるビットシーケンスの概略図である。
波長方向において隣接画素に異なるビットシーケンスが適用される２次元平面の概略図である。
異なる波長の同時に発生したジッタの概略図である。
本発明の実施形態に記載の位相ジッタを低減するための２次元アレイの概略平面図である。
本発明の実施形態に記載の位相ジッタを低減するための方法のフローチャートである。
本発明の実施形態に適用可能なＲＯＡＤＭデバイスの概略構造図である。
本願の目的、技術的解決手段、および利点をより明確にするために、以下ではさらに、添付図面を参照して詳細に本願を説明する。方法の実施形態における具体的な動作方法は、装置の実施形態またはシステムの実施形態に適用することもできる。
図１は、本願の実施形態に適用可能な波長選択スイッチ（Ｗａｖｅｌｅｎｇｔｈ Ｓｅｌｅｃｔｉｖｅ Ｓｗｉｔｃｈ，ＷＳＳ）１００の概略構造図である。波長選択スイッチ１００は、ＲＯＡＤＭ（Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ｏｐｔｉｃａｌ Ａｄｄ／Ｄｒｏｐ Ｍｕｌｔｉｐｌｅｘｅｒ，再構成可能な光追加／削除マルチプレクサ）に適用され得る。波長選択スイッチ１００は液晶オンシリコン１を含み、液晶オンシリコン（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ ｏｎ Ｓｉｌｉｃｏｎ，ＬＣｏＳ）１は、波長選択スイッチ１００の光スイッチングエンジンとして使用されることで位相変調効果を実現し、液晶オンシリコン１の異なる領域に入射された光ビームの回折および偏向方向を独立して制御する。
波長選択スイッチ１００はさらに、少なくとも１つの入力ポート１０１（例えば、入力ファイバ）、入力ポート１０１に対応する少なくとも１つの出力ポートグループ、偏光変換ユニット１０３、波長分割多重化装置１０４（例えば、回折格子）、およびレンズ１０５を含み得る。各出力ポートグループは、少なくとも２つの出力ポート１０２（例えば、出力ファイバ）を含む。図１に示されるように、図における全てのビーム送信経路は可逆経路である。多波長信号は、入力ポート１０１を介して入力ビームを形成する。入力ビームは、偏光変換ユニット１０３によって、液晶オンシリコン１の動作偏光状態に対応する直線偏光に変換される。直線偏光は波長分割多重化装置１０４に入射され、波長分割多重化装置１０４は波長を異なる角度で散乱し、次にレンズ１０５は散乱した光ビームを平行光ビームに変換して、液晶オンシリコン１の異なる位置に入射させる。異なる波長の光ビームは、液晶オンシリコン１の異なる領域に集束され、回折および偏向し、回折した光ビームは、偏光変換ユニット１０３を使用して元々の偏光状態に戻り、異なる波長の光ビームは、それぞれのターゲット出力ポート１０２に結合される。異なる波長の光ビームのそれぞれの回折および偏向方向が液晶オンシリコン１の異なる領域によって制御されるので、液晶オンシリコン１は、任意の波長の組み合わせを出力ポート１０２のうちの任意の１つに切り替えることができる。波長選択スイッチ１００はさらに反射鏡１０６を含み、反射鏡１０６は光を反射するように構成される。
上述の構造ユニットに加えて、波長選択スイッチは、液晶オンシリコン内の画素を駆動するようにビットシーケンスを選択的に構成して、ポート方向において光出力を制御するように構成された、コントローラまたはプロセッサを含み得る。コントローラまたはプロセッサは、ハードウェア、ソフトウェア、ファームウェアまたはそれらの任意の組み合わせによって実装され得る。例えば、コントローラまたはプロセッサは、１または複数のプロセッサ、デジタル信号プロセッサ、特定用途向け集積回路、フィールドプログラマブルゲートアレイ、ディスクリートロジック、またはそれらの任意の組み合わせであり得る。コントローラまたはプロセッサが部分的にソフトウェアによって実装される場合、デバイスは、適切な非一時的なコンピュータ可読記憶媒体に、ソフトウェアのためのコンピュータ実行可能命令を格納し得、ハードウェア内の１または複数のプロセッサを使用して命令を実行し、本発明の技術的解決手段を実行し得る。
図２は、上述の液晶オンシリコンの物理的構造の概略図である。液晶オンシリコンは、波長選択スイッチ１００に適用され得る。液晶オンシリコン１は、偏向ビームを形成すべく、線形偏光状態の入射光ビームを回折するように構成される。液晶オンシリコン１は、偏光感応性コンポーネントであり、１つの偏光方向（すなわち、動作偏光方向）においてのみ動作し得る。入射光ビームの偏光方向は、液晶オンシリコン１の動作偏光方向である。液晶オンシリコン１は、第１のパネル１１、第２のパネル１２、液晶層１３、駆動回路１４、および２つの配向膜（Ａｌｉｇｎｍｅｎｔ Ｆｉｌｍ）１５を含む。第１のパネル１１は、第２のパネル１２と対向するように配置される。第１のパネル１１は、第２のパネル１２に対して平行である。第１のパネル１１は、シリコンバックプレーン（ｓｉｌｉｃｏｎ ｂａｃｋｐｌａｎｅ）であり得、第２のパネル１２は透明ガラス基板（ｇｌａｓｓ ｓｕｂｓｔｒａｔｅ）であり得る。液晶層１３は第１のパネル１１と第２のパネル１２との間に位置付けられ、多くの液晶分子を含む。液晶分子は、電極層に電圧がロードされる場合に偏向する。駆動回路１４は、電界を生成して、液晶層１３内の液晶を制御して偏向させるように構成される。２つの配向膜１５が、液晶層１３の２つの対向する側に位置付けられる。換言すると、配向膜１５のうちの１つは液晶層１３と第１のパネル１１との間に位置付けられ、配向膜１５のうちの他方は液晶層１３と第２のパネル１２との間に位置付けられる。配向膜１５は、液晶層１３内の液晶が初期方向を有することを可能とするように構成される。
例えば、駆動回路１４は、第１の電極層１４１と第２の電極層１４２とを含む。第１の電極層１４１は、液晶層１３と第１のパネル１１との間に位置付けられる。第２の電極層１４２は、液晶層１３と第２のパネル１２との間に位置付けられる。具体的に、第１の電極層１４１は第１のパネル１１の液晶層１３に面した側に形成され、第２の電極層１４２は第２のパネル１２の液晶層１３に面した側に形成され、２つの配向膜１５は、第１の電極層１４１と第２の電極層１４２との間に位置付けられる。第１の電極層１４１と第２の電極層１４２との電源がオンにされる場合、液晶層１３内の液晶は、垂直に整列された（Ｖｅｒｔｉｃａｌｌｙ－ａｌｉｇｎｅｄ， ＶＡ）駆動を介して、偏向するように制御される。
図２および図３を参照すると、電圧が第１の電極層１４１と第２の電極層１４２とにロードされて第１の電極層１４１と第２の電極層１４２との間に電界を生成する場合、液晶層１３内の液晶は偏向する（偏向面は図３におけるＸＹ面、すなわち、第１のパネル１１に対して垂直な平面である。）。Ｘは波長方向を表し、Ｙは位相サイクル２πを表し、Ｚはポート方向を表す。例えば、液晶層１３内の液晶は、図３の左の図の状態から図３の右の図の状態に偏向する。換言すると、液晶長軸は、第１のパネル１１に対して実質的に平行な方向から、第１のパネル１１に対して実質的に垂直な方向に偏向する。これは、本願における説明の一例として使用される。別の実施形態において、液晶層１３内の液晶長軸は、第１のパネル１１に対して実質的に垂直な方向から、第１のパネル１１に対して実質的に平行な方向に偏向し得る。液晶は複屈折材料であるので、液晶の偏向は、同等な屈折率の変化をもたらし、その結果、位相変調効果が実現される。加えて、液晶分子の偏向角度は、第１の電極層１４１と第２の電極層１４２とにロードされた電圧の強さに関連する。したがって、異なる位相変調量が異なる電圧をロードすることによって実現され得る。これは、液晶オンシリコン２次元アレイ内の画素に対して位相変調を実行する原理である。
図４は、ＬＣｏＳ２次元アレイにおける入射光ビームの配置の概略図である。ＬＣｏＳ２次元アレイは、波長方向とポート方向とを含む。波長方向は、異なる波長の光スポットが、液晶オンシリコン１の表面上に入射される場合に、異なる角度で散乱することを示す。ポート方向は、異なるポートにおいて特定の波長の光スポットの信号出力が異なる位相に基づいて実装される（または、光スポットが異なる回折角を有する）ことを示す。図４に示されるように、ＬＣｏＳは数百万の画素を含み、画素は電子的要素であり得る。電子的要素は、図３に示すパネル、電極層、および液晶層を含み得る。画素の位相は、液晶層内の液晶粒子に異なる電圧をロードすることによって制御され得る。光スポットがＬＣｏＳの表面に入射される場合、異なる波長チャネル（例えば、λ１、λ２、およびλ３）の光スポットは、液晶面の波長方向において配置される。具体的に、入射光ビームλ１に対応する波長チャネルは領域Ｂ１における画素を占有し、入射光ビームλ２に対応する波長チャネルは領域Ｂ２における画素を占有し、入射光ビームλ３に対応する波長チャネルは領域Ｂ３における画素を占有し、入射光ビームλ１、λ２、およびλ３の波長は互いに異なる。駆動電圧が駆動回路にロードされる場合、特定の波長チャネルによって占有された領域における画素の駆動電圧はポート方向において異なるので、異なる駆動電圧は、ポート方向における画素の位相が２πステップ変化を有するサイクルにあるようにする。図５に示されるように、例えば、ポート方向における画素は３つの位相Ｐ１、Ｐ２、およびＰ３の合計を有し、ステップ変化を有する周期的な配置が示される。第１の画素、第４の画素、および第７の画素の位相はＰ１であり、第２の画素、第５の画素、および第８の画素の位相はＰ２であり、第３の画素、第６の画素、および第９の画素の位相はＰ３である。１つの位相サイクルは３つの画素を含む。第１の位相サイクルは第１の画素、第２の画素、および第３の画素の位相を含み、第２の位相サイクルは第４の画素、第５の画素、および第６の画素の位相を含み、第３の位相サイクルは第７の画素、第８の画素、および第９の画素の位相を含む。図５における画素と位相との間の対応関係は単に一例に過ぎず、各位相サイクルは多くの異なる位相を含み得、隣接画素の位相もまた同じであり得ることに留意されたい。これは、本発明において具体的に限定されるものではない。異なる波長の光スポットはＬＣｏＳ２次元アレイにおいて完全に独立して分配されるわけではなく、波長の光スポットは互いに重なり合うことが多く、同じ画素は複数の波長の光スポットを含み得ることにさらに留意されたい。
図６および図７は、液晶オンシリコンアレイにおける画素の位相ジッタの理由の概略図である。図６に示されるように、実効電圧Ｖｒｍｓは、アナログドライバのような固定値を直接提供することに代えて、２つの電圧（低電圧ＶＬおよび高電圧ＶＨ）のデューティ比（ＤｕｔｙＲａｔｉｏ）を使用することによって画素にロードされる必要がある。例えば、図６において、高電圧ＶＨは４Ｖであり、低電圧ＶＬは１Ｖである。出力電圧（すなわち、実効電圧Ｖｒｍｓ）２Ｖを取得するためには、Ｖｒｍｓ＝√ＶＬ ２＊（１－ＤｕｔｙＲａｔｉｏ）＋ＶＨ ２＊ＤｕｔｙＲａｔｉｏに従って、高電圧デューティ比ＤｕｔｙＲａｔｉｏは０．２となり、低電圧デューティ比は０．８となる。高電圧デューティ比と低電圧デューティ比との和は１に等しいことに留意されたい。液晶オンシリコンの画素にロードされた駆動電圧と画素の位相との間には、一対一の対応関係が存在する。具体的に、画素にロードされた異なる駆動電圧は、画素の異なる位相を決定する。位相と駆動電圧との間の関係の詳細については、図７を参照されたい。実効電圧は、時間的に高電圧ＶＨのデューティ比と低電圧ＶＬのデューティ比とを使用して形成される。換言すると、実効電圧Ｖｒｍｓが変化しないままの場合、液晶粒子の両端にロードされた電圧は、高電圧と低電圧との間で常に切り替わる。切り替え速度を液晶の応答速度より完全に大きくはできないので、画素の位相も、高電圧と低電圧との間で切り替えることによって変化する。図６に示されるように、最後の反射は、液晶の画素の位相が時間と共に規則的にジッタすることである。このようなジッタは、フリッカとも称され得る。
ジッタは、リンクの光信号対雑音比に影響を与える重要パラメータである。ジッタの振幅が増加すると、それにしたがって光信号対雑音比は低下する。複数の波長選択スイッチがカスケードされるとき、光信号対雑音比は指数関数的に低下する。
図８は、異なるビットシーケンスによって生成される位相ジッタの概略図である。同じデューティ比は、ビットシーケンスと称される異なるビット組成方式を有することもでき、ビットシーケンスは、電圧信号の生成を駆動し得、電圧信号の正規化表示であり得ることが理解され得る。例えば、低電圧は０Ｖでありビットシーケンスにおいて０で示され、高電圧は４Ｖでありビットシーケンスにおいて１で示されると仮定する。説明を簡単にするために、この実施形態において、４ビットは、高電圧と低電圧との間の変換と、実効電圧の出力とを実装するために使用される。高電圧デューティ比と低電圧デューティ比との両方が５０％である場合、上述の式Ｖｒｍｓ＝√ＶＬ ２＊（１－ＤｕｔｙＲａｔｉｏ）＋ＶＨ ２＊ＤｕｔｙＲａｔｉｏに従って、実効電圧は２．８３Ｖとなる。高電圧および低電圧のそれぞれは、２ビットを占有する。この場合、６つのビットシーケンス１１００、００１１、１０１０、０１０１、１００１および０１１０が存在する。図９を参照すると、６つのビットシーケンスにおいて、高電圧と低電圧との間における切り替え速度は異なる。２つのビットシーケンス１０１０および０１０１において、高電圧と低電圧とは交互であり、隣接ビットの電圧が異なり、電圧切り替え速度は、ビットシーケンス１１００、００１１、１００１および０１１０の電圧切り替え速度より高い。図８は、２つのタイプのビットシーケンスによって生成された位相ジッタの振幅を示す。濃い線で示された位相ジッタはビットシーケンス１１００、００１１、１００１および０１１０によって生成され、淡い線の位相ジッタはビットシーケンス１０１０および０１０１によって生成される。比較によって、高電圧とより低い電圧との間の切り替え速度が高いほど、生成される位相ジッタの振幅が小さいことが明確である。
図１０ａおよび図１０ｂは、異なるビットシーケンスが波長方向において使用される場合の、異なる波長のジッタを時間と共に示す概略図である。現在、波長方向において隣接画素にロードされた電圧は通常、異なるビットシーケンスを使用して制御される。図１０ａに示されるように、画素１００は、ＬＣｏＳの平面図において、ｘ軸の行とｙ軸の列とに沿って延伸する。ｘ軸は波長方向を表し、ｙ軸はポート方向を表す。一例として、波長方向における１つの行と複数の行と（もしくは、１つの列または複数の列）の隣接画素の位相は同じであることが理解され得る。図１０ａに示されるように、２つの隣接画素１００１１および１００１２は波長方向において異なるビットシーケンスを使用し、ここで画素１００１１によって使用されるビットシーケンスは１０１０であり、画素１００１２によって使用されるビットシーケンスは０１０１である。波長方向における隣接画素の同時刻の駆動電圧は同期されないので、システムにおける異なる波長の同時刻のジッタも同期しない。図１０ｂに示されるように、横軸は波長方向であり、縦軸は特定の波長の光スポットの光強度であり、時間１はモーメント時間１における異なる波長の光スポットのジッタを示し、時間２はモーメント時間２における異なる波長の光スポットのジッタを示す。異なる波長の同時刻のジッタは異なることが分かり得る。これは最後的に、不均一なフィルタスペクトルおよび比較的に高いＯＳＮＲコストをもたらす。本発明において、異なるビットシーケンスがポート方向における同じ位相の画素に適用され、同じビットシーケンスが波長方向における同じ位相の画素（または波長方向における隣接画素）に適用され、その結果、異なる波長の同時刻のジッタが同期され、それにより、不均一なフィルタスペクトルを有効に回避し得る。具体的な解決手段については、図１１を参照されたい。
図１１は、本願の実施形態に適用可能な、ジッタを低減するための液晶オンシリコン２次元アレイの概略平面図である。図１１に示されるように、例えば、液晶オンシリコンの２次元アレイ面において、ポート方向において３つの画素領域Ａ、ＢおよびＣが存在し、各画素領域は少なくとも１つの位相サイクルを含み、各位相サイクルは３つの位相Ｐ１、Ｐ２およびＰ３を含む。異なるビットシーケンスが画素領域における同じ位相の画素（例えば、画素領域Ａ、画素領域Ｂ、および画素領域Ｃにおける位相Ｐ１の画素）に適用されて電圧信号が駆動され、その結果、位相ジッタは互いに相殺され抑制される。具体的に、ビットシーケンスＡ１は画素領域Ａ内の特定の位相サイクルにおける位相Ｐ１の画素に適用され、ビットシーケンスＢ１は画素領域Ｂ内の特定の位相サイクルにおける位相Ｐ１の画素に適用され、ビットシーケンスＣ１は画素領域Ｃ内の特定の位相サイクルにおける位相Ｐ１の画素に適用される。本発明において、３つのビットシーケンスによって生成されるジッタが異なることが保証される限り、ビットシーケンスＡ１、Ｂ１およびＣ１のビットの数量は具体的に限定されない。図１１に示されるように、ビットシーケンスＡ１は１０１０であり、ビットシーケンスＢ１は１０１０１であり、ビットシーケンスＣ１は０１０１０であり、ビットシーケンスＡ１、Ｂ１およびＣ１によって駆動される電圧信号によって生成される位相ジッタは異なり、部分的に相殺され得る。具体的に、ポート方向において、ビットシーケンスＡ１およびＢ１が適用された画素の位相ジッタがピーク値である場合、ビットシーケンスＣ１が適用された画素の位相ジッタはちょうど谷値であり、ビットシーケンスＡ１およびＢ１が適用された画素の位相ジッタを部分的に相殺し得；ビットシーケンスＡ１が適用された画素の位相ジッタが谷値である場合、ビットシーケンスＢ１およびＣ１が適用された画素の位相ジッタはピーク値と谷値との間に低下し、ビットシーケンスＡ１が適用された画素の位相ジッタを部分的に相殺し得る。図１１は、ビットシーケンスの一例に過ぎない。異なる画素領域における同じ位相の画素に適用されたビットシーケンスがちょうど相補的であるとき、画素の位相ジッタ効果はより低く、非常に小さい位相ジッタが最後的に示されることを理解されたい。例えば、各画素領域が２つまたはそれより多くの位相サイクルを含む場合、同じ画素領域内の異なる位相サイクルにおける同じ位相には、同じビットシーケンスが適用され得る。例えば、画素領域Ａが第１の位相サイクルおよび第２の位相サイクルの２つの位相サイクルを含み、第１の位相サイクルおよび第２の位相サイクルのそれぞれが３つの位相Ｐ１、Ｐ２およびＰ３を含むとき、ビットシーケンスＡ１は、第１の位相サイクルにおける位相Ｐ１の画素に適用され、ビットシーケンスＡ１は、第２の位相サイクルにおける位相Ｐ１の画素にも適用される。位相Ｐ１、Ｐ２およびＰ３の画素の電圧は異なる（位相は電圧に依存する）ことと、正規化電圧として実装されたビットシーケンスは当然異なることとに留意されたい。
任意選択的に、各画素領域は１つの位相サイクルのみを含み得、１つの位相サイクルにおけるＰ１のような同じ位相の画素サブ領域は、ポート方向において１つの画素または複数の画素を含み得、波長方向において少なくとも２つの画素を含み得る。本発明において、ポート方向において異なる画素領域における同じ位相の画素には異なるビットシーケンスが適用され、その結果、位相ジッタ重畳効果が抑制され得る。加えて、波長方向において同じ位相の画素に同じビットシーケンスが適用され、その結果、波長方向におけるジッタが同期され、それにより、同時刻の異なる波長のジッタ間の差異によってもたらされる不均一なフィルタスペクトルを有効に回避し、追加のＯＳＮＲコストを回避する。
図１２は、本発明の実施形態に記載の位相ジッタを低減するための方法のフローチャートである。方法は、ＬＣｏＳベースの光交差コンポーネントに適用可能される。方法は具体的に、次の段階を含む。
Ｓ１０１：ＬＣｏＳをポート方向においてｍ個の画素領域に分割し、ここで、ｍ≧２であり、各画素領域は少なくとも１つの位相サイクルを含む。
この実施形態において、ＬＣｏＳはポート方向において、第１の画素領域、第２の画素領域、…、およびｍ番目の画素領域と定義される少なくとも２つの画素領域に分割される。各画素領域は少なくとも１つの位相サイクルを含み、各位相サイクルはＰ１、Ｐ２およびＰ３のような複数の位相を含み得る。Ｐ１のような各位相の画素サブ領域は、ポート方向において１つのみの画素または複数の画素を含み得、波長方向において少なくとも２つの画素を含む。
全ての画素領域に含まれる画素の数量および位相サイクルの数量は異なり得、これはこの実施形態に限定されるものではないことに留意されたい。
Ｓ１０２：異なるビットシーケンスを異なる画素領域における同じ位相に適用する。
この実施形態において、例えば、ＬＣｏＳはポート方向において、第１の画素領域、第２の画素領域、および第３の画素領域の３つの画素領域に分割され得る。各画素領域は少なくとも１つの位相サイクルを含み、各位相サイクルは複数の位相を含む。全ての画素領域における同じ位相の画素に異なるビットシーケンスが適用されて電圧信号を駆動し、その結果、位相ジッタは互いに相殺され抑制される。
具体的に、図１１に示されるように、ビットシーケンスＡ１は画素領域Ａ内の特定の位相サイクルにおける位相Ｐ１の画素に適用され、ビットシーケンスＢ１は画素領域Ｂ内の特定の位相サイクルにおける位相Ｐ１の画素に適用され、ビットシーケンスＣ１は画素領域Ｃ内の特定の位相サイクルにおける位相Ｐ１の画素に適用される。本発明において、３つのビットシーケンスによって生成されるジッタが異なることが保証される限り、ビットシーケンスＡ１、Ｂ１およびＣ１のビットの数量は具体的に限定されない。例えば、ビットシーケンスＡ１は１０１０であり、ビットシーケンスＢ１は１０１０１であり、ビットシーケンスＣ１は０１０１０であり、ビットシーケンスＡ１、Ｂ１およびＣ１によって駆動される電圧信号によって生成される位相ジッタは異なり、部分的に相殺され得る。具体的に、ポート方向において、ビットシーケンスＡ１およびＢ１が適用された画素の位相ジッタがピーク値である場合、ビットシーケンスＣ１が適用された画素の位相ジッタはちょうど谷値であり、ビットシーケンスＡ１およびＢ１が適用された画素の位相ジッタを部分的に相殺し得；ビットシーケンスＡ１が適用された画素の位相ジッタが谷値である場合、ビットシーケンスＢ１およびＣ１が適用された画素の位相ジッタはピーク値と谷値との間に低下し、ビットシーケンスＡ１が適用された画素の位相ジッタを部分的に相殺し得る。図１１は、ビットシーケンスの一例に過ぎない。異なる画素領域における同じ位相の画素に適用されたビットシーケンスがちょうど相補的であるとき、画素の位相ジッタ効果はより低く、非常に小さい位相ジッタが最後的に示されることを理解されたい。
例えば、各画素領域が２つまたはそれより多くの位相サイクルを含む場合、同じ画素領域内の異なる位相サイクルにおける同じ位相には、同じビットシーケンスが適用され得る。例えば、画素領域Ａが第１の位相サイクルおよび第２の位相サイクルの２つの位相サイクルを含み、第１の位相サイクルおよび第２の位相サイクルのそれぞれが３つの位相Ｐ１、Ｐ２およびＰ３を含むとき、ビットシーケンスＡ１は、第１の位相サイクルにおける位相Ｐ１の画素に適用され、ビットシーケンスＡ１は、第２の位相サイクルにおける位相Ｐ１の画素にも適用される。
任意選択的に、各画素領域は１つの位相サイクルのみを含み得、１つの位相サイクルにおけるＰ１のような同じ位相の画素サブ領域は、ポート方向において１つの画素または複数の画素を含み得、波長方向において少なくとも２つの画素を含み得る。本発明において、ポート方向において異なる画素領域における同じ位相の画素には異なるビットシーケンスが適用され、その結果、位相ジッタ重畳効果が抑制され得る。加えて、波長方向において同じ位相の画素に同じビットシーケンスが適用され、その結果、波長方向におけるジッタが同期され、それにより、同時刻の異なる波長のジッタ間の差異によってもたらされる不均一なフィルタスペクトルを有効に回避し、追加のＯＳＮＲコストを回避する。
図１３は、本発明の実施形態に適用可能なＲＯＡＤＭデバイスの概略図である。Ｃ（ｃｏｌｏｒｌｅｓｓ、無色）、Ｄ（ｄｉｒｅｃｔｉｏｎｌｅｓｓ、無方向）、およびＣ（ｃｏｎｔｅｎｔｉｏｎｌｅｓｓ、無競合）の典型的なＲＯＡＤＭデバイスは、線側モジュールおよびクライアント側モジュールを含む。図１３に示されるように、ＲＯＡＤＭデバイスに含まれる２つの基本的な機能モジュールは、線側モジュールとして機能すると共に１つの光直線方向から別の直線方向に任意の波長チャネルを送信するように構成された再構成可能な波長追加／削除（交差）デバイス（Ｒ‐ＷＡＤＤ）と、クライアント側モジュールとして機能すると共に任意の直線方向の波長を削除して任意の直線方向にローカル波長を追加するように構成された再構成可能なローカル追加／削除デバイス（Ｒ‐ＬＡＤＤ）とである。Ｒ‐ＷＡＤＤは波長選択機能を有しており、複数の波長選択スイッチモジュールの積層および相互接続を介して取得される。
上述の説明では主に、本願の実施形態において提供される解決手段を方法の観点から説明する。上述の機能を実装すべく、機能に対応するハードウェア構造および／またはソフトウェアモジュールが含まれる。当業者であれば、本明細書に開示された実施形態において説明される例と組み合わせて、ユニットおよびアルゴリズム段階が、本願のハードウェアによってまたはハードウェアとコンピュータソフトウェアとの組み合わせによって実装され得ることを容易に認識するはずである。機能がハードウェアによって実行されるか、またはコンピュータソフトウェアによって駆動されるハードウェアによって実行されるかは、技術的解決手段の特定の用途および設計制約に依存する。当業者であれば、異なる方法を使用して、説明した機能を特定の用途ごとに実装し得るが、かかる実装が本願の範囲を超えるものとみなされるべきではない。
本願の実施形態において、波長選択スイッチは、上述の方法例に基づいて機能モジュールに分割され得る。例えば、各機能モジュールは、各対応する各機能に基づく分割を介して取得されてもよく、または、２つまたはより多くの機能が１つの処理モジュールに統合されてもよい。統合されたモジュールは、ハードウェアの形態で実装されてもよく、または、ソフトウェア機能モジュールの形態で実装されてもよい。本願の実施形態において、モジュール分割は、一例であり、単に論理的な機能区分に過ぎないことに留意されたい。実際の実装においては、別の分割方式であってもよい。
当業者であれば、上述の実施形態の全てまたはいくつかの段階が、関連ハードウェアを指示するプログラムによって実装され得ることを理解し得る。プログラムは、コンピュータ可読記憶媒体に格納され得る。記憶媒体は、リードオンリメモリまたはランダムアクセスメモリ等であり得る。処理ユニットまたはプロセッサは、中央処理装置、汎用プロセッサ、特定用途向け集積回路（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ，ＡＳＩＣ）、マイクロプロセッサ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ，ＤＳＰ）、フィールドプログラマブルゲートアレイ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ，ＦＰＧＡ）もしくは別のプログラマブル論理コンポーネント、トランジスタロジックコンポーネント、ハードウェアコンポーネント、またはそれらの任意の組み合わせであり得る。
本願の実施形態の明細書および請求項、および添付図面における「まず（ｆｉｒｓｔ）」、「次に（ｔｈｅｎ）」、および「最後的に（ｆｉｎａｌｌｙ）」という用語は、特定の順序を説明することを意図するものではない。このように称されるデータは、適切な状況において入れ換え可能であり、その結果、ここで説明される実施形態は、ここで図示または説明された順序とは別の順序で実装され得ることを理解されたい。さらに、「含む（ｉｎｃｌｕｄｅ）」または「含有する（ｃｏｎｔａｉｎ）」という用語および任意の他の変形例は、非排他的解決手段を網羅することを意味しており、例えば、段階またはユニットのリストを含むプロセス、方法、システム、製品またはデバイスは、必ずしもそれらの明示的に列挙された段階またはユニットに限定されるものではないが、このようなプロセス、方法、製品またはデバイスに明示的に列挙されていないまたはそれらに固有のものではない他の段階またはユニットを含み得る。
本願は実施形態を参照して説明されているが、保護を主張する本願を実装するプロセスにおいて、当業者であれば、添付図面、開示された内容、および添付の特許請求の範囲を考察することによって、開示された実施形態の別の変形例を理解および実装し得る。請求項において、「備える（ｃｏｍｐｒｉｓｉｎｇ）」は、別のコンポーネントまたは別の段階を排除せず、「ある（ａ）」または「１つの（ｏｎｅ）」は、複数の場合を排除しない。１つのプロセッサまたは別の単一のユニットは、請求項に列挙されたいくつかの機能を実装し得る。互いに異なるいくつかの手段が添付の特許請求の範囲に説明されているが、これは、これらの手段がより優れた効果を生み出すように組み合わされることができないということを意味するものではない。当業者であれば、本願の実施形態が、方法、装置（デバイス）、またはコンピュータプログラム製品として提供され得ることを理解すべきである。したがって、本願は、ハードウェアのみの実施形態、ソフトウェアのみの実施形態、または、ソフトウェアとハードウェアとの組み合わせを有する実施形態の形式を使用し得る。それらは、「モジュール」または「システム」とまとめて称される。さらに、本願は、コンピュータ使用可能プログラムコードを含む１または複数のコンピュータ使用可能記憶媒体（ディスクメモリ、ＣＤ－ＲＯＭ、光メモリ等を含むが、これらに限定されるものではない）上で実装されるコンピュータプログラム製品の形式を使用し得る。コンピュータプログラムは適切な媒体に格納／分配され、他のハードウェアと共にハードウェアの一部として提供または使用されるか、または、別の分配方式で、例えば、インターネットまたは別の有線もしくは無線電気通信システムを介して、使用され得る。
本発明は、本発明の実施形態における、方法、装置（デバイス）、および、方法フローチャートおよび／またはブロック図を参照して説明される。コンピュータプログラム命令は、フローチャートおよび／またはブロック図における各手順および／または各ブロック、ならびにフローチャートおよび／またはブロック図における手順および／またはブロックの組み合わせを実装するために使用され得ることを理解されたい。代替的には、これらのコンピュータプログラム命令は、一連の動作および段階がコンピュータまたは別のプログラマブルデバイス上で実行され、それにより、コンピュータ実装処理を生成するように、コンピュータまたは別のプログラマブルデータ処理デバイスにロードされ得る。したがって、コンピュータまたは別のプログラマブルデバイス上で実行される命令は、フローチャートの１または複数の手順および／またはブロック図の１または複数のブロックにおける特定の機能を実装するための段階を提供する。
本発明は具体的な特徴およびそれらの実施形態を参照して説明されているが、本発明の趣旨および範囲から逸脱することなく、それらに対して様々な修正および組み合わせが行われ得ることは明らかである。これに対応して、明細書および添付図面は単に添付の特許請求の範囲によって定義された本発明の説明の例であり、本発明の範囲を網羅する修正、変形、組み合わせまたは同等物のうちのいずれかまたは全てとして考慮される。明らかに、当業者であれば、本発明の趣旨および範囲から逸脱することなく、本発明に対して様々な修正および変形を行うことができる。本発明は、これらの修正および変形が、以下の特許請求の範囲およびそれらの均等な技術によって定義される保護の範囲内に含まれる限り、これらの修正および変形を網羅することを意図する。
［他の考えられる項目］
［項目１］
液晶オンシリコン（ＬＣｏＳ）２次元アレイの電圧を制御する方法であって、前記ＬＣｏＳ２次元アレイは、複数の画素セットを備え、前記複数の画素セットは、第１の画素セットと第２の画素セットとを含み、前記方法は、
複数のビットシーケンスを決定する段階であって、前記複数のビットシーケンスは第１のビットシーケンスと第２のビットシーケンスとを含む、段階と、
前記第１のビットシーケンスを使用して前記第１の画素セットの電圧を制御する段階と、
前記第２のビットシーケンスを使用して前記第２の画素セットの電圧を制御する段階であって、前記第１の画素セットと前記第２の画素セットとは前記ＬＣｏＳ２次元アレイのポート方向において異なる位相サイクルにあり、前記第１の画素セットと前記第２の画素セットとは同じ位相を有し、前記第１のビットシーケンスと前記第２のビットシーケンスとのデューティ比は同じである、段階と
を備える、方法。
［項目２］
前記複数の画素セットは第３の画素セットと第４の画素セットとを含み、前記複数のビットシーケンスは第３のビットシーケンスを含み、前記方法は、
前記第３のビットシーケンスを使用して前記第３の画素セットの電圧と前記第４の画素セットの電圧とを制御する段階であって、前記第３の画素セットおよび前記第４の画素セットは、前記ＬＣｏＳ２次元アレイの波長方向における隣接画素セットである、段階を備える、項目１に記載の方法。
［項目３］
前記第１のビットシーケンスと前記第２のビットシーケンスとは１または複数の相補的なビットを有し、および／または、前記第１のビットシーケンスのビットの数量と前記第２のビットシーケンスのビットの数量とは異なる、項目１に記載の方法。
［項目４］
前記第１の画素セットは１または複数の画素を含み、および／または、前記第２の画素セットは１または複数の画素を含む、項目１に記載の方法。
［項目５］
前記第３の画素セットは１または複数の画素を含み、および／または、前記第４の画素セットは１または複数の画素を含む、項目２に記載の方法。
［項目６］
前記第１のビットシーケンスと前記第２のビットシーケンスとは予め構成されたビットシーケンスであるか、または、前記第１のビットシーケンスと前記第２のビットシーケンスとはリアルタイムで生成されるビットシーケンスである、項目１に記載の方法。
［項目７］
前記第３のビットシーケンスは予め構成されたビットシーケンスであるか、または、前記第３のビットシーケンスはリアルタイムで生成されるビットシーケンスである、項目２に記載の方法。
［項目８］
波長スイッチに適用される液晶オンシリコンであって、前記液晶オンシリコンは、
液晶層であって、前記液晶層は複数の画素セットを含み、前記複数の画素セットは第１の画素セットと第２の画素セットとを含む、液晶層と、
複数のビットシーケンスを決定するように構成された駆動回路であって、前記複数のビットシーケンスは第１のビットシーケンスと第２のビットシーケンスとを含み、前記第１のビットシーケンスを使用して前記第１の画素セットの電圧を制御することと、前記第２のビットシーケンスを使用して前記第２の画素セットの電圧を制御することとを行うように構成されており、前記第１の画素セットと前記第２の画素セットとはＬＣｏＳ２次元アレイのポート方向において異なる位相サイクルにあり、前記第１の画素セットと前記第２の画素セットとは同じ位相を有しており、前記第１のビットシーケンスと前記第２のビットシーケンスとのデューティ比は同じである、駆動回路と
を備える、液晶オンシリコン。
［項目９］
前記複数の画素セットは第３の画素セットと第４の画素セットとを含み、前記複数のビットシーケンスは第３のビットシーケンスを含み、前記駆動回路はさらに、
前記第３のビットシーケンスを使用して前記第３の画素セットの電圧と前記第４の画素セットの電圧とを制御することであって、前記第３の画素セットおよび前記第４の画素セットは、前記ＬＣｏＳ２次元アレイの波長方向における隣接画素セットであることを行うように構成される、項目８に記載の液晶オンシリコン。
［項目１０］
前記第１のビットシーケンスと前記第２のビットシーケンスとは１または複数の相補的なビットを有し、および／または、前記第１のビットシーケンスのビットの数量と前記第２のビットシーケンスのビットの数量とは異なる、項目８に記載の液晶オンシリコン。
［項目１１］
前記第１の画素セットは１または複数の画素を含み、および／または、前記第２の画素セットは１または複数の画素を含む、項目８に記載の液晶オンシリコン。
［項目１２］
前記第３の画素セットは１または複数の画素を含み、および／または、前記第４の画素セットは１または複数の画素を含む、項目９に記載の液晶オンシリコン。
［項目１３］
前記第１のビットシーケンスと前記第２のビットシーケンスとは予め構成されたビットシーケンスであるか、または、前記第１のビットシーケンスと前記第２のビットシーケンスとはリアルタイムで生成されるビットシーケンスである、項目８に記載の液晶オンシリコン。
［項目１４］
前記第３のビットシーケンスは予め構成されたビットシーケンスであるか、または、前記第３のビットシーケンスはリアルタイムで生成されるビットシーケンスである、項目８に記載の液晶オンシリコン。
［項目１５］
入力ビームを受け取るための少なくとも１つの入力ポートと、前記入力ポートに対応する少なくとも１つの出力ポートとを備える光ポートと、
前記入力ビームを複数の波長コンポーネントに空間的に分割するように構成された波長分割多重化ユニットと、
ポート方向において前記複数の波長コンポーネントに対して特定の光出力を実行するように構成された、項目８から１４のいずれか一項に記載の液晶オンシリコンと
を備える、波長選択スイッチ。
［項目１６］
クライアント側方向と線側方向との間で波長の追加／削除を実装するように構成されたローカル追加／削除モジュールと、
項目１５に記載の１または複数の波長選択スイッチを含み、前記クライアント側方向と前記線側方向との間で波長の選択を実装するように構成された、波長交差モジュールと
を備える、ＲＯＡＤＭデバイス。

Claims (16)

  1. 液晶オンシリコン（ＬＣｏＳ）２次元アレイの電圧を制御する方法であって、前記ＬＣｏＳ２次元アレイは、複数の画素セットを備え、前記複数の画素セットは、第１の画素セットと第２の画素セットとを含み、前記方法は、
    複数のビットシーケンスを決定する段階であって、前記複数のビットシーケンスは第１のビットシーケンスと第２のビットシーケンスとを含む、段階と、
    前記第１のビットシーケンスを使用して前記第１の画素セットの電圧を制御する段階と、
    前記第２のビットシーケンスを使用して前記第２の画素セットの電圧を制御する段階であって、前記第１の画素セットと前記第２の画素セットとは前記ＬＣｏＳ２次元アレイの画素の列方向に対応するポート方向において異なる位相サイクルにあり、前記第１の画素セットと前記第２の画素セットとは同じ位相を有し、前記第１のビットシーケンスと前記第２のビットシーケンスとのデューティ比は同じである、段階と
    を備える、方法。
  2. 前記複数の画素セットは第３の画素セットと第４の画素セットとを含み、前記複数のビットシーケンスは第３のビットシーケンスを含み、前記方法は、
    前記第３のビットシーケンスを使用して前記第３の画素セットの電圧と前記第４の画素セットの電圧とを制御する段階であって、前記第３の画素セットおよび前記第４の画素セットは、前記ＬＣｏＳ２次元アレイの前記画素の行方向に対応する波長方向における隣接画素セットである、段階を備える、請求項１に記載の方法。
  3. 前記第１のビットシーケンスと前記第２のビットシーケンスとは１または複数の相補的なビットを有し、および／または、前記第１のビットシーケンスのビットの数量と前記第２のビットシーケンスのビットの数量とは異なる、請求項１または２に記載の方法。
  4. 前記第１の画素セットは１または複数の画素を含み、および／または、前記第２の画素セットは１または複数の画素を含む、請求項１から３のいずれか一項に記載の方法。
  5. 前記第３の画素セットは１または複数の画素を含み、および／または、前記第４の画素セットは１または複数の画素を含む、請求項２に記載の方法。
  6. 前記第１のビットシーケンスと前記第２のビットシーケンスとは予め構成されたビットシーケンスであるか、または、前記第１のビットシーケンスと前記第２のビットシーケンスとはリアルタイムで生成されるビットシーケンスである、請求項１から５のいずれか一項に記載の方法。
  7. 前記第３のビットシーケンスは予め構成されたビットシーケンスであるか、または、前記第３のビットシーケンスはリアルタイムで生成されるビットシーケンスである、請求項２または５に記載の方法。
  8. 波長スイッチに適用される液晶オンシリコン（ＬＣｏＳ）であって、前記ＬＣｏＳは、
    液晶層であって、前記液晶層は複数の画素セットを含み、前記複数の画素セットは第１の画素セットと第２の画素セットとを含む、液晶層と、
    駆動回路であって、前記駆動回路は、複数のビットシーケンスを決定することであって、前記複数のビットシーケンスは第１のビットシーケンスと第２のビットシーケンスとを含む、ことと、前記第１のビットシーケンスを使用して前記第１の画素セットの電圧を制御することと、前記第２のビットシーケンスを使用して前記第２の画素セットの電圧を制御することとを行うように構成されており、前記第１の画素セットと前記第２の画素セットとはＬＣｏＳ２次元アレイの画素の列方向に対応するポート方向において異なる位相サイクルにあり、前記第１の画素セットと前記第２の画素セットとは同じ位相を有しており、前記第１のビットシーケンスと前記第２のビットシーケンスとのデューティ比は同じである、駆動回路と
    を備える、ＬＣｏＳ。
  9. 前記複数の画素セットは第３の画素セットと第４の画素セットとを含み、前記複数のビットシーケンスは第３のビットシーケンスを含み、前記駆動回路はさらに、
    前記第３のビットシーケンスを使用して前記第３の画素セットの電圧と前記第４の画素セットの電圧とを制御するように構成され、前記第３の画素セットおよび前記第４の画素セットは、前記ＬＣｏＳ２次元アレイの前記画素の行方向に対応する波長方向における隣接画素セットである、請求項８に記載のＬＣｏＳ。
  10. 前記第１のビットシーケンスと前記第２のビットシーケンスとは１または複数の相補的なビットを有し、および／または、前記第１のビットシーケンスのビットの数量と前記第２のビットシーケンスのビットの数量とは異なる、請求項８または９に記載のＬＣｏＳ。
  11. 前記第１の画素セットは１または複数の画素を含み、および／または、前記第２の画素セットは１または複数の画素を含む、請求項８から１０のいずれか一項に記載のＬＣｏＳ。
  12. 前記第３の画素セットは１または複数の画素を含み、および／または、前記第４の画素セットは１または複数の画素を含む、請求項９に記載のＬＣｏＳ。
  13. 前記第１のビットシーケンスと前記第２のビットシーケンスとは予め構成されたビットシーケンスであるか、または、前記第１のビットシーケンスと前記第２のビットシーケンスとはリアルタイムで生成されるビットシーケンスである、請求項８から１２のいずれか一項に記載のＬＣｏＳ。
  14. 前記第３のビットシーケンスは予め構成されたビットシーケンスであるか、または、前記第３のビットシーケンスはリアルタイムで生成されるビットシーケンスである、請求項９または１２に記載のＬＣｏＳ。
  15. 入力ビームを受け取るための少なくとも１つの入力ポートと、前記入力ポートに対応する少なくとも１つの出力ポートとを備える光ポートと、
    前記入力ビームを複数の波長コンポーネントに空間的に分割するように構成された波長分割多重化ユニットと、
    前記ポート方向において前記複数の波長コンポーネントに対して特定の光出力を実行するように構成された、請求項８から１４のいずれか一項に記載のＬＣｏＳと
    を備える、波長選択スイッチ。
  16. クライアント側方向と線側方向との間で波長の追加／削除を実装するように構成されたローカル追加／削除モジュールと、
    １または複数の請求項１５に記載の波長選択スイッチを含み、前記クライアント側方向と前記線側方向との間で波長の選択を実装するように構成された、波長交差モジュールと
    を備える、ＲＯＡＤＭデバイス。
JP2022512348A 2019-08-29 2020-07-03 液晶オンシリコン２次元アレイ上の電圧を制御する方法および関連デバイス Active JP7302136B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201910809762.9 2019-08-29
CN201910809762.9A CN112447146B (zh) 2019-08-29 2019-08-29 一种硅基液晶二维阵列电压控制的方法及相关设备
PCT/CN2020/100284 WO2021036505A1 (zh) 2019-08-29 2020-07-03 一种硅基液晶二维阵列电压控制的方法及相关设备

Publications (2)

Publication Number Publication Date
JP2022545891A JP2022545891A (ja) 2022-11-01
JP7302136B2 true JP7302136B2 (ja) 2023-07-04

Family

ID=74684096

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022512348A Active JP7302136B2 (ja) 2019-08-29 2020-07-03 液晶オンシリコン２次元アレイ上の電圧を制御する方法および関連デバイス

Country Status (6)

Country Link
US (1) US11953803B2 (ja)
EP (1) EP4020456A4 (ja)
JP (1) JP7302136B2 (ja)
KR (1) KR102623810B1 (ja)
CN (1) CN112447146B (ja)
WO (1) WO2021036505A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201803948D0 (en) * 2018-03-12 2018-04-25 Mbda Uk Ltd An imaging device
CN114185135B (zh) * 2021-12-10 2023-10-20 中央民族大学 一种折叠型m×n端口波长选择开关的实现方法
US11722236B1 (en) * 2022-04-05 2023-08-08 Ii-Vi Delaware, Inc. Polarization-maintaining wavelength selective switch for free-space optical communication

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018513417A (ja) 2015-04-14 2018-05-24 ニスティカ，インコーポレーテッド ＬＣｏＳアレイにおけるフリッカー低減
US20180294912A1 (en) 2017-04-08 2018-10-11 Nokia Solutions And Networks Oy Optical Wavelength Selective Switches With Guard Bands
WO2019061041A1 (zh) 2017-09-26 2019-04-04 华为技术有限公司 波长选择开关、配向方向获取方法、硅基液晶及制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005128266A (ja) * 2003-10-24 2005-05-19 Toyo Commun Equip Co Ltd 偏波合成プリズム
US7545396B2 (en) * 2005-06-16 2009-06-09 Aurora Systems, Inc. Asynchronous display driving scheme and display
EP1932033B1 (en) * 2005-09-08 2014-08-06 Finisar Corporation Optical wavelength selective router
KR20070063169A (ko) * 2005-12-14 2007-06-19 삼성전자주식회사 액정 표시 장치
US8379080B2 (en) * 2007-07-06 2013-02-19 Texas Instruments Incorporated Method for reducing stereoscopic phase-lag distortion under motion in a 3-dimensional video display
US8305315B2 (en) * 2007-10-18 2012-11-06 Sharp Kabushiki Kaisha Monolithic driver-type display device
CA2907695A1 (en) * 2013-03-20 2014-09-25 Nistica, Inc. Wavelength selective switch having integrated channel monitor
JP6320679B2 (ja) * 2013-03-22 2018-05-09 セイコーエプソン株式会社 表示装置のラッチ回路、表示装置及び電子機器
JP6978423B2 (ja) * 2016-03-01 2021-12-08 マジック リープ, インコーポレイテッドMagic Leap, Inc. 光の異なる波長を導波管に入力するための反射切替デバイス
CN106289527B (zh) * 2016-08-03 2017-12-12 南京理工大学 一种基于偏振干涉的高光谱成像装置及其成像方法
EP3514587B1 (en) * 2016-10-08 2020-06-24 Huawei Technologies Co., Ltd. Optical power equalization method and device
CN110494801B (zh) * 2017-05-26 2020-12-22 华为技术有限公司 一种波长选择开关、交换引擎及其相位调制方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018513417A (ja) 2015-04-14 2018-05-24 ニスティカ，インコーポレーテッド ＬＣｏＳアレイにおけるフリッカー低減
US20180294912A1 (en) 2017-04-08 2018-10-11 Nokia Solutions And Networks Oy Optical Wavelength Selective Switches With Guard Bands
WO2019061041A1 (zh) 2017-09-26 2019-04-04 华为技术有限公司 波长选择开关、配向方向获取方法、硅基液晶及制作方法

Also Published As

Publication number Publication date
US20220179282A1 (en) 2022-06-09
KR102623810B1 (ko) 2024-01-12
EP4020456A1 (en) 2022-06-29
JP2022545891A (ja) 2022-11-01
EP4020456A4 (en) 2022-10-26
US11953803B2 (en) 2024-04-09
WO2021036505A1 (zh) 2021-03-04
CN112447146B (zh) 2022-04-22
CN112447146A (zh) 2021-03-05
KR20220051219A (ko) 2022-04-26

Similar Documents

Publication Publication Date Title
JP7302136B2 (ja) 液晶オンシリコン２次元アレイ上の電圧を制御する方法および関連デバイス
US9201286B2 (en) Method and apparatus for wavelength selective switch
JP4986582B2 (ja) 液晶光変調素子、液晶光変調装置、および液晶光変調素子の駆動方法
JP5899331B2 (ja) 光入出力装置
US8797638B2 (en) Wavelength selective optical switch device and method of controlling characteristics thereof
JP2012514219A (ja) 最大空間分解能を有する立体画像を形成および視認する方法ならびに前記方法を実行するためのデバイス
CN111771168B (zh) 用于形成三维光场分布的光学器件、系统和方法
US10031397B2 (en) Method and controller for operating a variable optical retarder and an array
WO2016103692A1 (ja) 空間位相変調器
WO2016038781A1 (ja) 光入出力装置
US9881567B2 (en) Flicker reduction in an LCoS array
CN113721392B (zh) 一种硅基液晶装置
WO2021147586A1 (zh) 硅基液晶的驱动方法和驱动电路
JP2020134925A (ja) 立体像表示装置および立体像表示方法
CN117805975A (zh) 一种光交换引擎及相关设备和方法
JP6317216B2 (ja) 光入出力装置
Lee et al. Real time optical pattern generator implemented by spatial light modulator
EP0257059A1 (en) Voltage tunable optical beam switching device
JP2017016074A (ja) 光入出力装置
JP2017111199A (ja) 光入出力装置及び光強度調整方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220330

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230307

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230418

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230523

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230530

R150 Certificate of patent or registration of utility model

Ref document number: 7302136

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150