JP7299651B1 - 半導体モジュール、半導体チップ及び半導体モジュールの製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 400
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 title claims abstract description 14
- 238000004891 communication Methods 0.000 claims abstract description 41
- 239000000463 material Substances 0.000 claims description 58
- 239000004020 conductor Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 abstract description 94
- 238000004364 calculation method Methods 0.000 description 31
- 230000007613 environmental effect Effects 0.000 description 25
- 238000010586 diagram Methods 0.000 description 23
- 230000005540 biological transmission Effects 0.000 description 12
- 239000000853 adhesive Substances 0.000 description 10
- 230000001070 adhesive effect Effects 0.000 description 10
- 238000005259 measurement Methods 0.000 description 7
- 239000003973 paint Substances 0.000 description 7
- 230000015654 memory Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- JAWMENYCRQKKJY-UHFFFAOYSA-N [3-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-ylmethyl)-1-oxa-2,8-diazaspiro[4.5]dec-2-en-8-yl]-[2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidin-5-yl]methanone Chemical compound N1N=NC=2CN(CCC=21)CC1=NOC2(C1)CCN(CC2)C(=O)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F JAWMENYCRQKKJY-UHFFFAOYSA-N 0.000 description 2
- 238000007664 blowing Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 239000007779 soft material Substances 0.000 description 2
- MKYBYDHXWVHEJW-UHFFFAOYSA-N N-[1-oxo-1-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)propan-2-yl]-2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidine-5-carboxamide Chemical compound O=C(C(C)NC(=O)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F)N1CC2=C(CC1)NN=N2 MKYBYDHXWVHEJW-UHFFFAOYSA-N 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 238000010422 painting Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
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Abstract
【解決手段】半導体チップ1a、1bと、半導体チップと接合又は当接される基板100と、を備える半導体モジュールであって、基板100は、正極電極が露出した正極電源供給エリア52と、負極電極が露出した負極電源供給エリア51と、を備える。半導体チップは、プロセッサと、他の半導体チップと無線通信を行うためのコイルと、正極電源供給エリア52と接合又は当接する正極電源端子62a、62bと、負極電源供給エリア51と接合又は当接する負極電源端子61a、61bと、を備える。正極電源供給エリア52と負極電源供給エリア51の少なくとも一方の面積は、正極電源端子62と負極電源端子61の少なくとも一方の端部の面積よりも広い。
【選択図】図5
Description
本発明の実施形態の内容を列記して説明する。本発明は、たとえば、以下のような構成を備える。
[項目1]
第1の半導体チップと、前記第1の半導体チップと接合又は当接される素材と、を備える半導体モジュールであって、
前記素材は、正極電極が露出した正極電源供給エリアと、負極電極が露出した負極電源供給エリアと、を備え、
前記第1の半導体チップは、プロセッサと、他の半導体チップと無線通信を行うためのコイルと、前記正極電源供給エリアと接合又は当接する第1の正極電源端子と、前記負極電源供給エリアと接合又は当接する第1の負極電源端子と、を備え、
前記正極電源供給エリアと前記負極電源供給エリアの少なくとも一方の面積は、前記正極電源端子と前記負極電源端子の少なくとも一方の端部の面積よりも広いことを特徴とする半導体モジュール。
[項目2]
項目1に記載の半導体モジュールであって、
前記素材に設けられる前記正極電源供給エリアと前記負極電源供給エリアの間の距離は、前記正極電源端子と前記負極電源端子の間の距離よりも短いことを特徴とする半導体モジュール。
[項目3]
項目1又は2に記載の半導体モジュールであって、
前記第1の半導体チップは、前記素材側の第一面に前記第1の正極電源端子及び前記第1の負極電源端子を備え、前記第一面と反対側の第二面に正極電極が露出した第1の正極エリア及び負極電極が露出した第1の負極エリアを備えることを特徴とする半導体モジュール。
[項目4]
項目3に記載の半導体モジュールであって、
前記第1の半導体チップは、前記第1の正極電源端子と第1の正極エリアとを電気的に接続する正極導電部と、前記第1の負極電源端子と第1の負極エリアとを電気的に接続する負極導電部と、をさらに備えることを特徴とする半導体モジュール。
[項目5]
項目3に記載の半導体モジュールであって、
プロセッサと、前記第1の半導体チップと無線通信を行うためのコイルと、第1の正極エリアと接合又は当接する第2の正極電源端子と、前記第1の負極エリアと接合又は当接する第2の負極電源端子と、を有する第2の半導体チップを更に備え、
前記第2の半導体チップは、前記第1の半導体チップの前記第二面側に配置されることを特徴とする半導体モジュール。
[項目6]
項目1又は2に記載の半導体モジュールであって、
前記第1の半導体チップは、前記素材とは逆側の第二面に前記第1の正極電源端子と、前記第1の負極電源端子と、正極電極が露出した第1の正極エリアと、負極電極が露出した第1の負極エリアを備えることを特徴とする半導体モジュール。
[項目7]
項目6に記載の半導体モジュールであって、
プロセッサと、前記第1の半導体チップと無線通信を行うためのコイルと、第1の正極エリアと接合又は当接する第2の正極電源端子と、前記第1の負極エリアと接合又は当接する第2の負極電源端子と、を有する第2の半導体チップを更に備え、
前記第2の半導体チップは、前記第1の半導体チップの前記第二面側に配置されることを特徴とする半導体モジュール。
[項目8]
1つ又は複数の半導体チップと、前記半導体チップと接合される素材と、を備える半導体モジュールであって、
前記半導体チップは、プロセッサと、他の半導体チップと通信を行うためのコイルと、第1面に設けられる正極電源端子と、前記第1面と反対側の第2面に設けられる負極電源端子と、を備え、
前記素材は、前記半導体チップの前記正極電源端子と接続する正極電源供給エリアを備える第一素材と、前記半導体チップの前記負極電源端子と接続する負極電源供給エリアを備える第二素材と、を備え、
前記第一素材と前記第二素材は、前記複数の半導体チップを挟み込むように配置されることを特徴とする半導体モジュール。
[項目9]
項目8に記載の半導体モジュールであって、
前記正極電源供給エリアと前記負極電源供給エリアの少なくとも一方の面積は、前記正極電源端子と前記負極電源端子の少なくとも一方の端部の面積よりも広いことを特徴とする半導体モジュール。
[項目10]
半導体チップであって、
プロセッサと、
他の半導体チップと無線通信を行うためのコイルと、
前記プロセッサの駆動電力を前記半導体チップの外部から得る正極電源端子と負極電源端子と、を備え、
前記半導体チップの有する端子は、前記正極電源端子と前記負極電源端子のみで構成され、前記他の半導体チップとの通信は前記コイルを介した無線通信により行われることを特徴とする半導体チップ。
[項目11]
項目10に記載の半導体チップであって、
前記正極電源端子及び前記負極電源端子は、前記半導体チップの一方側の第一面に配置され、
前記半導体チップの前記第一面と反対側の第二面に、電極が解放している正極エリアと負極エリアを備えることを特徴とする半導体チップ。
[項目12]
請求項11に記載の半導体チップであって、
前記正極電源端子と前記正極エリアとを電気的に接続する正極導電部と、前記負極電源端子と前記負極エリアとを電気的に接続する負極導電部と、をさらに備えることを特徴とする半導体チップ。
[項目13]
項目10に記載の半導体チップであって、
前記電源端子は、前記半導体チップの一方側の第一面に、前記電源端子及び電極が解放している電極エリアを備えることを特徴とする半導体チップ。
[項目14]
請求項11又は3に記載の半導体チップであって、
前記電極エリアは、前記他の半導体チップの前記電源端子と電気的に接続されて、前記半導体チップの外部から得る電力を前記他の半導体チップへ供給することを特徴とする半導体チップ。
[項目15]
半導体チップであって、
プロセッサと、
他の半導体チップと無線通信を行うためのコイルと、
前記半導体チップの一方側の第1面に設けられ、前記プロセッサの駆動電力を前記半導体チップの外部から得る正極電源端子と、
前記第1面と反対側の第2面に設けられる負極電源端子と、
を備えることを特徴とする半導体チップ。
[項目16]
1つ又は複数の半導体チップと、前記複数の半導体チップと接合又は当接される素材と、を備える半導体モジュールの製造方法であって、
前記素材の表面に、正極導電体が露出した正極電源供給エリアと、負極導電体が露出した負極電源供給エリアと、を設ける工程と、
前記半導体チップの正極電源端子が前記正極電源供給エリアと当接し、かつ前記半導体チップの負極電源端子が前記負極電源供給エリアと当接する位置に前記半導体チップを配置する工程と、
前記正極電源供給エリアと前記負極電源供給エリアを硬化させる工程と、を備えることを特徴とする半導体モジュールの製造方法。
[項目17]
1つ又は複数の半導体チップと、前記複数の半導体チップと接合又は当接される素材と、を備える半導体モジュールの製造方法であって、
前記素材の表面に、粘着性を有し正極導電体が露出した正極電源供給エリアと、粘着性を有し負極導電体が露出した負極電源供給エリアと、を設ける工程と、
前記半導体チップの正極電源端子が前記正極電源供給エリアと当接し、かつ前記半導体チップの負極電源端子が前記負極電源供給エリアと当接する位置に前記半導体チップを配置する工程と、
前記正極電源供給エリアと前記負極電源供給エリアの粘着力を低下させる工程と、を備えることを特徴とする半導体モジュールの製造方法。
図1は、本発明の一実施形態である半導体チップのハード構成例を示す。半導体チップ1は、プロセッサ10とセンシング部30と通信部40とを備え、プロセッサ10はメモリ20を備える。センシング部30は、半導体チップが配備された環境に応じた計測値を計測する。プロセッサ10は、センシング部30で計測した計測値を受信してメモリ20に記録し、測定値を計算ロジックに与えることで環境値を算出する。環境値とは、半導体チップが配備された環境の状態を示す値である。プロセッサ10は、算出した環境値をメモリ20に記録する。また、半導体チップ1は、更に電源ライン60を有し、外部の電源50からの電力をプロセッサ10とセンシング部30と通信部40に供給する。
図3は、半導体チップの機能構成を示すブロック図である。図3に示すように、半導体チップは、取得部111と、計算部112と、送信部113と、受信部114と、登録部115と、ロジック記憶部131と、環境値記憶部132を含んで構成される。
図4は、本発明の一実施形態である処理の流れを説明する制御フロー図である。
図5は、本実施形態における半導体チップを基板に実装する第一の実装例を示す図である。図5aは側面図を示し、図5bは平面図を示している。図5に示す通り、基板100の一方側には、負極側の電源供給エリア(51)と正極側の電源供給エリア(52)が設けられている。また、複数の半導体チップ(1a、1b)は、基板100の一方側に配置されており、半導体チップの負極側の電源端子(61)は負極側の電源供給エリア(51)と接合され、半導体チップの正極側の電源端子(62)は正極側の電源供給エリア(52)と接合される。
図6及び7において、半導体チップに複数レベルの電圧を供給する実装例を説明する。図6は、センシング部30と通信部40を実装する一例としてコイル70を適用したハード構成であって、図2とは異なる構成例を示す。図2に示す例とは、電源端子が、負極電源端子61、第1の正極電源端子(低圧)62、第2の正極電源端子(高圧)63の3種類で構成される点で相違する。第1の正極電源端子62は例えば3Vの電圧を供給する電源と接続され、第2の正極電源端子63は、第1の正極電源端子62よりも高圧な例えば5Vの電圧を供給する電源と接続される。負極の電源端子61はプロセッサと送受信回路の両方に接続される共通の電源端子であり、第1の正極電源端子62は低圧の電源を必要とする機能部(例えばプロセッサ)と接続され、第2の正極電源端子63は、より高圧の電源を必要とする機能部(例えば送受信回路)と接続される。
図8は、本実施形態における半導体チップを基板に実装する第3の実装例を示す図である。図8の平面図に示す通り、基板100の一方側には、負極側の電源供給エリア(51)と正極側の電源供給エリア(52)が設けられている。また、複数の半導体チップ(1a、1b)は、基板100の一方側に配置されており、半導体チップの負極側の電源端子(61)は負極側の電源供給エリア(51)と接合され、半導体チップの正極側の電源端子(62)は正極側の電源供給エリア(52)と接合される。ここで、図5に示す実装例1とは異なり、基板100の一方側には、負極側の電源供給エリア(51)と正極側の電源供給エリア(52)が交互にそれぞれ複数個所設けられている。そのため、負極側の電源供給エリア(51)と正極側の電源供給エリア(52)の境界の任意の位置に半導体チップを配置することで、基板から電力を得ることが可能となり、半導体チップを基板上に配置する際の配置の自由度が向上する。
図9は、本実施形態における半導体チップを基板に実装する第4の実装例を示す図である。図9の平面図に示す通り、基板100の一方側には、負極側の電源供給エリア(51)と正極側の電源供給エリア(52)が設けられている。また、複数の半導体チップ(1a、1b、1c、1d、1e、1f)は、基板100の一方側に配置されており、半導体チップの負極側の電源端子(61)は負極側の電源供給エリア(51)と接合され、半導体チップの正極側の電源端子(62)は正極側の電源供給エリア(52)と接合される。ここで、図8に示す実装例3とは異なり、基板100の一方側には、負極側の電源供給エリア(51)と正極側の電源供給エリア(52)が、一方が内側で、他方が一方の周囲を囲う位置に、互いに接触しないように一定の距離(400)を空けて隣接して設けられている。そのため、負極側の電源供給エリア(51)と正極側の電源供給エリア(52)の境界の任意の位置に半導体チップを配置することで、基板から電力を得ることが可能となり、半導体チップを基板上に配置する際の配置の自由度が向上する。
図10は、本実施形態における半導体チップを基板に実装する第5の実装例を示す図である。図10aは側面図を示し、図10bはA-A断面図を示し、図10cは平面図を示している。図10に示す通り、基板100の一方側(上側)には、負極側の電源供給エリア(51)と正極側の電源供給エリア(52)が設けられている。また、半導体チップ(1e)は、基板100の一方側(上側)に配置されており、半導体チップ(1e)の負極側の電源端子(61e)は基板の負極側の電源供給エリア(51)と接合され、半導体チップの正極側の電源端子(62e)は基板の正極側の電源供給エリア(52)と接合される。ここで、図5-9に示す実装例1-4とは異なり、基板100と電源供給エリアを介して接触する半導体チップ(1e)は、電源端子(61e、62e)を備えるチップ下側とは逆のチップ上側に負極側の電極が露出した負極エリア(91)と正極側の電極が露出した正極エリア(92)が設けられている。この負極エリア(91)と正極エリア(92)は、互いに接触しないように一定の距離(400)を空けて隣接して設けられている。半導体チップ(1e)の負極エリア(91)は、半導体チップ(1e)内に設けられた負極導電部65を介して、負極電源端子(61e)と電気的に接続されており、半導体チップ(1e)の正極エリア(92)は、半導体チップ(1e)内に設けられた正極導電部65を介して、電源端子(62e)と電気的に接続されており、基板の電源と接続されている。
図11は、本実施形態における半導体チップを基板に実装する第6の実装例を示す図である。図11aは側面図を示し、図11bはB-B断面図を示している。図11に示す通り、半導体チップ(1h、1i、1j、1k)は、両側から複数の基板110,120に挟まれる位置に設けられる。下側の基板110の上面(半導体チップ側の面)には、負極側の電源供給エリア(51)が設けられている。他方、上側の基板120の下面(半導体チップ側の面)には、正極側の電源供給エリア(52)が設けられている。また、基板110と基板120の間に配置される半導体チップ(1h、1i、1j、1k)は、それぞれ一方側に負極側の電源端子(61)を備え、他方側に正極側の電源端子(62)を備えている。
図12は、本実施形態における半導体チップを基板に実装する第7の実装例を示す図である。図5―9に示す各実装例では、半導体チップの第一面(一方側)に電源端子を設け、この第一面側で基板と接触する例を説明したが、図12に示すように、電源端子が、半導体チップの側面を通って、半導体チップの第一面から第二面側に延びる構成とし、半導体チップの第二面側に位置する基板100と接続されるようにしても良い。
図13は、本実施形態における半導体チップを基板に実装する第8の実装例を示す図である。図10に示す実装例では、半導体チップ(1e)の第一面(一方側)に電源端子を設け、第二面(他方側)に正極エリア及び負極エリアを設ける例を説明したが、図13に示すように、半導体チップ(1e)の第一面(一方側)に電源端子と、正極エリア及び負極エリア設けて、電源端子が、半導体チップの側面を通って、半導体チップの第一面から第二面側に延びる構成とし、半導体チップの第二面側に位置する基板100や他の半導体チップと接続されるようにしても良い。
図14は、本実施形態における半導体チップモジュールの製造工程を示すフローチャートである。半導体チップモジュールの製造工程として、まず素材上に電極が露出した電源供給エリア(51、52)を生成する(ステップ201)。このステップ(工程)で素材の表面に生成する電源供給エリアは、例えば、電導性を有する塗料を塗装することで生成しても良いし、電導性を有する粘着シートを素材に張り付けることで生成しても良い。あるいは、金属フィルムなどの電導性を有するフィルム材を素材の表面に張り付けることで生成しても良い。
10 プロセッサ
20 メモリ
30 センシング部
40 通信部
50 電源
51 負極電源供給エリア
52、53 正極電源供給エリア
60 電源ライン
61 負極電源端子
62、63 正極電源端子
65 導電部
70 コイル
80 送受信回路
91 負極エリア
92 正極エリア
111 取得部
112 計算部
113 送信部
114 受信部
131 ロジック記憶部
132 環境値記憶部
Claims (17)
- 第1の半導体チップと、前記第1の半導体チップと接合又は当接される素材と、を備える半導体モジュールであって、
前記素材は、正極電極が露出した正極電源供給エリアと、負極電極が露出した負極電源供給エリアと、を備え、
前記第1の半導体チップは、プロセッサと、他の半導体チップと無線通信を行うためのコイルと、前記正極電源供給エリアと接合又は当接する第1の正極電源端子と、前記負極電源供給エリアと接合又は当接する第1の負極電源端子と、を備え、
前記素材に設けられる前記正極電源供給エリアと前記負極電源供給エリアの間の距離は、前記第1の正極電源端子と前記第1の負極電源端子の間の距離よりも短いことを特徴とする半導体モジュール。 - 第1の半導体チップと、前記第1の半導体チップと接合又は当接される素材と、を備える半導体モジュールであって、
前記素材は、正極電極が露出した正極電源供給エリアと、負極電極が露出した負極電源供給エリアと、を備え、
前記第1の半導体チップは、プロセッサと、他の半導体チップと無線通信を行うためのコイルと、前記正極電源供給エリアと接合又は当接する第1の正極電源端子と、前記負極電源供給エリアと接合又は当接する第1の負極電源端子と、を備え、
前記第1の半導体チップは、前記素材側の第一面に前記第1の正極電源端子及び前記第1の負極電源端子を備え、前記第一面と反対側の第二面に正極電極が露出した第1の正極エリア及び負極電極が露出した第1の負極エリアを備えることを特徴とする半導体モジュール。 - 請求項2に記載の半導体モジュールであって、
前記第1の半導体チップは、前記第1の正極電源端子と第1の正極エリアとを電気的に接続する正極導電部と、前記第1の負極電源端子と第1の負極エリアとを電気的に接続する負極導電部と、をさらに備えることを特徴とする半導体モジュール。 - 請求項2に記載の半導体モジュールであって、
プロセッサと、前記第1の半導体チップと無線通信を行うためのコイルと、第1の正極エリアと接合又は当接する第2の正極電源端子と、前記第1の負極エリアと接合又は当接する第2の負極電源端子と、を有する第2の半導体チップを更に備え、
前記第2の半導体チップは、前記第1の半導体チップの前記第二面側に配置されることを特徴とする半導体モジュール。 - 第1の半導体チップと、前記第1の半導体チップと接合又は当接される素材と、を備える半導体モジュールであって、
前記素材は、正極電極が露出した正極電源供給エリアと、負極電極が露出した負極電源供給エリアと、を備え、
前記第1の半導体チップは、プロセッサと、他の半導体チップと無線通信を行うためのコイルと、前記正極電源供給エリアと接合又は当接する第1の正極電源端子と、前記負極電源供給エリアと接合又は当接する第1の負極電源端子と、を備え、
前記第1の半導体チップは、前記素材とは逆側の第二面に前記第1の正極電源端子と、前記第1の負極電源端子と、正極電極が露出した第1の正極エリアと、負極電極が露出した第1の負極エリアを備えることを特徴とする半導体モジュール。 - 請求項5に記載の半導体モジュールであって、
プロセッサと、前記第1の半導体チップと無線通信を行うためのコイルと、第1の正極エリアと接合又は当接する第2の正極電源端子と、前記第1の負極エリアと接合又は当接する第2の負極電源端子と、を有する第2の半導体チップを更に備え、
前記第2の半導体チップは、前記第1の半導体チップの前記第二面側に配置されることを特徴とする半導体モジュール。 - 1つ又は複数の半導体チップと、前記半導体チップと接合される素材と、を備える半導体モジュールであって、
前記半導体チップは、プロセッサと、他の半導体チップと通信を行うためのコイルと、第1面に設けられる正極電源端子と、前記第1面と反対側の第2面に設けられる負極電源端子と、を備え、
前記素材は、前記半導体チップの前記正極電源端子と接続する正極電源供給エリアを備える第一素材と、前記半導体チップの前記負極電源端子と接続する負極電源供給エリアを備える第二素材と、を備え、
前記第一素材と前記第二素材は、前記複数の半導体チップを挟み込むように配置されることを特徴とする半導体モジュール。 - 請求項7に記載の半導体モジュールであって、
前記正極電源供給エリアと前記負極電源供給エリアの少なくとも一方の面積は、前記正極電源端子と前記負極電源端子の少なくとも一方の端部の面積よりも広いことを特徴とする半導体モジュール。 - 半導体チップと、前記半導体チップと接合又は当接される素材と、を備える半導体モジュールであって、
前記素材は、正極電極が露出した正極電源供給エリアと、負極電極が露出した負極電源供給エリアと、を備え、
前記半導体チップは、プロセッサと、他の半導体チップと無線通信を行うためのコイルと、前記正極電源供給エリアと接合又は当接する正極電源端子と、前記負極電源供給エリアと接合又は当接する負極電源端子と、を備え、
前記半導体チップの有する端子は、前記正極電源端子と前記負極電源端子のみで構成され、前記他の半導体チップとの通信は前記コイルを介した無線通信により行われることを特徴とする半導体モジュール。 - 半導体チップであって、
プロセッサと、
他の半導体チップと無線通信を行うためのコイルと、
前記プロセッサの駆動電力を前記半導体チップの外部から得る正極電源端子と負極電源端子と、を備え、
前記半導体チップの有する端子は、前記正極電源端子と前記負極電源端子のみで構成され、前記他の半導体チップとの通信は、前記正極電源端子及び前記負極電源端子を介して行われず、前記コイルを介した無線通信により行われることを特徴とする半導体チップ。 - 請求項10に記載の半導体チップであって、
前記正極電源端子及び前記負極電源端子は、前記半導体チップの一方側の第一面に配置され、
前記半導体チップの前記第一面と反対側の第二面に、電極が解放している正極エリアと負極エリアを備えることを特徴とする半導体チップ。 - 請求項11に記載の半導体チップであって、
前記正極電源端子と前記正極エリアとを電気的に接続する正極導電部と、前記負極電源端子と前記負極エリアとを電気的に接続する負極導電部と、をさらに備えることを特徴とする半導体チップ。 - 請求項10に記載の半導体チップであって、
前記半導体チップの一方側の第一面に、前記正極電源端子と前記負極電源端子及び電極が解放している正極エリアと負極エリアを備えることを特徴とする半導体チップ。 - 請求項11又は13に記載の半導体チップであって、
前記正極エリアと前記負極エリアは、前記他の半導体チップの前記正極電源端子及び前記負極電源端子と電気的に接続されて、前記半導体チップの外部から得る電力を前記他の半導体チップへ供給することを特徴とする半導体チップ。 - 半導体チップであって、
プロセッサと、
他の半導体チップと無線通信を行うためのコイルと、
前記半導体チップの一方側の第1面に設けられ、前記プロセッサの駆動電力を前記半導体チップの外部から得る正極電源端子と、
前記第1面と反対側の第2面に設けられる負極電源端子と、
を備えることを特徴とする半導体チップ。 - 1つ又は複数の半導体チップと、前記複数の半導体チップと接合又は当接される素材と、を備える半導体モジュールの製造方法であって、
前記素材の表面に、正極導電体が露出した正極電源供給エリアと、負極導電体が露出した負極電源供給エリアと、を設ける工程と、
前記半導体チップの正極電源端子が前記正極電源供給エリアと当接し、かつ前記半導体チップの負極電源端子が前記負極電源供給エリアと当接する位置に前記半導体チップを配置する工程と、
前記正極電源供給エリアと前記負極電源供給エリアを硬化させる工程と、を備えることを特徴とする半導体モジュールの製造方法。 - 1つ又は複数の半導体チップと、前記複数の半導体チップと接合又は当接される素材と、を備える半導体モジュールの製造方法であって、
前記素材の表面に、粘着性を有し正極導電体が露出した正極電源供給エリアと、粘着性を有し負極導電体が露出した負極電源供給エリアと、を設ける工程と、
前記半導体チップの正極電源端子が前記正極電源供給エリアと当接し、かつ前記半導体チップの負極電源端子が前記負極電源供給エリアと当接する位置に前記半導体チップを配置する工程と、
前記正極電源供給エリアと前記負極電源供給エリアの粘着力を低下させる工程と、を備えることを特徴とする半導体モジュールの製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022101726A JP7299651B1 (ja) | 2022-06-24 | 2022-06-24 | 半導体モジュール、半導体チップ及び半導体モジュールの製造方法 |
JP2023074439A JP2024002909A (ja) | 2022-06-24 | 2023-04-28 | 半導体モジュール、半導体チップ及び半導体モジュールの製造方法 |
PCT/JP2023/023164 WO2023249086A1 (ja) | 2022-06-24 | 2023-06-22 | 半導体モジュール、半導体チップ及び半導体モジュールの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023074439A Division JP2024002909A (ja) | 2022-06-24 | 2023-04-28 | 半導体モジュール、半導体チップ及び半導体モジュールの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP7299651B1 true JP7299651B1 (ja) | 2023-06-28 |
JP2024002506A JP2024002506A (ja) | 2024-01-11 |
Family
ID=86900733
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022101726A Active JP7299651B1 (ja) | 2022-06-24 | 2022-06-24 | 半導体モジュール、半導体チップ及び半導体モジュールの製造方法 |
JP2023074439A Pending JP2024002909A (ja) | 2022-06-24 | 2023-04-28 | 半導体モジュール、半導体チップ及び半導体モジュールの製造方法 |
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Application Number | Title | Priority Date | Filing Date |
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JP2023074439A Pending JP2024002909A (ja) | 2022-06-24 | 2023-04-28 | 半導体モジュール、半導体チップ及び半導体モジュールの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (2) | JP7299651B1 (ja) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009027233A (ja) | 2007-07-17 | 2009-02-05 | Murata Mfg Co Ltd | 無線icデバイス及び電子機器 |
WO2009113373A1 (ja) | 2008-03-13 | 2009-09-17 | 日本電気株式会社 | 半導体装置 |
US20130023210A1 (en) | 2006-06-21 | 2013-01-24 | Broadcom Corporation | Integrated circuit with electromagnetic intrachip communication and methods for use therewith |
WO2016157387A1 (ja) | 2015-03-30 | 2016-10-06 | 株式会社PEZY Computing | 半導体装置 |
JP2020115569A (ja) | 2016-02-10 | 2020-07-30 | ウルトラメモリ株式会社 | 半導体装置 |
-
2022
- 2022-06-24 JP JP2022101726A patent/JP7299651B1/ja active Active
-
2023
- 2023-04-28 JP JP2023074439A patent/JP2024002909A/ja active Pending
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WO2016157387A1 (ja) | 2015-03-30 | 2016-10-06 | 株式会社PEZY Computing | 半導体装置 |
JP2020115569A (ja) | 2016-02-10 | 2020-07-30 | ウルトラメモリ株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2024002506A (ja) | 2024-01-11 |
JP2024002909A (ja) | 2024-01-11 |
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