JP7298700B2

JP7298700B2 - ドハティ電力増幅器

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Inventors: 真明谷尾
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Description

本発明は、本発明は、ドハティ電力増幅器に関する。

バックホール及びＷｉ－Ｆｉ（Wireless Fidelity）アクセスネットワークでのデータレートの大幅な増加要求によって、利用可能な広帯域チャネルによるミリメートル波での通信が求められている。特に、６０ＧＨｚ帯（５７～６４ＧＨｚ）はアンライセンス帯であり、ＩＥＥＥ（Institute of Electrical and Electronics Engineers）８０２．１１ａｄで標準化されている。また、６０ＧＨｚ帯に関心を寄せる人々は、６０ＧＨｚ帯を低遅延の無人車用途へ拡張している。

しかし、高効率の電力増幅器の設計は、６０ＧＨｚ帯においては大いにチャレンジングである。加えて、オンチップの結合器のネットワークでのロスのため、６０ＧＨｚ帯での平均効率は低い。例えば、ミリ波帯においては、ドハティ電力増幅器が提案されている（非特許文献１）。しかし、このドハティ電力増幅器の６ｄＢバックオフ効率は、７２ＧＨｚで７％である。ミリ波電量増幅器での負荷変調後術の制限は数倍である。まず、ドハティベースの負荷変調の４分の１波長伝送線路ではバックオフ効率の低下を引き起こす大幅なロスを招く（非特許文献２）。他の理想的なドハティ電力増幅器の動作からのずれは、高周波での負荷線路抵抗の低制御によるものである。ピーク状態における負荷線路抵抗がＲ_Ｌである場合、６ｄＢバックオフでの負荷線路抵抗は２Ｒ_Ｌで表される。しかし、ミリ波電力増幅器でのピーク状態及び６ｄＢバックオフにおける実際の負荷インピーダンスは大幅に異なるため、バックオフ効率は低下する。

近年、伝送線路のロスを組み込むため、アンテナベースのドハティが提案されている（非特許文献３）。直列結合器がアンテナとして機能する特定の構造によって、アンテナベースのドハティは、６ｄＢバックオフにおいて、２０．１％の電力付加効率（ＰＡＥ：power-added efficiency）しかし、このアプローチは、大規模アレイへの統合の困難性や、アンテナ構造の制約による熱降下を含む現実的課題を有している。

拡張されたバックオフ効率を有する対称型ドハティ電力増幅器が提案されている（非特許文献４）。このアプローチを用いることで、ミリ波ドハティ電力増幅器において結合器ロスを減らすことができる（非特許文献５）。また、設計手順では、ピーク及び６ｄＢバックオフでの特定の負荷インピーダンスが結合器の設計に組み込まれている。よって、ロードプルデータは、元のドハティ電力増幅器についてパフォーマンスの改善をもたらす最適な結合器の設計を与える。しかし、非特許文献４で提案される対称型ドハティ電力増幅器の設計は、結合器の５つの集中素子を示している。よって、ミリ波帯でのこれらの結合ロスにより、レイアウトが複雑化し、かつ、抵抗率を招く。

E. Kaymaksut et al., "Transformer-Based Doherty Power Amplifiers for mm- Wave Applications in 40-nm CMOS", IEEE TMTT, vol. 63, No. 4, pp. 1186-1192, Apr. 2015. H. Hashemi, S. Raman, "mm-Wave Silicon Power Amplifiers and Transmitters", Cambridge, U.K., Cambridge Univ. Press, 2016. H. T. Nguyen, T. Chi, S. Li, H. Wang, "A 62-to-68GHz linear 6Gb/s 64QAM CMOS Doherty radiator with 27.5%/20.1% PAE at peak/6dB-back-off output power leveraging high-efficiency multi-feed antenna-based active load modulation", IEEE ISSCC Dig. Tech. Papers, pp. 402-403, Feb. 2018. M. Ozen, K. Andersson, and C. Fager, "Symmetrical Doherty Power Amplifier With Extended Efficiency Range", IEEE Transactions on Microwave Theory and Techniques, Volume 64, Issue 4, pp. 1273-1284, April 2016. N Rostomyan, M Ozen, P Asbeck, "28GHz Doherty Power Amplifier in CMOS SOI With 28% Backoff PAE", IEEE Microwave and Wireless Components Letters, Volume 28, Issue 5, pp. 446-448, 2018. J. Chen et al., "A Digitally Modulated mm-Wave Cartesian Beamforming Transmitter with Quadrature Spatial Combining", IEEE ISSCC Dig. Tech. Papers, pp. 232-233, Feb. 2013. T. Chi et al., "A 60GHz On-Chip Linear Radiator with Single-Element 27.9dBm Psat and 33.1dBm Peak EIRP Using Multifeed Antenna for Direct On-Antenna Power Combining", IEEE ISSCC, pp. 296-297, Feb. 2017.

しかし、上述のドハティ電力増幅器は、複数の部品を有するため、これらの部品のために寸法の削減には限界がある。これに対し、コンパクトな構成で高い効率を有する、コンパクトなドハティ電力増幅器が必要となっている。

本発明は上記に鑑みて成されたものであり、コンパクトな構成で高い効率を有するドハティ電力増幅器を提供することを目的とする。

本発明の一態様であるドハティ電力増幅器は、入力信号が入力される主電力増幅器と、前記入力信号が入力される補助電力増幅器と、前記主電力増幅器の出力及び前記補助電力増幅器の出力と接続される結合器と、を備え、前記結合器は、結合点に接続されるインピーダンス変換器と、前記主電力増幅器の前記出力と前記結合点との間に接続される第１の集中素子と、前記補助電力増幅器の前記出力と前記結合点との間に接続される第２の集中素子と、を備え、前記主電力増幅器の前記出力と前記結合点との間の長さは、前記補助電力増幅器の前記出力と前記結合点との間の長さと同じであるものである。

本発明によれば、コンパクトな構成で高い効率を有するドハティ電力増幅器を提供することができる。

実施の形態１にかかるドハティ電力増幅器に組み込まれる基本的電力増幅器の構成を模式的に示す図である。基本的電力増幅器が主電力増幅器として用いられる場合のシミュレーション結果を示すテーブルである。基本的電力増幅器が補助電力増幅器として用いられる場合のシミュレーション結果を示すテーブルである。 λ／４伝送線路に基づく一般的な結合器を有する一般的なドハティ電力増幅器の構成を模式的に示す図である。実施の形態１にかかる対称型ドハティ電力増幅器の構成を模式的に示す図である。一般的な結合器及び実施の形態１にかかる対称型結合器について、シミュレートしたＰＡＥをＰｏｕｔの関数として示す図である。対称型結合器及び一般的な結合器についてシミュレートした、Ｐｏｕｔに対するロスを示す図である。実施の形態１にかかる対称型ドハティ電力増幅器の詳細構成を示す図である。実施の形態１にかかる対称型ドハティ電力増幅器を含むチップの上面図である。実施の形態１にかかる主電力増幅器について実測したＳ－パラメータＳ１１、Ｓ２１及びＳ２２を示す図である。５９ＧＨｚ（シミュレーション）及び６１ＧＨｚ（実測）において、実施の形態１にかかるドハティ電力増幅器についてシミュレート及び実測した大信号特性（large-signal characteristics）を示す図である。５９ＧＨｚでの大信号特性をそれぞれ示す図である。６３ＧＨｚでの大信号特性をそれぞれ示す図である。実施の形態１にかかる対称型ドハティ電力増幅器１００と負荷変調技術に基づいた他のシリコンベースのｍｍＷ電力増幅器との間での、６０ＧＨｚ～８０ＧＨｚでの特性の比較を示すテーブルである。

以下、図面を参照して本発明の実施の形態を説明する。なお、図中、同一の要素には同一の符号を付し、重複する説明は適宜省略する。

以下、トランジスタの設計とそのロードプルシミュレーション、一般的な結合器及び実施の形態にかかる結合器について説明する。一般的な結合器及び実施の形態にかかる結合器について、電力付加効率（ＰＡＥ：power-added efficiency）及びロスの観点から比較する。

実施の形態１
実施の形態１にかかる対称な構造を有するドハティ電力増幅器について説明する。図１に、実施の形態１にかかるドハティ電力増幅器に組み込まれる基本的電力増幅器１０００の構成を模式的に示す。基本的電力増幅器１０００は、ドハティ電力増幅器に設けられる主電力増幅器及び補助電力増幅器の両方に対して適用可能なものとして構成される。基本的電力増幅器１０００は、２つのＦＥＴ（Field Effect Transistor：電界効果トランジスタ）が積層された構成を有する。電力増幅器１０は、ＦＥＴＭ１及びＭ２、抵抗Ｒ１、キャパシタＣ１、及び、インダクタＬ１及びＬ２を有する。

インダクタＬ１（１ｎＨ）と、ＦＥＴＭ２及びＭ１とは、電圧ＶＤＤ（２．０Ｖ）を出力する電源とグランドとの間に、この順で直列に接続される。この例ではＦＥＴＭ１及びＭ２は、Ｎｃｈ（Ｎチャネル）ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistors：金属酸化膜半導体電界効果トランジスタ）として構成されており、ＦＥＴＭ２のドレインはインダクタＬ１の一端と接続され、ＦＥＴＭ２のソースはＦＥＴＭ１のドレインと接続され、ＦＥＴＭ１のソースはグランドと接続される。

抵抗Ｒ１の一端は、バイアス電圧Ｖ_Ｇ２（１．４Ｖ）を出力する電源と接続され、他端はＦＥＴＭ２のゲート及びキャパシタＣ１（５００μＦ）の一端と接続される。キャパシタＣ１の他端は、接地されている。よって、バイアス電圧Ｖ_Ｇ２は、ＦＥＴＭ２のゲートに印加される。インダクタＬ２（１ｎＨ）は、ＦＥＴＭ１のゲートとバイアス電圧Ｖ_Ｇ１を出力する電源との間に接続される。よって、バイアス電圧Ｖ_Ｇ１はＦＥＴＭ１のゲートに印加される。

本構成では、ＦＥＴＭ２のゲートから入力端子が引き出され、インダクタＬ１とＦＥＴＭ２との間のノードから出力端子が引き出される。

基本的電力増幅器１０００が主電力増幅器として用いられる場合、Ｂ級動作に近似した動作を行うＦＥＴＭ１にバイアスをかけるため、バイアス電圧Ｖ_Ｇ１は０．３Ｖに設定される。基本的電力増幅器１０００が補助電力増幅器として用いられる場合、ＡＢ級動作に近似した動作を行うＦＥＴＭ１にバイアスをかけるため、バイアス電圧Ｖ_Ｇ１は０．１Ｖに設定される。主電力増幅器又は補助電力増幅器として用いるかにかかわらず、基本的電力増幅器１０００は、ピークが１２ｄＢｍの電力を供給することができる。

主電力増幅器及び補助電力増幅器の両方の最適負荷状態をチェックするため、基本的電力増幅器１０００についてピーク電力及び３ｄｂのバックオフ電力におけるロードプルシミュレーションを行う。シミュレーションは、トランジスタレイアウトによる寄生容量のＥＭ（ElectroMagnetic)レイアウトモデリングを含んでいる。図２及び３は、基本的電力増幅器１０００がそれぞれ主電力増幅器及び補助電力増幅器として用いられる場合のシミュレーション結果を示すテーブルである。図２では、Ｖ_１、Ｉ_１及びＺ_１は、それぞれ、出力電圧、入力電流及び入力インピーダンスを示している。図３では、Ｖ_２及びＩ_２は、それぞれ、出力電圧及び入力電流を示している。なお、図３では、ピーク電力でのＺ_２の欄には入力インピーダンスが記入されており、３ｄｂバックオフ電力でのＺ_２の欄には出力インピーダンスが記入されている。

以下、対称な構造を有し、かつ、主電力増幅器及び補助電力増幅器として基本的電力増幅器１０００を有する、実施の形態１にかかる対称型ドハティ電力増幅器１００について詳細に説明する。初めに、実施の形態１にかかる対称型ドハティ電力増幅器１００の利点の理解を容易にするため、比較例として、一般的な結合器９を有する一般的なドハティ電力増幅器９００について説明する。図４に、λ／４伝送線路に基づく一般的な結合器９を有する一般的なドハティ電力増幅器９００の構成を模式的に示す。一般的なドハティ電力増幅器９００は、主電力増幅器９１、補助電力増幅器９２及び一般的な結合器９を有する。一般的な結合器９は、オフセット線路ＯＬ１及びＯＬ２、λ／４伝送線路ＴＬ（２００Ω、９０°）、素子９３及び抵抗９４で構成されるインピーダンス変換器（１０Ω→５０Ω）を有する。主電力増幅器９１の出力は、オフセット線路ＯＬ１及びλ／４伝送線路ＴＬを介して、インピーダンス変換器と接続される。補助電力増幅器９２の出力は、オフセット線路ＯＬ２を介して、インピーダンス変換器と接続される。抵抗９４は、素子９３とグランドとの間に接続される。

負荷のリアクタンスがオフセット線路ＯＬ１及びＯＬ２で補償される場合、６ｄＢのバックオフにおける負荷の抵抗はピーク電力時の値の２倍に設定される。ピーク電力における主電力増幅器及び補助電力増幅器の両方の負荷の抵抗は約２０Ωであり、６ｄＢのバックオフにおける主電力増幅器の負荷の抵抗は約４０Ωである。しかし、４０Ωの負荷線路は、図２のテーブルに示す６ｄＢのバックオフにおける最適な抵抗と顕著に異なっており、これによって６ｄＢのバックオフでのＰＡＥの劣化が生じる。

次に、実施の形態１にかかる対称型ドハティ電力増幅器１００の構成について説明する。図５に、実施の形態１にかかる対称型ドハティ電力増幅器１００の構成を模式的に示す。対称型ドハティ電力増幅器１００は、主電力増幅器１、補助電力増幅器２及び対称型結合器３を有する。この例では、結合器のパラメータを計算するため、（図２及び図３のテーブルの）ロードプルデータを用いる。

一般に、対称型結合器は、ピーク及び６ｄＢバックオフ効果における厳密解を得るために、少なくとも（５つの集中素子に対応する）５つの自由パラメータが必要となる。しかし、対称型結合器３の場合には、高いＰＡＥを維持するためには、必要なインピーダンス状態の近似解が有効であればよい。近似によって、拡張レンジ、つまり対称型ドハティを大幅に単純化できる。これにより、対称型結合器３は、集中素子１０及び２０と、負荷インピーダンスもたらすインピーダンス変換器３のみを有する。

集中素子１０は、主電力増幅器１の出力と結合点ＣＰとの間に接続される。集中素子２０は、補助電力増幅器２の出力と結合点ＣＰとの間に接続される。主電力増幅器１の出力と結合点ＣＰとの間の線路長は、補助電力増幅器２の出力と結合点ＣＰとの間の線路長と同じである。この場合、集中素子１０（第１の集中素子とも称する）のインピーダンスをＺ_１、集中素子２０（第２の集中素子とも称する）のインピーダンスをＺ_２とする。

インピーダンス変換器３０は、例えば、集中素子３１及び抵抗３２を有する。集中素子３１の一端は、結合点ＣＰと接続される。集中素子３１の他端は、抵抗３２の一端及び出力端子と接続される。抵抗３２の他端は、接地されている。インピーダンス変換器３０は、例えば、インピーダンスをＺ_３から５０Ωに変換する。

インピーダンスＺ_１、Ｚ_２及びＺ_３の決定について説明する。本構成では、目的関数ｆは、次式で定義されてもよい。

ここで、Ｖ_１Ｐ、Ｉ_１Ｐ、Ｖ_１Ｂ及びＩ_１Ｂは図２に掲載され、Ｖ_２Ｐ、Ｉ_２Ｐ及びＺ_２Ｂは図３に掲載されている。「Ｖ」は各電力増幅器の出力電圧を示し、「Ｉ」は各電力増幅器の出力電流を示し、下付き文字「１」は主電力増幅器を示し、下付き文字「２」は補助電力増幅器を示し、「Ｐ」はピーク電力の状態を示し、「Ｂ」は３ｄＢバックフ電力の状態を示している。位相差θは、主電力増幅器及び補助電力増幅器の出力間で維持される。Ｚ_１１、Ｚ_１２、Ｚ_２１及びＺ_２２は対称型結合器３のＺパラメータの要素である。この場合（図５）、対称型結合器３は、２つの集中要素Ｚ_１及びＺ_２と負荷Ｚ_３とを有するので、Ｚパラメータは次式で表される。

式［１］の第１及び第２の線路（右辺の第１項及び第２項）は、小さい値がよい場合のピーク効率のコスト関数に対応する。式［１］の第３の線路（右辺の第３項）は、６ｄＢバックオフ効率のコスト関数に対応する。これらのコスト関数を追加して最小化することで、ピーク状態及び６ｄＢバックオフ状態でのＺ_１、Ｚ_２、Ｚ_３及びθの最適な近似パラメータが得られる。なお、ｆがゼロに到達した場合、解は数学的に非特許文献４と等しくなる。

ドハティ電力増幅器の入力電力の制御について説明する。一般的なドハティ電力増幅器では、補助電力増幅器が完全にオフとなった場合に、高いバックオフＰＡＥが実現される。これに対し、本実施の形態にかかる対称型ドハティ電力増幅器１００では、主電力増幅器及び補助電力増幅器の両方の入力電力制御が行われる。ＸｄＢバックオフ電力（Ｘは、任意の実数）において、主入力電力Ｐ_Ｍ＿ｉｎ及び補助入力電力Ｐ_Ａ＿ｉｎは、以下のように制御される。
Ｉ．Ｘ＝０の場合、Ｐ_Ｍ＿ｉｎ＝Ｐ_Ａ＿ｉｎ
ＩＩ．０＜Ｘ＜６の場合、Ｐ_Ｍ＿ｉｎ－Ｐ_Ａ＿ｉｎ＝２Ｘ／３［ｄＢ］
ＩＩＩ．Ｘ＞６の場合、Ｐ_Ｍ＿ｉｎ－Ｐ_Ａ＿ｉｎ＝４［ｄＢ］

Ｐ_Ｍ＿ｉｎとＰ_Ａ＿ｉｎとの間のこれらの電力の関係は、深いバックオフ状態の下で、補助電力増幅器がオフになることを強調している。したがって、このアプローチは、以下のシミュレーション及び測定結果に適用される入力電力制御を必要とする。

ここで、結合器のロス及びＰＡＥを比較する。一般的な結合器９の伝送線路は、非特許文献５と同様に、集中Ｌ－Ｃ－Ｌ祖素子に変換される。既存のアプローチをここで提案する近似インピーダンス結果と比較するために、対称型結合器３及び一般的な結合器９の両方の全部品は、集中素子ネットワークとして配置することができる。

図６に、一般的な結合器９及び本実施の形態にかかる対称型結合器３について、シミュレートしたＰＡＥをＰｏｕｔの関数として示す。破線（Ｇｅｎ．）は一般的な結合器９のシミュレートしたＰＡＥを示し、実線（本構成：Ｐｒｅ．）は結合器３のシミュレートしたＰＡＥを示している。円形マーカを伴う線は集中素子Ｑ_Ｌ及びＱ_Ｃが無限大の状態の場合であり、方形マーカは６０ＧＨｚにおいて集中素子Ｑ_Ｌ＝２０及び集中素子Ｑ_Ｌ＝４０の場合である。実線と破線とを比較すると、実線で示される対称型結合器３では理想的なドハティ電力増幅器の効率曲線に近似するＰＡＥが実現されている。一方で、破線で示される一般的な結合器９は、低いバックオフ効率を示している。

図７に、対称型結合器３及び一般的な結合器９についてシミュレートした、Ｐｏｕｔに対するロスを示す。図７では、インピーダンス変換器でのロスを加味して、Ｑ_Ｌ＝２０及びＱ_Ｌ＝４０と仮定し、６０ＧＨｚでＱ_Ｌ＝２０及びＱ_Ｌ＝４０である場合、図６に示すように、対称型結合器３のロスは一般的な結合器９のロスよりも低く、対称型結合器３（実線、図７の「Ｐｒｅ．」）のＰＡＥは一般的な結合器９のＰＡＥよりも大きいことがわかる。

図８に、実施の形態１にかかる対称型ドハティ電力増幅器１００の詳細構成を示す。主電力増幅器１及び補助電力増幅器２は、基本的電力増幅器１０００と同様の構成を有する。しかし、主電力増幅器１の入力ＩＮ＿ＭＡＩＮとＦＥＴＭ１のゲートとの間の入力キャパシタＣ１０（３３ｆＦ）と、補助電力増幅器２の入力ＩＮ＿ＡＵＸとＦＥＴＭ１のゲートとの間の入力キャパシタＣ２０（３３ｆＦ）とが追加されている。主電力増幅器１及び補助電力増幅器２の両方において、抵抗Ｒ１は１０ｋΩ、キャパシタＣ１は５００ｆＦ、インダクタＬ２は８２ｐＨである。インダクタＬ１（２００ｐＨ）は、主電力増幅器１及び補助電力増幅器２によって共有される。主電力増幅器１では、バイアス電圧Ｖ_Ｇ１＿Ｍは０．３Ｖ、バイアス電圧Ｖ_Ｇ２＿Ｍは１．４Ｖである。補助電力増幅器２では、バイアス電圧Ｖ_Ｇ１＿Ａは０．１Ｖ、バイアス電圧Ｖ_Ｇ２＿Ａは１．４Ｖである。電源電圧ＶＤＤは２．０Ｖである。

対称型結合器３は、インダクタＬ１０、Ｌ２０、Ｌ３０及びキャパシタＣ３０を有する。インダクタＬ３０及びキャパシタＣ３０は、インピーダンス変換器３０の変形例であるインピーダンス変換器３０Ａを構成する。

インダクタＬ１０（６０．３ｐＨ）の一端は、主電力増幅器１のＦＥＴＭ２のドレインと接続される。インダクタＬ２０（１６８ｐＨ）の一端は、補助電力増幅器２のＦＥＴＭ２のドレインと接続される。インダクタＬ１０及びＬ２０の他端は、結合点ＣＰと接続される。よって、インダクタＬ１０及びＬ２０は、それぞれ集中素子１０及び２０に対応する。

インダクタＬ３０（６５．８ｐＨ）の一端は、結合点ＣＰと接続される。インダクタＬ３０（６５．８ｐＨ）の他端は、出力端子と接続され、かつ、キャパシタＣ３０（６０．３ｆＦ）を介してグランドと接続される。インダクタＬ３０及びキャパシタＣ３０は、２１．８Ω→５０Ωのインピーダンス変換器を構成する。よって、インダクタＬ３０は集中素子３０に対応し、抵抗３１はキャパシタＣ３０に置換されている。対称型結合器３のパラメータは上述のように算出され、位相差θは９０．６°として算出される。

この場合、対称型ドハティ電力増幅器１００は、グローバルファウンドリ（GlobalFoundries (GF)）の４５ｎｍＣＭＯＳ（Complementary Metal Oxide Semiconductor）のＳＯＩ（Silicon on Insulator）であり、パッドを含めて０．４９ｍｍ^２（０．６７ｍｍ×０．７３ｍｍ）の寸法を有している。図９に、対称型ドハティ電力増幅器１００を含むチップの上面図を示す。

図１０に、主電力増幅器１について実測したＳ－パラメータＳ_１１、Ｓ_２１及びＳ_２２を示す。Ｓ－パラメータ計測では、電圧状態は、図８の電圧状態と同様とする。入力信号は主電力増幅器１の入力ＩＮ＿ＭＡＩＮに与えられ、補助電力増幅器２の入力ＩＮ＿ＡＵＸは開放されている。中心周波数は５９ＧＨｚ（シミュレーション）から６１ＧＨｚ（実測）へわずかに高くシフトしているが、実測したＳ－パラメータはシミュレーションのＳ－パラメータと同様である。Ｓ－パラメータＳ_２１のピークゲインは５９ＧＨｚで９．０ｄＢであり、実測したピークゲイン６１ＧＨｚでは８．３ｄＢである。

図１１に、５９ＧＨｚ（シミュレーション）及び６１ＧＨｚ（実測）において、ドハティ電力増幅器についてシミュレート及び実測した大信号特性（large-signal characteristics）を示す。シミュレートしたゲイン（細線）と比較して、実測したゲイン（実線）は約１ｄＢ劣化しており、実測ＤＥ（drain efficiency：ドレイン効率）及びＰＡＥに影響している。しかし、実測したパフォーマンスは良好であると考えられる。実測した電力増幅器は、１８．７％のＰＡＥ及び６ｄＢバックオフにおいて２０．４％のＰＡＥで、１４．０ｄＢｍで飽和する出力電圧を実現している。一般に、６ｄＢバックオフで２０．４％のＰＡＥは、６０ＧＨｚ帯における最も高いバックオフＰＡＥであると考えられる。図１２及び図１３に、５９ＧＨｚ及び６３ＧＨｚでの大信号特性をそれぞれ示す。図１２（５９ＧＨｚ）の６ｄＢバックオフでのＰＡＥは１８．７％であり、図１３（６３ＧＨｚ）の６ｄＢバックオフでのＰＡＥは１９．５％である。これらから、５９～６３ＧＨｚの範囲での対称型ドハティ電力増幅器１００の広帯域特性がわかる。

図１４は、対称型ドハティ電力増幅器１００と負荷変調技術に基づいた他のシリコンベースのｍｍＷ電力増幅器との間での、６０ＧＨｚ～８０ＧＨｚでの特性の比較を示すテーブルである。対称型ドハティ電力増幅器１００は、２つのインダクタＬ１０及びＬ２０のみ（インピーダンス変換器のインダクタＬ３０を除く）で構成されたコンパクトな対称型結合器３によってバックオフにおいて高いＰＡＥを実現しており、これにより、コンパクトな寸法及び改善された効率がもたらされる。特に、小型レイアウトによって位相アレイ及び／又はマッシブＭＩＭＯ（Multiple-Input and Multiple-Output）システムへのドハティ電力増幅器の組み込むことの困難さを避けることができる。

上述のように、部品数が削減された対称型結合器３により、対称型ドハティ電力増幅器１００が実現される。よって、対称型ドハティ電力増幅器１００は、低い結合器ロスによって、高いピーク及び平均効率を実現している。６０ＧＨｚにおいて対称型ドハティ電力増幅器１００を４５ｎｍＣＭＯＳＳＯＩに適用することで、６ｄＢのバックオフにおいて、１４ｄＢｍのピーク電力及び２０．４％のＰＡＥが実現される。

他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態では、ＦＥＴＭ１及びＭ２をＮｃｈのＭＯＳＦＥＴとして構成されている。しかし、ＦＥＴＭ１及びＭ２はＰｃｈ（Ｐチャネル）のＭＯＳＦＥＴとして構成されてもよい。また、ＦＥＴＭ１及びＭ２は、ＭＯＳＦＥＴ以外の他のタイプのトランジスタとして構成されてもよい。

実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

この出願は、２０１９年２月１３日に出願された米国特許出願62/805,012を基礎とする優先権を主張し、その開示の全てをここに取り込む。

１、９１主電力増幅器
２、９２補助電力増幅器
３対称型結合器
９一般的な結合器
１０、２０、３１集中素子
３０、３０Ａインピーダンス変換器
３２、９４、Ｒ１抵抗
９３素子
１００対称型ドハティ電力増幅器
９００一般的なドハティ電力増幅器
１０００基本的電力増幅器
Ｃ１、Ｃ１０、Ｃ２０、Ｃ３０キャパシタ
Ｍ１、Ｍ２ＦＥＴ
Ｌ１、Ｌ２、Ｌ１０、Ｌ２０、Ｌ３０インダクタ
ＴＬ伝送線路
ＯＬ１、ＯＬ２オフセット線路

Claims

入力信号が入力される主電力増幅器と、
前記入力信号が入力される補助電力増幅器と、
前記主電力増幅器の出力及び前記補助電力増幅器の出力と接続される結合器と、を備え、
前記結合器は、
結合点と出力端子との間に接続されるインピーダンス変換器と、
前記主電力増幅器の前記出力と前記結合点との間に接続される第１の集中素子と、
前記補助電力増幅器の前記出力と前記結合点との間に接続される第２の集中素子と、を備え、
前記インピーダンス変換器は、
前記結合点と前記出力端子との間に接続される第３の集中素子と、
一端が前記第３の集中素子と前記出力端子との間のノードと接続され、他端が接地される第４の集中素子と、を備え、
前記主電力増幅器の前記出力と前記結合点との間の長さは、前記補助電力増幅器の前記出力と前記結合点との間の長さと同じであり、
前記第１の集中素子のインピーダンスＺ _１、前記第２の集中素子のインピーダンスＺ _２及び前記インピーダンス変換器のインピーダンスＺ _３は、目的関数のＺ _１１、Ｚ _１２、Ｚ _２１及びＺ _２２を用いて決定され、Ｚ _１１、Ｚ _１２、Ｚ _２１及びＺ _２２は前記結合器のＺパラメータの要素であり、
Ｖが前記主電力増幅器及び前記補助電力増幅器の出力電圧を示し、Ｉが前記主電力増幅器及び前記補助電力増幅器の出力電流を示し、下付き文字１が前記主電力増幅器を示し、下付き文字２が前記補助電力増幅器を示し、下付き文字Ｐがピーク電力の状態を示し、下付き文字Ｂが３ｄＢバックオフ電力の状態を示すものとして、前記目的関数は以下の式で示され、

前記式［１］の右辺の各項が最小化されるように、前記第１の集中素子のインピーダンスＺ _１、前記第２の集中素子のインピーダンスＺ _２、前記インピーダンス変換器のインピーダンスＺ _３及び位相差θが決定される、
ドハティ電力増幅器。
入力信号が入力される主電力増幅器と、
前記入力信号が入力される補助電力増幅器と、
前記主電力増幅器の出力及び前記補助電力増幅器の出力と接続される結合器と、を備え、
前記結合器は、
結合点と出力端子との間に接続されるインピーダンス変換器と、
前記主電力増幅器の前記出力と前記結合点との間に接続される第１の集中素子と、
前記補助電力増幅器の前記出力と前記結合点との間に接続される第２の集中素子と、を備え、
前記インピーダンス変換器は、
前記結合点と前記出力端子との間に接続される第３の集中素子と、
一端が前記第３の集中素子と前記出力端子との間のノードと接続され、他端が接地される第４の集中素子と、を備え、
前記主電力増幅器の前記出力と前記結合点との間の長さは、前記補助電力増幅器の前記出力と前記結合点との間の長さと同じであり、
Ｘを任意の実数として、前記ドハティ電力増幅器のバックオフがＸｄＢ、前記主電力増幅器の入力電圧がＰ_Ｍ＿ＩＮ、前記補助電力増幅器の入力電圧がＰ_Ａ＿ＩＮである場合、
Ｘ＝０の場合に、Ｐ_Ｍ＿ＩＮ＝Ｐ_Ａ＿ＩＮ、
０＜Ｘ＜６の場合に、Ｐ_Ｍ＿ＩＮ－Ｐ_Ａ＿ＩＮ＝２Ｘ／３［ｄＢ］、
Ｘ＞６の場合に、Ｐ_Ｍ＿ＩＮ－Ｐ_Ａ＿ＩＮ＝４［ｄＢ］である、
請求項１に記載のドハティ電力増幅器。
前記第１及び第２の集中素子はインダクタである、
請求項１又は２に記載のドハティ電力増幅器。