JP7240835B2 - switching circuit - Google Patents
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Description
本発明は、駆動回路により半導体スイッチング素子を駆動するスイッチング回路に関するものである。 The present invention relates to a switching circuit that drives a semiconductor switching element using a drive circuit.
半導体スイッチング素子は、制御電極に入力される駆動信号によって導通状態が制御され、オン状態で主電極の間を主電流が流れる。このとき、スイッチング動作に起因してサージ電圧が発生し、半導体スイッチング素子が破損したり誤動作したりすることがある。サージ電圧を抑制するためにはスイッチング動作での電圧の変動を緩やかにすることが有効であるが、これによりスイッチング損失が増大する。このように、サージ電圧の抑制とスイッチング損失にはトレードオフの関係がある。 The conduction state of the semiconductor switching element is controlled by a drive signal input to the control electrode, and the main current flows between the main electrodes in the ON state. At this time, a surge voltage is generated due to the switching operation, and the semiconductor switching element may be damaged or malfunction. In order to suppress the surge voltage, it is effective to moderate the voltage fluctuation in the switching operation, but this increases the switching loss. Thus, there is a trade-off relationship between suppression of surge voltage and switching loss.
このため、スイッチング素子の動作を高速化し、且つサージ電圧を抑制する方法が検討されている。例えば、半導体スイッチング素子を駆動する駆動回路と半導体スイッチング素子のゲート端子との間に、抵抗素子やダイオードにより構成された分岐回路部を接続する方法が検討されている(特許文献1参照。)。この方法では、分岐回路部によって、スイッチング動作においてサージ電圧の発生に影響する期間でのゲート電圧の立ち上がり速度又は立ち下がり速度を低速にする。 Therefore, methods for speeding up the operation of the switching element and suppressing the surge voltage are being studied. For example, a method of connecting a branch circuit section composed of a resistance element or a diode between a driving circuit for driving a semiconductor switching element and a gate terminal of the semiconductor switching element is being studied (see Patent Document 1). In this method, the branch circuit section slows down the rising speed or falling speed of the gate voltage during a period that affects the generation of a surge voltage in the switching operation.
しかしながら、上記構成ではゲート端子に接続する電流経路に抵抗成分が含まれる。このため、ゲート端子に接続された抵抗素子やダイオードによって、ゲート端子に蓄積された電荷の放電が阻害される。その結果、半導体スイッチング素子の高速動作が阻害され、スイッチング損失が増大する。 However, in the above configuration, the current path connected to the gate terminal contains a resistance component. Therefore, discharge of electric charges accumulated in the gate terminal is inhibited by the resistance element or the diode connected to the gate terminal. As a result, high-speed operation of the semiconductor switching element is hindered, and switching loss increases.
本発明は、スイッチング損失及びサージ電圧が抑制されたスイッチング回路を提供することを目的とする。 An object of the present invention is to provide a switching circuit in which switching loss and surge voltage are suppressed.
本発明の一態様に係るスイッチング回路は、半導体スイッチング素子を制御する駆動用トランジスタについて、一方の主電極を半導体スイッチング素子の制御電極に接続し、他方の主電極と電源端子との間に抵抗素子とコンデンサの並列回路が接続されていることを要旨とする。 In a switching circuit according to an aspect of the present invention, for a driving transistor that controls a semiconductor switching element, one main electrode is connected to a control electrode of the semiconductor switching element, and a resistor element is connected between the other main electrode and a power supply terminal. and a capacitor are connected in parallel.
本発明によれば、スイッチング損失及びサージ電圧が抑制されたスイッチング回路を提供することができる。 According to the present invention, it is possible to provide a switching circuit in which switching loss and surge voltage are suppressed.
以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。 Embodiments will be described below with reference to the drawings. In the description of the drawings, the same parts are denoted by the same reference numerals, and the description thereof is omitted.
(第1の実施形態)
本発明の第1の実施形態に係るスイッチング回路は、図1に示すように、制御電極13に入力される駆動信号によって導通状態が制御される半導体スイッチング素子10と、駆動信号を出力する駆動回路20を備える。
(First embodiment)
A switching circuit according to a first embodiment of the present invention comprises, as shown in FIG. 20.
駆動回路20を駆動するための駆動用電力は、高電位端子31と低電位端子32からなる一対の電源端子を有する駆動用電源30によって供給される。駆動用電源30には、例えば直流電源などが使用される。
Driving power for driving the
オン状態において、半導体スイッチング素子10の高電位主電極11と低電位主電極12の間に主電流が流れる。このとき、高電位主電極11は相対的に高い電位に設定され、低電位主電極12は相対的に低い電位に設定される。図1では、半導体スイッチング素子10がMOSFET(metal-oxide-semiconductor field-effect transistor)である場合を例示的に示した。つまり、高電位主電極11がドレイン電極、低電位主電極12がソース電極、制御電極13がゲート電極である。高電位主電極11は電源端子50に接続され、低電位主電極12は低電位端子32に接続されている。電源端子50の電位は、例えば高電位端子31の電位よりも高く設定してもよい。なお、半導体スイッチング素子10はMOSFETに限定されない。
In the ON state, a main current flows between the high potential
駆動回路20は、高電位端子31と低電位端子32の間に縦続接続された高電位側素子21と低電位側素子22を有する。高電位側素子21と低電位側素子22との接続点が駆動信号を出力する出力端子であり、出力端子が半導体スイッチング素子10の制御電極13に接続されている。
The
図1に示した駆動回路20は、高電位側素子21である第1の駆動用トランジスタT21と、低電位側素子22である第2の駆動用トランジスタT22を縦続接続したプッシュプル回路を有する。
The
第1の駆動用トランジスタT21は、NPNバイポーラトランジスタである。第1の駆動用トランジスタT21の一方の主電極であるエミッタ電極が、半導体スイッチング素子10の制御電極13に接続されている。第1の駆動用トランジスタT21の他方の主電極であるコレクタ電極が、高電位端子31に接続されている。第1の駆動用トランジスタT21のベース電極には、第1の駆動用トランジスタT21の導通状態を制御する制御信号SHが入力される。
The first driving transistor T21 is an NPN bipolar transistor. An emitter electrode, which is one main electrode of the first driving transistor T21, is connected to the
第2の駆動用トランジスタT22は、PNPバイポーラトランジスタである。第2の駆動用トランジスタT22の一方の主電極であるエミッタ電極が、半導体スイッチング素子10の制御電極13及び第1の駆動用トランジスタT21のエミッタ電極に接続されている。第2の駆動用トランジスタT22の他方の主電極であるコレクタ電極が、並列抵抗231と並列コンデンサ232を並列接続した低電位側並列回路23の一方の端子に接続されている。低電位側並列回路23の他方の端子は、低電位端子32及び半導体スイッチング素子10の低電位主電極12に接続されている。第2の駆動用トランジスタT22のベース電極には、第2の駆動用トランジスタT22の導通状態を制御する制御信号SLが入力される。
The second driving transistor T22 is a PNP bipolar transistor. An emitter electrode, which is one main electrode of the second driving transistor T22, is connected to the
半導体スイッチング素子10をオン状態にする場合には、第1の駆動用トランジスタT21をオンし、第2の駆動用トランジスタT22をオフする。これにより、第1の駆動用トランジスタT21を介して、半導体スイッチング素子10の制御電極13に電荷が供給され、半導体スイッチング素子10がターンオン動作する。制御電極13の電圧が閾値電圧を上回ると、半導体スイッチング素子10がオン状態になる。
To turn on the
一方、半導体スイッチング素子10をオフ状態にする場合には、第1の駆動用トランジスタT21をオフし、第2の駆動用トランジスタT22をオンする。これにより、半導体スイッチング素子10の制御電極13への電荷の供給が停止し、半導体スイッチング素子10がターンオフ動作する。そして、半導体スイッチング素子10の制御電極13から、第2の駆動用トランジスタT22を介して電荷が放電される。制御電極13の電圧が閾値電圧を下回ると、半導体スイッチング素子10がオフ状態になる。
On the other hand, when the
上記のように、図1に示した駆動回路20では、高電位側素子21及び低電位側素子22のいずれもが、駆動用トランジスタである。そして、第1の駆動用トランジスタT21及び第2の駆動用トランジスタT22の導通状態に応じて、半導体スイッチング素子10が制御される。半導体スイッチング素子10は、制御電極13に供給される電荷を駆動信号として導通状態が制御される。なお、第1の駆動用トランジスタT21を制御する制御信号SH及び第2の駆動用トランジスタT22を制御する制御信号SLは、制御回路40から出力される。
As described above, in the
図1に示したスイッチング回路では、半導体スイッチング素子10のターンオフ動作において第2の駆動用トランジスタT22がオンして、エミッタ電極とコレクタ電極の間が低インピーダンスになる。これにより、半導体スイッチング素子10の制御電極13の容量と、低電位側並列回路23を構成する並列コンデンサ232とが直列に接続することになる。このため、制御電極13に蓄積された電荷が並列コンデンサ232へ高速に移動する。
In the switching circuit shown in FIG. 1, when the
その結果、半導体スイッチング素子10のターンオフ動作に要する時間が短縮される。つまり、半導体スイッチング素子10のスイッチング動作が高速に行われ、スイッチング損失を抑制できる。
As a result, the time required for the turn-off operation of
更に、制御電極13から移動する電荷による並列コンデンサ232のチャージ動作により、第2の駆動用トランジスタT22のコレクタ電極の電位は、低電位端子32の電位よりも高くなる。このため、第2の駆動用トランジスタT22のベース電極に電流が流入する。ベース電極に流入する電流の寄与により、制御電極13から並列コンデンサ232に電荷がより高速に移動する。
Furthermore, due to the charging operation of the
上記の並列コンデンサ232のチャージ動作と、この並列コンデンサ232のチャージ動作に起因した第2の駆動用トランジスタT22のベース電極への電流の流れ込みの2つの作用により、半導体スイッチング素子10のターンオフ動作が高速に行われる。
The two effects of the charge operation of the
ターンオフ動作を高速に行うためには、並列コンデンサ232の容量値は大きいことが好ましい。しかし、以下に説明するように、サージ電圧を抑制するために、並列コンデンサ232の容量値の大きさは制限される。並列コンデンサ232の容量値を小さくすることにより、ターンオフ動作が完了する前に、並列コンデンサ232の充電が進むことで制御電極13から並列コンデンサ232への電荷の移動が遅くなる。このとき、主に並列抵抗231を流れる電流によって制御電極13からの電荷の移動が行われるため、制御電極13から放電される電荷の移動の速度は低下する。
In order to perform the turn-off operation at high speed, it is preferable that the capacitance value of the
したがって、ターンオフ動作の初期では電荷の移動が速いために電圧の変動は急激であるが、ターンオフ動作の途中からは電圧の変動が緩やかになる。その結果、ターンオフ動作の後半での制御電極13でのリンギングが抑制され、サージ電圧が抑制される。
Therefore, at the beginning of the turn-off operation, the charge moves quickly, causing the voltage to fluctuate abruptly, but from the middle of the turn-off operation, the voltage fluctuations become gentle. As a result, ringing at the
並列コンデンサ232の容量値を小さくして電荷の移動を遅くするタイミングを早くすることにより、ターンオフ動作において電圧の変動が緩やかな時間が長くなる。これにより、サージ電圧を抑制する効果を大きくできる。しかしながら、電荷の移動を遅くするタイミングが早いほど、スイッチング損失が大きくなる。つまり、スイッチング損失を抑制するためには、並列コンデンサ232の容量値が大きい方がよい。したがって、スイッチング回路に要求されるスイッチング損失と、許容されるサージ電圧の大きさなどを考慮して、並列コンデンサ232の容量値が設定される。
By reducing the capacitance value of the
例えば、半導体スイッチング素子10の制御電極13と低電位主電極12間の寄生容量Cgsの容量値Cgや、高電位端子31と低電位端子32の電位差である電源電圧Vdなどに応じて、並列コンデンサ232の容量値C1が設定される。本発明者は、検討を重ねた結果、Cg×Vd/(C1+Cg)の値が半導体スイッチング素子10の閾値電圧Vthと同程度である場合に、サージ電圧による半導体スイッチング素子10の破損や誤動作を防止し、且つスイッチング損失を抑制できることを見出した。
For example, depending on the capacitance value Cg of the parasitic capacitance Cgs between the
なお、半導体スイッチング素子10や駆動回路20に使用される部品の特性ばらつきなどに対するマージンを考慮して、以下の式(1)を満足するように並列コンデンサ232の容量値C1を設定してもよい:
Vth≧Cg×Vd/(3×(C1+Cg)) ・・・(1)
Considering a margin for characteristic variations of components used in the
Vth≧Cg×Vd/(3×(C1+Cg)) (1)
式(1)の関係を満たすように容量値C1を設定することにより、スイッチング動作を高速に行い、スイッチング損失を抑制することができる。 By setting the capacitance value C1 so as to satisfy the relationship of expression (1), the switching operation can be performed at high speed, and the switching loss can be suppressed.
また、以下の式(2)を満足するように容量値C1を設定してもよい:
Vth≦3×Cg×Vd/(C1+Cg) ・・・(2)
Also, the capacitance value C1 may be set so as to satisfy the following equation (2):
Vth≦3×Cg×Vd/(C1+Cg) (2)
式(2)の関係を満たすように容量値C1を設定することにより、サージ電圧による半導体スイッチング素子10の破損や誤動作を抑制できるようにターンオフ動作の後半での電圧の変動を小さくできる。つまり、ターンオフ動作の途中までは高速にスイッチング動作することによりスイッチング損失を抑制し、その後にスイッチング動作を低速にすることにより、サージ電圧を抑制することができる。
By setting the capacitance value C1 so as to satisfy the relationship of equation (2), the voltage fluctuation in the latter half of the turn-off operation can be reduced so as to suppress damage and malfunction of the
以上に説明したように、第1の実施形態に係るスイッチング回路では、ターンオフ動作において制御電極13に蓄積された電荷が急速に放電される。更に、ターンオフ動作の途中で制御電極13からの電荷の移動の速度が低下するように、並列コンデンサ232の容量値C1が設定される。このため、ターンオフ動作の後半における電圧の変動が緩やかになる。その結果、図1に示したスイッチング回路によれば、スイッチング損失及びサージ電圧を抑制することができる。
As described above, in the switching circuit according to the first embodiment, the charge accumulated in the
<変形例>
図2に、第1の実施形態の変形例に係るスイッチング回路を示す。図2に示したスイッチング回路では、高電位側素子21に駆動抵抗R21を使用している。つまり、駆動抵抗R21の一方の端子を高電位端子31に接続し、他方の端子を半導体スイッチング素子10の制御電極13に接続している。なお、低電位側素子22には、図1に示したスイッチング回路と同様に第2の駆動用トランジスタT22としてPNPトランジスタが使用されている。
<Modification>
FIG. 2 shows a switching circuit according to a modification of the first embodiment. In the switching circuit shown in FIG. 2, a drive resistor R21 is used for the high
図2に示したスイッチング回路によれば、高電位側素子21にトランジスタよりも安価な抵抗素子を使用することにより、スイッチング回路の製造コストを低減することができる。駆動抵抗R21の抵抗値を調整することにより、ターンオン動作において半導体スイッチング素子10の制御電極13に供給される電荷の量が調整される。即ち、駆動抵抗R21により、ターンオン動作の速度を設定できる。
According to the switching circuit shown in FIG. 2, the manufacturing cost of the switching circuit can be reduced by using a resistive element that is cheaper than a transistor for the high-
図2に示したスイッチング回路においても、低電位側素子22に低電位側並列回路23が接続されている。このため、制御電極13から並列コンデンサ232への電荷の移動、及び、この電荷の移動による並列コンデンサ232のチャージ動作に起因する第2の駆動用トランジスタT22のベース電極への電流の流れ込みが生じる。この2つの作用により、半導体スイッチング素子10のターンオフ動作が高速に行われる。
In the switching circuit shown in FIG. 2 as well, the low potential side
また、図1に示したスイッチング回路と同様に、式(1)を満足することにより半導体スイッチング素子10の高速なスイッチング動作が可能である。そして、式(2)を満足することにより、ターンオフ動作の後半においてスイッチング動作を低速にすることにより、サージ電圧を抑制することができる。
Also, like the switching circuit shown in FIG. 1, by satisfying the expression (1), the
なお、図3に示すように、駆動抵抗R21と高電位端子31との間に第1の駆動用トランジスタT21を接続してもよい。即ち、NPNトランジスタである第1の駆動用トランジスタT21のコレクタ電極に高電位端子31を接続し、エミッタ電極に駆動抵抗R21を接続する。
A first driving transistor T21 may be connected between the driving resistor R21 and the high
図3に示したスイッチング回路によれば、半導体スイッチング素子10がオフ状態のときに高電位端子31から流れる漏れ電流が抑制される。このため、低損失の駆動回路20を実現できる。
According to the switching circuit shown in FIG. 3, leakage current flowing from the high-
更に、図4に示すように、駆動抵抗R21と並列にコンデンサC21を接続してもよい。図4に示したスイッチング回路は、コンデンサC21と半導体スイッチング素子10の制御電極13の容量が直列接続された構成である。このため、ターンオン動作の初期において、制御電極13の容量が急速に充電される。したがって、ターンオン動作の途中まで半導体スイッチング素子10が高速にスイッチング動作し、スイッチング損失を抑制することができる。
Furthermore, as shown in FIG. 4, a capacitor C21 may be connected in parallel with the drive resistor R21. The switching circuit shown in FIG. 4 has a configuration in which the capacitor C21 and the capacitance of the
(第2の実施形態)
本発明の第2の実施形態に係るスイッチング回路は、図5に示すように、第1の駆動用トランジスタT21と高電位端子31との間に、並列抵抗241と並列コンデンサ242を並列接続した高電位側並列回路24が接続されている。図5に示すスイッチング回路は、高電位側並列回路24を更に備えることが図1と異なる点である。その他の構成については、図1に示す第1の実施形態と同様である。
(Second embodiment)
A switching circuit according to the second embodiment of the present invention, as shown in FIG. A potential side
第1の駆動用トランジスタT21であるNPNバイポーラトランジスタのコレクタ電極が高電位側並列回路24の一方の端子に接続され、エミッタ電極が半導体スイッチング素子10の制御電極13に接続されている。高電位側並列回路24の他方の端子が、高電位端子31に接続されている。
The collector electrode of the NPN bipolar transistor, which is the first driving transistor T21, is connected to one terminal of the high potential side
図5に示したスイッチング回路では、半導体スイッチング素子10のターンオン動作において第1の駆動用トランジスタT21がオンして、エミッタ電極とコレクタ電極の間が低インピーダンスになる。これにより、半導体スイッチング素子10の制御電極13の容量と並列コンデンサ242とが直列に接続することになる。このため、並列コンデンサ242を介して制御電極13に電荷が高速に移動する。
In the switching circuit shown in FIG. 5, when the
即ち、ターンオン動作において、制御電極13に電荷が急速に供給される。その結果、半導体スイッチング素子10は高速にターンオン動作する。このため、半導体スイッチング素子10のスイッチング動作が高速に行われ、スイッチング損失を抑制できる。
That is, in the turn-on operation, charges are rapidly supplied to the
更に、並列コンデンサ242を介して制御電極13に電荷が移動することにより、第1の駆動用トランジスタT21のコレクタ電極の電位は、高電位端子31の電位よりも低くなる。このため、第1の駆動用トランジスタT21のベース電極に電流が流入し、第1の駆動用トランジスタT21による制御電極13への電荷の供給がより急速に行われる。
Furthermore, due to the transfer of charge to the
上記のように、図5に示したスイッチング回路では、並列コンデンサ242を介する電荷の移動と、この電荷の移動に起因した第1の駆動用トランジスタT21のベース電極への電流の流れ込みが生じる。この2つの作用により、半導体スイッチング素子10のターンオン動作が高速に行われる。
As described above, in the switching circuit shown in FIG. 5, charge transfer through the
なお、ターンオン動作の途中で制御電極13に移動する電荷の速度が低下するように、並列コンデンサ242の容量値C2が設定される。これにより、サージ電圧を抑制することができる。このため、スイッチング回路に要求されるスイッチング損失と許容されるサージ電圧の大きさなどを考慮して、並列コンデンサ242の容量値が設定される。
Note that the capacitance value C2 of the
例えば、寄生容量Cgsの容量値Cgや電源電圧Vdなどに応じて、並列コンデンサ242の容量値C2が設定される。本発明者は、検討を重ねた結果、C2×Vd/(C2+Cg)の値が半導体スイッチング素子10の閾値電圧Vthと同程度である場合に、サージ電圧による半導体スイッチング素子10の破損や誤動作を防止し、且つスイッチング損失を抑制できることを見出した。
For example, the capacitance value C2 of the
なお、半導体スイッチング素子10や駆動回路20に使用される部品の特性ばらつきなどに対するマージンを考慮して、以下の式(3)を満足するように並列コンデンサ242の容量値C2を設定してもよい:
Vth≦3×C2×Vd/(C2+Cg) ・・・(3)
Considering a margin for characteristic variations of components used in the
Vth≦3×C2×Vd/(C2+Cg) (3)
式(3)を満足するように容量値C2を設定することにより、半導体スイッチング素子10のスイッチング損失を抑制することができる。
By setting the capacitance value C2 so as to satisfy the expression (3), the switching loss of the
また、以下の式(4)を満足するように容量値C2を設定してもよい:
Vth≧C2×Vd/(3×(C2+Cg)) ・・・(4)
Also, the capacitance value C2 may be set so as to satisfy the following equation (4):
Vth≧C2×Vd/(3×(C2+Cg)) (4)
式(4)を満足するように容量値C2を設定することにより、ターンオン動作の途中から、主に並列抵抗241を流れる電流によって電荷が高電位端子31から制御電極13に供給される。このため、ターンオン動作の初期よりも電荷の移動の速度が遅くなり、リンギングの発生に影響するターンオン動作の後半での電圧の変動を緩やかにすることができる。これにより、サージ電圧を抑制することができる。
By setting the capacitance value C2 so as to satisfy the equation (4), charges are supplied from the high
以上に説明したように、第2の実施形態に係るスイッチング回路によれば、半導体スイッチング素子10のターンオン動作が高速に行われる。更に、ターンオン動作でのサージ電圧を抑制できる。
As described above, according to the switching circuit according to the second embodiment, the turn-on operation of the
他は、第1の実施形態と実質的に同様である。即ち、図5に示したスイッチング回路では、図1に示したスイッチング回路と同様に、第2の駆動用トランジスタT22と低電位端子32との間に低電位側並列回路23が接続されている。このため、半導体スイッチング素子10のターンオフ動作が高速に行われると共に、ターンオフ動作でのサージ電圧を抑制できる。
Others are substantially the same as the first embodiment. That is, in the switching circuit shown in FIG. 5, the low potential side
したがって、第2の実施形態に係るスイッチング回路によれば、ターンオン動作及びターンオフ動作のいずれにおいても、半導体スイッチング素子10を高速にスイッチング動作させ、且つサージ電圧を抑制することができる。
Therefore, according to the switching circuit according to the second embodiment, the
(第3の実施形態)
図6に、本発明の第3の実施形態に係るスイッチング回路を示す。図6に示したスイッチング回路は、第2の駆動用トランジスタT22に低電位側並列回路23が接続されていない点が図5に示したスイッチング回路と異なる。その他の構成については、図5に示す第2の実施形態と同様である。
(Third embodiment)
FIG. 6 shows a switching circuit according to a third embodiment of the invention. The switching circuit shown in FIG. 6 differs from the switching circuit shown in FIG. 5 in that the low potential side
図6に示したスイッチング回路によれば、第1の駆動用トランジスタT21と高電位端子31の間に高電位側並列回路24が接続されていることにより、高速なターンオン動作と、ターンオン動作におけるサージ電圧の抑制が可能である。また、駆動回路20が低電位側並列回路23を有さないことにより、駆動回路20の小型化や、部品数の減少による不良発生率の低減や製造コストの低減が可能である。
According to the switching circuit shown in FIG. 6, the high-potential side
例えば、ターンオン動作でのサージ電圧に対する耐性が低く、ターンオフ動作でのサージ電圧に対する耐性が高い半導体スイッチング素子10などに、図6に示したスイッチング回路が好適に使用される。一方、ターンオン動作でのサージ電圧に対する耐性が高く、ターンオフ動作でのサージ電圧に対する耐性が低い半導体スイッチング素子10などに、図1に示したスイッチング回路が好適に使用される。
For example, the switching circuit shown in FIG. 6 is preferably used for the
他は上記の実施形態と実質的に同様であり、重複した説明を省略する。例えば、図5に示したスイッチング回路と同様に、式(3)を満足することにより半導体スイッチング素子10の高速なスイッチング動作が可能である。また、式(4)を満足することにより、サージ電圧を抑制することができる。
Others are substantially the same as the above-described embodiment, and redundant description is omitted. For example, similarly to the switching circuit shown in FIG. 5, high-speed switching operation of the
<変形例>
図7に、第3の実施形態の変形例に係るスイッチング回路を示す。図7に示したスイッチング回路は、低電位側素子22に駆動抵抗R22を使用している。高電位側素子21には、第1の駆動用トランジスタT21としてNPNトランジスタが使用されている。
<Modification>
FIG. 7 shows a switching circuit according to a modification of the third embodiment. The switching circuit shown in FIG. 7 uses a drive resistor R22 for the low
図7に示したスイッチング回路によれば、低電位側素子22にトランジスタよりも安価な抵抗素子を使用することにより、スイッチング回路の製造コストを低減することができる。ターンオフ動作の速度は、駆動抵抗R22の抵抗値により調整可能である。図7に示したスイッチング回路においても、並列コンデンサ242を介して制御電極13に電荷が高速に移動すると共に、この電荷の移動に起因する第1の駆動用トランジスタT21のベース電極への電流の流れ込みが生じる。この2つの作用により、半導体スイッチング素子10のターンオン動作が高速に行われる。
According to the switching circuit shown in FIG. 7, the manufacturing cost of the switching circuit can be reduced by using a resistive element that is cheaper than a transistor for the low
また、図5に示したスイッチング回路と同様に、式(3)を満足することにより半導体スイッチング素子10の高速なスイッチング動作が可能である。そして、式(4)を満足することにより、ターンオン動作の後半においてスイッチング動作を低速することにより、サージ電圧を抑制することができる。
In addition, as in the switching circuit shown in FIG. 5, high-speed switching operation of the
なお、図8に示すように、駆動抵抗R22と低電位端子32との間に第2の駆動用トランジスタT22を接続してもよい。即ち、PNPトランジスタである第2の駆動用トランジスタT22のエミッタ電極を駆動抵抗R22に接続し、コレクタ電極を低電位端子32に接続する。
A second driving transistor T22 may be connected between the driving resistor R22 and the low
図8に示したスイッチング回路によれば、半導体スイッチング素子10がオン状態のときに低電位端子32に流れる漏れ電流が抑制される。このため、低損失の駆動回路20を実現できる。
According to the switching circuit shown in FIG. 8, leakage current flowing through the low
更に、図9に示すように、駆動抵抗R22と並列にコンデンサC22を接続してもよい。図9に示したスイッチング回路は、コンデンサC22と半導体スイッチング素子10の制御電極13の容量が直列接続された構成である。このため、ターンオフ動作の初期において、制御電極13から電荷が急速に放電される。したがって、ターンオフ動作の途中まで半導体スイッチング素子10が高速にスイッチング動作し、スイッチング損失を抑制することができる。
Furthermore, as shown in FIG. 9, a capacitor C22 may be connected in parallel with the drive resistor R22. The switching circuit shown in FIG. 9 has a configuration in which the capacitor C22 and the capacitance of the
(その他の実施形態)
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
(Other embodiments)
While embodiments of the present invention have been described above, the discussion and drawings forming part of this disclosure should not be construed as limiting the invention. Various alternative embodiments, implementations and operational techniques will become apparent to those skilled in the art from this disclosure.
例えば、上記では半導体スイッチング素子10がMOSFETである場合を例示的に説明した。しかし、半導体スイッチング素子10が他のトランジスタであってもよい。即ち、半導体スイッチング素子10がユニポーラトランジスタであってもよいし、バイポーラトランジスタであってもよい。また、半導体スイッチング素子10をシリコン半導体により構成してもよいし、ワイドバンドギャップ半導体により構成してもよい。
For example, the case where the
10…半導体スイッチング素子
11…高電位主電極
12…低電位主電極
13…制御電極
20…駆動回路
21…高電位側素子
22…低電位側素子
23…低電位側並列回路
24…高電位側並列回路
30…駆動用電源
31…高電位端子
32…低電位端子
T21…第1の駆動用トランジスタ
T22…第2の駆動用トランジスタ
DESCRIPTION OF
Claims (5)
前記低電位端子に接続される低電位主電極、前記低電位主電極よりも高い電位に設定される高電位主電極、及び導通状態を制御する駆動信号が入力される制御電極を有する半導体スイッチング素子と、
前記高電位端子と前記低電位端子の間に縦続接続された高電位側素子と低電位側素子を有し、前記高電位側素子と前記低電位側素子の接続点から前記駆動信号を出力する駆動回路と
を備え、
前記高電位側素子と前記低電位側素子の少なくともいずれかが、一方の主電極が前記半導体スイッチング素子の前記制御電極に接続される駆動用トランジスタであり、
前記駆動回路が、前記駆動用トランジスタの他方の主電極に接続された、抵抗素子とコンデンサの並列回路を備え、
前記低電位側素子が前記駆動用トランジスタであり、
前記低電位側素子の一方の主電極が前記半導体スイッチング素子の前記制御電極に接続され、
前記低電位側素子の他方の主電極と前記低電位端子及び前記半導体スイッチング素子の前記低電位主電極との間に、前記並列回路が接続され、
前記高電位端子と前記低電位端子との電位差である電源電圧Vd、前記低電位側素子の他方の主電極に接続された前記並列回路の前記コンデンサの容量値C1、前記半導体スイッチング素子の前記制御電極と前記低電位主電極の間の寄生容量の容量値Cg、及び前記半導体スイッチング素子の閾値電圧Vthが、Vth≦3×Cg×Vd/(C1+Cg)の関係を満たす
ことを特徴とするスイッチング回路。 a driving power supply having a high potential terminal and a low potential terminal;
A semiconductor switching element having a low-potential main electrode connected to the low-potential terminal, a high-potential main electrode set to a higher potential than the low-potential main electrode, and a control electrode to which a drive signal for controlling conduction state is input. and,
A high-potential side element and a low-potential side element are cascade-connected between the high-potential terminal and the low-potential terminal, and the drive signal is output from a connection point between the high-potential side element and the low-potential side element. with a drive circuit and
at least one of the high potential side element and the low potential side element is a driving transistor having one main electrode connected to the control electrode of the semiconductor switching element;
wherein the drive circuit comprises a parallel circuit of a resistive element and a capacitor connected to the other main electrode of the drive transistor ;
the low-potential-side element is the driving transistor;
one main electrode of the low potential side element is connected to the control electrode of the semiconductor switching element;
the parallel circuit is connected between the other main electrode of the low potential side element and the low potential terminal and the low potential main electrode of the semiconductor switching element;
a power supply voltage Vd which is a potential difference between the high potential terminal and the low potential terminal; a capacitance value C1 of the capacitor in the parallel circuit connected to the other main electrode of the low potential side element; and the control of the semiconductor switching element The capacitance value Cg of the parasitic capacitance between the electrode and the low-potential main electrode and the threshold voltage Vth of the semiconductor switching element satisfy the relationship Vth≦3×Cg×Vd/(C1+Cg).
A switching circuit characterized by:
前記低電位端子に接続される低電位主電極、前記低電位主電極よりも高い電位に設定される高電位主電極、及び導通状態を制御する駆動信号が入力される制御電極を有する半導体スイッチング素子と、
前記高電位端子と前記低電位端子の間に縦続接続された高電位側素子と低電位側素子を有し、前記高電位側素子と前記低電位側素子の接続点から前記駆動信号を出力する駆動回路と
を備え、
前記高電位側素子と前記低電位側素子の少なくともいずれかが、一方の主電極が前記半導体スイッチング素子の前記制御電極に接続される駆動用トランジスタであり、
前記駆動回路が、前記駆動用トランジスタの他方の主電極に接続された、抵抗素子とコンデンサの並列回路を備え、
前記高電位側素子が前記駆動用トランジスタであり、
前記高電位側素子の一方の主電極が前記半導体スイッチング素子の前記制御電極に接続され、
前記高電位側素子の他方の主電極と前記高電位端子との間に前記並列回路が接続され、
前記高電位端子と前記低電位端子との電位差である電源電圧Vd、前記高電位側素子の他方の主電極に接続された前記並列回路の前記コンデンサの容量値C2、前記半導体スイッチング素子の前記制御電極と前記低電位主電極の間の寄生容量の容量値Cg、及び前記半導体スイッチング素子の閾値電圧Vthが、Vth≦3×C2×Vd/(C2+Cg)の関係を満たす
ことを特徴とするスイッチング回路。 a driving power supply having a high potential terminal and a low potential terminal;
A semiconductor switching element having a low-potential main electrode connected to the low-potential terminal, a high-potential main electrode set to a higher potential than the low-potential main electrode, and a control electrode to which a drive signal for controlling conduction state is input. and,
A high-potential side element and a low-potential side element are cascade-connected between the high-potential terminal and the low-potential terminal, and the drive signal is output from a connection point between the high-potential side element and the low-potential side element. drive circuit and
with
at least one of the high potential side element and the low potential side element is a driving transistor having one main electrode connected to the control electrode of the semiconductor switching element;
wherein the drive circuit comprises a parallel circuit of a resistive element and a capacitor connected to the other main electrode of the drive transistor;
the high-potential-side element is the driving transistor;
one main electrode of the high potential side element is connected to the control electrode of the semiconductor switching element;
the parallel circuit is connected between the other main electrode of the high potential side element and the high potential terminal;
a power supply voltage Vd that is a potential difference between the high potential terminal and the low potential terminal, a capacitance value C2 of the capacitor in the parallel circuit connected to the other main electrode of the high potential side element, and the control of the semiconductor switching element A capacitance value Cg of a parasitic capacitance between an electrode and the low-potential main electrode and a threshold voltage Vth of the semiconductor switching element satisfy a relationship of Vth≦3×C2×Vd/(C2+Cg) . switching circuit.
前記低電位端子に接続される低電位主電極、前記低電位主電極よりも高い電位に設定される高電位主電極、及び導通状態を制御する駆動信号が入力される制御電極を有する半導体スイッチング素子と、A semiconductor switching element having a low-potential main electrode connected to the low-potential terminal, a high-potential main electrode set to a higher potential than the low-potential main electrode, and a control electrode to which a drive signal for controlling conduction state is input. and,
前記高電位端子と前記低電位端子の間に縦続接続された高電位側素子と低電位側素子を有し、前記高電位側素子と前記低電位側素子の接続点から前記駆動信号を出力する駆動回路とA high-potential side element and a low-potential side element are cascade-connected between the high-potential terminal and the low-potential terminal, and the drive signal is output from a connection point between the high-potential side element and the low-potential side element. drive circuit and
を備え、with
前記高電位側素子と前記低電位側素子の少なくともいずれかが、一方の主電極が前記半導体スイッチング素子の前記制御電極に接続される駆動用トランジスタであり、at least one of the high potential side element and the low potential side element is a driving transistor having one main electrode connected to the control electrode of the semiconductor switching element;
前記駆動回路が、前記駆動用トランジスタの他方の主電極に接続された、抵抗素子とコンデンサの並列回路を備え、wherein the drive circuit comprises a parallel circuit of a resistive element and a capacitor connected to the other main electrode of the drive transistor;
前記高電位側素子が前記駆動用トランジスタであり、the high-potential-side element is the driving transistor;
前記高電位側素子の一方の主電極が前記半導体スイッチング素子の前記制御電極に接続され、one main electrode of the high potential side element is connected to the control electrode of the semiconductor switching element;
前記高電位側素子の他方の主電極と前記高電位端子との間に前記並列回路が接続され、the parallel circuit is connected between the other main electrode of the high potential side element and the high potential terminal;
前記高電位端子と前記低電位端子との電位差である電源電圧Vd、前記高電位側素子の他方の主電極に接続された前記並列回路の前記コンデンサの容量値C2、前記半導体スイッチング素子の前記制御電極と前記低電位主電極の間の寄生容量の容量値Cg、及び前記半導体スイッチング素子の閾値電圧Vthが、Vth≧C2×Vd/(3×(C2+Cg))の関係を満たすa power supply voltage Vd that is a potential difference between the high potential terminal and the low potential terminal, a capacitance value C2 of the capacitor in the parallel circuit connected to the other main electrode of the high potential side element, and the control of the semiconductor switching element The capacitance value Cg of the parasitic capacitance between the electrode and the low-potential main electrode and the threshold voltage Vth of the semiconductor switching element satisfy the relationship Vth≧C2×Vd/(3×(C2+Cg)).
ことを特徴とするスイッチング回路。A switching circuit characterized by:
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