JP7223387B2 - Duty compensator - Google Patents

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Description

本発明は、クロックのデューティを補償するデューティ補償装置に関するものである。 The present invention relates to a duty compensator for compensating the duty of a clock.

一般にデジタル回路はクロックに同期して動作するように設計される。すなわち、デジタル回路は、クロックの立上り及び立下りの双方または何れか一方のタイミングにおいて新たな論理状態に遷移する。或いは、デジタル回路は、多相クロックを構成する各相のクロックの立上り又は立下りのタイミングにおいて新たな論理状態に遷移する。 Digital circuits are generally designed to operate in synchronization with a clock. That is, the digital circuit transitions to a new logic state at the rising and/or falling edges of the clock. Alternatively, the digital circuit transitions to a new logic state at the timing of the rise or fall of each phase clock that constitutes the multiphase clock.

デジタル回路において、クロックのデューティは適正範囲内にあることが重要である。単相クロックのデューティは、ハイレベルの時間ｔＨと周期Ｔとの比（ｔＨ／Ｔ）で表される。二相クロックのデューティは、その二相クロックを構成する互いに相補的な二つのクロックのうち一方のハイレベルの時間と周期との比で表される。 In a digital circuit, it is important that the clock duty is within an appropriate range. The duty of the single-phase clock is represented by the ratio (t H /T) between the high level time t H and the period T. The duty of the two-phase clock is expressed by the ratio of the high level time of one of the two mutually complementary clocks forming the two-phase clock to the period.

もし、クロックのデューティが適正範囲から外れていると、デジタル回路が所望の動作をしない場合がある。例えば、パラレルデータをシリアルデータに変換して該シリアルデータを出力するシリアライザ装置において、シリアルデータの各ビットデータの出力タイミングを指示するクロックのデューティが０.５から大きく異なると、出力されるシリアルデータのうち奇数番目のビットのデータおよび偶数番目のビットのデータそれぞれの期間の長さが互いに大きく異なることになって、いわゆる Even/Oddジッタが発生する。このようなジッタが誤動作の要因となる場合がある。それ故、クロックのデューティは適正範囲内にあることが重要である。 If the duty of the clock is out of the proper range, the digital circuit may not operate as desired. For example, in a serializer device that converts parallel data into serial data and outputs the serial data, if the duty of the clock that indicates the output timing of each bit data of the serial data is greatly different from 0.5, the serial data that is output Of these, the period lengths of the odd-numbered bit data and the even-numbered bit data are greatly different from each other, resulting in so-called even/odd jitter. Such jitter may cause malfunction. Therefore, it is important that the clock duty is within the proper range.

クロックのデューティを補償する装置の発明が特許文献１～３に開示されている。これらの文献に記載されたデューティ補償装置は、クロックのデューティを調整するデューティ調整部と、クロックのデューティを測定するデューティ測定部と、を備える。そして、デューティ補償装置は、デューティ測定部により測定されるクロックのデューティが適正範囲内になるように、デューティ調整部においてクロックのデューティを調整する。 Patent Documents 1 to 3 disclose inventions of devices for compensating clock duty. The duty compensating devices described in these documents include a duty adjustment section that adjusts the duty of the clock and a duty measurement section that measures the duty of the clock. Then, the duty compensating device adjusts the duty of the clock in the duty adjusting section so that the duty of the clock measured by the duty measuring section is within an appropriate range.

米国特許出願公開第２０１６／０２４１２４９号明細書U.S. Patent Application Publication No. 2016/0241249 米国特許出願公開第２０１３／００６３１９１号明細書U.S. Patent Application Publication No. 2013/0063191 特開２０１２－１０１１８号公報Japanese Unexamined Patent Application Publication No. 2012-10118

しかし、従来のデューティ補償装置では、デューティ測定部により得られるデューティ測定値が真値から大きく異なる場合があり、それ故、デューティ調整部から出力されるクロックのデューティを適正範囲内にすることができない場合がある。 However, in the conventional duty compensator, the duty measurement value obtained by the duty measurement section may differ greatly from the true value, and therefore the duty of the clock output from the duty adjustment section cannot be kept within an appropriate range. Sometimes.

本発明は、上記問題点を解消する為になされたものであり、より正確にクロックのデューティを適正範囲内にすることができるデューティ補償装置を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a duty compensator capable of more accurately setting the duty of a clock within an appropriate range.

本発明のデューティ補償装置は、(1) 入力されるクロックのデューティを制御コードに応じて調整して、当該調整後のクロックを出力するデューティ調整部と、(2) Ｎを３以上の整数とし、ｎを１～Ｎの各整数として、各期間Ｔｎに亘って、クロックに対して非同期であって他の何れの期間における周波数とも異なる周波数のサンプリングクロックをサンプリングクロック生成部により生成し、サンプリングクロックが指示するタイミングにおいてデューティ調整部から出力されるクロックのレベルを検出して、そのレベル検出結果に基づいて該クロックのデューティを測定するデューティ測定部と、(3) デューティ調整部におけるデューティの調整を制御するための制御コードを出力し、各期間Ｔｎにおいてデューティ測定部により測定されるデューティが所定範囲となる制御コードを求め、Ｎ個の期間Ｔ１～ＴＮそれぞれにおいて求めた制御コードに基づいて、デューティ調整部へ与える制御コードを決定する制御部と、を備える。 The duty compensator of the present invention comprises (1) a duty adjustment unit that adjusts the duty of an input clock according to a control code and outputs the adjusted clock, and (2) N is an integer of 3 or more. , where n is an integer from 1 to N, over each period Tn , a sampling clock generating unit generates a sampling clock asynchronous to the clock and having a frequency different from the frequency in any other period, and performs sampling a duty measuring section that detects the level of the clock output from the duty adjusting section at the timing indicated by the clock and measures the duty of the clock based on the level detection result; and (3) adjustment of the duty in the duty adjusting section. to output a control code for controlling , obtain a control code in which the duty measured by the duty measuring unit in each period T n becomes a predetermined range, and use the control code obtained in each of the N periods T 1 to T N as and a control unit that determines a control code to be given to the duty adjustment unit based on the control code.

本発明において、制御部は、Ｎ個の期間Ｔ１～ＴＮそれぞれにおいて求めた制御コードを昇順または降順に並べたときの最大値および最小値を除く何れかの制御コードを、デューティ調整部へ与える制御コードとして決定するのが好適である。また、制御部は、Ｎ個の期間Ｔ１～ＴＮそれぞれにおいて求めた制御コードを昇順または降順に並べたときの中央値の制御コードを、デューティ調整部へ与える制御コードとして決定するのも好適である。 In the present invention, the control unit transmits any control code except the maximum value and the minimum value when the control codes obtained in each of the N periods T 1 to T N are arranged in ascending or descending order to the duty adjustment unit. It is preferable to determine it as the control code to be given. Also, it is preferable that the control unit determines the control code of the median when the control codes obtained in each of the N periods T 1 to T N are arranged in ascending order or descending order as the control code to be given to the duty adjustment unit. is.

本発明において、サンプリングクロック生成部は、複数の遅延セルがリング状に接続されたリングオシレータと、複数の遅延セルそれぞれに電流を供給する電流源と、を含み、電流源が供給する電流の量に応じた周波数のサンプリングクロックをリングオシレータにより生成して出力するのが好適である。 In the present invention, the sampling clock generator includes a ring oscillator in which a plurality of delay cells are connected in a ring, and a current source that supplies a current to each of the plurality of delay cells. It is preferable to generate and output a sampling clock having a frequency according to the ring oscillator.

本発明のデューティ補償装置は、より正確にクロックのデューティを適正範囲内にすることができる。 The duty compensator of the present invention can more accurately set the duty of the clock within the appropriate range.

図１は、デューティ補償装置１の構成を示す図である。FIG. 1 is a diagram showing the configuration of the duty compensator 1. As shown in FIG. 図２は、デューティ調整部１０の構成例を示す図である。FIG. 2 is a diagram showing a configuration example of the duty adjustment section 10. As shown in FIG. 図３は、デューティ調整部１０の各インバータ１１ｋの回路例を示す図である。FIG. 3 is a diagram showing a circuit example of each inverter 11k of the duty adjustment section 10. As shown in FIG. 図４は、デューティ測定部２０の構成例を示す図である。FIG. 4 is a diagram showing a configuration example of the duty measuring section 20. As shown in FIG. 図５は、デューティ測定部２０のサンプリングクロック生成部２１の回路例を示す図である。FIG. 5 is a diagram showing a circuit example of the sampling clock generation section 21 of the duty measurement section 20. As shown in FIG. 図６は、制御コードとクロックCLK2のデューティとの間の関係の一例を示すグラフである。FIG. 6 is a graph showing an example of the relationship between the control code and the duty of clock CLK2. 図７は、エッジ密度とサンプリングクロックAsyncCLKの周期との間の関係を示すグラフである。FIG. 7 is a graph showing the relationship between edge density and the period of sampling clock AsyncCLK. 図８は、エッジ密度とサンプリングクロックAsyncCLKの周期との間の関係を示すグラフである。FIG. 8 is a graph showing the relationship between edge density and the period of sampling clock AsyncCLK. 図９は、制御コードとクロックCLK2のデューティとの間の関係の一例を示すグラフである。FIG. 9 is a graph showing an example of the relationship between the control code and the duty of clock CLK2.

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての調整が含まれることが意図される。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments for carrying out the present invention will be described in detail with reference to the accompanying drawings. In the description of the drawings, the same elements are denoted by the same reference numerals, and overlapping descriptions are omitted. The present invention is not limited to these examples, but is indicated by the scope of the claims, and is intended to include all adjustments within the meaning and scope of equivalents of the scope of the claims.

図１は、デューティ補償装置１の構成を示す図である。この図には、デューティ補償装置１の他に、シリアライザ装置２およびＰＬＬ回路３も示されている。ＰＬＬ回路３は、基準クロックCLK0を入力し、シリアライザ装置２におけるシリアルデータ出力のタイミングを指示するためのクロックCLK1を基準クロックCLK0に基づいて生成して、このクロックCLK1を出力する。デューティ補償装置１は、ＰＬＬ回路３とシリアライザ装置２との間に挿入されている。デューティ補償装置１は、ＰＬＬ回路３から出力されたクロックCLK1を入力し、このクロックCLK1のデューティを調整して、そのデューティ調整後のクロックCLK2をシリアライザ装置２へ出力する。シリアライザ装置２は、入力されたパラレルデータPar_Dataをシリアライズして、シリアルデータSer_Dataを出力する。シリアライザ装置２は、シリアルデータSer_Dataを出力する際に、そのシリアルデータSer_Dataの各ビットデータをクロックCLK2に同期して出力する。 FIG. 1 is a diagram showing the configuration of the duty compensator 1. As shown in FIG. In addition to the duty compensation device 1, the figure also shows a serializer device 2 and a PLL circuit 3. FIG. The PLL circuit 3 receives the reference clock CLK0, generates a clock CLK1 for instructing the serial data output timing in the serializer device 2 based on the reference clock CLK0, and outputs this clock CLK1. The duty compensation device 1 is inserted between the PLL circuit 3 and the serializer device 2 . The duty compensation device 1 receives the clock CLK1 output from the PLL circuit 3, adjusts the duty of this clock CLK1, and outputs the clock CLK2 after the duty adjustment to the serializer device 2. FIG. The serializer device 2 serializes the input parallel data Par_Data and outputs serial data Ser_Data. When outputting the serial data Ser_Data, the serializer device 2 outputs each bit data of the serial data Ser_Data in synchronization with the clock CLK2.

デューティ補償装置１は、デューティ調整部１０、デューティ測定部２０および制御部３０を備える。デューティ調整部１０は、ＰＬＬ回路３から出力されるクロックCLK1を入力するとともに、制御部３０から出力される制御コードを入力する。デューティ調整部１０は、制御コードに応じてクロックCLK1のデューティを調整して、当該調整後のクロックCLK2をシリアライザ装置２およびデューティ測定部２０へ出力する。 The duty compensator 1 includes a duty adjuster 10 , a duty measurer 20 and a controller 30 . The duty adjustment section 10 receives the clock CLK1 output from the PLL circuit 3 and also receives the control code output from the control section 30 . The duty adjusting section 10 adjusts the duty of the clock CLK1 according to the control code, and outputs the adjusted clock CLK2 to the serializer device 2 and the duty measuring section 20 .

デューティ測定部２０は、デューティ調整部１０から出力されるクロックCLK2を入力して、そのクロックCLK2のデューティを測定する。デューティ測定部２０は、クロックCLK2に対して非同期であるサンプリングクロックを生成するサンプリングクロック生成部を含む。デューティ測定部２０は、そのサンプリングクロックが指示するタイミングにおいてクロックCLK2のレベルを検出して、そのレベル検出結果に基づいて該クロックCLK2のデューティを測定する。 The duty measuring section 20 receives the clock CLK2 output from the duty adjusting section 10 and measures the duty of the clock CLK2. The duty measurement section 20 includes a sampling clock generation section that generates a sampling clock that is asynchronous with respect to the clock CLK2. The duty measuring section 20 detects the level of the clock CLK2 at the timing indicated by the sampling clock, and measures the duty of the clock CLK2 based on the level detection result.

Ｎを３以上の整数とし、ｎを１～Ｎの各整数とする。第ｎの期間Ｔｎに亘って、デューティ測定部２０のサンプリングクロック生成部は、クロックCLK2に対して非同期である周波数ｆｎのサンプリングクロックを生成する。各期間Ｔｎに生成されるサンプリングクロックの周波数ｆｎは、他の何れの期間に生成されるサンプリングクロックの周波数とも異なる。各期間Ｔｎに、デューティ測定部２０は、周波数ｆｎのサンプリングクロックを用いて、クロックCLK2のデューティを測定する。 Let N be an integer of 3 or more, and let n be an integer of 1 to N. Over the n-th period Tn , the sampling clock generator of the duty measuring section 20 generates a sampling clock of frequency fn that is asynchronous with respect to the clock CLK2. The sampling clock frequency fn generated in each period Tn is different from the sampling clock frequency generated in any other period. During each period Tn , the duty measuring section 20 measures the duty of the clock CLK2 using the sampling clock of frequency fn .

制御部３０は、デューティ調整部１０におけるデューティの調整を制御するための制御コードをデューティ調整部１０へ出力する。制御部３０は、デューティ測定部２０の動作を制御するための制御信号をデューティ測定部２０へ出力し、また、各期間Ｔｎのデューティ測定部２０による測定の結果を受け取る。制御部３０は、各期間Ｔｎにおいてデューティ測定部２０により測定されるデューティが所定範囲となる制御コードを求め、Ｎ個の期間Ｔ１～ＴＮそれぞれにおいて求めた制御コードに基づいて、デューティ調整部１０へ与える制御コードを決定する。 Control unit 30 outputs a control code for controlling duty adjustment in duty adjustment unit 10 to duty adjustment unit 10 . Control unit 30 outputs a control signal for controlling the operation of duty measurement unit 20 to duty measurement unit 20, and receives the result of measurement by duty measurement unit 20 for each period Tn . The control unit 30 obtains a control code that makes the duty measured by the duty measuring unit 20 within a predetermined range in each period T n , and adjusts the duty based on the control code obtained in each of the N periods T 1 to T N . A control code to be given to the unit 10 is determined.

図２は、デューティ調整部１０の構成例を示す図である。デューティ調整部１０は、互いに並列的に接続された複数のインバータ１１１～１１Ｋを含む。各インバータ１１ｋは、高電位側（Rise側）および低電位側（Fall側）それぞれが独立に制御可能であるトライステートインバータである。各インバータ１１ｋは、制御部３０から与えられる制御コードによってレベル反転動作が制御される。Ｋ個のインバータ１１１～１１Ｋそれぞれにおけるレベル反転動作によって、入力されるクロックCLK1のデューティが調整されて、その調整後のクロックCLK2が出力される。Ｋは２以上の整数であり、ｋは１以上Ｋ以下の各整数である。 FIG. 2 is a diagram showing a configuration example of the duty adjustment section 10. As shown in FIG. Duty adjustment unit 10 includes a plurality of inverters 11 1 to 11 K connected in parallel with each other. Each inverter 11k is a tri-state inverter whose high potential side (Rise side) and low potential side (Fall side) can be independently controlled. Each inverter 11 k has its level inverting operation controlled by a control code given from the control section 30 . The level inverting operation of each of the K inverters 11 1 to 11 K adjusts the duty of the input clock CLK1 and outputs the adjusted clock CLK2. K is an integer of 2 or more, and k is each integer of 1 or more and K or less.

図３は、デューティ調整部１０の各インバータ１１ｋの回路例を示す図である。各インバータ１１ｋは、ＰＭＯＳトランジスタ１２、ＰＭＯＳトランジスタ１３、ＮＭＯＳトランジスタ１４およびＮＭＯＳトランジスタ１５が直列的に順に接続された構成を有する。ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１５それぞれのゲートにクロックCLK1が入力される。ＰＭＯＳトランジスタ１３のゲートに、制御コードに応じてオン／オフを設定するＵＰ信号が入力される。ＮＭＯＳトランジスタ１４のゲートに、制御コードに応じてオン／オフを設定するＤＮ信号が入力される。ＰＭＯＳトランジスタ１３およびＮＭＯＳトランジスタ１４それぞれのドレインからクロックCLK2が出力される。 FIG. 3 is a diagram showing a circuit example of each inverter 11k of the duty adjustment section 10. As shown in FIG. Each inverter 11k has a structure in which PMOS transistor 12, PMOS transistor 13, NMOS transistor 14 and NMOS transistor 15 are connected in series in order. A clock CLK1 is input to the gates of the PMOS transistor 12 and the NMOS transistor 15, respectively. An UP signal is input to the gate of the PMOS transistor 13 to set ON/OFF according to the control code. A DN signal for setting ON/OFF according to a control code is input to the gate of the NMOS transistor 14 . A clock CLK2 is output from the drains of the PMOS transistor 13 and the NMOS transistor 14, respectively.

図４は、デューティ測定部２０の構成例を示す図である。この図には、制御部３０も示されている。デューティ測定部２０は、サンプリングクロック生成部２１、サンプラ２２およびカウンタ２３を含む。 FIG. 4 is a diagram showing a configuration example of the duty measuring section 20. As shown in FIG. Also shown in this figure is the control unit 30 . Duty measurement section 20 includes sampling clock generation section 21 , sampler 22 and counter 23 .

サンプリングクロック生成部２１は、制御部３０から与えられる周波数制御信号に基づいて、第ｎの期間Ｔｎに亘って周波数ｆｎのサンプリングクロックAsyncCLKを生成し、そのサンプリングクロックAsyncCLKをサンプラ２２およびカウンタ２３へ出力する。 The sampling clock generation unit 21 generates a sampling clock AsyncCLK having a frequency fn over an n-th period Tn based on a frequency control signal given from the control unit 30, and transmits the sampling clock AsyncCLK to the sampler 22 and the counter 23. Output to

サンプラ２２は、デューティ調整部１０から出力されるクロックCLK2を入力するとともに、サンプリングクロック生成部２１から出力されるサンプリングクロックAsyncCLKを入力する。サンプラ２２は、サンプリングクロックAsyncCLKが指示するタイミングでクロックCLK2のレベルをサンプリングしてホールドし、そのホールドしたレベル値をカウンタ２３へ出力する。 The sampler 22 receives the clock CLK2 output from the duty adjustment section 10 and the sampling clock AsyncCLK output from the sampling clock generation section 21 . The sampler 22 samples and holds the level of the clock CLK2 at the timing indicated by the sampling clock AsyncCLK, and outputs the held level value to the counter 23 .

カウンタ２３は、サンプラ２２から出力されるレベル値を入力するとともに、サンプリングクロック生成部２１から出力されるサンプリングクロックAsyncCLKを入力する。カウンタ２３は、サンプリングクロックAsyncCLKが指示するタイミングで、レベル値を積算していくことで、サンプラ２２から出力されるレベル値が１である事象を計数する。カウンタ２３は、制御部３０から与えられるカウンタ制御信号に基づいて動作する。すなわち、カウンタ２３は、各期間Ｔｎの開始時に計数値を初期化し、各期間Ｔｎの終了時の計数値を制御部３０へ出力する。 The counter 23 receives the level value output from the sampler 22 and also receives the sampling clock AsyncCLK output from the sampling clock generator 21 . The counter 23 counts events in which the level value output from the sampler 22 is 1 by accumulating the level value at the timing indicated by the sampling clock AsyncCLK. The counter 23 operates based on a counter control signal given from the control section 30 . That is, the counter 23 initializes the count value at the start of each period Tn , and outputs the count value at the end of each period Tn to the control section 30 .

期間Ｔｎの終了時の計数値、期間Ｔｎの時間、および、期間ＴｎのサンプリングクロックAsyncCLKの周波数ｆｎから、クロックCLK2のデューティを求めることができる。 The duty of the clock CLK2 can be obtained from the count value at the end of the period Tn , the time of the period Tn , and the frequency fn of the sampling clock AsyncCLK during the period Tn .

図５は、デューティ測定部２０のサンプリングクロック生成部２１の回路例を示す図である。サンプリングクロック生成部２１は、複数の遅延セル２１１１～２１１Ｍがリング状に接続されたリングオシレータ２１０と、複数の遅延セル２１１１～２１１Ｍそれぞれに電流を供給する電流源２１２と、を含む。電流源２１２から各遅延セル２１１ｍに供給される電流の量は、制御部３０から与えられる周波数制御信号により調整される。各遅延セル２１１ｍにおける遅延量は、電流源２１２から供給される電流の量に応じたものとなる。サンプリングクロック生成部２１は、電流源２１２が供給する電流の量に応じた周波数のサンプリングクロックAsyncCLKをリングオシレータ２１０により生成して出力する。Ｍは２以上の整数であり、ｍは１以上Ｍ以下の各整数である。 FIG. 5 is a diagram showing a circuit example of the sampling clock generation section 21 of the duty measurement section 20. As shown in FIG. The sampling clock generator 21 includes a ring oscillator 210 in which a plurality of delay cells 211 1 to 211 M are connected in a ring shape, and a current source 212 that supplies current to each of the plurality of delay cells 211 1 to 211 M. . The amount of current supplied from the current source 212 to each delay cell 211 m is adjusted by the frequency control signal provided by the controller 30 . The amount of delay in each delay cell 211 m corresponds to the amount of current supplied from the current source 212 . The sampling clock generator 21 uses the ring oscillator 210 to generate and output a sampling clock AsyncCLK having a frequency corresponding to the amount of current supplied by the current source 212 . M is an integer of 2 or more, and m is each integer of 1 or more and M or less.

図６は、制御コードとクロックCLK2のデューティとの間の関係の一例を示すグラフである。横軸は制御コードであり、縦軸はクロックCLK2のデューティである。この図に示される例では、デューティ調整部１０に与えられる制御コードの値が大きいほど、デューティ調整部１０から出力されるクロックCLK2のデューティは大きい。クロックCLK2のデューティを０.５としたい場合には、制御コードを値５にすればよい。 FIG. 6 is a graph showing an example of the relationship between the control code and the duty of clock CLK2. The horizontal axis is the control code, and the vertical axis is the duty of the clock CLK2. In the example shown in this figure, the greater the value of the control code given to the duty adjuster 10, the greater the duty of the clock CLK2 output from the duty adjuster 10. FIG. If the duty of the clock CLK2 is desired to be 0.5, the control code should be set to the value 5.

サンプリングクロックAsyncCLKの周波数は、クロックCLK2の周波数より高くでもよいが、クロックCLK2の周波数より低いのが好ましい。シリアライザ装置２から出力されるシリアルデータSer_Dataのビットレートを高くするには、シリアライザ装置２に入力されるクロックCLK2の周波数を高くすることが必要であり、このクロックCLK2の周波数より更にサンプリングクロックAsyncCLKの周波数を高くすることは消費電力および実装の点で問題がある。それ故、一般に、サンプリングクロックAsyncCLKの周波数は、クロックCLK2の周波数より低くする。 The frequency of sampling clock AsyncCLK may be higher than that of clock CLK2, but preferably lower than that of clock CLK2. In order to increase the bit rate of the serial data Ser_Data output from the serializer device 2, it is necessary to increase the frequency of the clock CLK2 input to the serializer device 2. Increasing the frequency is problematic in terms of power consumption and implementation. Therefore, the frequency of the sampling clock AsyncCLK is generally set lower than the frequency of the clock CLK2.

サンプリングクロックAsyncCLKによるクロックCLK2の１周期当たりのレベルのサンプリング数（エッジ密度）は、次のようにして計算することができる。クロックCLK2の周期をＰｔとする。サンプリングクロックAsyncCLKの周期をＰａとする。ＰａをＰｔで除算（Ｐａ÷Ｐｔ）したときの余りをＸとする。エッジ密度は、ＸとＹとの積（ＸＹ）がＰｔの整数倍となる最小のＹとして求めることができる。ＸとＰｔとの最小公倍数をＺ（１周して同じ位相に戻る最短期間）とすると、Ｙ＝Ｚ÷Ｘなる関係がある。そのときの精度は、Ｐｔ／Ｙ[psec] である。この精度が目標レベルとなるように、サンプリングクロックAsyncCLKの周期Ｐａを設定し、エッジ密度を設定する。エッジ密度は大きいほど好ましい。エッジ密度は、好ましくは１００以上であり、より好ましくは２００以上である。 The number of sampling levels (edge density) per cycle of the clock CLK2 by the sampling clock AsyncCLK can be calculated as follows. Let Pt be the period of the clock CLK2. Let Pa be the period of the sampling clock AsyncCLK. Let X be the remainder when Pa is divided by Pt (Pa÷Pt). The edge density can be determined as the minimum Y at which the product of X and Y (XY) is an integral multiple of Pt. Assuming that the least common multiple of X and Pt is Z (the shortest period for returning to the same phase after making one cycle), there is a relationship of Y=Z/X. The precision at that time is Pt/Y [psec]. The period Pa of the sampling clock AsyncCLK is set and the edge density is set such that this accuracy reaches the target level. A higher edge density is preferable. The edge density is preferably 100 or more, more preferably 200 or more.

図７および図８は、エッジ密度とサンプリングクロックAsyncCLKの周期との間の関係を示すグラフである。両図とも、横軸はサンプリングクロックAsyncCLKの周期Ｐａであり、縦軸はエッジ密度である。両図とも、クロックCLK2の周期Ｐｔを１００ｐｓとした。横軸におけるサンプリングクロックAsyncCLKの周期Ｐａの設定値の間隔は、図７では０.５ｐｓであり、図８では０.００５ｐｓである。両図の間では、横軸の目盛りが相違し、縦軸の目盛りも相違する。両図に示されるように、エッジ密度を大きくするには、クロックCLK2に対するサンプリングクロックAsyncCLKの非同期性を確保することが重要である。サンプリングクロックAsyncCLKの非同期性が確保されない場合、エッジ密度が極端に小さくなって、クロックCLK2のデューティ測定精度が悪くなり、デューティの補償精度が悪くなる。 7 and 8 are graphs showing the relationship between the edge density and the period of the sampling clock AsyncCLK. In both figures, the horizontal axis is the period Pa of the sampling clock AsyncCLK, and the vertical axis is the edge density. In both figures, the period Pt of the clock CLK2 is 100 ps. The intervals of the set values of the period Pa of the sampling clock AsyncCLK on the horizontal axis are 0.5 ps in FIG. 7 and 0.005 ps in FIG. Between the two figures, the scale of the horizontal axis is different, and the scale of the vertical axis is also different. As shown in both figures, it is important to ensure the asynchronous nature of the sampling clock AsyncCLK with respect to the clock CLK2 in order to increase the edge density. If the asynchronous nature of the sampling clock AsyncCLK is not ensured, the edge density becomes extremely small, the duty measurement accuracy of the clock CLK2 deteriorates, and the duty compensation accuracy deteriorates.

そこで、本実施形態では、Ｎを３以上の整数とし、ｎを１～Ｎの各整数として、第ｎの期間Ｔｎに亘って、デューティ測定部２０のサンプリングクロック生成部２１は、クロックCLK2に対して非同期である周波数ｆｎのサンプリングクロックを生成する。各期間Ｔｎに生成されるサンプリングクロックの周波数ｆｎは、他の何れの期間に生成されるサンプリングクロックの周波数とも異なる。各期間Ｔｎにおいて、制御部３０は、デューティ測定部２０により測定されるデューティが所定範囲となる制御コード（例えばデューティが０.５に最も近くなる制御コード）を求める。そして、制御部３０は、Ｎ個の期間Ｔ１～ＴＮそれぞれにおいて求めた制御コードのうちから確からしい制御コードを選んで、以降は、その選んだ制御コードをデューティ調整部１０へ与える。 Therefore, in the present embodiment, N is an integer of 3 or more, n is an integer of 1 to N, and the sampling clock generation unit 21 of the duty measurement unit 20 is set to the clock CLK2 over the n-th period Tn . generates a sampling clock of frequency fn that is asynchronous with respect to The sampling clock frequency fn generated in each period Tn is different from the sampling clock frequency generated in any other period. In each period Tn , the control section 30 obtains a control code (for example, a control code that makes the duty closest to 0.5) within a predetermined range of the duty measured by the duty measurement section 20 . Then, the control section 30 selects a likely control code from among the control codes obtained in each of the N periods T 1 to T N , and thereafter provides the selected control code to the duty adjustment section 10 .

図９は、制御コードとクロックCLK2のデューティとの間の関係の一例を示すグラフである。この図では、Ｎ＝４とした。クロックCLK2の周波数を７.８７４ＧＨｚとした。サンプリングクロックAsyncCLKの周期ＰａとクロックCLK2の周期Ｐｔとの差ΔＰ（＝Ｐａ－Ｐｔ）を期間Ｔ１～Ｔ４の間で約１ｐｓずつ異ならせた。すなわち、ΔＰを、期間Ｔ１では０ｐｓとし、期間Ｔ２では１.１ｐｓとし、期間Ｔ３では２.０ｐｓとし、期間Ｔ４では２.８ｐｓとした。 FIG. 9 is a graph showing an example of the relationship between the control code and the duty of clock CLK2. In this figure, N=4. The frequency of clock CLK2 was set to 7.874 GHz. The difference ΔP (=Pa−Pt) between the period Pa of the sampling clock AsyncCLK and the period Pt of the clock CLK2 was varied by about 1 ps between the periods T 1 to T 4 . That is, ΔP is set to 0 ps in period T1 , 1.1 ps in period T2 , 2.0 ps in period T3 , and 2.8 ps in period T4 .

ΔＰ＝０ｐｓとした期間Ｔ１では、Ｐａ＝Ｐｔであるから、サンプラ２２によるサンプリングの結果は常にハイレベルとローレベルとを交互に繰り返すことになり、制御コードによらずデューティは常に略０.５である。したがって、期間Ｔ１の終了時にクロックCLK2のデューティが０.５となる制御コードを求めると、その制御コードの値は不定である。 Since Pa=Pt in the period T1 where ΔP=0 ps, the result of sampling by the sampler 22 always repeats high level and low level alternately, and the duty is always approximately 0.00 regardless of the control code. 5. Therefore, if a control code that makes the duty of the clock CLK2 0.5 at the end of the period T1 is obtained, the value of the control code is undefined.

その他の期間Ｔ２，Ｔ３，Ｔ４では、制御コードの値が大きいほどクロックCLK2のデューティが大きい関係があるので、期間Ｔ２，Ｔ３，Ｔ４それぞれの終了時にクロックCLK2のデューティが０.５となる制御コードを求めると、その制御コードの値は４の辺りとなる。 In the other periods T 2 , T 3 and T 4 , the larger the control code value, the larger the duty of the clock CLK2 . If the control code for .5 is found, the value of that control code will be around 4.

制御部３０は、期間Ｔ１～Ｔ４それぞれにおいて求めた制御コードから確からしい制御コードを選んで、以降は、その選んだ制御コードをデューティ調整部１０へ与える。この例では、期間Ｔ１の終了時に得られた制御コードは不定であるが、期間Ｔ２，Ｔ３，Ｔ４それぞれの終了時に得られた制御コードの値は４で一致している（または値４に近い値になる）ので、確からしい制御コードとして値４が選ばれる。 The control unit 30 selects a probable control code from the control codes obtained in each of the periods T 1 to T 4 and thereafter provides the selected control code to the duty adjustment unit 10 . In this example, the control code obtained at the end of the period T1 is undefined, but the control code values obtained at the end of the periods T2 , T3 , and T4 are 4 and match (or value is close to value 4), so value 4 is selected as a probable control code.

制御部３０は、Ｎ個の期間Ｔ１～ＴＮそれぞれにおいて求めた制御コードのうちから確からしい制御コードを選択するに際して、これらの制御コードを昇順または降順に並べたときの最大値および最小値を除く何れかの制御コードを、それ以降にデューティ調整部１０へ与える制御コードとして決定してもよい。また、制御部３０は、Ｎ個の期間Ｔ１～ＴＮそれぞれにおいて求めた制御コードを昇順または降順に並べたときの中央値の制御コードを、それ以降にデューティ調整部１０へ与える制御コードとして決定してもよい。何れの場合も、Ｎ個の期間Ｔ１～ＴＮそれぞれにおいて求めた制御コードのうち、不適切な制御コードである可能性があるものを排除して、適切な制御コードを選択することができる。したがって、本実施形態では、より正確にクロックのデューティを適正範囲内にすることができる。 When selecting a probable control code from among the control codes obtained in each of the N periods T 1 to T N , the control unit 30 arranges these control codes in ascending or descending order. Any control code other than 1 may be determined as the control code to be given to the duty adjustment section 10 thereafter. Further, the control unit 30 uses the control code of the median value when the control codes obtained in each of the N periods T 1 to T N are arranged in ascending or descending order as the control code to be given to the duty adjustment unit 10 thereafter. may decide. In any case, among the control codes obtained in each of the N periods T 1 to T N , those that may be inappropriate control codes can be eliminated, and appropriate control codes can be selected. . Therefore, in this embodiment, the duty of the clock can be more accurately set within the appropriate range.

１…デューティ補償装置、２…シリアライザ装置、３…ＰＬＬ回路、１０…デューティ調整部、１１１～１１Ｋ…インバータ、１２，１３…ＰＭＯＳトランジスタ、１４，１５…ＮＭＯＳトランジスタ、２０…デューティ測定部、２１…サンプリングクロック生成部、２２…サンプラ、２３…カウンタ、３０…制御部。 Reference Signs List 1 duty compensator 2 serializer device 3 PLL circuit 10 duty adjustment unit 11 1 to 11 K inverter 12, 13 PMOS transistor 14, 15 NMOS transistor 20 duty measurement unit 21... Sampling clock generator, 22... Sampler, 23... Counter, 30... Control unit.

Claims (4)

入力されるクロックのデューティを、制御コードの値によって異なるデューティ調整量に基づいて調整して、当該調整後のクロックを出力するデューティ調整部と、
Ｎを３以上の整数とし、ｎを１～Ｎの各整数として、各期間Ｔｎに亘って、前記クロックに対して非同期であって他の何れの期間における周波数とも異なる周波数のサンプリングクロックをサンプリングクロック生成部により生成し、前記サンプリングクロックが指示するタイミングにおいて前記デューティ調整部から出力されるクロックのレベルが所定値である事象を計数して、期間Ｔ ｎ における当該事象の計数値、期間Ｔ ｎ の時間および期間Ｔ ｎ のサンプリングクロックの周波数に基づいて該クロックのデューティを測定するデューティ測定部と、
各期間Ｔｎにおいて前記デューティ調整部へ前記制御コードを各値として出力して前記デューティ測定部によるデューティ測定の結果を受け取り、Ｎ個の期間Ｔ １ ～Ｔ Ｎ それぞれにおいてデューティが所定範囲となる前記制御コードの値のうちから選択して、以降に前記デューティ調整部へ与える制御コードの値を決定する制御部と、
を備えるデューティ補償装置。 a duty adjustment unit that adjusts the duty of the input clock based on a duty adjustment amount that varies depending on the value of the control code and outputs the adjusted clock;
N is an integer of 3 or more, n is an integer of 1 to N, and a sampling clock with a frequency asynchronous to the clock and different from the frequency in any other period is sampled over each period Tn . An event in which the level of the clock generated by the clock generation unit and output from the duty adjustment unit at the timing indicated by the sampling clock is a predetermined value is counted , and the count value of the event in period Tn , period Tn a duty measurement unit that measures the duty of the sampling clock based on the time of and the frequency of the sampling clock of the period T n ;
In each period Tn , the control code is output as each value to the duty adjusting section, the result of the duty measurement by the duty measuring section is received, and the duty becomes a predetermined range in each of the N periods T1 to Tn . a control unit that selects from among the values of the control code and determines the value of the control code to be subsequently applied to the duty adjustment unit;
A duty compensator comprising: 前記制御部は、Ｎ個の期間Ｔ１～ＴＮそれぞれにおいて求めた制御コードの値を昇順または降順に並べたときの最大値および最小値を除く何れかの制御コードの値を、前記デューティ調整部へ与える制御コードの値として決定する、
請求項１に記載のデューティ補償装置。 When the control code values obtained in each of the N periods T 1 to T N are arranged in ascending order or descending order, the control unit adjusts any control code value other than the maximum value and the minimum value to the duty adjustment Determined as the value of the control code given to the unit,
The duty compensator according to claim 1. 前記制御部は、Ｎ個の期間Ｔ１～ＴＮそれぞれにおいて求めた制御コードの値を昇順または降順に並べたときの中央値の制御コードの値を、前記デューティ調整部へ与える制御コードの値として決定する、
請求項１または２に記載のデューティ補償装置。 The control section supplies the control code value of the median when the control code values obtained in each of the N periods T 1 to T N are arranged in ascending or descending order to the duty adjustment section. determine as
3. The duty compensator according to claim 1 or 2. 前記サンプリングクロック生成部は、
供給される電流の量によって遅延量が異なる複数の遅延セルがリング状に接続され前記サンプリングクロックを生成して出力するリングオシレータと、前記複数の遅延セルそれぞれに電流を供給する電流源と、を含み、
前記電流源が供給する電流の量によって異なる周波数のサンプリングクロックを前記リングオシレータにより生成して出力する、
請求項１～３の何れか１項に記載のデューティ補償装置。 The sampling clock generation unit
a ring oscillator in which a plurality of delay cells with different delay amounts depending on the amount of supplied current are connected in a ring to generate and output the sampling clock ; and a current source that supplies a current to each of the plurality of delay cells. including
The ring oscillator generates and outputs a sampling clock with a different frequency depending on the amount of current supplied by the current source;
A duty compensation device according to any one of claims 1 to 3.
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