JP7201508B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7201508B2
JP7201508B2 JP2019065023A JP2019065023A JP7201508B2 JP 7201508 B2 JP7201508 B2 JP 7201508B2 JP 2019065023 A JP2019065023 A JP 2019065023A JP 2019065023 A JP2019065023 A JP 2019065023A JP 7201508 B2 JP7201508 B2 JP 7201508B2
Authority
JP
Japan
Prior art keywords
region
oxide semiconductor
semiconductor layer
electrode
indium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019065023A
Other languages
English (en)
Other versions
JP2020167235A (ja
Inventor
達也 戸田
将志 津吹
俊成 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Inc
Original Assignee
Japan Display Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Display Inc filed Critical Japan Display Inc
Priority to JP2019065023A priority Critical patent/JP7201508B2/ja
Priority to PCT/JP2020/005321 priority patent/WO2020195268A1/ja
Publication of JP2020167235A publication Critical patent/JP2020167235A/ja
Priority to US17/483,836 priority patent/US20220013668A1/en
Application granted granted Critical
Publication of JP7201508B2 publication Critical patent/JP7201508B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N23/00—Investigating or analysing materials by the use of wave or particle radiation, e.g. X-rays or neutrons, not covered by groups G01N3/00 – G01N17/00, G01N21/00 or G01N22/00
    • G01N23/20—Investigating or analysing materials by the use of wave or particle radiation, e.g. X-rays or neutrons, not covered by groups G01N3/00 – G01N17/00, G01N21/00 or G01N22/00 by using diffraction of the radiation by the materials, e.g. for investigating crystal structure; by using scattering of the radiation by the materials, e.g. for investigating non-crystalline materials; by using reflection of the radiation by the materials
    • G01N23/20091—Measuring the energy-dispersion spectrum [EDS] of diffracted radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N2223/00—Investigating materials by wave or particle radiation
    • G01N2223/07—Investigating materials by wave or particle radiation secondary emission
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N2223/00—Investigating materials by wave or particle radiation
    • G01N2223/60—Specific applications or type of materials
    • G01N2223/611—Specific applications or type of materials patterned objects; electronic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/244—Detection characterized by the detecting means
    • H01J2237/2441—Semiconductor detectors, e.g. diodes
    • H01J2237/24415—X-ray
    • H01J2237/2442—Energy-dispersive (Si-Li type) spectrometer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Dispersion Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Biochemistry (AREA)
  • General Health & Medical Sciences (AREA)
  • Immunology (AREA)
  • Pathology (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明の実施形態の一つは、半導体装置及び表示装置に関する。特に、本発明の実施形態の一つは、チャネルとして酸化物半導体が用いられた半導体装置及び当該半導体装置を用いた表示装置に関する。
最近、アモルファスシリコン、低温ポリシリコン、および単結晶シリコンに替わり、酸化物半導体をチャネルに用いた半導体装置の開発が進められている（例えば、特許文献１）。酸化物半導体をチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置と同様に単純な構造かつ低温プロセスで半導体装置を形成することができ、アモルファスシリコンをチャネルに用いた半導体装置よりも高い移動度を有することが知られている。酸化物半導体をチャネルに用いた半導体装置は、オフ電流が非常に低いことが知られている。
酸化物半導体をチャネルに用いた半導体装置が安定した動作をするために、その製造工程において酸化物半導体により多くの酸素を供給し、酸化物半導体に形成される酸素欠損を少なくすることが重要である。酸化物半導体に酸素を供給する方法の一つとして、特許文献１では、酸化物半導体を覆う絶縁層を、当該絶縁層が酸素をより多く含む条件で形成する技術が開示されている。
特開２０１８－７８３３９
しかしながら、酸素をより多く含む条件で形成された絶縁層は欠陥を多く含む。その影響で、その欠陥に電子がトラップされることが原因と考えられる半導体装置の特性異常又は信頼性試験における特性変動が発生してしまう。一方、欠陥の少ない絶縁層を形成しようとすると、絶縁層に含まれる酸素を多くすることができない。したがって、絶縁層から酸化物半導体に十分に酸素を供給することができない。このように、酸化物半導体を覆う絶縁層として酸素を多く含む絶縁層が用いられた場合であっても、半導体装置の信頼性を向上させるための半導体装置構造及びその製造方法を実現することが要求されている。
本発明の実施形態の一つは、信頼性が高い半導体装置を実現することを課題の一つとする。
本発明の一実施形態に係る半導体装置は、インジウムを含む酸化物半導体層と、前記酸化物半導体層に対向するゲート電極と、前記酸化物半導体層と前記ゲート電極との間のゲート絶縁層と、前記酸化物半導体層の上方から前記酸化物半導体層に接する第１電極と、を有する。平面視で前記第１電極と重なる領域の前記酸化物半導体層において、インジウムが偏在している。
本発明の一実施形態に係る半導体装置の概要を示す断面図である。 本発明の一実施形態に係る半導体装置の概要を示す平面図である。 本発明の一実施形態に係る半導体装置の一部を拡大した断面図である。 本発明の一実施形態に係る半導体装置の断面ＴＥＭ像である。 本発明の一実施形態に係る半導体装置の断面ＳＴＥＭ像である。 本発明の一実施形態に係る半導体装置のＥＤＸマッピング測定結果である。 本発明の一実施形態に係る半導体装置の断面ＳＴＥＭ像である。 本発明の一実施形態に係る半導体装置のＥＤＸのライン分析結果である。 本発明の一実施形態に係る半導体装置の断面ＳＴＥＭ像である。 本発明の一実施形態に係る半導体装置のＥＤＸのライン分析結果である。 従来の半導体装置の断面ＴＥＭ像である。 従来の半導体装置の断面ＳＴＥＭ像である。 従来の半導体装置のＥＤＸマッピング測定結果である。 従来の半導体装置の信頼性試験結果を示す図である。 本発明の一実施形態に係る半導体装置の信頼性試験結果を示す図である。 本発明の一実施形態に係る半導体装置の一部を拡大した断面図である。 本発明の一実施形態に係る半導体装置の断面ＴＥＭ像である。 本発明の一実施形態に係る半導体装置の断面ＳＴＥＭ像である。 本発明の一実施形態に係る半導体装置のＥＤＸマッピング測定結果である。 本発明の一実施形態に係る半導体装置の断面ＳＴＥＭ像である。 本発明の一実施形態に係る半導体装置のＥＤＸのライン分析結果である。 本発明の一実施形態に係る半導体装置の断面ＳＴＥＭ像である。 本発明の一実施形態に係る半導体装置のＥＤＸのライン分析結果である。 本発明の第１実施形態に係る半導体装置の電気特性を示す図である。 本発明の第２実施形態に係る半導体装置の電気特性を示す図である。 本発明の一実施形態に係る半導体装置の信頼性試験結果を示す図である。 本発明の一実施形態に係る表示装置の概要を示す平面図である。 本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。 本発明の一実施形態に係る表示装置の画素回路を示す回路図である。 本発明の一実施形態に係る表示装置の断面図である。 本発明の一実施形態に係る表示装置の画素電極及び共通電極の平面図である。 本発明の一実施形態に係る表示装置の画素回路を示す回路図である。 本発明の一実施形態に係る表示装置の断面図である。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成についても、当然に本発明の範囲に含有される。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号の後にアルファベットを付して、詳細な説明を適宜省略することがある。
本発明の各実施の形態において、基板から酸化物半導体層に向かう方向を上又は上方という。逆に、酸化物半導体層から基板に向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板と酸化物半導体層との上下関係が図示と逆になるように配置されてもよい。また、以下の説明で、例えば基板上の酸化物半導体層という表現は、上記のように基板と酸化物半導体層との上下関係を説明しているに過ぎず、基板と酸化物半導体層との間に他の部材が配置されていてもよい。また、上方又は下方は、複数の層が積層された構造における積層順を意味するものであり、トランジスタの上方の画素電極と表現する場合、平面視でトランジスタと画素電極とが重ならない位置関係であってもよい。一方、トランジスタの鉛直上方の画素電極と表現する場合は、平面視でトランジスタと画素電極とが重なる位置関係を意味する。
「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、又は表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。ここで、「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス（ＥＬ）層、エレクトロクロミック（ＥＣ）層、電気泳動層が含まれ得る。したがって、後述する実施形態について、表示装置として、液晶層を含む液晶表示装置、及び有機ＥＬ層を含む有機ＥＬ表示装置を例示して説明するが、本実施形態における構造は、上述した他の電気光学層を含む表示装置へ適用することができる。
本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ，Ｂ及びＣのいずれかを含む」、「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
なお、以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
〈第１実施形態〉
図１～図７を用いて、本発明の一実施形態に係る半導体装置について説明する。なお、以下に示す実施形態の半導体装置は、表示装置に用いられるトランジスタの他に、例えば、マイクロプロセッサ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）、又はメモリ回路に用いられてもよい。
［半導体装置１０の構成］
図１～図３を用いて、本発明の一実施形態に係る半導体装置１０の構成について説明する。図１は、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図２は、本発明の一実施形態に係る半導体装置の概要を示す平面図である。図３は、本発明の一実施形態に係る半導体装置の一部を拡大した断面図である。
図１に示すように、半導体装置１０は基板１００の上方に設けられている。半導体装置１０は、第１ゲート電極１１０、第１ゲート絶縁層１２０、第１酸化物半導体層１３０、第１ソース電極１４１、第１ドレイン電極１４３、第１絶縁層１５０、酸化物層１６０、第１ソース配線１７１、及び第１ドレイン配線１７３を有する。第１ソース電極１４１及び第１ドレイン電極１４３を特に区別しない場合、これらの電極を第１電極１４０という場合がある。第１ソース配線１７１及び第１ドレイン配線１７３を特に区別しない場合、これらの配線を第１導電層１７０という場合がある。
第１ゲート電極１１０は基板１００の上に設けられている。第１ゲート電極１１０は第１酸化物半導体層１３０に対向する。第１ゲート絶縁層１２０は、第１ゲート電極１１０と第１酸化物半導体層１３０との間に設けられている。第１電極１４０は第１ゲート絶縁層１２０の上及び第１酸化物半導体層１３０の上に設けられている。第１電極１４０は、第１ゲート絶縁層１２０の上面から第１酸化物半導体層１３０のパターン端部に乗り上げて、第１酸化物半導体層１３０の上面まで連続している。つまり、第１電極１４０は第１酸化物半導体層１３０のの上方から第１酸化物半導体層１３０に接している。
詳細は後述するが、第１酸化物半導体層１３０はインジウムを含む酸化物半導体である。第１酸化物半導体層１３０は、第１ソース電極１４１と第１ドレイン電極１４３との間にチャネル領域１３１を備えている。つまり、第１ソース電極１４１及び第１ドレイン電極１４３の各々は、チャネル領域１３１の端部において、第１酸化物半導体層１３０に接している。第１ソース電極１４１及び第１ドレイン電極１４３の下方における第１酸化物半導体層１３０中では、第１酸化物半導体層１３０に含まれるインジウムが偏在している。換言すると、平面視で第１電極１４０と重なる領域の第１酸化物半導体層１３０中には、第１酸化物半導体層１３０に含まれるインジウムが偏在している。
発明者らの鋭意検討の結果、第１酸化物半導体層１３０のうち第１電極１４０の下方の（平面視で第１電極１４０と重なる領域の）第１酸化物半導体層１３０について、第１酸化物半導体層１３０に含まれるインジウムを偏析させて、第１酸化物半導体層１３０をインジウムが偏在した状態にすることで、半導体装置１０の信頼性が向上することが見出された。
第１絶縁層１５０は、第１酸化物半導体層１３０及び第１電極１４０を覆う。第１絶縁層１５０には第１開口１５１、１５３が設けられている。第１開口１５１は第１ソース電極１４１に達する開口である。第１開口１５３は第１ドレイン電極１４３に達する開口である。酸化物層１６０は第１絶縁層１５０の上に設けられている。酸化物層１６０には第２開口１６１、１６３が設けられている。第２開口１６１は第１開口１５１と連続する開口である。第２開口１６３は第１開口１５３と連続する開口である。
第１導電層１７０は酸化物層１６０の上及び第１開口１５１、１５３の内部に設けられている。平面視で、第１開口１５１、１５３を除き、第１導電層１７０は酸化物層１６０と同じ領域に設けられている。つまり、平面視で第１導電層１７０が設けられていない領域には酸化物層１６０は設けられておらず、第１絶縁層１５０が酸化物層１６０から露出されている。第１導電層１７０は第１開口１５１、１５３の底部で第１電極１４０に接しており、第１電極１４０を介して第１酸化物半導体層１３０に電気的に接続されている。
図２に示すように、平面視で第１酸化物半導体層１３０は第１ゲート電極１１０の内側に設けられている。特に、半導体装置１０のチャネルが形成される領域において、第１酸化物半導体層１３０は第１ゲート電極１１０の内側に設けられている。換言すると、平面視で第１酸化物半導体層１３０のパターンの外縁は、第１ゲート電極１１０のパターンの外縁によって囲まれている。平面視で第１電極１４０は第１酸化物半導体層１３０を横切っている。換言すると、第１電極１４０は第１酸化物半導体層１３０と交差している。第２開口１６１は平面視で第１開口１５１と重なっている。第２開口１６３は平面視で第１開口１５３と重なっている。平面視で第１電極１４０と重なる領域の第１酸化物半導体層１３０中には、第１酸化物半導体層１３０に含まれるインジウムが偏在している。なお、上記の構成はあくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
図３は、図１において点線枠で囲まれた領域の拡大図である。図３に示すように、第１酸化物半導体層１３０にはチャネル領域１３１、第１領域１３３、及び第２領域１３５が備えられている。チャネル領域１３１は、第１酸化物半導体層１３０の上方に第１電極１４０が設けられていない領域である。第１領域１３３及び第２領域１３５は、第１酸化物半導体層１３０の上方に第１電極１４０が設けられた領域である。換言すると、チャネル領域１３１は、平面視で第１酸化物半導体層１３０が第１電極１４０から露出された領域である。第１領域１３３及び第２領域１３５は、平面視で第１酸化物半導体層１３０が第１電極１４０と重なる領域である。
チャネル領域１３１、第１領域１３３、及び第２領域１３５は、それぞれ１つの酸化物半導体層から形成されており、成膜直後の状態ではいずれも同一の組成及び同一の結晶状態である。しかし、第１酸化物半導体層１３０では、半導体装置１０の製造工程の影響によって、上記の各領域における第１酸化物半導体層１３０の組成及び結晶状態は異なっている。
第１領域１３３及び第２領域１３５における第１酸化物半導体層１３０では、第１酸化物半導体層１３０に含まれるインジウムが偏在している。一方、チャネル領域１３１における第１酸化物半導体層１３０では、インジウムは偏在していない。なお、第１酸化物半導体層１３０におけるインジウムの偏在の有無は、評価方法及び評価精度によって異なる場合がある。仮に、チャネル領域１３１における第１酸化物半導体層１３０においてインジウムが偏在していると評価された場合、チャネル領域１３１に比べて第１領域１３３及び第２領域１３５の方が、第１酸化物半導体層１３０におけるインジウムの偏在の程度が大きい。また、第１領域１３３に比べて第２領域１３５の方が、第１酸化物半導体層１３０におけるインジウムの偏在の程度が大きい。
ここで、インジウムの偏在の程度が大きいとは、インジウムが偏在している領域が相対的に大きいこと、他の領域に比べてインジウムの濃度が高い領域（高濃度領域）のサイズが相対的に大きいこと、又は結晶化したインジウムのサイズ（又は結晶粒径）が相対的に大きいことを意味する。
その他に、例えば断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ；透過型電子顕微鏡）像、断面ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ；走査型透過電子顕微鏡）像、又は断面ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ；走査型電子顕微鏡）像において、チャネル領域１３１における第１酸化物半導体層１３０に比べて第１領域１３３及び第２領域１３５における第１酸化物半導体層１３０の方がコントラストが相対的に大きい場合に、チャネル領域１３１に比べて第１領域１３３及び第２領域１３５の方がインジウムの偏在の程度が大きいと判断できる。
又は、上記の断面像におけるコントラストにおいて、「明」の部分又は「暗」の部分の塊のサイズが相対的に大きい場合に、インジウムの偏在の程度が大きいと判断できる。又は、例えば、ＳＥＭ又はＳＴＥＭを用いたＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｍｅｔｒｙ；エネルギー分散型Ｘ線分光法）のマッピング分析（面分析）において、インジウムに起因する信号強度が他の領域よりも大きい領域、つまりインジウムが密集した領域が相対的に大きい場合に、インジウムの偏在の程度が大きいと判断できる。
［第１酸化物半導体層１３０におけるインジウムの偏在］
図４～図７を用いて、第１酸化物半導体層１３０のチャネル領域１３１、第１領域１３３、及び第２領域１３５におけるインジウムの偏在の様子について説明する。
図４は、本発明の一実施形態に係る半導体装置の断面ＴＥＭ像である。なお、図４では、第１電極１４０として、下からチタン（Ｔｉ）、アルミニウム（Ａｌ）が積層された構造が用いられている。チタン層１４５とアルミニウム層１４７とは、それぞれの異なる結晶状態に起因して断面視における模様が異なっている。また、第１酸化物半導体層１３０としてインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体（ＩＧＺＯ）が用いられている。なお、第１酸化物半導体層１３０のうち、その上方に第１電極１４０が設けられていない領域がチャネル領域１３１であり、その上方に第１電極１４０が設けられた領域が第１領域１３３及び第２領域１３５に相当する。図４において、重い元素ほど暗く表示されている。
図４に示すように、断面像のコントラストにおける明暗について、第１領域１３３及び第２領域１３５における第１酸化物半導体層１３０の「暗」の部分の塊のサイズは、チャネル領域１３１における第１酸化物半導体層１３０の「暗」の部分の塊のサイズよりも大きい。なお、図４において、チャネル領域１３１における第１酸化物半導体層１３０では、「明」の部分と「暗」の部分とが略均一に存在しているため、インジウムは偏在していないと判断される。一方、第１領域１３３及び第２領域１３５における第１酸化物半導体層１３０では、「暗」の部分が局在しているため、インジウムは偏在していると判断される。以下の説明において、「明」の部分及び「暗」の部分という表現は、断面像のコントラストにおける明暗を意味する。
また、第２領域１３５における第１酸化物半導体層１３０の「暗」の部分の塊のサイズは、第１領域１３３における第１酸化物半導体層１３０の「暗」の部分の塊のサイズよりも大きい。つまり、チャネル領域１３１よりも、第１領域１３３及び第２領域１３５の方が、第１酸化物半導体層１３０のインジウムの偏在の程度が大きい。第１領域１３３よりも第２領域１３５の方が第１酸化物半導体層１３０のインジウムの偏在の程度が大きい。ここで、インジウムの偏在はインジウムの結晶化に起因していると考えられるため、第１領域１３３よりも第２領域１３５の方が第１酸化物半導体層１３０において偏在したインジウムの結晶粒径が大きい、ということができる。また、チタン層１４５とアルミニウム層１４７との間にチタンとアルミニウムとが反応した混晶領域が形成されている。
図５Ａは、本発明の一実施形態に係る半導体装置の断面ＳＴＥＭ像である。図５Ｂは、本発明の一実施形態に係る半導体装置のＥＤＸマッピング測定結果である。図５Ａ及び図５Ｂに示す断面ＳＴＥＭ像及びＥＤＸマッピング測定の試料は、図４に示す断面ＴＥＭ像の試料と同じである。なお、図５Ａに示すＳＴＥＭ像は、ＨＡＡＤＦ（Ｈｉｇｈ－Ａｎｇｌｅ Ａｎｎｕｌａｒ Ｄａｒｋ Ｆｉｅｌｄ）－ＳＴＥＭ像である。つまり、図５Ａにおいて、重い元素ほど明るく表示されている。図５Ａに示されたＳＴＥＭ像及び図５Ｂに示されたＥＤＸマッピング像は、同じ試料の同じ箇所を測定したものである。
図５Ａ及び図５Ｂにおいて、ＳＴＥＭ像及びＥＤＸマッピング像のそれぞれにおいて、第１電極１４０の端部（図５Ａ及び図５Ｂにおける第１電極１４０のチタン層１４５の左下の端部）に対応する位置に上下方向に延びる点線を示した。また、ＥＤＸマッピング像において、チタン層１４５に相当する領域を点線で囲んだ。
図５ＡのＳＴＥＭ像及び図５ＢのＥＤＸマッピング像に示すように、第１酸化物半導体層１３０のチャネル領域１３１は、他の領域に比べてインジウムの均一性が高い領域である。又は、第１酸化物半導体層１３０のチャネル領域１３１は、他の領域に比べて、「明」の部分の塊のサイズが小さい領域である。つまり、チャネル領域１３１は、第１酸化物半導体層１３０におけるインジウムの偏在がない領域である。
一方、第１領域１３３及び第２領域１３５は、いずれも第１酸化物半導体層１３０においてインジウムが偏在した領域である。第１領域１３３と第２領域１３５とを比較すると、第２領域１３５における「明」の部分の塊のサイズは、第１領域１３３における「明」の部分の塊のサイズよりも大きい。
図５ＢのＥＤＸマッピング像に示すように、図５ＡのＳＴＥＭ像で確認された「明」の部分では、ＥＤＸ分析におけるインジウムの強度が他の部分に比べて大きい。つまり、ＳＴＥＭ像における「明」の部分にはインジウムが密集している。以下の説明において、「明」の部分の塊が存在する領域はインジウムが密集している領域なので「インジウム密集領域」といい、「暗」の部分の塊が存在する領域はインジウムが欠乏している領域なので「インジウム欠乏領域」という。インジウムが偏在している領域は、インジウム密集領域及びインジウム欠乏領域を含む領域である。
上記のように、第１領域１３３よりも第２領域１３５の方が第１酸化物半導体層１３０のインジウムの偏在の程度が大きい。上記と同様に、インジウムの偏在はインジウムの結晶化に起因していると考えられるため、第１領域１３３よりも第２領域１３５の方が第１酸化物半導体層１３０において偏在したインジウムの結晶粒径が大きい、ということができる。
図６Ａ、図６Ｂ、図７Ａ、及び図７Ｂは、本発明の一実施形態に係る半導体装置の断面ＳＴＥＭ像及びその一部を測定したＥＤＸ線分析結果である。図６Ａ及び図７Ａに示す断面ＳＴＥＭ像の試料は、図５Ａに示す断面ＳＴＥＭ像の試料と同じである。図６Ａ及び図７ＡのＳＴＥＭ像において、ＥＤＸのライン分析を行った領域を点線１５５で示した。図６Ｂ及び図７ＢのＥＤＸライン分析結果において、横軸はライン分析における分析位置を示し、縦軸は各元素の信号強度を示す。ＥＤＸライン分析結果には、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）、及びチタン（Ｔｉ）のスペクトルが示されている。ＥＤＸライン分析結果のグラフ内の横軸の範囲において、それぞれ第１酸化物半導体層１３０及び第１電極１４０に対応する範囲が図示されている。
図６Ａ及び図７ＡのＳＴＥＭ像において、第１領域１３３及び第２領域１３５のそれぞれにインジウム密集領域１３３－１、１３５－１（ともに図６Ａ参照）、１３３－２、１３５－２（ともに図７Ａ参照）が存在している。図６Ｂ及び図７ＢのＥＤＸライン分析結果に示すように、これらのインジウム密集領域では、Ｉｎのスペクトルにピークが確認される。特にインジウム密集領域１３５－１、１３５－２の各スペクトルに注目すると、Ｉｎのピークが存在する領域では、Ｇａ、Ｚｎ、Ｏの信号強度が低下している。つまり、インジウム密集領域１３５－１、１３５－２では、Ｉｎが密集又は結晶化しており、局所的にＩＧＺＯとは異なる組成が形成されていると考えられる。
［第１酸化物半導体層１３０にインジウムの偏在領域を形成する方法］
第１酸化物半導体層１３０にインジウムの偏在領域を形成する方法として、さまざまな方法が挙げられるが、その方法の一例について説明する。例えば、第１電極１４０の上に第１絶縁層１５０を成膜した状態で、第１電極１４０の下方の第１酸化物半導体層１３０を加熱することで、第１電極１４０の下方の第１酸化物半導体層１３０にインジウムの偏在領域を形成することができる。
例えば、第１電極１４０の下方の第１酸化物半導体層１３０を局所的に加熱する方法として、第１電極１４０に対して上方からレーザ光を照射する方法が用いられる。レーザ光の波長として、第１酸化物半導体層１３０に対するレーザ光の吸収率に比べて第１電極１４０に対するレーザ光の吸収率が高い波長を選択することができる。このような波長のレーザ光を用いて第１電極１４０の上方からレーザ照射を行うことで、第１電極１４０を選択的に加熱することができるため、第１電極１４０の下方の第１酸化物半導体層１３０を選択的に高温で加熱することができる。
上記のように第１電極１４０の下方の第１酸化物半導体層１３０を選択的に加熱することで、その領域の第１酸化物半導体層１３０と第１電極１４０との間で化学反応が進み、第１酸化物半導体層１３０中の酸化インジウムが還元されて、孤立したインジウム同士が結合し、インジウムの結晶化が進む。その結果、インジウムの偏在領域が形成される。
［チャネルとして酸化物半導体が用いられた従来の半導体装置］
図８、図９Ａ、及び図９Ｂを用いて、チャネルとして酸化物半導体が用いられた従来の半導体装置について、酸化物半導体層におけるインジウムの偏在の有無を評価した結果について説明する。図８は、従来の半導体装置の断面ＴＥＭ像である。図９Ａ及び図９Ｂは、従来の半導体装置の断面ＳＴＥＭ像及びそれに対応するＥＤＸマッピング測定結果である。なお、図８に示す半導体装置１０Ｚは、以下に示すように第１酸化物半導体層１３０Ｚにインジウムの偏在がない点を除き、図４に示す半導体装置１０と同じである。つまり、半導体装置１０Ｚを構成する各層の成膜条件は、半導体装置１０を構成する各層の成膜条件と同じである。
図８は、図４に対応する断面ＴＥＭ像である。図８に示す第１電極１４０Ｚの構造は、図４と同様に、下からチタン層１４５Ｚ及びアルミニウム層１４７Ｚが積層された構造である。図４とは異なり、チタン層１４５Ｚとアルミニウム層１４７Ｚとの間にチタンとアルミニウムとが反応した混晶領域は形成されていない。第１酸化物半導体層１３０ＺとしてＩＧＺＯが用いられている。図８において、第１酸化物半導体層１３０Ｚのうち、その上方に第１電極１４０Ｚが設けられていない領域がチャネル領域１３１Ｚであり、その上方に第１電極１４０Ｚが設けられた領域が第４領域１３７Ｚである。第４領域１３７Ｚは、図４における第１領域１３３及び第２領域１３５に相当する領域である。
図８に示すように、断面像のコントラストにおける明暗について、チャネル領域１３１Ｚ及び第４領域１３７Ｚにおける第１酸化物半導体層１３０Ｚでは、「明」の部分と「暗」の部分とが略均一に存在している。
図９Ａに示す断面ＳＴＥＭ像の試料は、図８に示す断面ＴＥＭ像の試料と完全同一ではないが、それぞれの試料の断面構造は同じである。図９Ａに示すＳＴＥＭ像及び図９Ｂに示すＥＤＸマッピング像のそれぞれにおいて、第１電極１４０Ｚの端部（図９Ａ及び図９Ｂの各々における第１電極１４０Ｚのチタン層１４５Ｚの右下の端部）に対応する位置に上下方向に延びる点線を示した。また、ＥＤＸマッピング像において、チタン層１４５Ｚに相当する領域を点線で囲んだ。図９Ａ及び図９Ｂに示すように、チャネル領域１３１Ｚ及び第４領域１３７Ｚにおける第１酸化物半導体層１３０Ｚでは、インジウムの偏在は確認されない。
［第１実施形態の半導体装置１０と従来の半導体装置１０Ｚとの信頼性比較］
図１０Ａは、従来の半導体装置の信頼性試験結果を示す図である。図１０Ｂは、本発明の一実施形態に係る半導体装置の信頼性試験結果を示す図である。図１０Ｂに示す試験結果２００は第１実施形態の半導体装置１０に対して行われた信頼性試験の結果であり、図１０Ａに示す試験結果２００Ｚは従来の半導体装置１０Ｚに対して行われた信頼性試験の結果である。なお、試験に用いられた半導体装置の［チャネル長／チャネル幅］は、いずれも［３．５μｍ／４．０μｍ］である。
図１０Ａ及び図１０Ｂの信頼性試験はＮＢＴＩＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｈｅｒｍａｌ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｓｔｒｅｓｓ）ストレス信頼性を評価する試験である。当該信頼性試験の条件は以下の通りである。
・光照射条件：白色ＬＥＤ ８，０００ｎｉｔｓ
・ゲート電圧：－３０Ｖ
・ソース及びドレイン電圧：０Ｖ
・ストレス印加時のステージ温度：６０℃
なお、図１０Ａ及び図１０Ｂでは、ストレス印加前（０ｓｅｃ）、及び各ストレス印加時間（１００ｓｅｃ～３６００ｓｅｃ）経過後に、それぞれの半導体装置の電気特性を評価した結果が重ねて表示されている。ストレス印加前、及びストレス印加後の半導体装置の電気特性の測定条件は以下の通りである。
・ソース－ドレイン間電圧：０．１Ｖ、１０Ｖ
・ゲート走査電圧：－１５Ｖ～１５Ｖ
・測定環境：暗室
・測定時のステージ温度：６０℃（又は「Ｒ．Ｔ．（室温）」）
図１０Ａ及び図１０Ｂに示すように、第１実施形態の半導体装置１０及び従来の半導体装置１０Ｚはともに、ストレス印加時間の増加に伴いしきい値がマイナスシフトしている。ただし、半導体装置１０Ｚでは３６００ｓｅｃのストレス印加によって、しきい値のマイナスシフト量が約１０Ｖである（図１０Ａ参照）のに対して、半導体装置１０では同じ時間のストレス印加でもしきい値のマイナスシフト量は約２Ｖである（図１０Ｂ参照）。
第１実施形態の半導体装置１０と従来の半導体装置１０Ｚとの構造上の相違点は、半導体装置１０では、第１酸化物半導体層１３０のうち平面視で第１電極１４０と重なる第１酸化物半導体層１３０では、第１酸化物半導体層１３０に含まれるインジウムが偏在しているのに対して、半導体装置１０Ｚでは、第１酸化物半導体層１３０におけるインジウムの偏在がない点である。したがって、半導体装置１０のように、平面視で第１電極１４０と重なる（第１領域１３３及び第２領域１３５の）第１酸化物半導体層１３０にインジウムを偏在させることで、少なくとも上記のＮＢＴＩＳ試験における信頼性を向上させることができることが判明した。なお、チャネル領域１３１の第１酸化物半導体層１３０にインジウムが偏在すると、半導体装置１０の特性に悪影響があるため、インジウムの偏在領域は第１領域１３３及び第２領域１３５だけに形成することが好ましい。
［半導体装置１０の各部材の材質］
基板１００として、ポリイミド基板、アクリル基板、シロキサン基板、またはフッ素樹脂基板など、樹脂を含み、可撓性を有するフレキシブル基板を用いることができる。基板１００の耐熱性を向上させるために、上記の樹脂に不純物を導入してもよい。特に、半導体装置１０がトップエミッション型のディスプレイである場合、基板１００が透明である必要はないため、基板１００の透明度を悪化させる不純物を用いることができる。一方、基板１００が可撓性を有する必要がない場合は、基板１００としてガラス基板、石英基板、およびサファイア基板など、透光性を有し、可撓性を有しない剛性基板を用いることができる。表示装置ではない集積回路に半導体装置１０が用いられる場合は、基板１００としてシリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板や、ステンレス基板などの導電性基板など、透光性を有さない基板を用いることができる。
第１ゲート電極１１０、第１電極１４０、及び第１導電層１７０として、一般的な金属材料を用いることができる。例えば、これらの部材として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、及びこれらの合金又は化合物が用いられる。第１ゲート電極１１０、第１電極１４０、及び第１導電層１７０として、上記の材料が単層で用いられてもよく積層で用いられてもよい。
例えば、第１電極１４０のうち第１酸化物半導体層１３０と接する金属材料として、第１酸化物半導体層１３０を構成する金属の酸化物よりも安定な酸化金属になる金属材料を用いることができる。つまり、第１酸化物半導体層１３０を構成する金属元素が複数ある場合、複数の金属元素の各々の酸化金属のギブス自由エネルギー（ΔＧf）より、第１酸化物半導体層１３０に接する金属の酸化金属のギブス自由エネルギーの方が小さいことが好ましい。
例えば、第１酸化物半導体層１３０としてＩＧＺＯが用いられた場合、ＩＧＺＯに接する金属としてＴｉを用いることができる。酸化Ｉｎのギブス自由エネルギーは酸化Ｇａ及び酸化Ｚｎのギブス自由エネルギーよりも大きい。つまり、酸化Ｉｎは科学的により不安定であり、還元されやすい。一方、酸化Ｔｉのギブス自由エネルギーは酸化Ｇａ及び酸化Ｚｎよりも十分に小さいため、ＴｉがＩＧＺＯ上に形成されると、ＴｉはＩＧＺＯ中の酸素と結合して酸化Ｔｉを形成する。上記のように酸化Ｉｎは還元されやすいため、ＩＧＺＯとＴｉとが接触した状態で高いエネルギーが供給されると、酸化Ｉｎが還元され、Ｔｉが酸化される。その結果、第１酸化物半導体層１３０の上に第１電極１４０を形成した後の工程であっても、第１酸化物半導体層１３０中にインジウムの偏在領域を生成することができる。
第１ゲート絶縁層１２０及び第１絶縁層１５０として、一般的な絶縁層性材料を用いることができる。例えば、これらの絶縁層として、酸化シリコン（ＳｉＯx）、酸化窒化シリコン（ＳｉＯxＮy）、窒化シリコン（ＳｉＮx）、窒化酸化シリコン（ＳｉＮxＯy）、酸化アルミニウム（ＡｌＯx）、酸化窒化アルミニウム（ＡｌＯxＮy）、窒化酸化アルミニウム（ＡｌＮxＯy）、窒化アルミニウム（ＡｌＮx）などの無機絶縁層を用いることができる。これらの絶縁層として、欠陥が少ない絶縁層を用いることができる。例えば、第１絶縁層１５０における酸素の組成比と、第１絶縁層１５０と同じ組成の絶縁層（以下、「他の絶縁層」という）における酸素の組成比とを比較した場合、当該他の絶縁層における酸素の組成比よりも第１絶縁層１５０における酸素の組成比の方が第１絶縁層１５０と同じの組成の絶縁層に対する化学量論比に近い。
上記のＳｉＯxＮy及びＡｌＯxＮyは、酸素（Ｏ）よりも少ない比率（すなわち、ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。また、ＳｉＮxＯy及びＡｌＮxＯyは、窒素よりも少ない比率（すなわち、ｘ＜ｙ）の酸素を含有するシリコン化合物及びアルミニウム化合物である。
第１酸化物半導体層１３０として、半導体の特性を有する酸化金属を用いることができる。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を用いることができる。特に、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体を用いることができる。ただし、本実施形態で使用されるＩｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体は上記の組成に限定されるものではなく、上記とは異なる組成の酸化物半導体を用いることもできる。例えば、移動度を向上させるためにＩｎの比率を上記より大きくしてもよい。また、バンドギャップを大きくし、光照射による影響を小さくするためにＧａの比率を上記より大きくしてもよい。
Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体に他の元素が添加されていてもよく、例えばＡｌ、Ｓｎなどの金属元素が添加されていてもよい。上記の酸化物半導体以外にもＩｎ及びＧａを含む酸化物半導体（ＩＧＯ）、Ｉｎ及びＺｎを含む酸化物半導体（ＩＺＯ）、Ｉｎ、Ｓｎ及びＺｎを含む酸化物半導体（ＩＴＺＯ）、並びにＩｎ及びＷを含む酸化物半導体などを第１酸化物半導体層１３０として用いることができる。なお、第１酸化物半導体層１３０はアモルファスであってもよく、結晶性であってもよい。また、第１酸化物半導体層１３０はアモルファスと結晶の混相であってもよい。
酸化物層１６０として、第１酸化物半導体層１３０と同じの組成の酸化物半導体層、ＩＴＯなどの酸化物導電層、又はＳｉＯx、ＳｉＯxＮy、ＡｌＯx、ＡｌＯxＮyなどの酸化物絶縁層を用いることができる。なお、酸化物層１６０はスパッタリング法で形成することが好ましい。酸化物層１６０をスパッタリング法で形成した場合、酸化物層１６０の膜中にはスパッタリングで用いられたプロセスガスが残存する。例えば、スパッタリングのプロセスガスとしてＡｒが用いられた場合、酸化物層１６０の膜中にはＡｒが残存する。残存したＡｒは酸化物層１６０に対するＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で検出することができる。なお、酸化物層１６０として、第１絶縁層１５０に用いられる材料と同じ組成の酸化絶縁層が用いられる場合、酸化物層１６０の酸素の組成比は第１絶縁層１５０の酸素の組成比よりも大きい。
以上のように、本実施形態に係る半導体装置１０によると、チャネル領域１３１の第１酸化物半導体層１３０にはインジウムを偏在させず、第１領域１３３及び第２領域１３５の第１酸化物半導体層１３０にインジウムを偏在させることで、半導体装置１０の信頼性を向上させることができることができる。
本実施形態では、第１ゲート電極１１０が第１酸化物半導体層１３０の下方に設けられたボトムゲート型の半導体装置１０を示したが、半導体装置は、ゲート電極が酸化物半導体層の上方に設けられたトップゲート型の半導体装置であってもよい。
本実施形態では、第１絶縁層１５０と第１導電層１７０との間に酸化物層１６０が設けられた構成を例示したが、この構成に限定されない。酸化物層１６０が省略され、第１導電層１７０が第１絶縁層１５０の上面に接していてもよい。又は、酸化物層１６０が第１開口１５１、１５３の側壁に設けられていてもよい。又は、第１導電層１７０が設けられていない領域に酸化物層１６０が設けられていてもよい。例えば、酸化物層１６０は第１酸化物半導体層１３０の上方に設けられていてもよい。換言すると、平面視で、酸化物層１６０は第１酸化物半導体層１３０と重なっていてもよい。
本実施形態では、各層が１つの層で構成された場合を例示したが、各層が積層構造であってもよい。
〈第２実施形態〉
図１１～図１７を用いて、本発明の一実施形態に係る半導体装置について説明する。
［半導体装置１０Ａの構成］
図１１を用いて、本発明の一実施形態に係る半導体装置の一部を拡大した断面図である。図１１は、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図１１に示す断面図は、図３に示す断面図に相当する。図１１に示す半導体装置１０Ａは、図１～図３に示す半導体装置１０と類似しているが、第１電極１４０Ａの下方の第１酸化物半導体層１３０Ａにおいてインジウムが偏在する領域が異なる点において、半導体装置１０と相違する。以下の半導体装置１０Ａの説明において、半導体装置１０と同様の特徴については説明を省略し、主に半導体装置１０との相違点について説明する。
図１１に示すように、第１酸化物半導体層１３０Ａにはチャネル領域１３１Ａ、第１領域１３３Ａ、第２領域１３５Ａ、及び第３領域１３９Ａが備えられている。チャネル領域１３１Ａは、第１酸化物半導体層１３０Ａの上方に第１電極１４０Ａが設けられていない領域である。第１領域１３３Ａ、第２領域１３５Ａ、及び第３領域１３９Ａは、第１酸化物半導体層１３０Ａの上方に第１電極１４０Ａが設けられた領域である。換言すると、チャネル領域１３１Ａは、平面視で第１電極１４０Ａから露出された領域である。第１領域１３３Ａ、第２領域１３５Ａ、及び第３領域１３９Ａは、平面視で第１電極１４０Ａと重なる領域である。
図１１に示すように、断面視で、第３領域１３９Ａは第１ゲート絶縁層１２０Ａと第１領域１３３Ａとの間に設けられている。また、第３領域１３９Ａはチャネル領域１３１Ａと第２領域１３５Ａとの間に設けられている。換言すると、第３領域１３９Ａは、第１電極１４０Ａのチャネル領域１３１Ａ側の端部の下方から、第１電極１４０Ａのパターン内部に向かって延びている。
第３領域１３９Ａは、断面視における所定の大きさの正方形１３８Ａを包含する。換言すると、断面視で、当該正方形１３８Ａは第３領域１３９Ａの外縁によって囲まれている。断面視における当該正方形１３８Ａは、一辺の長さが、平面視で第１電極１４０Ａと重なる領域における第１酸化物半導体層１３０Ａの膜厚の半分以上の長さである正方形である。具体的には、第３領域１３９Ａに含まれる正方形１３８Ａの一辺の長さＴ１は、平面視で第１電極１４０Ａと重なる領域における第１酸化物半導体層１３０Ａの膜厚Ｔ２の半分（Ｔ２／２）以上の長さである。すなわち、第３領域１３９Ａの断面視での縦横の幅は、第１酸化物半導体層１３０Ａの膜厚Ｔ２の半分（Ｔ２／２）より大きい。詳細は後述するが、第２実施形態に係る半導体装置１０Ａは、下記の特徴を有する第３領域１３９Ａを備えることで、半導体装置１０Ａの電気特性が向上するという効果を奏する。この効果は、第３領域１３９Ａが上記の条件を満たす場合に顕著に現れる。
チャネル領域１３１Ａ、第１領域１３３Ａ、第２領域１３５Ａ、及び第３領域１３９Ａは、それぞれ１つの酸化物半導体層から形成されており、成膜直後の状態ではいずれも同一の組成及び同一の結晶状態である。しかし、第１酸化物半導体層１３０Ａでは、半導体装置１０Ａの製造工程の影響によって、上記の各領域における第１酸化物半導体層１３０Ａの組成及び結晶状態は異なっている。
チャネル領域１３１Ａ、第１領域１３３Ａ、及び第２領域１３５Ａにおけるインジウムの偏在の程度は第１実施形態と同じなので、説明を省略する。第３領域１３９Ａにおける第１酸化物半導体層１３０Ａでは、チャネル領域１３１Ａと同様にインジウムは偏在していない。第１酸化物半導体層１３０Ａにおけるインジウムの偏在の有無は、評価方法及び評価精度によって異なる場合があるが、仮に、第３領域１３９Ａにおける第１酸化物半導体層１３０Ａにおいてインジウムが偏在していると評価された場合、第１領域１３３Ａ及び第２領域１３５Ａに比べて第３領域１３９Ａの方が、第１酸化物半導体層１３０Ａにおけるインジウムの偏在の程度が小さい。換言すると、第３領域１３９Ａでは、第１領域１３３Ａ及び第２領域１３５Ａよりもインジウムが均一に存在する。この場合、チャネル領域１３１Ａと第３領域１３９Ａとはインジウムの偏在の程度はほぼ同じである。つまり、例えば、断面ＴＥＭ像、断面ＳＴＥＭ像、断面ＳＥＭ像、又はＥＤＸの面分析の観察結果において、チャネル領域１３１Ａと第３領域１３９Ａとの間にほとんど差は無い。換言すると、上記の観察結果において、チャネル領域１３１Ａ及び第３領域１３９Ａの各々の第１酸化物半導体層１３０Ａは連続してつながっている。
［第１酸化物半導体層１３０Ａにおけるインジウムの偏在］
図１２～図１５Ｂを用いて、第１酸化物半導体層１３０Ａのチャネル領域１３１Ａ、第１領域１３３Ａ、第２領域１３５Ａ、及び第３領域１３９Ａにおけるインジウムの偏在の様子について説明する。
図１２は、本発明の一実施形態に係る半導体装置の断面ＴＥＭ像である。図４と同様に、第１電極１４０Ａとして、下からチタン層１４５Ａとアルミニウム層１４７Ａとが積層された構造が用いられている。第１酸化物半導体層１３０ＡとしてＩＧＺＯが用いられている。図１２において、チャネル領域１３１Ａ、第１領域１３３Ａ、第２領域１３５Ａ、及び第３領域１３９Ａの位置はそれぞれ図示された通りである。第１電極１４０Ａの下方に第１領域１３３Ａが設けられており、第１領域１３３Ａの下方に第２領域１３５Ａ及び第３領域１３９Ａが互いに隣接して設けられている。第３領域１３９Ａはチャネル領域１３１Ａと第２領域１３５Ａとの間に設けられている。
図１２に示すように、第３領域１３９Ａにおける第１酸化物半導体層１３０Ａは、チャネル領域１３１Ａにおける第１酸化物半導体層１３０Ａと同様に、断面像のコントラストにおける明暗について、「明」の部分と「暗」の部分とが略均一に存在している。したがって、第３領域１３９Ａにおける第１酸化物半導体層１３０Ａでは、インジウムは偏在していないと判断される。
チャネル領域１３１Ａ、第１領域１３３Ａ、及び第２領域１３５Ａの各々における第１酸化物半導体層１３０Ａのインジウムの偏在は、図４に示す場合と同様の傾向なので、これらの説明を省略する。
図１３Ａ及び図１３Ｂは、本発明の一実施形態に係る半導体装置の断面ＳＴＥＭ像及びそれに対応するＥＤＸマッピング測定結果である。図１３Ａに示す断面ＳＴＥＭ像の試料は、図１２に示す断面ＴＥＭ像の試料と同じである。
図１３ＡのＳＴＥＭ像及び図１３ＢのＥＤＸマッピング像のそれぞれにおいて、第１電極１４０Ａの端部（図１３Ａ及び図１３Ｂにおける第１電極１４０Ａのチタン層１４５Ａの左下の端部）に対応する位置に上下方向に延びる点線を示した。また、ＥＤＸマッピング像において、チタン層１４５Ａに相当する領域を点線で囲んだ。
図１３ＡのＳＴＥＭ像に示すように、第１酸化物半導体層１３０Ａのチャネル領域１３１Ａ及び第３領域１３９Ａは、他の領域に比べて均一性が高い領域である。又は、第１酸化物半導体層１３０Ａのチャネル領域１３１Ａ及び第３領域１３９Ａは、他の領域に比べて、「明」の部分の塊のサイズが小さい領域である。つまり、チャネル領域１３１Ａ及び第３領域１３９Ａは、第１酸化物半導体層１３０Ａにおけるインジウムの偏在がない領域である。
図１３ＢのＥＤＸマッピング像に示すように、チャネル領域１３１Ａ及び第３領域１３９Ａにおける第１酸化物半導体層１３０Ａは、第１領域１３３Ａ及び第２領域１３５Ａにおける第１酸化物半導体層１３０Ａに比べてインジウムが均一に存在している。また、図５Ｂと同様に、第１領域１３３Ａ及び第２領域１３５Ａの第１酸化物半導体層１３０Ａでは、いずれもインジウムが偏在している。
図１４Ａ、図１４Ｂ、図１５Ａ、及び図１５Ｂは、本発明の一実施形態に係る半導体装置の断面ＳＴＥＭ像及びその一部を測定したＥＤＸのライン分析結果である。図１４Ａ及び図１５Ａに示す断面ＳＴＥＭ像の試料は、図１３Ａに示す断面ＳＴＥＭ像の試料と同じである。図１４Ａ及び図１５ＡのＳＴＥＭ像において、ＥＤＸのライン分析を行った領域を点線で示した。図１４Ｂ及び図１５ＢのＥＤＸライン分析結果に示された各スペクトルは図６と同様なので、説明を省略する。
図１４Ａ及び図１５ＡのＳＴＥＭ像において、第１領域１３３Ａ及び第２領域１３５Ａのそれぞれにインジウム密集領域１３３Ａ－３（図１４Ａ参照）、１３５Ａ－４（図１５Ａ参照）が存在している。図１４Ｂ及び図１５ＢのＥＤＸライン分析結果に示すように、これらのインジウム密集領域では、Ｉｎのスペクトルにピークが確認される。特にインジウム密集領域１３５Ａ－４のスペクトルに注目すると、Ｉｎの大きなピークが存在する領域では、Ｇａ、Ｚｎ、Ｏの信号強度が低下している。つまり、インジウム密集領域１３５Ａ－４では、Ｉｎが密集又は結晶化しており、局所的にＩＧＺＯとは異なる組成が形成されていると考えられる。
［第１実施形態及び第２実施形態に係る半導体装置の電気特性比較］
図１６Ａは、本発明の第１実施形態に係る半導体装置の電気特性を示す図である。図１６Ｂは、本発明の第２実施形態に係る半導体装置の電気特性を示す図である。図１６Ａの電気特性２１０は第１実施形態の半導体装置１０の電気特性である。図１６Ｂの電気特性２１０Ａは第２実施形態の半導体装置１０Ａの電気特性である。なお、試験に用いられた半導体装置の［チャネル長／チャネル幅］は、いずれも［３．５μｍ／４．０μｍ］である。
図１６Ａ及び図１６Ｂに示す電気特性の測定条件は以下の通りである。
・ソース－ドレイン間電圧：０．１Ｖ、１０Ｖ
・ゲート走査電圧：－１５Ｖ～１５Ｖ
・測定環境：暗室
・測定時のステージ温度：Ｒ．Ｔ．
図１６Ａ及び図１６Ｂに示すように、第２実施形態に係る半導体装置１０Ａ（電気特性２１０Ａ）は第１実施形態に係る半導体装置１０（電気特性２１０）に比べて、ＯＮ電流の立ち上がりが急峻である。
第１実施形態に係る半導体装置１０と第２実施形態に係る半導体装置１０Ａとの構造上の相違点は、半導体装置１０では、インジウムが偏在している第２領域１３５がチャネル領域１３１付近まで存在しているのに対して、半導体装置１０Ａでは、チャネル領域１３１Ａと第２領域１３５Ａとの間にインジウムが偏析していない（又は、インジウムの偏在の程度が第２領域１３５Ａよりも小さい）第３領域１３９Ａが存在している点である。
上記の第３領域１３９Ａは一定以上の大きさを有している必要がある。図１６に示すように、ＯＮ電流が急峻に立ち上がる電気特性を得るためには、第３領域１３９Ａが、正方形１３８Ａ（図１１参照）よりも広い領域に連続して存在している必要がある。なお、本実施形態では、正方形１３８Ａの一辺の長さＴ１が、平面視で第１電極１４０Ａと重なる領域における第１酸化物半導体層１３０Ａの膜厚Ｔ２の半分（Ｔ２／２）以上の長さである構成を例示したが、この構成に限定されない。正方形１３８Ａの一辺の長さＴ１は、上記膜厚Ｔ２の６０％以上、７０％以上、８０％以上、又は９０％以上であってもよい。
第１実施形態で説明したように、第１電極１４０の下方における第１酸化物半導体層１３０において、第１酸化物半導体層１３０に含まれるインジウムを偏在（又は結晶化）させることで、少なくともＮＢＴＩＳ試験における信頼性を向上させることができる。一方で、第１実施形態に示すように第２領域１３５がチャネル領域１３１付近まで存在していると、ＯＮ電流の立ち上がりが緩やかになる。
例えばＩＺＧＯでは、インジウムの５ｓ軌道によって伝導帯が形成されることが知られている。第２領域１３５のようにインジウムの偏在に伴ってＩＺＧＯの組成に偏りが生じると、伝導パスが途切れてしまいＩＺＧＯ膜としての抵抗が高抵抗化すると考えられる。このような理由で、第１実施形態の半導体装置１０の場合、チャネル領域１３１付近の第２領域１３５における第１酸化物半導体層１３０の抵抗値が高いため、ＯＮ電流の立ち上がりが緩やかになったと推測される。
一方、第２実施形態に係る半導体装置１０Ａでは、チャネル領域１３１Ａと第２領域１３５Ａとの間の第３領域１３９Ａはインジウムが偏在していない領域なので、第３領域１３９Ａにおける第１酸化物半導体層１３０Ａの抵抗値は、第２領域１３５Ａにおける第１酸化物半導体層１３０Ａの抵抗値よりも小さいと考えられる。その結果、半導体装置１０Ａは半導体装置１０に比べてＯＮ電流の立ち上がりが急峻になったと推測される。なお、図１７に示すように、半導体装置１０ＡのＮＢＴＩＳ試験における信頼性も、半導体装置１０の信頼性と同様（図１０Ｂ参照）に、従来の半導体装置１０Ｚ（図１０Ａ参照）に比べて向上している。なお、図１７において、試験結果２００Ａは第２実施形態の半導体装置１０Ａに対して行われた信頼性試験の結果である。
以上のように、第２実施形態に係る半導体装置１０Ａによると、第１実施形態に係る半導体装置１０と同様に信頼性を向上させることができ、かつ、上記のようにＯＮ電流の立ち上がりが急峻な電気特性を得ることができる。
〈第３実施形態〉
図１８～図２２を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。なお、以下に示す実施形態では、上記の第１実施形態及び第２実施形態で説明した半導体装置を液晶表示装置の回路に適用した構成ついて説明する。
［表示装置２０Ｂの概要］
図１８は、本発明の一実施形態に係る表示装置の概要を示す平面図である。図１８に示すように、表示装置２０Ｂは、アレイ基板３００Ｂ、シール部４００Ｂ、対向基板５００Ｂ、フレキシブルプリント回路基板６００Ｂ（ＦＰＣ６００Ｂ）、およびＩＣチップ７００Ｂを有する。アレイ基板３００Ｂおよび対向基板５００Ｂはシール部４００Ｂによって貼り合わせられている。シール部４００Ｂに囲まれた液晶領域２２Ｂには、複数の画素回路３１０Ｂがマトリクス状に配置されている。液晶領域２２Ｂは、後述する液晶素子４１０Ｂと平面視で重なる領域である。
シール部４００Ｂが設けられたシール領域２４Ｂは、液晶領域２２Ｂの周囲の領域である。ＦＰＣ６００Ｂは端子領域２６Ｂに設けられている。端子領域２６Ｂはアレイ基板３００Ｂが対向基板５００Ｂから露出された領域であり、シール領域２４Ｂの外側に設けられている。なお、シール領域２４Ｂの外側とは、シール部４００Ｂが設けられた領域及びシール部４００Ｂによって囲まれた領域の外側を意味する。ＩＣチップ７００ＢはＦＰＣ６００Ｂ上に設けられている。ＩＣチップ７００Ｂは各画素回路３１０Ｂを駆動させるための信号を供給する。
［表示装置２０Ｂの回路構成］
図１９は、本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。図１９に示すように、画素回路３１０Ｂが配置された液晶領域２２Ｂに対してＤ１方向（列方向）に隣接する位置にはソースドライバ回路３２０Ｂが設けられており、液晶領域２２Ｂに対してＤ２方向（行方向）に隣接する位置にはゲートドライバ回路３３０Ｂが設けられている。ソースドライバ回路３２０Ｂ及びゲートドライバ回路３３０Ｂは、上記のシール領域２４Ｂに設けられている。ただし、ソースドライバ回路３２０Ｂ及びゲートドライバ回路３３０Ｂが設けられる領域はシール領域２４Ｂに限定されず、画素回路３１０Ｂが設けられた領域の外側であれば、どの領域でもよい。
ソースドライバ回路３２０Ｂからソース配線３２１ＢがＤ１方向に延びており、Ｄ１方向に配列された複数の画素回路３１０Ｂに接続されている。ゲートドライバ回路３３０Ｂからゲート配線３３１ＢがＤ２方向に延びており、Ｄ２方向に配列された複数の画素回路３１０Ｂに接続されている。
端子領域２６Ｂには端子部３３３Ｂが設けられている。端子部３３３Ｂとソースドライバ回路３２０Ｂとは接続配線３４１Ｂで接続されている。同様に、端子部３３３Ｂとゲートドライバ回路３３０Ｂとは接続配線３４１Ｂで接続されている。ＦＰＣ６００Ｂが端子部３３３Ｂに接続されることで、ＦＰＣ６００Ｂが接続された外部機器と表示装置２０Ｂとが接続され、外部機器からの信号によって表示装置２０Ｂに設けられた各画素回路３１０Ｂが駆動する。
第１実施形態及び第２実施形態に示す半導体装置は、画素回路３１０Ｂ、ソースドライバ回路３２０Ｂ、及びゲートドライバ回路３３０Ｂに含まれるトランジスタに適用される。
［表示装置２０Ｂの画素回路３１０Ｂ］
図２０は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図２０に示すように、画素回路３１０Ｂはトランジスタ８００Ｂ、保持容量８９０Ｂ、及び液晶素子４１０Ｂなどの素子を含む。トランジスタ８００Ｂは第１ゲート電極８１０Ｂ、第１ソース電極８３０Ｂ、及び第１ドレイン電極８４０Ｂを有する。第１ゲート電極８１０Ｂはゲート配線３３１Ｂに接続されている。第１ソース電極８３０Ｂはソース配線３２１Ｂに接続されている。第１ドレイン電極８４０Ｂは保持容量８９０Ｂ及び液晶素子４１０Ｂに接続されている。第１実施形態及び第２実施形態に示す半導体装置は、図２０に示すトランジスタに適用される。なお、本実施形態では、説明の便宜上、８３０Ｂをソース電極といい、８４０Ｂをドレイン電極というが、それぞれの電極のソースとしての機能とドレインとしての機能とが入れ替わってもよい。
［表示装置２０Ｂの断面構造］
図２１は、本発明の一実施形態に係る表示装置の断面図である。図２１に示すように、表示装置２０Ｂは、同一基板上に構造が異なるトランジスタ８００Ｂ、９００Ｂが設けられた表示装置である。トランジスタ８００Ｂの構造はトランジスタ９００Ｂの構造とは異なる。具体的には、トランジスタ８００Ｂは、チャネルとして第１酸化物半導体層８２０Ｂが用いられたボトムゲート型トランジスタである。トランジスタ９００Ｂは、チャネルとして半導体層９２０Ｂが用いられたトップゲート型トランジスタである。例えば、トランジスタ８００Ｂは画素回路３１０Ｂに用いられ、トランジスタ９００Ｂはソースドライバ回路３２０Ｂ及びゲートドライバ回路３３０Ｂに用いられる。なお、トランジスタ９００Ｂが画素回路３１０Ｂに用いられてもよい。
トランジスタ８００Ｂは、基板３０１Ｂに形成されたトランジスタであり、絶縁層３４０Ｂ、３４２Ｂ、３４４Ｂ、３４６Ｂを下地層とするトランジスタである。絶縁層３４６Ｂの上に第１ゲート電極８１０Ｂが設けられている。第１ゲート電極８１０Ｂの上方に第１酸化物半導体層８２０Ｂが設けられている。第１ゲート電極８１０Ｂは第１酸化物半導体層８２０Ｂに対向している。第１ゲート電極８１０Ｂと第１酸化物半導体層８２０Ｂとの間に、ゲート絶縁層として機能する絶縁層３４８Ｂが設けられている。第１酸化物半導体層８２０Ｂのパターンの一方の端部には第１ソース電極８３０Ｂが設けられており、他方の端部には第１ドレイン電極８４０Ｂが設けられている。第１ソース電極８３０Ｂ及び第１ドレイン電極８４０Ｂは、それぞれ第１酸化物半導体層８２０Ｂの上面及び側面において、第１酸化物半導体層８２０Ｂに接続されている。
第１酸化物半導体層８２０Ｂ、第１ソース電極８３０Ｂ、及び第１ドレイン電極８４０Ｂの上に第１絶縁層３５０Ｂ、３５２Ｂが設けられている。第１絶縁層３５０Ｂ、３５２Ｂには、開口８５１Ｂ、８６１Ｂが設けられている。第１絶縁層３５２Ｂの上及び開口８５１Ｂの内部に第１ソース配線８５０Ｂが設けられている。第１絶縁層３５２Ｂの上及び開口８６１Ｂの内部に第１ドレイン配線８６０Ｂが設けられている。第１絶縁層３５２Ｂの上面と第１ソース配線８５０Ｂとの間には酸化物層８５３Ｂが設けられている。第１絶縁層３５２Ｂの上面と第１ドレイン配線８６０Ｂとの間には酸化物層８５５Ｂが設けられている。
第１ソース配線８５０Ｂ及び第１ドレイン配線８６０Ｂの上に第２絶縁層３５４Ｂが設けられている。第２絶縁層３５４Ｂの上に、複数の画素に共通して設けられる共通電極８８０Ｂが設けられている。共通電極８８０Ｂの上に第２絶縁層３５６Ｂが設けられている。第２絶縁層３５４Ｂ、３５６Ｂには第３開口８７１Ｂが設けられている。第２絶縁層３５６Ｂの上及び第３開口８７１Ｂの内部に画素電極８７０Ｂが設けられている。画素電極８７０Ｂは第１ドレイン配線８６０Ｂに接続されている。
図２２は、本発明の一実施形態に係る表示装置の画素電極及び共通電極の平面図である。図２２に示すように、共通電極８８０Ｂは、平面視で画素電極８７０Ｂと重なる重畳領域と、画素電極８７０Ｂと重ならない非重畳領域とを有する。画素電極８７０Ｂと共通電極８８０Ｂとの間に電圧を供給すると、重畳領域の画素電極８７０Ｂから非重畳領域の共通電極８８０Ｂに向かって横電界が形成される。この横電界によって液晶素子４１０Ｂに含まれる液晶分子が動作することで、画素の階調が決定される。
上記の構造において、トランジスタ８００Ｂとして、図１、３又は図１１の半導体装置１０又は１０Ａを適用することができる。この場合、図１と図２１とを対比すると、それぞれの図面における各部材は、以下のように対応する。第１ゲート電極１１０は第１ゲート電極８１０Ｂに対応する。第１ゲート絶縁層１２０は絶縁層３４８Ｂに対応する。第１酸化物半導体層１３０は第１酸化物半導体層８２０Ｂに対応する。第１ソース電極１４１は第１ソース電極８３０Ｂに対応する。第１ドレイン電極１４３は第１ドレイン電極８４０Ｂに対応する。第１絶縁層１５０は第１絶縁層３５０Ｂ、３５２Ｂに対応する。第１開口１５１は開口８５１Ｂに対応する。第１開口１５３は開口８６１Ｂに対応する。酸化物層１６０は酸化物層８５３Ｂ、８５５Ｂに対応する。第１ソース配線１７１は第１ソース配線８５０Ｂに対応する。第１ドレイン配線１７３は第１ドレイン配線８６０Ｂに対応する。
トランジスタ９００Ｂは、基板３０１Ｂに形成されたトランジスタであり、絶縁層３４０Ｂを下地層とするトランジスタである。絶縁層３４０Ｂの上に遮光層９１０Ｂが設けられている。遮光層９１０Ｂの上に絶縁層３４２Ｂが設けられている。絶縁層３４２Ｂの上に半導体層９２０Ｂが設けられている。半導体層９２０Ｂの上方に第２ゲート電極９３０Ｂが設けられている。半導体層９２０Ｂと第２ゲート電極９３０Ｂとの間に、ゲート絶縁層として機能する絶縁層３４４Ｂが設けられている。第２ゲート電極９３０Ｂの上に絶縁層３４６Ｂ、３４８Ｂ、３５０Ｂ、３５２Ｂが設けられている。これらの絶縁層には、開口９４１Ｂ、９５１Ｂが設けられている。絶縁層３５２Ｂの上及び開口９４１Ｂの内部に第２ソース配線９４０Ｂが設けられている。絶縁層３５２Ｂの上及び開口９５１Ｂの内部に第２ドレイン配線９５０Ｂが設けられている。第２ソース配線９４０Ｂ及び第２ドレイン配線９５０Ｂの上に絶縁層３５４Ｂが設けられている。上記の構成を換言すると、第２ゲート電極９３０Ｂは、トランジスタ８００Ｂのゲート絶縁層と同じ層（絶縁層３４８Ｂ）の下方に設けられている、ということができる。
〈第４実施形態〉
図２３及び図２４を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。なお、以下に示す実施形態では、上記の第１実施形態及び第２実施形態で説明した半導体装置を有機ＥＬ表示装置の回路に適用した構成ついて説明する。なお、表示装置２０Ｃの概要及び回路構成は図１８及び図１９に示すものと同様なので、説明を省略する。
［表示装置２０Ｃの画素回路３１０Ｃ］
図２３は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図２３に示すように、画素回路３１０Ｃは駆動トランジスタ９６０Ｃ、選択トランジスタ９７０Ｃ、保持容量９８０Ｃ、及び発光素子ＤＯなどの素子を含む。選択トランジスタ９７０Ｃのソース電極は信号線９７１Ｃに接続され、選択トランジスタ９７０Ｃのゲート電極はゲート線９７３Ｃに接続されている。駆動トランジスタ９６０Ｃのソース電極はアノード電源線９６１Ｃに接続され、駆動トランジスタ９６０Ｃのドレイン電極は発光素子ＤＯの一端に接続されている。発光素子ＤＯの他端はカソード電源線９６３Ｃに接続されている。駆動トランジスタ９６０Ｃのゲート電極は選択トランジスタ９７０Ｃのドレイン電極に接続されている。保持容量９８０Ｃは駆動トランジスタ９６０Ｃのゲート電極及びドレイン電極に接続されている。信号線９７１Ｃには、発光素子ＤＯの発光強度を決める階調信号が供給される。ゲート線９７３Ｃには、上記の階調信号を書き込む画素行を選択する信号が供給される。
［表示装置２０Ｃの断面構造］
図２４は、本発明の一実施形態に係る表示装置の断面図である。図２４に示す表示装置２０Ｃの構成は、図２１に示す表示装置２０Ｂと類似しているが、表示装置２０Ｃの絶縁層３５４Ｃよりも上方の構造が表示装置２０Ｂの絶縁層３５４Ｂよりも上方の構造と相違する。以下、図２４に示す表示装置２０Ｃの構成のうち、図２１に示す表示装置２０Ｂと同様の構成については説明を省略し、表示装置２０Ｂとの相違点について説明する。
図２４に示すように、表示装置２０Ｃは、絶縁層３５４Ｃの上方に画素電極９８１Ｃ、発光層９８３Ｃ、及び共通電極９８５Ｃを有する。画素電極９８１Ｃは絶縁層３５４Ｃの上及び第３開口８７１Ｃの内部に設けられている。画素電極９８１Ｃの上に絶縁層３５８Ｃが設けられている。絶縁層３５８Ｃには開口３５９Ｃが設けられている。開口３５９Ｃは発光領域に対応する。つまり、絶縁層３５８Ｃは画素を画定する。開口３５９Ｃによって露出した画素電極９８１Ｃの上に発光層９８３Ｃ及び共通電極９８５Ｃが設けられている。画素電極９８１Ｃ及び発光層９８３Ｃは、各画素に対して個別に設けられている。一方、共通電極９８５Ｃは、複数の画素に共通して設けられている。発光層９８３Ｃは、画素の表示色に応じて異なる材料が用いられる。
第３実施形態及び４実施形態では、第１実施形態及び第２実施形態で説明した半導体装置を液晶表示装置及び有機ＥＬ表示装置に適用した構成について例示したが、これらの表示装置以外の表示装置(例えば、有機ＥＬ表示装置以外の自発光型表示装置又は電子ペーパ型表示装置)に当該半導体装置を適用してもよい。また、中小型の表示装置から大型の表示装置まで、特に限定することなく上記半導体装置の適用が可能である。
本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０：半導体装置、 ２０Ｂ：表示装置、 ２２Ｂ：液晶領域、 ２４Ｂ：シール領域、 ２６Ｂ：端子領域、 １００：基板、 １１０：第１ゲート電極、 １２０：第１ゲート絶縁層、 １３０：第１酸化物半導体層、 １３１：チャネル領域、 １３３：第１領域、 １３３－１、１３３Ａ－３、１３５－１、１３５－２、１３５Ａ－４：インジウム密集領域、 １３５：第２領域、 １３７Ｚ：第４領域、 １３８Ａ：正方形、 １３９Ａ：第３領域、 １４０：第１電極、 １４１：第１ソース電極、 １４３：第１ドレイン電極、 １４５：チタン層、 １４７：アルミニウム層、 １５０：第１絶縁層、 １５１、１５３：第１開口、 １６０：酸化物層、 １６１、１６３：第２開口、 １７０：第１導電層、 １７１：第１ソース配線、 １７３：第１ドレイン配線、 ２００：試験結果、 ２１０：電気特性、 ３００Ｂ：アレイ基板、 ３０１Ｂ：基板、 ３１０Ｂ：画素回路、 ３２０Ｂ：ソースドライバ回路、 ３２１Ｂ：ソース配線、 ３３０Ｂ：ゲートドライバ回路、 ３３１Ｂ：ゲート配線、 ３３３Ｂ：端子部、 ３４０Ｂ、３４２Ｂ、３４４Ｂ、３４６Ｂ、３４８Ｂ：絶縁層、 ３４１Ｂ：接続配線、 ３５０Ｂ、３５２Ｂ：第１絶縁層、 ３５４Ｂ、３５６Ｂ：第２絶縁層、 ３５８Ｃ：絶縁層、 ３５９Ｃ：開口、 ４００Ｂ：シール部、 ４１０Ｂ：液晶素子、 ５００Ｂ：対向基板、 ６００Ｂ：フレキシブルプリント回路基板、 ７００Ｂ：チップ、 ８００Ｂ：トランジスタ、 ８１０Ｂ：第１ゲート電極、 ８２０Ｂ：第１酸化物半導体層、 ８３０Ｂ：第１ソース電極、 ８４０Ｂ：第１ドレイン電極、 ８５０Ｂ：第１ソース配線、 ８５１Ｂ、８６１Ｂ：開口、 ８５３Ｂ、８５５Ｂ：酸化物層、 ８６０Ｂ：第１ドレイン配線、 ８７０Ｂ：画素電極、 ８７１Ｂ、８７１Ｃ：第３開口、 ８８０Ｂ：共通電極、 ８９０Ｂ：保持容量、 ９００Ｂ：トランジスタ、 ９１０Ｂ：遮光層、 ９２０Ｂ：半導体層、 ９３０Ｂ：第２ゲート電極、 ９４０Ｂ：第２ソース配線、 ９４１Ｂ、９５１Ｂ：開口、 ９５０Ｂ：第２ドレイン配線、 ９６０Ｃ：駆動トランジスタ、 ９６１Ｃ：アノード電源線、 ９６３Ｃ：カソード電源線、 ９７０Ｃ：選択トランジスタ、 ９７１Ｃ：信号線、 ９７３Ｃ：ゲート線、 ９８０Ｃ：保持容量、 ９８１Ｃ：画素電極、 ９８３Ｃ：発光層、 ９８５Ｃ：共通電極

Claims (5)

  1. インジウムを含む酸化物半導体層と、
    前記酸化物半導体層に対向するゲート電極と、
    前記酸化物半導体層と前記ゲート電極との間のゲート絶縁層と、
    前記酸化物半導体層の上方から前記酸化物半導体層に接する第１電極と、
    を有し、
    平面視で前記第１電極と重なる領域の前記酸化物半導体層において、インジウムが偏在しており、
    インジウムが偏在している領域は、エネルギー分散型Ｘ線分光法を用いた面分析において、平面視で前記第１電極から露出された領域と比べてインジウムが密集している領域及びインジウムが欠乏している領域を含む半導体装置。
  2. インジウムを含む酸化物半導体層と、
    前記酸化物半導体層に対向するゲート電極と、
    前記酸化物半導体層と前記ゲート電極との間のゲート絶縁層と、
    前記酸化物半導体層の上方から前記酸化物半導体層に接する第１電極と、
    を有し、
    平面視で前記第１電極と重なる領域の前記酸化物半導体層において、インジウムが偏在しており、
    平面視で前記第１電極と重なる前記酸化物半導体層は、前記第１電極側の第１領域と、前記第１領域よりも前記ゲート電極側の第２領域とを備え、
    前記第２領域において偏在したインジウムの高濃度領域の大きさは、前記第１領域において偏在したインジウムの高濃度領域の大きさより大きい半導体装置。
  3. インジウムを含む酸化物半導体層と、
    前記酸化物半導体層に対向するゲート電極と、
    前記酸化物半導体層と前記ゲート電極との間のゲート絶縁層と、
    前記酸化物半導体層の上方から前記酸化物半導体層に接する第１電極と、
    を有し、
    平面視で前記第１電極と重なる領域の前記酸化物半導体層において、インジウムが偏在しており、
    平面視で前記第１電極と重なる前記酸化物半導体層は、前記第１電極側の第１領域と、前記第１領域よりも前記ゲート電極側の第２領域とを備え、
    前記第２領域において偏在したインジウムの結晶粒径は、前記第１領域において偏在したインジウムの結晶粒径より大きい半導体装置。
  4. インジウムを含む酸化物半導体層と、
    前記酸化物半導体層に対向するゲート電極と、
    前記酸化物半導体層と前記ゲート電極との間のゲート絶縁層と、
    前記酸化物半導体層の上方から前記酸化物半導体層に接する第１電極と、
    を有し、
    平面視で前記第１電極と重なる領域の前記酸化物半導体層において、インジウムが偏在しており、
    平面視で前記第１電極と重なる前記酸化物半導体層は、前記第１電極側の第１領域と、前記第１領域よりも前記ゲート電極側の第２領域とを備え、
    エネルギー分散型Ｘ線分光法を用いた面分析によって得られたインジウムの面分析結果において、
    前記第２領域においてインジウムに起因する信号強度が相対的に大きい領域の大きさは、前記第１領域においてインジウムに起因する信号強度が相対的に大きい領域の大きさより大きい半導体装置。
  5. 平面視で前記第１電極と重なる前記酸化物半導体層は、前記第２領域と平面視で前記第１電極から露出された領域との間に、前記第１領域及び前記第２領域の各々よりもインジウムが均一に存在する第３領域を備え、
    前記第３領域は、平面視で前記第１電極から露出された領域と連続しており、
    断面視で、前記第３領域は、平面視で前記第１電極と重なる領域における前記酸化物半導体層の膜厚の半分以上の長さの辺を有する正方形を包含する、請求項２乃至４のいずれか一に記載の半導体装置。
JP2019065023A 2019-03-28 2019-03-28 半導体装置 Active JP7201508B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2019065023A JP7201508B2 (ja) 2019-03-28 2019-03-28 半導体装置
PCT/JP2020/005321 WO2020195268A1 (ja) 2019-03-28 2020-02-12 半導体装置
US17/483,836 US20220013668A1 (en) 2019-03-28 2021-09-24 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019065023A JP7201508B2 (ja) 2019-03-28 2019-03-28 半導体装置

Publications (2)

Publication Number Publication Date
JP2020167235A JP2020167235A (ja) 2020-10-08
JP7201508B2 true JP7201508B2 (ja) 2023-01-10

Family

ID=72610737

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019065023A Active JP7201508B2 (ja) 2019-03-28 2019-03-28 半導体装置

Country Status (3)

Country Link
US (1) US20220013668A1 (ja)
JP (1) JP7201508B2 (ja)
WO (1) WO2020195268A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2022176484A1 (ja) * 2021-02-17 2022-08-25

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011132769A1 (ja) 2010-04-23 2011-10-27 株式会社日立製作所 半導体装置およびそれを用いたｒｆｉｄタグならびに表示装置
JP2017041641A (ja) 2016-09-22 2017-02-23 株式会社半導体エネルギー研究所 酸化物半導体膜
US20180076231A1 (en) 2016-09-12 2018-03-15 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6259120B2 (ja) * 2014-11-28 2018-01-10 シャープ株式会社 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011132769A1 (ja) 2010-04-23 2011-10-27 株式会社日立製作所 半導体装置およびそれを用いたｒｆｉｄタグならびに表示装置
US20180076231A1 (en) 2016-09-12 2018-03-15 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP2018190949A (ja) 2016-09-12 2018-11-29 株式会社半導体エネルギー研究所 表示装置及び電子機器
JP2017041641A (ja) 2016-09-22 2017-02-23 株式会社半導体エネルギー研究所 酸化物半導体膜

Also Published As

Publication number Publication date
JP2020167235A (ja) 2020-10-08
US20220013668A1 (en) 2022-01-13
WO2020195268A1 (ja) 2020-10-01

Similar Documents

Publication Publication Date Title
US8546164B2 (en) Method of manufacturing display device including thin film transistor
JP7327940B2 (ja) 半導体装置及び表示装置
JP7201508B2 (ja) 半導体装置
KR20120100241A (ko) 박막 트랜지스터 및 그 제조 방법, 박막 트랜지스터를 구비한 평판 표시 장치
JP7461129B2 (ja) 半導体装置及び半導体装置の製造方法
JP6311900B2 (ja) 薄膜トランジスタ基板の製造方法
WO2022176484A1 (ja) 半導体装置
US20240088302A1 (en) Semiconductor device
WO2021065174A1 (ja) 半導体装置及び半導体装置の製造方法
WO2023189491A1 (ja) 半導体装置
WO2023189487A1 (ja) 半導体装置
TWI841307B (zh) 半導體裝置之製造方法
WO2023189493A1 (ja) 半導体装置
WO2023228616A1 (ja) 半導体装置
US20230317833A1 (en) Method for manufacturing semiconductor device
WO2023189550A1 (ja) 半導体装置
WO2023189489A1 (ja) 半導体装置
JP2023149086A (ja) 半導体装置の製造方法
TW202412323A (zh) 半導體裝置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220906

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221122

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221222

R150 Certificate of patent or registration of utility model

Ref document number: 7201508

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150