JP7197541B2 - ストレージ装置 - Google Patents

Description

本発明は、ストレージ装置に関し、より具体的には、可逆圧縮により記憶データ量を削減するストレージ装置に関する。

データストレージは、コンピュータシステムの基本的な機能である。多くのコンピュータシステムでは、大量のデータを扱う場合、それをストレージ装置に格納する。ストレージ装置は、データをＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）やＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）といった内蔵記憶媒体（記憶ドライブ）に格納し、外部からの命令に応じて、データの書き込みや読み出し処理を行う。データ保持コストは、簡単な定義（ランニングコスト等を考慮しない）において、記憶媒体のビットコスト（記憶媒体価格／記憶媒体容量）と記録データ量の積として算出される。

近年、データ保持コストの削減を目的として、記憶媒体に格納する物理データ量を可逆圧縮アルゴリズムにより削減する技術が広く用いられている。データ量削減機能を有するストレージ装置内では、データを媒体に書き込む前に圧縮処理、データを媒体から読み出した後に伸張処理が行われる。しかし、データの圧縮及び伸張は、負荷が大きい処理であるため、ストレージ装置内のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）で実行すると、外部からの命令に応じたデータの書き込みや読み出しの性能が低下する。

例えば、特許文献１には、データの圧縮及び伸張を専用ハードウェアで高速に行うことができるアクセラレータをＣＰＵバス上に搭載し、メモリに保持したデータや、バス上で入出力されるデータの圧縮及び伸張をアクセラレータにオフロードしてＣＰＵ負荷を減らす装置が開示されている。

一方、データ量削減機能を有するストレージ装置において、データ保持コストをより多く削減するためには、可逆圧縮で高いデータ削減率を実現する必要がある。その方法の一つとしてデータを大きな単位で圧縮する方法がある。例えば、８ｋＢデータが８個あるとき、それぞれを個別に圧縮するよりも、８個のデータを並べて構成した１個の６４ｋＢデータを圧縮すると、データ削減率が高くなる。ストレージ装置で用いる可逆圧縮アルゴリズムは一般にスライド辞書方式であり、圧縮単位が大きいほどより広い辞書探索空間があり、一致文字列を発見できる確率が高まるためである。

米国特許出願公開第２０１７／０１４７６２４号

データの圧縮単位を大きくすることにはデメリットがある。圧縮されて２０ｋＢになっている８個の８ｋＢデータ（トータル６４ｋＢのデータ）の中から、外部からの命令に応じて１個の８ｋＢデータを読み出したい場合を想定する。ストレージ装置は、記憶媒体から２０ｋＢデータをメモリに読み出し、それを伸張して６４ｋＢデータをメモリに展開した後、８ｋＢデータを抽出して外部へ出力する必要がある。

特許文献１のようなアクセラレータ接続態様を用いてデータ量削減機能を有するストレージ装置を構成すると、データの圧縮単位を６４ｋＢなど大きくした時に、メモリを読み書きするデータ量は、外部へ出力すべきデータ量に対して非常に多くなってしまう。

ＣＰＵのメモリ帯域と記憶媒体の転送帯域を比較すると、どちらも年々伝送技術の進歩によって高速化している。これに応じてストレージ装置のデータ読み出し性能も向上している、しかし、記憶媒体の転送帯域に比べてＣＰＵのメモリ帯域の伸び率は鈍化している傾向がある。つまり、データの圧縮単位を大きくすると、ストレージ装置のデータ読み出しにおいて、ＣＰＵのメモリ帯域がボトルネックになり、性能向上が妨げられ得る。

本発明の一態様のストレージ装置は、第１メモリと、前記第１メモリにデータを格納し、前記第１メモリからデータを読み出す、処理装置と、前記第１メモリと異なる第２メモリを含むアクセラレータと、を含み、前記アクセラレータは、データを格納する１以上の記憶ドライブに格納されている圧縮データを、前記第２メモリに格納し、前記第２メモリに格納されている圧縮データを伸張して平文データを生成し、前記平文データから、前記処理装置に指定されたデータを抽出し、抽出された前記指定されたデータを前記第１メモリに送信する。

本発明の一態様によれば、可逆圧縮により記憶データ量を削減するストレージ装置の性能を向上することができる。

第１の実施形態のシステムの構成を示す。 第１の実施形態の圧縮伸張アクセラレータの内部構成を示す。 第１の実施形態のデータ圧縮単位の拡張効果を示す。 第１の実施形態の平文データと圧縮データの構造を示す。 第１の実施形態の読み出しデータの抽出例を示す。 比較例のデータ読み出し手続きの概要を示す。 第１の実施形態のデータ読み出し手続きの概要を示す。 第１の実施形態のデータ読み出しの一例において従来との転送量比較を示す。 比較例のデータ読み出し手続きのフローチャートを示す。 第１の実施形態のデータ読み出し手続きの第１のフローチャートを示す。 第１の実施形態のデータ読み出し手続きの第２のフローチャートを示す。 第２の実施形態のシステムの構成を示す。 第３の実施形態のシステムの構成を示す。 第３の実施形態のデータ読み出し手続きの概要を示す。 第３の実施形態のデータ読み出し手続きのフローチャートを示す。 第３の実施形態のデータ読み出しの一例において第１の実施形態との転送量比較を示す。

以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の説明において、同一の構成には原則として同一の符号を付け、繰り返しの説明は省略する。なお、以下に説明する実施形態は本発明を実現するための一例に過ぎず、本発明の技術的範囲を限定するものではないことに注意すべきである。

＜第１の実施形態＞
（１）システム構成
図１を用いて、第１の実施形態に係る可逆圧縮を用いたデータ量削減機能を有するストレージ装置１００と、それを含むシステム構成について説明する。複数台のホスト１０２は、ネットワーク１０１を経由してストレージ装置１００と接続する。それぞれのホスト１０２は、データを管理するために、ストレージ装置１００に対して、ネットワーク１０１を介してリード要求又はライト要求（Ｉ／Ｏ要求）等の各種要求を行う。

ストレージ装置１００は、可逆圧縮を用いたデータ量削減機能を有する。ストレージ装置１００は、同一の機能を有する２台のストレージコントローラ（ＣＴＬ）１１０を装置の高信頼化のために搭載し、データを保持する記憶媒体として記憶ドライブ１３０（単にドライブ１３０とも呼ぶ）を複数台内蔵するドライブボックス１１１を搭載している。ドライブボックス１１１は、ドライブ１３０及びドライブ１３０を収容する筐体を含む。本実施形態では、ストレージコントローラ１１０が２台の例について記すが、本実施形態はこのコントローラ数に限定されるものではない。例えば、ストレージ装置には、ストレージコントローラ１１０を３台以上搭載してもよい。

ドライブ１３０は、例えばＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）やＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などの不揮発性記憶媒体である。なお、本実施形態では、ドライブ１３０は、ＨＤＤやＳＳＤに限定されない。

ストレージコントローラ１１０は、内部にストレージ装置の各種制御を行うプロセサ（ＰＲ）１２８、メモリコントローラ（ＭＣ）１２９、ＦＥ（Ｆｒｏｎｔ Ｅｎｄ）スイッチ１２２、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２５、フロントエンドインターフェース１２１（以降ＦＥ＿Ｉ／Ｆ１２１と記す）、バックエンドアダプタ１２４（以降ＢＥ＿ＡＤＰ１２４と記す）、の各コンポーネントを搭載する。

ＣＰＵ１２０は、プロセサ１２８、メモリコントローラ１２９、ＦＥスイッチ１２２を内蔵する半導体チップである。ＢＥ＿ＡＤＰ１２４は、ＢＥスイッチ１２６とそれに接続されたアクセラレータ１２３を内蔵する。

ＤＲＡＭ１２５を除く各コンポーネントは、ＦＥスイッチ１２２にて相互に接続されている。この相互接続インターフェースの規格は例えばＰＣＩ－Ｅｘｐｒｅｓｓである。なお、本実施形態では、ストレージコントローラ１１０内の接続インターフェースがＰＣＩ－Ｅｘｐｒｅｓｓに限定されない。

ＤＲＡＭ１２５は第１メモリであり、ＣＰＵ１２０のメモリコントローラ１２９に接続されている。ＤＲＡＭ１２５に接続された処理装置であるＣＰＵ１２０は、ＤＲＡＭ１２５にデータを格納し、ＤＲＡＭ１２５からデータを読み出す。この接続インターフェースが従う規格は例えばＤＤＲ４（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ４）である。なお、本実施形態では、ＤＲＡＭ１２５の接続インターフェースの規格がＤＤＲ４に限定されない。

ＤＲＡＭ１２５は、揮発性記憶媒体であり、ストレージ装置１００内においてデータのキャッシュやバッファとして機能する一時的な記憶領域を提供する。揮発性記憶媒体及び不揮発性記憶媒体共に、計算機読み取り可能な非一過性記憶媒体である。

ＦＥ＿Ｉ／Ｆ１２１は、ストレージ装置に各種要求を行う複数のホストと接続するためのインターフェースであり、ＦＣ（Ｆｉｂｒｅ Ｃｈａｎｎｅｌ）やＥｔｈｅｒｎｅｔ等のプロトコルを利用することができる。なお、本実施形態では、ＦＥ＿Ｉ／Ｆ１２１が利用するプロトコルは、ＦＣ又はＥｔｈｅｒｎｅｔに限定されない。

ＢＥ＿ＡＤＰ１２４は、ストレージ装置１００に搭載される複数のドライブ１３０を含むドライブボックス１１１と接続する為のインターフェースである。ＢＥ＿ＡＤＰ１２４は、ドライブボックス１１１にデータを書き込みドライブボックス１１１からデータを読み出すためのインターフェースである。ＢＥ＿ＡＤＰ１２４は、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＮＶＭｅ（ＮＶＭ Ｅｘｐｒｅｓｓ）等のプロトコルを利用する。本実施形態では、ＢＥ＿ＡＤＰ１２４が利用するプロトコルは、ＳＡＳ、ＳＡＴＡ、ＮＶＭｅに限定されるものではない。

アクセラレータ１２３は、本実施形態の特徴的なコンポーネントであり、ストレージコントローラ１１０にてデータの圧縮及び伸張を高速に行うハードウェアである。アクセラレータ１２３は、圧縮及び伸張処理をストレージコントローラ１１０のＣＰＵ１２０に代わって高速に実行するハードウェアである。本実施形態では、アクセラレータ１２３を１台のストレージコントローラ１１０につき１台搭載する例を記すが、本実施形態はこの台数に限定されるものではない。例えば、１台のストレージコントローラ１１０につきアクセラレータ１２３を２台搭載してもよい。アクセラレータ１２３の詳細については、図２を用いて後述する。

ＣＰＵ１２０やドライブ１３０は、ＢＥスイッチ１２６を介してアクセラレータ１２３と接続し、データ転送を行い、制御情報の受け渡しを行う。

ストレージ装置１００は、複数のドライブ１３０を纏めて一つの記憶領域として管理し、ホスト１０２にデータを記憶するための領域を提供する。このとき、ドライブ１３０の一部が故障することによってデータを消失しないように、ＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙｓ ｏｆ Ｉｎｅｘｐｅｎｓｉｖｅ Ｄｉｓｋｓ）技術による冗長化を行い、データ保障を行う。

ドライブボックス１１１は、２つのストレージコントローラ１１０から複数のドライブ１３０のそれぞれへデータ転送経路を張るための２つのドライブボックススイッチ（以降ＤＢ＿ＳＷ１３１と記す）を内蔵する。ＤＢ＿ＳＷ１３１は、複数のドライブ１３０とＣＰＵ１２０との間のデータ転送経路を束ねる。各ドライブ１３０は２つのＤＢ＿ＳＷ１３１それぞれから転送経路を持つ。これは２つのストレージコントローラ１１０のいずれかが故障してもデータの読み書きを継続できるようにするためである。なお、本実施形態ではＤＢ＿ＳＷ１３１の数は２個に限定されない。

（２）アクセラレータ構成
図２を用いてアクセラレータ１２３の内部構成について説明する。アクセラレータ１２３は、内部にデータ処理回路であるＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）２１０とＤＲＡＭ２２０を含む。

ＤＲＡＭ２２０は、ＤＲＡＭ１２５と同じ揮発性記憶媒体であるが、ＤＲＡＭ１２５と異なりＣＰＵ１２０に接続されていない第２メモリである。ＤＲＡＭ２２０は、アクセラレータ１２３内において、圧縮データや平文データの一時的な記憶領域を提供する。なお、本実施形態では、ＤＲＡＭ２２０とＤＲＡＭ１２５が同じ揮発性記憶媒体であることに限定されない。

ＦＰＧＡ２１０は、任意の論理回路をプログラマブルにハードウェア実装可能なデバイスである。ＦＰＧＡ２１０は、その内部に圧縮処理回路２１６、伸張処理回路２１７、データ完全性処理回路２１８、Ｉ／Ｏインターフェース２１１、ＤＲＡＭインターフェース２１２、制御回路２１４、及びＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）回路２１５を含む。

なお、本実施形態では、ＦＰＧＡ２１０の代わりに論理回路を固定的にハードウェア実装したＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を備えてもよい。また、ＦＰＧＡ（又はＡＳＩＣ）２１０は、１つの半導体チップで構成してもよいし、複数の半導体チップを相互に接続して構成してもよい。また、それぞれの半導体チップに上記の論理回路のどれを実装するかも任意である。

ＤＭＡＣ２１５は、ＦＰＧＡ２１０内の圧縮処理回路２１６、伸張処理回路２１７、データ完全性処理回路２１８、Ｉ／Ｏインターフェース２１１、ＤＲＡＭインターフェース２１２、制御回路２１４を接続する。ＤＭＡＣ２１５は、コンポーネント間のデータをアドレス又は識別子（ＩＤ）によって転送する。図２ではコンポーネントがスター状に接続された様態を記すが、本実施形態では接続がこの様態に限定されるものではない。

圧縮処理回路２１６は、可逆圧縮アルゴリズムにより平文データを圧縮して圧縮データを生成する論理回路である。圧縮処理回路２１６は、ＣＰＵ１２０のプロセサ１２８よりも高速に処理することができる。

伸張処理回路２１７は、可逆圧縮アルゴリズムにより圧縮データを伸張して平文データを生成する論理回路である。伸張処理回路２１７は、ＣＰＵ１２０のプロセサ１２８よりも高速に処理することができる。

データ完全性処理回路２１８は、圧縮される平文データにおいて保証コードに含まれるＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｔ Ｃｏｄｅ）を生成し、伸張された平文データにおいて保証コードに含まれるＣＲＣを検証してデータが壊れていないかを確認する論理回路である。

Ｉ／Ｏインターフェース２１１は、外部と接続する論理回路である。Ｉ／Ｏインターフェース２１１は、外部との間でデータや制御情報を送受信する。Ｉ／Ｏインターフェース２１１は、圧縮処理時には平文データを受信し、圧縮データを送信する。Ｉ／Ｏインターフェース２１１は、伸張処理時には圧縮データを受信し、平文データを送信する。

制御回路２１４は、Ｉ／Ｏインターフェース２１１と接続し、それを通じて、ＣＰＵ１２０からアクセラレータ１２３に対する処理要求を受信する。また、制御回路２１４は、ＤＭＡＣ２１５を制御して、アクセラレータ１２３内のコンポーネント間のデータ転送及びＩ／Ｏインターフェース２１１を通じたデータ転送を行う。

制御回路２１４は、ＣＰＵ１２０からリード要求を受信した場合、要求パラメタにしたがって、ドライブ１３０に対してリード命令を発行する（この動作は図９のフローでは行わないが図１０のフローで行う）。要求パラメタは、例えば、ドライブ１３０から読み出す対象データのアドレス、対象データ内での抽出する部分の内部アドレス、抽出した部分の転送先を示す。

ＤＭＡＣ２１５は、ドライブ１３０から受信した対象データをＤＲＡＭ２２０へ格納する。制御回路２１４は、圧縮処理回路２１６、伸張処理回路２１７、データ完全性処理回路２１８に対して、対象データについて、それぞれ上記の圧縮処理、伸張処理、保証コード処理を指示し、それらの処理結果をＤＲＡＭ２２０に転送させる。

そして、制御回路２１４は、ＣＰＵ１２０から受信した要求パラメタにしたがって、ＤＲＡＭ２２０上の処理結果データの一部を抽出し、Ｉ／Ｏインターフェース２１１を通じてＤＲＡＭ１２５へ送信する。さらに、制御回路２１４は、定期的な情報モニタリングや割り込み処理によって、ＦＰＧＡ２１０の他のコンポーネントにおいて障害が起きていないかを監視する。

ＤＲＡＭインターフェース２１２は、ＦＰＧＡ２１０がＤＲＡＭ２２０のデータを読み書きするためのインターフェースである。このインターフェースが従う規格は、例えばＤＤＲ４である。なお、本実施形態では、ＤＲＡＭ２２０の接続インターフェースの規格は、ＤＤＲ４に限定されない。

ＤＲＡＭインターフェース２１２のチャネル数は、ストレージ装置１００のリード及びライト性能仕様に基づいて、圧縮データや平文データの内部転送スループット要件を算出し、それに応じて十分な帯域を持つように設計する。すなわち、圧縮データや平文データの転送において、ＤＲＡＭインターフェース２１２の帯域がボトルネックにならないように設計する。スループット要件が高いほどチャネル数は多くなる。ＦＰＧＡ２１０はプログラマブルであるため、ＣＰＵ１２０とＤＲＡＭ１２５の間の最大チャネル数がＣＰＵ１２０の仕様で固定化されるのに比べて設計自由度が高い。

（３）圧縮単位とデータ構造
図３Ａ及び図３Ｂを用いて、圧縮単位を拡張する効果、及び、平文データと圧縮データの構造について説明する。図３Ａにおいて、８ｋＢ平文データ３０１は、ストレージ装置１００が外部からのリード／ライト要求によりホスト１０２とストレージ装置１００との間で転送するデータの最小単位である。これらの８ｋＢ平文データを個別に圧縮した場合、平均して８ｋＢ平文データ３０１から例えば４６％のデータ量が減る。

一方、６４ｋＢデータ３０３は、上記の８ｋＢデータ３０１を８個連結して構成したデータである。この６４ｋＢデータ３０３を圧縮した場合、平均して６４ｋＢ平文データ３０３から例えば６０％のデータ量が減る。このように、圧縮単位を大きくすると圧縮率が向上することが知られている。本実施形態のストレージ装置１００は、圧縮単位を従来の８ｋＢよりも大きい６４ｋＢとすることで、データ削減率を高めてデータ保持コストを削減することができる。

図３Ｂは、平文データ３０１、圧縮データ３０２（３０４）のデータ構造を示している。平文データ３０１は、ホスト１０２がストレージ装置１００に保存する正味のデータであるペイロード３１１と、それに対応する保証コード３１２からなる。保証コード３１２はペイロード３１１の保存先アドレスやＣＲＣを含む。ストレージコントローラ１１０は、保証コード３１２によって保存先アドレスに間違いがないか、データ内容が壊れていないかを検査する。なお、この保存先アドレスはホスト１０２がリード及びライトするアドレス空間内の位置を識別するアドレスであり、ドライブ１３０のアドレスではない。

圧縮データ３０２（３０４）は、平文データ３０１を圧縮した結果（または平文データ３０１を８個並べた平文データ３０３を圧縮した結果）３２２、ヘッダ情報３２１、保証コード３２３からなる。ヘッダ情報３２１は圧縮結果３２２のサイズを含む。保証コード３２３は圧縮結果３２２の保存先アドレスやＣＲＣを含む。ストレージコントローラ１１０は、保証コード３２３によって保存先アドレスに間違いがないか、データ内容が壊れていないかを検査する。なお、この保存先アドレスは複数のドライブ１３０で構成されるアドレス空間内の位置をストレージコントローラ１１０が識別するアドレスである。

アクセラレータ１２３内のデータ完全性処理回路２１８は、圧縮及び伸張処理を行う際に、保証コード３１２や３２３内のＣＲＣを生成及び検査する。

（４）読み出しデータの抽出
図４を用いて、ストレージコントローラ１１０がホスト１０２からのリード要求データを構成する方法について説明する。

ホスト１０２は、ストレージ装置１００に対して、８ｋＢ平文データ３０１をランダムなアドレス順にライトする可能性がある。その場合、ストレージコントローラ１１０はＤＲＡＭ１２５に８ｋＢ平文データ３０１をライト順に８個格納するたびに６４ｋＢ平文データ３０３を構成する。

図４は、２４個の８ｋＢ平文データ３０１がランダムなアドレス順にライトされ、３個の６４ｋＢ平文データ３０３Ａ、３０３Ｂ、３０３Ｃが、それぞれ８個の８ｋＢ平文データ３０１からなる組から構成される例を示す。８個の８ｋＢ平文データ３０１からなる組それぞれにおける一つの８ｋＢ平文データが、例として、符号３０１で指示されている。８ｋＢ平文データ３０１を示す矩形内の数字は、ホスト１０２がリード及びライトするアドレス空間内の位置を識別するアドレスである。ストレージコントローラ１１０は、３個の６４ｋＢ平文データを個別に圧縮してドライブ１３０に保存する。

のちに、ホスト１０２は、ストレージ装置１００に対して８ｋＢ平文データ３０１をシーケンシャルなアドレス順にリードする可能性がある。図４は、３個の８ｋＢ平文データ３０１からなり、アドレスが００５、００６、００７の順であるシーケンシャルな２４ｋＢ平文データ４０１をホスト１０２がリードする例を示す。

図４の例において、ストレージコントローラ１１０は、３個の６４ｋＢ平文データ３０３Ａ、３０３Ｂ、３０３Ｃそれぞれを圧縮した３個の６４ｋＢ圧縮データ３０４をドライブ１３０から読み出す。ストレージコントローラ１１０は、３個の６４ｋＢ圧縮データ３０４それぞれを伸張し、３個の６４ｋＢ平文データ３０３Ａ、３０３Ｂ、３０３Ｃを復元する。ストレージコントローラ１１０は、それらから、アドレスが００５、００６、００７である３個の８ｋＢ平文データ３０１を抽出し、ホスト１０２が要求するリードデータ４０１を構成する。

もし、圧縮単位が８ｋＢであれば、ストレージコントローラ１１０は３個の８ｋＢ平文データ３０２を圧縮したデータをドライブ１３０から読み出し、それぞれを伸張する。ストレージコントローラ１１０は、３個の８ｋＢ平文データ３０１でホスト１０２が要求するリードデータ４０１を構成する。

つまり、圧縮単位を拡張すると、上述のようにホスト１０２がランダムなアドレス順にライトしてからシーケンシャルにリードするアクセスをするような場合に、ストレージコントローラ１１０は多くのデータをドライブ１３０から読み出して伸張する必要がある。これによって、ストレージコントローラ１１０内のデータ転送経路の帯域消費は増えるため、転送帯域がボトルネックになってストレージ装置１００の性能が低下する可能性がある。

（５）データ読み出し手続き
図５及び図６を用いて、比較例と本実施形態におけるデータ読み出し手続きについて説明する。図５は、比較例のストレージ装置における、圧縮単位を拡張した時のデータ読み出し手続きを示している。図１に示す本実施形態のストレージ装置１００と比較して、ＦＥスイッチ１２２に接続された圧縮伸張エンジン１２７が追加されている。また、ＢＥ＿ＡＤＰ１４１は、図１に示すＢＥ＿ＡＤＰ１２４と異なり、アクセラレータを内蔵していない。圧縮伸張エンジン１２７は、図１に示すアクセラレータ１２３と同様に、データの圧縮及び伸張を高速に行うハードウェアであり、プロセサ１２８の処理指示に応じて、ＤＲＡＭ１２５からのデータを入力として圧縮又は伸張してＤＲＡＭ１２５に出力する。

図５において、ＣＰＵ１２０は、ドライブ１３０から３個の６４ｋＢ圧縮データ（Ｃｏｍｐ＿Ａ（３０４Ａ）、Ｃｏｍｐ＿Ｂ（３０４Ｂ）、Ｃｏｍｐ＿Ｃ（３０４Ｃ））を、ＢＥ＿ＡＤＰ１４１、ＦＥ＿ＳＷ１２２、メモリコントローラ１２９を経由して、ＤＲＡＭ１２５に読み出す。次に、ＣＰＵ１２０は、メモリコントローラ１２９、ＦＥ＿ＳＷ１２２を経由して３個の６４ｋＢ圧縮データ３０４Ａ、３０４Ｂ、３０４Ｃを、ＤＲＡＭ１２５から圧縮伸張エンジン１２７に転送し、それらの伸張を指示する。

圧縮伸張エンジン１２７は、３個の６４ｋＢ圧縮データ３０４Ａ、３０４Ｂ、３０４Ｃを伸長して、３個の６４ｋＢ平文データ（Ｐｌａｉｎ＿Ａ（３０３Ａ）、Ｐｌａｉｎ＿Ｂ（３０３Ｂ）、Ｐｌａｉｎ＿Ｃ（３０３Ｃ））を生成する。圧縮伸張エンジン１２７は、ＦＥ＿ＳＷ１２２及びメモリコントローラ１２９を経由して、ＤＲＡＭ１２５に３個の６４ｋＢ平文データ３０３Ａ、３０３Ｂ、３０３Ｃを転送する。

ＣＰＵ１２０は、そこから３個の８ｋＢ平文データを抽出し、ホスト１０２が要求しているリードデータ（Ｄａｔａ＿Ｘ（４０１））を、構成してＤＲＡＭ１２５に格納する。ＣＰＵ１２０は、リードデータ１８１を、メモリコントローラ１２９、ＦＥ＿ＳＷ１２２及びＦＥ＿Ｉ／Ｆ１２１を経由して、ホスト１０２に応答する。

図６は、本実施形態で圧縮単位を拡張した時のデータ読み出し手続きを示している。ＣＰＵ１２０は、ドライブ１３０から、３個の６４ｋＢ圧縮データ（Ｃｏｍｐ＿Ａ（３０４Ａ）、Ｃｏｍｐ＿Ｂ（３０４Ｂ）、Ｃｏｍｐ＿Ｃ（３０４Ｃ））を、ＢＥ＿ＡＤＰ１２４のＢＥ＿ＳＷ１２６を経由してアクセラレータ１２３内のＤＲＡＭ２２０に読み出す。このように、ドライブ１３０に格納されている圧縮データ３０４Ａ、３０４Ｂ、３０４Ｃは、ＤＲＭＡ１２５を介することなく、ＤＲＡＭ２２０に転送される。

次に、アクセラレータ１２３は、３個の６４ｋＢ圧縮データ３０４Ａ、３０４Ｂ、３０４Ｃを伸張し、ＤＲＡＭ２２０に３個の６４ｋＢ平文データ（Ｐｌａｉｎ＿Ａ（３０３Ａ）、Ｐｌａｉｎ＿Ｂ（３０３Ｂ）、Ｐｌａｉｎ＿Ｃ（３０３Ｃ））を保持する。アクセラレータ１２３は、３個の６４ｋＢ平文データ３０３Ａ、３０３Ｂ、３０３Ｃから、指定された３個の８ｋＢ平文データを抽出し、ＦＥ＿ＳＷ１２２及びメモリコントローラ１２９を経由してＤＲＡＭ１２５に転送する。ＣＰＵ１２０は、３個の８ｋＢ平文データからホスト１０２が要求しているリードデータ（Ｄａｔａ＿Ｘ（４０１））を構成して、ＦＥ＿ＳＷ１２２及びＦＥ＿Ｉ／Ｆ１２１を経由してホスト１０２に応答する。

（６）データ読み出しにおける転送量の比較
図７を用いて、比較例と本実施形態におけるデータ読み出しにおいて、ストレージ装置１００内を転送するデータの量を比較する。図７の表７００は、ストレージ装置１００がホスト１０２のリード要求に応じて図４に示した３個の８ｋＢ平文データを応答する場合を例に、ストレージ装置１００内部の各コンポーネントを通過するデータの転送方向とデータ量（単位はｋＢ）の一例を示している。

列７０１はコンポーネント名、列７０２は転送方向（入力、出力、転送元、又は転送先）を示す。列７０３は図５に示す比較例のデータ読み出しについて圧縮単位を８ｋＢとした場合の転送データ量を示す。列７０４は比較例のデータ読み出しについて圧縮単位を６４ｋＢに拡張した場合の転送データ量を示す。列７０５は本実施形態のデータ読み出しについて圧縮単位を６４ｋＢに拡張した場合の転送データ量を示す。表７００において、一部のセルのデータ量は３つの値の和で表されており、各値は、圧縮単位のデータ（圧縮又は平文データ）のデータサイズを示す。

この例では、アドレス００５、００６、００７の８ｋＢ平文データ３０１は圧縮によって、平均で４６％圧縮され、４ｋＢ、５ｋＢ、４ｋＢになっていると仮定する。また、アドレス００５、００６、００７の８ｋＢデータをそれぞれ含む６４ｋＢ平文データ３０３Ａ、３０３Ｂ、３０３Ｃは、圧縮によって、平均で６０％圧縮され、それぞれ２０ｋＢ、３０ｋＢ、２６ｋＢになっていると仮定する。

列７０３が示す比較例のデータの流れを説明する。３個の８ｋＢ圧縮データが、ドライブ１３０から、ＢＥ＿ＡＤＰ１４１、ＦＥ＿ＳＷ１２２、及びメモリコントローラ１２９を経由して、ＤＲＡＭ１２５に格納される（行「１」、「８」、「９」）。３個の８ｋＢ圧縮データが、メモリコントローラ１２９、ＦＥ＿ＳＷ１２２を経由して、ＤＲＡＭ１２５から圧縮伸張エンジン１２７に転送される（行「１０」、「１１」、「１２」）。

伸張された３個の８ｋＢ平文データは、圧縮伸張エンジン１２７から、ＦＥ＿ＳＷ１２２及びメモリコントローラ１２９を経由して、ＤＲＡＭ１２５に転送される（行「１３」、「１４」、「１５」）。３個の８ｋＢ平文データから形成されたリードデータが、ＤＲＡＭ１２５から、メモリコントローラ１２９、ＦＥ＿ＳＷ１２２及びＦＥ＿Ｉ／Ｆ１２１を経由して、ホスト１０２に転送される（行「１８」、「１９」）。

次に、列７０４が示す比較例のデータの流れを説明する。３個の６４ｋＢ圧縮データが、ドライブ１３０から、ＢＥ＿ＡＤＰ１４１、ＦＥ＿ＳＷ１２２、及びメモリコントローラ１２９を経由して、ＤＲＡＭ１２５に格納される（行「１」、「８」、「９」）。３個の６４ｋＢ圧縮データが、メモリコントローラ１２９、ＦＥ＿ＳＷ１２２を経由して、ＤＲＡＭ１２５から圧縮伸張エンジン１２７に転送される（行「１０」、「１１」、「１２」）。

伸張された３個の６４ｋＢ平文データは、圧縮伸張エンジン１２７から、ＦＥ＿ＳＷ１２２及びメモリコントローラ１２９を経由して、ＤＲＡＭ１２５に転送される（行「１３」、「１４」、「１５」）。３個の６４ｋＢ平文データから、３個の４ｋＢ平文データが抽出されて、リードデータが構成される（行「１６」、「１７」）。形成されたリードデータが、ＤＲＡＭ１２５から、メモリコントローラ１２９、ＦＥ＿ＳＷ１２２及びＦＥ＿Ｉ／Ｆ１２１を経由して、ホスト１０２に転送される（行「１８」、「１９」）。

次に、列７０５が示す本実施形態のデータの流れを説明する。３個の６４ｋＢ圧縮データが、ＢＥ＿ＡＤＰ１２４のＢＥ＿ＳＷ１２６を経由してアクセラレータ１２３内のＤＲＡＭ２２０に転送される（行「１」、「２」）。３個の６４ｋＢ圧縮データが、ＤＲＡＭ２２０からアクセラレータ１２３内のＦＰＧＡ２１０に転送される（行「３」、「４」）。

次に、伸張された３個の６４ｋＢ平文データが、ＦＰＧＡ２１０からアクセラレータ１２３内のＤＲＡＭ２２０に転送される（行「５」、「６」）。３個の６４ｋＢ平文データから抽出された３個の８ｋＢ平文データが、ＤＲＡＭ２２０から、ＦＥ＿ＳＷ１２２及びメモリコントローラ１２９を経由してＤＲＡＭ１２５に転送される（行「７」、「８」、「１５」）。ＤＲＡＭ１２５からＣＰＵ１２０に転送された３個の８ｋＢ平文データからリードデータが構成され（行「１８」）、ＦＥ＿ＳＷ１２２及びＦＥ＿Ｉ／Ｆ１２１を経由して、ホスト１０２に転送される（行「１９」）。

表７００の下から３行目は、アクセラレータ１２３内のＤＲＡＭ２２０に入出力するデータ量の合計を示す。下から２行目は、ＤＲＡＭ１２５に入出力するデータ量の合計を示す。比較例においては、圧縮単位を拡張すると、列７０４に示すように、ＤＲＡＭ１２５に入出力するデータ量が４８ｋＢから４１６ｋＢへと非常に多くなることがわかる。

列７０５に示すように、本実施形態では、圧縮単位を拡張してもＤＲＡＭ１２５に入出力するデータ量は４８ｋＢのままである。ただし、ＤＲＡＭ２２０に入出力するデータ量は３６８ｋＢである。４８＋３６８＝４１６であるため、本実施形態の手続きでもＤＲＡＭに入出力するデータ量の合計は従来の手続きと変わらないが、ＣＰＵ１２０に接続するＤＲＡＭ１２５に入出力するデータ量の増加を抑えることができる。

例えば、３個の８ｋＢ平文データ３０１をホスト１０２に要求されている時間で応答するには、ＣＰＵ１２０が内蔵するメモリコントローラ１２９のチャネル数で２００ｋＢ以下のデータ量に抑えることが必要だと仮定する。圧縮単位の拡張で入出力データ量が４１６ｋＢに多くなってしまうと、ＤＲＡＭ転送がボトルネックとなり、ストレージ装置１００のリード性能が落ちることを意味する。

一方、本実施形態では、図２を参照して説明したように、アクセラレータ１２３はＦＰＧＡ２１０がＤＲＡＭ２２０を読み書きするインターフェースを持つため、そのチャネル数はプログラマブルに設計できる。例えば、アクセラレータ１２３内のＦＰＧＡ２１０のＤＲＡＭインターフェース２１２が、ＣＰＵ１２０が内蔵するメモリコントローラ１２９の２倍のチャネル数を持つように論理設計すると、４００ｋＢのデータ量まで性能低下が起きなくなる。

そのため、圧縮単位の拡張でＤＲＡＭ２２０の入出力データ量が３６８ｋＢになっても、ＤＲＡＭ転送がボトルネックとならず、ストレージ装置１００のリード性能が落ちない。ＦＰＧＡと異なるハードウェア、例えばＡＳＩＣを利用する場合も、ＣＰＵ１２０とは独立にＤＲＡＭ２２０とのチャネル数を設計できるので、同様の効果を達成できる。

表７００の下から１行目は、ＦＥ＿ＳＷ１２２を経由したＤＲＡＭ１２５への入出力データ量の合計を示す。比較例の８ｋＢ単位の圧縮では７４ｋＢであり、６４ｋＢ単位の圧縮にすると３６８ｋＢに増える。本実施形態でのデータ量は４８ｋＢであり、比較例より圧縮単位の増加によるデータ量の増加を少なくすることができる。

これは、ＣＰＵ１２０内のＦＥ＿ＳＷ１２２の帯域消費を抑えられるため、ＦＥ＿ＳＷ１２２の転送帯域がストレージ装置１００のリード性能のボトルネックとなるリスクも減らすことができる。上記例は、三つの圧縮データを伸張した平文データからリードデータを構成するが、読み出される圧縮データ数は、ホスト１０２からのリード要求による。上述のように、複数の圧縮データをそれぞれ伸張し、部分データを抽出してリードデータを形成する場合、本実施形態は比較例に対してより大きな効果を奏することができる。

（７）データ読み出し手続きのフローチャート
図８、図９、図１０を用いて、比較例と本実施形態のデータ読み出し手続きのフローチャートを示す。図８は、比較例のデータ読み出し手続きのフローチャートである。ＣＰＵ１２０、圧縮伸張エンジン１２７、ドライブ１３０が行う処理を３列に区分けしている。

最初に、ＣＰＵ１２０は、ドライブ１３０に圧縮データのリード命令を発行する（８０１）。ドライブ１３０は、リード命令に応じて読み出した圧縮データを、ＣＰＵ１２０に接続したＤＲＡＭ１２５（図８ではＣＴＬのＤＲＡＭ）に転送する（８０２）。ＣＰＵ１２０は圧縮データをＤＲＡＭ１２５に保持する（８０３）。

次に、ＣＰＵ１２０は圧縮伸張エンジン１２７に圧縮データを送り、その伸張を要求する（８０４）。圧縮伸張エンジン１２７は、伸張要求に応じて圧縮データを伸張する（８０５）。伸張結果である平文データは、ＤＲＡＭ１２５に転送される。

ＣＰＵ１２０は平文データから、ホスト１０２からリード要求されているデータ部分を抽出し（８０６）、それらのデータ部分を用いて、リードデータを形成する（８０７）。最後に、ＣＰＵ１２０は、ホスト１０２へリードデータを応答する（８０８）。

図９及び図１０は、それぞれ本実施形態のデータ読み出し手続きのフローチャートである。いずれも、ＣＰＵ１２０、アクセラレータ１２３、ドライブ１３０が行う処理を３列に区分けしている。

ここでは、ＣＰＵ１２０からの読み出し指示の発行方法として、２種類の例を示す。図９は、ドライブ１３０とアクセラレータ１２３に個別に指示を出す例である。図１０は、アクセラレータ１２３に一括で指示を出す例である。

図９では、最初に、ＣＰＵ１２０は、ドライブ１３０に、圧縮データのリード命令を発行する（９０１）。リード命令はドライブ１３０の読み出し開始アドレス及び読み出しサイズ並びにデータ転送先を示すパラメタを含む。

ドライブ１３０は、ステップ９０１の要求パラメタにしたがって読み出した６４ｋＢ圧縮データ３０４Ａ、３４０Ｂ、３０４Ｃを、指定されたアクセラレータ１２３内のＤＲＡＭ２２０（図９ではアクセラレータのＤＲＡＭ）に転送する（９０２）。アクセラレータ１２３は、６４ｋＢ圧縮データ３０４をＤＲＡＭ２２０に保持する（９０３）。ドライブ１３０は、転送完了をＣＰＵ１２０に通知する。

次に、転送完了の通知を受けたＣＰＵ１２０は、アクセラレータ１２３に、平文データ部分を要求する（９０４）。この要求は、６４ｋＢ平文データ３０３Ａ～３０３Ｃそれぞれにおいて、ホスト１０２へのリード応答に必要なデータ部分の開始アドレス（第２アドレス）及びサイズ、並びに転送先を含む。

アクセラレータ１２３は、上記要求に応じて、６４ｋＢ圧縮データ３０４Ａ、３０４Ｂ、３０４Ｃを伸張する（９０５）。そして、ステップ９０４の要求パラメタにしたがって、伸張結果である６４ｋＢ平文データ３０３Ａ、３０３Ｂ、３０３Ｃそれぞれから、データ部分を抽出する（９０６）。アクセラレータ１２３は、抽出したデータ部分をＣＰＵ１２０に接続したＤＲＡＭ１２５（図９ではＣＴＬのＤＲＡＭ）に転送する（９０７）。

ＣＰＵ１２０は、それらのデータ部分を用いて、リードデータ４０１を形成する（９０８）。最後に、ＣＰＵ１２０は、ホスト１０２へリードデータ４０１を応答する（９０９）。上述のように、ＣＰＵ１２０は、ドライブ１３０に圧縮データをＤＲＡＭ２２０に送信することを指示し、アクセラレータ１２３は、ＣＰＵ１２０から抽出するデータのアドレスを含む要求を受信し、指定されたデータを平文データから抽出する。上記フローにより、アクセラレータ１２３の処理を低減して、その回路構成を小さくすることができる。

一方、図１０に示すフローでは、最初に、ＣＰＵ１２０は、アクセラレータ１２３に平文データ部分を要求する（１００１）。この要求のパラメタは、ドライブ１３０の読み出し開始アドレス（第１アドレス）及び読み出しサイズ、６４ｋＢ平文データ３０３においてホスト１０２へのリード応答に必要なデータ部分の開始アドレス（第２アドレス）及びサイズ、並びにデータ部分の転送先を含む。

アクセラレータ１２３は、ステップ１００１の要求パラメタにしたがって、ドライブ１３０に圧縮データのリード命令を発行する（１００２）。リード命令は図９を参照して説明した例と同様である。ドライブ１３０は、リード命令応じて読み出した６４ｋＢ圧縮データ３０４Ａ、３０４Ｂ、３０４Ｃを、アクセラレータ１２３内のＤＲＡＭ２２０（図１０ではアクセラレータのＤＲＡＭ）に転送する（１００３）。アクセラレータ１２３は６４ｋＢ圧縮データ３０４Ａ、３０４Ｂ、３０４ＣをＤＲＡＭ２２０に保持する（１００４）。

次に、アクセラレータ１２３は、６４ｋＢ圧縮データ３０４Ａ、３０４Ｂ、３０４Ｃを伸張する（１００５）。そして、アクセラレータ１２３は、ステップ１００１の要求パラメタにしたがって、伸張結果である６４ｋＢ平文データ３０３Ａ、３０３Ｂ、３０３Ｃからホスト１０２へのリード応答に必要なデータ部分を抽出する（１００６）。アクセラレータ１２３は、抽出した出た部分をＣＰＵ１２０に接続したＤＲＡＭ１２５（図１０ではＣＴＬのＤＲＡＭ）に転送する（１００７）。

ＣＰＵ１２０は、それらのデータ部分を用いて、リードデータ４０１を形成する（１００８）。最後に、ＣＰＵ１２０は、ホスト１０２へリードデータ４０１を応答する（１００９）。上述のように、アクセラレータ１２３は、ＣＰＵ１２０から、ドライブ１３０に格納されている圧縮データの開始アドレスと、平文データから抽出するデータの開始アドレスと、を含む要求を受信する。アクセラレータ１２３は、圧縮データの開始アドレスを指定して、ドライブ１３０に圧縮データをＤＲＭＡ２２０に送信することを指示し、指定された開始アドレスに従ってデータを平文データから抽出する。上記フローにより、ＣＰＵ１２０の処理を低減して、ストレージ装置の性能を高めることができる。

＜第２の実施形態＞
図１１を用いて、第２の実施形態に係るストレージ装置１００とそれを含むシステム構成について説明する。図１で示した第１の実施形態との差分を主に説明する。

第２の実施形態において、アクセラレータ１４５は、ストレージコントローラ１１０内には搭載されず、ドライブボックス１１１内に搭載される。図１１の構成例において、２台のアクセラレータ１４５が一つのドライブボックス１１１に搭載され、冗長化されている。ストレージコントローラ１１０は、ＢＥ＿ＡＤＰ１２４の代わりにＢＥ＿ＳＷ１２６を搭載する。ＢＥ＿ＳＷ１２６にはアクセラレータは接続されない。

ドライブボックス１１１内の２台のＤＢ＿ＳＷ１３１は、それぞれ、各ドライブ１３０と接続するのに加えて、１台のアクセラレータ１４５と接続する。例えば、１代のＢＥ＿ＳＷ１２６が故障しても、稼働を維持できる。第２の実施形態のアクセラレータ１４５は、第１の実施形態のアクセラレータ１２３と同じ動作を行う。

第２の実施形態は、ドライブボックス１１１（ドライブ１３０）の台数があとから増える場合に有効である。第１の実施形態では、ドライブボックス１１１の台数が少ない時にはアクセラレータ１２３の性能が過剰になって無駄なコストがかかり得る。また、ドライブボックス１１１の台数が多くなると、アクセラレータ１２３の性能が不足する可能性がある。第２の実施形態は、アクセラレータ１４５の数がドライブボックス１１１（ドライブ１３０）の台数に応じて増えるため、無駄なコストを抑え、アクセラレータの性能不足のリスクを低減できる。

＜第３の実施形態＞
図１２を用いて、第３の実施形態に係るストレージ装置１００とそれを含むシステム構成について説明する。なお、図１で示した第１の実施形態との差分を主に説明する。

第３の実施形態において、アクセラレータ１４６は、ストレージコントローラ１１０内のＢＥ＿ＳＷ１２６ではなく、ＦＥ＿ＳＷ１２２に接続される。アクセラレータ１４６は、前述の第１の実施形態におけるアクセラレータ１２３及び第２の実施形態におけるアクセラレータ１４５と異なり、ドライブ１３０から直接データを読み出す機能を持たない。ただし、アクセラレータ１４６は、図２に示すアクセラレータ１２３と同様の内部構成である。なお、アクセラレータ１４６は、ＢＥ＿ＳＷ１２６に接続されてもよい。

第３の実施形態は、ドライブ１３０へのアクセス制御をアクセラレータ１４６で実施する必要がないため、第１及び第２の実施形態と比較し、アクセラレータを非搭載の既存ストレージ装置にアクセラレータを後付けする場合、または図５の比較例で示したストレージ装置の圧縮伸張エンジン１２７を置き換える場合に有効である。これは、ドライブ１３０へのアクセス制御を従来通りＣＰＵ１２０で実施するため、アクセラレータ１４６に実装する機能を少なくできるうえ、アクセラレータ１４６はドライブ１３０への直接アクセスが必要ないため、アクセラレータ１４６の搭載場所の選択肢を多くとれるためである。

（１）第３の実施形態におけるデータ読み出し手続き
図１３を用いて、第３の実施形態におけるデータ読み出し手続きについて説明する。図１３は、第３の実施形態で圧縮単位を拡張した時のデータ読み出し手続きを示している。ＣＰＵ１２０は、ドライブ１３０から３個の６４ｋＢ圧縮データ（Ｃｏｍｐ＿Ａ（３０４Ａ）、Ｃｏｍｐ＿Ｂ（３０４Ｂ）、Ｃｏｍｐ＿Ｃ（３０４Ｃ））を、ＢＥ＿ＡＤＰ１４１、ＦＥ＿ＳＷ１２２、及びメモリコントローラ１２９を経由して、ＤＲＡＭ１２５に読み出す。次に、ＣＰＵ１２０は、メモリコントローラ１２９、ＦＥ＿ＳＷ１２２を経由して３個の６４ｋＢ圧縮データ３０４Ａ、３０４Ｂ、３０４Ｃを、ＤＲＡＭ１２５からアクセラレータ１４６に転送し、それらの伸張を指示する。このように、ドライブ１３０に格納されている圧縮データ３０４Ａ、３０４Ｂ、３０４Ｃは、ＤＲＭＡ１２５を介して、ＤＲＡＭ２２０に転送される。

次に、アクセラレータ１４６は、３個の６４ｋＢ圧縮データ３０４Ａ、３０４Ｂ、３０４Ｃを伸張し、ＤＲＡＭ２２０に３個の６４ｋＢ平文データＰｌａｉｎ＿Ａ（３０３Ａ）、Ｐｌａｉｎ＿Ｂ（３０３Ｂ）、Ｐｌａｉｎ＿Ｃ（３０３Ｃ）を保持する。アクセラレータ１４６は、３個の６４ｋＢ平文データ３０３Ａ、３０３Ｂ、３０３Ｃから、指定された３個の８ｋＢ平文データを抽出し、ＦＥ＿ＳＷ１２２及びメモリコントローラ１２９を経由してＤＲＡＭ１２５に転送する。ＣＰＵ１２０は、３個の８ｋＢ平文データからホスト１０２が要求しているリードデータＤａｔａ＿Ｘ（４０１）を構成して、ＦＥ＿ＳＷ１２２及びＦＥ＿Ｉ／Ｆ１２１を経由してホスト１０２に応答する。

（２）第３の実施形態を含むデータ読み出しにおける転送量の比較
図１４を用いて、第３の実施形態におけるデータ読み出しにおいて、ストレージ装置１００内を転送するデータの量を比較する。図１４の表１４００は、ストレージ装置１００がホスト１０２のリード要求に応じて図１３に示した３個の８ｋＢ平文データを応答する場合を例に、ストレージ装置１００内部の各コンポーネントを通過するデータの転送方向とデータ量（単位はｋＢ）の一例を示している。

列１４０１はコンポーネント名、列１４０２は転送方向（入力、出力、転送元、又は転送先）を示す。列１４０３は、図７に示す列７０４に相当し、比較例のデータ読み出しについて圧縮単位を６４ｋＢに拡張した場合の転送データ量を示す。列１４０４は、図７に示す列７０５に相当し、第１の実施形態におけるデータ読み出しについて、圧縮単位を６４ｋＢに拡張した場合の転送データ量を示す。列１４０５は、第３の実施形態におけるデータ読み出しについて、圧縮単位を６４ｋＢに拡張した場合の転送データ量を示す。表１４００において、一部のセルのデータ量は３つの値の和で表されており、各値は、圧縮単位のデータ（圧縮又は平文データ）のデータサイズを示す。なお、図１４で示したデータサイズの試算は、図７と同じ条件で実施しており、重複する内容の説明は省略する。

図１３及び１４を参照して、列１４０５が示す第３の実施形態におけるデータの流れを説明する。３個の６４ｋＢ圧縮データ３０４Ａ、３０４Ｂ、３０４Ｃが、ドライブ１３０から、ＢＥ＿ＡＤＰ１４１、ＦＥ＿ＳＷ１２２、及びメモリコントローラ１２９を経由して、ＤＲＡＭ１２５に格納される（行「１」、「Ａ」、「Ｂ」）。３個の６４ｋＢ圧縮データ３０４Ａ、３０４Ｂ、３０４Ｃが、メモリコントローラ１２９、ＦＥ＿ＳＷ１２２を経由して、ＤＲＡＭ１２５からアクセラレータ１４６に転送される（行「Ｃ」、「Ｄ」、「２」）。３個の６４ｋＢ圧縮データ３０４Ａ、３０４Ｂ、３０４Ｃが、ＤＲＡＭ２２０からアクセラレータ１２３内のＦＰＧＡ２１０に転送される（行「３」、「４」）。

次に、伸張された３個の６４ｋＢ平文データ３０３Ａ、３０３Ｂ、３０３Ｃが、ＦＰＧＡ２１０からアクセラレータ１２３内のＤＲＡＭ２２０に転送される（行「５」、「６」）。３個の６４ｋＢ平文データ３０３Ａ、３０３Ｂ、３０３Ｃから抽出された３個の８ｋＢ平文データが、ＤＲＡＭ２２０から、ＦＥ＿ＳＷ１２２及びメモリコントローラ１２９を経由してＤＲＡＭ１２５に転送される（行「７」、「８」、「１５」）。ＤＲＡＭ１２５からＣＰＵ１２０に転送された３個の８ｋＢ平文データからリードデータ４０１が構成され（行「１８」）、ＦＥ＿ＳＷ１２２及びＦＥ＿Ｉ／Ｆ１２１を経由して、ホスト１０２に転送される（行「１９」）。

表１４００の下から３行目は、アクセラレータ１４６内のＤＲＡＭ２２０に入出力するデータ量の合計を示す。また、下から２行目は、ＤＲＡＭ１２５に入出力するデータ量の合計を示す。列１４０４に示す第１の実施形態と、列１４０５に示す第３の実施形態を比較すると、ＤＲＡＭ２２０への入出力データ量は同等である。一方、ＤＲＡＭ１２５への入出力データ量は、第３の実施形態の方が１５２ｋＢ多い。ただし、列１４０３に示す比較例に対しては、第３の実施形態は、ＤＲＡＭ１２５への入出力データ量を半分以下（４１６ｋＢから２００ｋＢ）に削減できる。

表１４００の下から１行目は、ＣＰＵ１２０内のＦＥ＿ＳＷ１２２を経由したＤＲＡＭ１２５への入出力データ量の合計を示す。列１４０４に示す第１の実施形態と、列１４０５に示す第３の実施形態を比較すると、第３の実施形態の入出力データ量が、第１の実施形態の入出力データ量より１５２ｋＢ多い。ただし、列１４０３に示す比較例に対しては、第３の実施形態は、入出力データ量を約半分（３６８ｋＢから２００ｋＢ）に削減できる。

以上より、第３の実施形態は、第１及び第２の実施形態に対して効果は劣るものの、ＤＲＡＭ１２５とＣＰＵ１２０内のＦＥ＿ＳＷ１２２の帯域消費を低減できる。このため、これらの帯域がストレージ装置１００のリード性能のボトルネックとなっている場合、第３の実施形態をとることにより、ストレージ装置１００のリード性能を向上させることができる。

（３）第３の実施形態におけるデータ読み出し手続きのフローチャート
図１５を用いて、第３の実施形態におけるデータ読み出し手続きのフローチャートを示す。ＣＰＵ１２０、アクセラレータ１４６、ドライブ１３０が行う処理を３列に区分けしている。

最初に、ＣＰＵ１２０は、ドライブ１３０に圧縮データのリード命令を発行する（１５０１）。ドライブ１３０は、リード命令に応じて読み出した圧縮データを、ＣＰＵ１２０に接続したＤＲＡＭ１２５（図１５ではＣＴＬのＤＲＡＭ）に転送する（１５０２）。ＣＰＵ１２０は圧縮データをＤＲＡＭ１２５に保持する（１５０３）。

次に、ＣＰＵ１２０はアクセラレータ１４６に圧縮データを送り、平文データ部分を要求する（１５０４）。この要求は、６４ｋＢ平文データ３０３Ａ～３０３Ｃそれぞれにおいて、ホスト１０２へのリード応答に必要なデータ部分の開始アドレス（第２アドレス）及びサイズ、並びに転送先を含む。

アクセラレータ１４６は、上記要求に応じて、６４ｋＢ圧縮データ３０４Ａ、３０４Ｂ、３０４Ｃを伸張する（１５０５）。そして、ステップ１５０４の要求パラメタにしたがって、伸張結果である６４ｋＢ平文データ３０３Ａ、３０３Ｂ、３０３Ｃそれぞれから、データ部分を抽出する（１５０６）。アクセラレータ１４６は、抽出したデータ部分をＣＰＵ１２０に接続したＤＲＡＭ１２５（図１５ではＣＴＬのＤＲＡＭ）に転送する（１５０７）。

ＣＰＵ１２０は、それらのデータ部分を用いて、リードデータ４０１を形成する（１５０８）。最後に、ＣＰＵ１２０は、ホスト１０２へリードデータ４０１を応答する（１５０９）。上述のように、アクセラレータ１４６は、ＣＰＵ１２０から、圧縮データと、平文データから抽出するデータの開始アドレスと、を含む要求を受信する。アクセラレータ１４６は、圧縮データをＣＰＵ１２０のＤＲＡＭ１２５から読み出し、データを伸張し、指定された開始アドレスに従ってデータを平文データから抽出する。上記フローにより、ＣＰＵ１２０の処理を低減して、ストレージ装置の性能を高めることができる。

なお、本発明は、ストレージコントローラ１１０内のコンポーネントとして図１、１１、又は１２に示すコンポーネントを持つストレージ装置１００に限定されるものではない。例えば、ストレージコントローラ１１０やドライブボックス１１１内にデータを暗号化するアクセラレータを搭載したストレージ装置１００でもよい。

本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明したすべての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

また、上記の各構成・機能・処理部等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセサがそれぞれの機能を実現するプログラムを解釈し、実行することによりソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等の記録装置、または、ＩＣカード、ＳＤカード等の記録媒体に置くことができる。

また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしもすべての制御線や情報線を示しているとは限らない。実際には殆どすべての構成が相互に接続されていると考えてもよい。

１００…ストレージ装置、１１０…ストレージコントローラ、１２０…ＣＰＵ、１２２…ＦＥ＿ＳＷ、１２３…アクセラレータ、１２５、２２０…ＤＲＡＭ、１３０…ドライブ

Claims (7)

1. ストレージ装置であって、
   第１メモリと、
   前記第１メモリにデータを格納し、前記第１メモリからデータを読み出す、処理装置と、
   前記第１メモリと異なる第２メモリを含むアクセラレータと、を含み、
   前記処理装置は、
   １以上の記憶ドライブに圧縮データを送信することを指示し、
   前記アクセラレータに、指定データのアドレスを含む要求を送信し、
   前記アクセラレータは、
   前記処理装置から前記指定データのアドレスを含む要求を受信し、
   前記１以上の記憶ドライブによって送信された圧縮データを前記第２メモリに格納し、
   前記第２メモリに格納された前記圧縮データを伸張して平文データを生成して前記第２メモリに格納し、
   前記アドレスに応じて、前記第２メモリに格納された前記平文データから、その一部である前記指定データを抽出し、
   抽出された前記指定データを前記第１メモリに送信する、ストレージ装置。
2. 請求項１に記載のストレージ装置であって、
   前記アクセラレータは、前記１以上の記憶ドライブから前記第１メモリを介することなく転送された前記圧縮データを、前記第２メモリに格納する、ストレージ装置。
3. 請求項１に記載のストレージ装置であって、
   前記アクセラレータは、前記１以上の記憶ドライブから前記第１メモリを介して転送された前記圧縮データを、前記第２メモリに格納する、ストレージ装置。
4. 請求項１に記載のストレージ装置であって、
   前記１以上の記憶ドライブを含む複数の記憶ドライブと、前記複数の記憶ドライブと前記処理装置との間のデータ転送経路を束ねるスイッチを含むドライブボックスを含み、
   前記アクセラレータは、前記ドライブボックスにおいて前記スイッチに接続されている、ストレージ装置。
5. 請求項１に記載のストレージ装置であって、
   前記アクセラレータは、
   前記１以上の記憶ドライブに格納されている複数の圧縮データを、前記第２メモリに格納し、
   前記複数の圧縮データそれぞれから、平文データを生成し、
   前記平文データそれぞれから前記処理装置に指定されたデータを抽出し、
   前記処理装置は、抽出された前記指定されたデータをまとめてリードデータを形成して、ホストに応答する、ストレージ装置。
6. ストレージ装置により実行される方法であって、
   前記ストレージ装置は、
   第１メモリと、
   前記第１メモリにデータを格納し、前記第１メモリからデータを読み出す処理装置と、
   前記第１メモリと異なる第２メモリを含むアクセラレータと、を含み、
   前記方法は、
   前記処理装置が、
   １以上の記憶ドライブに圧縮データを送信することを指示し、
   前記アクセラレータに、指定データのアドレスを含む要求を送信し、
   前記アクセラレータが、
   前記処理装置から前記指定データのアドレスを含む要求を受信し、
   前記１以上の記憶ドライブによって送信された圧縮データを前記第２メモリに格納し、
   前記第２メモリに格納された前記圧縮データを伸張して平文データを生成して前記第２メモリに格納し、
   前記アドレスに応じて、前記第２メモリに格納された前記平文データから、その一部である前記指定データを抽出し、
   抽出された前記指定データを前記第１メモリに送信する、方法。
7. 請求項６に記載の方法であって、
   前記アクセラレータが、
   前記１以上の記憶ドライブに格納されている複数の圧縮データを、前記第２メモリに格納し、
   前記複数の圧縮データそれぞれから、平文データを生成し、
   前記平文データそれぞれから前記処理装置に指定されたデータを抽出し、
   前記処理装置が、抽出された前記指定されたデータをまとめてリードデータを形成して、ホストに応答する、方法。

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