JP6997235B2 - データ転送システム - Google Patents

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Description

本発明は、概して、Ｉ／Ｏ（Input/Output）デバイスから出力されたデータを転送する技術に関する。
Ｉ／Ｏデバイスから出力されたデータのサイズが、当該データの転送先メモリの単位領域のサイズと異なる場合、リードモディファイライト（以下、ＲＭＷ）が行われる。ＲＭＷは、ライト先の単位領域からデータを読み出すことと、当該データの一部をライト対象のデータにモディファイすることと、当該モディファイ後のデータをライト先の単位領域にライトすることとを含む。
ＲＭＷの発生回数が多いと、データ転送性能が悪化する。
ＲＭＷの発生回数を減らすためのデータ転送技術として、例えば、特許文献１に開示の技術が知られている。特許文献１によれば、転送するデータのサイズがメモリへのライトデータ幅の整数倍と異なる場合に、ＤＭＡコントローラが、ダミーデータを追加して転送することで、転送するデータ全体のサイズをデータ幅単位とする。
特開2005-182538号公報
特許文献１の技術によれば、第１のライト対象データに第１のダミーデータが追加された第１のデータ全体がメモリにＤＭＡ転送されて、次の第２のライト対象データに第２のダミーデータが追加された第２のデータ全体がメモリにＤＭＡ転送された場合、第１のライト対象データの転送先アドレスと第２のライト対象データの転送先アドレスとの関係によっては、第１のライト対象データの一部が第２のダミーデータによって破壊（上書き）されてしまうおそれがある。
この問題を回避するためには、特許文献１の技術によれば、転送モードを、ダミーデータの追加転送を行う第１の転送モードから、ダミーデータの追加転送を行わない第２の転送モードに切り替えておく方法が考えられる。しかし、転送モードの切替えは、モードレジスタを前提にしたスタティックな切替えである。このため、特許文献１に開示の技術は、実用性が低い。
また、複数のＩ／Ｏデバイスのベンダがマルチベンダであることで、品質リスクの軽減が期待される。具体的には、例えば、或るベンダのＩ／Ｏデバイスの不良率が高い場合、当該或るベンダのＩ／Ｏデバイスへの依存度を下げて、別のベンダのＩ／Ｏデバイスへの依存度を上げることで、品質を維持することが期待される。このような理由から、システムにおいてマルチベンダの複数のＩ／Ｏデバイスが採用され得る。Ｉ／Ｏデバイスのベンダが異なっていれば、Ｉ／Ｏデバイスのデータ転送特性が異なり得る。特許文献１の技術によれば、Ｉ／Ｏデバイス毎にＤＭＡコントローラが必要である。このため、各ＤＭＡコントローラは、いずれのベンダのＩ／Ｏデバイスに対応するかが考慮された専用機でなければならない。また、Ｉ／Ｏデバイスが増えればＤＭＡコントローラが増えるため、部品点数が増大する。これらの理由からも、特許文献１に開示の技術は実用性が低い。
データ転送システムが、一つ又は複数のＩ／Ｏデバイスと、第１メモリアドレスのアドレス空間を提供する第１のメモリと、キャッシュライン（第１のメモリの単位領域）の単位で第１のメモリにデータをライトするプロセッサと、第２メモリアドレスのアドレス空間を提供する第２のメモリと、データをＤＭＡ（Direct Memory Access）転送するＤＭＡコントローラとを備える。プロセッサが、キャッシュラインの一部がライト先であるキャッシュラインサイズ未満のデータについては、ＲＭＷ（当該キャッシュラインの全域からキャッシュラインサイズのデータをリードすることと、当該キャッシュラインサイズのデータの一部を当該キャッシュラインサイズ未満のデータにモディファイすることと、当該モディファイ後のキャッシュラインサイズのデータを当該キャッシュラインにライトすることとを含んだ処理）を行うようになっている。プロセッサが、一つ又は複数のＩ／Ｏデバイスのうちデータの出力元であるソースＩ／Ｏデバイスに対し、ソースＩ／Ｏデバイスから出力対象のデータを第２のメモリに転送することを指定した第１の転送指示を送信する。ＤＭＡコントローラが、第１の転送指示に応答してソースＩ／Ｏデバイスから第２のメモリに転送された出力対象のデータを、第２のメモリから第１のメモリに当該出力対象のデータを転送することを指定した第２の転送指示に応答して、ＲＭＷの発生回数が最小となる一つ又は複数の転送単位サイズで、第２のメモリから第１のメモリに転送する。
本発明によれば、ダミーデータを追加すること無しに、かつ、マルチベンダの複数のＩ／Ｏデバイスが備えられてもＩ／Ｏデバイス毎にＤＭＡコントローラを備えること無しに、システム全体においてＲＭＷの発生回数を低減することができる。
比較例に係るシステム全体の構成を示す。 比較例に係るデータ転送（ＣＰＵから主記憶メモリへのデータ転送）の一例を示す。 第１の実施形態に係るシステム全体の構成を示す。 第１の実施形態に係るデータ転送（ＣＰＵから主記憶メモリへのデータ転送）の一例を示す。 メモリ空間マップの構成例を示す。 第１の実施形態に係るデータ転送全体の流れを示す。 データ転送全体でのプロトコル及びパラメータの詳細を示す。 第２の実施形態に係るシステム全体の構成を示す。 第３の実施形態に係るデータ転送全体の流れを示す。
以下の説明では、「通信インターフェース装置」は、一つ以上の通信インターフェースデバイスでよい。一つ以上の通信インターフェースデバイスは、一つ以上の同種の通信インターフェースデバイス（例えば一つ以上のＮＩＣ（Network Interface Card））であってもよいし二つ以上の異種の通信インターフェースデバイス（例えばＮＩＣとＨＢＡ（Host Bus Adapter））であってもよい。
また、以下の説明では、「メモリ」は、一つ以上のメモリデバイスでよい。
また、以下の説明では、「記憶デバイス」は、典型的には、不揮発性の記憶デバイス（例えば補助記憶デバイス）でよく、具体的には、例えば、ＨＤＤ（Hard Disk Drive）又はＳＳＤ（Solid State Drive）でよい。
また、以下の説明では、「プロセッサ」は、一つ以上のプロセッサデバイスでよい。少なくとも一つのプロセッサデバイスは、典型的には、ＣＰＵ（Central Processing Unit）のようなマイクロプロセッサデバイスでよいが、ＧＰＵ（Graphics Processing Unit）のような他種のプロセッサデバイスでもよい。少なくとも一つのプロセッサデバイスは、シングルコアでもよいしマルチコアでもよい。少なくとも一つのプロセッサデバイスは、プロセッサコアでもよい。少なくとも一つのプロセッサデバイスは、処理の一部又は全部を行うハードウェア記述言語によりゲートアレイの集合体である回路（例えばＦＰＧＡ（Field-Programmable Gate Array）、ＣＰＬＤ（Complex Programmable Logic Device）又はＡＳＩＣ（Application Specific Integrated Circuit））といった広義のプロセッサデバイスでもよい。
また、以下の説明では、同種の要素を区別しないで説明する場合には、参照符号のうちの共通符号を使用し、同種の要素を区別する場合は、参照符号を使用することがある。
また、以下の説明では、Ｉ／Ｏデバイスとして、記憶デバイスを例に取り、データ転送システムとして、ストレージシステムを例に取る。
図１は、比較例に係るシステム全体の構成を示す。図２は、比較例に係るデータ転送（ＣＰＵから主記憶メモリへのデータ転送）の一例を示す。
ストレージシステム１１０が、複数のＳＳＤ１１１と、複数のＳＳＤ１１１に対するデータのＩ／Ｏを制御するストレージコントローラ１１２とを有する。ストレージコントローラ１１２は、ホストシステム１０１からのリード要求に応答して、リード要求に従うデータを一つ以上のＳＳＤ１１１からリードし、リードされたデータをホストシステム１０１に返す。
複数のＳＳＤ１１１は、例えば、ベンダの異なる（つまりマルチベンダの）複数のＳＳＤ１１１Ａ～１１１Ｃを含む。ＳＳＤ１１１Ａ～１１１Ｃのデータ転送特性が異なっている。以下、便宜上、ＳＳＤ１１１Ａのベンダを「ベンダＡ」と言い、ＳＳＤ１１１Ｂのベンダを「ベンダＢ」と言い、ＳＳＤ１１１Ｃのベンダを「ベンダＣ」と言う。
ストレージコントローラ１１２は、ホストシステム１０１が接続されるＨＢＡ１２１と、複数のＳＳＤ１１１が接続されるＰＣＩｅ－ＳＷ１２２と、主記憶メモリ１２３と、ＨＢＡ１２１、ＰＣＩｅ－ＳＷ１２２及び主記憶メモリ１２３に接続されるＣＰＵ１２４とを有する。ストレージコントローラ１１２において、ＨＢＡ１２１、ＰＣＩｅ－ＳＷ１２２、主記憶メモリ１２３及びＣＰＵ１２４は、ＰＣＩｅバス（図示せず）に接続されている。ストレージコントローラ１１２において、データは、ＰＣＩｅバスを経由して転送される。
ＣＰＵ１２４は、リード元のＳＳＤ１１１からリード対象のデータを主記憶メモリ１２３にリード（転送）することを指定した転送指示（リード指示）を、リード元のＳＳＤ１１１に送信する。当該転送指示は、転送元のアドレス範囲（例えば、先頭アドレスとデータサイズ）と転送先のアドレスといったパラメータを持つ。当該転送指示に応答して、リード元のＳＳＤ１１１が、当該転送元のアドレス範囲にあるデータを転送先アドレスが属する主記憶メモリ１２３に転送する。ＳＳＤ１１１から出力されたデータは、ＰＣＩｅ－ＳＷ１２２を経由して主記憶メモリ１２３に転送される。主記憶メモリ１２３として採用されるメモリは、典型的には、ＤＲＡＭ（Dynamic Random Access Memory）のような揮発性メモリであるが、揮発性メモリに代えて又は加えて不揮発性メモリが採用されてもよい。
主記憶メモリ１２３の単位領域であるキャッシュラインがＣＰＵ１２４により管理される。主記憶メモリ１２３には、キャッシュライン単位でデータがライトされる。キャッシュラインは、複数のサブブロック（サブ単位領域の一例）で構成されている。図２が示す例によれば、一つの行が、キャッシュラインに相当する。キャッシュラインは、八つのサブブロックから構成されている。一つのサブブロックのサイズを８ｂｙｔｅとすると、一つのキャッシュラインは、６４ｂｙｔｅである。
キャッシュラインにライトされるデータの先頭と末尾が当該キャッシュラインの開始と終了のアドレスに一致している場合、ＲＭＷ無しに当該データが当該キャッシュラインにライトされる。一方、キャッシュラインにライトされるデータの先頭が当該キャッシュラインの開始アドレスに一致しない、または、当該データの末尾が当該キャッシュラインの終了アドレスに一致しない場合（つまり、キャッシュラインの一部がライト先の場合）、キャッシュラインサイズ未満である当該データについて、ＲＭＷが発生する。すなわち、ＣＰＵ１２４が、当該キャッシュラインの全域からキャッシュラインサイズのデータをリードし、当該キャッシュラインサイズのデータの一部を当該キャッシュラインサイズ未満のデータにモディファイし、当該モディファイ後のキャッシュラインサイズのデータを当該キャッシュラインにライトする。
図示しないが、ベンダＣのＳＳＤ１１１Ｃのデータ転送特性において、データの転送単位サイズが、キャッシュラインの整数倍であるとする。例えば、ＳＳＤ１１１Ｃの連続したアドレス範囲から１５６０ｂｙｔｅのデータが転送されたとする。当該データの転送先のアドレスが、キャッシュラインの開始アドレスであり、且つ、１５６０ｂｙｔｅのデータが、キャッシュラインサイズの整数倍の単位で転送されたとする。この場合、末尾の２４ｂｙｔｅのデータを除く１５３６ｂｙｔｅは、キャッシュラインサイズ６４ｂｙｔｅの整数倍（正確には２４倍）であるため、ＲＭＷは、末尾の２４ｂｙｔｅのデータについてのみ生じると考えられる。
しかし、全てのベンダのＳＳＤ１１１のデータ転送特性において、データの転送単位サイズが、キャッシュラインの整数倍であるとは限らない。例えば、図１に示す通り、ベンダＡのＳＳＤ１１１Ａの連続したアドレス範囲から１５６０ｂｙｔｅのデータが転送され、転送単位サイズが、５２０ｂｙｔｅであるとする。すなわち、一回目のデータ転送で５２０ｂｙｔｅのデータ１０Ａが転送され、二回目のデータ転送で次の５２０ｂｙｔｅのデータ１０Ｂが転送され、三回目のデータ転送で最後の５２０ｂｙｔｅのデータ１０Ｃが転送される。この場合、図２が示すように、データ１０Ａ～１０Ｃの各々の転送においてＲＭＷが発生し、結果として、合計五回のＲＭＷが発生する。具体的には、一回目のＲＭＷは、データ１０Ａの転送において、末尾の８ｂｙｔｅのデータについて発生し、二回目のＲＭＷは、データ１０Ｂの転送において、先頭の５６ｂｙｔｅのデータについて発生し、結果として、これらの８ｂｙｔｅのデータと５６ｂｙｔｅのデータのライト先のキャッシュラインについて計二回のＲＭＷが発生する。同様に、三回目のＲＭＷは、データ１０Ｂの転送において、末尾の１６ｂｙｔｅのデータについて発生し、四回目のＲＭＷは、データ１０Ｃの転送において、先頭の４８ｂｙｔｅのデータについて発生し、結果として、これらの１６ｂｙｔｅのデータと４８ｂｙｔｅのデータのライト先のキャッシュラインについて計二回のＲＭＷが発生する。最後に、五回目のＲＭＷは、データ１０Ｃの転送において、末尾の２４ｂｙｔｅのデータについて発生する。
以上の通り、比較例によれば、ＳＳＤ１１１のデータ転送特性によって、キャッシュラインずれ（データの先頭がキャッシュラインの開始アドレスに一致しない、または、データの末尾がキャッシュラインの終了アドレスに一致しない）が多く発生し、結果として、多くのＲＭＷが発生し得る。
また、複数のＳＳＤ１１１がマルチベンダのＳＳＤ１１１Ａ～１１１Ｃを含む場合、ＳＳＤ１１Ａ～１１１Ｃのデータ転送特性によって、キャッシュラインずれの発生頻度、言い換えれば、ＲＭＷの発生頻度が異なる。結果として、複数のＳＳＤ１１１においてキャッシュラインずれの発生頻度が高いデータ転送特性を持つＳＳＤ１１１が比較的多かったり、そのようなＳＳＤ１１１がリード元となる頻度が高かったりすると、ストレージシステム１１０のスループットが低下することになる。
そこで、本発明の第１の実施形態では、ストレージシステムに、データ転送特性の違いを吸収し転送単位サイズを最適化するアクセラレータが搭載される。以下、第１の実施形態を説明する。なお、以下の説明では、図１及び図２に記載の要素と同一の要素には同一の参照符号を付し、説明を省略又は簡略する。
［第１の実施形態］
図３は、第１の実施形態に係るシステム全体の構成を示す。図４は、第１の実施形態に係るデータ転送（ＣＰＵから主記憶メモリへのデータ転送）の一例を示す。
ＰＣＩｅ－ＳＷ１２２に、アクセラレータ２６０が接続される。アクセラレータ２６０は、アクセラレータメモリ２６１と、ＤＭＡコントローラ（以下、ＤＭＡＣ）２６２とを備える。アクセラレータメモリ２６１として採用されるメモリは、典型的には、揮発性メモリであるが、揮発性メモリに代えて又は加えて、不揮発性メモリが採用されてもよい。また、アクセラレータメモリ２６１は、第２のメモリの一例であるが、第２のメモリは、アクセラレータ２６０の外に存在してもよい（例えば、ＤＭＡＣ２６２がアクセラレータ２６０それ自体であってもよい）。第２のメモリは、例えば、アクセラレータ２６０の外付けのＤＤＲ（Double Data Rate）メモリでもよいし、ＡＳＩＣ又はＦＰＧＡ内のＳＲＡＭ（Static Random Access Memory）又はＨＢＭ（High Bandwidth Memory）でもよい。
第１の実施形態では、ＳＳＤ１１１Ａからアクセラレータメモリ２６１を経由して主記憶メモリ１２３へデータが転送される。ＳＳＤ１１１Ａからアクセラレータメモリ２６１へのデータ転送は、ＳＳＤ１１１Ａのデータ転送特性に従う転送単位サイズで、ＳＳＤ１１１Ａにより行われ、アクセラレータメモリ２６１から主記憶メモリ１２３へのデータ転送は、ＲＭＷの発生回数が最小となるデータ転送特性に従う転送単位サイズで、ＤＭＡＣ２６２により行われる。
具体的には、例えば、ＳＳＤ１１１Ａの連続したアドレス範囲から１５６０ｂｙｔｅのデータが転送される場合、ＳＳＤ１１１Ａからアクセラレータメモリ２６１には、当該１５６０ｂｙｔｅのデータとして、５２０ｂｙｔｅ（ＳＳＤ１１１Ａのデータ転送特性に従う転送単位サイズ）のデータ１０Ａ～１０Ｃが転送される。その後、アクセラレータメモリ２６１から主記憶メモリ１２３（第１のメモリの一例）へ、当該１５６０ｂｙｔｅのデータとして、５１２ｂｙｔｅのデータ１１Ａ～１１Ｃと、２４ｂｙｔｅのデータ１１Ｄとが転送される。結果として、図４が示すように、データ１１Ａ～１１ＣについてはそれぞれＲＭＷが発生することなく主記憶メモリ１２３にライトされ、末尾の２４ｂｙｔｅのデータについてのみＲＷＭが発生する。
このように、第１の実施形態では、アクセラレータ２６０が介在する２段階転送が採用される。すなわち、アクセラレータ２６０は、転送元のＳＳＤ１１１のデータ転送特性に従う転送単位サイズで転送された出力対象のデータをアクセラレータメモリ２６１で一旦保持し、その後に、ＲＭＷの発生回数を最小にする最適な転送単位サイズで、ＤＭＡＣ２６２により、アクセラレータメモリ２６１から当該出力対象のデータを主記憶メモリ１２３に転送する。別の言い方をすれば、アクセラレータ２６０は、ＳＳＤ１１１のデータ転送特性の違いをアクセラレータメモリ２６１で吸収し、ＲＭＷの発生回数を最小にする最適なデータ転送特性でアクセラレータメモリ２６１からデータを主記憶メモリ１２３に転送する。
第１の実施形態によれば、ダミーデータを追加すること無しに、かつ、マルチベンダの複数のＳＳＤ１１１Ａ～１１１Ｃが備えられてもＳＳＤ１１１毎にＤＭＡＣ２６２を備えること無しに、ＳＳＤ１１１間のデータ転送特性のバラつきを吸収し、ストレージシステム１１０全体においてＲＭＷの発生回数を低減する（別の言い方をすれば、キャッシュラインずれによる性能低下ポンテンシャルを低減する）ことができる。
また、第１の実施形態によれば、アクセラレータ２６０がＳＳＤ１１１間のデータ転送特性のバラつきを吸収するので、ＳＳＤ１１１のデータ転送特性を考慮する必要が無くなる。ＳＳＤ１１１のマルチベンダ化が容易であり、且つ、選択肢としてのベンダを増やすことができる。また、アクセラレータメモリ２６１及びＤＭＡＣ２６２は、複数のＳＳＤ１１１に共通とされてよい。これにより、マルチベンダの複数のＳＳＤ１１１Ａ～１１１Ｃが備えられても、ＳＳＤ１１１毎にＤＭＡＣ２６２を備える必要が無い。
なお、アクセラレータメモリ２６１から主記憶メモリ１２３へのデータ転送は、ＤＭＡ転送であるが、主記憶メモリ１２３のライト先のアドレスであるアクセスアドレスとデータの転送単位サイズからＣＰＵ２２４がＲＭＷの要否を判定できる。ＲＭＷが必要とＣＰＵ２２４が判定した場合に、ＲＭＷがＣＰＵ２２４により行われる。
また、第１の実施形態に係るデータ転送は、同一のＰＣＩｅバスに接続されている全デバイスに共用されるメモリ空間マップに、アクセラレータメモリ２６１がマッピングされることで実現することができる。図５が示す例によれば、メモリ空間マップ５００は、主記憶メモリ１２３が提供するアドレス空間（第１メモリアドレスのアドレス空間の一例）がマッピングされた範囲である主記憶メモリ範囲５１１の他に、アクセラレータメモリ２６１が提供するアドレス空間（第２メモリアドレスのアドレス空間の一例）がマッピングされた範囲であるアクセラレータメモリ範囲５１２を有する。ＰＣＩｅバスに接続されているＣＰＵ２２４が、メモリ空間マップ５００を参照し、アクセラレータメモリ２６１のアドレスを、転送先アドレスや転送元アドレスとして転送指示において指定することができる。このように複数のデバイス間でメモリ空間を共有することができれば、デバイス間のデータ転送で使用されるプロトコルは、ＰＣＩｅプロトコルに代えて、別のプロトコルであってもよい。すなわち、ＣＰＵ２２４が主記憶メモリ１２３のアドレスとアクセラレータメモリ２６１のアドレスの両方を認識（管理）可能なプロトコルを採用することができる。ＰＣＩｅ－ＳＷ１２２（デバイスインターフェース装置の一例）と、ＳＳＤ１１１（Ｉ／Ｏデバイスの一例）との間のプロトコルは、ＣＰＵ２２４が主記憶メモリ１２３のアドレスとアクセラレータメモリ２６１のアドレスの両方を認識可能なプロトコルでなくてもよい。例えば、ＳＳＤ１１１は、ＮＶＭｅプロトコルに従い通信するＩ／Ｏデバイスの一例であるが、ＮＶＭｅプロトコル以外のプロトコル、例えば、ＳＡＳ（Serial Attached SCSI）プロトコルに従い通信するデバイスでもよい。ＰＣＩｅ－ＳＷ１２２に代えて、他種のデバイスインターフェース装置、例えば、ＳＡＳコントローラが採用されてもよい。
図６は、第１の実施形態に係るデータ転送全体（ＳＳＤ１１１から主記憶メモリ１２３へのデータ転送）の流れを示す。図７は、当該データ転送全体でのプロトコル及びパラメータの詳細を示す。なお、図６及び図７を参照した説明では、一つのＳＳＤ１１１を例に取る（以下、図６及び図７を参照した説明において、「ソースＳＳＤ１１１」と言う）。
ＣＰＵ２２４が、第１の転送指示をソースＳＳＤ１１１に送信する（Ｓ６０１）。第１の転送指示は、ソースＳＳＤ１１１から出力対象のデータをアクセラレータメモリ２６１に転送することを指定した転送指示である。第１の転送指示は、例えばＮＶＭｅプロトコルに従い送信される。また、第１の転送指示には、ソースアドレス、デスティネーションアドレス及び転送サイズが転送パラメータとして指定される。ソースアドレスは、ソースＳＳＤ１１１のアドレスＰである。デスティネーションアドレスは、アクセラレータメモリ２６１のアドレスＱである。転送サイズは、出力対象（転送対象）のデータのサイズＲである。
ソースＳＳＤ１１１は、第１の転送指示を受信する。ソースＳＳＤ１１１は、第１の転送指示に応答して、ソースＳＳＤ１１１のデータ転送特性に従う転送単位サイズで、出力対象のデータを、アドレスＰ（ソースＳＳＤ１１１のアドレス（第１の転送指示で指定されたソースアドレス））からアドレスＱ（アクセラレータメモリ２６１のアドレス（第１の転送指示で指定されたデスティネーションアドレス））へ転送する（Ｓ６０２）。Ｓ６０２のデータ転送は、ＰＣＩｅプロトコルに従い行われる。
ソースＳＳＤ１１１は、出力対象のデータを全て転送し終えた場合、第１の転送指示に対する応答として、完了をＣＰＵ２２４に返す（Ｓ６０３）。
ＣＰＵ２２４は、第１の転送指示に対する応答として完了をソースＳＳＤ１１１から受信することで、ソースＳＳＤ１１１が出力対象のデータをアクセラレータメモリ２６１に転送し終えたことを認識できる。ＣＰＵ２２４は、完了を受信した場合、第２の転送指示をＤＭＡＣ２６２に送信する（Ｓ６０４）。第２の転送指示は、当該出力対象のデータをアクセラレータメモリ２６１から主記憶メモリ１２３に転送することを指定した転送指示である。第２の転送指示は、例えばローカルの（任意の）プロトコルに従い送信されてよい。また、第２の転送指示にも、ソースアドレス、デスティネーションアドレス及び転送サイズが転送パラメータとして指定される。ソースアドレスは、アドレスＱ（アクセラレータメモリ２６１のアドレス（ソースＳＳＤ１１１からのデータの転送先とされたアドレス））である。デスティネーションアドレスは、主記憶メモリ１２３のアドレスＭである。転送サイズは、出力対象のデータのサイズＲである。
ＤＭＡＣ２６２は、第２の転送指示を受信する。ＤＭＡＣ２６２は、第２の転送指示に応答して、アドレスＱ（アクセラレータメモリ２６１のアドレス（第２の転送指示で指定されたソースアドレス））からサイズＲのデータをリードする（Ｓ６０５）。ＤＭＡＣ２６２は、当該データの一つ又は複数の転送単位サイズ（ＲＭＷの発生回数を最小にする一つ又は複数の転送単位サイズ）を決定する（Ｓ６０６）。ＤＭＡＣ２６２は、当該データを、決定した一つ又は複数の転送単位サイズで、アドレスＭ（主記憶メモリ１２３のアドレス（第２の転送指示で指定されたデスティネーションアドレス））に転送する（Ｓ６０７）。
ＤＭＡＣ２６２は、当該データの全ての転送が完了した場合、第２の転送指示に対する応答として、完了をＣＰＵ２２４に返す（Ｓ６０８）。ＣＰＵ２２４は、第２の転送指示に対する応答として完了をＤＭＡＣ２６２から受信することで、ＤＭＡＣ２６２が出力対象のデータを主記憶メモリ１２３に転送し終えたことを認識できる。
以上のデータ転送全体の流れによれば、ＣＰＵ２２４が、Ｓ６０１で送信した第１の転送指示に応答したデータ転送を完了したことの通知をソースＳＳＤ１１１から受信した場合、ＤＭＡＣ２１２に、第２の転送指示を送信する。このようにして、１段階目のデータ転送（ソースＳＳＤ１１１からアクセラレータメモリ２６１へのデータ転送）が完了した場合に、次の２段階目のデータ転送（アクセラレータメモリ２６１から主記憶メモリ１２３へのデータ転送）を開始することができる。
また、以上のデータ転送全体の流れによれば、第１の転送指示は、出力対象のデータのソースアドレスとしてソースＳＳＤ１１１が属するアドレスＰを指定しデスティネーションアドレスとしてアクセラレータメモリ２６１のアドレスＱを指定した転送指示である。第２の転送指示は、ソースアドレスとしてアドレスＱを指定しデスティネーションアドレスとして主記憶メモリ１２３のアドレスＭを指定した転送指示である。このようにして、２段階のデータ転送を実現することができる。
なお、Ｓ６０６で決定された一つ又は複数の転送単位サイズ（ＲＭＷの発生回数が最小となる一つ又は複数の転送単位サイズ）は、部分先頭サイズと、部分末尾サイズと、一つ以上の最適サイズとのうちの少なくとも一つで構成される。各々の転送単位サイズの詳細は、下記の通りである。
・「部分先頭サイズ」は、出力対象のデータの先頭アドレス（主記憶メモリ１２３における転送先（ライト先）の先頭アドレス（例えば、アドレスＭ））がキャッシュラインの開始アドレスと一致しない場合に採用される転送単位サイズであり、部分先頭データのサイズである。「部分先頭データ」は、出力対象のデータの先頭アドレスから当該キャッシュラインの終了アドレス分のデータである。部分先頭データのサイズは、キャッシュラインサイズ未満である。
・「部分末尾サイズ」は、出力対象のデータの末尾アドレス（主記憶メモリ１２３における転送先（ライト先）の末尾アドレス）がキャッシュラインの終了アドレスと一致しない場合に採用される転送単位サイズであり、部分末尾データのサイズである。「部分末尾データ」は、出力対象のデータの末尾アドレスから当該キャッシュラインの開始アドレス分のデータである。部分末尾データのサイズは、キャッシュラインサイズ未満である。
・「一つ以上の最適サイズ」の各々は、出力対象のデータのうち部分先頭データ及び部分末尾データを除く少なくとも一部のデータのサイズであり、キャッシュラインサイズのＮ倍（Ｎは自然数）のサイズである。
このように、出力対象のデータのうち、主要データ（部分先頭データ及び部分末尾データのいずれかに該当するデータ以外のデータ）は、最適サイズを転送単位サイズとして転送される。このため、ＲＭＷは、部分先頭データ及び部分末尾データのいずれかに該当するデータについて発生し、当該データ以外のデータである主要データについて発生しない。結果として、ＲＭＷの発生回数が最小に抑えられる。
なお、例えば、Ｎの値としては、最適サイズが少なくなる（例えば、最適サイズが一つとなる）、言い換えれば、転送回数が少なるような値が採用されてもよい。
［第２の実施形態］
第２の実施形態を説明する。その際、第１の実施形態との相違点を主に説明し、第１の実施形態との共通点については説明を省略又は簡略する。
図８は、第２の実施形態に係るシステム全体の構成を示す。
アクセラレータ２６０が、ＰＣＩｅ－ＳＷ１２２に代えて、ＣＰＵ２２４に接続される。この場合、例えばＳＳＤ１１１Ａから出力されたデータは、ＰＣＩｅ－ＳＷ１２２及びＣＰＵ１２４を経由してアクセラレータ２６０に転送される。このように、第２の実施形態に係る構成によれば、第１の実施形態に係る構成と異なり、１段階目のデータ転送において転送されるデータが、ＰＣＩｅ－ＳＷ１２２に加えてＣＰＵ２２４を経由することになる。一方、第１の実施形態に係る構成によれば、１段階目のデータ転送において転送されるデータは、ＰＣＩｅ－ＳＷ１２２を経由するがＣＰＵ２２４を経由しない。このため、第１の実施形態に係る構成の方が、ＣＰＵ２２４内のデータ流量が少ない点で好ましい。なお、アクセラレータ２６０は、ストレージシステム２１０においてＰＣＩｅでの通信が可能なデバイスのうちのいずれのデバイス（例えば、ＨＢＡ１２１）に接続されてもよいし、ＰＣＩｅでの通信が可能なデバイスのうちのいずれのデバイス（例えば、図示のようにＰＣＩｅ－ＳＷ１２２）に含まれていてもよい。
また、２段階転送とするか１段階転送とするかが、転送元のＳＳＤ１１１のデータ転送特性がＤＭＡＣ２６２のデータ転送特性と同じか否かに応じて、予め決められていてもよい。具体的には、例えば、下記の通りでよい。これにより、性能低下をより低減することが期待される。
・ＤＭＡＣ２６２のデータ転送特性と異なるデータ転送特性を持つＳＳＤ１１１Ａについては、２段階転送が採用される。すなわち、ソースＳＳＤ１１１がＳＳＤ１１１Ａであれば、ＣＰＵ２２４は、ＳＳＤ１１１Ａに対する第１の転送指示において、デスティネーションアドレスとしてアクセラレータメモリ２６１のアドレスを指定する。
・ＤＭＡＣ２６２のデータ転送特性と同じデータ転送特性を持つＳＳＤ１１１Ｃについては、１段階転送が採用される。すなわち、ソースＳＳＤ１１１がＳＳＤ１１１Ｃであれば、ＣＰＵ２２４は、ＳＳＤ１１１Ｃに対する第１の転送指示において、デスティネーションアドレスとして主記憶メモリ１２３のアドレスを指定する。
［第３の実施形態］
第３の実施形態を説明する。その際、第１及び第２の実施形態との相違点を主に説明し、第１及び第２の実施形態との共通点については説明を省略又は簡略する。
図９は、第３の実施形態に係るデータ転送全体の流れを示す。
第３の実施形態によれば、ＣＰＵ２２４に代えてＣＰＵ９２４が採用され、ＳＳＤ１１１に代えてＳＳＤ９１１が採用される。第２の転送指示は、ＳＳＤ９１１により送信される。
具体的には、例えば、ＣＰＵ９２４が、ソースＳＳＤ９１１に第１の転送指示を送信する（Ｓ７０１）。当該第１の転送指示は、ソースＳＳＤ９１１からアクセラレータメモリ２６１に出力対象のデータを転送することに加えて、アクセラレータメモリ２６１から主記憶メモリ１２３に出力対象のデータを転送することの指示、つまり、２段階のデータ転送の指示でよい。例えば、当該第１の転送指示は、ソースアドレス及びデスティネーションアドレスとして、第１のアドレスセット（１段階目のデータ転送用のソースアドレス及びデスティネーションアドレス）と、第２のアドレスセット（２段階目のデータ転送用のソースアドレス及びデスティネーションアドレス）とを含んでよい。
ソースＳＳＤ９１１が、当該第１の転送指示に応答して、第１のアドレスセットに従い、ソースＳＳＤ９１１からアクセラレータメモリ２６１に出力対象のデータを転送する（Ｓ７０２）。
ソースＳＳＤ９１１が、Ｓ７０２のデータ転送を完了した場合、第２の転送指示をＤＭＡＣ２６２に送信する（Ｓ７０３）。当該第２の転送指示は、上述の第２のアドレスセットを含む。当該第２の転送指示をＤＭＡＣ２６２が受信した場合、Ｓ６０５～Ｓ６０７と同じ処理が行われる（Ｓ７０４～Ｓ７０６）。
ＤＭＡＣ２６２は、Ｓ７０６を完了した場合、第２の転送指示に対する応答として、完了をソースＳＳＤ９１１に返す（Ｓ７０７）。本実施形態では、第２の転送指示の送信元がソースＳＳＤ９１１のため、完了応答は、ソースＳＳＤ９１１に返る。
ソースＳＳＤ９１１は、第２の転送指示に対する応答として完了をＤＭＡＣ２６２から受信した場合に、第１の転送指示に対する応答として、完了をＣＰＵ９２４に返す（Ｓ７０８）。
第３の実施形態によれば、２段階のデータ転送においてＣＰＵ９２４が関わる処理は、第１の実施形態より少ないため、ＣＰＵ９２４の負荷軽減が期待できる。
以上、幾つかの実施形態を説明したが、これらは本発明の説明のための例示であって、本発明の範囲をこれらの実施形態にのみ限定する趣旨ではない。本発明は、他の種々の形態でも実行することが可能である。
２１０：ストレージシステム ２６０：アクセラレータ ２６１：アクセラレータメモリ ２６２：ＤＭＡコントローラ

Claims (10)

  1. 一つ又は複数のＩ／Ｏ（Input/Output）デバイスと、
    第１メモリアドレスのアドレス空間を提供する第１のメモリと、
    前記第１のメモリの単位領域であるキャッシュラインの単位で前記第１のメモリにデータをライトするプロセッサと、
    第２メモリアドレスのアドレス空間を提供する第２のメモリと、
    データをＤＭＡ（Direct Memory Access）転送するＤＭＡコントローラと
    を備え、
    前記プロセッサが、キャッシュラインの一部がライト先であるキャッシュラインサイズ未満のデータについては、当該キャッシュラインの全域からキャッシュラインサイズのデータをリードすることと、当該キャッシュラインサイズのデータの一部を当該キャッシュラインサイズ未満のデータにモディファイすることと、当該モディファイ後のキャッシュラインサイズのデータを当該キャッシュラインにライトすることとを含んだＲＭＷ（リードモディファイライト）を行うようになっており、
    前記プロセッサが、前記一つ又は複数のＩ／Ｏデバイスのうちデータの出力元であるソースＩ／Ｏデバイスに対し、前記ソースＩ／Ｏデバイスから出力対象のデータを前記第２のメモリに転送することを指定した第１の転送指示を送信し、
    前記ＤＭＡコントローラが、前記第１の転送指示に応答して前記ソースＩ／Ｏデバイスから前記第２のメモリに転送された出力対象のデータを、前記第２のメモリから前記第１のメモリに当該出力対象のデータを転送することを指定した第２の転送指示に応答して、ＲＭＷの発生回数が最小となる一つ又は複数の転送単位サイズで、前記第２のメモリから前記第１のメモリへ転送し、
    前記第１のメモリにデータをライトするようになっている前記プロセッサが、前記第２のメモリから前記第１のメモリへ前記ＤＭＡコントローラにより転送されたデータであり前記一つ又は複数の転送単位サイズの各々の転送単位サイズのデータについて、当該データのライト先の第１メモリアドレスと、当該転送単位サイズとから、ＲＭＷの要否を判定し、ＲＭＷが必要と判定した場合に当該データをＲＭＷにより前記第１のメモリにライトし、ＲＭＷが不要と判定した場合に当該データをＲＭＷ無しに前記第１のメモリにライトする、
    データ転送システム。
  2. 前記第２のメモリ及び前記ＤＭＡコントローラは、前記複数のＩ／Ｏデバイスに共通である、
    請求項１に記載のデータ転送システム。
  3. 前記複数のＩ／Ｏデバイスは、転送単位サイズを含むデータ転送特性が異なるマルチベンダの複数のＩ／Ｏデバイスであり、
    前記ソースＩ／Ｏデバイスが、前記ＤＭＡコントローラのデータ転送特性と異なるデータ転送特性を持つＩ／Ｏデバイスであれば、当該Ｉ／Ｏデバイスに対し、前記プロセッサは、前記第１の転送指示において、転送先として前記第２のメモリを指定し、
    前記ソースＩ／Ｏデバイスが、前記ＤＭＡコントローラのデータ転送特性と同じデータ転送特性を持つ第Ｉ／Ｏデバイスであれば、当該Ｉ／Ｏデバイスに対し、前記プロセッサは、前記第１の転送指示において、転送先として前記第１のメモリを指定する、
    請求項２に記載のデータ転送システム。
  4. 前記出力対象のデータについて、ＲＭＷの発生回数が最小となる一つ又は複数の転送単位サイズは、部分先頭サイズと、部分末尾サイズと、一つ以上の最適サイズとのうちの少なくとも一つで構成され、
    前記部分先頭サイズは、前記出力対象のデータの先頭第１メモリアドレスがキャッシュラインの開始第１メモリアドレスと一致しない場合に前記一つ又は複数の転送単位サイズに含まれる転送単位サイズであって、部分先頭データのサイズであり、当該部分先頭データは、前記出力対象のデータの先頭第１メモリアドレスから当該キャッシュラインの終了第１メモリアドレス分のデータであり、
    前記部分末尾サイズは、前記出力対象のデータの末尾第１メモリアドレスがキャッシュラインの終了第１メモリアドレスと一致しない場合に前記一つ又は複数の転送単位サイズに含まれる転送単位サイズであって、部分末尾データのサイズであり、当該部分末尾データは、前記出力対象のデータの末尾第１メモリアドレスから当該キャッシュラインの開始第１メモリアドレス分のデータであり、
    前記一つ以上の最適サイズの各々は、前記出力対象のデータのうち前記部分先頭データ及び前記部分末尾データを除く少なくとも一部のデータのサイズであり、キャッシュラインサイズのＮ倍（Ｎは自然数）のサイズである、
    請求項１に記載のデータ転送システム。
  5. 前記第１の転送指示は、前記出力対象のデータのソースアドレスとして前記ソースＩ／Ｏデバイスが属するアドレスを指定しデスティネーションアドレスとして第１の第２メモリアドレスを指定した転送指示であり、
    前記第２の転送指示は、ソースアドレスとして前記第１の第２メモリアドレスを指定しデスティネーションアドレスとして第１の第１メモリアドレスを指定した転送指示である、
    請求項１に記載のデータ転送システム。
  6. 前記プロセッサが、前記第１の転送指示に応答したデータ転送を完了したことの通知を前記ソースＩ／Ｏデバイスから受信した場合、前記ＤＭＡコントローラに、前記第２の転送指示を送信する、
    請求項１に記載のデータ転送システム。
  7. 前記第１のメモリ及び前記第２のメモリが属するバスを有し、
    前記バスに属するデバイスが共有するアドレス空間に、前記第１のメモリのアドレス空間に加えて、前記第２のメモリのアドレス空間がマッピングされている、
    請求項１に記載のデータ転送システム。
  8. 前記複数のＩ／Ｏデバイスが接続されるデバイスインターフェース装置を更に有し、
    前記第２のメモリ及び前記ＤＭＡコントローラは、前記デバイスインターフェース装置に接続されており、
    前記ソースＩ／Ｏデバイスから前記第２のメモリに転送される前記出力対象のデータは、前記デバイスインターフェース装置を経由し、前記プロセッサを経由しない、
    請求項１に記載のデータ転送システム。
  9. 単位領域であるキャッシュラインの単位でデータがライトされる第１のメモリへデータを転送することを支援するアクセラレータが行うデータ転送方法であって、
    第２のメモリに出力対象のデータを転送することを指定した第１の転送指示に応答してＩ／Ｏデバイスから出力され当該第２のメモリにライトされた当該出力対象のデータを前記第２のメモリから前記第１のメモリに転送することを指定した第２の転送指示を受信するステップと、
    前記第２の転送指示に応答して、前記第１のメモリに対してプロセッサによるＲＭＷ（リードモディファイライト）が発生する回数が最小となる一つ又は複数の転送単位サイズで、前記出力対象のデータを前記第２のメモリから前記第１のメモリへ転送するステップと
    を有し、
    前記第１のメモリにデータをライトするようになっている前記プロセッサが、前記第２のメモリから前記第１のメモリへ前記アクセラレータにおけるＤＭＡコントローラにより転送されたデータであり前記一つ又は複数の転送単位サイズの各々の転送単位サイズのデータについて、当該データのライト先の第１メモリアドレスと、当該転送単位サイズとから、ＲＭＷの要否を判定し、ＲＭＷが必要と判定した場合に当該データをＲＭＷにより前記第１のメモリにライトし、ＲＭＷが不要と判定した場合に当該データをＲＭＷ無しに前記第１のメモリにライトする、
    データ転送方法。
  10. 単位領域であるキャッシュラインの単位でデータがライトされる第１のメモリへデータを転送することを支援するアクセラレータであって、
    第２のメモリと、
    データをＤＭＡ（Direct Memory Access）転送するＤＭＡコントローラと
    を備え、
    前記第２のメモリが、前記第２のメモリに出力対象のデータを転送することを指定した第１の転送指示に応答してＩ／Ｏデバイスから出力された出力対象のデータを当該Ｉ／Ｏデバイスから受信し、
    前記ＤＭＡコントローラが、前記第２のメモリから前記第１のメモリに前記出力対象のデータを転送することを指定した第２の転送指示に応答して、前記第１のメモリに対してプロセッサによるＲＭＷ（リードモディファイライト）が発生する回数が最小となる一つ又は複数の転送単位サイズで、前記出力対象のデータを前記第２のメモリから前記第１のメモリへ転送し、
    前記第１のメモリにデータをライトするようになっている前記プロセッサが、前記第２のメモリから前記第１のメモリへ前記ＤＭＡコントローラにより転送されたデータであり前記一つ又は複数の転送単位サイズの各々の転送単位サイズのデータについて、当該データのライト先の第１メモリアドレスと、当該転送単位サイズとから、ＲＭＷの要否を判定し、ＲＭＷが必要と判定した場合に当該データをＲＭＷにより前記第１のメモリにライトし、ＲＭＷが不要と判定した場合に当該データをＲＭＷ無しに前記第１のメモリにライトする、
    アクセラレータ。
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