JP7177507B2 - game machine - Google Patents
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Description
本発明は、遊技機に関する。 The present invention relates to gaming machines.
従来、遊技球が始動口に入球したことに基づいて判定情報を取得し、遊技者にとって有利な大当り遊技を実行するか否かを判定し、判定の結果に応じた演出を実行する遊技機が一般的である。 Conventionally, a gaming machine that acquires determination information based on the entry of a game ball into a starting hole, determines whether or not to execute a jackpot game advantageous to a player, and executes an effect according to the determination result. is common.
近時、このような遊技機において、複数の接続端子を設け、情報の入出力を行う遊技機が知られている（例えば、特許文献１）。このような遊技機は、電源遮断時と電源投入時において、メインＲＡＭに書き込まれた情報のうち、チップ用外部情報を出力するためのシリアル送信カウンタを除いたデータに基づいて、チェックサムを生成する。これにより、バックアップ機能を有効に作動させることができる。 In recent years, among such gaming machines, there has been known a gaming machine in which a plurality of connection terminals are provided to input/output information (for example, Patent Document 1). Such a game machine generates a checksum based on the data written in the main RAM, excluding the serial transmission counter for outputting the chip external information, when the power is turned off and when the power is turned on. do. This allows the backup function to operate effectively.
しかしながら、特許文献１のような遊技機は、情報の入出力を行う際に、入力状態と出力状態のバスがショートするタイミングができてしまう虞がある。
However, in the game machine disclosed in
本発明は、このような問題点に鑑み、情報の入出力を行う際に、入力状態と出力状態のバスがショートしない遊技機を提供することを目的とする。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a gaming machine in which the bus between the input state and the output state is not short-circuited when inputting/outputting information.
このような課題を解決するために、本発明に係る遊技機は、遊技の進行を制御する主制御基板を備えた遊技機において、前記主制御基板には、ＣＰＵ部を有し、前記遊技を統括的に制御するメインチップと、前記メインチップに指定されることで遊技の制御に用いられるサブチップと、が搭載され、前記メインチップは、前記サブチップを指定して、当該指定した前記サブチップとの通信を有効とするチップセレクト機能を選択可能な所定のピンを有するとともに、前記サブチップからの入力データがセットアップされる入力状態と、前記サブチップへの出力データがセットアップされる出力状態と、からなり、前記サブチップの指定を有効とするためのイネーブル信号を設定するイネーブル信号設定手段と、Ｉ／Ｏリクエスト信号の入出力を実行するＩ／Ｏリクエスト信号入出力手段と、書込信号を出力する書込信号出力手段と、を備えており、前記入力データのセットアップが行われる前後においては、ハイインピーダンス状態が設定され、前記出力データのセットアップが行われる前後においては、前記ハイインピーダンス状態が設定されず、前記出力データは、前記イネーブル信号により前記サブチップの指定が有効な状態、前記Ｉ／Ｏリクエスト信号が有効な状態、及び前記書込信号出力手段により前記書込信号が出力されている状態が重複している期間にのみ出力が許容され、チップセレクトの立ち上がりが前記入力データのセットアップのホールド時間よりも前である場合には、データバスの前記ハイインピーダンス状態の移行前であっても、前記データバスのデータが前記ハイインピーダンス状態のときと同義のデータとなり、データ入力時のチップセレクトのホールド時間は所定時間以上に設定され、データ出力時のチップセレクトのホールド時間も前記所定時間以上に設定されることを特徴とする。 In order to solve such problems, a gaming machine according to the present invention is a gaming machine comprising a main control board for controlling the progress of a game, wherein the main control board has a CPU section, and the game is executed. A main chip for overall control and a sub-chip that is used for game control by being designated as the main chip are mounted, and the main chip designates the sub-chip and controls the designated sub-chip. It has a predetermined pin that can select a chip select function that enables communication, and has an input state in which input data from the subchip is set up and an output state in which output data to the subchip is set up, enable signal setting means for setting an enable signal for validating designation of the subchip; I/O request signal input/output means for inputting/outputting an I/O request signal; and writing for outputting a write signal a signal output means, wherein a high impedance state is set before and after the input data is set up, and the high impedance state is not set before and after the output data is set up; The output data overlaps a state in which the subchip designation is valid by the enable signal, a state in which the I/O request signal is valid, and a state in which the write signal is output by the write signal output means. output is permitted only during the period in which the data bus is set and the rise of chip select is earlier than the hold time for the setup of the input data, even before the transition of the data bus to the high impedance state, the data bus data is synonymous with that in the high impedance state, the chip select hold time at data input is set to a predetermined time or longer, and the chip select hold time at data output is also set to a predetermined time or longer. It is characterized by
本発明によれば、情報の入出力を行う際に、入力状態と出力状態のバスがショートしない遊技機を提供することができる。 According to the present invention, it is possible to provide a gaming machine that does not short-circuit the input state bus and the output state bus when inputting/outputting information.
（第１実施形態）
以下、本発明の第１実施形態について図面を参照しながら具体的に説明する。
(First embodiment)
A first embodiment of the present invention will be specifically described below with reference to the drawings.
（遊技機１の構成）
まず、図１～図３を参照して、本発明の実施形態における遊技機１の構成について具体的に説明する。なお、図１は、遊技機１の正面図であり、図２は、遊技機１の裏面側の斜視図であり、図３は、遊技機１の前面側の一部分を示す図である。
(Configuration of game machine 1)
First, with reference to FIGS. 1 to 3, the configuration of the
（遊技機１）
遊技機１は、外枠２と、遊技盤取付枠３と、ガラス枠４と、遊技盤５とを備えている。
(Game machine 1)
The
（外枠２）
外枠２は、中央部分が前後方向に開口する矩形状のベースフレームと、このベースフレームの下部前面に取り付けられた飾り板により構成されている。また、外枠２は、遊技店の島設備に対して、釘や止め具等を介して固定される。
(outer frame 2)
The
（遊技盤取付枠３）
遊技盤取付枠３は、外枠２に対して回動可能に支持されている。また、遊技盤取付枠３は、水平方向の一端側において、第１ヒンジ機構部６を介して外枠２に対して脱着可能に連結されている。そして、遊技盤取付枠３は、第１ヒンジ機構部６を支点として回動可能に支持されている。
(Game board mounting frame 3)
The game
（ガラス枠４）
ガラス枠４は、遊技盤取付枠３に対して回動可能に支持されている。また、ガラス枠４は、水平方向の一端側において、第２ヒンジ機構部７を介して遊技盤取付枠３に脱着可能に連結されている。また、ガラス枠４は、第２ヒンジ機構部７を支点として回動可能に支持されている。
(Glass frame 4)
The
（遊技盤５）
遊技盤５には、遊技球が流下する遊技領域が形成されている。そして、この遊技領域には、後述する第１一般入賞口３７、第２一般入賞口３８、第３一般入賞口３９、第４一般入賞口４０、普図ゲート４１、第１始動口４２、第２始動口４３、第１大入賞口４６、第２大入賞口５２などの各種部材が取り付けられている。
(Game board 5)
The
（第１ヒンジ機構部６）
第１ヒンジ機構部６は、外枠２と、遊技盤取付枠３とを連結するために設けられている。
(First hinge mechanism 6)
The
（第２ヒンジ機構部７）
第２ヒンジ機構部７は、遊技盤取付枠３と、ガラス枠４とを連結するために設けられている。
(Second hinge mechanism 7)
The second
（開口部８）
開口部８は、ガラス枠４の上部寄りの略中央部分に形成されている。また、開口部８は、遊技盤５の遊技領域を視認可能とするために設けられている。
(Opening 8)
The
（透明部材９）
透明部材９は、開口部８を後方から閉塞するように取り付けられる。また、透明部材９は、例えば、ガラス板や、アクリル板によりなり、開口部８及び透明部材９を介して遊技盤５の遊技領域が視認可能となる。
(Transparent member 9)
The
（音声出力装置１０）
音声出力装置１０は、ガラス枠４の上部に設けられている。また、音声出力装置１０は、ＢＧＭ（バックグラウンドミュージック）、ＳＥ（サウンドエフェクト）等を出力することでサウンド（音楽、音声）による演出を行うために設けられている。
(Audio output device 10)
The
（枠用照明装置１１）
枠用照明装置１１は、開口部８の周囲に複数設けられている。また、枠用照明装置１１は、各ランプ（ＬＥＤ）の光の照射方向や発光色を変更することで照明による演出を行うために設けられている。そして、枠用照明装置１１は、ガラス枠４が開放された場合や、遊技球を払い出すことができない払出異常が発生した場合に、点灯／点滅する。
(Frame illumination device 11)
A plurality of
（上皿１２）
上皿１２は、遊技球の付与条件が成立したことに基づいて、払い出された遊技球を貯留するために設けられている。なお、遊技球の付与条件とは、後述する第１一般入賞口３７、第２一般入賞口３８、第３一般入賞口３９、第４一般入賞口４０、第１始動口４２、第２始動口４３、第１大入賞口４６、第２大入賞口５２に遊技球が入球したことをいう。
(Top plate 12)
The
（下皿１３）
下皿１３は、上皿１２に貯留しきれない遊技球を貯留するために設けられている。
(Lower plate 13)
The
（発射ハンドル１４）
発射ハンドル１４は、遊技盤５の遊技領域に遊技球を発射する操作を検出するために設けられている。
(Launch handle 14)
A shooting handle 14 is provided to detect an operation of shooting a game ball to the game area of the
（演出ボタン１７）
演出ボタン１７は、決定操作等を受け付けるために設けられている。また、演出ボタン１７は、通常状態と、通常状態よりも上方に位置する突出状態とに変化させるためのボタン駆動モータを備えている。そして、演出ボタン１７は、通常状態と、所定態様で振動する振動状態とに変化させるためのボタン振動モータを備えている。さらに、演出ボタン１７は、消灯状態と、所定態様で発光する点灯状態とに変化させるための演出ボタンＬＥＤを備えている。
(Direction button 17)
The
（十字キー１８）
十字キー１８は、選択操作などの操作を受け付けるために設けられている。また、本実施形態において、十字キー１８は、上ボタンと、左ボタンと、下ボタンと、右ボタンとからなる。
(Cross key 18)
The cross key 18 is provided to accept operations such as selection operations. Also, in this embodiment, the cross key 18 consists of an up button, a left button, a down button, and a right button.
（貸出操作部１９）
貸出操作部１９は、上皿１２の正面視右側に設けられている。また、貸出操作部１９は、遊技球の貸出操作や、残金情報を記憶したカードなどの記憶媒体の返却操作を行うために設けられている。具体的には、貸出操作部１９は、遊技球の貸出操作を受け付ける貸出ボタンと、図示しない球貸機から記憶媒体を返却する操作を受け付ける返却ボタンとを備えている。
(Rental Operation Unit 19)
The
（切替ボタン２０）
切替ボタン２０は、音声出力装置１０から出力される演出音の音量や、第１画像表示装置６９や各種照明装置（例えば、枠用照明装置１１）の光量の調整に関わる調整モードに切り替えるために設けられている。
(Switch button 20)
The
（カバー部材２１）
カバー部材２１は、遊技機１の背面側に設けられており、後述の主制御基板１００の上部、及び演出制御基板３００の全体を被覆するために設けられている。
(Cover member 21)
The
（遊技盤取付部２２）
遊技盤取付部２２は、遊技盤取付枠３の上部寄りの略中央に前方が開口する凹室状に形成され、遊技盤５を前方から収納可能となっている。ここで、遊技盤取付部２２の凹室の奥部には、前後方向に開放する開口が設けられており、この開口を介して遊技盤５の裏面側に設けられる各種装置などが遊技機１の後方に臨むこととなる。
(Game board mounting portion 22)
The game
（ロック機構２３）
ロック機構２３は、遊技盤取付部２２の正面視右側方に設けられており、鍵穴が形成されるシリンダーの前端部がガラス枠４の前面側に露出するようになっている。また、ロック機構２３は、シリンダーの鍵穴に専用の鍵を挿入して一方向に回動されると、遊技盤取付枠３のロックが解除されて遊技盤取付枠３が開閉可能となる。一方で、ロック機構２３は、専用の鍵が他方向に回動されると、ガラス枠４のロックが解除されて、ガラス枠４が開閉可能となる。
(lock mechanism 23)
The
（レール２８）
レール２８は、遊技盤５の外縁寄りの位置に設けられている。また、レール２８は、内側レール２９と、外側レール３０とにより構成されている。
(Rail 28)
The
（内側レール２９）
内側レール２９は、湾曲形状であって、外側レール３０とともに、発射球案内路３１を形成するために設けられている。
(inner rail 29)
The
（外側レール３０）
外側レール３０は、湾曲形状であって、内側レール２９とともに、発射球案内路３１を形成するために設けられている。
(outer rail 30)
The
（発射球案内路３１）
発射球案内路３１は、内側レール２９と外側レール３０との間に設けられており、後述の発射装置２６により発射された遊技球を遊技領域の上流部に案内するために設けられている。
(Launch ball guideway 31)
A shot ball guide
（アウト口３２）
アウト口３２は、遊技盤５の遊技領域の最下流部に設けられており、流下した遊技球を遊技領域外に導くために設けられている。
(out port 32)
The out
（飾り枠３３）
飾り枠３３は、遊技領域の略中央に設けられ、遊技球が所謂センターケースに進入することを規制するために設けられている。また、飾り枠３３によって、遊技領域が第１の発射勢で発射された遊技球が流下する左側遊技領域と、第１の発射勢よりも強い第２の発射勢で発射された遊技球が流下する右側遊技領域とに振り分けられることとなる。なお、左側遊技領域と、右側遊技領域とは、飾り枠３３の下方で連通するようになっている。
(Decorative frame 33)
The
（演出空間３４）
演出空間３４は、飾り枠３３の内側に画成されている。また、演出空間３４には、第１画像表示装置６９や、第２画像表示装置７０、第１可動部材７２、及び第２可動部材７３が設けられている。
(Production space 34)
A
（ワープ装置３５）
ワープ装置３５は、飾り枠３３の左側部に設けられており、左側遊技領域を流下する遊技球を飾り枠３３の内部に導入するために設けられている。
(Warp device 35)
The
（ステージ部３６）
ステージ部３６は、飾り枠３３の下部に設けられており、ワープ装置３５により飾り枠３３の内部に導入された遊技球を転動させて飾り枠３３の下方に流下させるために設けられている。
(Stage section 36)
The
（第１一般入賞口３７）
第１一般入賞口３７は、遊技球が常時入球可能な入賞口であって、第２一般入賞口３８と所定の間隔を空けた状態で設けられている。また、第１一般入賞口３７に遊技球が入球すると、所定個数（例えば、「５」個）の遊技球が上皿１２に払い出される。
(1st General Winning Gate 37)
The first general
（第２一般入賞口３８）
第２一般入賞口３８は、遊技球が常時入球可能な入賞口であって、第１一般入賞口３７や、第３一般入賞口３９と所定の間隔を空けた状態で設けられている。また、第２一般入賞口３８に遊技球が入球すると、所定個数（例えば、「５」個）の遊技球が上皿１２に払い出される。
(Second general prize gate 38)
The second general
（第３一般入賞口３９）
第３一般入賞口３９は、遊技球が常時入球可能な入賞口であって、第２一般入賞口３８と所定の間隔を空けた状態で設けられている。また、第３一般入賞口３９に遊技球が入球すると、所定個数（例えば、「５」個）の遊技球が上皿１２に払い出される。
(Third general prize gate 39)
The third general
（第４一般入賞口４０）
第４一般入賞口４０は、遊技球が常時入球可能な入賞口であって、飾り枠３３の右寄りの下方に設けられている。また、第４一般入賞口４０に遊技球が入球すると、所定個数（例えば、「５」個）の遊技球が上皿１２に払い出される。
(4th general prize-winning entrance 40)
The fourth general
なお、第１一般入賞口３７と、第２一般入賞口３８と、第３一般入賞口３９と、第４一般入賞口４０とを総称して「一般入賞口」と記載する場合がある。
Note that the first general
（普図ゲート４１）
普図ゲート４１は、中央流路の上流端部に設けられている。また、普図ゲート４１は、遊技球が常時通過可能となっている。そして、普図ゲート４１は、遊技球が付与されることはないが、普図当り遊技を実行するか否かの普図当り判定が行われることとなる。
(General map gate 41)
The
（第１始動口４２）
第１始動口４２は、ステージ部３６の下方に設けられており、遊技球が常時入球可能となっている。また、遊技球が第１始動口４２に入球すると、所定個数の遊技球（例えば「３」個）が上皿１２に払い出されるとともに、大当り遊技を実行するか否かの大当り判定が行われる。
(First starting port 42)
The
（第２始動口４３）
第２始動口４３は、第２始動口開閉部材４４の下方に設けられており、上方に向けて開口されている。また、遊技球が第２始動口４３に入球すると、所定個数の遊技球（例えば「３」個）が上皿１２に払い出されるとともに、大当り遊技を実行するか否かの大当り判定が行われる。
(Second starting port 43)
The
なお、第１始動口４２と、第２始動口４３とを総称して「始動口」と記載する場合がある。
In addition, the
（第２始動口開閉部材４４）
第２始動口開閉部材４４は、第２始動口４３に対して遊技球の入球が不可能または困難な閉状態と、第２始動口４３に対して遊技球の入球が可能または容易な開状態とに変換可能とするために設けられている。また、第２始動口開閉部材４４は、上面が正面視右側から正面視左側に向けて下り傾斜しており、遊技球の流路にもなっている。
(Second starting port opening/closing member 44)
The second starting port opening/closing
（第１大入賞口４６）
第１大入賞口４６は、第１大入賞口開閉部材４７の下方に設けられており、上方に向けて開口している。そして、遊技球が第１大入賞口４６に入球すると、所定個数の遊技球（例えば「６」個）が賞球として上皿１２に払い出される。
(1st Grand Prize Opening 46)
The first big
（第１大入賞口開閉部材４７）
第１大入賞口開閉部材４７は、第１大入賞口４６に対して遊技球の入球が不可能または困難な閉状態と、第１大入賞口４６に対して遊技球の入球が可能または容易な開状態とに変換可能とするために設けられている。また、第１大入賞口開閉部材４７は、上面が正面視左側から正面視右側に向けて下り傾斜しており、遊技球の流路にもなっている。
(First grand prize opening opening/closing member 47)
The first big winning hole opening/closing
（特定領域開閉部材４９）
特定領域開閉部材４９は、特定領域５０に対して遊技球の入球が不可能または困難な閉状態と、特定領域５０に対して遊技球の入球が可能または容易な開状態とに変換可能とするために設けられている。また、特定領域開閉部材４９は、上面が正面視左側から正面視右側に向けて下り傾斜しており、遊技球の流路にもなっている。
(Specific area opening/closing member 49)
The specific area opening/closing
（特定領域５０）
特定領域５０は、特定領域開閉部材４９の下方に設けられており、上方に向けて開口している。また、特定領域５０は、大当り遊技中に、特定領域開閉部材４９が開状態となり、特定領域５０に遊技球が入球すると、大当り遊技の終了後に後述する高確率遊技状態に移行する。
(Specific area 50)
The
（排出口５１）
排出口５１は、特定領域５０に流入しなかった遊技球が流入するために設けられている。
(Discharge port 51)
The
（第２大入賞口５２）
第２大入賞口５２は、第２大入賞口開閉部材５３の下方に設けられており、上方に向けて開口している。そして、遊技球が第２大入賞口５２に入球すると、所定個数の遊技球（例えば「１０」個）が賞球として上皿１２に払い出される。
(Second Grand Prize Opening 52)
The second big winning
なお、第１大入賞口４６と、第２大入賞口５２とを総称して「大入賞口」と記載する場合がある。
It should be noted that the first big winning
（第２大入賞口開閉部材５３）
第２大入賞口開閉部材５３は、第２大入賞口５２に対して遊技球の入球が不可能または困難な閉状態と、第２大入賞口５２に対して遊技球の入球が可能または容易な開状態とに変換可能とするために設けられている。また、第２大入賞口開閉部材５３は、上面が正面視右側から正面視左側に向けて下り傾斜しており、遊技球の流路にもなっている。
(Second Grand Prize Opening Opening/Closing Member 53)
The second big winning hole opening/closing
なお、第１大入賞口開閉部材４７と、第２大入賞口開閉部材５３とを総称して「大入賞口開閉部材」と記載する場合がある。
The first big prize opening opening/closing
（第１変動報知ＬＥＤ５８）
第１変動報知ＬＥＤ５８は、第１特別図柄が変動表示しているか否かを報知するために設けられている。また、第１変動報知ＬＥＤ５８は、フルカラーＬＥＤにより構成されており、第１特別図柄の変動表示の開始に対応して色の変化を開始し、第１特別図柄の変動表示の停止に対応して色の変化を停止する。
(First fluctuation notification LED 58)
The first
（第２変動報知ＬＥＤ５９）
第２変動報知ＬＥＤ５９は、第２特別図柄が変動表示しているか否かを報知するために設けられている。また、第２変動報知ＬＥＤ５９は、フルカラーＬＥＤにより構成されており、第２特別図柄の変動表示の開始に対応して色の変化を開始し、第２特別図柄の変動表示の停止に対応して色の変化を停止する。
(Second fluctuation notification LED 59)
The second
なお、第１変動報知ＬＥＤ５８と、第２変動報知ＬＥＤ５９とを総称して「変動報知ＬＥＤ」と記載する場合がある。
It should be noted that the first
（第１特別図柄表示器６０）
第１特別図柄表示器６０は、遊技球が第１始動口４２に入球したことに基づいて行われる特別遊技（大当り遊技、小当り遊技）の判定の結果を表示するために設けられている。
(First special symbol display 60)
The first special
（第２特別図柄表示器６１）
第２特別図柄表示器６１は、遊技球が第２始動口４３に入球したことに基づいて行われる特別遊技判定の結果を表示するために設けられている。
(Second special symbol display 61)
The second
なお、第１特別図柄表示器６０と、第２特別図柄表示器６１とを総称して「特別図柄表示器」と記載する場合がある。
The first special
（普通図柄表示器６２）
普通図柄表示器６２は、遊技球が普図ゲート４１を通過したことに基づいて行われる普図当り判定の結果を表示するために設けられている。
(Normal symbol display 62)
The
（第１特別図柄保留表示器６３）
第１特別図柄保留表示器６３は、遊技球が第１始動口４２に入球した場合に記憶される特図判定情報の個数である第１特図保留数を表示するために設けられている。また、第１特別図柄保留表示器６３は、複数のＬＥＤによって構成されており、第１特図保留数を点灯または点滅により報知する。なお、第１特図保留数は、最大で「４」個まで記憶されるようになっているが、これに限定されることはなく、「４」個よりも少ない数であってもよいし、多い数であってもよい。
(First special symbol holding display 63)
The first special
（第２特別図柄保留表示器６４）
第２特別図柄保留表示器６４は、遊技球が第２始動口４３に入球した場合に記憶される特図判定情報の個数である第２特図保留数を表示するために設けられている。また、第２特別図柄保留表示器６４は、複数のＬＥＤによって構成されており、第２特図保留数を点灯または点滅により報知する。なお、第２特図保留数は、最大で「４」個まで記憶されるようになっているが、これに限定されることはなく、「４」個よりも少ない数であってもよいし、多い数であってもよい。
(Second special symbol holding display 64)
The second special
なお、第１特別図柄保留表示器６３と、第２特別図柄保留表示器６４とを総称して「特別図柄保留表示器」と記載する場合がある。
The first special
（普通図柄保留表示器６５）
普通図柄保留表示器６５は、遊技球が普図ゲート４１を通過した場合に記憶される普図判定情報の個数である普図保留数を表示するために設けられている。また、普通図柄保留表示器６５は、複数のＬＥＤによって構成されており、普図保留数を点灯または点滅により報知する。なお、普図保留数は、最大で「４」個まで記憶されるようになっているが、これに限定されることはなく、「４」個よりも多い数であってもよいし、少ない数であってもよい。また、普図保留を記憶しないこととしてもよい。
(Normal symbol holding display 65)
The normal
（ラウンド数表示器６６）
ラウンド数表示器６６は、大当り状態が発生した場合のラウンド数を表示するために設けられている。また、ラウンド数表示器６６は、複数のＬＥＤによって構成されており、大当り遊技開始時にラウンド数を示す所定の態様でＬＥＤが点灯し、大当り遊技中は、ＬＥＤの点灯を継続し、大当り遊技の終了時にＬＥＤが消灯する。
(Round number indicator 66)
A
（右打ち表示器６７）
右打ち表示器６７は、大当り状態中、及び時短遊技状態中において右側遊技領域に向けて遊技球を発射することを促すために設けられている。また、右打ち表示器６７は、一のＬＥＤにより構成されており、大当り状態中、及び時短遊技状態中にＬＥＤが点灯する。
(Right-handed indicator 67)
The
（状態確認表示器６８）
状態確認表示器６８は、後述する設定変更モードが設定されていること、または後述する設定確認モードが設定されていることを表示するために設けられている。また、状態確認表示器６８は、一のＬＥＤにより構成されており、設定変更モード、または設定確認モードに移行するとＬＥＤが点灯し、設定変更モード、または設定確認モードが終了するとＬＥＤが消灯する。
(Status confirmation display 68)
A
（第１画像表示装置６９）
第１画像表示装置６９は、飾り枠３３の内側に画成される演出空間３４の奥部に設けられており、液晶表示ディスプレイからなる。また、第１画像表示装置６９は、遊技の進行に応じて様々な演出表示を行う。具体的には、第１画像表示装置６９は、特別図柄の変動表示の非実行中に行われる客待ちデモ演出や、特別図柄の変動表示の実行中に行われる演出図柄７１の変動表示を伴う変動演出や、大当り遊技の実行中に行われる大当り演出等を行う。
(First image display device 69)
The first
（第２画像表示装置７０）
第２画像表示装置７０は、演出空間３４の下部であって第１画像表示装置６９の前方に設けられており、第１画像表示装置６９よりも大きさ及び表示領域が小さく形成された液晶表示ディスプレイからなる。また、第２画像表示装置７０は、第１画像表示装置６９と同様に、遊技の進行に応じて様々な演出表示を行う。なお、第２画像表示装置７０は、第１画像表示装置６９で変動演出を実行しているときに、ソレノイドやモータ等によって構成される図示しない液晶可動装置により、第２画像表示装置７０が移動する移動演出を行うことが可能となっている。
(Second image display device 70)
The second
なお、第１画像表示装置６９と、第２画像表示装置７０とを総称して「画像表示装置」と記載する場合がある。
The first
（演出図柄７１）
演出図柄７１は、第１画像表示装置６９に表示される図柄であって、例えば、「１」から「９」までの数字を示す図柄により構成されている。また、演出図柄７１は、第１特別図柄表示器６０や第２特別図柄表示器６１で実行される特別図柄の変動表示の開始に対応して変動表示を開始し、特別図柄の変動表示の停止に対応して停止表示を行う。なお、演出図柄７１は、「Ａ」から「Ｆ」といったアルファベットを示す図柄を用いてもよい。
(Production pattern 71)
The
（第１可動部材７２）
第１可動部材７２は、第１画像表示装置６９で実行される演出図柄７１の変動表示の実行中に、所定の動作を行う動作演出を実行するために設けられている。
(First movable member 72)
The first
（第２可動部材７３）
第２可動部材７３は、第１画像表示装置６９で実行される演出図柄７１の変動表示の実行中に、所定の動作を行う動作演出を実行するために設けられている。
(Second movable member 73)
The second
なお、第１可動部材７２と、第２可動部材７３とを総称して「可動部材」と記載する場合がある。
Note that the first
（盤用照明装置７４）
盤用照明装置７４は、第１可動部材７２や、第２可動部材７３に設けられており、複数の装飾ＬＥＤにより構成されている。また、盤用照明装置７４は、動作演出の実行中に所定の態様で発光することが可能となっている。
(Board illumination device 74)
The
（始動口ランプ７５）
始動口ランプ７５は、第１始動口４２の下方に設けられており、後述するランプ発光演出が実行されるときに所定の態様で発光するために設けられている。
(Starting port lamp 75)
The starting
（レンズ部材７６）
レンズ部材７６は、始動口ランプ７５の前方を被覆するように設けられている。
(Lens member 76)
The
（遊技情報出力端子板７７）
遊技情報出力端子板７７は、遊技機１の外部に遊技情報を出力するために設けられている。
(Game information output terminal board 77)
The game information
（上流流路７８）
上流流路７８は、飾り枠３３の正面視右側となる右側遊技領域に向けて発射された全ての遊技球が流入する流路である。
(Upstream flow path 78)
The
（中央流路７９）
中央流路７９は、上流流路７８から流出した遊技球のほぼ全てが流入する流路である。
(Central channel 79)
The
（左側流路８０）
左側流路８０は、中央流路７９に流入せずに正面視左側に跳ねた遊技球が流入する流路である。
(Left channel 80)
The
（右側流路８１）
右側流路８１は、中央流路７９に流入せずに正面視右側に跳ねた遊技球が流入する流路である。
(Right flow path 81)
The
（第１下流流路８２）
第１下流流路８２は、中央流路７９から流出した遊技球、及び右側流路８１から流出した遊技球のほぼすべてが流入する流路である。
(First downstream flow path 82)
The first
（第２下流流路８３）
第２下流流路８３は、第１下流流路８２に流入せずに正面視左側に跳ねた遊技球、及び左側流路８０から流出した遊技球が流入する流路である。
(Second downstream flow path 83)
The second
なお、第１下流流路８２と、第２下流流路８３とを総称して「下流流路」と記載する場合がある。
Note that the first
また、上流流路７８と、中央流路７９と、左側流路８０と、右側流路８１と、下流流路とを総称して「流路」と記載する場合がある。
Also, the
（払出装置８４）
払出装置８４は、遊技盤取付枠３及び遊技盤５の裏側に設けられており、予め定めた払出条件が成立したことに基づいて、遊技球を払い出すために設けられている。
(Dispensing device 84)
The
（遊技球貯留部８７）
遊技球貯留部８７は、島設備などから供給される遊技球を貯留して、払出装置８４に供給するために設けられている。
(Game ball storage unit 87)
The game
（主制御基板１００）
主制御基板１００は、演出制御基板３００の下方に設けられており、遊技の進行を統括的に制御するために設けられている。なお、主制御基板１００については、後で図５を用いて詳述する。
(Main control board 100)
The
（払出制御基板２００）
払出制御基板２００は、主制御基板１００から送信される払出制御コマンドを受信したことに基づいて、遊技球の払出を制御するために設けられている。
(Payout control board 200)
The
（演出制御基板３００）
演出制御基板３００は、主制御基板１００から送信された演出制御コマンドを受信したことに基づいて、演出の制御を行うために設けられている。
(Production control board 300)
The
（電源基板４００）
電源基板４００は、主制御基板１００、払出制御基板２００及び演出制御基板３００に電源を供給するために設けられている。
(Power supply substrate 400)
The
（遊技機１のブロック図）
次に、図４を参照して、遊技機１のブロック図について具体的に説明する。なお、図４は、遊技機１のブロック図を示す図である。
(Block diagram of gaming machine 1)
Next, with reference to FIG. 4, the block diagram of the
本実施形態の制御構成としては、遊技の進行を統括的に制御する主制御基板１００と、主制御基板１００から払出制御コマンドを受信したことに基づいて、遊技球の払出を制御する払出制御基板２００と、主制御基板１００から演出制御コマンドを受信したことに基づいて、遊技に関する演出を制御する演出制御基板３００と、主制御基板１００、払出制御基板２００及び演出制御基板３００に電源を供給する電源基板４００と、を備えている。
As the control configuration of the present embodiment, a
ここで、主制御基板１００と払出制御基板２００との通信は、双方向にコマンドを送受信可能に構成されており、主制御基板１００と演出制御基板３００との通信は、主制御基板１００から演出制御基板３００への一方向のみにコマンドを送信可能に構成されている。
Here, communication between the
主制御基板１００には、アウト球検出スイッチ３２ｓｗと、第１一般入賞口検出スイッチ３７ｓｗと、第２一般入賞口検出スイッチ３８ｓｗと、第３一般入賞口検出スイッチ３９ｓｗと、第４一般入賞口検出スイッチ４０ｓｗと、ゲート検出スイッチ４１ｓｗと、第１始動口検出スイッチ４２ｓｗと、第２始動口検出スイッチ４３ｓｗと、第２始動口開閉ソレノイド４５と、第１大入賞口検出スイッチ４６ｓｗと、第１大入賞口開閉ソレノイド４８と、特定領域検出スイッチ５０ｓｗと、第２大入賞口検出スイッチ５２ｓｗと、第２大入賞口開閉ソレノイド５４と、流路切替ソレノイド５５と、磁気検出センサ５６ｓと、電波検出センサ５７ｓと、第１特別図柄表示器６０と、第２特別図柄表示器６１と、普通図柄表示器６２と、第１特別図柄保留表示器６３と、第２特別図柄保留表示器６４と、普通図柄保留表示器６５と、ラウンド数表示器６６と、右打ち表示器６７と、状態確認表示器６８と、遊技情報出力端子板７７とが接続されている。また、主制御基板１００には、メインチップ１００Ａと、このメインチップ１００Ａとは異なるチップであるサブチップ１００Ｂとが搭載されている。ここで、本実施形態におけるサブチップ１００Ｂは、複数設けられている。図４では、第１サブチップ１００Ｂａと、第２サブチップ１００Ｂｂとが図示されているが、サブチップ１００Ｂの数は適宜設定可能である。サブチップ１００Ｂは、メインチップ１００Ａに指定されることで遊技の制御のために用いられる複数のチップの総称である。サブチップ１００Ｂは、例えば、ＣＰＵ部を備えるマイコンを内蔵し、メインチップ１００Ａが行う遊技の統括的な制御を補完する制御を行うチップや、入出力データバスのみを備え、各種デバイス（図柄表示器や情報表示器１２４、各種スイッチやソレノイドなど）とメインチップ１００Ａとの中継機能を担うチップ等からなる。なお、メインチップ１００Ａについては、後で図５を用いて説明を行う。
The
（アウト球検出スイッチ３２ｓｗ）
アウト球検出スイッチ３２ｓｗは、遊技盤５の遊技領域に発射された遊技球の全てを検出するために設けられている。ここで、アウト球検出スイッチ３２ｓｗにより検出された遊技球は、遊技機１の裏面側の排出口から遊技機１の外部に排出されることになる。
(Out ball detection switch 32sw)
Out ball detection switch 32sw is provided to detect all the game balls shot to the game area of the
（第１一般入賞口検出スイッチ３７ｓｗ）
第１一般入賞口検出スイッチ３７ｓｗは、第１一般入賞口３７に入球した遊技球を検出するために設けられている。
(First general winning opening detection switch 37sw)
The first general winning hole detection switch 37sw is provided to detect a game ball entering the first general winning
（第２一般入賞口検出スイッチ３８ｓｗ）
第２一般入賞口検出スイッチ３８ｓｗは、第２一般入賞口３８に入球した遊技球を検出するために設けられている。
(Second general winning opening detection switch 38sw)
The second general winning hole detection switch 38sw is provided to detect a game ball entering the second general winning
（第３一般入賞口検出スイッチ３９ｓｗ）
第３一般入賞口検出スイッチ３９ｓｗは、第３一般入賞口３９に入球した遊技球を検出するために設けられている。
(Third general winning opening detection switch 39sw)
The third general winning hole detection switch 39sw is provided to detect a game ball entering the third general winning
（第４一般入賞口検出スイッチ４０ｓｗ）
第４一般入賞口検出スイッチ４０ｓｗは、第４一般入賞口４０に入球した遊技球を検出するために設けられている。
(4th general winning opening detection switch 40sw)
The fourth general winning hole detection switch 40sw is provided to detect a game ball entering the fourth general winning
なお、第１一般入賞口検出スイッチ３７ｓｗと、第２一般入賞口検出スイッチ３８ｓｗと、第３一般入賞口検出スイッチ３９ｓｗと、第４一般入賞口検出スイッチ４０ｓｗとを総称して「一般入賞口検出スイッチ」と記載する場合がある。 The first general winning opening detection switch 37sw, the second general winning opening detection switch 38sw, the third general winning opening detection switch 39sw, and the fourth general winning opening detection switch 40sw are collectively referred to as "general winning opening detection. It may be described as a switch.
（ゲート検出スイッチ４１ｓｗ）
ゲート検出スイッチ４１ｓｗは、普図ゲート４１を通過した遊技球を検出するために設けられている。
(Gate detection switch 41sw)
The gate detection switch 41sw is provided to detect a game ball that has passed through the
（第１始動口検出スイッチ４２ｓｗ）
第１始動口検出スイッチ４２ｓｗは、第１始動口４２に入球した遊技球を検出するために設けられている。
(First start port detection switch 42sw)
The first starting port detection switch 42sw is provided to detect a game ball entered into the
（第２始動口検出スイッチ４３ｓｗ）
第２始動口検出スイッチ４３ｓｗは、第２始動口４３に入球した遊技球を検出するために設けられている。
(Second start port detection switch 43sw)
The second starting hole detection switch 43sw is provided to detect a game ball entering the
なお、第１始動口検出スイッチ４２ｓｗと、第２始動口検出スイッチ４３ｓｗとを総称して「始動口検出スイッチ」と記載する場合がある。 The first starting port detection switch 42sw and the second starting port detection switch 43sw may be collectively referred to as "starting port detection switch".
（第２始動口開閉ソレノイド４５）
第２始動口開閉ソレノイド４５は、第２始動口開閉部材４４を入賞規制位置と、入賞許容位置とを切り替えるために設けられている。これにより、第２始動口４３は、第２始動口開閉部材４４が入賞規制位置に切り替えられると閉状態となり、入賞許容位置に切り替えられると開状態となる。
(Second starting port open/close solenoid 45)
The second starting port opening/
（第１大入賞口検出スイッチ４６ｓｗ）
第１大入賞口検出スイッチ４６ｓｗは、第１大入賞口４６に入球した遊技球を検出するために設けられている。
(First big winning opening detection switch 46sw)
The first big winning hole detection switch 46sw is provided to detect a game ball entering the first big winning
（第１大入賞口開閉ソレノイド４８）
第１大入賞口開閉ソレノイド４８は、第１大入賞口４６を入賞規制位置と、入賞許容位置とを切り替えるために設けられている。これにより、第１大入賞口４６は、入賞規制位置に切り替えられると閉状態となり、入賞許容位置に切り替えられると開状態となる。
(First grand prize opening opening/closing solenoid 48)
The first big prize winning opening/
（特定領域検出スイッチ５０ｓｗ）
特定領域検出スイッチ５０ｓｗは、特定領域５０を通過した遊技球を検出するために設けられている。
(Specific area detection switch 50sw)
A specific area detection switch 50sw is provided to detect a game ball that has passed through the
（第２大入賞口検出スイッチ５２ｓｗ）
第２大入賞口検出スイッチ５２ｓｗは、第２大入賞口５２に入球した遊技球を検出するために設けられている。
(Second big winning opening detection switch 52sw)
The second big winning hole detection switch 52sw is provided to detect a game ball entering the second big winning
なお、第１大入賞口検出スイッチ４６ｓｗと、第２大入賞口検出スイッチ５２ｓｗとを総称して「大入賞口検出スイッチ」と記載する場合がある。 The first big winning hole detection switch 46sw and the second big winning hole detection switch 52sw may be collectively referred to as "big winning hole detection switch".
（第２大入賞口開閉ソレノイド５４）
第２大入賞口開閉ソレノイド５４は、第２大入賞口５２を入賞規制位置と、入賞許容位置とを切り替えるために設けられている。これにより、第２大入賞口５２は、入賞規制位置に切り替えられると閉状態となり、入賞許容位置に切り替えられると開状態となる。
(Second grand prize opening opening/closing solenoid 54)
The second big prize winning opening/
なお、第１大入賞口開閉ソレノイド４８と、第２大入賞口開閉ソレノイド５４とを総称して「大入賞口開閉ソレノイド」と記載する場合がある。
It should be noted that the first big winning opening opening/
（流路切替ソレノイド５５）
流路切替ソレノイド５５は、特定領域開閉部材４９を入賞規制位置と、入賞許容位置とを切り替えるために設けられている。これにより、特定領域５０は、入賞規制位置に切り替えられると閉状態となり、入賞許容位置に切り替えられると開状態となる。
(Flow path switching solenoid 55)
The flow
（磁気検出センサ５６ｓ）
磁気検出センサ５６ｓは、異常な磁気を検出するために設けられている。ここで、磁気検出センサ５６ｓにより、異常な磁気が所定期間検出されると、磁気エラーとなる。
(
The
（電波検出センサ５７ｓ）
電波検出センサ５７ｓは、異常な電波を検出するために設けられている。ここで、電波検出センサ５７ｓにより、異常な電波が所定期間検出されると、電波エラーとなる。
(Radio
The radio
払出制御基板２００は、払出装置８４を駆動して遊技球の払出を制御する払出制御部２１０と、発射装置を駆動して遊技球の発射を制御する発射制御部２２０とを備えている。
The
払出制御基板２００の払出制御部２１０には、第１開放検出スイッチ２６ｓｗと、第２開放検出スイッチ２７ｓｗと、払出球検出スイッチ８５ｓｗと、払出モータ８６と、球有り検出スイッチ８８ｓｗとが接続されている。
The payout control unit 210 of the
また、払出制御基板２００の発射制御部２２０には、タッチセンサ１５ｓと、発射ボリューム１６と、発射用ソレノイド２４と、球送りソレノイド２５とが接続されている。
Also, the
（タッチセンサ１５ｓ）
タッチセンサ１５ｓは、発射ハンドル１４の操作を検出するために設けられている。
(
A
（発射ボリューム１６）
発射ボリューム１６は、発射ハンドル１４の回動角度を検出するために設けられている。また、発射ボリューム１６は、発射ハンドル１４の回動角度によって抵抗値が変化する可変抵抗器からなる。
(Launch volume 16)
A firing
（発射用ソレノイド２４）
発射用ソレノイド２４は、タッチセンサ１５ｓから入力されるタッチ信号によって遊技者の手が発射ハンドル１４に触れていることを検出すると通電が許容される。また、発射用ソレノイド２４は、発射ハンドル１４の回動角度に応じた発射強度で遊技球を発射（９９．９個／分）させる。
(Emission solenoid 24)
The firing
（球送りソレノイド２５）
球送りソレノイド２５は、上皿１２に貯留された遊技球を「１」個ずつ遊技盤取付枠３側に向けて送り出すために設けられている。
(Ball feed solenoid 25)
The
（第１開放検出スイッチ２６ｓｗ）
第１開放検出スイッチ２６ｓｗは、遊技盤取付枠３の開放を検出するために設けられている。
(First open detection switch 26sw)
The first open detection switch 26sw is provided to detect opening of the game
（第２開放検出スイッチ２７ｓｗ）
第２開放検出スイッチ２７ｓｗは、ガラス枠４の開放を検出するために設けられている。
(Second open detection switch 27sw)
The second open detection switch 27sw is provided to detect opening of the
なお、第１開放検出スイッチ２６ｓｗと、第２開放検出スイッチ２７ｓｗとを総称して「開放検出スイッチ」と記載する場合がある。 The first open detection switch 26sw and the second open detection switch 27sw may be collectively referred to as "open detection switch".
（払出球検出スイッチ８５ｓｗ）
払出球検出スイッチ８５ｓｗは、払出装置８４から払い出される遊技球を検出するために設けられている。
(Discharged ball detection switch 85sw)
The payout ball detection switch 85sw is provided to detect game balls paid out from the
（払出モータ８６）
払出モータ８６は、払出装置８４から遊技球を払い出すために設けられている。
(Dispensing motor 86)
A
（球有り検出スイッチ８８ｓｗ）
球有り検出スイッチ８８ｓｗは、遊技球貯留部８７に遊技球が貯留されていることを検出するために設けられている。
(Ball detection switch 88sw)
The ball presence detection switch 88sw is provided for detecting that game balls are stored in the game
（払出制御部２１０）
払出制御部２１０は、払出ＣＰＵ２１１と、払出ＲＯＭ２１２と、払出ＲＡＭ２１３とを備えている。
(Payout control unit 210)
The payout control unit 210 includes a payout CPU 211 , a payout ROM 212 and a payout RAM 213 .
（払出ＣＰＵ２１１）
払出ＣＰＵ２１１は、水晶発振器からの動作クロックを受けて払出ＲＯＭ２１２に記憶された払出制御プログラムを読み出し、払出ＲＡＭ２１３をワークエリアとして活用しながら遊技球の払出に関する演算処理を行う。これにより、主制御基板１００からの払出制御コマンドに応じて払出装置８４から遊技球を払い出すための制御処理、主制御基板１００に対して演算処理の結果に基づくコマンドを送信するための制御処理等を行う。
(Payout CPU 211)
A payout CPU 211 receives an operation clock from a crystal oscillator, reads a payout control program stored in a payout ROM 212, and performs arithmetic processing relating to payout of game balls while utilizing a payout RAM 213 as a work area. Thereby, control processing for paying out game balls from the
（払出ＲＯＭ２１２）
払出ＲＯＭ２１２は、遊技球の払出に関する払出制御プログラムを記憶するために設けられている。
(Payment ROM 212)
The payout ROM 212 is provided for storing a payout control program regarding the payout of game balls.
（払出ＲＡＭ２１３）
払出ＲＡＭ２１３は、払出ＣＰＵ２１１が払出ＲＯＭ２１２に記憶されている払出制御プログラムを実行したことにより決定された各種データを格納するために設けられている。
(Payment RAM 213)
The payout RAM 213 is provided to store various data determined by the payout CPU 211 executing the payout control program stored in the payout ROM 212 .
（発射制御部２２０）
発射制御部２２０は、タッチセンサ１５ｓから入力されるタッチ信号によって遊技者の手が発射ハンドル１４に触れていることを検出すると、球送りソレノイド及び発射用ソレノイド２４への通電を許容し、発射ボリューム１６からの検出信号によって、発射ハンドル１４の回動角度が変化したことを検出すると、球送りソレノイド２５を駆動させるとともに、発射ハンドル１４の回動角度に応じた発射強度となるように発射用ソレノイド２４を駆動させて遊技球を発射（９９．９個／分）させる。
(Launch control unit 220)
When the shooting control unit 220 detects that the player's hand is touching the shooting handle 14 by means of a touch signal input from the
演出制御基板３００は、主制御基板１００から演出制御コマンドを受信したことに基づいて、演出の進行を統括的に制御する演出制御部３１０と、演出制御部３１０から演出制御コマンドを受信したことに基づいて、画像表示や音声出力の制御処理を行う表示制御部３２０と、演出制御部３１０から演出制御コマンドを受信したことに基づいて、枠用照明装置１１、第１可動部材７２、第２可動部材７３、盤用照明装置７４、始動口ランプ７５の制御処理を行うランプ制御部３６０を備えている。
The
（演出制御部３１０）
演出制御部３１０は、演出チップ３１０Ａを搭載しており、この演出チップ３１０Ａの機能として、演算処理を行うサブＣＰＵ３１１と、演出制御プログラムが格納されたサブＲＯＭ３１２と、演算処理時のワークエリアとなるサブＲＡＭ３１３と、入出力ポートとを備えている。ここで、演出制御部３１０の入出力ポートには、演出ボタンスイッチ１７ｓｗと、十字キー検出スイッチ１８ｓｗとが接続されている。
(Production control unit 310)
The performance control unit 310 is equipped with a performance chip 310A, and functions of the performance chip 310A include a sub CPU 311 that performs arithmetic processing, a sub ROM 312 that stores a performance control program, and a work area for arithmetic processing. It has a sub-RAM 313 and an input/output port. Here, an effect button switch 17sw and a cross key detection switch 18sw are connected to the input/output port of the effect control section 310 .
（演出ボタンスイッチ１７ｓｗ）
演出ボタンスイッチ１７ｓｗは、演出ボタン１７の操作を検出するために設けられている。
(Production button switch 17sw)
The production button switch 17sw is provided for detecting the operation of the
（十字キー検出スイッチ１８ｓｗ）
十字キー検出スイッチ１８ｓｗは、十字キー１８の操作を検出するために設けられている。
(Cross key detection switch 18sw)
The cross key detection switch 18sw is provided to detect operation of the
（サブＣＰＵ３１１）
サブＣＰＵ３１１は、水晶発振器からの動作クロックを受けてサブＲＯＭ３１２に記憶された演出制御プログラムを読み出し、サブＲＡＭ３１３をワークエリアとして活用しながら演出に関する演算処理を行う。これにより、変動演出の演出態様を決定するための制御処理、決定結果に基づく演出制御コマンドを表示制御部３２０に送信するための制御処理、演出ボタンスイッチ１７ｓｗ、十字キースイッチ１８ｓｗからの検出信号に応じた制御処理等を行う。
(Sub CPU 311)
Sub CPU311 receives the operation clock from the crystal oscillator, reads the production control program which is remembered in sub ROM312, while utilizing sub RAM313 as work area, it does the arithmetic processing regarding the production. Thereby, the control processing for determining the effect mode of the variable effect, the control processing for transmitting the effect control command based on the determination result to the display control unit 320, the effect button switch 17sw, the detection signal from the cross key switch 18sw Control processing and the like are performed accordingly.
（サブＲＯＭ３１２）
サブＲＯＭ３１２は、遊技機１の演出を実行するための演出制御プログラムを記憶している。
(Sub ROM 312)
The sub-ROM 312 stores an effect control program for executing the effect of the
（サブＲＡＭ３１３）
サブＲＡＭ３１３は、サブＣＰＵ３１１がサブＲＯＭ３１２に記憶されている演出制御プログラムを実行したことにより決定された各種データを格納するために設けられている。
(Sub RAM 313)
The sub RAM 313 is provided to store various data determined by the sub CPU 311 executing the effect control program stored in the sub ROM 312 .
（表示制御部３２０）
表示制御部３２０は、演出制御部３１０からのコマンドを受信したことに基づいて、第１画像表示装置６９、及び第２画像表示装置７０に所定の画像を表示させる制御を行う。また、表示制御部３２０は、演出制御部３１０からのコマンドを受信したことに基づいて、音声出力装置１０に所定の音声やサウンドを出力させる制御を行う。また、表示制御部３２０は、統括制御部３３０と、画像制御部３４０と、音声制御部３５０とを備えている。
(Display control unit 320)
The display control unit 320 controls the first
（統括制御部３３０）
統括制御部３３０は、演出制御部３１０から演出制御コマンドを受信したことに基づいて、画像表示や音声出力を統括的に制御するために設けられている。また、統括制御部３３０は、統括チップ３３０Ａを搭載しており、この統括チップ３３０Ａの機能として、統括ＣＰＵ３３１と、統括ＲＯＭ３３２と、統括ＲＡＭ３３３とを備えている。
(Overall control unit 330)
The overall control unit 330 is provided for overall control of image display and sound output based on the reception of the effect control command from the effect control unit 310 . The overall control unit 330 is equipped with an overall chip 330A, and includes an overall CPU 331, an overall ROM 332, and an
（統括ＣＰＵ３３１）
統括ＣＰＵ３３１は、水晶発振器からの動作クロックを受けて統括ＲＯＭ３３２に記憶された統括制御プログラムを読み出し、統括ＲＡＭ３３３をワークエリアとして活用しながら演出に関する演算処理を行う。これにより、第１画像表示装置６９及び第２画像表示装置７０に表示させる演出画像を指示する表示制御コマンドを生成して表示制御部３２０に送信するための制御処理、音声出力装置１０から出力させる演出音を指示する音声制御コマンドを生成して音声制御部３５０に送信するための制御処理等を行う。
(Supervision CPU 331)
The supervising CPU 331 receives an operation clock from the crystal oscillator, reads out the supervising control program stored in the supervising ROM 332, and uses the supervising
（統括ＲＯＭ３３２）
統括ＲＯＭ３３２は、画像表示や音声出力を統括的に制御するための統括制御プログラムを記憶している。
(Overall ROM 332)
The overall ROM 332 stores an overall control program for overall control of image display and audio output.
（統括ＲＡＭ３３３）
統括ＲＡＭ３３３は、統括ＣＰＵ３３１が統括ＲＯＭ３３２に記憶されている統括制御プログラムを実行したことにより決定された各種データを格納するために設けられている。
(General RAM 333)
The
（画像制御部３４０）
画像制御部３４０は、統括制御部３３０から表示制御コマンドを受信したことに基づいて、第１画像表示装置６９、及び第２画像表示装置７０の制御を行うために設けられている。また、画像制御部３４０は、ＣＧＲＯＭ３４１を備えている。
(Image control unit 340)
The image control section 340 is provided to control the first
（ＣＧＲＯＭ３４１）
ＣＧＲＯＭ３４１は、統括制御部３３０から表示制御コマンドを受信したことに基づいて、第１画像表示装置６９及び／または第２画像表示装置７０に表示される画像データを格納するために設けられている。
(CGROM341)
The CGROM 341 is provided for storing image data to be displayed on the first
（音声制御部３５０）
音声制御部３５０は、統括制御部３３０から音声制御コマンドを受信したことに基づいて、音声出力装置１０を制御するために設けられている。また、音声制御部３５０は、切替スイッチ２０ｓｗが接続されている。そして、音声制御部３５０は、音声ＲＯＭ３５１を備えている。
(Voice control unit 350)
The audio control section 350 is provided to control the
（切替スイッチ２０ｓｗ）
切替スイッチ２０ｓｗは、切替ボタン２０の操作を検出するために設けられている。
(Changeover switch 20sw)
The changeover switch 20sw is provided to detect operation of the
（音声ＲＯＭ３５１）
音声ＲＯＭ３５１は、統括制御部３３０から音声制御コマンドを受信したことに基づいて、音声出力装置１０から出力される音声データを格納するために設けられている。
(Voice ROM 351)
The audio ROM 351 is provided for storing audio data output from the
（ランプ制御部３６０）
ランプ制御部３６０は、ランプチップ３６０Ａを搭載しており、このランプチップ３６０Ａの機能として、演算処理を行うランプＣＰＵ３６１と、ランプ制御プログラムが格納されたランプＲＯＭ３６２と、演算処理時のワークエリアとなるランプＲＡＭ３６３と、入出力ポートとを備えている。ここで、ランプ制御部３６０の入出力ポートには、枠用照明装置１１と、第１可動部材７２と、第２可動部材７３と、盤用照明装置７４と、始動口ランプ７５とが接続されている。
(Lamp control unit 360)
The lamp control unit 360 is equipped with a lamp chip 360A. The functions of the lamp chip 360A are a lamp CPU 361 that performs arithmetic processing, a lamp ROM 362 that stores a lamp control program, and a work area for arithmetic processing. It has a lamp RAM 363 and an input/output port. Here, the input/output ports of the lamp control unit 360 are connected to the
（ランプＣＰＵ３６１）
ランプＣＰＵ３６１は、水晶発振器からの動作クロックを受けてランプＲＯＭ３６２に記憶されたランプ制御プログラムを読み出し、ランプＲＡＭ３６３をワークエリアとして活用しながら演出に関する演算処理を行う。これにより、枠用照明装置１１と、第１可動部材７２と、第２可動部材７３と、盤用照明装置７４と、始動口ランプ７５との制御処理を行う。
(Ramp CPU 361)
A lamp CPU 361 receives an operation clock from a crystal oscillator, reads a lamp control program stored in a lamp ROM 362, and performs arithmetic processing related to effects while utilizing a lamp RAM 363 as a work area. Thus, the control processing of the
（ランプＲＯＭ３６２）
ランプＲＯＭ３６２は、枠用照明装置１１と、第１可動部材７２と、第２可動部材７３と、盤用照明装置７４と、始動口ランプ７５の制御を行うためのランプ制御プログラムを記憶している。
(Lamp ROM 362)
The lamp ROM 362 stores a lamp control program for controlling the
（ランプＲＡＭ３６３）
ランプＲＡＭ３６３は、ランプＣＰＵ３６１がランプＲＯＭ３６２に記憶されているランプ制御プログラムを実行したことにより決定された各種データを格納するために設けられている。
(Lamp RAM 363)
The lamp RAM 363 is provided to store various data determined by the lamp CPU 361 executing the lamp control program stored in the lamp ROM 362 .
（電源基板４００）
電源基板４００は、遊技機の外部から供給される電源から遊技機の動作に必要なメイン電源を生成し、生成したメイン電源を遊技機１に供給する。具体的には、電源基板４００は、主制御基板１００と、払出制御基板２００と、演出制御基板３００と、各種電子部品に対してメイン電源を供給する。また、電源基板４００は、電断検出回路４０１と、バックアップ電源回路４０２とを備えている。
(Power supply substrate 400)
The
ここで、電源基板４００には、遊技機１に対してメイン電源の供給を行うＯＮ状態と、メイン電源の供給を停止するＯＦＦ状態とに切り替えるための電源ボタンが設けられている。そして、遊技店の店員により電源ボタンの操作が行われ、電源スイッチがＯＦＦ状態からＯＮ状態になると、メイン電源の供給が開始されて遊技機１の動作が開始する。なお、電源スイッチがＯＦＦ状態であっても、主制御基板１００へのバックアップ電源の供給は維持される。
Here, the
（電断検出回路４０１）
電断検出回路４０１は、遊技機１に供給される電源電圧を監視し、電源電圧が所定値以下となったときに、電圧降下検知信号を主制御基板１００に出力し、電圧降下検知信号の出力中に電源電圧が所定値よりも大きくなったときに、電圧降下検知信号の出力を停止する。
(Power interruption detection circuit 401)
The power interruption detection circuit 401 monitors the power supply voltage supplied to the
（バックアップ電源回路４０２）
バックアップ電源回路４０２は、遊技機１への通電時に蓄電するコンデンサを備えており、電源断が発生すると、コンデンサに蓄えられていたバックアップ用の電源電圧を主制御基板１００のメインＲＡＭ１０３に対して供給する。これにより、電源断時においてもメインＲＡＭ１０３の記憶内容が保持されることになり、電源断からの復旧後に遊技の制御状態を電源断前の状態に復旧させることができる。
(Backup power supply circuit 402)
The backup power supply circuit 402 has a capacitor that stores electricity when the
（メインチップ１００Ａの機能図）
次に、図５を参照してメインチップ１００Ａの機能図について説明を行う。なお、図５は、メインチップ１００Ａの機能図を示す図である。
(Functional diagram of main chip 100A)
Next, a functional diagram of the main chip 100A will be described with reference to FIG. FIG. 5 is a functional diagram of the main chip 100A.
図５に示す通り、メインチップ１００Ａの機能として、メインＣＰＵ１０１と、メインＲＯＭ１０２と、メインＲＡＭ１０３と、クロック発生回路１０４と、リセットコントローラ１０５と、割込コントローラ１０６と、ウォッチドッグタイマ１０７と、ＣＴＣ１０８と、演算回路１０９と、アドレスデコーダ１１０と、汎用入出力端子１１１と、フェッチカウンタ１１２と、乗除算回路１１３と、検査ポート１１４と、乱数回路１１５と、乱数外部ラッチ入力１１６と、汎用初期値用乱数回路１１７と、同期シリアル通信１１８と、非同期シリアル通信１１９と、相互認証１２０と、割込入力端子１２１とが図示されている。
As shown in FIG. 5, the functions of the main chip 100A include a
また、主制御基板１００は、図４を用いて説明したアウト球検出スイッチ３２ｓｗなどの他に、セーフ球検出スイッチ８９ｓｗと、ＲＷＭクリアスイッチ１２２ｓｗと、設定キースイッチ１２３ｓｗと、情報表示器１２４とが接続されている。 In addition to the out ball detection switch 32sw described with reference to FIG. It is connected.
（メインＣＰＵ１０１）
メインＣＰＵ１０１は、水晶発振器からの動作クロックを受けてメインＲＯＭ１０２に記憶された遊技制御プログラムを読み出し、メインＲＡＭ１０３をワークエリアとして活用しながら遊技に関する演算処理を行う。これにより、各種入力装置からの検出信号に応じた制御処理、各種出力装置を制御するための制御処理、各種制御コマンドを送受信するための制御処理、遊技情報出力端子板７７を介して遊技機１の外部に遊技情報を送信するための制御処理等を行う。
(Main CPU 101)
The
（メインＲＯＭ１０２）
メインＲＯＭ１０２は、遊技に関する処理を行うための遊技制御プログラムを記憶している。
(Main ROM 102)
The
（メインＲＡＭ１０３）
メインＲＡＭ１０３は、メインＣＰＵ１０１がメインＲＯＭ１０２に記憶されている遊技制御プログラムを実行したことにより決定された各種データを格納するために設けられている。
(Main RAM 103)
The
（クロック発生回路１０４）
クロック発生回路１０４は、ＣＰＵクロックと、内部クロックを作成する。また、クロック発生回路１０４は、１６ビット固定長乱数用の内蔵乱数クロックを内部で生成する。
(Clock generation circuit 104)
A
（リセットコントローラ１０５）
リセットコントローラ１０５は、様々な状態を監視し、必要に応じてリセットを発生させるために設けられている。
(Reset controller 105)
A
（割込コントローラ１０６）
割込コントローラ１０６は、割込要求に対応して割込処理を実行するために設けられている。ここで、本実施形態における遊技機１の割込要求は、複数種類設けられている。
(Interrupt controller 106)
Interrupt
（ウォッチドッグタイマ１０７）
ウォッチドッグタイマ１０７は、ノイズ等によるプログラムの動作異常を検出し、ウォッチドッグタイマリセットを発生させることにより、正常な状態に戻すために設けられている。
(Watchdog timer 107)
The
（ＣＴＣ１０８）
ＣＴＣ１０８は、カウンタタイマサーキットであって、設定されたタイマ値をカウントダウンし、「００００（Ｈ）」に到達したことに基づいて、割込コントローラ１０６に対して割込要求信号を出力するために設けられている。
(CTC108)
The
（演算回路１０９）
演算回路１０９は、情報の演算及び記憶に用いられる。具体的には、演算回路は、後述の主制御基板１００におけるメイン処理（図１５参照）や、主制御基板１００におけるタイマ割込処理（図２０参照）を行うために設けられている。
(arithmetic circuit 109)
The
（アドレスデコーダ１１０）
アドレスデコーダ１１０は、メインＣＰＵ１０１からチップセレクト端子に対応する「１」バイトのアドレスデータが出力された場合に、Ｉ／Ｏアドレス信号を出力するために設けられている。
(Address decoder 110)
The
ここで、「チップセレクト端子」とは、メインチップ１００Ａがサブチップ１００Ｂを選択するための端子である。 Here, the "chip select terminal" is a terminal for the main chip 100A to select the sub chip 100B.
（汎用入出力端子１１１）
汎用入出力端子１１１は、ソフトウェアで任意に入出力を制御できる端子であって、メインＣＰＵ１０１から端子に信号を入力したり、端子に入力された信号をメインＣＰＵ１０１に取り込んだりするために設けられている。
(General-purpose input/output terminal 111)
The general-purpose input/
（フェッチカウンタ１１２）
フェッチカウンタ１１２は、遊技制御プログラム実行時の命令を取り出してくる動作の回数を計数するために設けられている。
(fetch counter 112)
The fetch
（乗除算回路１１３）
乗除算回路１１３は、「２」個の数を乗除算するための電子回路である。ここで、乗除算回路１１３は、「４」バイトの数と、「４」バイトの数との乗算、及び除算が可能となっている。
(Multiplication and division circuit 113)
The multiplication and
（検査ポート１１４）
検査ポート１１４は、後述のＲＯＭコメント１０２ｂを読み出すために設けられている。
(Inspection port 114)
A
（乱数回路１１５）
乱数回路１１５は、システムリセット後、またはウォッチドッグタイマリセット後に起動する。
(random number circuit 115)
The
（乱数外部ラッチ入力１１６）
乱数外部ラッチ入力１１６は、後述の乱数外部ラッチ機能に入力される信号により乱数値をラッチするために設けられている。
(random number external latch input 116)
A random number
（汎用初期値用乱数回路１１７）
汎用初期値用乱数回路１１７は、乱数の初期値を決定するための回路である。
(
The general-purpose initial value
（同期シリアル通信１１８）
同期シリアル通信１１８は、第１ＳＰＩ通信と、第２ＳＰＩ通信とを搭載している。ここで、第１ＳＰＩ通信は、送受信、送信、受信、及びマスタ動作を実行可能であって、チャンネル数は「４」チャンネルとなっている。一方で、第２ＳＰＩ通信は、送信、及びマスタ動作を実行可能であって、チャンネル数は「１」チャンネルとなっている。なお、同期シリアル通信１１８については、後で図３８～図４０を用いて詳述する。
(Synchronous serial communication 118)
Synchronous
（非同期シリアル通信１１９）
非同期シリアル通信１１９は、通信フォーマットが「８」ビット長で、パリティの有無、奇数／偶数を選択可能となっている。また、非同期シリアル通信１１９の通信速度は、複数段階設けられている。そして、非同期シリアル通信１１９は、通信フォーマットと、通信速度とがチャンネル毎に個別で設定可能となっている。
(Asynchronous serial communication 119)
The asynchronous
（相互認証１２０）
相互認証１２０は、専用のシリアル通信端子「１」本で、特定のマイコン（例えば、払出ＣＰＵ２１１）と相互認証、及びデータ通信を行うことが可能な機能である。ここで、「相互認証」には、後述するシステムリセット時に自動的に実行される「自動相互認証」と、プログラムにより実行される「手動相互認証」とが含まれる。
(Mutual authentication 120)
（割込入力端子１２１）
割込入力端子１２１は、電圧低下信号が入力されることで、外部割込を発生させ、この外部割込が入力された場合に、外部割込処理を実行するために設けられている。なお、割込入力端子１２１は、ＮＭＩ端子と、ＩＮＴ端子とを備えている。
(Interrupt input terminal 121)
Interrupt
（セーフ球検出スイッチ８９ｓｗ）
セーフ球検出スイッチ８９ｓｗは、一般入賞口や、始動口、大入賞口などに入球した遊技球を検出するために設けられている。ここで、セーフ球検出スイッチ８９ｓｗにより検出された遊技球は、アウト球検出スイッチ３２ｓｗにより検出されることとなる。
(Safe ball detection switch 89sw)
The safe ball detection switch 89sw is provided to detect a game ball that has entered a general winning hole, a starting hole, a big winning hole, or the like. Here, the game ball detected by the safe ball detection switch 89sw is detected by the out ball detection switch 32sw.
（ＲＷＭクリアスイッチ１２２ｓｗ）
ＲＷＭクリアスイッチ１２２ｓｗは、ＲＷＭクリアボタン（図示せず）の操作を検出するために設けられている。また、ＲＷＭクリアスイッチ１２２ｓｗがＲＷＭクリアボタンの操作を検出した場合に、遊技の有利な度合いの段階である設定値を変更するための処理や、遊技の制御状態を初期化するための処理が行われることとなる。
(RWM clear switch 122sw)
The RWM clear switch 122sw is provided to detect operation of an RWM clear button (not shown). In addition, when the RWM clear switch 122sw detects the operation of the RWM clear button, processing for changing the set value, which is the stage of the advantageous degree of the game, and processing for initializing the control state of the game are performed. will be
（設定キースイッチ１２３ｓｗ）
設定キースイッチ１２３ｓｗは、設定キー（図示せず）が鍵穴に挿入され、所定の角度回動されたことを検出するために設けられている。
(Setting key switch 123sw)
The setting key switch 123sw is provided to detect that a setting key (not shown) has been inserted into a keyhole and rotated by a predetermined angle.
（情報表示器１２４）
情報表示器１２４は、復帰不可能エラー等のエラー情報や、遊技の有利な度合いの段階である設定値情報を表示するために設けられている。また、情報表示器１２４には、「４」個の遊技区間分の通常ベース値が「５」ｓｅｃごとに切り替えて表示される。
(Information display 124)
The
なお、「通常ベース値」とは、セーフ球検出スイッチ８９ｓｗを通過した遊技球の数と賞球数を乗算し、アウト球検出スイッチ３２ｓｗを通過した遊技球の数で除算した値をいう。 The "normal base value" is a value obtained by multiplying the number of game balls that have passed through the safe ball detection switch 89sw by the number of prize balls, and dividing the result by the number of game balls that have passed through the out ball detection switch 32sw.
（遊技機１のメモリ空間）
次に、図６を参照して、遊技機１のメモリ空間について具体的に説明する。なお、図６は、遊技機１のメモリ空間を示す図である。
(Memory space of gaming machine 1)
Next, referring to FIG. 6, the memory space of the
図６に示す通り、遊技機１のメモリ空間は、メモリ空間アドレスと、アクセスエリアとが対応付けられて規定されている。
As shown in FIG. 6, the memory space of the
具体的には、遊技機１のメモリ空間は、メインＲＯＭ１０２と、メインＲＡＭ１０３と、第１未使用領域１３０ａと、第２未使用領域１３０ｂと、第３未使用領域１３０ｃと、第４未使用領域１３０ｄと、第５未使用領域１３０ｅと、第１内部機能レジスタ１４０ａと、第２内部機能レジスタ１４０ｂと、拡張ＲＯＭ１５０とが設けられている。以下において、各アクセスエリアについて説明を行う。
Specifically, the memory space of the
「００００（Ｈ）～０３ＦＦ（Ｈ）」のメモリ空間アドレスには、メインＲＡＭ１０３が対応付けられている。メインＲＡＭ１０３は、システムリセット、またはウォッチドッグタイマリセットが発生すると、ＲＡＭプロテクト状態となる。ここで、ＲＡＭプロテクト状態とは、読出が可能であって、書込が不可能な状態をいう。そして、ＲＡＭプロテクト状態は、ＲＡＭプロテクトレジスタに所定の値（例えば、「００（Ｈ）」、または「８０（Ｈ）」がセットされた場合に解除される。
The
「０４００（Ｈ）～０ＦＦＦ（Ｈ）」のメモリ空間アドレスには、第１未使用領域１３０ａが対応付けられている。第１未使用領域１３０ａは、遊技機１で使用しないメモリ空間であって、アクセス禁止となっている。
The memory space addresses "0400(H) to 0FFF(H)" are associated with the first unused area 130a. The first unused area 130a is a memory space that is not used by the
「１０００（Ｈ）～１０ＤＡ（Ｈ）」のメモリ空間アドレスには、第１内部機能レジスタ１４０ａが対応付けられている。第１内部機能レジスタ１４０ａは、主制御基板１００に搭載されている機能を制御するためのレジスタ群である。また、第１内部機能レジスタ１４０ａは、ハードウェアパラメータ１０２ｄのシステム設定の内部機能レジスタ配置に「１」がセットされることで、Ｉ／Ｏ空間に配置することも可能である。
The memory space addresses "1000(H) to 10DA(H)" are associated with the first internal function register 140a. The first internal function register 140 a is a group of registers for controlling functions mounted on the
「１０ＤＢ（Ｈ）～１０ＦＦ（Ｈ）」のメモリ空間アドレスには、第２未使用領域１３０ｂが対応付けられている。第２未使用領域１３０ｂは、遊技機１で使用しないメモリ空間であって、アクセス禁止となっている。
The second unused area 130b is associated with the memory space addresses "10DB(H) to 10FF(H)". The second unused area 130b is a memory space that is not used by the
「１１００（Ｈ）～１１３Ｃ（Ｈ）」のメモリ空間アドレスには、第２内部機能レジスタ１４０ｂが対応付けられている。第２内部機能レジスタ１４０ｂは、主制御基板１００に搭載されている機能を制御するためのレジスタ群である。また、第２内部機能レジスタ１４０ｂは、第１内部機能レジスタとは異なり、Ｉ／Ｏ空間に配置することができない。
The memory space addresses "1100(H) to 113C(H)" are associated with the second internal function register 140b. The second internal function register 140b is a group of registers for controlling functions mounted on the
なお、第１内部機能レジスタ１４０ａと、第２内部機能レジスタ１４０ｂとを総称して「内部機能レジスタ１４０」と記載する場合がある。 The first internal function register 140a and the second internal function register 140b may be collectively referred to as "internal function register 140".
「１１３Ｄ（Ｈ）～７ＦＦＦ（Ｈ）」のメモリ空間アドレスには、第３未使用領域１３０ｃが対応付けられている。第３未使用領域１３０ｃは、遊技機１で使用しないメモリ空間であって、アクセス禁止となっている。
The memory space addresses "113D(H) to 7FFF(H)" are associated with the third unused area 130c. The third unused area 130c is a memory space that is not used by the
「８０００（Ｈ）～ＢＦＦＦ（Ｈ）」のメモリ空間アドレスには、メインＲＯＭ１０２が対応付けられている。ここで、メインＲＯＭ１０２のメモリ領域は、プログラムデータ１０２ａと、ＲＯＭコメント１０２ｂと、ベクタテーブル１０２ｃと、ハードウェアパラメータ１０２ｄとにより構成されている。
The
「８０００（Ｈ）～ＢＦ１Ｆ（Ｈ）」のメモリ空間アドレスには、プログラムデータ１０２ａが対応付けられている。プログラムデータ１０２ａは、遊技に関する処理を行うための遊技制御プログラムのデータである。 Program data 102a is associated with the memory space addresses of "8000(H) to BF1F(H)". The program data 102a is data of a game control program for performing game-related processing.
「ＢＦ２０（Ｈ）～ＢＦ９Ｆ（Ｈ）」のメモリ空間アドレスには、ＲＯＭコメント１０２ｂが対応付けられている。ＲＯＭコメント１０２ｂは、プログラムのタイトルや、バージョンを設定するための領域であって、任意のデータを設定可能となっている。なお、ＲＯＭコメント１０２ｂは、検査ポート１１４から読出可能となっている。
The ROM comment 102b is associated with the memory space addresses "BF20(H) to BF9F(H)". The ROM comment 102b is an area for setting the program title and version, and arbitrary data can be set. Note that the ROM comment 102b can be read from the
「ＢＦＡ０（Ｈ）～ＢＦＣ９（Ｈ）」のメモリ空間アドレスには、ベクタテーブル１０２ｃが対応付けられている。ベクタテーブル１０２ｃは、所定の命令のサブルーチンの先頭アドレスと、割込処理の先頭アドレスとを設定するためのテーブルである。なお、使用しないベクタテーブル１０２ｃには、「００００（Ｈ）」が設定されることとなる。 The vector table 102c is associated with the memory space addresses "BFA0(H) to BFC9(H)". The vector table 102c is a table for setting the start address of a subroutine of a predetermined instruction and the start address of interrupt processing. Note that "0000(H)" is set in the unused vector table 102c.
「ＢＦＣＡ（Ｈ）～ＢＦＦＦ（Ｈ）」のメモリ空間アドレスには、ハードウェアパラメータ１０２ｄが対応付けられている。なお、ハードウェアパラメータ１０２ｄについては、後で図７を用いて詳述する。 The hardware parameters 102d are associated with the memory space addresses "BFCA(H) to BFFF(H)". The hardware parameter 102d will be detailed later with reference to FIG.
「Ｃ０００（Ｈ）～ＦＥＦＦ（Ｈ）」のメモリ空間アドレスには、拡張ＲＯＭ１５０が対応付けられている。ここで、拡張ＲＯＭ１５０は、開発用のチップの場合には、プログラムデータが格納されている。一方で、量産チップの場合には、第４未使用領域１３０ｄとなる。ここで、第４未使用領域１３０ｄは、遊技機１で使用しないメモリ空間であって、アクセス禁止となっている。
The expansion ROM 150 is associated with the memory space addresses “C000(H) to FEFF(H)”. Here, the expansion ROM 150 stores program data in the case of a chip for development. On the other hand, in the case of a mass-produced chip, it becomes the fourth unused area 130d. Here, the fourth unused area 130d is a memory space that is not used by the
「ＦＦ００（Ｈ）～ＦＦＦＦ（Ｈ）」のメモリ空間アドレスには、第５未使用領域１３０ｅが対応付けられている。第５未使用領域１３０ｅは、遊技機１で使用しないメモリ空間であって、アクセス禁止となっている。
The memory space addresses "FF00(H) to FFFF(H)" are associated with the fifth unused area 130e. The fifth unused area 130e is a memory space that is not used by the
なお、第１未使用領域１３０ａと、第２未使用領域１３０ｂと、第３未使用領域１３０ｃと、第４未使用領域１３０ｄと、第５未使用領域１３０ｅとを総称して「未使用領域１３０」と記載する場合がある。 The first unused area 130a, the second unused area 130b, the third unused area 130c, the fourth unused area 130d, and the fifth unused area 130e are collectively referred to as the "unused area 130 ” may be stated.
（ハードウェアパラメータ１０２ｄのメモリ空間）
次に、図７を参照して、ハードウェアパラメータ１０２ｄのメモリ空間について具体的に説明する。なお、図７は、ハードウェアパラメータ１０２ｄのメモリ空間を示す図である。
(Memory space of hardware parameter 102d)
Next, referring to FIG. 7, the memory space of the hardware parameter 102d will be specifically described. Note that FIG. 7 is a diagram showing the memory space of the hardware parameter 102d.
図７に示す通り、ハードウェアパラメータ１０２ｄのメモリ空間は、メモリ空間アドレスと、機能とが対応付けられて規定されている。 As shown in FIG. 7, the memory space of the hardware parameter 102d is defined by associating memory space addresses with functions.
「ＢＦＣＡ（Ｈ）～ＢＦＣＦ（Ｈ）」のメモリ空間アドレスには、チップセレクト設定が対応付けられている。また、「ＢＦＤ０（Ｈ）」のメモリ空間アドレスには、端子機能設定が対応付けられている。 Chip select settings are associated with the memory space addresses "BFCA(H) to BFCF(H)". A terminal function setting is associated with the memory space address of "BFD0(H)".
（遊技機１のＩ／Ｏ空間）
次に、図８を参照して、遊技機１のＩ／Ｏ空間について具体的に説明する。なお、図８は、遊技機１のＩ／Ｏ空間を示す図である。
(I/O space of gaming machine 1)
Next, with reference to FIG. 8, the I/O space of the
図６に示す通り、遊技機１のＩ／Ｏ空間は、Ｉ／Ｏ空間アドレスと、アクセスエリアとが対応付けられて規定されている。
As shown in FIG. 6, the I/O space of the
具体的には、遊技機１のＩ／Ｏ空間は、内部機能レジスタ１４０と、Ｉ／Ｏ未使用領域１４１と、チップセレクト１４２と、ユーザ拡張領域１４３とが設けられている。以下において、各アクセスエリアについて説明を行う。
Specifically, the I/O space of the
（内部機能レジスタ１４０）
「００（Ｈ）～ＤＡ（Ｈ）」のＩ／Ｏ空間アドレスには、内部機能レジスタ１４０が対応付けられている。
(Internal function register 140)
The internal function registers 140 are associated with the I/O space addresses "00(H) to DA(H)".
（Ｉ／Ｏ未使用領域１４１）
「ＤＢ（Ｈ）～ＤＦ（Ｈ）」のＩ／Ｏ空間アドレスには、Ｉ／Ｏ未使用領域１４１が対応付けられている。Ｉ／Ｏ未使用領域１４１は、遊技機１で使用しないＩ／Ｏ空間であって、アクセス禁止となっている。
(I/O unused area 141)
The I/O unused area 141 is associated with the I/O space addresses "DB(H) to DF(H)". The I/O unused area 141 is an I/O space that is not used by the
（チップセレクト１４２）
「Ｅ０（Ｈ）～Ｆ７（Ｈ）」のＩ／Ｏ空間アドレスには、チップセレクト１４２が対応付けられている。
(Chip select 142)
A chip select 142 is associated with the I/O space addresses "E0(H) to F7(H)".
（ユーザ拡張領域１４３）
「Ｆ８（Ｈ）～ＦＦ（Ｈ）」のＩ／Ｏ空間アドレスには、ユーザ拡張領域１４３が対応付けられている。
(User extension area 143)
The user extension area 143 is associated with the I/O space addresses "F8(H) to FF(H)".
（大当り判定テーブル）
次に、図９を用いて、大当り判定テーブルについて説明を行う。なお、図９（Ａ）は、第１特別図柄用の大当り判定テーブルを示す図である。また、図９（Ｂ）は、第２特別図柄用の大当り判定テーブルを示す図である。
(jackpot determination table)
Next, with reference to FIG. 9, the big hit determination table will be described. In addition, FIG. 9(A) is a diagram showing a big hit determination table for the first special symbol. Also, FIG. 9B is a diagram showing a big hit determination table for the second special symbol.
大当り判定テーブルは、メインＲＯＭ１０２に格納されており、第１特別図柄用の大当り判定テーブルと、第２特別図柄用の大当り判定テーブルと、を備えている。
The big-hit determination table is stored in the
（第１特別図柄用の大当り判定テーブル）
図９（Ａ）に示す通り、第１特別図柄用の大当り判定テーブルは、遊技球が第１始動口４２に入球した際に、取得された特図判定情報を判定する際に参照されるテーブルである。
(Jackpot determination table for the first special symbol)
As shown in FIG. 9A, the jackpot determination table for the first special symbol is referred to when determining the acquired special symbol determination information when the game ball enters the
（第２特別図柄用の大当り判定テーブル）
図９（Ｂ）に示す通り、第２特別図柄用の大当り判定テーブルは、遊技球が第２始動口４３に入球した際に、取得された特図判定情報を判定する際に参照されるテーブルである。
(Jackpot determination table for the second special symbol)
As shown in FIG. 9B, the big hit determination table for the second special symbol is referred to when determining the acquired special symbol determination information when the game ball enters the
大当り判定テーブルには、現在の設定値と、大当り判定を行うときの確率遊技状態と、大当り判定用乱数値と、大当り判定の判定結果（大当り、小当り、ハズレ）とが対応付けられている。なお、参考として、最右欄に「大当り」や、「小当り」である場合のおおよその当選確率が記載されている。 In the jackpot determination table, current set values, probability game states when jackpot determination is performed, random numbers for jackpot determination, and determination results of jackpot determination (big win, small win, loss) are associated with each other. . For reference, the rightmost column describes approximate winning probabilities in the case of a "big win" or a "minor win".
メインＣＰＵ１０１は、第１特別図柄用の大当り判定テーブル、または第２特別図柄用の大当り判定テーブルを参照し、現在の設定値、現在の確率遊技状態、大当り判定用乱数値に基づいて、「大当り」、「小当り」、「ハズレ」の何れであるのかを判定する処理を行う。
The
例えば、第１特別図柄用の大当り判定テーブルによれば、設定値が「１」であって低確率遊技状態であるときには、「１００」～「２９９」という「２００」個の大当り判定用乱数値が「大当り」と判定され、高確率遊技状態であるときには、「１００」～「１０９９」の「１０００」個の大当り判定用乱数値が「大当り」と判定される。また、低確率遊技状態であるか高確率遊技状態であるかに関係なく、「２０００」～「２１９９」という「２００」個の大当り判定用乱数値が「小当り」と判定される。なお、大当り、または小当りと判定される大当り判定用乱数値は、「ハズレ」と判定されることになる。 For example, according to the jackpot determination table for the first special symbol, when the set value is "1" and in the low probability gaming state, "200" jackpot determination random values of "100" to "299" is determined to be a "big hit", and when the high probability game state is set, "1000" random numbers for determining the big hit from "100" to "1099" are determined to be a "big hit". In addition, regardless of whether it is in the low-probability gaming state or the high-probability gaming state, "200" big-hit determination random numbers of "2000" to "2199" are determined to be "small hits". It should be noted that a big-hit determination random number determined as a big-hit or a small-hit will be determined as "losing".
また、大当り判定テーブルの特徴としては、設定値によって大当り確率が変化するが、小当り確率は変化せずに一定であることが挙げられる。このようにすることで、遊技者の有利度合いが設定値によって極端に変わってしまうことがなくなり、遊技者が安心して遊技を行うことが可能となる。 Also, as a feature of the big hit determination table, the big hit probability changes depending on the setting value, but the small hit probability does not change and is constant. By doing so, the player's degree of advantage does not change drastically depending on the set value, and the player can play the game with peace of mind.
なお、高確率遊技状態において大当りと判定される確率は、設定値にかかわらず低確率遊技状態において大当りと判定される確率の「５」倍となっているが、大当りと判定される確率は、「１０」倍以下の値であれば任意の値に設定してもよい。 The probability of being judged as a big hit in the high probability game state is "5" times the probability of being judged as a big win in the low probability game state regardless of the setting value, but the probability of being judged as a big hit is Any value less than "10" times may be set.
また、設定値が大きくなればなるほど大当り確率が高くなり、遊技者にとって有利となるようになっているが、それとは逆に、設定値が小さくなればなるほど遊技者に有利となるようにしてもよい。 Also, the larger the set value, the higher the probability of winning a big hit, which is more advantageous to the player. good.
また、全ての設定値（「１」～「４」）において、低確率遊技状態、及び／または高確率遊技状態で大当りと判定される確率が同一となるようにしてもよいし、例えば「２」個、または「３」個の設定値（「１」及び「２」、「１」～「３」等）において低確率遊技状態及び／または高確率遊技状態で大当りと判定される確率が同一となるようにしてもよい。 In addition, in all set values ("1" to "4"), the probability of being determined as a big hit in the low probability gaming state and/or the high probability gaming state may be the same, for example, "2 ” or “3” set values (“1” and “2”, “1” to “3”, etc.) have the same probability of being judged as a big hit in a low probability game state and / or a high probability game state You may make it become.
（特別図柄判定テーブル）
次に、図１０を用いて、特別図柄判定テーブルについて説明を行う。なお、図１０（Ａ）は、大当り用の特別図柄判定テーブルを示す図である。また、図１０（Ｂ）は、ハズレ用の特別図柄判定テーブルを示す図である。また、図１０（Ｃ）は、小当り用の特別図柄判定テーブルを示す図である。
(Special pattern judgment table)
Next, with reference to FIG. 10, the special symbol determination table will be explained. FIG. 10A is a diagram showing a special symbol determination table for big hits. Also, FIG. 10B is a diagram showing a special symbol determination table for losing. Also, FIG. 10(C) is a diagram showing a special symbol determination table for a small hit.
特別図柄判定テーブルは、停止図柄を決定する特別図柄の種別と、特別図柄判定用乱数値と、特別図柄判定の判定結果と、この判定結果を示す停止特図データと、特別図柄判定の判定結果を示す特別図柄指定コマンドとが対応付けられて規定されている。 The special symbol determination table includes the type of special symbol for determining the stop symbol, the random number for special symbol determination, the determination result of the special symbol determination, the stop special symbol data indicating the determination result, and the determination result of the special symbol determination. It is defined in association with a special symbol designation command indicating .
また、特別図柄判定テーブルは、メインＲＯＭ１０２に格納されており、大当り用の特別図柄判定テーブルと、ハズレ用の特別図柄判定テーブルと、小当り用の特別図柄判定テーブルと、を備えている。
The special symbol determination table is stored in the
（大当り用の特別図柄判定テーブル）
図１０（Ａ）に示す通り、大当り用の特別図柄判定テーブルは、大当りと判定されたときに特別図柄を決定するために用いられるテーブルである。
(Special symbol judgment table for big hits)
As shown in FIG. 10A, the big hit special symbol determination table is a table used to determine a special symbol when a big hit is determined.
また、大当り用の特別図柄判定テーブルを用いて特別図柄を決定する場合において、特別図柄の種別が第１特別図柄の場合には、特別図柄「０１」、特別図柄「０２」、及び特別図柄「０３」が決定され得る。 Also, in the case of determining the special symbols using the special symbol determination table for big hits, when the type of the special symbols is the first special symbol, the special symbol "01", the special symbol "02", and the special symbol " 03” can be determined.
ここで、特別図柄「０１」は、「１６」回のラウンド遊技からなる第１大当り遊技に対応する特別図柄である。また、特別図柄「０２」は、「１６」回のラウンド遊技からなる第２大当り遊技に対応する特別図柄である。また、特別図柄「０３」は、「２」回のラウンド遊技からなる第３大当り遊技に対応する特別図柄である。 Here, the special symbol "01" is a special symbol corresponding to the first jackpot game consisting of "16" round games. Also, the special symbol "02" is a special symbol corresponding to the second big hit game consisting of "16" round games. Also, the special symbol "03" is a special symbol corresponding to the third big winning game consisting of "2" round games.
また、大当り用の特別図柄判定テーブルを用いて特別図柄を決定する場合において、特別図柄の種別が第２特別図柄の場合には、特別図柄「０４」、及び特別図柄「０５」が決定され得る。 Further, in the case of determining the special symbols using the special symbol determination table for big hits, when the type of the special symbols is the second special symbol, the special symbol "04" and the special symbol "05" can be determined. .
ここで、特別図柄「０４」は、「１６」回のラウンド遊技からなる第１大当り遊技に対応する特別図柄である。また、特別図柄「０５」は、「１６」回のラウンド遊技からなる第２大当り遊技に対応する特別図柄である。 Here, the special symbol "04" is a special symbol corresponding to the first jackpot game consisting of "16" round games. Also, the special symbol "05" is a special symbol corresponding to the second big winning game consisting of "16" round games.
（ハズレ用の特別図柄判定テーブル）
図１０（Ｂ）に示す通り、ハズレ用の特別図柄判定テーブルは、ハズレと判定されたときの特別図柄の停止図柄の決定時に参照されるテーブルである。
(Special symbol judgment table for losing)
As shown in FIG. 10(B), the special symbol determination table for losing is a table referred to when determining the stop symbol of the special symbol when it is determined as losing.
また、ハズレ用の特別図柄判定テーブルを用いて特別図柄を決定する場合において、特別図柄の種別が第１特別図柄の場合には、特別図柄「００」が決定される。なお、特別図柄「００」は、大当り遊技が実行されないハズレに対応する特別図柄である。 Further, in the case of determining the special symbol using the special symbol determination table for losing, when the type of the special symbol is the first special symbol, the special symbol "00" is determined. It should be noted that the special symbol "00" is a special symbol corresponding to a loss in which the big hit game is not executed.
また、ハズレ用の特別図柄判定テーブルを用いて特別図柄を決定する場合において、特別図柄の種別が第２特別図柄の場合には、特別図柄「１０」が決定される。なお、特別図柄「１０」は、大当り遊技が実行されないハズレに対応する特別図柄である。 Further, in the case of determining the special symbol using the special symbol determination table for losing, when the type of the special symbol is the second special symbol, the special symbol "10" is determined. It should be noted that the special symbol "10" is a special symbol corresponding to a loss in which the big hit game is not executed.
なお、第１特別図柄及び第２特別図柄のそれぞれに、ハズレに対応する特別図柄が「１」個ずつ対応付けられているが、第１特別図柄及び第２特別図柄の少なくとも一方に、複数のハズレ特別図柄を対応付けるようにしてもよい。 In addition, each of the first special symbol and the second special symbol is associated with "1" special symbol corresponding to the loss, but at least one of the first special symbol and the second special symbol is associated with a plurality of special symbols. You may make it correspond to a loss special design.
メインＣＰＵ１０１は、特別図柄判定テーブルを参照し、特別図柄の種別と、特別図柄判定用乱数値と、に基づいて特別図柄の種別、停止特図データ及び特別図柄指定コマンドを判定し、特別図柄指定コマンドを演出制御基板３００に対して送信する処理を行う。
The
ここで、特別図柄判定テーブルの第１の特徴としては、大当り特別図柄の種類、ハズレ特別図柄の種類、小当り特別図柄の種類が設定値によって変化せずに同一である点が挙げられる。このようにすることで、複雑な遊技性となり過ぎず、遊技者が安心して遊技を行うことが可能となる。なお、大当り特別図柄及び小当り特別図柄の少なくとも一方を「１」種類としてもよい。 Here, the first feature of the special symbol determination table is that the types of big win special symbols, types of losing special symbols, and types of small winning special symbols are the same without changing depending on the set value. By doing so, the game is not overly complicated, and the player can play the game with peace of mind. At least one of the big-hit special symbol and the small-hit special symbol may be "1" type.
また、特別図柄判定テーブルの第２の特徴としては、各種大当り特別図柄の選択割合、各種ハズレ図柄の選択割合、各種小当り図柄の選択割合が設定値によって変化せずに一定である点が挙げられる。このようにすることで、遊技者にとって有利な度合いが設定値によって極端に変わってしまうことがなくなり、遊技者が安心して遊技を行うことが可能となる。 The second feature of the special symbol determination table is that the selection ratio of various big hit special symbols, the selection ratio of various losing symbols, and the selection ratio of various small winning symbols are constant without changing depending on the set value. be done. By doing so, the degree of advantage for the player does not change significantly depending on the set value, and the player can play the game with peace of mind.
（小当り用の特別図柄判定テーブル）
図１０（Ｃ）に示す通り、小当り用の特別図柄判定テーブルは、小当りと判定されたときの特別図柄の停止図柄の決定時に参照されるテーブルである。
(Special symbol judgment table for small hits)
As shown in FIG. 10(C), the special symbol determination table for the small hit is a table referred to when determining the stop symbol of the special symbol when the small hit is determined.
また、小当り用の特別図柄判定テーブルを用いて特別図柄を決定する場合において、特別図柄の種別が第１特別図柄の場合には、特別図柄「２０」、及び特別図柄「２１」が決定され得る。なお、特別図柄「２０」、及び特別図柄「２１」は、小当り遊技に対応する特別図柄である。 In addition, when the special symbol is determined using the special symbol determination table for the small hit, when the type of the special symbol is the first special symbol, the special symbol "20" and the special symbol "21" are determined. obtain. In addition, the special symbol "20" and the special symbol "21" are special symbols corresponding to the small winning game.
また、小当り用の特別図柄判定テーブルを用いて特別図柄を決定する場合において、特別図柄の種別が第２特別図柄の場合には、特別図柄「３０」、及び特別図柄「３１」が決定され得る。なお、特別図柄「３０」、及び特別図柄「３１」は、小当り遊技に対応する特別図柄である。 In addition, when the special symbol is determined using the special symbol determination table for the small hit, when the type of the special symbol is the second special symbol, the special symbol "30" and the special symbol "31" are determined. obtain. In addition, the special symbol "30" and the special symbol "31" are special symbols corresponding to the small winning game.
（特図変動パターン判定テーブル）
次に、図１１を用いて、特図変動パターン判定テーブルについて説明を行う。なお、図１１は、非時短遊技状態用の特図変動パターン判定テーブルである。
(Special figure variation pattern determination table)
Next, with reference to FIG. 11, the special figure variation pattern determination table will be described. In addition, FIG. 11 is a special figure variation pattern determination table for the non-time-saving gaming state.
特図変動パターン判定テーブルには、変動表示を行う特別図柄の種別と、大当り判定の判定結果と、特別図柄の判定結果と、リーチ判定用乱数値と、第１特図保留数または第２特図保留数と、特図変動パターン判定用乱数値と、判定結果としての特図変動パターンと、特別図柄の変動時間と、特図変動パターンを示す特図変動パターン指定コマンドとが対応付けられている。 In the special figure variation pattern determination table, the type of special symbol to be displayed in variation, the determination result of the big hit determination, the determination result of the special symbol, the reach determination random number, the first special figure pending number or the second special The figure pending number, the random number for judging the special figure fluctuation pattern, the special figure fluctuation pattern as the judgment result, the special figure fluctuation time, and the special figure fluctuation pattern designation command indicating the special figure fluctuation pattern are associated. there is
したがって、「特図変動パターン」とは、少なくとも、特別図柄の種別、大当り判定の判定結果、及び特別図柄の変動時間を特定可能なものといえる。また、大当り判定の判定結果がハズレの場合にはリーチ判定用乱数値を参照するが、大当り及び小当りの場合にはリーチ判定用乱数値を参照しないよう構成されている。 Therefore, it can be said that the "special symbol variation pattern" can specify at least the type of special symbol, the determination result of the big hit determination, and the variation time of the special symbol. In addition, when the determination result of the big hit determination is a loss, the random number value for reach determination is referred to, but in the case of a big hit or a small hit, the random number value for reach determination is not referred to.
なお、特図変動パターン判定テーブルでは、大当り判定の判定結果がハズレの場合において、特図保留数が多くなると、特別図柄の変動時間が短くなるように変動パターンが決定されるようになっている。 In addition, in the special figure variation pattern determination table, when the determination result of the big hit determination is a loss, when the number of special figure reservations increases, the variation pattern is determined so that the variation time of the special symbol is shortened. .
メインＣＰＵ１０１は、特図変動パターン判定テーブルを参照し、大当り判定の判定結果、特別図柄の判定結果、リーチ判定用乱数値、第１特図保留数、または第２特図保留数、特図変動パターン判定用乱数値に基づいて、特図変動パターン、特別図柄の変動時間及び特図変動パターン指定コマンドを判定し、特図変動パターン指定コマンドを演出制御基板３００に送信するようになっている。
The
また、演出制御基板３００は、後述するように、変動パターン指定コマンドに基づいて、演出内容を決定するようになっている。なお、特図パターン判定テーブルの最右欄には、参考として、変動演出で実行可能となる演出内容が記載されている。
Also, the
変動パターン判定テーブルに示す演出内容として、「通常変動」、「短縮変動」、とは、「３」個の演出図柄７１がバラバラに高速で変動して、リーチとならずに停止することを意味している。また、短縮変動は、通常変動と比較して短い変動時間で終了することとなる。
"Normal fluctuation" and "Short fluctuation", which are shown in the fluctuation pattern determination table, mean that the "3"
また、「リーチ」とは、大当りを報知する演出図柄７１の組み合わせの一部が仮停止して、他の演出図柄７１が変動を行うような、大当り遊技が実行されることを遊技者に期待させる変動態様を意味する。例えば、大当りを報知する演出図柄７１の組み合わせとして「７７７」の「３」個の演出図柄７１の組み合わせが設定されている場合に、左側領域と右側領域に同じ演出図柄７１が「７」で仮停止して、中央領域で残りの演出図柄７１が変動を行っている態様をいう。
In addition, "ready-to-win" means that a player expects that a big win game will be executed in which some of the combinations of the
なお、「仮停止」とは、演出図柄７１が小さく揺れ動いたり、演出図柄７１が小さく変形したりして、遊技者に演出図柄７１が停止しているかのように見せている態様をいう。
The term "temporary stop" refers to a mode in which the
また、「ノーマルリーチ」とは、左側領域と右側領域に同じ演出図柄７１が仮停止し、中央領域で残り「１」個の演出図柄７１が変動するリーチを意味しており、大当りの期待度が最も低いリーチとなっている。なお、本実施形態においては、「ノーマルリーチ」によって大当りしないこととなっているが、「ノーマルリーチ」によって大当りするように構成してもよい。
In addition, "normal reach" means a reach in which the
また、「ＳＰリーチ」とは、ノーマルリーチよりも大当りの期待度が高いリーチである。具体的には、「ＳＰリーチ」は、「３」個の演出図柄７１が縮小して第１画像表示装置６９の隅部に移動し、第１画像表示装置６９の表示領域のほぼ全域を用いて大当り遊技が実行されることを遊技者に期待させるリーチ演出をいう。
The "SP reach" is a reach with a higher expectation of a big hit than the normal reach. Specifically, in the “SP reach”, the “3”
また、「ＳＰＳＰリーチ」とは、「ＳＰリーチ」よりも大当りの期待度が高いリーチとなっている。具体的には、「ＳＰＳＰリーチ」は、「３」個の演出図柄７１が縮小して第１画像表示装置６９の隅部に移動し、第１画像表示装置６９の表示領域のほぼ全域を用いて「ＳＰリーチ」とは異なる特定の演出を行うことにより、大当り遊技が実行されることを遊技者に期待させるリーチ演出をいう。
Also, "SPSP reach" is a reach with a higher degree of expectation for a big hit than "SP reach". Specifically, in the “SPSP reach”, the “3”
また、「全回転リーチ」とは、大当り確定となるリーチとなっている。具体的には、「全回転リーチ」は、「３」個の演出図柄７１が全て同一で揃った状態で低速に変動し、第１画像表示装置６９の表示領域のほぼ全域を用いて行われる特別なリーチ演出をいう。
In addition, the "full rotation reach" is a reach that determines a big hit. Specifically, the "full rotation reach" is performed using almost the entire display area of the first
また、「チャンス演出」とは、大当りとなるか、小当りとなるかを煽る演出である。具体的には、「チャンス演出」は、「３」個の演出図柄７１が縮小して第１画像表示装置６９の隅部に移動するがリーチ状態とならず、第１画像表示装置６９の表示領域のほぼ全域を用いて特殊な演出をいう。
In addition, the “chance performance” is a performance that arouses whether a big win or a small win will occur. Specifically, in the "chance effect", the "three"
ここで、特図変動パターン判定テーブルの第１の特徴としては、決定される特図変動パターンの種類が設定値によって変化せずに同一である点が挙げられる。このようにすることで、特図変動パターンから設定値を見破ることが難しくなり、公平な遊技を提供することが可能となる。 Here, the first feature of the special figure variation pattern determination table is that the type of the special figure variation pattern to be determined is the same without changing depending on the set value. By doing so, it becomes difficult to see through the set value from the special figure variation pattern, and it becomes possible to provide a fair game.
特図変動パターン判定テーブルの第２の特徴としては、各特図変動パターンの選択割合が設定値によって変化せずに同一である点が挙げられる。このようにすることで、特図変動パターンから設定値を見破ることが難しくなり、公平な遊技を提供することが可能となる。 The second feature of the special figure variation pattern determination table is that the selection ratio of each special figure variation pattern is the same without changing depending on the set value. By doing so, it becomes difficult to see through the set value from the special figure variation pattern, and it becomes possible to provide a fair game.
なお、メインＲＯＭ１０２には、時短遊技状態における特別図柄の変動パターンの決定時に参照される時短遊技状態用の特図変動パターン判定テーブルも記憶されているが、基本的には非時短遊技状態用の特図変動パターン判定テーブルと同様であるため、図示を省略している。
In addition, the
ただし、非時短遊技状態用の特図変動パターン判定テーブルよりも相対的に短い変動時間が決定され易い点が相違点として挙げられる。このため、非時短遊技状態と時短遊技状態とで特別図柄の変動時間に変化を持たせることができ、遊技の興趣を向上させることが可能となる。 However, the difference is that it is easier to determine a relatively shorter variation time than the special figure variation pattern determination table for the non-time-saving gaming state. Therefore, it is possible to change the variation time of the special symbol between the non-time-saving game state and the time-saving game state, and to improve the interest of the game.
なお、特図変動パターンの選択割合を設定値毎に変化させるようにしてもよいし、奇数設定と偶数設定とで変化させるようにしてもよいし、低設定（例えば「１」～「２」）であるか高設定（例えば「３」～「４」）であるかによって変化させるようにしてもよい。 In addition, the selection ratio of the special figure variation pattern may be changed for each set value, or may be changed between odd setting and even setting, or low setting (for example, "1" to "2" ) or high setting (for example, “3” to “4”).
また、設定値毎に専用の特図変動パターンを設けたり、奇数設定及び偶数設定の一方には専用の特図変動パターンを設け、他方には専用の特図変動パターンを設けないようにしたり、低設定及び高設定の一方には専用の特図変動パターンを設け、他方には専用の特図変動パターンを設けないようにしたりしてもよい。 In addition, a dedicated special figure variation pattern is provided for each set value, a dedicated special figure variation pattern is provided for one of the odd setting and even setting, and the other is not provided with a special special figure variation pattern, One of the low setting and high setting may be provided with a dedicated special figure variation pattern, and the other may not be provided with a dedicated special figure variation pattern.
（事前判定テーブル）
次に、図１２を用いて、事前判定テーブルについて説明を行う。なお、図１２は、非時短遊技状態用の事前判定テーブルである。
(Advance judgment table)
Next, the pre-determination table will be described with reference to FIG. In addition, FIG. 12 is a pre-determination table for the non-time-saving gaming state.
事前判定テーブルは、遊技球が第１始動口４２や、第２始動口４３に入球したことに基づいて、取得した特図判定情報を事前判定する際に参照されるテーブルである。
The pre-determination table is a table referred to when pre-determining the acquired special figure determination information based on the gaming ball entering the
事前判定テーブルには、特別図柄の種別と、大当り判定結果と、特別図柄判定用乱数値と、リーチ判定用乱数値と、特図変動パターン判定用乱数値と、判定結果としての特図予定変動パターンと、特図予定変動パターンを示す始動口入賞指定コマンドが対応付けられている。 The pre-judgment table contains special symbol types, jackpot judgment results, special symbol judgment random numbers, reach judgment random numbers, special figure fluctuation pattern judgment random numbers, and special figure scheduled fluctuations as judgment results. A pattern and a start opening winning designation command indicating a special figure scheduled variation pattern are associated.
特図判定情報の事前判定では、大当り判定用乱数値によって、大当り、小当り、ハズレの何れであるのかを判定可能であり、特別図柄判定用乱数値によって特別図柄の種類を判定可能であり、リーチ判定用乱数値及び特図変動パターン判定用乱数値によって実行予定の特図予定変動パターンの種類を事前に判定可能であるため、始動口入賞指定コマンドから大当り、または小当りであるか否か、特別図柄の種類、特図予定変動パターンを特定することが可能となる。 In the prior determination of the special figure determination information, it is possible to determine whether it is a big hit, a small hit, or a loss by the big hit determination random number, and it is possible to determine the type of special symbol by the special symbol determination random number, Since it is possible to determine in advance the type of special figure scheduled variation pattern to be executed by the random value for reach determination and the random value for special figure variation pattern determination, whether it is a big hit or a small hit from the starting entrance winning prize designation command , It is possible to specify the type of special symbol and the special symbol scheduled variation pattern.
メインＣＰＵ１０１は、事前判定テーブルを参照し、大当り判定用乱数値、特別図柄判定用乱数値、リーチ判定用乱数値及び特図変動パターン判定用乱数値に基づいて、特図予定変動パターン及び始動口入賞指定コマンドを判定し、始動口入賞指定コマンドを演出制御基板３００に送信する処理を行う。
The
なお、メインＲＯＭ１０２には、時短遊技状態における特別図柄の変動パターンの決定時に参照される時短遊技状態用の特図変動パターン判定テーブルも記憶されている。ここで、時短遊技状態用の事前判定テーブルは、非時短遊技状態用の事前判定テーブルと第１特別図柄に対応する判定情報がない点で相違するが、基本的には非時短遊技状態用の事前判定テーブルと同様であるため、ここでは説明を省略する。
The
（大入賞口開放態様判定テーブル）
次に、図１３を用いて大入賞口開放態様判定テーブルについて説明を行う。
(Large winning mouth opening mode determination table)
Next, with reference to FIG. 13, a description will be given of the big winning opening mode determination table.
大入賞口開放態様判定テーブルには、特別図柄の停止特図データ、大当り遊技における最大ラウンド遊技回数と、一のラウンド遊技における大入賞口への最大規定個数と、大当り遊技の開始から最初のラウンド遊技を実行するまでのオープニング時間と、各ラウンド遊技で開放する大入賞口の種類、各ラウンド遊技で開放する大入賞口の最大開放回数と、各ラウンド遊技の「１」回の開放に対しての大入賞口の開放時間と、特定領域５０が有効となる期間である特定領域有効期間と、ラウンド遊技の終了後に大入賞口を閉鎖するインターバル時間と、最終ラウンド遊技の終了から大当り遊技が終了するまでのエンディング時間が対応付けられている。
In the big winning mouth opening mode determination table, there are special symbol stop special data, the maximum number of round games in the big winning game, the maximum specified number of the big winning mouth in one round game, and the first round from the start of the big winning game The opening time until the game is executed, the type of the big winning opening to be opened in each round game, the maximum number of openings of the big winning opening to be opened in each round game, and the opening of each round game "1" The opening time of the big winning opening, the specific area valid period that is the period during which the
メインＣＰＵ１０１は、停止特図データが「０１」の場合には、第１大当り遊技を実行し、停止特図データが「０２」の場合には、第１大当り遊技よりも遊技者に有利な第２大当り遊技を実行し、停止特図データが「０３」の場合には、第１大当り遊技や、第２大当り遊技よりも遊技者に不利な第３大当り遊技を実行する処理を行う。
The
なお、第１大当り遊技、及び第３大当り遊技は、「２」回目、及び「４」回目のラウンド遊技が第１大入賞口を開放する特定ラウンドとなっている。そして、特定ラウンドにおいて、遊技球が特定領域５０に入球すると大当り遊技の終了後が高確率遊技状態に設定されるようになっている。
In addition, the 1st jackpot game and the 3rd jackpot game are specific rounds in which the “2nd” and “4th” round games open the first jackpot. Then, in the specific round, when the game ball enters the
（遊技状態設定テーブル）
次に、図１４を用いて、遊技状態設定テーブルについて説明を行う。
(Game state setting table)
Next, the game state setting table will be described with reference to FIG.
遊技状態設定テーブルは、大当り遊技終了後の遊技状態を設定するためのテーブルである。また、遊技状態設定テーブルは、特別図柄の停止特図データと、大当り当選時の遊技状態を示す当選時状態データと、時短遊技状態であることを示す時短遊技フラグと、時短遊技状態で実行可能な変動表示の回数を示す時短回数（Ｊ）とが対応付けられている。 The game state setting table is a table for setting the game state after the jackpot game ends. In addition, the game state setting table can be executed in a time-saving game state with stop special pattern data of special symbols, winning state data indicating the game state at the time of jackpot winning, and a time-saving game flag indicating that it is a time-saving game state. It is associated with the number of times of time reduction (J) indicating the number of times of variable display.
ここで、「当選時状態データ」とは、大当り当選時の遊技状態を示す情報である。そして、遊技状態は、非時短遊技状態、時短遊技状態、低確率遊技状態及び高確率遊技状態の組み合わせから構成されている。 Here, the "state data at the time of winning" is information indicating the game state at the time of winning the jackpot. The game state is composed of a combination of a non-time-saving game state, a time-saving game state, a low-probability game state, and a high-probability game state.
メインＣＰＵ１０１は、遊技状態設定テーブルを参照し、停止特図データと、当選時状態データとに基づいて、時短遊技フラグと、時短回数（Ｊ）を決定する処理を行う。
The
遊技状態設定テーブルの第１の特徴としては、同じ停止特図データであっても、当選時状態データに基づいて、時短回数（Ｊ）を異ならせる場合がある点が挙げられる。 A first feature of the game state setting table is that even with the same stop special figure data, the number of times of time saving (J) may be changed based on the winning state data.
具体的には、停止特図データが「０１」の場合において、当選時状態データとして低確非時短遊技状態を示す「００（Ｈ）」が記憶されている場合には、大当り遊技の終了時に時短遊技フラグをセットせず、時短回数（Ｊ）として「０」回がセットされる。一方で、当選時状態データとして低確時短遊技状態を示す「０１（Ｈ）」や高確時短遊技状態を示す「０２（Ｈ）」が記憶されている場合には、大当り遊技の終了時に時短遊技フラグをセットして、時短回数（Ｊ）として「１００」回がセットされる。これにより、大当り当選時の遊技状態によって時短回数（Ｊ）を変化させ、大当り当選時の遊技状態に対する興味を遊技者に持たせることができる。 Specifically, when the stop special figure data is "01", if "00 (H)" indicating a low-probability short-time gaming state is stored as state data at the time of winning, at the end of the jackpot game Without setting the time saving game flag, "0" time is set as the number of time saving times (J). On the other hand, if "01 (H)" indicating a low-probability short-time gaming state or "02 (H)" indicating a high-probability short-time gaming state is stored as state data at the time of winning, the time-saving at the end of the jackpot game. A game flag is set, and "100" times are set as the number of times of time saving (J). As a result, the number of time saving times (J) can be changed according to the game state when the big win is won, and the player can be interested in the game state when the big win is won.
また、遊技状態設定テーブルの第２の特徴としては、設定される時短遊技フラグの種類が設定値によって変化せずに同一である点が挙げられる。これにより、遊技者の有利な度合いが設定値によって極端に変わってしまうことがなくなるので、遊技者が安心して遊技を行うことが可能となる。 A second feature of the game state setting table is that the type of time saving game flag to be set is the same without changing depending on the set value. As a result, it is possible for the player to play the game with peace of mind because the degree of advantage of the player does not change significantly depending on the set value.
（主制御基板１００におけるメイン処理）
次に、図１５を用いて、主制御基板１００におけるメイン処理について説明を行う。
(Main processing in main control board 100)
Next, main processing in the
（ステップＳ１）
ステップＳ１において、メインＣＰＵ１０１は、後で図１６を用いて詳述する初期設定処理を行う。当該処理により、設定変更操作に基づき設定値を変更するための設定変更処理や、ＲＷＭクリア操作に基づきメインＲＡＭ１０３の所定のＲＷＭ領域を初期化するためのＲＷＭクリア処理等を行う。そして、ステップＳ１の処理が終了すると、ステップＳ２に処理を移行する。
(Step S1)
In step S1, the
（ステップＳ２）
ステップＳ２において、メインＣＰＵ１０１は、乱数値更新処理を行う。具体的には、メインＣＰＵ１０１は、特別図柄判定用乱数値及びリーチ判定用乱数値を更新し、大当り判定用初期乱数値、特別図柄判定用初期乱数値、当り判定用初期乱数値、普通図柄決定用初期乱数値を更新する処理を行う。そして、ステップＳ２の処理が終了すると、ステップＳ３に処理を移行する。
(Step S2)
In step S2, the
（ステップＳ３）
ステップＳ３において、メインＣＰＵ１０１は、電圧降下を検知したか否かを判定する処理を行う。具体的には、メインＣＰＵ１０１は、電源基板４００の電断検出回路４０１から供給される電源の電圧が降下したことを検知したか否かを判定する処理を行う。そして、電圧降下を検知したと判定された場合（ステップＳ３＝ＹＥＳ）には、ステップＳ４に処理を移行する。一方で、電圧降下を検知していないと判定された場合（ステップＳ３＝ＮＯ）には、ステップＳ２に処理を移行する。
(Step S3)
In step S3, the
（ステップＳ４）
ステップＳ４において、メインＣＰＵ１０１は、電圧降下が所定期間継続して検知されたか否かを判定する処理を行う。具体的には、メインＣＰＵ１０１は、電圧降下検知信号が所定期間（例えば「１０」ｍｓ）継続して入力されているか否かを判定する処理を行う。そして、電圧降下が所定期間継続して検知されたと判定された場合には（ステップＳ４＝ＹＥＳ）、完全なる停電が発生したと判断し、ステップＳ５に処理を移行する。一方で、電圧降下が所定期間継続して検知されていないと判定された場合には（ステップＳ４＝ＮＯ）、供給される電源の電圧が一瞬だけ降下する瞬間停電の可能性があることを想定してステップＳ３に処理を移行する。
(Step S4)
In step S4, the
（ステップＳ５）
ステップＳ５において、メインＣＰＵ１０１は、割込処理を禁止する処理を行う。具体的には、メインＣＰＵ１０１は、後で図２０を用いて説明を行う主制御基板１００におけるタイマ割込処理を禁止する割込禁止を設定する処理を行う。そして、ステップＳ５の処理が終了すると、ステップＳ６に処理を移行する。
(Step S5)
In step S5, the
（ステップＳ６）
ステップＳ６において、メインＣＰＵ１０１は、電源遮断指定コマンド送信処理を行う。具体的には、メインＣＰＵ１０１は、払出制御基板２００に対して電源遮断指定コマンドを送信する処理を行う。これにより、払出制御基板２００は、電源遮断指定コマンドを受信したことに基づいて、払出ＲＡＭ２１３に記憶されている遊技球の残り払出数を示す残り払出数指定コマンドを主制御基板１００に対して送信する処理を行う。そして、ステップＳ６の処理が終了すると、ステップＳ７に処理を移行する。
(Step S6)
In step S6, the
（ステップＳ７）
ステップＳ７において、メインＣＰＵ１０１は、残り払出数指定コマンドを受信したか否かを判定する処理を行う。具体的には、メインＣＰＵ１０１は、払出制御基板２００から残り払出数指定コマンドを受信したか否かを判定する処理を行う。そして、残り払出数指定コマンドを受信したと判定された場合には（ステップＳ７＝ＹＥＳ）、ステップＳ９に処理を移行する。一方で、残り払出数指定コマンドを受信していないと判定された場合には（ステップＳ７＝ＮＯ）、ステップＳ８に処理を移行する。
(Step S7)
In step S7, the
（ステップＳ８）
ステップＳ８において、メインＣＰＵ１０１は、待機時間が経過したか否かを判定する処理を行う。具体的には、メインＣＰＵ１０１は、払出制御基板２００から残り払出数指定コマンドの受信を待機するための待機時間が経過したか否かを判定する処理を行う。そして、待機時間が経過したと判定された場合には（ステップＳ８＝ＹＥＳ）、ステップＳ９に処理を移行する。一方で、待機時間が経過していないと判定された場合には（ステップＳ８＝ＮＯ）、払出制御基板２００と正常な通信ができないと想定して、ステップＳ７に処理を移行する。
(Step S8)
In step S8, the
（ステップＳ９）
ステップＳ９において、メインＣＰＵ１０１は、払出カウンタに払出数を記憶する処理を行う。具体的には、メインＣＰＵ１０１は、残り払出数指定コマンドを受信している場合には、残り払出数指定コマンドにより特定される残り払出数を払出カウンタに記憶する処理を行う。一方で、残り払出数指定コマンドを受信していない場合には、残り払出数として「０」を記憶する処理を行う。なお、ここで記憶された残り払出数は、後述するタイマ割込の払出制御処理において参照され、電源が復旧した後に残り払出数に応じた払出数指定コマンドが払出制御基板２００に送信されることになる。そして、ステップＳ９の処理が終了すると、ステップＳ１０に処理を移行する。
(Step S9)
In step S9, the
（ステップＳ１０）
ステップＳ１０において、メインＣＰＵ１０１は、出力ポートをクリアする処理を行う。当該処理により、出力ポートをクリアする処理を行った結果、出力ポートの出力状態が初期化されて各種表示器（例えば、第１特別図柄表示器６０や、第２特別図柄表示器６１）や、各種駆動源（例えば、第２始動口開閉ソレノイド４５や、第１大入賞口開閉ソレノイド４８）の動作が停止することになる。そして、ステップＳ１０の処理が終了すると、ステップＳ１１に処理を移行する。
(Step S10)
In step S10, the
（ステップＳ１１）
ステップＳ１１において、メインＣＰＵ１０１は、メインＲＡＭ１０３の遊技用ＲＷＭ領域のチェックサムを算出し、遊技用ＲＷＭ領域の所定の領域に記憶する処理を行う。当該処理により、次回の電源ＯＮ時にチェックサムによる遊技用ＲＷＭ領域のデータ異常判定を行うことが可能となる。そして、ステップＳ１１の処理が終了すると、ステップＳ１２に処理を移行する。
(Step S11)
In step S11, the
（ステップＳ１２）
ステップＳ１２において、メインＣＰＵ１０１は、メインＲＡＭ１０３にバックアップフラグを記憶する処理を行う。具体的には、メインＣＰＵ１０１は、メインＲＡＭ１０３の遊技用ＲＷＭ領域に、メインＲＡＭ１０３のデータがバックアップされている（電源復旧である）ことを示すバックアップフラグを記憶する処理を行う。そして、ステップＳ１２の処理が終了すると、ステップＳ１３に処理を移行する。
(Step S12)
In step S<b>12 , the
（ステップＳ１３）
ステップＳ１３において、メインＣＰＵ１０１は、ＲＷＭアクセスを禁止する処理を行う。当該処理により、メインＣＰＵ１０１は、電源供給が完全に断たれるまで待機することとなる。そして、ステップＳ１３の処理が終了すると、主制御基板１００におけるメイン処理を終了する。
(Step S13)
In step S13, the
（初期設定処理）
次に、図１６を用いて、主制御基板１００におけるメイン処理のステップＳ１により行われる初期設定処理のサブルーチンについて説明を行う。
(initial setting processing)
Next, with reference to FIG. 16, the subroutine of the initial setting process performed in step S1 of the main process in the
（ステップＳ１－１）
ステップＳ１－１において、メインＣＰＵ１０１は、全割込を禁止する処理を行う。具体的には、メインＣＰＵ１０１は、主制御基板１００におけるタイマ割込処理を行うことを禁止する処理を行う。そして、ステップＳ１－１の処理が終了すると、ステップＳ１－２に処理を移行する。
(Step S1-1)
In step S1-1, the
（ステップＳ１－２）
ステップＳ１－２において、メインＣＰＵ１０１は、メインＣＰＵ初期設定処理を行う。具体的には、メインＣＰＵ１０１は、内部機能レジスタ１４０の設定する処理等を行う。そして、ステップＳ１－２の処理が終了すると、ステップＳ１－３に処理を移行する。
(Step S1-2)
In step S1-2, the
（ステップＳ１－３）
ステップＳ１－３において、メインＣＰＵ１０１は、他基板起動待ち処理を行う。具体的には、メインＣＰＵ１０１は、払出制御基板２００や、演出制御基板３００が主制御基板１００から送信されるコマンドを取りこぼさないように、「１」にわたって待機する処理を行う。そして、ステップＳ１－３の処理が終了すると、ステップＳ１－４に処理を移行する。
(Step S1-3)
In step S1-3, the
（ステップＳ１－４）
ステップＳ１－４において、メインＣＰＵ１０１は、ＲＷＭのアクセスを許可する処理を行う。具体的には、メインＣＰＵ１０１は、メインＲＡＭ１０３のＲＷＭ領域へのアクセスを許可する処理を行う。そして、ステップＳ１－４の処理が終了すると、ステップＳ１－５に処理を移行する。
(Step S1-4)
In step S1-4, the
（ステップＳ１－５）
ステップＳ１－５において、メインＣＰＵ１０１は、発射許可指定コマンド送信処理を行う。具体的には、メインＣＰＵ１０１は、払出制御基板２００に対して発射許可指定コマンドに送信する処理を行う。これにより、払出制御部２１０は、発射ハンドル１４による遊技球の発射を許可するための処理を行うこととなる。そして、ステップＳ１－５の処理が終了すると、ステップＳ１－６に処理を移行する。
(Step S1-5)
At step S1-5, the
（ステップＳ１－６）
ステップＳ１－６において、メインＣＰＵ１０１は、バックアップフラグがあるか否かを判定する処理を行う。具体的には、メインＣＰＵ１０１は、メインＲＡＭ１０３の遊技用ＲＷＭ領域に電源復旧であることを示すバックアップフラグが記憶されているか否かを判定する処理を行う。ここで、バックアップフラグが記憶されている場合には、電源復旧のときであると判定され、バックアップフラグが記憶されていない場合には、初回の電源投入であると判定される。そして、バックアップフラグがあると判定された場合には（ステップＳ１－６＝ＹＥＳ）、ステップＳ１－７に処理を移行する。一方で、バックアップフラグがあると判定された場合には（ステップＳ１－６＝ＮＯ）、ステップＳ１－８に処理を移行する。
(Step S1-6)
In step S1-6, the
（ステップＳ１－７）
ステップＳ１－７において、メインＣＰＵ１０１は、遊技用ＲＷＭ領域のチェックサム算出処理を行う。具体的には、メインＣＰＵ１０１は、メインＲＡＭ１０３の遊技用ＲＷＭ領域のチェックサムを算出することにより、異常があるか否かを判断する処理を行う。そして、ステップＳ１－７の処理が終了すると、ステップＳ１－８に処理を移行する。
(Step S1-7)
At step S1-7, the
（ステップＳ１－８）
ステップＳ１－８において、メインＣＰＵ１０１は、設定変更操作があったか否かを判定する処理を行う。具体的には、メインＣＰＵ１０１は、設定キースイッチ１２３ｓｗがＯＦＦ状態からＯＮ状態となった後、ＲＷＭクリアスイッチ１２２ｓｗがＯＮ状態となったか否かを判定する処理を行う。そして、設定変更操作があったと判定された場合には（ステップＳ１－８＝ＹＥＳ）、ステップＳ１－８に処理を移行する。一方で、設定変更操作がないと判定された場合には（ステップＳ１－８＝ＮＯ）、ステップＳ１－１０に処理を移行する。
(Step S1-8)
In step S1-8, the
（ステップＳ１－９）
ステップＳ１－９において、メインＣＰＵ１０１は、後で図１７を用いて詳述する設定変更処理を行う。当該処理により、設定値を変更する処理が行われる。そして、ステップＳ１－９の処理が終了すると、ステップＳ１－１３に処理を移行する。
(Step S1-9)
At step S1-9, the
（ステップＳ１－１０）
ステップＳ１－１０において、メインＣＰＵ１０１は、チェックサムが正常であるか否かを判定する。具体的には、メインＣＰＵ１０１は、メインＲＡＭ１０３の遊技用ＲＷＭ領域にセーブされているチェックサムと、ステップＳ１－７で算出したチェックサムが一致するか否かを判定する処理を行う。そして、チェックサムが正常であると判定された場合には（ステップＳ１－１０＝ＹＥＳ）、ステップＳ１－１１に処理を移行する。一方で、チェックサムが正常ではないと判定された場合には（ステップＳ１－１０＝ＮＯ）、復帰不可能エラー処理を行う。
(Step S1-10)
At step S1-10, the
ここで、復帰不可能エラー処理では、復帰不可能エラーを示すエラー情報「Ｅ」を情報表示器１２４に表示する処理や、演出制御基板３００に復帰不可能エラーが発生したことを示す復帰不可能エラー指定コマンドを送信する処理、主制御基板１００におけるタイマ割込処理を禁止する割込禁止を設定する処理、出力ポートをクリアした後に、遊技情報出力端子板７７のセキュリティ信号端子（具体的には、後述の「ピンＮｏ．２５」のピンの「５」ビット目）から復帰不可能エラーの発生を示す復帰不可能エラー信号を出力し、電源供給が完全に断たれるまで待機する処理が行われる。これにより、演出制御基板３００では、復帰不可能エラーが発生したことを示す復帰不可能エラー報知を実行するための処理が行われることになる。
Here, in the non-recoverable error processing, the error information "E" indicating the non-recoverable error is displayed on the
また、「復帰不可能エラー」とは、遊技の制御が行われなくなるエラー状態である。ここで、復帰不可能エラーとなった場合には、ステップＳ１－９の設定変更処理が実行されることにより解除される。このため、復帰不可能エラーが発生した場合には、電源基板４００に設けられる電源スイッチをＯＦＦにした後に、設定変更操作を伴わずに電源スイッチをＯＮにしたとしても解除されることがなく、設定変更操作を伴って電源スイッチをＯＮにしなければならない。なお、復帰不可能エラー中においては、各種入力装置（各種スイッチ、各種センサ）からの信号入力の有無を一切監視しないようになっている。
In addition, "unrecoverable error" is an error state in which game control is no longer performed. Here, if an unrecoverable error occurs, the error is canceled by executing the setting change process in step S1-9. Therefore, when an unrecoverable error occurs, even if the power switch provided on the
また、「復帰不可能エラー報知」とは、画像表示装置に復帰不可能エラーが発生したことを認識させるための復帰不可能エラー画面（例えば、「復帰不可能エラーです。設定変更を行って下さい」という文字画像が表示される画面）を表示したり、枠用照明装置１１や盤用照明装置７４を電源断まで所定の発光色（例えば、「赤色」）で全点灯させたり、音声出力装置１０から復帰不可能エラーが発生したことを示す復帰不可能エラー音（「復帰不可能エラーです」という音声と、ブザー音）を電源断まで出力したりすることである。
In addition, the "unrecoverable error notification" is an unrecoverable error screen to make the image display device recognize that an unrecoverable error has occurred (for example, "This is an unrecoverable error. Please change the settings. ”), the
（ステップＳ１－１１）
ステップＳ１－１１において、メインＣＰＵ１０１は、設定値記憶領域の値が正常であるか否かを判定する処理を行う。具体的には、メインＣＰＵ１０１は、設定値記憶領域に記憶されている設定値が適正範囲内（本実施形態においては、「０」～「３」の範囲内）であるか否かを判定する。そして、設定値記憶領域の値が正常であると判定された場合には（ステップＳ１－１１＝ＹＥＳ）、ステップＳ１－１２に処理を移行する。一方で、設定値記憶領域の値が正常ではないと判定された場合には（ステップＳ１－１１＝ＮＯ）、上述した復帰不可能エラー処理を行う。
(Step S1-11)
At step S1-11, the
（ステップＳ１－１２）
ステップＳ１－１２において、メインＣＰＵ１０１は、ＲＷＭクリア操作があったか否かを判定する処理を行う。具体的には、メインＣＰＵ１０１は、ＲＷＭクリアスイッチ１２２ｓｗがＯＮ状態であるか否かを判定する処理を行う。そして、ＲＷＭクリア操作があった場合には（ステップＳ１－１２＝ＹＥＳ）、ステップＳ１－１３に処理を移行する。一方で、ＲＷＭクリア操作がない場合には（ステップＳ１－１２＝ＮＯ）、ステップＳ１－１６に処理を移行する。
(Step S1-12)
At step S1-12, the
（ステップＳ１－１３）
ステップＳ１－１３において、メインＣＰＵ１０１は、後で図１８を用いて詳述するＲＷＭクリア処理を行う。当該処理により、遊技用ＲＷＭ領域の設定値記憶領域以外の領域が初期化されることとなる。そして、ステップＳ１－１３の処理が終了すると、ステップＳ１－１４に処理を移行する。
(Step S1-13)
At step S1-13, the
（ステップＳ１－１４）
ステップＳ１－１４において、メインＣＰＵ１０１は、駆動源初期動作処理を行う。具体的には、メインＣＰＵ１０１は、主制御基板１００が遊技の進行に応じて作動させる各種駆動源（例えば、第２始動口開閉ソレノイド４５、第１大入賞口開閉ソレノイド４８、第２大入賞口開閉ソレノイド５４、流路切替ソレノイド５５）を所定期間にわたって初期動作させる処理を行う。そして、ステップＳ１－１４の処理が終了すると、ステップＳ１－１５に処理を移行する。
(Step S1-14)
At step S1-14, the
（ステップＳ１－１５）
ステップＳ１－１５において、メインＣＰＵ１０１は、電源投入指定コマンド送信処理を行う。具体的には、メインＣＰＵ１０１は、遊技の制御状態が初期化されたこと、及び現在の遊技状態を示す電源投入指定コマンドを払出制御基板２００、及び演出制御基板３００に送信する処理を行う。これにより、演出制御基板３００では、遊技の制御状態が初期化されたこと示す電源投入報知を実行するための処理が行われることになる。そして、ステップＳ１－１５の処理が終了すると、ステップＳ１－２２に処理を移行する。
(Step S1-15)
At step S1-15, the
「電源投入報知」とは、遊技の制御状態が初期化されたことを認識させるための電源投入時の初期画面（背景画像と演出図柄７１の「１３５」）を第１画像表示装置６９、及び／または第２画像表示装置７０に表示したり、枠用照明装置１１や盤用照明装置７４を所定期間（例えば「６０」ｓｅｃ）にわたって所定の発光色（例えば、「白色」）で全点灯させたり、音声出力装置１０からＲＷＭ領域が初期化されたことを示す電源投入報知音（「ＲＷＭがクリアされました」という音声、及びブザー音）を所定期間（例えば、「３０」ｓｅｃ）にわたって出力したりすることである。
The “power-on notification” means that the initial screen (“135” of the background image and the effect pattern 71) at the time of power-on for making it possible to recognize that the control state of the game has been initialized is displayed on the first
なお、電源投入報知において、第１画像表示装置６９、及び／または第２画像表示装置７０に初期画面を表示するのではなく、第１画像表示装置６９や、第２画像表示装置７０にＲＷＭ領域がクリアされたことを報知する表示を表示するようにしてもよい。
In the power-on notification, instead of displaying the initial screen on the first
（ステップＳ１－１６）
ステップＳ１－１６において、メインＣＰＵ１０１は、設定確認操作が行われたか否かを判定する処理を行う。具体的には、メインＣＰＵ１０１は、設定キースイッチ１２３ｓｗがＯＦＦ状態からＯＮ状態となったか否かを判定する。そして、設定確認操作が行われたと判定された場合には（ステップＳ１－１６＝ＹＥＳ）、ステップＳ１－１７に処理を移行する。一方で、設定確認操作が行われていないと判定された場合には（ステップＳ１－１６＝ＮＯ）、ステップＳ１－１９に処理を移行する。
(Step S1-16)
In step S1-16, the
（ステップＳ１－１７）
ステップＳ１－１７において、メインＣＰＵ１０１は、後で図１９を用いて詳述する設定確認処理を行う。当該処理により、遊技用ＲＷＭ領域の設定値記憶領域に記憶されている設定値が情報表示器１２４に表示されることとなる。そして、ステップＳ１－１７の処理が終了すると、ステップＳ１－１８に処理を移行する。
(Step S1-17)
At step S1-17, the
（ステップＳ１－１８）
ステップＳ１－１８において、メインＣＰＵ１０１は、駆動源初期動作処理を行う。具体的には、メインＣＰＵ１０１は、上述したステップＳ１－１４の駆動源初期動作処理と同様の処理を行う。そして、ステップＳ１－１８の処理が終了すると、ステップＳ１－１９に処理を移行する。
(Step S1-18)
At step S1-18, the
（ステップＳ１－１９）
ステップＳ１－１９において、メインＣＰＵ１０１は、ＲＷＭ領域設定処理を行う。具体的には、メインＣＰＵ１０１は、メインＲＡＭ１０３の遊技用ＲＷＭ領域にセーブされているバックアップフラグ及びチェックサムをクリアし、電源復旧時のＲＷＭ領域の設定する処理を行う。これにより、遊技の制御状態が電源断前の状態に復帰するので、電源断前の状態から遊技を再開することが可能となる。そして、ステップＳ１－１９の処理が終了すると、ステップＳ１－２０に処理を移行する。
(Step S1-19)
In step S1-19, the
（ステップＳ１－２０）
ステップＳ１－２０において、メインＣＰＵ１０１は、電源復旧指定コマンド送信処理を行う。具体的には、メインＣＰＵ１０１は、遊技の制御状態が復旧したこと、及び停電発生前の遊技状態を示す電源復旧指定コマンドを演出制御基板３００に対して送信する処理を行う。これにより、演出制御基板３００は、設定確認報知等を終了させて遊技の制御状態が電源断前の状態に復帰したことを示す電源復旧報知を実行する処理を行う。そして、ステップＳ１－２０の処理が終了すると、ステップＳ１－２１に処理を移行する。
(Step S1-20)
At step S1-20, the
ここで、「電源復旧報知」とは、画像表示装置に遊技の制御状態が電源断前の状態に復帰したことを認識させるため電源復旧画面を所定期間（例えば、「３０」ｓｅｃ）にわたって表示したり、枠用照明装置１１や盤用照明装置７４を所定期間（例えば、「６０」ｓｅｃ）にわたって所定の発光色（例えば、「白色」）で全点灯させたり、電源が復旧したことを示す電源復旧報知音（ブザー音）を音声出力装置１０により所定期間（例えば、「３０」ｓｅｃ）にわたって出力したりすることである。
Here, the "notification of power restoration" means that a power restoration screen is displayed for a predetermined period (for example, "30" seconds) in order to make the image display device recognize that the control state of the game has returned to the state before the power interruption. Alternatively, the
（ステップＳ１－２１）
ステップＳ１－２１において、メインＣＰＵ１０１は、各種コマンド送信処理を行う。具体的には、メインＣＰＵ１０１は、各種コマンド（例えば、特図保留数に係る情報を有する特別図柄記憶指定コマンド）を演出制御基板３００に対して送信する処理を行う。そして、ステップＳ１－２１の処理が終了すると、ステップＳ１－２２に処理を移行する。
(Step S1-21)
At step S1-21, the
（ステップＳ１－２２）
ステップＳ１－２２において、メインＣＰＵ１０１は、設定値指定コマンド送信処理を行う。具体的には、メインＣＰＵ１０１は、設定値指定コマンドを演出制御基板３００に送信する処理を行う。これにより、演出制御基板３００は、現在の設定値を把握することが可能となる。なお、この設定値指定コマンドは、電源投入指定コマンドや電源復旧指定コマンドが送信される前に演出制御基板３００に送信してもよい。また、設定値指定コマンドを特別図柄の変動表示の開始毎にも送信してもよいし、大当り遊技の開始毎にも送信してもよい。そして、ステップＳ１－２２の処理が終了すると、ステップＳ１－２３に処理を移行する。
(Step S1-22)
At step S1-22, the
（ステップＳ１－２３）
ステップＳ１－２３において、メインＣＰＵ１０１は、ＣＴＣ起動処理を行う。具体的には、メインＣＰＵ１０１は、「４」ｍｓごとにタイマ割込を発生させるためのＣＴＣ１０８を起動する処理を行う。そして、ステップＳ１－２３の処理が終了すると、ステップＳ１－２４に処理を移行する。
(Step S1-23)
At step S1-23, the
（ステップＳ１－２４）
ステップＳ１－２４において、メインＣＰＵ１０１は、全割込を許可する処理を行う。これにより、主制御基板１００におけるタイマ割込処理が行われることとなる。そして、ステップＳ１－２４の処理が終了すると、初期設定処理のサブルーチンを終了し、主制御基板１００におけるメイン処理のステップＳ２に処理を移行する。
(Step S1-24)
At step S1-24, the
（設定変更処理）
次に、図１７を用いて、初期設定処理のステップＳ１－９により行われる設定変更処理のサブルーチンについて説明を行う。
(setting change processing)
Next, referring to FIG. 17, the subroutine of the setting change process performed in step S1-9 of the initial setting process will be described.
（ステップＳ１－９－１）
ステップＳ１－９－１において、メインＣＰＵ１０１は、設定変更中信号出力処理を行う。具体的には、メインＣＰＵ１０１は、遊技情報出力端子板７７のセキュリティ信号端子（具体的には、後述の「ピンＮｏ．２５」のピンの「５」ビット目）から設定変更中であることを示す設定変更中信号の出力を開始する。なお、設定変更中信号は、設定変更中である限り継続して出力される。また、設定変更中信号は、設定変更が終了してからも、「２００」ｍｓの間出力されてから出力が終了されることとなる。そして、ステップＳ１－９－１の処理が終了すると、ステップＳ１－９－２に処理を移行する。
(Step S1-9-1)
In step S1-9-1, the
（ステップＳ１－９－２）
ステップＳ１－９－２において、メインＣＰＵ１０１は、状態確認表示処理を行う。具体的には、メインＣＰＵ１０１は、状態確認表示器６８の「１」個のＬＥＤを点灯する処理を行う。これにより、遊技店の店員は、状態確認表示器６８を確認することで設定変更中であることを把握することが可能となる。そして、ステップＳ１－９－２の処理が終了すると、ステップＳ１－９－３に処理を移行する。
(Step S1-9-2)
In step S1-9-2, the
（ステップＳ１－９－３）
ステップＳ１－９－３において、メインＣＰＵ１０１は、設定変更指定コマンド送信処理を行う。具体的には、メインＣＰＵ１０１は、演出制御基板３００に対して設定変更指定コマンドを送信する処理を行う。これにより、演出制御基板３００は、設定値の変更中であることを報知するための設定変更報知を実行するための処理を行う。そして、ステップＳ１－９－３の処理が終了すると、ステップＳ１－９－４に処理を移行する。
(Step S1-9-3)
In step S1-9-3, the
ここで、「設定変更報知」とは、第１画像表示装置６９や、第２画像表示装置７０に設定値の変更中であることを示す設定変更中画面を表示したり、枠用照明装置１１や盤用照明装置７４を設定変更中にわたって所定の発光色（例えば、「白色」）で全点灯させたりすることである。なお、音声出力装置１０から設定変更中であることを示す設定変更報知音（例えば、「設定変更中です」という音声）を出力してもよい。これにより、遊技店員が第１画像表示装置６９や、第２画像表示装置７０、枠用照明装置１１、盤用照明装置７４、音声出力装置１０を確認することで設定変更中であることを把握することが可能となる。
Here, the “setting change notification” means displaying a setting changing screen indicating that the setting value is being changed on the first
（ステップＳ１－９－４）
ステップＳ１－９－４において、メインＣＰＵ１０１は、設定値記憶領域の設定値を減算し、設定値記憶領域に記憶する処理を行う。具体的には、メインＣＰＵ１０１は、設定値記憶領域に記憶されている設定値から「１」減算し、設定値記憶領域に記憶する処理を行う。そして、ステップＳ１－９－４の処理が終了すると、ステップＳ１－９－５に処理を移行する。
(Step S1-9-4)
At step S1-9-4, the
（ステップＳ１－９－５）
ステップＳ１－９－５において、メインＣＰＵ１０１は、設定値記憶領域初期化処理を行う。具体的には、メインＣＰＵ１０１は、メインＲＡＭ１０３の遊技用ＲＷＭ領域の設定値記憶領域を初期化する処理を行う。そして、ステップＳ１－９－５の処理が終了すると、ステップＳ１－９－６に処理を移行する。
(Step S1-9-5)
At step S1-9-5, the
（ステップＳ１－９－６）
ステップＳ１－９－６において、メインＣＰＵ１０１は、設定値記憶領域の値が正常であるか否かを判定する処理を行う。具体的には、メインＣＰＵ１０１は、設定値記憶領域に記憶されている設定値が適正範囲内（ステップＳ１－９－６の処理においては、「０」～「３」の範囲内）であるか否かを判定する。そして、設定値記憶領域の値が正常であると判定された場合には（ステップＳ１－９－６＝ＹＥＳ）、ステップＳ１－９－８に処理を移行する。一方で、設定値記憶領域の値が正常ではないと判定された場合には（ステップＳ１－９－６＝ＮＯ）、ステップＳ１－９－７に処理を移行する。
(Step S1-9-6)
At step S1-9-6, the
（ステップＳ１－９－７）
ステップＳ１－９－７において、メインＣＰＵ１０１は、設定値記憶領域の設定値に初期値をセットする処理を行う。具体的には、メインＣＰＵ１０１は、設定値記憶領域に記憶されている設定値に初期値（例えば、「０」）をセットする処理を行う。そして、ステップＳ１－９－７の処理が終了すると、ステップＳ１－９－８に処理を移行する。
(Step S1-9-7)
At step S1-9-7, the
（ステップＳ１－９－８）
ステップＳ１－９－８において、メインＣＰＵ１０１は、設定値表示処理を行う。具体的には、メインＣＰＵ１０１は、現在の設定値を情報表示器１２４に表示する処理を行う。そして、ステップＳ１－９－８の処理が終了すると、ステップＳ１－９－９に処理を移行する。
(Step S1-9-8)
At step S1-9-8, the
（ステップＳ１－９－９）
ステップＳ１－９－９において、メインＣＰＵ１０１は、設定値更新操作があったか否かを判定する。具体的には、メインＣＰＵ１０１は、ＲＷＭクリアスイッチ１２２ｓｗがＯＦＦ状態からＯＮ状態となったか否かを判定する処理を行う。そして、設定値更新操作があったと判定された場合には（ステップＳ１－９－９＝ＹＥＳ）、ステップＳ１－９－１０に処理を移行する。一方で、設定値更新操作があったと判定された場合には（ステップＳ１－９－９＝ＮＯ）、ステップＳ１－９－１３に処理を移行する。
(Step S1-9-9)
At step S1-9-9, the
（ステップＳ１－９－１０）
ステップＳ１－９－１０において、メインＣＰＵ１０１は、設定値記憶領域に記憶されている設定値に「１」加算する処理を行う。そして、ステップＳ１－９－１０の処理が終了すると、ステップＳ１－９－１１に処理を移行する。
(Step S1-9-10)
At step S1-9-10, the
（ステップＳ１－９－１１）
ステップＳ１－９－１１において、メインＣＰＵ１０１は、設定値補正処理を行う。具体的には、メインＣＰＵ１０１は、ステップＳ１－９－１０の処理により加算された設定値記憶領域に記憶されている設定値が適正範囲（本実施形態では、「０」～「３」）を超えた値（本実施形態では、「４」）となっている場合に、設定値を「０」に補正する処理を行う。一方で、設定値が適正範囲である場合には、設定値を補正することなく設定値補正処理を終了する。そして、ステップＳ１－９－１１の処理が終了すると、ステップＳ１－９－１２に処理を移行する。
(Step S1-9-11)
At step S1-9-11, the
（ステップＳ１－９－１２）
ステップＳ１－９－１２において、メインＣＰＵ１０１は、設定値表示処理を行う。具体的には、メインＣＰＵ１０１は、現在の設定値記憶領域に記憶されている設定値を情報表示器１２４に表示する処理を行う。これにより、遊技店の店員が情報表示器１２４を確認することで確定前の設定値を把握することが可能となる。そして、ステップＳ１－９－１２の処理が終了すると、ステップＳ１－９－１３に処理を移行する。
(Step S1-9-12)
At step S1-9-12, the
（ステップＳ１－９－１３）
ステップＳ１－９－１３において、メインＣＰＵ１０１は、設定値確定操作があったか否かを判定する。具体的には、メインＣＰＵ１０１は、設定キースイッチ１２３ｓｗがＯＮ状態からＯＦＦ状態となったか否かを判定する処理を行う。そして、設定値確定操作があったと判定された場合には（ステップＳ１－９－１３＝ＹＥＳ）、ステップＳ１－９－１４に処理を移行する。一方で、設定値確定操作がされていないと判定された場合には（ステップＳ１－９－１３＝ＮＯ）、ステップＳ１－９－９に処理を移行する。
(Step S1-9-13)
At step S1-9-13, the
（ステップＳ１－９－１４）
ステップＳ１－９－１４において、メインＣＰＵ１０１は、設定値記憶領域の設定値を加算し、設定値記憶領域に記憶する処理を行う。具体的には、メインＣＰＵ１０１は、設定値記憶領域に記憶されている設定値に「１」加算し、設定値記憶領域に記憶する処理を行う。そして、ステップＳ１－９－１４の処理が終了すると、ステップＳ１－９－１５に処理を移行する。
(Step S1-9-14)
In step S1-9-14, the
（ステップＳ１－９－１５）
ステップＳ１－９－１５において、メインＣＰＵ１０１は、設定値記憶領域初期化処理を行う。具体的には、メインＣＰＵ１０１は、設定値記憶領域の設定値を初期化する処理を行う。そして、ステップＳ１－９－１５の処理が終了すると、ステップＳ１－９－１６に処理を移行する。
(Step S1-9-15)
At step S1-9-15, the
（ステップＳ１－９－１６）
ステップＳ１－９－１６において、メインＣＰＵ１０１は、設定値表示終了処理を行う。具体的には、メインＣＰＵ１０１は、情報表示器１２４に表示されている設定値の表示を終了する処理を行う。そして、ステップＳ１－９－１６の処理が終了すると、ステップＳ１－９－１７に処理を移行する。
(Step S1-9-16)
At step S1-9-16, the
（ステップＳ１－９－１７）
ステップＳ１－９－１７において、メインＣＰＵ１０１は、状態確認表示終了処理を行う。具体的には、メインＣＰＵ１０１は、状態確認表示器６８に表示されている設定確認モードの表示を終了する処理を行う。そして、ステップＳ１－９－１７の処理が終了すると、設定変更処理のサブルーチンを終了し、初期設定処理のステップＳ１－１３に処理を移行する。
(Step S1-9-17)
At step S1-9-17, the
（ＲＷＭクリア処理）
次に、図１８を用いて、初期設定処理のステップＳ１－１３により行われるＲＷＭクリア処理のサブルーチンについて説明を行う。
(RWM clear processing)
Next, with reference to FIG. 18, the subroutine of the RWM clearing process performed in step S1-13 of the initialization process will be described.
（ステップＳ１－１３－１）
ステップＳ１－１３－１において、メインＣＰＵ１０１は、設定値記憶領域の値が正常であるか否かを判定する処理を行う。具体的には、メインＣＰＵ１０１は、設定値記憶領域に記憶されている設定値が適正範囲内（ステップＳ１－１３－１の処理においては、「０」～「３」の範囲内）であるか否かを判定する。そして、設定値記憶領域の値が正常であると判定された場合には（ステップＳ１－１３－１＝ＹＥＳ）、ステップＳ１－１３－２に処理を移行する。一方で、設定値記憶領域の値が正常ではないと判定された場合には（ステップＳ１－１３－１＝ＮＯ）、上述した復帰不可能エラー処理を行う。
(Step S1-13-1)
At step S1-13-1, the
（ステップＳ１－１３－２）
ステップＳ１－１３－２において、メインＣＰＵ１０１は、メインＲＡＭ１０３の遊技用ＲＷＭ領域の設定値記憶領域以外を初期化する処理を行う。これにより、遊技の進行状態が初期状態に初期化されることになり、ＲＷＭクリア前の遊技用ＲＷＭ領域のデータが引き継がれないこととなる。そして、ステップＳ１－１３－２の処理が終了すると、ステップＳ１－１３－３に処理を移行する。
(Step S1-13-2)
In step S1-13-2, the
（ステップＳ１－１３－３）
ステップＳ１－１３－３において、メインＣＰＵ１０１は、ＲＷＭクリア信号出力処理を行う。具体的には、メインＣＰＵ１０１は、遊技情報出力端子板７７のセキュリティ信号端子（具体的には、後述の「ピンＮｏ．２５」のピンの「５」ビット目）からＲＷＭクリアが行われたことを示すＲＷＭクリア信号を出力するための処理を行う。なお、セキュリティ信号端子から他のセキュリティ信号が出力されていれば、出力されているセキュリティ信号の出力期間の終了後にＲＷＭクリア信号の出力を開始する。そして、ステップＳ１－１３－３の処理が終了すると、ステップＳ１－１３－４に処理を移行する。
(Step S1-13-3)
At step S1-13-3, the
（ステップＳ１－１３－４）
ステップＳ１－１３－４において、メインＣＰＵ１０１は、ＲＷＭクリア指定コマンド送信処理を行う。具体的には、メインＣＰＵ１０１は、演出制御基板３００に対してＲＷＭクリア指定コマンドを送信する処理を行う。そして、ステップＳ１－１３－４の処理が終了すると、ＲＷＭクリア処理のサブルーチンを終了する。
(Step S1-13-4)
At step S1-13-4, the
（設定確認処理）
次に、図１９を用いて、初期設定処理のステップＳ１－１７により行われる設定確認処理のサブルーチンについて説明を行う。
(Setting confirmation process)
Next, referring to FIG. 19, the subroutine of the setting confirmation process performed in step S1-17 of the initial setting process will be described.
（ステップＳ１－１７－１）
ステップＳ１－１７－１において、メインＣＰＵ１０１は、設定値記憶領域の値が正常であるか否かを判定する処理を行う。具体的には、メインＣＰＵ１０１は、設定値記憶領域に記憶されている設定値が適正範囲内（本実施形態においては、「０」～「３」の範囲内）であるか否かを判定する。そして、設定値記憶領域の値が正常であると判定された場合には（ステップＳ１－１７－１＝ＹＥＳ）、ステップＳ１－１７－２に処理を移行する。一方で、設定値記憶領域の値が正常ではないと判定された場合には（ステップＳ１－１７－１＝ＮＯ）、上述した復帰不可能エラー処理を行う。
(Step S1-17-1)
At step S1-17-1, the
（ステップＳ１－１７－２）
ステップＳ１－１７－２において、メインＣＰＵ１０１は、設定確認中信号出力処理を行う。具体的には、メインＣＰＵ１０１は、遊技情報出力端子板７７のセキュリティ信号端子から設定確認中であることを示す設定確認中信号の出力を開始する処理を行う。なお、設定確認中信号は、設定確認中である限り継続して出力される。また、設定確認中信号は、設定確認が終了してからも、「２００」ｍｓの間出力されてから出力が終了されることとなる。そして、ステップＳ１－１７－２の処理が終了すると、ステップＳ１－１７－３に処理を移行する。
(Step S1-17-2)
At step S1-17-2, the
（ステップＳ１－１７－３）
ステップＳ１－１７－３において、メインＣＰＵ１０１は、状態確認表示処理を行う。具体的には、メインＣＰＵ１０１は、状態確認表示器６８の「１」個のＬＥＤを点灯する処理を行う。これにより、遊技店の店員が状態確認表示器６８を確認することで設定確認中であることを把握することが可能となる。そして、ステップＳ１－１７－３の処理が終了すると、ステップＳ１－１７－４に処理を移行する。
(Step S1-17-3)
At step S1-17-3, the
（ステップＳ１－１７－４）
ステップＳ１－１７－４において、メインＣＰＵ１０１は、設定確認指定コマンド送信処理を行う。具体的には、メインＣＰＵ１０１は、設定確認指定コマンドを演出制御基板３００に送信する処理を行う。これにより、演出制御基板３００は、設定確認が行われていることを報知するための設定確認報知を実行する処理を行う。そして、ステップＳ１－１７－４の処理が終了すると、ステップＳ１－１７－５に処理を移行する。
(Step S1-17-4)
In step S1-17-4, the
ここで、「設定確認報知」とは、第１画像表示装置６９や第２画像表示装置７０に設定確認中であることを示す設定確認中画面を表示したり、枠用照明装置１１や盤用照明装置７４を設定確認中にわたって所定の発光色（例えば、「白色」）で全点灯させたりすることである。なお、音声出力装置１０から設定確認中であることを示す設定確認報知音（例えば、「設定値の確認中です」という音声）を出力してもよい。これにより、遊技店の店員が第１画像表示装置６９、第２画像表示装置７０、枠用照明装置１１、盤用照明装置７４や音声出力装置１０を確認することで設定確認中であることを把握することが可能となる。
Here, the "setting confirmation notification" means displaying a setting confirmation screen indicating that the setting is being confirmed on the first
（ステップＳ１－１７－５）
ステップＳ１－１７－５において、メインＣＰＵ１０１は、設定値表示処理を行う。具体的には、メインＣＰＵ１０１は、現在の設定値を情報表示器１２４に表示する処理を行う。これにより、遊技店の店員が情報表示器１２４を確認することで現在の設定値を把握することが可能となる。そして、ステップＳ１－１７－５の処理が終了すると、ステップＳ１－１７－６に処理を移行する。
(Step S1-17-5)
At step S1-17-5, the
（ステップＳ１－１７－６）
ステップＳ１－１７－６において、メインＣＰＵ１０１は、設定確認終了操作を検出したか否かを判定する処理を行う。具体的には、メインＣＰＵ１０１は、設定キースイッチ１２３ｓｗがＯＮ状態からＯＦＦ状態となったか否かを判定する処理を行う。そして、設定確認終了操作を検出したと判定された場合には（ステップＳ１－１７－６＝ＹＥＳ）、ステップＳ１－１７－７に処理を移行する。一方で、設定確認終了操作を検出していないと判定された場合には（ステップＳ１－１７－６＝ＮＯ）、設定確認終了操作が検出されるまで、ステップＳ１－１７－６の処理を繰り返し行う。
(Step S1-17-6)
In step S1-17-6, the
（ステップＳ１－１７－７）
ステップＳ１－１７－７において、メインＣＰＵ１０１は、設定値表示終了処理を行う。当該処理において、メインＣＰＵ１０１は、情報表示器１２４に表示されている設定値の表示を終了する処理を行う。そして、ステップＳ１－１７－７の処理が終了すると、ステップＳ１－１７－８に処理を移行する。
(Step S1-17-7)
At step S1-17-7, the
（ステップＳ１－１７－８）
ステップＳ１－１７－８において、メインＣＰＵ１０１は、状態確認表示終了処理を行う。具体的には、メインＣＰＵ１０１は、状態確認表示器６８の点灯しているＬＥＤを消灯する処理を行う。そして、ステップＳ１－１７－８の処理が終了すると、設定確認処理のサブルーチンを終了し、初期設定処理のステップＳ１－１８に処理を移行する。
(Step S1-17-8)
At step S1-17-8, the
（主制御基板１００におけるタイマ割込処理）
次に、図２０を用いて、主制御基板１００におけるタイマ割込処理について説明を行う。なお、主制御基板１００におけるタイマ割込処理は、主制御基板１００におけるメイン処理に対して、「４」ｍｓごとに割り込んで行われる処理である。
(Timer interrupt processing in main control board 100)
Next, timer interrupt processing in the
（ステップＳ１０１）
ステップＳ１０１において、メインＣＰＵ１０１は、レジスタを退避する処理を行う。具体的には、メインＣＰＵ１０１は、レジスタに格納されている情報をスタック領域に退避させる処理を行う。そして、ステップＳ１０１の処理が終了すると、ステップＳ１０２に処理を移行する。
(Step S101)
In step S101, the
（ステップＳ１０２）
ステップＳ１０２において、メインＣＰＵ１０１は、時間制御処理を行う。具体的には、メインＣＰＵ１０１は、特別図柄の停止時間や大入賞口の開放時間等の各種タイマカウンタを更新する処理を行う。そして、ステップＳ１０２の処理が終了すると、ステップＳ１０３に処理を移行する。
(Step S102)
In step S102, the
（ステップＳ１０３）
ステップＳ１０３において、メインＣＰＵ１０１は、特定乱数値更新処理を行う。具体的には、メインＣＰＵ１０１は、大当り判定用乱数値、特別図柄判定用乱数値、特図変動パターン判定用乱数値、当り判定用乱数値、普通図柄判定用乱数値、普図変動パターン判定用乱数値の更新を行う。そして、ステップＳ１０３の処理が終了すると、ステップＳ１０４に処理を移行する。
(Step S103)
In step S103, the
（ステップＳ１０４）
ステップＳ１０４において、メインＣＰＵ１０１は、初期乱数値更新処理を行う。具体的には、メインＣＰＵ１０１は、大当り判定用初期乱数値、特別図柄判定用初期乱数値、当り判定用初期乱数値、普通図柄決定用初期乱数値を更新する処理を行う。そして、ステップＳ１０４の処理が終了すると、ステップＳ１０５に処理を移行する。
(Step S104)
In step S104, the
（ステップＳ１０５）
ステップＳ１０５において、メインＣＰＵ１０１は、後で図２１を用いて詳述する入力制御処理を行う。当該処理により、第１一般入賞口検出スイッチ３７ｓｗ、第２一般入賞口検出スイッチ３８ｓｗ、第３一般入賞口検出スイッチ３９ｓｗ、第４一般入賞口検出スイッチ４０ｓｗ、ゲート検出スイッチ４１ｓｗ、第１始動口検出スイッチ４２ｓｗ、第２始動口検出スイッチ４３ｓｗ、第１大入賞口検出スイッチ４６ｓｗ、特定領域検出スイッチ５０ｓｗ、及び第２大入賞口検出スイッチ５２ｓｗが遊技球の入球、または通過を検出した場合の処理が行われる。そして、ステップＳ１０５の処理が終了すると、ステップＳ１０６に処理を移行する。
(Step S105)
In step S105, the
（ステップＳ１０６）
ステップＳ１０６において、メインＣＰＵ１０１は、特図特電制御処理を行う。具体的には、メインＣＰＵ１０１は、第１始動口４２又は第２始動口４３に遊技球が入球したことに基づいて取得された特図判定情報を判定する処理や、第１特別図柄又は第２特別図柄を変動表示する処理、第１大入賞口４６、第２大入賞口５２を開閉する処理、遊技状態を設定する処理等を行う。そして、ステップＳ１０６の処理が終了すると、ステップＳ１０７に処理を移行する。
(Step S106)
In step S106, the
（ステップＳ１０７）
ステップＳ１０７において、メインＣＰＵ１０１は、普図普電制御処理を行う。具体的には、メインＣＰＵ１０１は、普図ゲート４１に遊技球が通過したことに基づいて取得された普図判定情報を判定する処理や、普通図柄を変動表示する処理、第２始動口開閉部材４４を開閉する処理等を行う。そして、ステップＳ１０７の処理が終了すると、ステップＳ１０８に処理を移行する。
(Step S107)
In step S107, the
（ステップＳ１０８）
ステップＳ１０８において、メインＣＰＵ１０１は、払出制御処理を行う。具体的には、メインＣＰＵ１０１は、メインＲＡＭ１０３に記憶されている各種の賞球カウンタを参照し、各種入賞口（例えば、「一般入賞口」、「始動口」、「大入賞口」）に対応する払出数指定コマンドを払出制御基板２００に対して送信する処理を行う。これにより、払出制御基板２００は、払出装置８４から賞球を払い出す処理を実行することとなる。そして、ステップＳ１０８の処理が終了すると、ステップＳ１０９に処理を移行する。
(Step S108)
In step S108, the
（ステップＳ１０９）
ステップＳ１０９において、メインＣＰＵ１０１は、異常判定処理を行う。具体的には、メインＣＰＵ１０１は、各種エラーが発生したか否かを判定し、発生したエラーに対応するエラー指定コマンドを演出制御基板３００に対して送信する処理を行う。これにより、演出制御基板３００は、発生したエラーを報知する処理を実行することになる。そして、ステップＳ１０９の処理が終了すると、ステップＳ１１０に処理を移行する。
(Step S109)
In step S109, the
ここで、各種エラーの一例として、普図当り遊技中でないときに、遊技球が第２始動口４３に入球したり、特別遊技中でないときに遊技球が大入賞口に入球したりする不正入賞エラーや、各種入賞口に入球した遊技球の数と入賞球を流下させる入賞球流路から排出される遊技球の数が一致しない異常入賞エラー、磁気検出センサ５６ｓによって異常な磁気が所定期間にわたって検出される磁気エラー、電波検出センサ５７ｓによって異常な電波が所定期間にわたって検出される電波エラー、第２開放検出スイッチ２７ｓｗがＯＦＦ状態からＯＮ状態になる扉開放エラー、遊技の制御が行われている間にＲＷＭクリアスイッチ１２２ｓｗや、設定キースイッチ１２３ｓｗが操作される操作エラー等が挙げられる。
Here, as an example of various errors, a game ball enters the
（ステップＳ１１０）
ステップＳ１１０において、メインＣＰＵ１０１は、データ作成処理を行う。具体的には、メインＣＰＵ１０１は、遊技情報出力端子板７７から出力される外部出力データ、第２始動口開閉ソレノイド４５に出力する始動口開閉データ、「大入賞口開閉ソレノイド」に出力する大入賞口開閉データ、「特別図柄表示器」に出力する特別図柄表示データ、「普通図柄表示器」に出力する普通図柄表示データ、「特別図柄保留表示器」に出力する特別図柄保留表示データ、普通図柄保留表示器６５に出力する普通図柄保留表示データなどのデータを作成する処理を行う。そして、ステップＳ１１０の処理が終了すると、ステップＳ１１１に処理を移行する。
(Step S110)
In step S110, the
（ステップＳ１１１）
ステップＳ１１１において、メインＣＰＵ１０１は、出力制御処理を行う。具体的には、メインＣＰＵ１０１は、ステップＳ１１０のデータ作成処理により作成した外部情報データ、始動口開閉データ、及び大入賞口開閉データなどの信号を出力させるポート出力処理や、特別図柄表示データ、普通図柄表示データ、特別図柄保留表示データ、普通図柄保留表示データなどの信号を出力させる表示出力処理、払出制御基板２００の払出状態を確認するための払出状態確認指定コマンドを払出制御基板２００に送信する処理、賞球カウンタを参照し、各種入賞口に対応する払出数指定コマンドを払出制御基板２００に送信する処理を行う。これにより、払出制御基板２００は、払出装置８４から賞球を払い出す処理を行うこととなる。そして、ステップＳ１１１の処理が終了すると、ステップＳ１１２に処理を移行する。
(Step S111)
In step S111, the
（ステップＳ１１２）
ステップＳ１１２において、メインＣＰＵ１０１は、情報プログラム呼出時処理を行う。具体的には、メインＣＰＵ１０１は、まず、割込処理を禁止する処理を行う。次に、メインＣＰＵ１０１は、フラグレジスタを遊技用ＲＷＭ領域に退避し、ＣＡＬＬ命令によって対象となる情報用プログラムを呼び出す処理を行う。そして、ステップＳ１１２の処理が終了すると、ステップＳ１１３に処理を移行する。
(Step S112)
In step S112, the
ここで、「情報用プログラム」とは、ステップＳ１１３の遊技球計数処理を行うためのプログラムや、ステップＳ１１４の通常ベース値算出処理を行うためのプログラム、ステップＳ１１５の通常ベース値表示データ設定処理を行うためのプログラム、ステップＳ１１６の試験データ作成処理を行うためのプログラム、ステップＳ１１７の出力制御処理を行うためのプログラムをいう。 Here, the "information program" means a program for performing game ball counting processing in step S113, a program for performing normal base value calculation processing in step S114, and a normal base value display data setting processing in step S115. , a program for performing the test data creation process in step S116, and a program for performing the output control process in step S117.
（ステップＳ１１３）
ステップＳ１１３において、メインＣＰＵ１０１は、遊技球計数処理を行う。具体的には、メインＣＰＵ１０１は、通常遊技状態において、第１一般入賞口３７～第４一般入賞口４０、第１始動口４２、第２始動口４３、第１大入賞口４６、第２大入賞口５２に遊技球が入球した際に払い出される通常中払出数と、通常遊技状態中において、アウト球検出スイッチ３２ｓｗにより検出された遊技球数である通常中アウト数と、遊技状態に関係なく、アウト球検出スイッチ３２ｓｗにより検出された遊技球数である総アウト数とを計数する処理を行う。そして、ステップＳ１１３の処理が終了すると、ステップＳ１１４に処理を移行する。
(Step S113)
In step S113, the
なお、総アウト数、通常中払出数、及び、通常中アウト数については、設定値とは無関係な遊技情報となっている。このため、これらを計数しておくことで設定値の影響を排除した性能情報（後述する「通常ベース値」）を算出することが可能となり、遊技機１の性能を把握するのに役立てることが可能となる。
Note that the total number of outs, the number of normal payouts, and the number of normal outs are game information irrelevant to the set values. Therefore, by counting these values, it becomes possible to calculate performance information (“normal base value” to be described later) that excludes the influence of the set values, which can be useful for grasping the performance of the
（ステップＳ１１４）
ステップＳ１１４において、メインＣＰＵ１０１は、通常ベース値算出処理を行う。具体的には、メインＣＰＵ１０１は、総アウト数によって区切られる現在の遊技区間における通常ベース値を算出する処理を行うとともに、情報用ＲＷＭ領域に設定されるベース記憶領域の第１領域に小数点第一位で四捨五入した通常ベース値を記憶する処理を行う。ここで、通常ベース値は、通常中払出数を通常中アウト数で除算した値に、「１００」を乗算した値をいう。そして、ステップＳ１１４の処理が終了すると、ステップＳ１１５に処理を移行する。
(Step S114)
In step S114, the
なお、遊技区間は、総アウト数が「６」万個となる毎に更新されるようになっており、ベース記憶領域は、現在の遊技区間における通常ベース値が記憶される第１領域と、「１」回前の遊技区間における通常ベース値を記憶するための第２領域と、「２」回前の遊技区間における通常ベース値を記憶するための第３領域と、「３」回前の遊技区間における通常ベース値を記憶するための第４領域とが設けられており、現在の通常ベース値を含む「４」個の遊技区間のベース値がそれぞれの領域に記憶されることになる。 The game section is updated each time the total number of outs reaches 60,000, and the base storage area includes a first area for storing the normal base value for the current game section; A second area for storing the normal base value in the game interval "1" time ago, a third area for storing the normal base value in the game interval "2" time ago, and a game interval "3" time ago A fourth area is provided for storing the normal base value in the game section, and the base values of "4" game sections including the current normal base value are stored in each area.
（ステップＳ１１５）
ステップＳ１１５において、メインＣＰＵ１０１は、通常ベース値表示データ設定処理を行う。具体的には、メインＣＰＵ１０１は、ステップＳ１１４の通常ベース値算出処理により算出され、ベース記憶領域に記憶されている「４」個の遊技区間分の通常ベース値を、「５」ｓｅｃごとに切り替えながら情報表示器１２４に表示させるための通常ベース値表示データを設定する処理を行う。そして、ステップＳ１１５の処理が終了すると、ステップＳ１１６に処理を移行する。
(Step S115)
In step S115, the
（ステップＳ１１６）
ステップＳ１１６において、メインＣＰＵ１０１は、試験データ作成処理を行う。具体的には、メインＣＰＵ１０１は、遊技機１の試験を行う際に使用する試験設備に出力する試験データを作成する処理を行う。そして、ステップＳ１１６の処理が終了すると、ステップＳ１１７に処理を移行する。
(Step S116)
In step S116, the
（ステップＳ１１７）
ステップＳ１１７において、メインＣＰＵ１０１は、出力制御処理を行う。具体的には、メインＣＰＵ１０１は、ステップＳ１１５の通常ベース値表示データ設定処理で設定した通常ベース値表示データ等の信号を各種表示器に出力させる処理や、ステップＳ１１６の試験データ作成処理により作成した試験データに係る信号を出力する処理を行う。そして、ステップＳ１１７の処理が終了すると、ステップＳ１１８に処理を移行する。
(Step S117)
In step S117, the
（ステップＳ１１８）
ステップＳ１１８において、メインＣＰＵ１０１は、遊技用プログラム復帰時処理を行う。具体的には、メインＣＰＵ１０１は、フラグレジスタを遊技用ＲＷＭ領域から復帰し、割込を許可して遊技用プログラムに復帰する処理を行う。そして、ステップＳ１１８の処理が終了すると、ステップＳ１１９に処理を移行する。
(Step S118)
In step S118, the
（ステップＳ１１９）
ステップＳ１１９において、メインＣＰＵ１０１は、レジスタを復帰する処理を行う。具体的には、メインＣＰＵ１０１は、ステップＳ１０１の処理により退避した情報を、メインＣＰＵ１０１のレジスタに復帰させる処理を行う。そして、ステップＳ１１９の処理が終了すると、主制御基板１００におけるタイマ割込処理を終了する。
(Step S119)
In step S119, the
（入力制御処理）
次に、図２１を用いて、主制御基板１００におけるタイマ割込処理のステップＳ１０５により行われる入力制御処理のサブルーチンについて説明を行う。
(input control processing)
Next, the subroutine of the input control process performed in step S105 of the timer interrupt process in the
（ステップＳ１０５－１）
ステップＳ１０５－１において、メインＣＰＵ１０１は、一般入賞口検出スイッチ入力処理を行う。具体的には、メインＣＰＵ１０１は、第１一般入賞口検出スイッチ３７ｓｗ、第２一般入賞口検出スイッチ３８ｓｗ、第３一般入賞口検出スイッチ３９ｓｗ、または第４一般入賞口検出スイッチ４０ｓｗから検出信号が入力されたか、すなわち、遊技球が第１一般入賞口３７、第２一般入賞口３８、第３一般入賞口３９、または第４一般入賞口４０に入球したか否かを判定し、払出装置８４により賞球を払い出すための処理を行う。そして、ステップＳ１０５－１の処理が終了すると、ステップＳ１０５－２に処理を移行する。
(Step S105-1)
At step S105-1, the
（ステップＳ１０５－２）
ステップＳ１０５－２において、メインＣＰＵ１０１は、大入賞口検出スイッチ入力処理を行う。具体的には、メインＣＰＵ１０１は、第１大入賞口検出スイッチ４６ｓｗ、または第２大入賞口検出スイッチ５２ｓｗから検出信号が入力されたか、すなわち、遊技球が第１大入賞口４６、または第２大入賞口５２に入球したか否かを判定し、払出装置８４により賞球を払い出すための処理を行う。そして、ステップＳ１０５－２の処理が終了すると、ステップＳ１０５－３に処理を移行する。
(Step S105-2)
In step S105-2, the
（ステップＳ１０５－３）
ステップＳ１０５－３において、メインＣＰＵ１０１は、第１始動口検出スイッチ入力処理を行う。具体的には、メインＣＰＵ１０１は、第１始動口検出スイッチ４２ｓｗから検出信号が入力されたか、すなわち、遊技球が第１始動口４２に入球したか否かを判定し、払出装置８４から賞球を払い出すための処理を行うとともに、特図判定情報を取得して記憶する処理を行う。そして、ステップＳ１０５－３の処理が終了すると、ステップＳ１０５－４に処理を移行する。
(Step S105-3)
In step S105-3, the
（ステップＳ１０５－４）
ステップＳ１０５－４において、メインＣＰＵ１０１は、第２始動口検出スイッチ入力処理を行う。具体的には、メインＣＰＵ１０１は、第２始動口検出スイッチ４３ｓｗから検出信号が入力されたか、すなわち、遊技球が第２始動口４３に入球したか否かを判定し、払出装置８４から賞球を払い出すための処理を行うとともに、特図判定情報を取得して記憶する処理を行う。そして、ステップＳ１０５－４の処理が終了すると、ステップＳ１０５－５に処理を移行する。
(Step S105-4)
At step S105-4, the
（ステップＳ１０５－５）
ステップＳ１０５－５において、メインＣＰＵ１０１は、ゲート検出スイッチ入力処理を行う。ゲート検出スイッチ４１ｓｗから検出信号が入力されたか、すなわち、遊技球が普図ゲート４１を通過したか否かを判定し、普図判定情報を取得して記憶するための処理を行う。そして、ステップＳ１０５－５の処理が終了すると、ステップＳ１０５－６に処理を移行する。
(Step S105-5)
In step S105-5, the
（ステップＳ１０５－６）
ステップＳ１０５－６において、メインＣＰＵ１０１は、特定領域検出スイッチ入力処理を行う。特定領域検出スイッチ５０ｓｗからの検出信号を入力したか、すなわち、遊技球が特定領域５０を通過したか否かを判定して、所定のデータをセットする処理を行う。そして、ステップＳ１０５－６の処理が終了すると、入力制御処理のサブルーチンを終了し、主制御基板１００におけるタイマ割込処理のステップＳ１０６に処理を移行する。
(Step S105-6)
In step S105-6, the
（演出制御基板３００におけるメイン処理）
次に、図２２を用いて、演出制御基板３００におけるメイン処理について説明を行う。
(Main processing in production control board 300)
Next, the main processing in the
（ステップＳ２０１）
ステップＳ２０１において、サブＣＰＵ３１１は、全割込を禁止する処理を行う。具体的には、サブＣＰＵ３１１は、演出制御基板３００におけるタイマ割込処理を行うことを禁止する処理を行う。そして、ステップＳ２０１の処理が終了すると、ステップＳ２０２に処理を移行する。
(Step S201)
In step S201, the sub CPU 311 performs a process of prohibiting all interrupts. Specifically, the sub CPU 311 performs processing for prohibiting timer interrupt processing in the
（ステップＳ２０２）
ステップＳ２０２において、サブＣＰＵ３１１は、サブＣＰＵ初期設定処理を行う。具体的には、サブＣＰＵ３１１は、内蔵レジスタの設定などの処理を行う。そして、ステップＳ２０２の処理が終了すると、ステップＳ２０３に処理を移行する。
(Step S202)
In step S202, the sub CPU 311 performs sub CPU initial setting processing. Specifically, the sub CPU 311 performs processing such as setting of built-in registers. Then, when the process of step S202 ends, the process proceeds to step S203.
（ステップＳ２０３）
ステップＳ２０３において、サブＣＰＵ３１１は、ＲＷＭアクセス許可を行う。具体的には、サブＣＰＵ３１１は、サブＲＡＭ３１３のＲＷＭ領域へのアクセスを許可する処理を行う。そして、ステップＳ２０３の処理が終了すると、ステップＳ２０４に処理を移行する。
(Step S203)
In step S203, the sub CPU 311 permits RWM access. Specifically, the sub CPU 311 performs processing for permitting access to the RWM area of the sub RAM 313 . Then, when the process of step S203 ends, the process proceeds to step S204.
（ステップＳ２０４）
ステップＳ２０４において、サブＣＰＵ３１１は、全ＲＷＭ領域を初期化する処理を行う。具体的には、サブＣＰＵ３１１は、サブＲＡＭ３１３のワーク領域、スタック領域、及び未使用領域を初期化する処理を行う。そして、ステップＳ２０４の処理が終了すると、ステップＳ２０５に処理を移行する。
(Step S204)
In step S204, the sub CPU 311 performs processing to initialize all RWM areas. Specifically, the sub CPU 311 performs processing to initialize the work area, stack area, and unused area of the sub RAM 313 . Then, when the process of step S204 ends, the process proceeds to step S205.
（ステップＳ２０５）
ステップＳ２０５において、サブＣＰＵ３１１は、ＣＴＣ起動処理を行う。具体的には、サブＣＰＵ３１１は、「４」ｍｓごとにタイマ割込を発生させるためのＣＴＣを起動する処理を行う。そして、ステップＳ２０５の処理が終了すると、ステップＳ２０６に処理を移行する。
(Step S205)
In step S205, the sub CPU 311 performs CTC activation processing. Specifically, the sub CPU 311 performs a process of activating a CTC for generating a timer interrupt every "4" ms. Then, when the process of step S205 ends, the process proceeds to step S206.
（ステップＳ２０６）
ステップＳ２０６において、サブＣＰＵ３１１は、全割込を許可する処理を行う。具体的には、サブＣＰＵ３１１は、全割込を許可することにより、演出制御基板３００におけるタイマ割込処理を行う。そして、ステップＳ２０６の処理が終了すると、ステップＳ２０７に処理を移行する。
(Step S206)
In step S206, the sub CPU 311 performs a process of permitting all interrupts. Specifically, the sub CPU 311 performs timer interrupt processing in the
（ステップＳ２０７）
ステップＳ２０７において、サブＣＰＵ３１１は、サブ乱数更新処理を行う。具体的には、サブＣＰＵ３１１は、サブＲＡＭ３１３のＲＷＭ領域に記憶される各種乱数値を更新する処理を行う。そして、ステップＳ２０７の処理が終了すると、ステップＳ２０７の処理を繰り返し行う。
(Step S207)
In step S207, the sub CPU 311 performs sub random number update processing. Specifically, the sub CPU 311 performs processing for updating various random numbers stored in the RWM area of the sub RAM 313 . After the process of step S207 is completed, the process of step S207 is repeated.
（演出制御基板３００におけるタイマ割込処理）
次に、図２３を用いて、演出制御基板３００におけるタイマ割込処理について説明を行う。
(Timer interrupt processing in production control board 300)
Next, the timer interruption processing in the
（ステップＳ３０１）
ステップＳ３０１において、サブＣＰＵ３１１は、レジスタを退避する処理を行う。具体的には、サブＣＰＵ３１１は、レジスタに格納されている情報をサブＲＡＭ３１３のＲＷＭ領域のスタック領域に退避させる処理を行う。そして、ステップＳ３０１の処理が終了すると、ステップＳ３０２に処理を移行する。
(Step S301)
In step S301, the sub CPU 311 saves the register. Specifically, the sub CPU 311 saves the information stored in the register to the stack area of the RWM area of the sub RAM 313 . When the process of step S301 ends, the process proceeds to step S302.
（ステップＳ３０２）
ステップＳ３０２において、サブＣＰＵ３１１は、タイマ更新処理を行う。具体的には、サブＣＰＵ３１１は、演出の実行に必要な各種タイマカウンタを更新する処理を行う。そして、ステップＳ３０２の処理が終了すると、ステップＳ３０３に処理を移行する。
(Step S302)
In step S302, the sub CPU 311 performs timer update processing. Specifically, the sub CPU 311 performs processing for updating various timer counters necessary for execution of the effect. Then, when the process of step S302 ends, the process proceeds to step S303.
（ステップＳ３０３）
ステップＳ３０３において、サブＣＰＵ３１１は、コマンド解析処理を行う。具体的には、サブＣＰＵ３１１は、主制御基板１００や、払出制御基板２００から送信され、サブＲＡＭ３１３のＲＷＭ領域の受信バッファに格納されているコマンドを解析する処理を行う。そして、ステップＳ３０３の処理が終了すると、ステップＳ３０４に処理を移行する。
(Step S303)
In step S303, the sub CPU 311 performs command analysis processing. Specifically, the sub CPU 311 performs processing for analyzing commands transmitted from the
（ステップＳ３０４）
ステップＳ３０４において、サブＣＰＵ３１１は、客待ち制御処理を行う。具体的には、サブＣＰＵ３１１は、特別図柄の変動表示や特別遊技が実行されていない客待ち状態において、客待ち時間（例えば、「６０」ｍｓ）が経過したか否かの判定を行い、客待ち時間が経過したことに基づいて、遊技者の遊技意欲を掻き立てるための客待ち演出を実行するための処理を行う。そして、ステップＳ３０４の処理が終了すると、ステップＳ３０５に処理を移行する。
(Step S304)
In step S304, the sub CPU 311 performs customer waiting control processing. Specifically, the sub CPU 311 determines whether or not the customer waiting time (for example, "60" ms) has elapsed in the customer waiting state in which the special symbols are not changed and the special game is not executed. Based on the lapse of the waiting time, processing for executing a customer waiting performance for stimulating the player's willingness to play is performed. Then, when the process of step S304 ends, the process proceeds to step S305.
（ステップＳ３０５）
ステップＳ３０５において、サブＣＰＵ３１１は、操作系演出実行処理を行う。具体的には、サブＣＰＵ３１１は、変動演出中に発生する有効期間において、演出ボタン１７の操作を促す促進演出を実行し、この有効期間中の演出ボタン１７の操作に応じて、大当り遊技が実行される期待度を示唆する（大当り遊技が実行されることを期待させる）操作系の大当り予告演出を実行するための処理を行う。そして、ステップＳ３０５の処理が終了すると、ステップＳ３０６に処理を移行する。
(Step S305)
In step S305, the sub CPU 311 performs operation-related effect execution processing. Specifically, the sub CPU 311 executes a promotion effect for prompting the operation of the
ここで、「操作系の大当り予告演出」としては、第１画像表示装置６９や、第２画像表示装置７０に表示されるセリフの種類や表示態様によって大当り遊技が実行される期待度を示唆するセリフ予告演出、第１画像表示装置６９や、第２画像表示装置７０で実行されるルーレットの結果によって大当り遊技が実行される期待度を示唆するルーレット予告演出、第１画像表示装置６９や、第２画像表示装置７０に表示されるカットイン画像の種類や表示態様によって大当り遊技が実行される期待度を示唆するカットイン予告演出、大当り遊技が実行される期待度が「１００」％の成功演出、または大当り遊技が実行される期待度が「０」％の失敗演出によって特別遊技が実行されるか否かを示唆する当落決め演出の「４」種類が挙げられる。
Here, as the ``operation-based big-hit announcement effect'', the degree of expectation for the execution of the big-hit game is suggested by the type and display mode of the lines displayed on the first
（ステップＳ３０６）
ステップＳ３０６において、サブＣＰＵ３１１は、ランプ発行演出実行処理を行う。具体的には、サブＣＰＵ３１１は、第１画像表示装置６９や、第２画像表示装置７０に表示される保留アイコンや、当該アイコンの表示態様の変化に応じて始動口ランプ７５の発光態様を変化させることで大当り遊技が実行される期待度を示唆するランプ発光演出を実行するための処理を行う。そして、ステップＳ３０６の処理が終了すると、ステップＳ３０７に処理を移行する。
(Step S306)
In step S306, the sub CPU 311 performs lamp issue effect execution processing. Specifically, the sub CPU 311 changes the light emission mode of the starting
（ステップＳ３０７）
ステップＳ３０７において、サブＣＰＵ３１１は、演出モード更新処理を行う。具体的には、サブＣＰＵ３１１は、音声出力装置１０、第１画像表示装置６９、第２画像表示装置７０等における演出要素（例えば、背景画像、演出画像、演出音）が規定される演出モード（演出ステージ）の更新条件（例えば、遊技状態の変化、モード更新抽選の当選、結果がハズレとなるＳＰリーチ、またはＳＰＳＰリーチ演出の実行等）が成立したか否かを判定し、更新条件が成立した場合に演出モードを複数の演出モードの何れかに更新するための処理を行う。そして、ステップＳ３０７の処理が終了すると、ステップＳ３０８に処理を移行する。
(Step S307)
In step S307, the sub CPU 311 performs effect mode update processing. Specifically, the sub CPU 311 controls the effect mode (e.g., background image, effect image, effect sound) in which effect elements (for example, background image, effect image, effect sound) in the
ここで、「演出モード」は、低確非時短遊技状態において設定される演出モードＡ～演出モードＣと、低確時短遊技状態において設定される演出モードＤ～演出モードＥと、高確時短遊技状態において設定される演出モードＦ～演出モードＧとが設けられている。 Here, the “production mode” is the production mode A to production mode C set in the low-probability short-time gaming state, the production mode D to production mode E set in the low-probability short-time gaming state, and the high-probability short-time game Effect mode F to effect mode G set in the state are provided.
なお、電源ＯＮ時において、低確非時短遊技状態に制御される場合（例えば、設定変更後、ＲＷＭクリア後、設定確認後）に最初に設定される演出モードは、必ず演出モードＡとなっており、電源ＯＮ時において低確時短遊技状態に制御される場合に最初に設定される演出モードは、必ず演出モードＤとなっており、電源ＯＮ時において高確時短遊技状態に制御される場合に最初に設定される演出モードは、演出モードＦとなっている。 It should be noted that, when the power is turned on, when it is controlled to a low-probability short-time gaming state (for example, after changing the setting, after clearing the RWM, after confirming the setting), the production mode that is set first is always the production mode A. When the power is turned on, the production mode that is set first when it is controlled to the low-probability short-time gaming state is always the production mode D, and when the power is turned on, it is controlled to the high-probability short-time gaming state. The effect mode set first is the effect mode F.
（ステップＳ３０８）
ステップＳ３０８において、サブＣＰＵ３１１は、出力制御処理を行う。具体的には、サブＣＰＵ３１１は、サブＲＡＭ３１３の送信バッファにセットされている各種コマンドを統括制御部３３０やランプ制御部３６０に送信するための処理を行う。そして、ステップＳ３０８の処理が終了すると、ステップＳ３０９に処理を移行する。
(Step S308)
In step S308, the sub CPU 311 performs output control processing. Specifically, the sub CPU 311 performs processing for transmitting various commands set in the transmission buffer of the sub RAM 313 to the general control unit 330 and the lamp control unit 360 . Then, when the process of step S308 ends, the process proceeds to step S309.
（ステップＳ３０９）
ステップＳ３０９において、サブＣＰＵ３１１は、レジスタを復帰する処理を行う。具体的には、サブＣＰＵ３１１は、上述したステップＳ３０１の処理により、サブＲＡＭ３１３のＲＷＭ領域に退避したレジスタを復帰する処理を行う。そして、ステップＳ３０９の処理が終了すると、演出制御基板３００におけるタイマ割込処理を終了する。
(Step S309)
In step S309, the sub CPU 311 performs processing to restore the register. Specifically, the sub CPU 311 performs the process of restoring the register saved in the RWM area of the sub RAM 313 by the process of step S301 described above. And, when the process of step S309 ends, the timer interrupt process in the
（ピンアサイン）
次に、図２４を用いて、ピンアサインについて説明を行う。
(Pin assignment)
Next, pin assignment will be described with reference to FIG.
図２４に示す通り、本実施形態においては、「ピンＮｏ．１」から、「ピンＮｏ．６４」の計「６４」個のピンが設けられている。このため、以下において、各ピンについて説明を行う。なお、一部のピンについては説明を省略する。 As shown in FIG. 24, in the present embodiment, a total of "64" pins from "Pin No. 1" to "Pin No. 64" are provided. Therefore, each pin will be described below. Description of some pins will be omitted.
（ピンＮｏ．１）
「ピンＮｏ．１」のピンには、「ＶＳＳ」が割り当てられている。ここで、「ＶＳＳ」は、電圧の基準を決定するＧＮＤ（グランド）機能を有する。
(Pin No. 1)
"VSS" is assigned to the pin of "Pin No. 1". Here, "VSS" has a GND (ground) function that determines the voltage reference.
（ピンＮｏ．２）
「ピンＮｏ．２」のピンには、「Ａ０」が割り当てられている。ここで、「Ａ０」は、アドレスバスの機能を有する。また、「ピンＮｏ．２」のピンは、後述する拡張モードにおいてデコードされ、拡張される「ＣＳ１６」から「ＣＳ２３」を指定するためのチップセレクト端子としての機能も有する。
(Pin No. 2)
"A0" is assigned to the pin of "Pin No. 2". Here, "A0" has the function of an address bus. In addition, the pin of "Pin No. 2" has a function as a chip select terminal for specifying "CS16" to "CS23" which are decoded and extended in the later-described extension mode.
（ピンＮｏ．４）
「ピンＮｏ．４」のピンには、「Ａ１」が割り当てられている。ここで、「Ａ１」は、アドレスバスの機能を有する。また、「ピンＮｏ．４」のピンは、後述する拡張モードにおいてデコードされ、拡張される「ＣＳ１６」から「ＣＳ２３」を指定するためのチップセレクト端子としての機能も有する。
(Pin No. 4)
"A1" is assigned to the pin of "Pin No. 4". Here, "A1" has the function of an address bus. In addition, the pin of "Pin No. 4" has a function as a chip select terminal for specifying "CS16" to "CS23" which are decoded and extended in the later-described extension mode.
（ピンＮｏ．６）
「ピンＮｏ．６」のピンには、「Ａ２」が割り当てられている。ここで、「Ａ２」は、アドレスバスの機能を有する。また、「ピンＮｏ．６」のピンは、後述する拡張モードにおいてデコードされ、拡張される「ＣＳ１６」から「ＣＳ２３」を指定するためのチップセレクト端子としての機能も有する。
(Pin No. 6)
"A2" is assigned to the pin of "Pin No. 6". Here, "A2" has the function of an address bus. In addition, the pin of "Pin No. 6" has a function as a chip select terminal for specifying "CS16" to "CS23" which are decoded and extended in the later-described extension mode.
（ピンＮｏ．１６）
「ピンＮｏ．１６」のピンには、「ＶＤＤ」が割り当てられている。ここで、「ＶＤＤ」は、システム用電源の機能を有する。
(Pin No. 16)
"VDD" is assigned to the pin of "Pin No. 16". Here, "VDD" has the function of a system power supply.
（ピンＮｏ．１９）
「ピンＮｏ．１９」のピンには、「ＶＤＤ」が割り当てられている。ここで、「ＶＤＤ」は、電圧の基準を決定するＧＮＤ（グランド）機能を有する。
(Pin No. 19)
"VDD" is assigned to the pin of "Pin No. 19". Here, "VDD" has a GND (ground) function that determines the voltage reference.
（ピンＮｏ．２１）
「ピンＮｏ．２１」のピンには、「ＣＳ１５」と、「ＩＯＰ１５」とが割り当てられている。ここで、「ＣＳ１５」は、チップセレクト機能を有しており、後述する拡張モード時に使用される。また、「ＩＯＰ１５」は、汎用入出力機能を有する。そして、「ＣＳ１５」と、「ＩＯＰ１５」とを選択可能となっている。
(Pin No. 21)
"CS15" and "IOP15" are assigned to the pin of "Pin No. 21". Here, "CS15" has a chip select function and is used in an extended mode, which will be described later. "IOP15" has a general-purpose input/output function. "CS15" and "IOP15" can be selected.
（ピンＮｏ．２３）
「ピンＮｏ．２３」のピンには、「ＣＳ１４」と、「ＩＯＰ１４」と、「ＳＰＩＳＡ０」とが割り当てられている。ここで、「ＣＳ１４」は、チップセレクト機能を有する。また、「ＩＯＰ１４」は、汎用入出力機能を有し、「ＳＰＩＳＡ０」は、第１ＳＰＩ通信用チップ選択機能を有する。そして、「ＣＳ１４」と、「ＩＯＰ１４」と、「ＳＰＩＳＡ０」とを選択可能となっている。
(Pin No. 23)
"CS14", "IOP14", and "SPISA0" are assigned to the pin of "Pin No. 23". Here, "CS14" has a chip select function. "IOP14" has a general-purpose input/output function, and "SPISA0" has a first SPI communication chip selection function. "CS14", "IOP14", and "SPISA0" can be selected.
（ピンＮｏ．２５）
「ピンＮｏ．２５」のピンには、「ＣＳ１３」と、「ＩＯＰ１３」と、「ＳＰＩＴＸＡ」とが割り当てられている。ここで、「ＣＳ１３」は、チップセレクト機能を有する。また、「ＩＯＰ１３」は、汎用入出力機能を有し、「ＳＰＩＴＸＡ」は、第１ＳＰＩ通信用送信出力機能を有する。そして、「ＣＳ１３」と、「ＩＯＰ１３」と、「ＳＰＩＴＸＡ」とを選択可能となっている。
(Pin No. 25)
"CS13", "IOP13", and "SPITXA" are assigned to the pin of "Pin No. 25". Here, "CS13" has a chip select function. "IOP13" has a general-purpose input/output function, and "SPITXA" has a transmission output function for the first SPI communication. "CS13", "IOP13", and "SPITXA" can be selected.
（ピンＮｏ．２６）
「ピンＮｏ．２６」のピンには、「ＳＩＯＲＸ０」が割り当てられている。ここで、「ＳＩＯＲＸ０」は、非同期シリアル通信用受信入力機能を有する。
(Pin No. 26)
"SIORX0" is assigned to the pin of "Pin No. 26". Here, "SIORX0" has a reception input function for asynchronous serial communication.
（ピンＮｏ．２７）
「ピンＮｏ．２７」のピンには、「ＣＳ１２」と、「ＩＯＰ１２」と、「ＳＰＩＣＫＡ」とが割り当てられている。ここで、「ＣＳ１２」は、チップセレクト機能を有している。また、「ＩＯＰ１２」は、汎用入出力機能を有し、「ＳＰＩＣＫＡ」は、第１ＳＰＩ通信用クロック出力機能を有する。そして、「ＣＳ１２」と、「ＩＯＰ１２」と、「ＳＰＩＣＫＡ」とを選択可能となっている。
(Pin No. 27)
"CS12", "IOP12", and "SPICKA" are assigned to the pin of "Pin No. 27". Here, "CS12" has a chip select function. "IOP12" has a general-purpose input/output function, and "SPICKA" has a first SPI communication clock output function. "CS12", "IOP12", and "SPICKA" can be selected.
（ピンＮｏ．２８）
「ピンＮｏ．２８」のピンには、「ＳＩＯＴＸ０」と、「ＯＴＰ０」とが割り当てられている。ここで、「ＳＩＯＴＸ０」は、非同期シリアル通信用送信出力機能を有する。また、「ＯＴＰ０」は、汎用出力機能を有する。そして、「ＳＩＯＴＸ０」と、「ＯＴＰ０」とを選択可能となっている。
(Pin No. 28)
“SIOTX0” and “OTP0” are assigned to the pin of “Pin No. 28”. Here, "SIOTX0" has a transmission output function for asynchronous serial communication. Also, "OTP0" has a general-purpose output function. "SIOTX0" and "OTP0" can be selected.
（ピンＮｏ．２９）
「ピンＮｏ．２９」のピンには、「ＣＳ１１」と、「ＩＯＰ１１」と、「ＳＰＩＳＡ１」とが割り当てられている。ここで、「ＣＳ１１」は、チップセレクト機能を有する。また、「ＩＯＰ１１」は、汎用入出力機能を有し、「ＳＰＩＳＡ１」は、第１ＳＰＩ通信用チップ選択機能を有する。そして、「ＣＳ１１」と、「ＩＯＰ１１」と、「ＳＰＩＳＡ１」とを選択可能となっている。
(Pin No. 29)
"CS11", "IOP11", and "SPISA1" are assigned to the pin of "Pin No. 29". Here, "CS11" has a chip select function. "IOP11" has a general-purpose input/output function, and "SPISA1" has a first SPI communication chip selection function. "CS11", "IOP11", and "SPISA1" can be selected.
（ピンＮｏ．３０）
「ピンＮｏ．３０」のピンには、「ＳＩＯＴＸ１」と、「ＯＴＰ１」とが割り当てられている。ここで、「ＳＩＯＴＸ１」は、非同期シリアル通信用送信出力機能を有する。また、「ＯＴＰ１」は、汎用出力機能を有する。そして、「ＳＩＯＴＸ１」と、「ＯＴＰ１」とを選択可能となっている。
(Pin No. 30)
"SIOTX1" and "OTP1" are assigned to the pin of "Pin No. 30". Here, "SIOTX1" has a transmission output function for asynchronous serial communication. "OTP1" has a general-purpose output function. "SIOTX1" and "OTP1" can be selected.
（ピンＮｏ．３１）
「ピンＮｏ．３１」のピンには、「ＣＳ１０」と、「ＩＯＰ１０」と、「ＳＰＩＳＡ２」とが割り当てられている。ここで、「ＣＳ１０」は、チップセレクト機能を有する。また、「ＩＯＰ１０」は、汎用入出力機能を有し、「ＳＰＩＳＡ２」は、第１ＳＰＩ通信用チップ選択機能を有する。そして、「ＣＳ１０」と、「ＩＯＰ１０」と、「ＳＰＩＳＡ２」とを選択可能となっている。
(Pin No. 31)
"CS10", "IOP10", and "SPISA2" are assigned to the pin of "Pin No. 31". Here, "CS10" has a chip select function. "IOP10" has a general-purpose input/output function, and "SPISA2" has a first SPI communication chip selection function. "CS10", "IOP10", and "SPISA2" can be selected.
（ピンＮｏ．３２）
「ピンＮｏ．３２」のピンには、「ＶＳＳ」が割り当てられている。ここで、「ＶＳＳ」は、電圧の基準を決定するＧＮＤ（グランド）機能を有する。
(Pin No. 32)
"VSS" is assigned to the pin of "Pin No. 32". Here, "VSS" has a GND (ground) function that determines the voltage reference.
（ピンＮｏ．３３）
「ピンＮｏ．３３」のピンには、「ＶＳＳ」が割り当てられている。ここで、「ＶＳＳ」は、電圧の基準を決定するＧＮＤ（グランド）機能を有する。
(Pin No. 33)
"VSS" is assigned to the pin of "Pin No. 33". Here, "VSS" has a GND (ground) function that determines the voltage reference.
（ピンＮｏ．３４）
「ピンＮｏ．３４」のピンには、「ＩＯＰ１６」と、「ＳＰＩＳＢ０」とが割り当てられている。ここで、「ＩＯＰ１６」は、汎用入出力機能を有する。また、「ＳＰＩＳＢ０」は、第２ＳＰＩ通信用チップ選択機能を有する。そして、「ＩＯＰ１６」と、「ＳＰＩＳＢ０」とを選択可能となっている。
(Pin No. 34)
"IOP16" and "SPISB0" are assigned to the pin of "Pin No. 34". Here, "IOP16" has a general-purpose input/output function. "SPISB0" has a second SPI communication chip selection function. "IOP16" and "SPISB0" can be selected.
（ピンＮｏ．３５）
「ピンＮｏ．３５」のピンには、「ＣＳ９」と、「ＩＯＰ９」と、「ＳＰＩＳＡ３」とが割り当てられている。ここで、「ＣＳ９」は、チップセレクト機能を有する。また、「ＩＯＰ９」は、汎用入出力機能を有し、「ＳＰＩＳＡ３」は、第１ＳＰＩ通信用チップ選択機能を有する。そして、「ＣＳ９」と、「ＩＯＰ９」と、「ＳＰＩＳＡ３」とを選択可能となっている。
(Pin No. 35)
"CS9", "IOP9", and "SPISA3" are assigned to the pin of "Pin No. 35". Here, "CS9" has a chip select function. "IOP9" has a general-purpose input/output function, and "SPISA3" has a first SPI communication chip selection function. "CS9", "IOP9", and "SPISA3" can be selected.
（ピンＮｏ．３７）
「ピンＮｏ．３７」のピンには、「ＣＳ８」と、「ＩＯＰ８」とが割り当てられている。ここで、「ＣＳ８」は、チップセレクト機能を有する。また、「ＩＯＰ８」は、汎用入出力機能を有する。そして、「ＣＳ８」と、「ＩＯＰ８」とを選択可能となっている。
(Pin No. 37)
"CS8" and "IOP8" are assigned to the pin of "Pin No. 37". Here, "CS8" has a chip select function. "IOP8" has a general-purpose input/output function. "CS8" and "IOP8" can be selected.
（ピンＮｏ．３８）
「ピンＮｏ．３８」のピンには、「ＯＴＰ３」と、「ＳＰＩＣＫＢ」とが割り当てられている。ここで、「ＯＴＰ３」は、汎用出力機能を有する。また、「ＳＰＩＣＫＢ」は、第２ＳＰＩ通信用クロック出力機能を有する。そして、「ＯＴＰ３」と、「ＳＰＩＣＫＢ」とを選択可能となっている。
(Pin No. 38)
"OTP3" and "SPICKB" are assigned to the pin of "Pin No. 38". Here, "OTP3" has a general-purpose output function. "SPICKB" has a second SPI communication clock output function. "OTP3" and "SPICKB" can be selected.
（ピンＮｏ．３９）
「ピンＮｏ．３９」のピンには、「ＣＳ７」と、「ＩＯＰ７」とが割り当てられている。ここで、「ＣＳ７」は、チップセレクト機能を有する。また、「ＩＯＰ７」は、汎用入出力機能を有する。そして、「ＣＳ７」と、「ＩＯＰ７」とを選択可能となっている。
(Pin No. 39)
"CS7" and "IOP7" are assigned to the pin of "Pin No. 39". Here, "CS7" has a chip select function. "IOP7" has a general-purpose input/output function. "CS7" and "IOP7" can be selected.
（ピンＮｏ．４１）
「ピンＮｏ．４１」のピンには、「ＣＳ６」と、「ＩＯＰ６」とが割り当てられている。ここで、「ＣＳ６」は、チップセレクト機能を有する。また、「ＩＯＰ６」は、汎用入出力機能を有する。そして、「ＣＳ６」と、「ＩＯＰ６」とを選択可能となっている。
(Pin No. 41)
"CS6" and "IOP6" are assigned to the pin of "Pin No. 41". Here, "CS6" has a chip select function. "IOP6" has a general-purpose input/output function. "CS6" and "IOP6" can be selected.
（ピンＮｏ．４３）
「ピンＮｏ．４３」のピンには、「ＣＳ５」と、「ＩＯＰ５」とが割り当てられている。ここで、「ＣＳ５」は、チップセレクト機能を有する。また、「ＩＯＰ５」は、汎用入出力機能を有する。そして、「ＣＳ５」と、「ＩＯＰ５」とを選択可能となっている。
(Pin No. 43)
"CS5" and "IOP5" are assigned to the pin of "Pin No. 43". Here, "CS5" has a chip select function. "IOP5" has a general-purpose input/output function. "CS5" and "IOP5" can be selected.
（ピンＮｏ．４５）
「ピンＮｏ．４５」のピンには、「ＣＳ４」と、「ＩＯＰ４」とが割り当てられている。ここで、「ＣＳ４」は、チップセレクト機能を有する。また、「ＩＯＰ４」は、汎用入出力機能を有する。そして、「ＣＳ４」と、「ＩＯＰ４」とを選択可能となっている。
(Pin No. 45)
"CS4" and "IOP4" are assigned to the pin of "Pin No. 45". Here, "CS4" has a chip select function. "IOP4" has a general-purpose input/output function. "CS4" and "IOP4" can be selected.
（ピンＮｏ．４６）
「ピンＮｏ．４６」のピンには、「ＶＤＤ」が割り当てられている。ここで、「ＶＤＤ」は、システム用電源の機能を有する。
(Pin No. 46)
"VDD" is assigned to the pin of "Pin No. 46". Here, "VDD" has the function of a system power supply.
（ピンＮｏ．４７）
「ピンＮｏ．４７」のピンには、「ＣＳ３」と、「ＩＯＰ３」とが割り当てられている。ここで、「ＣＳ３」は、チップセレクト機能を有する。また、「ＩＯＰ３」は、汎用入出力機能を有する。そして、「ＣＳ３」と、「ＩＯＰ３」とを選択可能となっている。
(Pin No. 47)
"CS3" and "IOP3" are assigned to the pin of "Pin No. 47". Here, "CS3" has a chip select function. "IOP3" has a general-purpose input/output function. "CS3" and "IOP3" can be selected.
（ピンＮｏ．５４）
「ピンＮｏ．５４」のピンには、「ＩＯＰ１７」と、「ＳＰＩＴＸＢ」とが割り当てられている。ここで、「ＩＯＰ１７」は、汎用入出力機能を有する。また、「ＳＰＩＴＸＢ」は、第２ＳＰＩ通信用送信出力機能を有する。そして、「ＩＯＰ１７」と、「ＳＰＩＴＸＢ」とを選択可能となっている。
(Pin No. 54)
"IOP17" and "SPITXB" are assigned to the pin of "Pin No. 54". Here, "IOP17" has a general-purpose input/output function. "SPITXB" has a transmission output function for the second SPI communication. "IOP17" and "SPITXB" can be selected.
（ピンＮｏ．５６）
「ピンＮｏ．５６」のピンには、「ＩＯＰ１８」と、「ＳＰＩＲＸＡ」とが割り当てられている。ここで、「ＩＯＰ１８」は、汎用入出力機能を有する。また、「ＳＰＩＲＸＡ」は、第１ＳＰＩ通信用受信入力機能を有する。そして、「ＩＯＰ１８」と、「ＳＰＩＲＸＡ」とを選択可能となっている。
(Pin No. 56)
"IOP18" and "SPIRXA" are assigned to the pin of "Pin No. 56". Here, "IOP18" has a general-purpose input/output function. "SPIRXA" has a reception input function for the first SPI communication. "IOP18" and "SPIRXA" can be selected.
（ピンＮｏ．５７）
「ピンＮｏ．５７」のピンには、「ＣＳ２」と、「ＩＯＰ２」とが割り当てられている。ここで、「ＣＳ２」は、チップセレクト機能を有する。また、「ＩＯＰ２」は、汎用入出力機能を有する。そして、「ＣＳ２」と、「ＩＯＰ２」とを選択可能となっている。
(Pin No. 57)
"CS2" and "IOP2" are assigned to the pin of "Pin No. 57". Here, "CS2" has a chip select function. "IOP2" has a general-purpose input/output function. "CS2" and "IOP2" can be selected.
（ピンＮｏ．５９）
「ピンＮｏ．５９」のピンには、「ＣＳ１」と、「ＩＯＰ１」とが割り当てられている。ここで、「ＣＳ１」は、チップセレクト機能を有する。また、「ＩＯＰ１」は、汎用入出力機能を有する。そして、「ＣＳ１」と、「ＩＯＰ１」とを選択可能となっている。
(Pin No. 59)
"CS1" and "IOP1" are assigned to the pin of "Pin No. 59". Here, "CS1" has a chip select function. "IOP1" has a general-purpose input/output function. "CS1" and "IOP1" can be selected.
（ピンＮｏ．６０）
「ピンＮｏ．６０」のピンには、「ＶＣＡＰ」が割り当てられている。ここで、「ＶＣＡＰ」は、メインＲＡＭ１０３のバックアップ用電源の機能を有する。
(Pin No. 60)
"VCAP" is assigned to the pin of "Pin No. 60". Here, “VCAP” has a function of backup power supply for the
（ピンＮｏ．６１）
「ピンＮｏ．６１」のピンには、「ＣＳ０」と、「ＩＯＰ０」とが割り当てられている。ここで、「ＣＳ０」は、チップセレクト機能を有する。また、「ＩＯＰ０」は、汎用入出力機能を有する。そして、「ＣＳ０」と、「ＩＯＰ０」とを選択可能となっている。
(Pin No. 61)
"CS0" and "IOP0" are assigned to the pin of "Pin No. 61". Here, "CS0" has a chip select function. "IOP0" has a general-purpose input/output function. "CS0" and "IOP0" can be selected.
（ピンＮｏ．６２）
「ピンＮｏ．６２」のピンには、「ＶＤＤ」が割り当てられている。ここで、「ＶＤＤ」は、システム用電源の機能を有する。
(Pin No. 62)
"VDD" is assigned to the pin of "Pin No. 62". Here, "VDD" has the function of a system power supply.
（ピンＮｏ．６３）
「ピンＮｏ．６３」のピンには、「ＶＳＳ」が割り当てられている。ここで、「ＶＳＳ」は、電圧の基準を決定するＧＮＤ（グランド）機能を有する。
(Pin No. 63)
"VSS" is assigned to the pin of "Pin No. 63". Here, "VSS" has a GND (ground) function that determines the voltage reference.
（ピンＮｏ．６４）
「ピンＮｏ．６４」のピンには、「ＶＳＳ」が割り当てられている。ここで、「ＶＳＳ」は、電圧の基準を決定するＧＮＤ（グランド）機能を有する。
(Pin No. 64)
"VSS" is assigned to the pin of "Pin No. 64". Here, "VSS" has a GND (ground) function that determines the voltage reference.
なお、図２４に示す通り、チップセレクト機能と、汎用入出力機能と、ＳＰＩ通信機能とを選択可能なピン（具体的には、「ピンＮｏ．２３」のピンと、「ピンＮｏ．２５」のピンと、「ピンＮｏ．２７」のピンと、「ピンＮｏ．２９」のピンと、「ピンＮｏ．３１」のピンと、「ピンＮｏ．３５」のピン）は、主制御基板１００の一の長手方向に集約している。
As shown in FIG. 24, a pin that can select a chip select function, a general-purpose input/output function, or an SPI communication function (specifically, a pin of "pin No. 23" and a 27 pin, 29 pin, 31 pin, and 35 pin) are arranged in one longitudinal direction of the
（使用ピン一覧）
次に、図２５を用いて、使用ピン一覧について説明を行う。
(List of pins used)
Next, a list of used pins will be described with reference to FIG.
本実施形態においては、図２４で説明した機能を選択可能なピンについては、何れかの機能を選択可能となっている。このため、以下において、図２５を用いて使用するピンについて説明を行う。 In this embodiment, any function can be selected for the pins that can select the functions described with reference to FIG. Therefore, the pins to be used will be described below with reference to FIG.
図２５の「Ｎｏ．１」には、「ピンＮｏ．２１」のピンについて規定されている。ここで、「ピンＮｏ．２１」のピンは、上述した通り、チップセレクト機能（ＣＳ１５）と、汎用入出力機能（ＩＯＰ１５）とを選択可能となっている。本実施形態において、「ピンＮｏ．２１」のピンは、チップセレクト機能（ＣＳ１５）が選択される。具体的には、「ピンＮｏ．２１」のピンは、後述する拡張モードが選択される際に用いられる。 "No. 1" in FIG. 25 defines the pin of "Pin No. 21". Here, the pin of "Pin No. 21" can select the chip select function (CS15) and the general-purpose input/output function (IOP15) as described above. In this embodiment, the chip select function (CS15) is selected for the "pin No. 21" pin. Specifically, the pin of "Pin No. 21" is used when an extended mode, which will be described later, is selected.
図２５の「Ｎｏ．２」には、「ピンＮｏ．２３」のピンについて規定されている。ここで、「ピンＮｏ．２３」のピンは、上述した通り、チップセレクト機能（ＣＳ１４）と、汎用入出力機能（ＩＯＰ１４）と、第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ０）とを選択可能となっている。本実施形態において、「ピンＮｏ．２３」のピンは、第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ０）が選択される。具体的には、「ピンＮｏ．２３」のピンは、遊技情報出力端子板７７と、各種ソレノイドとを制御するためのチップ選択に用いられる。
"No. 2" in FIG. 25 defines the pin of "Pin No. 23". Here, as described above, the "pin No. 23" pin can select the chip select function (CS14), the general-purpose input/output function (IOP14), and the first SPI communication chip select function (SPISA0). ing. In this embodiment, the first SPI communication chip select function (SPISA0) is selected for the pin of "pin No. 23". Specifically, the pin of "Pin No. 23" is used for chip selection for controlling the game information
図２５の「Ｎｏ．３」には、「ピンＮｏ．２５」のピンについて規定されている。ここで、「ピンＮｏ．２５」のピンは、上述した通り、チップセレクト機能（ＣＳ１３）と、汎用入出力機能（ＩＯＰ１３）と、第１ＳＰＩ通信用送信出力機能（ＳＰＩＴＸＡ）とを選択可能となっている。本実施形態において、「ピンＮｏ．２５」のピンは、第１ＳＰＩ通信用送信出力機能（ＳＰＩＴＸＡ）が選択される。具体的には、「ピンＮｏ．２５」のピンは、遊技情報出力端子板７７と、各種ソレノイドとに対する制御データの送信に用いられる。
"No. 3" in FIG. 25 defines the pin of "Pin No. 25". Here, as described above, the "pin No. 25" pin can select the chip select function (CS13), the general-purpose input/output function (IOP13), and the transmission output function for the first SPI communication (SPITXA). ing. In this embodiment, the first SPI communication transmission output function (SPITXA) is selected for the "pin No. 25" pin. Specifically, the pin of "Pin No. 25" is used for transmitting control data to the game information
図２５の「Ｎｏ．４」には、「ピンＮｏ．２７」のピンについて規定されている。ここで、「ピンＮｏ．２７」のピンは、上述した通り、チップセレクト機能（ＣＳ１２）と、汎用入出力機能（ＩＯＰ１２）と、第１ＳＰＩ通信用クロック出力機能（ＳＰＩＣＫＡ）とを選択可能となっている。本実施形態において、「ピンＮｏ．２７」のピンは、第１ＳＰＩ通信用クロック出力機能（ＳＰＩＣＫＡ）が選択される。具体的には、「ピンＮｏ．２７」のピンは、遊技情報出力端子板７７と、各種ソレノイドとを制御するためのクロック出力に用いられる。
"No. 4" in FIG. 25 defines the pin of "Pin No. 27". Here, as described above, the "pin No. 27" pin can select the chip select function (CS12), the general-purpose input/output function (IOP12), and the first SPI communication clock output function (SPICKA). ing. In this embodiment, the first SPI communication clock output function (SPICKA) is selected for the "pin No. 27" pin. Specifically, the pin of "Pin No. 27" is used for clock output for controlling the game information
図２５の「Ｎｏ．５」には、「ピンＮｏ．２８」のピンについて規定されている。ここで、「ピンＮｏ．２８」のピンは、上述した通り、非同期シリアル通信用送信出力機能（ＳＩＯＴＸ０）と、汎用出力機能（ＯＴＰ０）とを選択可能となっている。本実施形態において、「ピンＮｏ．２８」のピンは、非同期シリアル通信用送信出力機能（ＳＩＯＴＸ０）が選択される。具体的には、「ピンＮｏ．２８」のピンは、主制御基板１００と、演出制御基板３００との非同期シリアル通信に用いられる。
"No. 5" in FIG. 25 defines the pin of "Pin No. 28". Here, as described above, the pin of "Pin No. 28" can select the asynchronous serial communication transmission output function (SIOTX0) and the general purpose output function (OTP0). In this embodiment, the asynchronous serial communication transmission output function (SIOTX0) is selected for the "pin No. 28" pin. Specifically, the pin of “Pin No. 28” is used for asynchronous serial communication between the
図２５の「Ｎｏ．６」には、「ピンＮｏ．２９」のピンについて規定されている。ここで、「ピンＮｏ．２９」のピンは、上述した通り、チップセレクト機能（ＣＳ１１）と、汎用入出力機能（ＩＯＰ１１）と、第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ１）とを選択可能となっている。本実施形態において、「ピンＮｏ．２９」のピンは、チップセレクト機能（ＣＳ１１）が選択される。なお、「ピンＮｏ．２９」のピンについては、後で図２６を用いて詳述する。 "No. 6" in FIG. 25 defines the pin of "Pin No. 29". Here, as described above, the "pin No. 29" pin can select the chip select function (CS11), the general-purpose input/output function (IOP11), and the first SPI communication chip select function (SPISA1). ing. In this embodiment, the chip select function (CS11) is selected for the "pin No. 29" pin. The pin of "Pin No. 29" will be described in detail later with reference to FIG.
図２５の「Ｎｏ．７」には、「ピンＮｏ．３０」のピンについて規定されている。ここで、「ピンＮｏ．３０」のピンは、上述した通り、非同期シリアル通信用送信出力機能（ＳＩＯＴＸ１）と、汎用出力機能（ＯＴＰ１）とを選択可能となっている。本実施形態において、「ピンＮｏ．３０」のピンは、非同期シリアル通信用送信出力機能（ＯＴＰ１）が選択される。具体的には、「ピンＮｏ．３０」のピンは、主制御基板１００と、払出制御基板２００との非同期シリアル通信に用いられる。
"No. 7" in FIG. 25 defines the pin of "Pin No. 30". Here, the pin of "Pin No. 30" can select the asynchronous serial communication transmission output function (SIOTX1) and the general purpose output function (OTP1), as described above. In this embodiment, the asynchronous serial communication transmission output function (OTP1) is selected for the "pin No. 30" pin. Specifically, the pin of “Pin No. 30” is used for asynchronous serial communication between the
図２５の「Ｎｏ．８」には、「ピンＮｏ．３１」のピンについて規定されている。ここで、「ピンＮｏ．３１」のピンは、上述した通り、チップセレクト機能（ＣＳ１０）と、汎用入出力機能（ＩＯＰ１０）と、第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ２）とを選択可能となっている。なお、本実施形態において、「ピンＮｏ．３１」のピンは、未使用となっている。 "No. 8" in FIG. 25 defines the pin of "Pin No. 31". Here, as described above, the "pin No. 31" pin can select the chip select function (CS10), the general-purpose input/output function (IOP10), and the first SPI communication chip select function (SPISA2). ing. In this embodiment, the pin of "Pin No. 31" is unused.
図２５の「Ｎｏ．９」には、「ピンＮｏ．３４」のピンについて規定されている。ここで、「ピンＮｏ．３４」は、上述した通り、汎用入出力機能（ＩＯＰ１６）と、第２ＳＰＩ通信用チップ選択機能（ＳＰＩＳＢ０）とを選択可能になっている。本実施形態において、「ピンＮｏ．３４」のピンは、第２ＳＰＩ通信用チップ選択機能（ＳＰＩＳＢ０）が選択される。具体的には、「ピンＮｏ．３４」のピンは、図柄表示器や、情報表示器１２４を制御するためのチップ選択に用いられる。
"No. 9" in FIG. 25 defines the pin of "Pin No. 34". Here, as described above, "pin No. 34" is capable of selecting the general-purpose input/output function (IOP16) and the second SPI communication chip selection function (SPISB0). In this embodiment, the second SPI communication chip select function (SPISB0) is selected for the pin of "pin No. 34". Specifically, the pin of “Pin No. 34” is used for chip selection for controlling the pattern display and the
ここで、「図柄表示器」とは、第１特別図柄表示器６０、第２特別図柄表示器６１、普通図柄表示器６２、第１特別図柄保留表示器６３、第２特別図柄保留表示器６４、普通図柄保留表示器６５、ラウンド数表示器６６、右打ち表示器６７、状態確認表示器６８をいう。
Here, the "symbol indicator" means the first
図２５の「Ｎｏ．１０」には、「ピンＮｏ．３５」のピンについて規定されている。ここで、「ピンＮｏ．３５」のピンは、上述した通り、チップセレクト機能（ＣＳ９）と、汎用入出力機能（ＩＯＰ９）と、第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ３）とを選択可能となっている。本実施形態において、「ピンＮｏ．３５」のピンは、汎用入出力機能（ＩＯＰ９）が選択される。具体的には、「ピンＮｏ．３５」のピンは、図柄表示器との汎用入出力に用いられる。 "No. 10" in FIG. 25 defines the pin of "Pin No. 35". Here, as described above, the "pin No. 35" pin can select the chip select function (CS9), the general-purpose input/output function (IOP9), and the first SPI communication chip select function (SPISA3). ing. In this embodiment, the general-purpose input/output function (IOP9) is selected for the pin of "Pin No. 35". Specifically, the pin of "Pin No. 35" is used for general-purpose input/output with the pattern display.
図２５の「Ｎｏ．１１」には、「ピンＮｏ．３７」のピンについて規定されている。ここで、「ピンＮｏ．３７」のピンは、上述した通り、チップセレクト機能（ＣＳ８）と、汎用入出力機能（ＩＯＰ８）とを選択可能となっている。本実施形態において、「ピンＮｏ．３７」のピンは、汎用入力機能（ＩＯＰ８）が選択される。具体的には、「ピンＮｏ．３７」のピンは、情報表示器１２４との汎用入出力に用いられる。
"No. 11" in FIG. 25 defines the pin of "Pin No. 37". Here, as described above, the pin of "pin No. 37" can select the chip select function (CS8) and the general purpose input/output function (IOP8). In this embodiment, the general-purpose input function (IOP8) is selected for the pin of "Pin No. 37". Specifically, the pin of “Pin No. 37” is used for general-purpose input/output with the
図２５の「Ｎｏ．１２」には、「ピンＮｏ．３８」のピンについて規定されている。ここで、「ピンＮｏ．３８」のピンは、上述した通り、汎用出力機能（ＯＴＰ３）と、第２ＳＰＩ通信用クロック出力機能（ＳＰＩＣＫＢ）とを選択可能となっている。本実施形態において、「ピンＮｏ．３８」のピンは、第２ＳＰＩ通信用クロック出力機能（ＳＰＩＣＫＢ）が選択される。具体的には、「ピンＮｏ．３８」のピンは、図柄表示器や、情報表示器１２４を制御するためのクロック出力に用いられる。
"No. 12" in FIG. 25 defines the pin of "Pin No. 38". Here, as described above, the pin of "Pin No. 38" can select the general-purpose output function (OTP3) and the second SPI communication clock output function (SPICKB). In the present embodiment, the second SPI communication clock output function (SPICKB) is selected for the "pin No. 38" pin. Specifically, the pin of “Pin No. 38” is used for clock output for controlling the pattern display and the
図２５の「Ｎｏ．１３」には、「ピンＮｏ．３９」のピンについて規定されている。ここで、「ピンＮｏ．３９」のピンは、上述した通り、チップセレクト機能（ＣＳ７）と、汎用入出力機能（ＩＯＰ７）とを選択可能となっている。本実施形態において、「ピンＮｏ．３９」のピンは、汎用入出力機能（ＩＯＰ７）が選択される。具体的には、「ピンＮｏ．３９」のピンは、第１開放検出スイッチ２６ｓｗの入力に用いられる。 "No. 13" in FIG. 25 defines the pin of "Pin No. 39". Here, the pin of "pin No. 39" can select the chip select function (CS7) and the general purpose input/output function (IOP7) as described above. In this embodiment, the general-purpose input/output function (IOP7) is selected for the pin of "Pin No. 39". Specifically, the pin of "Pin No. 39" is used for the input of the first open detection switch 26sw.
図２５の「Ｎｏ．１４」には、「ピンＮｏ．４１」のピンについて規定されている。ここで、「ピンＮｏ．４１」のピンは、上述した通り、チップセレクト機能（ＣＳ６）と、汎用入出力機能（ＩＯＰ６）とを選択可能となっている。本実施形態において、「ピンＮｏ．４１」のピンは、汎用入出力機能（ＩＯＰ６）が選択される。具体的には、「ピンＮｏ．４１」のピンは、第２開放検出スイッチ２７ｓｗの入力に用いられる。 "No. 14" in FIG. 25 defines the pin of "Pin No. 41". Here, the pin of "Pin No. 41" can select the chip select function (CS6) and the general-purpose input/output function (IOP6), as described above. In this embodiment, the general-purpose input/output function (IOP6) is selected for the pin of "Pin No. 41". Specifically, the pin of "Pin No. 41" is used for the input of the second open detection switch 27sw.
図２５の「Ｎｏ．１５」には、「ピンＮｏ．４３」のピンについて規定されている。ここで、「ピンＮｏ．４３」のピンは、上述した通り、チップセレクト機能（ＣＳ５）と、汎用入出力機能（ＩＯＰ５）とを選択可能となっている。本実施形態において、「ピンＮｏ．４３」のピンは、汎用入出力機能（ＩＯＰ５）が選択される。具体的には、「ピンＮｏ．４３」のピンは、スイッチ状態エラーに係るデータの汎用入出力に用いられる。 "No. 15" in FIG. 25 defines the pin of "Pin No. 43". Here, the pin of "Pin No. 43" can select the chip select function (CS5) and the general-purpose input/output function (IOP5) as described above. In this embodiment, the general-purpose input/output function (IOP5) is selected for the pin of "Pin No. 43". Specifically, the pin of "Pin No. 43" is used for general-purpose input/output of data related to switch state errors.
図２５の「Ｎｏ．１６」には、「ピンＮｏ．４５」のピンについて規定されている。ここで、「ピンＮｏ．４５」のピンは、上述した通り、チップセレクト機能（ＣＳ４）と、汎用入出力機能（ＩＯＰ４）とを選択可能となっている。本実施形態において、「ピンＮｏ．４５」のピンは、汎用入出力機能（ＩＯＰ４）が選択される。具体的には、「ピンＮｏ．４５」のピンは、アウト球検出スイッチ３２ｓｗとの汎用入出力に用いられる。 "No. 16" in FIG. 25 defines the pin of "Pin No. 45". Here, the pin of "Pin No. 45" can select the chip select function (CS4) and the general-purpose input/output function (IOP4), as described above. In this embodiment, the general-purpose input/output function (IOP4) is selected for the pin of "Pin No. 45". Specifically, the pin of "Pin No. 45" is used for general-purpose input/output with the out-ball detection switch 32sw.
図２５の「Ｎｏ．１７」には、「ピンＮｏ．４７」のピンについて規定されている。ここで、「ピンＮｏ．４７」のピンは、上述した通り、チップセレクト機能（ＣＳ３）と、汎用入出力機能（ＩＯＰ３）とを選択可能となっている。本実施形態において、「ピンＮｏ．４７」のピンは、汎用入出力機能（ＩＯＰ３）が選択される。具体的には、「ピンＮｏ．４７」のピンは、セーフ球検出スイッチ８９ｓｗとの汎用入出力に用いられる。 "No. 17" in FIG. 25 defines the pin of "Pin No. 47". Here, the pin of "Pin No. 47" can select the chip select function (CS3) and the general-purpose input/output function (IOP3) as described above. In this embodiment, the general-purpose input/output function (IOP3) is selected for the pin of "Pin No. 47". Specifically, the pin of "Pin No. 47" is used for general-purpose input/output with the safe ball detection switch 89sw.
図２５の「Ｎｏ．１８」には、「ピンＮｏ．５４」のピンについて規定されている。ここで、「ピンＮｏ．５４」のピンは、上述した通り、「ＩＯＰ１７」と、「ＳＰＩＴＸＢ」とを選択可能となっている。本実施形態において、「ピンＮｏ．５４」のピンは、第２ＳＰＩ通信用送信出力機能が選択される。具体的には、「ピンＮｏ．５４」のピンは、図柄表示器や、情報表示器１２４との通信（データ送信）に用いられる。
"No. 18" in FIG. 25 defines the pin of "Pin No. 54". Here, as described above, "IOP17" and "SPITXB" can be selected for the "pin No. 54" pin. In this embodiment, the transmission output function for the second SPI communication is selected for the "pin No. 54" pin. Specifically, the pin of “Pin No. 54” is used for communication (data transmission) with the pattern display device and the
図２５の「Ｎｏ．１９」には、「ピンＮｏ．５６」のピンについて規定されている。ここで、「ピンＮｏ．５６」のピンは、上述した通り、汎用入出力機能（ＩＯＰ１８）と、第１ＳＰＩ通信用受信入力機能（ＳＰＩＲＸＡ）とを選択可能となっている。本実施形態において、「ピンＮｏ．５６」のピンは、第１ＳＰＩ通信用受信入力機能（ＳＰＩＲＸＡ）が選択される。具体的には、「ピンＮｏ．５６」のピンは、遊技情報出力端子板７７や、各種ソレノイド用受信入力に用いられる。
"No. 19" in FIG. 25 defines the pin of "Pin No. 56". Here, as described above, the pin of "Pin No. 56" is capable of selecting the general-purpose input/output function (IOP18) and the reception input function for the first SPI communication (SPIRXA). In this embodiment, the first SPI communication reception input function (SPIRXA) is selected for the "pin No. 56" pin. Specifically, the pin of "Pin No. 56" is used for the game information
図２５の「Ｎｏ．２０」には、「ピンＮｏ．５７」のピンについて規定されている。ここで、「ピンＮｏ．５７」のピンは、上述した通り、チップセレクト機能（ＣＳ２）と、汎用入出力機能（ＩＯＰ２）とを選択可能となっている。本実施形態において、「ピンＮｏ．５７」のピンは、チップセレクト機能（ＣＳ２）が選択される。なお、「ピンＮｏ．５７」のピンについては、後で図２６を用いて詳述する。 "No. 20" in FIG. 25 defines the pin of "Pin No. 57". Here, as described above, the pin of "pin No. 57" can select the chip select function (CS2) and the general purpose input/output function (IOP2). In this embodiment, the chip select function (CS2) is selected for the "pin No. 57" pin. The pin of "Pin No. 57" will be described later in detail with reference to FIG.
図２５の「Ｎｏ．２１」には、「ピンＮｏ．５９」のピンについて規定されている。ここで、「ピンＮｏ．５９」のピンは、上述した通り、チップセレクト機能（ＣＳ１）と、汎用入出力機能（ＩＯＰ１）とを選択可能となっている。本実施形態において、「ピンＮｏ．５９」のピンは、汎用入出力機能（ＩＯＰ１）が選択される。具体的には、「ピンＮｏ．５９」のピンは、タッチセンサ１５ｓとの汎用入出力に用いられる。
"No. 21" in FIG. 25 defines the pin of "Pin No. 59". Here, the pin of "Pin No. 59" can select the chip select function (CS1) and the general-purpose input/output function (IOP1) as described above. In this embodiment, the general purpose input/output function (IOP1) is selected for the pin of "Pin No. 59". Specifically, the pin of "Pin No. 59" is used for general-purpose input/output with the
図２５の「Ｎｏ．２２」には、「ピンＮｏ．６１」のピンについて規定されている。ここで、「ピンＮｏ．６１」のピンは、上述した通り、チップセレクト機能（ＣＳ０）と、汎用入出力機能（ＩＯＰ０）とを選択可能となっている。本実施形態において、「ピンＮｏ．６１」のピンは、汎用入出力機能（ＩＯＰ０）が選択される。具体的には、「ピンＮｏ．６１」のピンは、発射ボリューム１６からの汎用入力に用いられる。
"No. 22" in FIG. 25 defines the pin of "Pin No. 61". Here, the pin of "Pin No. 61" can select the chip select function (CS0) and the general purpose input/output function (IOP0) as described above. In this embodiment, the general purpose input/output function (IOP0) is selected for the pin of "Pin No. 61". Specifically, the pin of “Pin No. 61” is used for general-purpose input from the firing
（入力ポート一覧）
次に、図２６を用いて、入力ポート一覧について説明を行う。なお、図２６（Ａ）は、チップセレクト機能が選択されているピンの一覧を示す図である。また、図２６（Ｂ）は、汎用入出力機能が選択されているピンの一覧を示す図である。
(List of input ports)
Next, the input port list will be described with reference to FIG. Note that FIG. 26A is a diagram showing a list of pins for which the chip select function is selected. FIG. 26B is a diagram showing a list of pins for which general-purpose input/output functions are selected.
図２６（Ａ）に示す通り、チップセレクト機能が選択されているピンのポート名／アドレスと、このポート名／アドレスのビットと、具体的に入力される信号の種別が対応付けられている。まず、以下において、「ピンＮｏ．２９」のピンと、「ピンＮｏ．５７」のピンとの説明を行う。 As shown in FIG. 26A, the port name/address of the pin for which the chip select function is selected, the bit of this port name/address, and the specific input signal type are associated with each other. First, the pin of "Pin No. 29" and the pin of "Pin No. 57" will be described below.
上述した通り、「ピンＮｏ．２９」のピンは、チップセレクト機能（ＣＳ１１）が選択されている。ここで、図２６（Ａ）に示す通り、「ピンＮｏ．２９」のピンは、大入賞口検出スイッチや、アウト球検出スイッチ３２ｓｗ、特定領域検出スイッチ５０ｓｗ、磁気検出センサ５６ｓ、電波検出センサ５７ｓの入力に用いられる。
As described above, the chip select function (CS11) is selected for the "pin No. 29" pin. Here, as shown in FIG. 26(A), the pin of "Pin No. 29" is a large winning opening detection switch, an out ball detection switch 32sw, a specific area detection switch 50sw, a
一方で、「ピンＮｏ．５７」のピンは、チップセレクト機能（ＣＳ２）が選択されている。ここで、図２６（Ａ）に示す通り、「ピンＮｏ．５７」のピンは、始動口検出スイッチ、一般入賞口検出スイッチ、ゲート検出スイッチ４１ｓｗ、第２始動口開閉ソレノイド４５の入力に用いられる。
On the other hand, the chip select function (CS2) is selected for the "pin No. 57" pin. Here, as shown in FIG. 26(A), the pin of "Pin No. 57" is used for input of the starting opening detection switch, the general winning opening detection switch, the gate detection switch 41sw, and the second opening opening/
次に、図２６（Ｂ）には、汎用入出力端子が選択されているピンの一覧が示されている。 Next, FIG. 26B shows a list of pins for which general-purpose input/output terminals are selected.
上述した通り、「ピンＮｏ．６１」のピンは、汎用入出力機能（ＩＯＰ０）が選択されている。ここで、「ピンＮｏ．６１」のピンは、発射ボリューム１６から信号が入力される。
As described above, the general-purpose input/output function (IOP0) is selected for the pin of "Pin No. 61". Here, a signal is input from the firing
また、「ピンＮｏ．５９」のピンは、汎用入出力機能（ＩＯＰ１）が選択されている。ここで、「ピンＮｏ．５９」のピンは、タッチセンサ１５ｓから信号が入力される。
Further, the general-purpose input/output function (IOP1) is selected for the pin of "Pin No. 59". Here, a signal is inputted from the
また、「ピンＮｏ．４７」のピンは、汎用入出力機能（ＩＯＰ３）が選択されている。ここで、「ピンＮｏ．４７」のピンは、セーフ球検出スイッチ８９ｓｗから信号が入力される。 Further, the general-purpose input/output function (IOP3) is selected for the pin of "Pin No. 47". Here, a signal is inputted from the safe ball detection switch 89sw to the "pin No. 47" pin.
また、「ピンＮｏ．４５」のピンは、汎用入出力機能（ＩＯＰ４）が選択されている。ここで、「ピンＮｏ．４５」のピンは、アウト球検出スイッチ３２ｓｗから信号が入力される。 Further, the general-purpose input/output function (IOP4) is selected for the pin of "Pin No. 45". Here, a signal is inputted from the out-ball detection switch 32sw to the "pin No. 45" pin.
また、「ピンＮｏ．４３」のピンは、汎用入出力機能（ＩＯＰ５）が選択されている。ここで、「ピンＮｏ．４３」のピンは、スイッチ状態エラー信号が入力される。 Further, the general-purpose input/output function (IOP5) is selected for the pin of "Pin No. 43". Here, a switch state error signal is input to the pin of "Pin No. 43".
また、「ピンＮｏ．４１」のピンは、汎用入出力機能（ＩＯＰ６）が選択されている。ここで、「ピンＮｏ．４１」のピンは、第２開放検出スイッチ２７ｓｗからの検出信号が入力される。 Further, the general-purpose input/output function (IOP6) is selected for the pin of "Pin No. 41". Here, a detection signal from the second open detection switch 27sw is input to the pin of "Pin No. 41".
また、「ピンＮｏ．３９」のピンは、汎用入出力機能（ＩＯＰ７）が選択されている。ここで、「ピンＮｏ．３９」のピンは、第１開放検出スイッチ２６ｓｗからの検出信号が入力される。 Further, the general-purpose input/output function (IOP7) is selected for the pin of "Pin No. 39". Here, a detection signal from the first open detection switch 26sw is input to the pin of "Pin No. 39".
なお、「ピンＮｏ．５７」のピンは、チップセレクト機能（ＣＳ２）が選択されている。このため、「ＩＯＰ２」は、使用不可能となっている。 It should be noted that the chip select function (CS2) is selected for the pin of "Pin No. 57". Therefore, "IOP2" cannot be used.
その他、図示しない所定の汎用入力端子を介して、ＲＷＭクリアスイッチ１２２ｓｗ、設定キースイッチ１２３ｓｗ、電源スイッチ等の検出信号が入力されるようになっている。 In addition, detection signals from the RWM clear switch 122sw, the setting key switch 123sw, the power switch, etc. are input via predetermined general-purpose input terminals (not shown).
（出力ポート一覧）
次に、図２７を用いて、出力ポート一覧について説明を行う。なお、図２７（Ａ）は、拡張モードにおいて出力される信号の一覧を示す図である。また、図２７（Ｂ）は、汎用入出力機能が選択されているピンの一覧を示す図である。
(List of output ports)
Next, the output port list will be described with reference to FIG. FIG. 27A is a diagram showing a list of signals output in extended mode. FIG. 27B is a diagram showing a list of pins for which general-purpose input/output functions are selected.
図２７（Ａ）は、ポート名／アドレスと、このポート名／アドレスのビットと、具体的に出力される信号の種別が対応付けられている。 In FIG. 27A, port names/addresses, the bits of the port names/addresses, and specific output signal types are associated with each other.
ここで、「拡張モード」とは、「ピンＮｏ．２１」のピンを使用して、チップセレクト機能を行うことが可能なピンを拡張するモードをいう。また、本実施形態において、拡張モードは、「ピンＮｏ．２１」の「１」個のピンを使用することで、「ＣＳ１６」～「ＣＳ２１」の「６」個のピンを拡張することができる。 Here, "expansion mode" refers to a mode in which the pin of "pin No. 21" is used to expand the pins capable of performing the chip select function. In addition, in this embodiment, the expansion mode can expand "6" pins of "CS16" to "CS21" by using "1" pin of "pin No. 21". .
また、本実施形態において、「ＣＳ１６」～「ＣＳ２１」の各ビットは、遊技機１の出玉の性能を試験する試射試験時に用いられる信号に対応している。そして、各ビットに対応する信号は、ステップＳ１１７の出力制御処理により出力されることとなる。
Further, in the present embodiment, each bit of “CS16” to “CS21” corresponds to a signal used at the time of a trial shooting test for testing the ball-out performance of the
なお、試射試験中において画像表示装置に表示される画像は、試射試験以外において画像表示装置に表示される画像と変わらない。 The image displayed on the image display device during the test firing test is the same as the image displayed on the image display device other than during the test firing test.
まず、図２７（Ａ）に示す通り、「ＣＳ１６」は、条件装置が作動しているときに出力される条件装置作動中信号や、役物連続作動装置が作動しているときに出力される役物連続作動装置作動中信号、遊技球が第１始動口４２や、第２始動口４３に入球し、第１特別図柄や、第２特別図柄が変動しているときに出力される特別図柄変動中信号、遊技球が第１始動口４２や、第２始動口４３に入球し、大当りとなったときに出力される特別図柄大当り信号、遊技球が第１始動口４２や、第２始動口４３に入球し、小当りとなったときに出力される特別図柄小当り信号といった「大入賞口」の開放に係る信号などに対応している。
First, as shown in FIG. 27(A), "CS16" is a conditional device operating signal that is output when the conditional device is operating, and is output when the accessory continuous operating device is operating. A signal during operation of the accessory continuous operating device, the game ball enters the
次に、図２７（Ａ）に示す通り、「ＣＳ１７」は、第２始動口開閉部材４４の開放時間が延長されている時短遊技状態に出力される普通電動役物開放延長状態信号や、遊技球が普図ゲート４１を通過したときに行われる普通図柄の変動時間が短縮されているときに出力される普通図柄変動時間短縮状態信号、遊技球が普図ゲート４１を通過したときに行われる普図当り判定により、普図当り遊技を実行すると判定される確率が高確率のときに出力される普通図柄高確率状態信号、第１特別図柄の変動時間や、第２特別図柄の変動時間が短縮される状態である特別図柄変動時間短縮状態信号、遊技球が第１始動口４２や、第２始動口４３に入球したときに行われる大当り判定により、大当り遊技を実行すると判定される確率が高確率のときに出力される特別図柄高確率状態信号、遊技球を発射する位置の情報を有する発射位置指定信号といった遊技者に有利な遊技状態に係る信号などに対応している。
Next, as shown in FIG. 27(A), "CS17" is a normal electric accessary product open extension state signal output in a short-time game state in which the opening time of the second starting port opening/closing
次に、図２７（Ａ）に示す通り、「ＣＳ１８」は、第１特別電動役物や、第２特別電動役物が作動しているときに出力される特別電動役物作動中信号や、普通図柄が変動しているときに出力される普通図柄変動中信号、遊技球が普図ゲート４１を通過し、普図当りとなったときに出力される普通図柄当り信号、普通電動役物が作動しているときに出力される普通電動役物作動中信号、役物連続作動装置の作動領域が有効となっているときに出力される役物連続作動装置作動領域有効信号、ラウンド数に係る情報を有する連続作動回数確定信号といった電動役物の作動に係る信号などに対応している。
Next, as shown in FIG. 27(A), "CS18" is a special electric accessory operating signal output when the first special electric accessory or the second special electric accessory is operating, A normal symbol fluctuating signal that is output when the normal symbols are fluctuating, a normal symbol hit signal that is output when the game ball passes through the
次に、図２７（Ａ）に示す通り、「ＣＳ１９」の「０」ビット目から「３」ビット目は、第１図柄データの出力に対応している。具体的には、「ＣＳ１９」の「０」ビット目は、第１図柄データ（「０」ビット目）に対応しており、「ＣＳ１９」の「１」ビット目は、第１図柄データ（「１」ビット目）に対応しており、「ＣＳ１９」の「２」ビット目は、第１図柄データ（「２」ビット目）に対応しており、「ＣＳ１９」の「３」ビット目は、第１図柄データ（「３」ビット目）に対応している。 Next, as shown in FIG. 27A, the "0" to "3" bits of "CS19" correspond to the output of the first symbol data. Specifically, the "0"th bit of "CS19" corresponds to the first symbol data ("0"th bit), and the "1"th bit of "CS19" corresponds to the first symbol data (" 1" bit), the "2" bit of "CS19" corresponds to the first symbol data ("2" bit), and the "3" bit of "CS19" corresponds to It corresponds to the first pattern data (“3” bit).
ここで、「第１図柄データ」とは、普通図柄表示器６２に表示される点灯パターンに係るデータである。
Here, the “first symbol data” is data relating to the lighting pattern displayed on the
また、「ＣＳ１９」の「４」ビット目から「７」ビット目は、連続作動回数データの出力に対応している。具体的には、「ＣＳ１９」の「４」ビット目は、連続作動回数データ（「０」ビット目）に対応しており、「ＣＳ１９」の「５」ビット目は、連続作動回数データ（「１」ビット目）に対応しており、「ＣＳ１９」の「６」ビット目は、連続作動回数データ（「２」ビット目）に対応しており、「ＣＳ１９」の「７」ビット目は、連続作動回数データ（「３」ビット目）に対応している。 Bits "4" to "7" of "CS19" correspond to the output of data on the number of continuous operations. Specifically, the "4" bit of "CS19" corresponds to the continuous operation count data ("0" bit), and the "5" bit of "CS19" corresponds to the continuous operation count data (" 1" bit), the "6" bit of "CS19" corresponds to the continuous operation count data ("2" bit), and the "7" bit of "CS19" corresponds to It corresponds to the continuous operation count data (“3”th bit).
ここで、「連続作動回数データ」とは、特別図柄の種類でラウンド数を決定するのではなく、ラウンド数を抽選により決定する場合に用いられるデータである。このため、本実施形態においては未使用となっている。 Here, the "continuous actuation number data" is data used when the number of rounds is determined by lottery instead of determining the number of rounds by the type of special symbol. Therefore, it is unused in this embodiment.
次に、図２７（Ａ）に示す通り、「ＣＳ２０」の「０」ビット目から「７」ビット目は、第２図柄データの出力に対応している。具体的には、「ＣＳ２０」の「０」ビット目は、第２図柄データ（「０」ビット目）に対応しており、「ＣＳ２０」の「１」ビット目は、第２図柄データ（「１」ビット目）に対応しており、「ＣＳ２０」の「２」ビット目は、第２図柄データ（「２」ビット目）に対応しており、「ＣＳ２０」の「３」ビット目は、第２図柄データ（「３」ビット目）に対応している。 Next, as shown in FIG. 27A, the "0" to "7" bits of "CS20" correspond to the output of the second symbol data. Specifically, the "0" bit of "CS20" corresponds to the second symbol data ("0" bit), and the "1" bit of "CS20" corresponds to the second symbol data (" 1" bit), the "2" bit of "CS20" corresponds to the second symbol data ("2" bit), and the "3" bit of "CS20" corresponds to It corresponds to the second pattern data (“3”th bit).
また、図２７（Ａ）に示す通り、「ＣＳ２０」の「４」ビット目は、第２図柄データ（「４」ビット目）に対応しており、「ＣＳ２０」の「５」ビット目は、第２図柄データ（「５」ビット目）に対応しており、「ＣＳ２０」の「６」ビット目は、第２図柄データ（「６」ビット目）に対応しており、「ＣＳ２０」の「７」ビット目は、第２図柄データ（「７」ビット目）に対応している。 Further, as shown in FIG. 27(A), the "4"th bit of "CS20" corresponds to the second symbol data ("4th bit"), and the "5"th bit of "CS20" It corresponds to the second symbol data (“5” bit), and the “6” bit of “CS20” corresponds to the second symbol data (“6” bit). The 7th bit corresponds to the second pattern data (the 7th bit).
ここで、「第２図柄データ」とは、第１特別図柄表示器６０に表示される点灯パターンに係るデータである。
Here, the “second symbol data” is data relating to the lighting pattern displayed on the first
次に、図２７（Ａ）に示す通り、「ＣＳ２１」の「０」ビット目から「７」ビット目は、第３図柄データの出力に対応している。具体的には、「ＣＳ２１」の「０」ビット目は、第３図柄データ（「０」ビット目）に対応しており、「ＣＳ２１」の「１」ビット目は、第３図柄データ（「１」ビット目）に対応しており、「ＣＳ２１」の「２」ビット目は、第３図柄データ（「２」ビット目）に対応しており、「ＣＳ２１」の「３」ビット目は、第３図柄データ（「３」ビット目）に対応している。 Next, as shown in FIG. 27A, the "0" to "7" bits of "CS21" correspond to the output of the third symbol data. Specifically, the "0"th bit of "CS21" corresponds to the third symbol data ("0"th bit), and the "1"th bit of "CS21" corresponds to the third symbol data (" 1" bit), the "2" bit of "CS21" corresponds to the third symbol data ("2" bit), and the "3" bit of "CS21" corresponds to It corresponds to the third pattern data (“3”th bit).
また、図２７（Ａ）に示す通り、「ＣＳ２１」の「４」ビット目は、第３図柄データ（「４」ビット目）に対応しており、「ＣＳ２１」の「５」ビット目は、第３図柄データ（「５」ビット目）に対応しており、「ＣＳ２１」の「６」ビット目は、第３図柄データ（「６」ビット目）に対応しており、「ＣＳ２１」の「７」ビット目は、第３図柄データ（「７」ビット目）に対応している。 Further, as shown in FIG. 27(A), the "4"th bit of "CS21" corresponds to the third symbol data ("4th bit"), and the "5"th bit of "CS21" It corresponds to the third symbol data (“5” bit), and the “6” bit of “CS21” corresponds to the third symbol data (“6” bit). The 7th bit corresponds to the third symbol data (the 7th bit).
ここで、「第３図柄データ」とは、第２特別図柄表示器６１に表示される点灯パターンに係るデータである。
Here, the “third symbol data” is data relating to the lighting pattern displayed on the second
次に、図２７（Ｂ）に示す通り、汎用入出力端子が選択されているピンの一覧が示されている。 Next, as shown in FIG. 27B, a list of pins for which general-purpose input/output terminals are selected is shown.
上述した通り、「ピンＮｏ．３７」のピンは、汎用入出力機能（ＩＯＰ８）が選択されている。ここで、「ピンＮｏ．３７」のピンは、情報表示器１２４に対して信号を出力するためのピンである。
As described above, the general-purpose input/output function (IOP8) is selected for the pin of "Pin No. 37". Here, the pin of “Pin No. 37” is a pin for outputting a signal to the
また、「ピンＮｏ．３５」のピンは、汎用入出力機能（ＩＯＰ９）が選択されている。ここで、「ピンＮｏ．３５」のピンは、図柄表示器に対して信号を出力するためのピンである。 Further, the general-purpose input/output function (IOP9) is selected for the pin of "Pin No. 35". Here, the pin of "Pin No. 35" is a pin for outputting a signal to the pattern display.
（汎用入出力端子の使用方法）
次に、図２８を用いて、汎用入出力端子の使用方法について説明を行う。
(Usage of general-purpose input/output terminals)
Next, with reference to FIG. 28, how to use general-purpose input/output terminals will be described.
図２８に示されているピンは、汎用入出力機能を選択可能となっている。ここで、図２８に示されているピンは、「ピンＮｏ．」と、ピン名称と、ハードウェアパラメータと、データとが対応付けられている。 The pins shown in FIG. 28 are selectable for general purpose input/output functions. Here, the pins shown in FIG. 28 are associated with “pin numbers”, pin names, hardware parameters, and data.
上述した通り、「ピンＮｏ．６１」のピンと、「ピンＮｏ．５９」のピンと、「ピンＮｏ．４７」のピンと、「ピンＮｏ．４５」のピンと、「ピンＮｏ．４３」のピンと、「ピンＮｏ．４１」のピンと、「ピンＮｏ．３９」のピンと、「ピンＮｏ．３７」のピンと、「ピンＮｏ．３５」のピンとは、汎用入出力機能が選択されている。 As described above, the pin of "pin No. 61", the pin of "pin No. 59", the pin of "pin No. 47", the pin of "pin No. 45", the pin of "pin No. 43", and the pin of "pin No. 43" A general-purpose input/output function is selected for the pin of "Pin No. 41", the pin of "Pin No. 39", the pin of "Pin No. 37", and the pin of "Pin No. 35".
ここで、「ピンＮｏ．６１」のピンと、「ピンＮｏ．５９」のピンと、「ピンＮｏ．４７」のピンとのハードウェアパラメータは、「ＢＦＣＡ（Ｈ）」である。また、「ピンＮｏ．４５」のピンと、「ピンＮｏ．４３」のピンと、「ピンＮｏ．４１」のピンと、「ピンＮｏ．３９」のピンとのハードウェアパラメータは、「ＢＦＣＢ（Ｈ）」である。 Here, the hardware parameters of the pin of "Pin No. 61", the pin of "Pin No. 59", and the pin of "Pin No. 47" are "BFCA(H)". Further, the hardware parameters of the pin of "Pin No. 45", the pin of "Pin No. 43", the pin of "Pin No. 41", and the pin of "Pin No. 39" are "BFCB(H)". be.
また、「ピンＮｏ．３７」のピンと、「ピンＮｏ．３５」のピンと、「ピンＮｏ．３１」のピンと、「ピンＮｏ．２９」のピンとのハードウェアパラメータは、「ＢＦＣＣ（Ｈ）」である。また、「ピンＮｏ．２７」のピンと、「ピンＮｏ．２５」のピンと、「ピンＮｏ．２３」のピンと、「ピンＮｏ．２１」のピンとのハードウェアパラメータは、「ＢＦＣＤ（Ｈ）」である。これらのデータは、図２８に示す通り、「０」の場合が入力で、「１」の場合が出力である。 Further, the hardware parameters of the pin of "Pin No. 37", the pin of "Pin No. 35", the pin of "Pin No. 31", and the pin of "Pin No. 29" are "BFCC(H)". be. Further, the hardware parameters of the pin of "Pin No. 27", the pin of "Pin No. 25", the pin of "Pin No. 23", and the pin of "Pin No. 21" are "BFCD(H)". be. As shown in FIG. 28, these data are input when "0" and output when "1".
また、「ピンＮｏ．３４」のピンと、「ピンＮｏ．５４」のピンと、「ピンＮｏ．５６」のピンとのハードウェアパラメータは、「ＢＦＤ０（Ｈ）」である。これらのデータは、図２８に示す通り、「０」の場合が入力で、「１」の場合が出力である。 Further, the hardware parameter of the pin of "Pin No. 34", the pin of "Pin No. 54", and the pin of "Pin No. 56" is "BFD0(H)". As shown in FIG. 28, these data are input when "0" and output when "1".
（システム設定）
次に、図２９を用いて、システム設定について説明を行う。
(System setting)
Next, system settings will be described with reference to FIG.
システム設定は、ハードウェアパラメータ１０２ｄの特定の領域である。ここで、図２９に示す通り、システム設定は、ビットと、機能とが対応付けて規定されており、参考として作用が図示されている。 System settings are a specific area of hardware parameters 102d. Here, as shown in FIG. 29, the system settings are defined by associating bits with functions, and their actions are illustrated for reference.
まず、システム設定の「７」ビット目は、チップセレクト端子動作モード選択に対応している。ここで、システム設定の「７」ビット目が「０」の場合には、チップセレクトモードとなる。一方で、システム設定の「７」ビット目が「１」の場合には、拡張モードとなる。 First, the "7"th bit of the system setting corresponds to chip select terminal operation mode selection. Here, when the "7" bit of the system setting is "0", the chip select mode is set. On the other hand, when the "7" bit of the system setting is "1", the extension mode is set.
具体的には、システム設定の「７」ビット目が「０」となっている場合において、遊技機１に電源が供給されると、チップセレクトモードとなる。一方で、システム設定の「７」ビット目が「１」となっている場合において、遊技機１に電源が供給されると、拡張モードとなる。
Specifically, when the "7" bit of the system setting is "0", when power is supplied to the
ここで、チップセレクト端子動作モード選択は、システム設定の最上位ビットに規定されているが、システム設定の最下位ビットに規定されていてもよい。これにより、チップセレクト端子動作モード選択がシステム設定の最上位ビットや、最下位ビットにない場合と比較して、チップセレクトモードであるか、拡張モードであるかを認識し易くすることができる。 Here, the chip select terminal operation mode selection is specified in the most significant bit of the system setting, but may be specified in the least significant bit of the system setting. This makes it easier to recognize whether the chip select terminal operation mode is in the chip select mode or the extended mode, compared to the case where the chip select terminal operation mode selection is not in the most significant bit or the least significant bit of the system setting.
次に、システム設定の「６」ビット目は、「１６」ビット固定長乱数動作クロックに対応している。ここで、システム設定の「６」ビット目が「０」の場合には、ＣＰＵクロックとなる。一方で、システム設定の「６」ビット目が「１」の場合には、内蔵乱数クロックとなる。 Next, the "6"th bit of the system setting corresponds to the "16"-bit fixed-length random number operating clock. Here, when the "6" bit of the system setting is "0", it becomes the CPU clock. On the other hand, if the "6" bit of the system setting is "1", the internal random number clock is used.
次に、システム設定の「５」ビット目は、乱数外部ラッチ信号論理に対応している。ここで、システム設定の「５」ビット目が「０」の場合には、負論理となる。一方で、システム設定の「５」ビット目が「１」の場合には、正論理となる。 Next, the "5"th bit of the system setting corresponds to the random number external latch signal logic. Here, when the "5" bit of the system setting is "0", it becomes negative logic. On the other hand, when the "5" bit of the system setting is "1", the logic is positive.
次に、システム設定の「４」ビット目は、乱数強制エラーに対応している。ここで、システム設定の「４」ビット目が「０」の場合には、強制エラー無となる。一方で、システム設定の「４」ビット目が「１」の場合には、強制エラー有となる。ここで、システム設定の「４」ビット目は、遊技機１の開発者等が「１」を指定することにより、乱数回路のエラー状態を発動させることが可能となっている。
Next, the "4"th bit of the system setting corresponds to random number forced error. Here, when the "4" bit of the system setting is "0", there is no forced error. On the other hand, if the "4" bit of the system setting is "1", it means that there is a forced error. Here, the developer of the
なお、システム設定の乱数強制エラーは、システム設定の最上位ビットや、最下位ビットではなく、システム設定の最上位ビットと、最下位ビットとの間のビットに設けられている。これにより、システム設定の全てのビットを不正に改ざんしようとした場合に、最上位ビットから不正に改ざんを行う場合であっても、最下位ビットから不正に改ざんを行う場合であっても、システム設定の「４」ビット目の改ざんが行われた時点で、それ以上の改ざんをすることができなくなる。これにより、遊技機１のセキュリティ性能を向上させることができる。
It should be noted that the random number forced error of the system setting is provided in the bit between the most significant bit and the least significant bit of the system setting, not the most significant bit and least significant bit of the system setting. As a result, if an attempt is made to tamper with all the bits of the system settings, whether the tampering is done from the most significant bit or from the least significant bit, the system When the "4" bit of the setting is tampered with, it can no longer be tampered with. Thereby, the security performance of the
併せて、乱数強制エラーがシステム設定の最上位ビットや、最下位ビットにある場合と比較して、遊技機１の開発者等がプログラミング操作を行うにあたって、タイプミスによって誤って乱数強制エラーを設定してしまう事態を抑制することができる。
In addition, compared to the case where the random number forced error is in the most significant bit or the least significant bit of the system setting, when the developer of the
次に、システム設定の「３」ビット目は、「０」の固定値が設定されている。なお、具体的には後述するが、システム設定の「３」ビット目が「１」となった場合には、エラーとなる。これにより、遊技機１のセキュリティ性能を向上させることができる。併せて、固定値がシステム設定の最上位ビットや、最下位ビットにある場合と比較して、遊技機１の開発者等がプログラミング操作を行うにあたって、タイプミスによって誤って乱数強制エラーを設定してしまう事態を抑制することができる。
Next, the "3"th bit of the system setting is set to a fixed value of "0". Although the details will be described later, an error occurs when the "3" bit of the system setting is "1". Thereby, the security performance of the
なお、システム設定の固定値は、システム設定の最上位ビットや、最下位ビットではなく、最上位ビットと、最下位ビットとの間のビットに設けられている。これにより、システム設定の全てのビットを不正に改ざんしようとした場合に、最上位ビットから不正に改ざんを行う場合であっても、最下位ビットから不正に改ざんを行う場合であっても、システム設定の「３」ビット目の改ざんが行われた時点で、それ以上の改ざんをすることができなくなる。これにより、遊技機１のセキュリティ性能を向上させることができる。
Note that the fixed value of the system setting is provided in the bit between the most significant bit and the least significant bit, not the most significant bit and the least significant bit of the system setting. As a result, if an attempt is made to tamper with all the bits of the system settings, whether the tampering is done from the most significant bit or from the least significant bit, the system When the "3" bit of the setting is tampered with, it cannot be tampered with any more. Thereby, the security performance of the
また、システム設定の乱数強制エラーと、システム設定の固定値とは、ビット「３」と、ビット「４」とで隣り合って規定されている。 Also, the random number forced error of the system setting and the fixed value of the system setting are defined side by side with bit "3" and bit "4".
また、システム設定の乱数強制エラーとなった場合において、情報表示器１２４に表示される表示態様と、システム設定の固定値が「０」ではなくなった場合において、情報表示器１２４に表示される表示態様とは同一の表示態様となっているが、これに限定されることはなく、異なる表示態様としてもよい。これにより、情報表示器１２４を確認することにより、システム設定の乱数強制エラーとなった場合と、システム設定の固定値が「０」ではなくなった場合とを認識することができる。
In addition, the display mode displayed on the
次に、システム設定の「２」ビット目は、自動相互認証に対応している。ここで、システム設定の「２」ビット目が「０」の場合には、自動相互認証有となる。一方で、システム設定の「２」ビット目が「１」の場合には、自動相互認証無となる。 Next, the "2" bit of the system setting corresponds to automatic mutual authentication. Here, when the "2" bit of the system setting is "0", automatic mutual authentication is present. On the other hand, when the "2" bit of the system setting is "1", automatic mutual authentication is disabled.
次に、システム設定の「１」ビット目は、非同期シリアル通信用送信出力機能／自動相互認証選択に対応している。ここで、システム設定の「１」ビット目が「０」の場合には、非同期シリアル通信用送信出力機能となる。一方で、システム設定の「１」ビット目が「１」の場合には、自動相互認証選択となる。 Next, the "1" bit of the system setting corresponds to the transmission output function for asynchronous serial communication/automatic mutual authentication selection. Here, when the "1" bit of the system setting is "0", the transmission output function for asynchronous serial communication is used. On the other hand, when the "1" bit of the system setting is "1", automatic mutual authentication is selected.
次に、システム設定の「０」ビット目は、内部機能レジスタ配置に対応している。ここで、システム設定の「０」ビット目が「０」の場合には、内部機能レジスタをメモリ空間に配置することとなる。一方で、システム設定の「０」ビット目が「１」の場合には、内部機能レジスタをＩ／Ｏ空間に配置することとなる。 Next, the "0"th bit of system setting corresponds to the internal function register arrangement. Here, when the "0"th bit of the system setting is "0", the internal function register is arranged in the memory space. On the other hand, if the "0"th bit of the system setting is "1", the internal function register is arranged in the I/O space.
（システム設定のエラーパターン）
ここで、以下において、システム設定のエラーパターンについて説明する。
(system setting error pattern)
Here, an error pattern of system settings will be described below.
まず、第１のエラーパターンは、システム設定の「３」ビット目が「１」であることである。具体的には、システム設定の「３」ビット目は、固定値として「０」が設定されることでのみメインチップ１００Ａが起動される設計となっている。このため、システム設定の「３」ビット目が「１」であることは、システム設定のデータが不正に操作されたこととみなし、エラー状態となりメインチップ１００Ａは起動しない。 First, the first error pattern is that the "3"th bit of the system setting is "1". Specifically, the "3" bit of the system setting is designed to activate the main chip 100A only when "0" is set as a fixed value. Therefore, if the "3" bit of the system setting is "1", it is considered that the data of the system setting has been manipulated illegally, resulting in an error state and the main chip 100A not starting up.
次に、第２のエラーパターンとして、システム設定の「１」ビット目が「０」であって、システム設定の「２」ビット目が「１」であることである。具体的には、非同期シリアル通信用送信出力機能が選択されているにもかかわらず、自動相互認証有となっている場合である。 The second error pattern is that the "1" bit of the system setting is "0" and the "2" bit of the system setting is "1". Specifically, this is the case where automatic mutual authentication is enabled even though the transmission output function for asynchronous serial communication is selected.
次に、第３のエラーパターンとして、システム設定の「７」ビット目が「０」であって、後で図３０を用いて説明するハードウェアパラメータの「ＣＳ１６」～「ＣＳ２３」の「２」ビットのデータが「１０」、または「１１」であることである。具体的には、拡張モードが設定されていないにもかかわらず、拡張モード時に使用される「ＣＳ１６」～「ＣＳ２３」が「読込信号と同期」、または「書込信号と同期」と設定されている場合である。 Next, as a third error pattern, the "7" bit of the system setting is "0" and the hardware parameters "CS16" to "CS23" to be described later with reference to FIG. Bit data is "10" or "11". Specifically, even though the extension mode is not set, "CS16" to "CS23" used in the extension mode are set to "synchronize with the read signal" or "synchronize with the write signal". This is the case.
次に、第４のエラーパターンとして、システム設定の「７」ビット目が「１」であって、後で図３０を用いて説明するハードウェアパラメータの「ＣＳ１５」の「２」ビットのデータが「１０」、または「１１」であることである。具体的には、拡張モードが設定されているにもかかわらず、「ＣＳ１５」が「読込信号と同期」、または「書込信号と同期」と設定されている場合である。 Next, as a fourth error pattern, the "7" bit of the system setting is "1" and the data of the "2" bit of the hardware parameter "CS15", which will be described later with reference to FIG. It must be "10" or "11". Specifically, this is the case where "CS15" is set to "synchronize with read signal" or "synchronize with write signal" even though the extended mode is set.
次に、第５のエラーパターンとして、「４」ビット目が「１」となっている場合である。具体的には、強制エラーが設定されている場合である。 Next, as a fifth error pattern, the "4"th bit is "1". Specifically, this is the case when a forced error is set.
そして、上述した第１のエラーパターンから第５のエラーパターンの何れかに該当する場合においては、メインチップ１００Ａが起動しないこととなる。 Then, in any of the above-described first to fifth error patterns, the main chip 100A does not start up.
（チップセレクト設定）
次に、図３０を用いて、チップセレクト設定について説明を行う。
(Chip select setting)
Next, chip select setting will be described with reference to FIG.
図３０に示す通り、チップセレクト設定に対応するメモリ空間アドレスと、メモリ空間アドレスに対応するビットと、ビットに対応するチップセレクト端子と、機能とが対応付けて図示されている。 As shown in FIG. 30, memory space addresses corresponding to chip select settings, bits corresponding to the memory space addresses, chip select terminals corresponding to the bits, and functions are shown in association with each other.
まず、メモリ空間アドレスが「ＢＦＣＡ（Ｈ）」の「０」ビット目～「１」ビット目には、「ＣＳ０」が対応しており、「２」ビット目～「３」ビット目には、「ＣＳ１」が対応しており、「４」ビット目～「５」ビット目には、「ＣＳ２」が対応しており、「６」ビット目～「７」ビット目には、「ＣＳ３」が対応している。 First, "CS0" corresponds to the "0" to "1" bits of the memory space address "BFCA(H)", and "2" to "3" bits correspond to: "CS1" corresponds, "4" to "5" bits correspond to "CS2", and "6" to "7" bits correspond to "CS3". Yes.
次に、メモリ空間アドレスが「ＢＦＣＢ（Ｈ）」の「０」ビット目～「１」ビット目には、「ＣＳ４」が対応しており、「２」ビット目～「３」ビット目には、「ＣＳ５」が対応しており、「４」ビット目～「５」ビット目には、「ＣＳ６」が対応しており、「６」ビット目～「７」ビット目には、「ＣＳ７」が対応している。 Next, "CS4" corresponds to the "0" to "1" bits of the memory space address "BFCB(H)", and "2" to "3" bits correspond to , “CS5” correspond to bits “4” to “5”, “CS6” corresponds to bits “6” to “7”, and “CS7” corresponds to bits “6” to “7”. is supported.
次に、メモリ空間アドレスが「ＢＦＣＣ（Ｈ）」の「０」ビット目～「１」ビット目には、「ＣＳ８」が対応しており、「２」ビット目～「３」ビット目には、「ＣＳ９」が対応しており、「４」ビット目～「５」ビット目には、「ＣＳ１０」が対応しており、「６」ビット目～「７」ビット目には、「ＣＳ１１」が対応している。 Next, "CS8" corresponds to the "0" to "1" bits of the memory space address "BFCC(H)", and "2" to "3" bits correspond to , “CS9” correspond to bits “4” to “5”, “CS10” corresponds to bits “6” to “7”, and “CS11” corresponds to bits “6” to “7”. is supported.
次に、メモリ空間アドレスが「ＢＦＣＤ（Ｈ）」の「０」ビット目～「１」ビット目には、「ＣＳ１２」が対応しており、「２」ビット目～「３」ビット目には、「ＣＳ１３」が対応しており、「４」ビット目～「５」ビット目には、「ＣＳ１４」が対応しており、「６」ビット目～「７」ビット目には、「ＣＳ１５」が対応している。 Next, "CS12" corresponds to the "0" to "1" bits of the memory space address "BFCD(H)", and "2" to "3" bits correspond to , "CS13" correspond to bits "4" to "5", "CS14" corresponds to bits "6" to "7", and "CS15" corresponds to bits "6" to "7". is supported.
次に、メモリ空間アドレスが「ＢＦＣＥ（Ｈ）」の「０」ビット目～「１」ビット目には、「ＣＳ１６」が対応しており、「２」ビット目～「３」ビット目には、「ＣＳ１７」が対応しており、「４」ビット目～「５」ビット目には、「ＣＳ１８」が対応しており、「６」ビット目～「７」ビット目には、「ＣＳ１９」が対応している。 Next, "CS16" corresponds to the "0" to "1" bits of the memory space address "BFCE(H)", and "2" to "3" bits correspond to , “CS17” correspond to bits “4” to “5”, “CS18” corresponds to bits “6” to “7”, and “CS19” corresponds to bits “6” to “7”. is supported.
次に、メモリ空間アドレスが「ＢＦＣＦ（Ｈ）」の「０」ビット目～「１」ビット目には、「ＣＳ２０」が対応しており、「２」ビット目～「３」ビット目には、「ＣＳ２１」が対応しており、「４」ビット目～「５」ビット目には、「ＣＳ２２」が対応しており、「６」ビット目～「７」ビット目には、「ＣＳ２３」が対応している。 Next, "CS20" corresponds to the "0" to "1" bits of the memory space address "BFCF(H)", and "2" to "3" bits correspond to , "CS21" correspond to bits "4" to "5", "CS22" corresponds to bits "6" to "7", and "CS23" corresponds to bits "6" to "7". is supported.
ここで、メモリ空間アドレスの「ＢＦＣＡ（Ｈ）」～「ＢＦＣＤ（Ｈ）」は、チップセレクトモード時、及び拡張モード時に信号として使用され、メモリ空間アドレスの「ＢＦＣＥ（Ｈ）」～「ＢＦＣＦ（Ｈ）」は、拡張モード時にチップセレクト信号として使用される。 Here, the memory space addresses "BFCA(H)" to "BFCD(H)" are used as signals in the chip select mode and the extended mode, and the memory space addresses "BFCE(H)" to "BFCF(H)" are used as signals. H)" is used as a chip select signal in the extended mode.
そして、メモリ空間アドレスの「ＢＦＣＡ（Ｈ）」～「ＢＦＣＤ（Ｈ）」のそれぞれの「２」ビットのデータが「００」の場合には、入力ポートとして使用され、「０１」の場合には、出力ポートとして使用される。また、メモリ空間アドレスの「ＢＦＣＡ（Ｈ）」～「ＢＦＣＤ（Ｈ）」のそれぞれの「２」ビットのデータが「１０」の場合には、読込信号と同期し、「１１」の場合には、書込信号と同期することとなる。 When the 2-bit data of each of the memory space addresses BFCA(H) to BFCD(H) is 00, it is used as an input port. , is used as an output port. When the 2-bit data of each of the memory space addresses BFCA(H) to BFCD(H) is 10, it synchronizes with the read signal, and when it is 11. , is synchronized with the write signal.
一方で、メモリ空間アドレスの「ＢＦＣＥ（Ｈ）」～「ＢＦＣＦ（Ｈ）」のそれぞれの「２」ビットのデータが「１０」の場合には、読込信号と同期し、「１１」の場合には、書込信号と同期することとなる。 On the other hand, when the 2-bit data of each of the memory space addresses BFCE(H) to BFCF(H) is 10, it synchronizes with the read signal, and when it is 11. will be synchronous with the write signal.
ここで、メモリ空間アドレスの「ＢＦＣＡ（Ｈ）」～「ＢＦＣＤ（Ｈ）」のそれぞれの「２」ビットのデータには、通常「００」、または「０１」の何れかのデータが入っていることとなる。例えば、メモリ空間アドレスの「ＢＦＣＡ（Ｈ）」の「４」ビット目～「５」ビット目の「２」ビットのデータや、「ＢＦＣＣ（Ｈ）」の「６」ビット目～「７」ビット目の「２」ビットのデータは、「００」となっている。 Here, each of the "2"-bit data of the memory space addresses "BFCA(H)" to "BFCD(H)" usually contains either "00" or "01" data. It will happen. For example, data of "2" bits from "4" bit to "5" bit of memory space address "BFCA(H)" or "6" bit to "7" bit of "BFCC(H)" The second "2" bit data is "00".
なお、拡張モードにおいて、「ＢＦＣＤ（Ｈ）」の「６」ビット目～「７」ビット目の「２」ビットには、「００」のデータが入っていることとなる。 In the extended mode, the "2" bit from the "6" bit to the "7" bit of "BFCD(H)" contains "00" data.
一方で、メモリ空間アドレスの「ＢＦＣＥ（Ｈ）」～「ＢＦＣＦ（Ｈ）」のそれぞれの「２」ビットのデータには、通常「１０」、または「１１」の何れかのデータが入っていることとなる。 On the other hand, each of the "2" bits of data of memory space addresses "BFCE(H)" to "BFCF(H)" usually contains data of either "10" or "11". It will happen.
例えば、メモリ空間アドレスの「ＢＦＣＥ（Ｈ）」の「０」ビット目～「１」ビット目の「２」ビットのデータ、「２」ビット目～「３」ビット目の「２」ビットのデータ、「４」ビット目～「５」ビット目の「２」ビットのデータ、「６」ビット目～「７」ビット目の「２」ビットのデータは、「１１」となっている。 For example, "2" bit data from "0" bit to "1" bit of memory space address "BFCE (H)", "2" bit data from "2" bit to "3" bit , "2" bit data of the "4" to "5" bits, and "2" bit data of the "6" to "7" bits are "11".
また、「ＢＦＣＦ（Ｈ）」の「０」ビット目～「１」ビット目の「２」ビットのデータ、「２」ビット目～「３」ビット目の「２」ビットのデータも「１１」となっている。 In addition, the "2" bit data from "0" bit to "1" bit of "BFCF(H)" and the "2" bit data from "2" bit to "3" bit are also "11". It has become.
ここで、図３０に示す通り、「ＢＦＣＥ（Ｈ）」と、「ＢＦＣＦ（Ｈ）」との「２」ビットのデータが「００」の場合と、「０１」の場合とは、同じ「使用しない」となっているが、本実施形態において、「ＢＦＣＦ（Ｈ）」の「４」ビット目～「５」ビット目の「２」ビットのデータ、「６」ビット目～「７」ビット目の「２」ビットのデータには、「０１」が設定されるのではなく、「００」が設定されている。従って、同じ「使用しない」というデータであっても、「０１」が設定されることはない。 Here, as shown in FIG. 30, the same "use However, in this embodiment, the data of the "2" bits from the "4" to "5" bits of "BFCF(H)" and the "6" to "7" bits of the "BFCF (H)" is set to "00" instead of "01". Therefore, "01" is never set even for the same data "not used".
（チップセレクトモード時のチップセレクト端子の出力）
次に、図３１を用いて、チップセレクトモード時のチップセレクト端子の出力について説明を行う。
(Chip select pin output in chip select mode)
Next, the output of the chip select terminal in the chip select mode will be described with reference to FIG.
図３１に示す通り、チップセレクトと、Ｉ／Ｏ空間アドレスと、チップセレクト端子とが対応付けて図示されている。 As shown in FIG. 31, chip selects, I/O space addresses, and chip select terminals are illustrated in association with each other.
例えば、「ＣＳ０」に対応するＩ／Ｏ空間アドレスはＥ０（Ｈ）であり、チップセレクト端子の「０」の欄が「０」であり、「１」～「１５」の欄が「１」となっている。同様に、「ＣＳ１」から「ＣＳ１５」も、対応するＩ／Ｏ空間アドレスと、「０」が指定されているチップセレクト端子とが予め定められている。 For example, the I/O space address corresponding to "CS0" is E0(H), the "0" column of the chip select terminal is "0", and the "1" to "15" columns are "1". It has become. Similarly, for "CS1" to "CS15", corresponding I/O space addresses and chip select terminals to which "0" is designated are predetermined.
（拡張モード時のチップセレクト端子の出力）
次に、図３２を用いて、拡張モード時のチップセレクト端子の出力について説明を行う。なお、図３２（Ａ）は、「ＣＳ０」から「ＣＳ１５」のチップセレクト端子の出力を示す図である。また、図３２（Ｂ）は、「ＣＳ１６」から「ＣＳ２３」のチップセレクト端子の出力を示す図である。
(Chip select pin output in extended mode)
Next, with reference to FIG. 32, the output of the chip select terminal in extended mode will be described. FIG. 32A is a diagram showing outputs of chip select terminals "CS0" to "CS15". FIG. 32B is a diagram showing outputs of the chip select terminals "CS16" to "CS23".
まず、図３２（Ａ）に示す通り、「ＣＳ０」から「ＣＳ１５」のＩ／Ｏ空間アドレスと、チップセレクト端子とが対応付けて図示されている。 First, as shown in FIG. 32A, I/O space addresses "CS0" to "CS15" are shown in association with chip select terminals.
例えば、「ＣＳ０」に対応するＩ／Ｏ空間アドレスは「Ｅ０（Ｈ）」であり、チップセレクト端子の「０」の欄が「０」であり、「１」～「１５」の欄が「１」となっている。同様に、「ＣＳ１」から「ＣＳ１４」も、対応するＩ／Ｏ空間アドレスと、「０」が指定されているチップセレクト端子とが予め定められている。 For example, the I/O space address corresponding to "CS0" is "E0(H)", the "0" column of the chip select terminal is "0", and the "1" to "15" columns are " 1”. Similarly, for "CS1" to "CS14", corresponding I/O space addresses and chip select terminals to which "0" is designated are predetermined.
そして、「ＣＳ０」から「ＣＳ１４」までは、図３１と同様となっているが、「ＣＳ１５」については使用禁止となっている。これは、「ＣＳ１５」を用いて「ＣＳ１６」から「ＣＳ２３」を拡張して使用するためである。 "CS0" to "CS14" are the same as in FIG. 31, but use of "CS15" is prohibited. This is because "CS15" is used to extend "CS16" to "CS23".
また、図３２（Ｂ）に示す通り、「ＣＳ１６」から「ＣＳ２３」のＩ／Ｏ空間アドレスと、チップセレクト端子とが対応付けて図示されている。 Also, as shown in FIG. 32B, the I/O space addresses from "CS16" to "CS23" are shown in association with the chip select terminals.
例えば、「ＣＳ１６」に対応するＩ／Ｏ空間アドレスは「Ｆ０（Ｈ）」であり、「Ａ０」から「Ａ２」が「０」であり、「ＣＳ０」から「ＣＳ１４」は「１」であり、「ＣＳ１５」はストローブとなっている。 For example, the I/O space address corresponding to "CS16" is "F0(H)", "A0" to "A2" are "0", and "CS0" to "CS14" are "1". , "CS15" are strobes.
ここで、拡張モードにおける「ＣＳ１６」から「ＣＳ２３」は、上述したシステム設定内のチップセレクト端子動作モード選択で拡張モードを選択したうえで、「Ａ０」端子、「Ａ１」端子、及び「Ａ２」端子と、「ＣＳ１５」端子のデコードを行うことで指定可能となる。 Here, "CS16" to "CS23" in the extension mode select the extension mode in the chip select terminal operation mode selection in the system setting described above, and then select the "A0" terminal, "A1" terminal, and "A2" terminal. It can be specified by decoding the terminal and the "CS15" terminal.
そして、「ＣＳ１５」端子は、チップセレクトモードにおいて「ＣＳ１５」を選択するための機能（チップセレクト機能）を有するが、拡張モードにおいては、当該チップセレクト機能が使用禁止となる。 The "CS15" terminal has a function (chip select function) for selecting "CS15" in the chip select mode, but the use of the chip select function is disabled in the extended mode.
また、拡張モード下において、「ＣＳ１５」端子はデコードされ、同じくデコードされた「Ａ０」端子、「Ａ１」端子、及び「Ａ２」端子を利用して拡張される「ＣＳ１６」から「ＣＳ２３」に応じたストローブ信号を出力するために用いられる。 Also, under the extension mode, the "CS15" terminal is decoded, and the "CS16" to "CS23" are extended using the similarly decoded "A0", "A1" and "A2" terminals. used to output a strobe signal.
例えば、拡張モードにおいて、「ＣＳ１５」端子にストローブ信号（負論理のため「０」）が出力され、「ＣＳ０」～「ＣＳ１４」には「１」が設定され、「Ａ０」端子、「Ａ１」端子、及び「Ａ２」端子に「０」が設定されると、「ＣＳ１６」が指定されることとなり、「ＣＳ１６」におけるデータの入出力が許容される。 For example, in the extension mode, a strobe signal (“0” due to negative logic) is output to the “CS15” terminal, “1” is set to “CS0” to “CS14”, and “A0” terminal and “A1” are set. When "0" is set to the terminal and the "A2" terminal, "CS16" is designated, and data input/output through "CS16" is permitted.
なお、チップセレクトモードでは、メインチップ１００Ａに内蔵されているデコーダを利用して「ＣＳ０」から「ＣＳ１５」を指定するが、拡張モードでは、メインチップ１００Ａの外部のデコーダを利用して、「ＣＳ１６」から「ＣＳ２３」が指定されることとなる。 In the chip select mode, "CS0" to "CS15" are specified using the decoder built into the main chip 100A. , "CS23" is specified.
（チップセレクトモード時におけるチップセレクト領域の読込信号）
次に、図３３を用いて、チップセレクトモード時におけるチップセレクト領域の読込信号について説明を行う。
(Chip select area read signal in chip select mode)
Next, the read signal for the chip select area in the chip select mode will be described with reference to FIG.
図３３には、クロックモニタ（ＣＬＫＯＵＴ）と、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）と、アドレスバス（Ａ０～Ａ７）と、シリアルバス（ＳＢＵＳ０～ＳＢＵＳ２）と、チップセレクト（ＣＳｘ）と、Ｉ／Ｏリクエスト信号（ＩＲＥＱ０）と、読込信号（Ｒ０）とが図示されている。 FIG. 33 shows a clock monitor (CLKOUT), a data bus/address bus (D0/A8 to D7/A15), an address bus (A0 to A7), a serial bus (SBUS0 to SBUS2), and a chip select (CSx). ), an I/O request signal (IREQ0), and a read signal (R0).
まず、図３３（Ａ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ１」の立ち上がりのタイミングから、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）確定までの遅延時間である。ここで、図３３（Ａ）の遅延時間の最小値は「０」ｎｓであり、最大値は「２０」ｎｓである。 First, FIG. 33A shows the delay time from the rise timing of "T1" of the clock monitor (CLKOUT) to determination of the data bus/address bus (D0/A8 to D7/A15). Here, the minimum value of the delay time in FIG. 33A is "0" ns, and the maximum value is "20" ns.
次に、図３３（Ｂ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ３」の立ち上がりのタイミングから、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）がハイインピーダンス状態となるまでの遅延時間である。ここで、図３３（Ｂ）の遅延時間の最小値は「０」ｎｓであり、最大値は「２０」ｎｓである。 Next, FIG. 33B shows the delay time from the rising timing of "T3" of the clock monitor (CLKOUT) until the data bus/address bus (D0/A8 to D7/A15) becomes the high impedance state. be. Here, the minimum value of the delay time in FIG. 33B is "0" ns, and the maximum value is "20" ns.
次に、図３３（Ｃ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ７」の立ち上がりのタイミングに対するデータバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）のセットアップ時間である。ここで、図３３（Ｃ）のセットアップ時間は「１５０」ｎｓ以上の時間となる。 Next, FIG. 33(C) shows the setup time of the data bus/address bus (D0/A8 to D7/A15) with respect to the rise timing of "T7" of the clock monitor (CLKOUT). Here, the setup time in FIG. 33(C) is "150" ns or longer.
次に、図３３（Ｄ）のタイミングは、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ７」の立ち上がりのタイミングから、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）の保持の遅延時間（ホールド時間）である。ここで、「ホールド時間」とは、チップセレクト（ＣＳｘ）が無効となった後に、データの拾い漏れを防止するための時間である。ここで、図３３（Ｄ）の遅延時間は「５」ｎｓ以上の時間となる。 Next, the timing of FIG. 33(D) is the delay time (hold time) for holding the data bus/address bus (D0/A8 to D7/A15) from the rising timing of "T7" of the clock monitor (CLKOUT). is. Here, the "hold time" is the time for preventing data pick-up omission after chip select (CSx) becomes invalid . Here, the delay time in FIG. 33(D) is "5" ns or longer.
次に、図３３（Ｅ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ８」の立ち上がりのタイミングから、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）がハイインピーダンス状態から復帰するまでの遅延時間である。ここで、図３３（Ｅ）の遅延時間の最小値は「０」ｎｓであり、最大値は「２０」ｎｓである。 Next, FIG. 33(E) shows the delay time from the rising timing of "T8" of the clock monitor (CLKOUT) until the data bus/address bus (D0/A8 to D7/A15) returns from the high impedance state. is. Here, the minimum value of the delay time in FIG. 33(E) is "0" ns, and the maximum value is "20" ns.
次に、図３３（Ｆ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ１」の立ち上がりのタイミングから、アドレスバス（Ａ０～Ａ７）確定までの遅延時間である。ここで、図３３（Ｆ）の遅延時間の最小値は「０」ｎｓであり、最大値は「２０」ｎｓである。 Next, FIG. 33F shows the delay time from the rise timing of "T1" of the clock monitor (CLKOUT) to the determination of the address buses (A0 to A7). Here, the minimum value of the delay time in FIG. 33(F) is "0" ns, and the maximum value is "20" ns.
次に、図３３（Ｇ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ２」の立ち上がりのタイミングから、シリアルバス（ＳＢＵＳ２）が無効になるまでの遅延時間である。ここで、図３３（Ｇ）の遅延時間の最小値は「５」ｎｓであり、最大値は「３０」ｎｓである。 Next, FIG. 33G shows the delay time from the rising timing of "T2" of the clock monitor (CLKOUT) until the serial bus (SBUS2) becomes invalid. Here, the minimum value of the delay time in FIG. 33(G) is "5" ns, and the maximum value is "30" ns.
次に、図３３（Ｈ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ８」の立ち上がりのタイミングから、シリアルバス（ＳＢＵＳ２）が有効になるまでの遅延時間である。ここで、図３３（Ｈ）の遅延時間の最小値は「５」ｎｓであり、最大値は「３０」ｎｓである。 Next, FIG. 33(H) shows the delay time from the rise timing of "T8" of the clock monitor (CLKOUT) until the serial bus (SBUS2) becomes valid. Here, the minimum value of the delay time in FIG. 33(H) is "5" ns, and the maximum value is "30" ns.
次に、図３３（Ｉ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ３」の立ち上がりのタイミングから、シリアルバス（ＳＢＵＳ０）が無効になるまでの遅延時間である。ここで、図３３（Ｉ）の遅延時間の最小値は「５」ｎｓであり、最大値は「３０」ｎｓである。 Next, FIG. 33(I) shows the delay time from the rise timing of "T3" of the clock monitor (CLKOUT) until the serial bus (SBUS0) becomes invalid. Here, the minimum value of the delay time in FIG. 33(I) is "5" ns, and the maximum value is "30" ns.
次に、図３３（Ｊ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ７」の立ち上がりのタイミングから、シリアルバス（ＳＢＵＳ０）が有効になるまでの遅延時間である。ここで、図３３（Ｊ）の遅延時間の最小値は「５」ｎｓであり、最大値は「３０」ｎｓである。 Next, FIG. 33(J) shows the delay time from the rise timing of "T7" of the clock monitor (CLKOUT) until the serial bus (SBUS0) becomes valid. Here, the minimum value of the delay time in FIG. 33(J) is "5" ns, and the maximum value is "30" ns.
次に、図３３（Ｋ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ３」の立ち上がりのタイミングから、チップセレクト（ＣＳｘ）が有効になるまでの遅延時間である。ここで、図３３（Ｋ）の遅延時間の最小値は「５」ｎｓであり、最大値は「３０」ｎｓである。 Next, FIG. 33K shows the delay time from the rising timing of "T3" of the clock monitor (CLKOUT) until the chip select (CSx) becomes effective . Here, the minimum value of the delay time in FIG. 33(K) is "5" ns, and the maximum value is "30" ns.
なお、図３３（Ｋ）の時間は、図３３（Ｂ）の時間よりも長くなっているのは、短絡防止のためである。 The reason why the time in FIG. 33(K) is longer than the time in FIG. 33(B) is to prevent a short circuit.
次に、図３３（Ｌ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ７」の立ち上がりのタイミングから、チップセレクト（ＣＳｘ）が無効になるまでの遅延時間である。ここで、図３３（Ｌ）の遅延時間の最小値は「５」ｎｓであり、最大値は「３０」ｎｓである。 Next, FIG. 33(L) shows the delay time from the rising timing of "T7" of the clock monitor (CLKOUT) to the invalidation of the chip select (CSx). Here, the minimum value of the delay time in FIG. 33(L) is "5" ns, and the maximum value is "30" ns.
ここで、図３３（Ｂ）の遅延時間は、図３３（Ｉ）の遅延時間よりも短い時間となっている。また、図３３（Ｉ）の遅延時間は、図３３（Ｋ）の遅延時間以下の遅延時間となっている。また、図３３（Ｊ）の遅延時間は、図３３（Ｌ）の遅延時間以下の遅延時間となっている。 Here, the delay time in FIG. 33(B) is shorter than the delay time in FIG. 33(I). Further, the delay time of FIG. 33(I) is a delay time equal to or less than the delay time of FIG. 33(K). Further, the delay time of FIG. 33(J) is a delay time equal to or less than the delay time of FIG. 33(L).
また、図３３（Ｋ）と、図３３（Ｌ）のチップセレクト（ＣＳｘ）は、チップセレクトモードなので、「ＣＳ０」から「ＣＳ１５」の領域の何れかである。 Also, the chip select (CSx) in FIGS. 33(K) and 33(L) is the chip select mode, so it is in any of the areas from "CS0" to "CS15".
また、クロックモニタ（ＣＬＫＯＵＴ）信号と、アドレスバス（Ａ０～Ａ７）は、常に有効となっている。 Also, the clock monitor (CLKOUT) signal and address buses (A0 to A7) are always valid.
また、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）信号は、ハイインピーダンス状態の期間以外においては、常に有効となっている。ここで、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）は、有効となっているときに、入力データがセットアップされる入力状態以外では、常に「１０（Ｈ）」を書き込むことで、出力状態が維持される。 Data bus/address bus (D0/A8 to D7/A15) signals are always valid except during the high impedance state. Here, when the data bus/address bus (D0/A8 to D7/A15) is valid, except for the input state where the input data is set up, by always writing "10 (H)", The output state is maintained.
ここで、図３３に示す通り、入力データのセットアップの前後は、ハイインピーダンス状態となる。当該ハイインピーダンス状態を設けることにより、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）の出力状態と、入力状態との間にフローティング期間が生まれ、入出力状態の切り替え時のバスショートによるチップセレクト機能の破損を防止することができる。仮に、当該ハイインピーダンス状態を設けないこととした場合、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）の出力状態と、入力状態とが処理遅延等の理由で少しでも重複することでバスショートを引き起こし、チップセレクト機能の破損に繋がりやすくなってしまう。 Here, as shown in FIG. 33, before and after setting up the input data, the state is in a high impedance state. By providing the high-impedance state, a floating period is generated between the output state and the input state of the data bus/address bus (D0/A8 to D7/A15), and the chip is damaged due to bus short when switching the input/output state. Damage to the select function can be prevented. If the high-impedance state is not provided, the output state and input state of the data bus/address bus (D0/A8 to D7/A15) overlap even a little due to reasons such as processing delay. It will cause a short circuit and easily lead to damage to the chip select function.
また、図３３に示す通り、データ入力において、チップセレクト（ＣＳｘ）がアクティブとなることで、データの入力が許容されることとなる。具体的には、メインチップ１００Ａは、サブチップ１００Ｂの指定を有効とするためのイネーブル信号の設定を行う。そして、このイネーブル信号が有効となることで、入力データの入力が許容される。 In addition, as shown in FIG. 33, input of data is permitted when the chip select (CSx) becomes active in data input. Specifically, the main chip 100A sets an enable signal for validating the designation of the subchip 100B. When the enable signal becomes valid, the input of input data is allowed.
また、図３３に示す通り、入力データが入力されるのは、チップセレクト（ＣＳｘ）のアドレス指定が有効な状態と、Ｉ／Ｏリクエスト信号（ＩＲＥＱ０）が有効な状態と、読込信号（Ｒ０）が有効な状態との全てが重複している場合に限られる。 Further, as shown in FIG. 33, input data is input when the chip select (CSx) addressing is valid, when the I/O request signal (IREQ0) is valid, and when the read signal (R0) is valid. valid state and all overlaps.
ここで、チップセレクト（ＣＳｘ）の立ち上がりが、入力データのセットアップのホールド時間（具体的には、図３３（Ｄ）の開始タイミングから図３３（Ｄ）の終了タイミングまでの時間）よりも前である場合には、データバス（Ｄ０～Ｄ７）のハイインピーダンス状態の移行前であっても、データバス（Ｄ０～Ｄ７）のデータは、ハイインピーダンス状態時と同義のデータ（例えば、「１１１１１１１１Ｂ」）となる。より具体的には、データバス（Ｄ０～Ｄ７）の入力データの中身は不変であるが、データバス（Ｄ０～Ｄ７）の中身がハイインピーダンス状態時と同義のデータ（例えば、「１１１１１１１１Ｂ」）であるとみなす。 Here, the rise of the chip select (CSx) is before the input data setup hold time (specifically, the time from the start timing of FIG. 33(D) to the end timing of FIG. 33(D)). In some cases, even before the data bus (D0-D7) transitions to the high-impedance state, the data on the data bus (D0-D7) is the same data as in the high-impedance state (eg, "11111111B"). becomes. More specifically, the contents of the input data of the data bus (D0 to D7) are unchanged, but the contents of the data bus (D0 to D7) are data synonymous with the high impedance state (for example, "11111111B"). assume there is.
（チップセレクトモード時におけるチップセレクト領域の書込信号）
次に、図３４を用いて、チップセレクトモード時におけるチップセレクト領域の書込信号について説明を行う。
(Write signal for chip select area in chip select mode)
Next, the write signal for the chip select area in the chip select mode will be described with reference to FIG.
図３４には、クロックモニタ（ＣＬＫＯＵＴ）と、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）と、アドレスバス（Ａ０～Ａ７）と、シリアルバス（ＳＢＵＳ０～ＳＢＵＳ２）と、チップセレクト（ＣＳｘ）と、Ｉ／Ｏリクエスト信号（ＩＲＥＱ０）と、書込信号（Ｗ０）とが図示されている。 FIG. 34 shows a clock monitor (CLKOUT), a data bus/address bus (D0/A8 to D7/A15), an address bus (A0 to A7), a serial bus (SBUS0 to SBUS2), and a chip select (CSx). ), an I/O request signal (IREQ0), and a write signal (W0).
まず、図３４（Ａ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ１」の立ち上がりのタイミングから、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）確定までの遅延時間である。ここで、図３４（Ａ）の遅延時間の最小値は「０」ｎｓであり、最大値は「２０」ｎｓである。 First, FIG. 34A shows the delay time from the rise timing of "T1" of the clock monitor (CLKOUT) to determination of the data bus/address bus (D0/A8 to D7/A15). Here, the minimum value of the delay time in FIG. 34A is "0" ns, and the maximum value is "20" ns.
次に、図３４（Ｂ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ３」の立ち上がりのタイミングから、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）確定までの遅延時間である。ここで、図３４（Ｂ）の遅延時間の最小値は「０」ｎｓであり、最大値は「２０」ｎｓである。 Next, FIG. 34B shows the delay time from the rise timing of "T3" of the clock monitor (CLKOUT) to determination of the data bus/address bus (D0/A8 to D7/A15). Here, the minimum value of the delay time in FIG. 34B is "0" ns, and the maximum value is "20" ns.
次に、図３４（Ｃ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ８」の立ち上がりのタイミングから、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）確定までの遅延時間である。ここで、図３４（Ｃ）の遅延時間の最小値は「０」ｎｓであり、最大値は「２０」ｎｓである。 Next, FIG. 34C shows the delay time from the rise timing of "T8" of the clock monitor (CLKOUT) to determination of the data bus/address bus (D0/A8 to D7/A15). Here, the minimum value of the delay time in FIG. 34(C) is "0" ns, and the maximum value is "20" ns.
次に、図３４（Ｄ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ１」の立ち上がりのタイミングから、アドレスバス（Ａ０～Ａ７）確定までの遅延時間である。ここで、図３４（Ｄ）の遅延時間の最小値は「０」ｎｓであり、最大値は「２０」ｎｓである。 Next, FIG. 34(D) shows the delay time from the rise timing of "T1" of the clock monitor (CLKOUT) to determination of the address buses (A0 to A7). Here, the minimum value of the delay time in FIG. 34(D) is "0" ns, and the maximum value is "20" ns.
次に、図３４（Ｅ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ２」の立ち上がりのタイミングから、シリアルバス（ＳＢＵＳ２）が無効になるまでの遅延時間である。ここで、図３４（Ｅ）の遅延時間の最小値は「５」ｎｓであり、最大値は「２０」ｎｓである。 Next, FIG. 34E shows the delay time from the rise timing of "T2" of the clock monitor (CLKOUT) until the serial bus (SBUS2) becomes invalid. Here, the minimum value of the delay time in FIG. 34(E) is "5" ns, and the maximum value is "20" ns.
次に、図３４（Ｆ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ８」の立ち上がりのタイミングから、シリアルバス（ＳＢＵＳ２）が有効になるまでの遅延時間である。ここで、図３４（Ｆ）の遅延時間の最小値は「５」ｎｓであり、最大値は「２０」ｎｓである。 Next, FIG. 34F shows the delay time from the rise timing of "T8" of the clock monitor (CLKOUT) until the serial bus (SBUS2) becomes valid. Here, the minimum value of the delay time in FIG. 34(F) is "5" ns, and the maximum value is "20" ns.
次に、図３４（Ｇ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ３」の立ち上がりのタイミングから、シリアルバス（ＳＢＵＳ１）が無効になるまでの遅延時間である。ここで、図３４（Ｇ）の遅延時間の最小値は「５」ｎｓであり、最大値は「３０」ｎｓである。 Next, FIG. 34G shows the delay time from the rising timing of "T3" of the clock monitor (CLKOUT) until the serial bus (SBUS1) becomes invalid. Here, the minimum value of the delay time in FIG. 34(G) is "5" ns, and the maximum value is "30" ns.
次に、図３４（Ｈ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ７」の立ち上がりのタイミングから、シリアルバス（ＳＢＵＳ１）が有効になるまでの遅延時間である。ここで、図３４（Ｈ）の遅延時間の最小値は「５」ｎｓであり、最大値は「３０」ｎｓである。 Next, FIG. 34(H) shows the delay time from the rise timing of "T7" of the clock monitor (CLKOUT) until the serial bus (SBUS1) becomes valid. Here, the minimum value of the delay time in FIG. 34(H) is "5" ns, and the maximum value is "30" ns.
次に、図３４（Ｉ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ３」の立ち上がりのタイミングから、チップセレクト（ＣＳｘ）が有効になるまでの遅延時間である。ここで、図３４（Ｉ）の遅延時間の最小値は「５」ｎｓであり、最大値は「３０」ｎｓである。 Next, FIG. 34(I) shows the delay time from the rising timing of "T3" of the clock monitor (CLKOUT) until the chip select (CSx) becomes valid . Here, the minimum value of the delay time in FIG. 34(I) is "5" ns, and the maximum value is "30" ns.
次に、図３４（Ｊ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ７」の立ち上がりのタイミングから、チップセレクト（ＣＳｘ）が無効になるまでの遅延時間である。ここで、図３４（Ｊ）の遅延時間の最小値は「５」ｎｓであり、最大値は「３０」ｎｓである。 Next, FIG. 34(J) shows the delay time from the rising timing of "T7" of the clock monitor (CLKOUT) to the invalidation of the chip select (CSx). Here, the minimum value of the delay time in FIG. 34(J) is "5" ns, and the maximum value is "30" ns.
ここで、図３４（Ｇ）の遅延時間は、図３４（Ｉ）の遅延時間以下の遅延時間となっている。また、図３４（Ｈ）の遅延時間は、図３４（Ｊ）の遅延時間以下の遅延時間となっている。 Here, the delay time of FIG. 34(G) is a delay time equal to or less than the delay time of FIG. 34(I). Further, the delay time of FIG. 34(H) is a delay time equal to or less than the delay time of FIG. 34(J).
また、図３４（Ｉ）と、図３４（Ｊ）のチップセレクト（ＣＳｘ）は、「ＣＳ０」から「ＣＳ１５」の領域の何れかである。 Also, the chip select (CSx) in FIGS. 34(I) and 34(J) is any of the areas from "CS0" to "CS15".
また、クロックモニタ（ＣＬＫＯＵＴ）信号と、アドレスバス（Ａ０～Ａ７）は、常に有効となっている。 Also, the clock monitor (CLKOUT) signal and address buses (A0 to A7) are always valid.
また、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）信号は、データを出力している期間以外においては、常に有効となっている。 The data bus/address bus (D0/A8 to D7/A15) signals are always valid except for the period during which data is being output.
ここで、図３３に示す通り、入力データのセットアップの前後には、ハイインピーダンス状態となる一方で、図３４に示す通り、出力データのセットアップの前後には、ハイインピーダンス状態とはならない。これは、上述した通り、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）は、有効となっているときに、入力データがセットアップされる入力状態以外では、常に「１０（Ｈ）」を書き込むことで出力状態が維持されるため、当該出力状態を維持したまま出力データの書き込みを行ってもバスショートの虞がないためである。 Here, as shown in FIG. 33, the high impedance state is set before and after the setup of the input data, but as shown in FIG. 34, the high impedance state is not set before and after the setup of the output data. This is because, as described above, the data bus/address bus (D0/A8 to D7/A15) always read "10(H)" when enabled, except in the input state where input data is set up. This is because the output state is maintained by writing, and there is no risk of bus short-circuiting even if the output data is written while the output state is maintained.
また、図３４に示す通り、データ出力において、チップセレクト（ＣＳｘ）がアクティブとなることで、データの出力が許容されることとなる。具体的には、メインチップ１００Ａは、サブチップ１００Ｂの指定を有効とするためのイネーブル信号の設定を行う。そして、このイネーブル信号が有効となることで、出力データの出力が許容される。 In addition, as shown in FIG. 34, when the chip select (CSx) becomes active in data output, data output is permitted. Specifically, the main chip 100A sets an enable signal for validating the designation of the subchip 100B. Output of the output data is allowed by the enable signal becoming valid.
また、図３４に示す通り、出力データが出力されるのは、チップセレクト（ＣＳｘ）のアドレス指定が有効な状態と、Ｉ／Ｏリクエスト信号（ＩＲＥＱ０）が有効な状態と、書込信号（Ｗ０）が有効な状態との全てが重複している場合に限られる。 As shown in FIG. 34, the output data is output when the chip select (CSx) addressing is valid, when the I/O request signal (IREQ0) is valid, and when the write signal (W0 ) overlaps all valid states.
（拡張モード時におけるチップセレクト領域の読込信号）
次に、図３５を用いて、拡張モード時におけるチップセレクト領域の読込信号について説明を行う。
(Chip select area read signal in extended mode)
Next, referring to FIG. 35, read signals for the chip select area in the extended mode will be described.
図３５には、クロックモニタ（ＣＬＫＯＵＴ）と、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）と、アドレスバス（Ａ０～Ａ７）と、シリアルバス（ＳＢＵＳ０～ＳＢＵＳ２）と、チップセレクト（ＣＳｘ）と、Ｉ／Ｏリクエスト信号（ＩＲＥＱ０）と、読込信号（Ｒ０）とが図示されている。 FIG. 35 shows a clock monitor (CLKOUT), data bus/address bus (D0/A8 to D7/A15), address bus (A0 to A7), serial bus (SBUS0 to SBUS2), chip select (CSx ), an I/O request signal (IREQ0), and a read signal (R0).
まず、図３５（Ａ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ１」の立ち上がりのタイミングから、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）確定までの遅延時間である。ここで、図３５（Ａ）の遅延時間の最小値は「０」ｎｓであり、最大値は「２０」ｎｓである。 First, FIG. 35A shows the delay time from the rise timing of "T1" of the clock monitor (CLKOUT) to determination of the data bus/address bus (D0/A8 to D7/A15). Here, the minimum value of the delay time in FIG. 35A is "0" ns, and the maximum value is "20" ns.
次に、図３５（Ｂ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ３」の立ち上がりのタイミングから、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）がハイインピーダンス状態となるまでの遅延時間である。ここで、図３５（Ｂ）の遅延時間の最小値は「０」ｎｓであり、最大値は「２０」ｎｓである。 Next, FIG. 35B shows the delay time from the rising timing of "T3" of the clock monitor (CLKOUT) until the data bus/address bus (D0/A8 to D7/A15) becomes a high impedance state. be. Here, the minimum value of the delay time in FIG. 35(B) is "0" ns, and the maximum value is "20" ns.
次に、図３５（Ｃ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ７」の立ち上がりのタイミングに対するデータバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）のセットアップ時間である。ここで、図３５（Ｃ）のセットアップ時間は「１５０」ｎｓ以上の時間である。 Next, FIG. 35(C) shows the setup time of the data bus/address bus (D0/A8 to D7/A15) with respect to the rise timing of "T7" of the clock monitor (CLKOUT). Here, the setup time in FIG. 35(C) is a time of "150" ns or longer.
次に、図３５（Ｄ）のタイミングは、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ７」の立ち上がりのタイミングから、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）の保持の遅延時間である。ここで、図３５（Ｄ）の遅延時間は「５」ｎｓ以上の時間である。 Next, the timing of FIG. 35(D) is the delay time for holding the data bus/address bus (D0/A8 to D7/A15) from the rising timing of "T7" of the clock monitor (CLKOUT). Here, the delay time in FIG. 35(D) is "5" ns or longer.
次に、図３５（Ｅ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ８」の立ち上がりのタイミングから、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）がハイインピーダンス状態から復帰するまでの遅延時間である。ここで、図３５（Ｅ）の遅延時間の最小値は「０」ｎｓであり、最大値は「２０」ｎｓである。 Next, FIG. 35(E) shows the delay time from the rising timing of "T8" of the clock monitor (CLKOUT) until the data bus/address bus (D0/A8 to D7/A15) returns from the high impedance state. is. Here, the minimum value of the delay time in FIG. 35(E) is "0" ns, and the maximum value is "20" ns.
次に、図３５（Ｆ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ１」の立ち上がりのタイミングから、アドレスバス（Ａ０～Ａ７）確定までの遅延時間である。ここで、図３５（Ｆ）の遅延時間の最小値は「０」ｎｓであり、最大値は「２０」ｎｓである。 Next, FIG. 35(F) shows the delay time from the rise timing of "T1" of the clock monitor (CLKOUT) to the address bus (A0 to A7) determination. Here, the minimum value of the delay time in FIG. 35(F) is "0" ns, and the maximum value is "20" ns.
次に、図３５（Ｇ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ２」の立ち上がりのタイミングから、シリアルバス（ＳＢＵＳ２）が無効になるまでの遅延時間である。ここで、図３５（Ｇ）の遅延時間の最小値は「５」ｎｓであり、最大値は「３０」ｎｓである。 Next, FIG. 35(G) shows the delay time from the rising timing of "T2" of the clock monitor (CLKOUT) until the serial bus (SBUS2) becomes invalid. Here, the minimum value of the delay time in FIG. 35(G) is "5" ns, and the maximum value is "30" ns.
次に、図３５（Ｈ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ８」の立ち上がりのタイミングから、シリアルバス（ＳＢＵＳ２）が有効になるまでの遅延時間である。ここで、図３５（Ｈ）の遅延時間の最小値は「５」ｎｓであり、最大値は「３０」ｎｓである。 Next, FIG. 35(H) shows the delay time from the rise timing of "T8" of the clock monitor (CLKOUT) until the serial bus (SBUS2) becomes valid. Here, the minimum value of the delay time in FIG. 35(H) is "5" ns, and the maximum value is "30" ns.
次に、図３５（Ｉ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ３」の立ち上がりのタイミングから、シリアルバス（ＳＢＵＳ０）が無効になるまでの遅延時間である。ここで、図３５（Ｉ）の遅延時間の最小値は「５」ｎｓであり、最大値は「３０」ｎｓである。 Next, FIG. 35(I) shows the delay time from the rising timing of "T3" of the clock monitor (CLKOUT) until the serial bus (SBUS0) becomes invalid. Here, the minimum value of the delay time in FIG. 35(I) is "5" ns, and the maximum value is "30" ns.
次に、図３５（Ｊ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ７」の立ち上がりのタイミングから、シリアルバス（ＳＢＵＳ０）が有効になるまでの遅延時間である。ここで、図３５（Ｊ）の遅延時間の最小値は「５」ｎｓであり、最大値は「３０」ｎｓである。 Next, FIG. 35(J) shows the delay time from the rise timing of "T7" of the clock monitor (CLKOUT) until the serial bus (SBUS0) becomes valid. Here, the minimum value of the delay time in FIG. 35(J) is "5" ns, and the maximum value is "30" ns.
次に、図３５（Ｋ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ３」の立ち上がりのタイミングから、チップセレクト（ＣＳ１５）が有効になるまでの遅延時間である。ここで、図３５（Ｋ）の遅延時間の最小値は「５」ｎｓであり、最大値は「３０」ｎｓである。 Next, FIG. 35(K) shows the delay time from the rising timing of "T3" of the clock monitor (CLKOUT) until the chip select (CS15) becomes effective . Here, the minimum value of the delay time in FIG. 35(K) is "5" ns, and the maximum value is "30" ns.
次に、図３５（Ｌ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ７」の立ち上がりのタイミングから、チップセレクト（ＣＳ１５）が無効になるまでの遅延時間である。ここで、図３５（Ｌ）の遅延時間の最小値は「５」ｎｓであり、最大値は「３０」ｎｓである。 Next, FIG. 35(L) shows the delay time from the rising timing of "T7" of the clock monitor (CLKOUT) to the invalidation of the chip select (CS15). Here, the minimum value of the delay time in FIG. 35(L) is "5" ns, and the maximum value is "30" ns.
ここで、図３５（Ｂ）の遅延時間は、図３５（Ｉ）の遅延時間よりも短い時間となっている。また、図３５（Ｉ）の遅延時間は、図３５（Ｋ）の遅延時間以下の遅延時間となっている。また、図３５（Ｊ）の遅延時間は、図３５（Ｌ）の遅延時間以下の遅延時間となっている。 Here, the delay time in FIG. 35(B) is shorter than the delay time in FIG. 35(I). Further, the delay time of FIG. 35(I) is a delay time equal to or less than the delay time of FIG. 35(K). Further, the delay time of FIG. 35(J) is a delay time equal to or less than the delay time of FIG. 35(L).
また、クロックモニタ（ＣＬＫＯＵＴ）信号と、アドレスバス（Ａ０～Ａ７）は、常に有効となっている。 Also, the clock monitor (CLKOUT) signal and address buses (A0 to A7) are always valid.
また、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）信号は、ハイインピーダンス状態の期間以外においては、常に有効となっている。 Data bus/address bus (D0/A8 to D7/A15) signals are always valid except during the high impedance state.
ここで、図３５に示す通り、入力データのセットアップの前後には、ハイインピーダンス状態となる。これにより、入力データのセットアップの前後にハイインピーダンス状態となることにより、入力状態と、出力状態とのバスがショートするタイミングが出てきてしまい、破損してしまうことを防止することができる。
ここで、図３５に示す通り、入力データのセットアップの前後は、ハイインピーダンス状態となる。当該ハイインピーダンス状態を設けることにより、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）の出力状態と、入力状態との間にフローティング期間が生まれ、入出力状態の切り替え時のバスショートによるチップセレクト機能の破損を防止することができる。仮に、当該ハイインピーダンス状態を設けないこととした場合、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）の出力状態と、入力状態とが処理遅延等の理由で少しでも重複することでバスショートを引き起こし、チップセレクト機能の破損に繋がりやすくなってしまう。
Here, as shown in FIG. 35, before and after setting up the input data, the state is in a high impedance state. As a result, it is possible to prevent damage due to short-circuiting of the bus between the input state and the output state due to the high impedance state before and after setting up the input data.
Here, as shown in FIG. 35, before and after setting up the input data, the state is in a high impedance state. By providing the high-impedance state, a floating period is generated between the output state and the input state of the data bus/address bus (D0/A8 to D7/A15), and the chip is damaged due to bus short when switching the input/output state. Damage to the select function can be prevented. If the high-impedance state is not provided, the output state and input state of the data bus/address bus (D0/A8 to D7/A15) overlap even a little due to reasons such as processing delay. It will cause a short circuit and easily lead to damage to the chip select function.
また、図３５に示す通り、データ入力において、チップセレクト（ＣＳｘ）がアクティブとなることで、データの入力が許容されることとなる。具体的には、メインチップ１００Ａは、サブチップ１００Ｂの指定を有効とするためのイネーブル信号の設定を行う。そして、このイネーブル信号が有効となることで、入力データの入力が許容される。 In addition, as shown in FIG. 35, in data input, when the chip select (CSx) becomes active, data input is permitted. Specifically, the main chip 100A sets an enable signal for validating the designation of the subchip 100B. When the enable signal becomes valid, the input of input data is allowed.
また、図３５に示す通り、入力データが入力されるのは、チップセレクト（ＣＳｘ）のアドレス指定が有効な状態と、Ｉ／Ｏリクエスト信号（ＩＲＥＱ０）が有効な状態と、読込信号（Ｒ０）が有効な状態との全てが重複している場合に限られる。 As shown in FIG. 35, input data is input when the chip select (CSx) addressing is valid, when the I/O request signal (IREQ0) is valid, and when the read signal (R0) is valid. valid state and all overlaps.
ここで、チップセレクト（ＣＳｘ）の立ち上がりが、入力データのセットアップのホールド時間（具体的には、図３５（Ｄ）の開始タイミングから図３５（Ｌ）の終了タイミングまでの時間）よりも前である場合には、データバス（Ｄ０～Ｄ７）のハイインピーダンス状態の移行前であっても、データバス（Ｄ０～Ｄ７）のデータは、ハイインピーダンス状態時と同義のデータ（例えば、「１１１１１１１１Ｂ」）となる。より具体的には、データバス（Ｄ０～Ｄ７）の入力データの中身は不変であるが、データバス（Ｄ０～Ｄ７）の中身がハイインピーダンス状態時と同義のデータ（例えば、「１１１１１１１１Ｂ」）であるとみなす。 Here, the rise of the chip select (CSx) is before the input data setup hold time (specifically, the time from the start timing of FIG. 35(D) to the end timing of FIG. 35(L)). In some cases, even before the data bus (D0-D7) transitions to the high-impedance state, the data on the data bus (D0-D7) is the same data as in the high-impedance state (eg, "11111111B"). becomes. More specifically, the contents of the input data of the data bus (D0 to D7) are unchanged, but the contents of the data bus (D0 to D7) are data synonymous with the high impedance state (for example, "11111111B"). assume there is.
なお、本実施形態において、拡張モードのときは、試験データに係る信号を出力するだけなので、チップセレクト領域の読込信号が入力されることはない。 Note that in the present embodiment, in the extension mode, since only the signal related to the test data is output, the read signal of the chip select area is not input.
（拡張モード時におけるチップセレクト領域の書込信号）
次に、図３６を用いて、拡張モード時におけるチップセレクト領域の書込信号について説明を行う。
(Write signal for chip select area in extended mode)
Next, the write signal for the chip select area in the extended mode will be described with reference to FIG.
図３６に示す通り、クロックモニタ（ＣＬＫＯＵＴ）と、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）と、アドレスバス（Ａ０～Ａ７）と、シリアルバス（ＳＢＵＳ０～ＳＢＵＳ２）と、チップセレクト（ＣＳ１５）と、Ｉ／Ｏリクエスト信号（ＩＲＥＱ０）と、書込信号（Ｗ０）とが図示されている。 As shown in FIG. 36, a clock monitor (CLKOUT), a data bus/address bus (D0/A8 to D7/A15), an address bus (A0 to A7), a serial bus (SBUS0 to SBUS2), and a chip select ( CS15), an I/O request signal (IREQ0), and a write signal (W0) are shown.
まず、図３６（Ａ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ１」の立ち上がりのタイミングから、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）確定までの遅延時間である。ここで、図３６（Ａ）の遅延時間の最小値は「０」ｎｓであり、最大値は「２０」ｎｓである。 First, FIG. 36A shows the delay time from the rise timing of "T1" of the clock monitor (CLKOUT) to determination of the data bus/address bus (D0/A8 to D7/A15). Here, the minimum value of the delay time in FIG. 36A is "0" ns, and the maximum value is "20" ns.
次に、図３６（Ｂ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ３」の立ち上がりのタイミングから、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）確定までの遅延時間である。ここで、図３６（Ｂ）の遅延時間の最小値は「０」ｎｓであり、最大値は「２０」ｎｓである。 Next, FIG. 36B shows the delay time from the rising timing of "T3" of the clock monitor (CLKOUT) to determination of the data bus/address bus (D0/A8 to D7/A15). Here, the minimum value of the delay time in FIG. 36B is "0" ns, and the maximum value is "20" ns.
次に、図３６（Ｃ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ８」の立ち上がりのタイミングから、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）確定までの遅延時間である。ここで、図３６（Ｃ）の遅延時間の最小値は「０」ｎｓであり、最大値は「２０」ｎｓである。 Next, FIG. 36C shows the delay time from the rise timing of "T8" of the clock monitor (CLKOUT) to determination of the data bus/address bus (D0/A8 to D7/A15). Here, the minimum value of the delay time in FIG. 36(C) is "0" ns, and the maximum value is "20" ns.
次に、図３６（Ｄ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ１」の立ち上がりのタイミングから、アドレスバス（Ａ０～Ａ７）確定までの遅延時間である。ここで、図３６（Ｄ）の遅延時間の最小値は「０」ｎｓであり、最大値は「２０」ｎｓである。 Next, FIG. 36(D) shows the delay time from the rise timing of "T1" of the clock monitor (CLKOUT) to determination of the address buses (A0 to A7). Here, the minimum value of the delay time in FIG. 36(D) is "0" ns, and the maximum value is "20" ns.
次に、図３６（Ｅ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ２」の立ち上がりのタイミングから、シリアルバス（ＳＢＵＳ２）が無効になるまでの遅延時間である。ここで、図３６（Ｅ）の遅延時間の最小値は「５」ｎｓであり、最大値は「２０」ｎｓである。 Next, FIG. 36(E) shows the delay time from the rise timing of "T2" of the clock monitor (CLKOUT) until the serial bus (SBUS2) becomes invalid. Here, the minimum value of the delay time in FIG. 36(E) is "5" ns, and the maximum value is "20" ns.
次に、図３６（Ｆ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ８」の立ち上がりのタイミングから、シリアルバス（ＳＢＵＳ２）が有効になるまでの遅延時間である。ここで、図３６（Ｆ）の遅延時間の最小値は「５」ｎｓであり、最大値は「２０」ｎｓである。 Next, FIG. 36F shows the delay time from the rise timing of "T8" of the clock monitor (CLKOUT) until the serial bus (SBUS2) becomes valid. Here, the minimum value of the delay time in FIG. 36(F) is "5" ns, and the maximum value is "20" ns.
次に、図３６（Ｇ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ３」の立ち上がりのタイミングから、シリアルバス（ＳＢＵＳ１）が無効になるまでの遅延時間である。ここで、図３６（Ｇ）の遅延時間の最小値は「５」ｎｓであり、最大値は「３０」ｎｓである。 Next, FIG. 36G shows the delay time from the rising timing of "T3" of the clock monitor (CLKOUT) until the serial bus (SBUS1) becomes invalid. Here, the minimum value of the delay time in FIG. 36(G) is "5" ns, and the maximum value is "30" ns.
次に、図３６（Ｈ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ７」の立ち上がりのタイミングから、シリアルバス（ＳＢＵＳ１）が有効になるまでの遅延時間である。ここで、図３６（Ｈ）の遅延時間の最小値は「５」ｎｓであり、最大値は「３０」ｎｓである。 Next, FIG. 36(H) shows the delay time from the rise timing of "T7" of the clock monitor (CLKOUT) until the serial bus (SBUS1) becomes valid. Here, the minimum value of the delay time in FIG. 36(H) is "5" ns, and the maximum value is "30" ns.
次に、図３６（Ｉ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ３」の立ち上がりのタイミングから、チップセレクト（ＣＳｘ）が有効になるまでの遅延時間である。ここで、図３６（Ｉ）の遅延時間の最小値は「５」ｎｓであり、最大値は「３０」ｎｓである。 Next, FIG. 36(I) shows the delay time from the rising timing of "T3" of the clock monitor (CLKOUT) until the chip select (CSx) becomes effective . Here, the minimum value of the delay time in FIG. 36(I) is "5" ns, and the maximum value is "30" ns.
次に、図３６（Ｊ）は、クロックモニタ（ＣＬＫＯＵＴ）の「Ｔ７」の立ち上がりのタイミングから、チップセレクト（ＣＳｘ）が無効になるまでの遅延時間である。ここで、図３６（Ｊ）の遅延時間の最小値は「５」ｎｓであり、最大値は「３０」ｎｓである。 Next, FIG. 36(J) shows the delay time from the rising timing of "T7" of the clock monitor (CLKOUT) to the invalidation of the chip select (CSx). Here, the minimum value of the delay time in FIG. 36(J) is "5" ns, and the maximum value is "30" ns.
ここで、図３６（Ｇ）の遅延時間は、図３６（Ｉ）の遅延時間以下の遅延時間となっている。また、図３６（Ｈ）の遅延時間は、図３６（Ｊ）の遅延時間以下の遅延時間となっている。 Here, the delay time of FIG. 36(G) is a delay time equal to or less than the delay time of FIG. 36(I). Further, the delay time of FIG. 36(H) is a delay time equal to or less than the delay time of FIG. 36(J).
また、クロックモニタ（ＣＬＫＯＵＴ）信号と、アドレスバス（Ａ０～Ａ７）は、常に有効となっている。 Also, the clock monitor (CLKOUT) signal and address buses (A0 to A7) are always valid.
また、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）信号は、データを出力している期間以外においては、常に有効となっている。 The data bus/address bus (D0/A8 to D7/A15) signals are always valid except for the period during which data is being output.
ここで、図３５に示す通り、入力データのセットアップの前後には、ハイインピーダンス状態となる一方で、図３６に示す通り、出力データのセットアップの前後には、ハイインピーダンス状態とはならない。これは、上述した通り、データバス／アドレスバス（Ｄ０／Ａ８～Ｄ７／Ａ１５）は、有効となっているときに、入力データがセットアップされる入力状態以外では、常に「１０（Ｈ）」を書き込むことで、出力状態が維持されるため、当該出力状態を維持したまま出力データの書き込みを行ってもバスショートの虞がないためである。 Here, as shown in FIG. 35, the high impedance state is set before and after the setup of the input data, but as shown in FIG. 36, the high impedance state is not set before and after the setup of the output data. This is because, as described above, the data bus/address bus (D0/A8 to D7/A15) always read "10(H)" when enabled, except in the input state where input data is set up. This is because the output state is maintained by writing, so there is no risk of bus short-circuiting even if the output data is written while the output state is maintained.
また、図３６に示す通り、データ出力において、チップセレクト（ＣＳｘ）がアクティブとなることで、データの出力が許容されることとなる。具体的には、メインチップ１００Ａは、サブチップ１００Ｂの指定を有効とするためのイネーブル信号の設定を行う。そして、このイネーブル信号が有効となっているときに、出力データの出力が許容される。 In addition, as shown in FIG. 36, when the chip select (CSx) becomes active in data output, data output is permitted. Specifically, the main chip 100A sets an enable signal for validating the designation of the subchip 100B. Output of the output data is allowed when the enable signal is valid.
また、図３６に示す通り、出力データが出力されるのは、チップセレクト（ＣＳｘ）のアドレス指定が有効な状態と、Ｉ／Ｏリクエスト信号（ＩＲＥＱ０）が有効な状態と、書込信号（Ｗ０）が有効な状態との全てが重複している場合に限られる。 As shown in FIG. 36, the output data is output when the chip select (CSx) addressing is valid, when the I/O request signal (IREQ0) is valid, and when the write signal (W0 ) overlaps all valid states.
なお、図３３～図３６を用いて説明した遅延時間は、伝搬時間を考慮したものである。 Note that the delay times described with reference to FIGS. 33 to 36 take into consideration the propagation time.
また、図３３～図３６を用いて説明した遅延時間の最小値で「０」ｎｓとなっているのは、「０」ｎｓ以下の値であればどのような値であってもよい。例えば、「１」ｐｓであってもよい。 The minimum value of the delay time described with reference to FIGS. 33 to 36 is "0" ns, but any value less than or equal to "0" ns may be used. For example, it may be "1" ps.
（メインチップ１００Ａとサブチップ１００Ｂとの入出力）
次に、図３７を用いて、メインチップ１００Ａとサブチップ１００Ｂとの入出力について説明を行う。
(Input/output between main chip 100A and sub chip 100B)
Next, input/output between the main chip 100A and the subchip 100B will be described with reference to FIG.
まず、図３７（Ａ）は、本実施形態とは異なるが、チップセレクト領域の読込時において、入出力の切り替え時にハイインピーダンス状態がない場合を示す図である。 First, FIG. 37A is a diagram showing a case where there is no high impedance state at the time of input/output switching during reading of the chip select area, although it is different from this embodiment.
図３７（Ａ）に示す通り、メインチップ１００Ａのデータバス（Ｄ０～Ｄ７）は、出力状態のときに、第１サブチップ１００Ｂａに対して「１０（Ｈ）」のデータを出力する。このとき、第１サブチップ１００Ｂａの出力データバスは、メインチップ１００Ａに対してデータを出力する。 As shown in FIG. 37A, the data buses (D0 to D7) of the main chip 100A output data "10 (H)" to the first sub chip 100Ba in the output state. At this time, the output data bus of the first subchip 100Ba outputs data to the main chip 100A.
ここで、図３７（Ａ）に示す通り、上述したハイインピーダンス状態が設けられていないと、メインチップ１００Ａから第１サブチップ１００Ｂａに対する出力と、第１サブチップ１００Ｂａからメインチップ１００Ａに対する出力とが衝突して短絡してしまう可能性がある。 Here, as shown in FIG. 37A, if the high impedance state described above is not provided, the output from the main chip 100A to the first subchip 100Ba and the output from the first subchip 100Ba to the main chip 100A collide. short circuit.
なお、第１サブチップ１００Ｂａの入力データバスは、メインチップ以外のＩＣや電子部品からデータの入力を行う。また、第１サブチップ１００Ｂａは、チップセレクトが有効となることで、出力データバスの出力と、入力データバスの入力とが同時に反映されるスリーステート構成となっている。 The input data bus of the first subchip 100Ba receives data from ICs and electronic components other than the main chip. Further, the first sub-chip 100Ba has a three-state configuration in which the output of the output data bus and the input of the input data bus are simultaneously reflected when the chip select is enabled.
これに対して、図３７（Ｂ）は、チップセレクト領域の読込時において、入出力の切り替え時にハイインピーダンス状態がある場合を示す図である。 On the other hand, FIG. 37B shows a case where there is a high impedance state at the time of input/output switching during reading of the chip select area.
図３７（Ｂ）に示す通り、メインチップ１００Ａのデータバス（Ｄ０～Ｄ７）は、ハイインピーダンス状態となった後、入力状態となる。そして、第１サブチップ１００Ｂａの出力データバスは、メインチップ１００Ａに対してデータを出力する。 As shown in FIG. 37B, the data buses (D0 to D7) of the main chip 100A enter the input state after entering the high impedance state. The output data bus of the first subchip 100Ba outputs data to the main chip 100A.
これにより、第１サブチップ１００Ｂａからメインチップ１００Ａに対する出力を行う場合において、メインチップ１００Ａのデータバス（Ｄ０～Ｄ７）を確実に入力状態とすることができるので、メインチップ１００Ａから第１サブチップ１００Ｂａに対する出力と、第１サブチップ１００Ｂａからメインチップ１００Ａに対する出力とが衝突して短絡してしまう可能性がない。 As a result, when outputting from the first subchip 100Ba to the main chip 100A, the data bus (D0 to D7) of the main chip 100A can be reliably brought into the input state. There is no possibility that the output collides with the output from the first subchip 100Ba to the main chip 100A and causes a short circuit.
また、図３７（Ｃ）は、チップセレクト領域の書込時を示す図である。 FIG. 37C is a diagram showing writing in the chip select area.
図３７（Ｃ）に示す通り、メインチップ１００Ａのデータバス（Ｄ０～Ｄ７）は、出力状態のときに、第２サブチップ１００Ｂｂに対して「１０（Ｈ）」のデータを出力する。このとき、第２サブチップ１００Ｂｂの入力データバスは、メインチップ１００Ａからのデータの入力を行う。ここで、第２サブチップ１００Ｂｂは、フリップフロップ構成となっている。 As shown in FIG. 37(C), the data buses (D0 to D7) of the main chip 100A output data "10 (H)" to the second sub chip 100Bb in the output state. At this time, the input data bus of the second subchip 100Bb receives data from the main chip 100A. Here, the second sub-chip 100Bb has a flip-flop configuration.
このように、チップセレクト領域の書込時においては、接続される第２サブチップ１００Ｂｂがフリップフロップ構成であることから、メインチップ１００Ａからの出力に対して第２サブチップ１００Ｂｂは入力データバスしか有効とならない。これにより、チップセレクト領域の書込時においては、ハイインピーダンス状態がなくても、メインチップ１００Ａから第２サブチップ１００Ｂｂに対する出力と、第２サブチップ１００Ｂｂからメインチップ１００Ａに対する出力とが衝突して短絡してしまう可能性がない。 As described above, when writing to the chip select area, since the connected second sub chip 100Bb has a flip-flop configuration, only the input data bus is valid for the second sub chip 100Bb with respect to the output from the main chip 100A. not. As a result, when the chip select area is written, the output from main chip 100A to second sub chip 100Bb collides with the output from second sub chip 100Bb to main chip 100A to short-circuit even if there is no high impedance state. there is no chance of it getting lost.
（ＳＰＩ通信の割付）
次に、図３８を用いて、ＳＰＩ通信の割付について説明を行う。なお、図３８（Ａ）は、第１ＳＰＩ通信用送信出力機能の割付を示す図である。また、図３８（Ｂ）は、第２ＳＰＩ通信用送信出力機能の割付を示す図である。
(Allocation of SPI communication)
Next, allocation of SPI communication will be explained using FIG. FIG. 38(A) is a diagram showing the allocation of the transmission output function for the first SPI communication. Also, FIG. 38B is a diagram showing the allocation of the transmission output function for the second SPI communication.
（第１ＳＰＩ通信用送信出力機能の割付）
上述した通り、「ピンＮｏ．２５」のピンは、第１ＳＰＩ通信用送信出力機能が選択されている。ここで、図３８（Ａ）に示す通り、「ピンＮｏ．２５」のピンの「０」ビット目は、賞球信号に対応している。ここで、「賞球信号」とは、賞球の払出があったことを示すための信号である。また、「ピンＮｏ．２５」のピンの「１」ビット目は、扉開放信号に対応している。ここで、「扉開放信号」とは、ガラス枠４の開放があったことを示すための信号である。
(Allocation of transmission output function for first SPI communication)
As described above, the transmission output function for the first SPI communication is selected for the "pin No. 25" pin. Here, as shown in FIG. 38A, the "0"th bit of the pin of "Pin No. 25" corresponds to the winning ball signal. Here, the "prize ball signal" is a signal for indicating that a prize ball has been paid out. Further, the "1" bit of the pin of "Pin No. 25" corresponds to the door open signal. Here, the "door open signal" is a signal indicating that the
また、「ピンＮｏ．２５」のピンの「２」ビット目は、有効スタート信号に対応している。ここで、「有効スタート信号」とは、遊技球が始動口に入球し、大当り判定が行われたことを示すための信号である。また、「ピンＮｏ．２５」のピンの「３」ビット目は、全始動口入賞数信号に対応している。ここで、「全始動口入賞数信号」とは、遊技球が「始動口」に入球したことを示すための信号である。 Also, the "2" bit of the pin of "Pin No. 25" corresponds to a valid start signal. Here, the "valid start signal" is a signal indicating that a game ball has entered the starting hole and that a big hit has been determined. Further, the "3" bit of the pin of "Pin No. 25" corresponds to the all-starting opening winning number signal. Here, the "signal for the number of wins for all starting holes" is a signal for indicating that a game ball has entered the "starting hole".
また、「ピンＮｏ．２５」のピンの「４」ビット目は、大当り信号端子に対応している。ここで、「大当り信号」とは、大当りに係る事象があったことを示すための信号である。また、「ピンＮｏ．２５」のピンの「５」ビット目は、セキュリティ信号に対応している。ここで、「セキュリティ信号」とは、遊技機１のセキュリティに係る事象があったことを示すための信号である。
Further, the "4" bit of the pin of "Pin No. 25" corresponds to the jackpot signal terminal. Here, the "jackpot signal" is a signal indicating that there is an event related to the jackpot. Also, the "5" bit of the pin of "Pin No. 25" corresponds to the security signal. Here, the “security signal” is a signal indicating that an event related to the security of the
ここで、「セキュリティ信号」は、ＲＷＭクリアスイッチ１２２ｓｗによりＲＷＭクリアボタン（図示せず）の操作が検出されたときや、磁気検出センサ５６ｓが異常な磁気を検出したとき、「大入賞口」に規定入賞数を大きく超える入賞があり、エラーと判定されたときなどに出力される。
Here, the "security signal" is generated when the operation of the RWM clear button (not shown) is detected by the RWM clear switch 122sw or when the
また、「ピンＮｏ．２５」のピンの「６」ビット目は、確変時短信号に対応している。ここで、「確変時短信号」とは、高確率遊技状態や、時短遊技状態に係る事象があったことを示すための信号である。また、「ピンＮｏ．２５」のピンの「７」ビット目は、第１始動口入賞数信号に対応している。ここで、「第１始動口入賞数信号」とは、遊技球が第１始動口４２に入球したことを示すための信号である。
Moreover, the "6" bit of the pin of "Pin No. 25" corresponds to the probability variable time-saving signal. Here, the "probability variable time-saving signal" is a signal for indicating that there was an event related to a high probability gaming state or a time-saving gaming state. Further, the "7"th bit of the pin of "Pin No. 25" corresponds to the first start opening winning number signal. Here, the “first start hole win number signal” is a signal for indicating that a game ball has entered the
（第２ＳＰＩ通信用送信出力機能の割付）
上述した通り、「ピンＮｏ．５４」のピンは、第２ＳＰＩ通信用送信出力機能が選択されている。ここで、図３８（Ｂ）に示す通り、「ピンＮｏ．５４」のピンの「０」ビット目は、賞球予定数信号に対応している。ここで、「賞球予定数信号」とは、払出が行われる賞球の予定数に係る情報を有する信号である。また、「ピンＮｏ．５４」のピンの「１」ビット目は、アウト信号に対応している。ここで、「アウト信号」とは、アウト球検出スイッチ３２ｓｗにより検出された遊技球の数に係る情報を有する信号である。
(Allocation of transmission output function for second SPI communication)
As described above, the transmission output function for the second SPI communication is selected for the pin of "Pin No. 54". Here, as shown in FIG. 38(B), the "0"th bit of the pin of "Pin No. 54" corresponds to the expected number of winning balls signal. Here, the "predicted number of prize balls signal" is a signal having information related to the planned number of prize balls to be paid out. Also, the "1" bit of the pin of "Pin No. 54" corresponds to the out signal. Here, the "out signal" is a signal having information on the number of game balls detected by the out ball detection switch 32sw.
また、「ピンＮｏ．５４」のピンの「２」ビット目は、第２始動口入賞数信号に対応している。ここで、「第２始動口入賞数信号」とは、遊技球が第２始動口４３に入球したことに係る情報を有する信号である。また、「ピンＮｏ．５４」のピンの「３」ビット目は、エラー信号に対応している。ここで、「異常信号」とは、上述したエラー情報に係る情報を有する信号である。
Also, the "2" bit of the pin of "Pin No. 54" corresponds to the second start opening winning number signal. Here, the “second start hole win number signal” is a signal having information related to the entry of a game ball into the
また、「ピンＮｏ．５４」のピンの「４」ビット目は、普通電動役物ソレノイド信号に対応している。ここで、「普通電動役物ソレノイド信号」とは、第２始動口開閉ソレノイド４５のＯＮ状態、ＯＦＦ状態に係る情報を有する信号である。また、「ピンＮｏ．５４」のピンの「５」ビット目は、第１大入賞口ソレノイド信号に対応している。ここで、「第１大入賞口ソレノイド信号」とは、第１大入賞口開閉ソレノイド４８のＯＮ状態、ＯＦＦ状態に係る情報を有する信号である。
Also, the "4" bit of the pin of "Pin No. 54" corresponds to the normal electric accessories solenoid signal. Here, the "normal electric accessary item solenoid signal" is a signal having information regarding the ON state and OFF state of the second starting port opening/
また、「ピンＮｏ．５４」のピンの「６」ビット目は、第２大入賞口ソレノイド信号に対応している。ここで、「第２大入賞口ソレノイド信号」とは、第２大入賞口開閉ソレノイド５４のＯＮ状態、ＯＦＦ状態に関する情報を有する信号である。また、「ピンＮｏ．５４」のピンの「７」ビット目は、予備ソレノイド信号に対応している。なお、上述した通り、本実施形態においては未使用となっている。
Also, the "6" bit of the pin of "Pin No. 54" corresponds to the second big winning opening solenoid signal. Here, the "second big winning hole solenoid signal" is a signal having information about the ON state and OFF state of the second big winning hole opening/
（ＳＰＩ通信の各チャンネルとの関係）
次に、図３９を用いて、ＳＰＩ通信の各チャンネルとの関係について説明を行う。
(Relationship with each channel of SPI communication)
Next, the relationship with each channel of SPI communication will be described with reference to FIG.
図３９に示す通り、本実施形態における遊技機１は、同期シリアル通信１１８を行う。ここで、同期シリアル通信１１８は、第１ＳＰＩ通信と、第２ＳＰＩ通信とを行う。このため、以下において、第１ＳＰＩ通信と、第２ＳＰＩ通信とについて説明を行う。
As shown in FIG. 39, the
（第１ＳＰＩ通信）
第１ＳＰＩ通信は、送受信、送信、受信、及びマスタ動作を実行可能であって、チャンネル数は「４」チャンネルとなっている。具体的には、第１ＳＰＩ通信は、第１ＳＰＩ通信用クロック出力機能（ＳＰＩＣＫＡ）と、第１ＳＰＩ通信用送信出力機能（ＳＰＩＴＸＡ）と、第１ＳＰＩ通信用受信入力機能（ＳＰＩＲＸＡ）と、第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ０～ＳＰＩＳＡ３）とを有している。
(1st SPI communication)
The first SPI communication can perform transmission/reception, transmission, reception, and master operation, and has "4" channels. Specifically, the first SPI communication includes a first SPI communication clock output function (SPICKA), a first SPI communication transmission output function (SPITXA), a first SPI communication reception input function (SPIRXA), and a first SPI communication It has a chip selection function (SPISA0 to SPISA3).
ここで、第１ＳＰＩ通信用クロック出力機能（ＳＰＩＣＫＡ）は、第１チップ～第４チップに対してクロック信号を出力する。 Here, the first SPI communication clock output function (SPICKA) outputs clock signals to the first to fourth chips.
また、第１ＳＰＩ通信用送信出力機能（ＳＰＩＴＸＡ）は、第１チップ～第４チップに対して送信データを出力する。 Also, the first SPI communication transmission output function (SPITXA) outputs transmission data to the first to fourth chips.
また、第１ＳＰＩ通信用受信入力機能（ＳＰＩＲＸＡ）は、第１チップ～第４チップから受信データを入力する。 Also, the reception input function for the first SPI communication (SPIRXA) inputs reception data from the first to fourth chips.
また、第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ０～ＳＰＩＳＡ３）は、第１チップ～第４チップを選択している。具体的には、図３９に示す通り、第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ０）は、第１チップを選択しており、第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ１）は、第２チップを選択しており、第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ２）は、第３チップを選択しており、第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ３）は、第４チップを選択している。 The first SPI communication chip selection function (SPISA0 to SPISA3) selects the first to fourth chips. Specifically, as shown in FIG. 39, the first SPI communication chip selection function (SPISA0) selects the first chip, and the first SPI communication chip selection function (SPISA1) selects the second chip. The first SPI communication chip selection function (SPISA2) selects the third chip, and the first SPI communication chip selection function (SPISA3) selects the fourth chip.
（第１ＳＰＩ通信の基本的な動作）
以下において、第１ＳＰＩ通信の基本的な動作について説明を行う。
(Basic operation of the first SPI communication)
The basic operation of the first SPI communication will be described below.
まず、第１ＳＰＩ通信は、ボーレート、動作モード、ビットシフトの設定を行う。次に、第１ＳＰＩ通信は、第１ＳＰＩ通信バッファに送信データを設定する。次に、第１ＳＰＩ通信は、第１ＳＰＩ通信イネーブルに「１」を設定することで動作が開始される。 First, the first SPI communication sets the baud rate, operation mode, and bit shift. Next, the first SPI communication sets transmission data in the first SPI communication buffer. Next, the first SPI communication is started by setting the first SPI communication enable to "1".
次に、第１ＳＰＩ通信は、ＳＰＩ通信を開始し、ＳＰＩ通信中は、第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ０）はＬＯＷレベルとなる。また、第１ＳＰＩ通信は、第１ＳＰＩ通信用クロック出力機能（ＳＰＩＣＫＡ）のクロック信号に同期して、第１ＳＰＩ通信用送信出力機能（ＳＰＩＴＸＡ）により送信データが出力され、第１ＳＰＩ通信用受信入力機能（ＳＰＩＲＸＡ）受信データが入力される。 Next, the first SPI communication starts the SPI communication, and during the SPI communication, the first SPI communication chip selection function (SPISA0) becomes LOW level. In the first SPI communication, the transmission data is output by the first SPI communication transmission output function (SPITXA) in synchronization with the clock signal of the first SPI communication clock output function (SPICKA), and the first SPI communication reception input function ( SPIRXA) Receive data is input.
そして、第１ＳＰＩ通信は、ＳＰＩ通信が終了すると、第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ０）は有効となり、第１ＳＰＩ通信イネーブルに「０」が設定される。そして、受信データを第１ＳＰＩ通信バッファから読み出すこととなる。 As for the first SPI communication, when the SPI communication ends, the first SPI communication chip selection function (SPISA0) is enabled, and "0" is set to the first SPI communication enable. Then, the received data is read from the first SPI communication buffer.
ここで、本実施形態において、同期シリアル通信１１８は、最大で「１６」バイトの送信データを設定可能となっている。また、同期シリアル通信１１８は、第１ＳＰＩ通信バッファステータスを確認することで、送信待ちのデータを確認することができる。
Here, in the present embodiment, the synchronous
また、同期シリアル通信１１８は、第１ＳＰＩ通信受信ステータスを確認することで、受信データの有無を確認することができる。また、同期シリアル通信１１８は、システムリセット、またはウォッチドッグタイマ１０７のリセットで初期化されることとなる。
Also, the synchronous
また、同期シリアル通信１１８は、次の送受信を開始する前に、受信データの読み出しが行われることとなる。そして、同期シリアル通信１１８は、受信データを読み出してから次の送信データを設定するか、または、第１ＳＰＩ通信バッファステータスが「００（Ｈ）」となったときに、次の送信データを設定することとなる。
Also, in the synchronous
また、第１ＳＰＩ通信は、第１チップ～第４チップと同時に通信を開始すると、第１チップ、第２チップ、第３チップ、第４チップの順に送受信を行う。 Also, in the first SPI communication, when communication is started simultaneously with the first to fourth chips, transmission and reception are performed in the order of the first chip, the second chip, the third chip, and the fourth chip.
また、本実施形態において、同期シリアル通信１１８は、送受信、及び送信のみを行うことは可能となっているが、受信のみを行うことは不可能となっている。
In addition, in the present embodiment, the synchronous
（第２ＳＰＩ通信）
第２ＳＰＩ通信は、送信、及びマスタ動作を実行可能であって、チャンネル数は「１」チャンネルとなっている。具体的には、第２ＳＰＩ通信は、第２ＳＰＩ通信用クロック出力機能（ＳＰＩＣＫＢ）と、第２ＳＰＩ通信用送信出力機能（ＳＰＩＴＸＢ）と、第２ＳＰＩ通信用チップ選択機能（ＳＰＩＳＢ０）とを有している。
(Second SPI communication)
The second SPI communication can execute transmission and master operation, and the number of channels is "1". Specifically, the second SPI communication has a second SPI communication clock output function (SPICKB), a second SPI communication transmission output function (SPITXB), and a second SPI communication chip selection function (SPISB0). .
ここで、第２ＳＰＩ通信用クロック出力機能（ＳＰＩＣＫＢ）は、第５チップに対してクロック信号を出力する。 Here, the second SPI communication clock output function (SPICKB) outputs a clock signal to the fifth chip.
また、第２ＳＰＩ通信用送信出力機能（ＳＰＩＴＸＢ）は、第５チップに対して送信データを出力する。 Also, the transmission output function for the second SPI communication (SPITXB) outputs transmission data to the fifth chip.
また、第２ＳＰＩ通信用チップ選択機能（ＳＰＩＳＢ０）は、第５チップを選択している。 Also, the second SPI communication chip selection function (SPISB0) selects the fifth chip.
すなわち、第１ＳＰＩ通信は、第１チップ～第４チップに対して信号の入出力を行うが、第２ＳＰＩ通信は、第５チップに対して信号の出力のみを行い、第５チップから信号が入力されることはない。 That is, in the first SPI communication, signals are input/output to/from the first to fourth chips, but in the second SPI communication, signals are only output to the fifth chip, and signals are input from the fifth chip. will not be
（非同期シリアル通信と、同期シリアル通信の用途）
次に、図４０を用いて、非同期シリアル通信と、同期シリアル通信の用途について説明を行う。なお、図４０（Ａ）は、非同期シリアル通信の用途を示す図であり、図４０（Ｂ）は、同期シリアル通信の用途を示す図である。
(Use of asynchronous serial communication and synchronous serial communication)
Next, using FIG. 40, applications of asynchronous serial communication and synchronous serial communication will be described. FIG. 40(A) is a diagram showing the application of asynchronous serial communication, and FIG. 40(B) is a diagram showing the application of synchronous serial communication.
（非同期シリアル通信の用途）
図４０（Ａ）に示す通り、本実施形態における非同期シリアル通信として、非同期シリアル通信（ＳＩＯＴＸ０～ＳＩＯＴＸ２）と、非同期シリアル通信用受信入力機能（ＳＩＯＲＸ０）が図示されている。ここで、非同期シリアル通信（ＳＩＯＴＸ０）は、送信チャンネルであって、主制御基板１００から演出制御基板３００に対して一方向の通信を行う。
(Application for asynchronous serial communication)
As shown in FIG. 40A, asynchronous serial communication (SIOTX0 to SIOTX2) and asynchronous serial communication reception input function (SIORX0) are illustrated as asynchronous serial communication in this embodiment. Here, the asynchronous serial communication (SIOTX0) is a transmission channel, and performs one-way communication from the
また、非同期シリアル通信（ＳＩＯＴＸ１）は、送信チャンネルであって、主制御基板１００から払出制御基板２００に対する通信を行う。
In addition, asynchronous serial communication (SIOTX1) is a transmission channel, and performs communication from the
また、非同期シリアル通信用受信入力機能（ＳＩＯＲＸ０）は、受信チャンネルであって、払出制御基板２００から主制御基板１００に対する通信を行う。
In addition, the reception input function for asynchronous serial communication (SIORX0) is a reception channel, and performs communication from the
なお、非同期シリアル通信（ＳＩＯＴＸ２）は、図２６を用いて説明した通り、「Ｎｏ．４９」のピンで選択されていないため、使用しないこととなっている。 As described with reference to FIG. 26, the asynchronous serial communication (SIOTX2) is not used because it is not selected by the "No. 49" pin.
（同期シリアル通信の用途）
図４０（Ｂ）に示す通り、本実施形態における同期シリアル通信として、第２ＳＰＩ通信クロック出力機能（ＳＰＩＣＫＢ）と、第２ＳＰＩ通信用送信出力機能（ＳＰＩＴＸＢ）と、第２ＳＰＩ通信用チップ選択機能（ＳＰＩＳＢ０）と、第１ＳＰＩ通信用クロック出力機能（ＳＰＩＣＫＡ）と、第１ＳＰＩ通信用送信出力機能（ＳＰＩＴＸＡ）と、第１ＳＰＩ通信用受信入力機能（ＳＰＩＲＸＡ）と、「０」チャンネル用の第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ０）と、「１」チャンネル用の第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ１）と、「２」チャンネル用の第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ２）と、「３」チャンネル用の第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ３）とが図示されている。
(Application for synchronous serial communication)
As shown in FIG. 40B, the synchronous serial communication in this embodiment includes a second SPI communication clock output function (SPICKB), a second SPI communication transmission output function (SPITXB), and a second SPI communication chip selection function (SPISB0 ), a first SPI communication clock output function (SPICKA), a first SPI communication transmission output function (SPITXA), a first SPI communication reception input function (SPIRXA), and a first SPI communication chip for channel "0" A selection function (SPISA0), a first SPI communication chip selection function (SPISA1) for channel "1", a first SPI communication chip selection function (SPISA2) for channel "2", and a first SPI communication chip selection function (SPISA2) for channel "3". 1SPI communication chip select function (SPISA3) is shown.
ここで、第２ＳＰＩ通信クロック出力機能（ＳＰＩＣＫＢ）と、第２ＳＰＩ通信用送信出力機能（ＳＰＩＴＸＢ）と、第２ＳＰＩ通信用チップ選択機能（ＳＰＩＳＢ０）とは、図柄表示器や、情報表示器１２４との通信に用いられる。
Here, the second SPI communication clock output function (SPICKB), the second SPI communication transmission output function (SPITXB), and the second SPI communication chip selection function (SPISB0) are connected to the pattern display and the
また、第１ＳＰＩ通信用クロック出力機能（ＳＰＩＣＫＡ）と、第１ＳＰＩ通信用送信出力機能（ＳＰＩＴＸＡ）と、「０」チャンネル用の第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ０）とは、遊技情報出力端子板７７や、各種ソレノイドとの通信に用いられる。 The first SPI communication clock output function (SPICKA), the first SPI communication transmission output function (SPITXA), and the first SPI communication chip selection function (SPISA0) for channel "0" are connected to the game information output terminal board. 77 and various solenoids.
なお、第１ＳＰＩ通信用受信入力機能（ＳＰＩＲＸＡ）は、上述した通り、未使用となっているが、例えば、発射ボリューム１６に係る信号を演出制御基板３００に入力する際に使用することも可能である。
The first SPI communication reception input function (SPIRXA) is not used as described above, but can be used, for example, when inputting a signal related to the
また、「１」チャンネル用の第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ１）と、「２」チャンネル用の第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ２）と、「３」チャンネル用の第１ＳＰＩ通信用チップ選択機能（ＳＰＩＳＡ３）とは非設定となっている。 Also, a first SPI communication chip selection function (SPISA1) for channel "1", a first SPI communication chip selection function (SPISA2) for channel "2", and a first SPI communication chip selection function for channel "3" Function (SPISA3) is not set.
（相互認証１２０の機能）
次に、図４１を用いて、相互認証１２０の機能について説明を行う。
(Function of Mutual Authentication 120)
Next, the function of
図４１に示す通り、相互認証機能のビットと、各ビットに対応する機能と、作用が対応付けて規定されている。 As shown in FIG. 41, the bit of the mutual authentication function, the function corresponding to each bit, and the action are defined in association with each other.
まず、相互認証機能の「０」ビット目は、初期化に対応している。ここで、読出時において、「０」ビット目が「０」の場合は、初期化終了であることを意味している。また、読出時において、相互認証機能の「０」ビット目が「１」の場合は、初期化中であることを意味している。 First, the "0" bit of the mutual authentication function corresponds to initialization. Here, when the "0"th bit is "0" at the time of reading, it means that the initialization is completed. Further, when the "0" bit of the mutual authentication function is "1" at the time of reading, it means that the initialization is being performed.
一方で、書込時において、「０」ビット目が「０」の場合は、何もしないことを意味しており、「１」の場合において、「０」ビット目が「１」の場合は、初期化中であることを意味している。 On the other hand, if the "0"th bit is "0" during writing, it means that nothing is done. , which means that it is being initialized.
次に、相互認証機能の「１」ビット目は、相互認証に対応している。ここで、読出時において、「０」ビット目が「０」の場合は、相互認証の終了であることを意味している。また、読出時において、相互認証機能の「０」ビット目が「１」の場合は、相互認証中であることを意味している。 Next, the "1" bit of the mutual authentication function corresponds to mutual authentication. Here, when the "0"th bit is "0" at the time of reading, it means that the mutual authentication is finished. Further, when the "0" bit of the mutual authentication function is "1" at the time of reading, it means that the mutual authentication is in progress.
一方で、書込時において、「０」ビット目が「０」の場合は、何もしないことを意味しており、「０」ビット目が「１」の場合は、相互認証の実行であることを意味している。 On the other hand, if the "0" bit is "0" during writing, it means that nothing is done, and if the "0" bit is "1", mutual authentication is executed. means that
次に、相互認証機能の「２」ビット目は、送信要求に対応している。ここで、「２」ビット目が「０」の場合は、払出ＣＰＵ２１１に対してデータの送信要求をしないことを意味しており、「２」ビット目が「１」の場合は、相互認証で払出ＣＰＵ２１１に対してデータを送信することを意味している。 Next, the "2" bit of the mutual authentication function corresponds to a transmission request. Here, if the "2" bit is "0", it means that the payout CPU 211 is not requested to transmit data, and if the "2" bit is "1", mutual authentication is possible. It means transmitting data to the payout CPU 211 .
次に、相互認証機能の「３」ビット目は、受信要求に対応している。ここで、「３」ビット目が「０」の場合は、払出ＣＰＵ２１１に対してデータの受信要求をしないことを意味しており、「３」ビット目が「１」の場合は、相互認証で払出ＣＰＵ２１１からデータを受信することを意味している。 Next, the "3" bit of the mutual authentication function corresponds to the receive request. Here, if the "3" bit is "0", it means that the payout CPU 211 is not requested to receive data, and if the "3" bit is "1", mutual authentication is possible. It means receiving data from the payout CPU 211 .
次に、相互認証機能の「４」ビット目は、未使用となっている。このため、相互認証機能の「４」ビット目は「０」である。 Next, the "4"th bit of the mutual authentication function is unused. Therefore, the "4" bit of the mutual authentication function is "0".
次に、相互認証機能の「５」ビット目は、相互認証結果に対応している。ここで、「５」ビット目が「０」の場合は、相互認証していないことを意味しており、「５」ビット目が「１」の場合は、相互認証済であることを意味している。 Next, the "5" bit of the mutual authentication function corresponds to the mutual authentication result. Here, when the "5" bit is "0", it means that mutual authentication has not been performed, and when the "5" bit is "1", it means that mutual authentication has been completed. ing.
次に、相互認証機能の「６」ビット目は、データ通信ステータスに対応している。ここで、「６」ビット目が「０」の場合は、データ通信ステータスが正常であることを意味しており、「６」ビット目が「１」の場合は、データ通信ステータスが通信エラーであることを意味している。 Next, the "6" bit of the mutual authentication function corresponds to the data communication status. Here, if the "6" bit is "0", it means that the data communication status is normal, and if the "6" bit is "1", the data communication status is a communication error. It means something.
次に、相互認証機能の「７」ビット目は、受信データステータスに対応している。ここで、「７」ビット目が「０」の場合は、受信データステータスが無いことを意味しており、「７」ビット目が「１」の場合は、受信データステータスが有ることを意味している。 Next, the "7" bit of the mutual authentication function corresponds to the received data status. Here, when the "7" bit is "0", it means that there is no received data status, and when the "7" bit is "1", it means that there is a received data status. ing.
このように、本発明によれば、入力データのセットアップの前後には、ハイインピーダンス状態となるが、出力データのセットアップの前後には、ハイインピーダンス状態とはならないようになっている。また、出力データは、チップセレクト（ＣＳｘ）がアクティブとなることにより出力が許容されることとなる。そして、出力データは、イネーブル信号によりサブチップ１００Ｂの指定が有効な状態、Ｉ／Ｏリクエスト信号が有効な状態、及び「Ｗ０」信号が有効な状態にのみ出力が許容される。これにより、入力状態と、出力状態とのバスがショートするタイミングが出てきてしまい、破損してしまうことを防止することができる。 Thus, according to the present invention, the high impedance state is set before and after the input data is set up, but the high impedance state is not set before and after the output data is set up. Output data is allowed to be output when the chip select (CSx) becomes active. Output data is permitted only when the sub-chip 100B is designated by the enable signal, the I/O request signal is valid, and the "W0" signal is valid. As a result, it is possible to prevent damage due to short-circuiting of the bus between the input state and the output state.
（請求項１に係る発明）
請求項１に係る発明は、遊技の進行を制御する主制御基板（例えば、主制御基板１００）を備えた遊技機において、前記主制御基板には、ＣＰＵ部（例えば、メインＣＰＵ１０１）を有し、前記遊技を統括的に制御するメインチップ（例えば、メインチップ１００Ａ）と、前記メインチップに指定されることで遊技の制御に用いられるサブチップ（例えば、サブチップ１００Ｂ）と、が搭載され、前記メインチップは、前記サブチップを指定して、当該指定した前記サブチップとの通信を有効とするチップセレクト機能（例えば、チップセレクト機能）を選択可能な所定のピン（例えば、「ピンＮｏ．５７」のピン）を有するとともに、前記サブチップからの入力データがセットアップされる入力状態と、前記サブチップへの出力データがセットアップされる出力状態と、からなり、前記サブチップの指定を有効とするためのイネーブル信号を設定するイネーブル信号設定手段（例えば、図３３や、図３４に示すＣＳｘの設定を行うメインチップ１００Ａ）と、Ｉ／Ｏリクエスト信号の入出力を実行するＩ／Ｏリクエスト信号入出力手段（例えば、Ｉ／Ｏリクエスト信号を内部生成するメインチップ１００Ａ）と、書込信号を出力する書込信号出力手段（例えば、「Ｗ０」信号を内部生成するメインチップ１００Ａ）と、を備えており、前記入力データのセットアップが行われる前後においては、ハイインピーダンス状態が設定され、前記出力データのセットアップが行われる前後においては、ハイインピーダンス状態が設定されず、前記出力データは、前記イネーブル信号により前記サブチップの指定が有効な状態、前記Ｉ／Ｏリクエスト信号が有効な状態、及び前記書込信号出力手段により前記書込信号が出力されている状態が重複している期間にのみ出力が許容されることを特徴とする遊技機である。
(Invention according to claim 1)
The invention according to
なお、本実施形態で示した事項は、あくまで一例に過ぎず、本発明の範囲を逸脱しない範囲で、適宜変更可能である。 It should be noted that the matter shown in the present embodiment is merely an example, and can be changed as appropriate without departing from the scope of the present invention.
なお、本実施形態では、パチンコ遊技機について説明をしたが、回胴式遊技機（スロットマシン）、雀球遊技機、アレンジボール遊技機に用いてもよい。 In this embodiment, a pachinko game machine has been described, but the present invention may also be used for a reel-type game machine (slot machine), a mahjong game machine, or an arrange ball game machine.
１ ：遊技機
２ ：外枠
３ ：遊技盤取付枠
４ ：ガラス枠
５ ：遊技盤
６ ：第１ヒンジ機構部
７ ：第２ヒンジ機構部
８ ：開口部
９ ：透明部材
１０ ：音声出力装置
１１ ：枠用照明装置
１２ ：上皿
１３ ：下皿
１４ ：発射ハンドル
１５ｓ ：タッチセンサ
１６ ：発射ボリューム
１７ ：演出ボタン
１７ｓｗ ：演出ボタンスイッチ
１８ ：十字キー
１８ｓｗ ：十字キー検出スイッチ
１９ ：貸出操作部
２０ ：切替ボタン
２０ｓｗ ：切替スイッチ
２１ ：カバー部材
２２ ：遊技盤取付部
２３ ：ロック機構
２４ ：発射用ソレノイド
２５ ：球送りソレノイド
２６ｓｗ ：第１開放検出スイッチ
２７ｓｗ ：第２開放検出スイッチ
２８ ：レール
２９ ：内側レール
３０ ：外側レール
３１ ：発射球案内路
３２ ：アウト口
３２ｓｗ ：アウト球検出スイッチ
３３ ：飾り枠
３４ ：演出空間
３５ ：ワープ装置
３６ ：ステージ部
３７ ：第１一般入賞口
３７ｓｗ ：第１一般入賞口検出スイッチ
３８ ：第２一般入賞口
３８ｓｗ ：第２一般入賞口検出スイッチ
３９ ：第３一般入賞口
３９ｓｗ ：第３一般入賞口検出スイッチ
４０ ：第４一般入賞口
４０ｓｗ ：第４一般入賞口検出スイッチ
４１ ：普図ゲート
４１ｓｗ ：ゲート検出スイッチ
４２ ：第１始動口
４２ｓｗ ：第１始動口検出スイッチ
４３ ：第２始動口
４３ｓｗ ：第２始動口検出スイッチ
４４ ：第２始動口開閉部材
４５ ：第２始動口開閉ソレノイド
４６ ：第１大入賞口
４６ｓｗ ：第１大入賞口検出スイッチ
４７ ：第１大入賞口開閉部材
４８ ：第１大入賞口開閉ソレノイド
４９ ：特定領域開閉部材
５０ ：特定領域
５０ｓｗ ：特定領域検出スイッチ
５１ ：排出口
５２ ：第２大入賞口
５２ｓｗ ：第２大入賞口検出スイッチ
５３ ：第２大入賞口開閉部材
５４ ：第２大入賞口開閉ソレノイド
５５ ：流路切替ソレノイド
５６ｓ ：磁気検出センサ
５７ｓ ：電波検出センサ
５８ ：第１変動報知ＬＥＤ
５９ ：第２変動報知ＬＥＤ
６０ ：第１特別図柄表示器
６１ ：第２特別図柄表示器
６２ ：普通図柄表示器
６３ ：第１特別図柄保留表示器
６４ ：第２特別図柄保留表示器
６５ ：普通図柄保留表示器
６６ ：ラウンド数表示器
６７ ：右打ち表示器
６８ ：状態確認表示器
６９ ：第１画像表示装置
７０ ：第２画像表示装置
７１ ：演出図柄
７２ ：第１可動部材
７３ ：第２可動部材
７４ ：盤用照明装置
７５ ：始動口ランプ
７６ ：レンズ部材
７７ ：遊技情報出力端子板
７８ ：上流流路
７９ ：中央流路
８０ ：左側流路
８１ ：右側流路
８２ ：第１下流流路
８３ ：第２下流流路
８４ ：払出装置
８５ｓｗ ：払出球検出スイッチ
８６ ：払出モータ
８７ ：遊技球貯留部
８８ｓｗ ：球有り検出スイッチ
８９ｓｗ ：セーフ球検出スイッチ
１００ ：主制御基板
１００Ａ ：メインチップ
１００Ｂ ：サブチップ
１００Ｂａ ：第１サブチップ
１００Ｂｂ ：第２サブチップ
１０１ ：メインＣＰＵ
１０２ ：メインＲＯＭ
１０２ａ ：プログラムデータ
１０２ｂ ：ＲＯＭコメント
１０２ｃ ：ベクタテーブル
１０２ｄ ：ハードウェアパラメータ
１０３ ：メインＲＡＭ
１０４ ：クロック発生回路
１０５ ：リセットコントローラ
１０６ ：割込コントローラ
１０７ ：ウォッチドッグタイマ
１０８ ：ＣＴＣ
１０９ ：演算回路
１１０ ：アドレスデコーダ
１１１ ：汎用入出力端子
１１２ ：フェッチカウンタ
１１３ ：乗除算回路
１１４ ：検査ポート
１１５ ：乱数回路
１１６ ：乱数外部ラッチ入力
１１７ ：汎用初期値用乱数回路
１１８ ：同期シリアル通信
１１９ ：非同期シリアル通信
１２０ ：相互認証
１２１ ：割込入力端子
１２２ｓｗ ：ＲＷＭクリアスイッチ
１２３ｓｗ ：設定キースイッチ
１２４ ：情報表示器
１３０ ：未使用領域
１３０ａ ：第１未使用領域
１３０ｂ ：第２未使用領域
１３０ｃ ：第３未使用領域
１３０ｄ ：第４未使用領域
１３０ｅ ：第５未使用領域
１４０ ：内部機能レジスタ
１４０ａ ：第１内部機能レジスタ
１４０ｂ ：第２内部機能レジスタ
１４１ ：Ｉ／Ｏ未使用領域
１４２ ：チップセレクト
１４３ ：ユーザ拡張領域
１５０ ：拡張ＲＯＭ
２００ ：払出制御基板
２１０ ：払出制御部
２１１ ：払出ＣＰＵ
２１２ ：払出ＲＯＭ
２１３ ：払出ＲＡＭ
２２０ ：発射制御部
３００ ：演出制御基板
３１０ ：演出制御部
３１０Ａ ：演出チップ
３１１ ：サブＣＰＵ
３１２ ：サブＲＯＭ
３１３ ：サブＲＡＭ
３２０ ：表示制御部
３３０ ：統括制御部
３３０Ａ ：統括チップ
３３１ ：統括ＣＰＵ
３３２ ：統括ＲＯＭ
３３３ ：統括ＲＡＭ
３４０ ：画像制御部
３４１ ：ＣＧＲＯＭ
３５０ ：音声制御部
３５１ ：音声ＲＯＭ
３６０ ：ランプ制御部
３６０Ａ ：ランプチップ
３６１ ：ランプＣＰＵ
３６２ ：ランプＲＯＭ
３６３ ：ランプＲＡＭ
４００ ：電源基板
４０１ ：電断検出回路
４０２ ：バックアップ電源回路
1: Game Machine 2: Outer Frame 3: Game Board Mounting Frame 4: Glass Frame 5: Game Board 6: First Hinge Mechanism Section 7: Second Hinge Mechanism Section 8: Opening 9: Transparent Member 10: Audio Output Device 11 : Lighting device for frame 12: Upper plate 13: Lower plate 14: Launch handle 15s: Touch sensor 16: Launch volume 17: Production button 17sw: Production button switch 18: Cross key 18sw: Cross key detection switch 19: Rental operation unit 20 : Switch button 20sw : Changeover switch 21 : Cover member 22 : Game board mounting portion 23 : Lock mechanism 24 : Solenoid for shooting 25 : Ball feed solenoid 26sw : First open detection switch 27sw : Second open detection switch 28 : Rail 29 : Inner rail 30: Outer rail 31: Launch ball guide path 32: Out mouth 32sw: Out ball detection switch 33: Decorative frame 34: Performance space 35: Warp device 36: Stage section 37: First general prize-winning opening 37sw: First general Winning opening detection switch 38: Second general winning opening 38sw: Second general winning opening detecting switch 39: Third general winning opening 39sw: Third general winning opening detecting switch 40: Fourth general winning opening 40sw: Fourth general winning opening Detection switch 41: Normal gate 41sw: Gate detection switch 42: First start port 42sw: First start port detection switch 43: Second start port 43sw: Second start port detection switch 44: Second start port opening/closing member 45: Second starting opening opening/closing solenoid 46: First large winning opening 46sw: First large winning opening detection switch 47: First large winning opening opening/closing member 48: First large winning opening opening/closing solenoid 49: Specific area opening/closing member 50: Specific area 50sw: Specific area detection switch 51: Ejection port 52: Second large prize winning port 52sw: Second large prize winning port detection switch 53: Second large prize winning port opening/closing member 54: Second large prize winning port opening/closing solenoid 55: Flow path switching solenoid 56s: Magnetic detection sensor 57s: Radio wave detection sensor 58: First fluctuation notification LED
59: Second fluctuation notification LED
60: 1st special symbol display 61: 2nd special symbol display 62: Normal symbol display 63: 1st special symbol suspension display 64: 2nd special symbol suspension display 65: Normal symbol suspension display 66: Round Number indicator 67: Right-handed indicator 68: State confirmation indicator 69: First image display device 70: Second image display device 71: Production pattern 72: First movable member 73: Second movable member 74: Board lighting Device 75 : Starting port lamp 76 : Lens member 77 : Game information output terminal plate 78 : Upstream channel 79 : Central channel 80 : Left channel 81 : Right channel 82 : First downstream channel 83 : Second downstream channel Path 84: Payout device 85sw: Payout ball detection switch 86: Payout motor 87: Game ball storage part 88sw: Ball presence detection switch 89sw: Safe ball detection switch 100: Main control board 100A: Main chip 100B: Sub chip 100Ba: First sub chip 100Bb: Second subchip 101: Main CPU
102: Main ROM
102a: program data 102b: ROM comment 102c: vector table 102d: hardware parameters 103: main RAM
104: Clock generation circuit 105: Reset controller 106: Interrupt controller 107: Watchdog timer 108: CTC
109: Arithmetic circuit 110: Address decoder 111: General-purpose input/output terminal 112: Fetch counter 113: Multiplication/division circuit 114: Inspection port 115: Random number circuit 116: Random number external latch input 117: General-purpose initial value random number circuit 118: Synchronous serial communication 119: Asynchronous serial communication 120: Mutual authentication 121: Interrupt input terminal 122sw: RWM clear switch 123sw: Setting key switch 124: Information display 130: Unused area 130a: First unused area 130b: Second unused area 130c : Third unused area 130d : Fourth unused area 130e : Fifth unused area 140 : Internal function register 140a : First internal function register 140b : Second internal function register 141 : I/O unused area 142 : Chip Select 143: User expansion area 150: Expansion ROM
200: Payout control board 210: Payout control unit 211: Payout CPU
212: Payout ROM
213: Payout RAM
220: Launch control unit 300: Effect control board 310: Effect control unit 310A: Effect chip 311: Sub CPU
312: Sub ROM
313: Sub RAM
320: Display control unit 330: Integrated control unit 330A: Integrated chip 331: Integrated CPU
332: General ROM
333: General RAM
340: Image control unit 341: CGROM
350: Audio control unit 351: Audio ROM
360: Lamp control unit 360A: Lamp chip 361: Lamp CPU
362: Lamp ROM
363: Lamp RAM
400: Power supply board 401: Power interruption detection circuit 402: Backup power supply circuit
Claims (1)
前記主制御基板には、
ＣＰＵ部を有し、前記遊技を統括的に制御するメインチップと、
前記メインチップに指定されることで遊技の制御に用いられるサブチップと、
が搭載され、
前記メインチップは、
前記サブチップを指定して、当該指定した前記サブチップとの通信を有効とするチップセレクト機能を選択可能な所定のピンを有するとともに、
前記サブチップからの入力データがセットアップされる入力状態と、
前記サブチップへの出力データがセットアップされる出力状態と、からなり、
前記サブチップの指定を有効とするためのイネーブル信号を設定するイネーブル信号設定手段と、
Ｉ／Ｏリクエスト信号の入出力を実行するＩ／Ｏリクエスト信号入出力手段と、
書込信号を出力する書込信号出力手段と、
を備えており、
前記入力データのセットアップが行われる前後においては、ハイインピーダンス状態が設定され、
前記出力データのセットアップが行われる前後においては、前記ハイインピーダンス状態が設定されず、
前記出力データは、
前記イネーブル信号により前記サブチップの指定が有効な状態、前記Ｉ／Ｏリクエスト信号が有効な状態、及び前記書込信号出力手段により前記書込信号が出力されている状態が重複している期間にのみ出力が許容され、
チップセレクトの立ち上がりが前記入力データのセットアップのホールド時間よりも前である場合には、データバスの前記ハイインピーダンス状態の移行前であっても、前記データバスのデータが前記ハイインピーダンス状態のときと同義のデータとなり、
データ入力時のチップセレクトのホールド時間は所定時間以上に設定され、データ出力時のチップセレクトのホールド時間も前記所定時間以上に設定されることを特徴とする遊技機。 In a gaming machine equipped with a main control board for controlling the progress of a game,
The main control board has
a main chip that has a CPU unit and controls the game in an integrated manner;
a sub-chip used for game control by being designated as the main chip;
is equipped with
The main chip is
having a predetermined pin capable of selecting a chip select function that designates the subchip and enables communication with the designated subchip;
an input state in which input data from the subchip is set up;
an output state in which output data to said subchip is set up,
enable signal setting means for setting an enable signal for validating the designation of the subchip;
I/O request signal input/output means for inputting/outputting an I/O request signal;
write signal output means for outputting a write signal;
and
A high impedance state is set before and after the input data is set up,
Before and after the setup of the output data is performed, the high impedance state is not set,
The output data is
Only during a period in which the state in which the sub-chip designation is valid by the enable signal, the state in which the I/O request signal is valid, and the state in which the write signal is output by the write signal output means overlap. output is allowed ,
If the rise of chip select is earlier than the hold time for setting up the input data, even before the data bus transitions to the high impedance state, the data on the data bus is in the high impedance state. become synonymous data,
A gaming machine characterized in that a chip select hold time at the time of data input is set to a predetermined time or longer, and a chip select hold time at the time of data output is also set to be longer than the predetermined time .
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
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