JP7176200B2 - switch drive circuit - Google Patents
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Description
本発明は、互いに並列接続された複数のスイッチを駆動するスイッチの駆動回路に関する。 The present invention relates to a switch drive circuit for driving a plurality of switches connected in parallel.
この種の駆動回路としては、特許文献1に記載されているように、互いに並列接続された2つのスイッチそれぞれに対応して個別に設けられたドライブICを備えるものが知られている。 As a drive circuit of this type, as described in Japanese Patent Application Laid-Open No. 2002-200000, there is known one that includes drive ICs individually provided corresponding to two switches connected in parallel with each other.
並列接続された各スイッチのオン状態への切替タイミング及びオフ状態への切替タイミングのうち少なくとも一方のタイミングを同期させる場合、特許文献1に記載された駆動回路では、各スイッチの切替タイミングが大きくずれ得る。その結果、並列接続されたスイッチで発生するスイッチング損失が増加する懸念がある。 In the case of synchronizing at least one of the switching timing to the ON state and the switching timing to the OFF state of each switch connected in parallel, the switching timing of each switch greatly deviates in the drive circuit described in Patent Document 1. obtain. As a result, there is concern that switching losses occurring in parallel-connected switches may increase.
本発明は、スイッチング損失を低減できるスイッチの駆動回路を提供することを主たる目的とする。 SUMMARY OF THE INVENTION It is a primary object of the present invention to provide a switch driving circuit capable of reducing switching loss.
本発明は、互いに並列接続された複数のスイッチを駆動するスイッチの駆動回路において、前記スイッチのゲートに電荷を供給するための端子として機能し得る充電用端子、及び前記スイッチのゲートから電荷を放出させるための端子として機能し得る放電用端子を有する複数のドライブICを備え、複数の前記ドライブICのうちいずれか1つのドライブICの前記充電用端子及び前記放電用端子の少なくとも一方に、複数の前記スイッチ全てのゲートが電気的に接続されている。 The present invention provides a switch drive circuit for driving a plurality of switches connected in parallel, wherein a charging terminal that can function as a terminal for supplying charges to the gates of the switches and discharges the charges from the gates of the switches. a plurality of drive ICs each having a discharge terminal capable of functioning as a terminal for charging, wherein at least one of the charge terminal and the discharge terminal of any one of the plurality of drive ICs is connected to a plurality of Gates of all the switches are electrically connected.
本発明では、複数のドライブICのうちいずれか1つのドライブICの充電用端子及び放電用端子の少なくとも一方に、互いに並列接続された各スイッチ全てのゲートが電気的に接続されている。共通のドライブICの充電用端子に各スイッチ全てのゲートが電気的に接続されている場合、各スイッチのオン状態への切替タイミングのずれを抑制できる。一方、共通のドライブICの放電用端子に各スイッチ全てのゲートが電気的に接続されている場合、各スイッチのオフ状態への切替タイミングのずれを抑制できる。これにより、互いに並列接続されたスイッチで発生するスイッチング損失を低減することができる。 In the present invention, the gates of all the switches connected in parallel are electrically connected to at least one of the charging terminal and the discharging terminal of any one of the plurality of drive ICs. When the gates of all the switches are electrically connected to the common charging terminal of the drive IC, it is possible to suppress the deviation of the switching timing of each switch to the ON state. On the other hand, when the gates of all the switches are electrically connected to the common discharge terminal of the drive IC, it is possible to suppress the deviation of the switching timing of each switch to the OFF state. This can reduce the switching loss that occurs in the switches connected in parallel with each other.
<第1実施形態>
以下、本発明に係る駆動回路を具体化した第1実施形態について、図面を参照しつつ説明する。
<First embodiment>
DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment embodying a drive circuit according to the present invention will be described below with reference to the drawings.
図1に示すように、制御システムは、回転電機10と、インバータ20と、直流電源としての蓄電池21と、制御装置30とを備えている。本実施形態において、制御システムは車両に搭載されている。回転電機10は、星形結線された3相の巻線11を備えている。回転電機10のロータは、車両の駆動輪と動力伝達が可能なように接続されている。回転電機10は、例えば同期機である。
As shown in FIG. 1 , the control system includes a rotating
回転電機10は、インバータ20を介して蓄電池21に接続されている。蓄電池21及びインバータ20の間には、平滑コンデンサ22が設けられている。インバータ20は、U,V,W相それぞれについて、上,下アームスイッチの直列接続体を備えている。本実施形態では、上,下アームそれぞれが、第1,第2,第3,第4スイッチSWA,SWB,SWC,SWDの並列接続体で構成されている。第1,第2,第3,第4スイッチSWA,SWB,SWC,SWDには、第1,第2,第3,第4フリーホイールダイオードDA,DB,DC,DDが逆並列に接続されている。上アームにおいて、各スイッチSWA~SWDの高電位側端子には、平滑コンデンサ22の第1端が接続され、下アームにおいて、各スイッチSWA~SWDの低電位側端子には、平滑コンデンサ22の第2端が接続されている。上アームの各スイッチSWA~SWDの低電位側端子と下アームの各スイッチSWA~SWDの高電位側端子との接続点には、回転電機10の巻線11の第1端が接続されている。各相の巻線11の第2端は、中性点で接続されている。本実施形態において、各スイッチSWA~SWDは、SiデバイスのIGBTが用いられている。このため、各スイッチSWA~SWDの高電位側端子はコレクタであり、低電位側端子はエミッタである。
The rotating
制御装置30は、回転電機10の制御量をその指令値に制御すべく、インバータ20を操作する。制御量は、例えばトルクである。制御装置30は、デッドタイムを挟みつつインバータ20の上,下アームのスイッチを交互にオン状態とすべく、上,下アームそれぞれに対応する駆動回路40に対して駆動信号を出力する。駆動信号は、スイッチのオン状態への切り替えを指示するオン指令と、オフ状態への切り替えを指示するオフ指令とのいずれかをとる。
続いて、図2を用いて、駆動回路40の構成について説明する。
Next, the configuration of the
駆動回路40は、第1ドライブIC50及び第2ドライブIC60を備えている。第1~第4スイッチSWA~SWDのうち、第1,第2スイッチSWA,SWBが第1ドライブIC50の駆動対象として割り振られており、第3,第4スイッチSWC,SWDが第2ドライブIC60の駆動対象として割り振られている。本実施形態では、第1ドライブIC50が放電用ICに相当する。
The
第1ドライブIC50は、第1充電スイッチ51及び第1放電スイッチ52を備えている。本実施形態において、第1充電スイッチ51はPチャネルMOSFETであり、第1放電スイッチ52はNチャネルMOSFETである。第1充電スイッチ51のソースには、第1定電圧電源53が接続され、第1充電スイッチ51のドレインには、第1ドライブIC50の第1A端子T1Aが接続されている。第1A端子T1Aは、充電用端子に相当する。
The first drive IC 50 has a first charging switch 51 and a
駆動回路40は、第1A経路L1A、第1B経路L1B及び第1C経路L1Cを備えている。第1A経路L1Aは、第1A端子T1Aと第1スイッチSWAのゲートとを接続している。第1A経路L1Aには、第1A端子T1A側から順に、第1充電抵抗体54と、第1A抵抗体55Aとが設けられている。第1A経路L1Aにおいて第1充電抵抗体54と第1A抵抗体55Aとの間には、第1B経路L1Bを介して第2スイッチSWBのゲートが接続されている。第1B経路L1Bには、第1B抵抗体55Bが設けられている。本実施形態において、第1A抵抗体55Aの抵抗値は、第1B抵抗体55Bの抵抗値と同じ値に設定されている。
The
第1A経路L1Aにおいて第1B経路L1Bとの接続点と第1充電抵抗体54との間には、第1C経路L1Cを介して第1ドライブIC50の第1B端子T1Bが接続されている。第1B端子T1Bは、放電用端子に相当する。第1C経路L1Cには、第1放電抵抗体56が設けられている。第1B端子T1Bには、第1放電スイッチ52のドレインが接続され、第1放電スイッチ52のソースには、第1,第2スイッチSWA,SWBのエミッタが接続されている。
A first B terminal T1B of the
なお、第1A端子T1Aから第1A経路L1Aを介して第1スイッチSWAのゲートに至るまでの電気経路が第1スイッチSWAの充電経路に相当し、第1A端子T1Aから第1A経路L1A及び第1B経路L1Bを介して第2スイッチSWBのゲートに至るまでの電気経路が第2スイッチSWBの充電経路に相当する。第1スイッチSWAのゲートから第1A経路L1A及び第1C経路L1Cを介して第1B端子T1Bに至るまでの電気経路が第1スイッチSWAの放電経路に相当する。第2スイッチSWBのゲートから第1B経路L1B、第1A経路L1A及び第1C経路L1Cを介して第1B端子T1Bに至るまでの電気経路が第2スイッチSWBの放電経路に相当する。第1C経路L1Cにおいて第3経路L3との接続点よりも第1B端子T1B側は、第1,第2スイッチSWA,SWBに対応する共通の放電経路となる。 An electric path from the first A terminal T1A to the gate of the first switch SWA via the first A path L1A corresponds to the charging path of the first switch SWA, and the first A terminal T1A to the first A path L1A and the first B An electric path from the path L1B to the gate of the second switch SWB corresponds to the charging path of the second switch SWB. An electric path from the gate of the first switch SWA to the first B terminal T1B via the first A path L1A and the first C path L1C corresponds to the discharge path of the first switch SWA. An electric path from the gate of the second switch SWB to the first B terminal T1B via the first B path L1B, the first A path L1A and the first C path L1C corresponds to the discharge path of the second switch SWB. In the first C path L1C, the first B terminal T1B side of the connection point with the third path L3 becomes a common discharge path corresponding to the first and second switches SWA, SWB.
第2ドライブIC60は、第2充電スイッチ61及び第2放電スイッチ62を備えている。本実施形態において、第2充電スイッチ61はPチャネルMOSFETであり、第2放電スイッチ62はNチャネルMOSFETである。第2充電スイッチ61のソースには、第2定電圧電源63が接続され、第2充電スイッチ61のドレインには、第2ドライブIC60の第2A端子T2Aが接続されている。第2A端子T2Aは、充電用端子に相当する。
The second drive IC 60 has a second charge switch 61 and a
駆動回路40は、第2A経路L2A及び第2B経路L2Bを備えている。第2A経路L2Aは、第2A端子T2Aと第3スイッチSWCのゲートとを接続している。第2A経路L2Aには、第2A端子T2A側から順に、第2充電抵抗体64と、第2A抵抗体65Aとが設けられている。第2A経路L2Aにおいて第2充電抵抗体64と第2A抵抗体65Aとの間には、第2B経路L2Bを介して第4スイッチSWDのゲートが接続されている。第2B経路L2Bには、第2B抵抗体65Bが設けられている。本実施形態において、第2A抵抗体65Aの抵抗値は、第2B抵抗体65Bの抵抗値と同じ値に設定されている。
The
第2ドライブIC60の第2B端子T2Bには、第2放電スイッチ62のドレインが接続されている。第2B端子T2Bは、放電用端子に相当する。第2放電スイッチ62のソースと第2B端子T2Bとには、第3,第4スイッチSWC,SWDのエミッタが接続されている。このため、本実施形態において、第2B端子T2Bは、ゲートから電荷を放出させるための端子として機能していない。
A drain of the
駆動回路40は、第3経路L3、第1ダイオード70及び第2ダイオード71を備えている。第1ダイオード70は、第1C経路において第1放電抵抗体56よりも第1A経路L1A側に設けられている。第1ダイオード70は、アノードが第1A経路L1A側を向き、カソードが第1放電抵抗体56側を向いている。第3経路L3は、第2A経路L2Aにおいて第2B経路L2Bとの接続点と第2充電抵抗体64との間と、第1C経路において第1放電抵抗体56と第1ダイオード70との間とを接続している。第2ダイオード71は、第3経路L3に設けられている。第2ダイオード71は、アノードが第2A経路L2A側を向き、カソードが第1C経路L1C側を向いている。
The
なお、第2A端子T2Aから第2A経路L2Aを介して第3スイッチSWCのゲートに至るまでの電気経路が第3スイッチSWCの充電経路に相当し、第2A端子T2Aから第2A経路L2A及び第2B経路L2Bを介して第4スイッチSWDのゲートに至るまでの電気経路が第4スイッチSWDの充電経路に相当する。第3スイッチSWCのゲートから第2A経路L2A、第3経路L3及び第1C経路L1Cを介して第1B端子T1Bに至るまでの電気経路が第3スイッチSWCの放電経路に相当する。第4スイッチSWDのゲートから第2B経路L2B、第2A経路L2A、第3経路L3及び第1C経路L1Cを介して第1B端子T1Bに至るまでの電気経路が第4スイッチSWDの放電経路に相当する。 The electrical path from the second A terminal T2A to the gate of the third switch SWC via the second A path L2A corresponds to the charging path of the third switch SWC, and the second A path L2A and the second B An electric path from the path L2B to the gate of the fourth switch SWD corresponds to the charging path of the fourth switch SWD. An electric path from the gate of the third switch SWC to the first B terminal T1B via the second A path L2A, the third path L3 and the first C path L1C corresponds to the discharge path of the third switch SWC. An electric path from the gate of the fourth switch SWD to the first B terminal T1B via the second B path L2B, the second A path L2A, the third path L3 and the first C path L1C corresponds to the discharge path of the fourth switch SWD. .
第1ドライブIC50は第1駆動制御部57を備え、第2ドライブIC60は、第2駆動制御部67を備えている。本実施形態では、第1~第4スイッチSWA~SWDのオン状態への切替タイミング及びオフ状態への切替タイミングを同期させるようにしている。このため、本実施形態では、第1駆動制御部57及び第2駆動制御部67には、制御装置30により生成された共通の駆動信号が入力されることとする。なお、各駆動制御部57,67及び制御装置30が提供する機能は、例えば、実体的なメモリ装置に記録されたソフトウェア及びそれを実行するコンピュータ、ハードウェア、又はそれらの組み合わせによって提供することができる。
The
図3に、第1駆動制御部57により実行される処理の手順を示す。この処理は、例えば所定の制御周期毎に繰り返し実行される。
FIG. 3 shows the procedure of processing executed by the first
ステップS10では、制御装置30から出力された第1,第2スイッチSWA,SWBに対する駆動信号を取得する。そして、取得した駆動信号がオン指令であるか否かを判定する。
In step S10, drive signals for the first and second switches SWA and SWB output from the
ステップS10においてオン指令であると判定した場合には、ステップS11に進み、第1充電スイッチ51をオン操作し、第1放電スイッチ52をオフ操作する。これにより、第1,第2スイッチSWA,SWBのゲート電圧が閾値電圧Vth以上となる。その結果、第1,第2スイッチSWA,SWBがオフ状態からオン状態に切り替えられる。
If it is determined to be an ON command in step S10, the process proceeds to step S11, the first charging switch 51 is turned ON, and the first discharging
本実施形態では、第3経路L3に第2ダイオード71が設けられている。このため、第1~第4スイッチSWA~SWDのオン状態への切替タイミングを同期させようとする場合において、第1定電圧電源53から第3,第4スイッチSWC,SWDのゲートに充電電流が供給されることを防止でき、第1充電スイッチ51に流れるドレイン電流を低減できる。その結果、第1充電スイッチ51の信頼性の低下を抑制できる。
In this embodiment, a
一方、ステップS10において否定判定した場合には、駆動信号がオフ指令であると判定し、ステップS12に進む。ステップS12では、第1放電スイッチ52をオン操作し、第1充電スイッチ51をオフ操作する。これにより、第1~第4スイッチSWA~SWDのゲート電圧が閾値電圧Vth未満となる。その結果、第1~第4スイッチSWA~SWDがオン状態からオフ状態に切り替えられる。
On the other hand, if a negative determination is made in step S10, it is determined that the drive signal is an OFF command, and the process proceeds to step S12. In step S12, the
図4に、第2駆動制御部67により実行される処理の手順を示す。この処理は、例えば所定の制御周期毎に繰り返し実行される。
FIG. 4 shows the procedure of processing executed by the second
ステップS20では、制御装置30から出力された第3,第4スイッチSWC,SWDに対する駆動信号を取得する。そして、取得した駆動信号がオン指令であるか否かを判定する。
In step S20, drive signals for the third and fourth switches SWC and SWD output from the
ステップS20においてオン指令であると判定した場合には、ステップS21に進み、第2充電スイッチ61をオン操作し、第2放電スイッチ62をオフ操作する。これにより、第3,第4スイッチSWC,SWDのゲート電圧が閾値電圧Vth以上となり、第3,第4スイッチSWC,SWDがオフ状態からオン状態に切り替えられる。
If it is determined to be an ON command in step S20, the process proceeds to step S21, the second charging switch 61 is turned ON, and the second discharging
本実施形態では、第1C経路L1Cに第1ダイオード70が設けられている。このため、第2定電圧電源63から第1,第2スイッチSWA,SWBのゲートに充電電流が供給されることを防止でき、第2充電スイッチ61に流れるドレイン電流を低減できる。その結果、第2充電スイッチ61の信頼性の低下を抑制できる。
In this embodiment, a
一方、ステップS20において否定判定した場合には、駆動信号がオフ指令であると判定し、ステップS22に進む。ステップS22では、第2放電スイッチ62及び第2充電スイッチ61をオフ操作する。
On the other hand, if a negative determination is made in step S20, it is determined that the drive signal is an OFF command, and the process proceeds to step S22. In step S22, the second discharging
続いて、本実施形態の効果を比較例と対比しつつ説明する。比較例とは、第1,第2スイッチSWA,SWBが第1ドライブIC50により駆動され、第3,第4スイッチSWC,SWDが第2ドライブIC60により駆動される構成である。
Next, the effects of this embodiment will be described in comparison with a comparative example. A comparative example is a configuration in which the first and second switches SWA and SWB are driven by the
図5を用いて、比較例について説明する。図5(a)は第1,第2スイッチSWA,SWBのゲート電圧の推移を示し、図5(b)は第3,第4スイッチSWC,SWDのゲート電圧の推移を示す。図5(c)は、第1,第2スイッチSWA,SWBに流れるコレクタ電流Ice1及び第3,第4スイッチSWC,SWDに流れるコレクタ電流Ice2の推移を示す。 A comparative example will be described with reference to FIG. FIG. 5(a) shows changes in the gate voltages of the first and second switches SWA and SWB, and FIG. 5(b) shows changes in the gate voltages of the third and fourth switches SWC and SWD. FIG. 5(c) shows changes in the collector current Ice1 flowing through the first and second switches SWA and SWB and the collector current Ice2 flowing through the third and fourth switches SWC and SWD.
比較例では、第1~第4スイッチSWA~SWDを同期させてオフさせようとしている。しかしながら、第1,第2スイッチSWA,SWBの組と第3,第4スイッチSWC,SWDの組とで別のドライブICが用いられているため、第3,第4スイッチSWC,SWDがオフ状態に切り替えられる時刻t1の後の時刻t2において、第1,第2スイッチSWA,SWBがオフ状態に切り替えられる。その結果、第1,第2スイッチSWA,SWBに流れるコレクタ電流Ice1は、一時的に増加した後に減少し始める。これにより、第1,第2スイッチSWA,SWBに流れるコレクタ電流Ice1と第3,第4スイッチSWC,SWDに流れるコレクタ電流Ice2とが大きくずれる現象である電流アンバランスが発生し、スイッチング損失が増加してしまう。図5には、第1,第2スイッチSWA,SWBに流れるコレクタ電流Ice1と第3,第4スイッチSWC,SWDに流れるコレクタ電流Ice2とのずれ量をハッチングにて示した。 In the comparative example, the first to fourth switches SWA to SWD are synchronously turned off. However, since different drive ICs are used for the set of the first and second switches SWA and SWB and the set of the third and fourth switches SWC and SWD, the third and fourth switches SWC and SWD are turned off. The first and second switches SWA and SWB are switched to the off state at time t2 after time t1 when switching to . As a result, the collector current Ice1 flowing through the first and second switches SWA and SWB temporarily increases and then begins to decrease. As a result, a current imbalance occurs, which is a phenomenon in which the collector current Ice1 flowing through the first and second switches SWA and SWB and the collector current Ice2 flowing through the third and fourth switches SWC and SWD are greatly deviated, and the switching loss increases. Resulting in. In FIG. 5, hatching indicates the difference between the collector current Ice1 flowing through the first and second switches SWA and SWB and the collector current Ice2 flowing through the third and fourth switches SWC and SWD.
これに対し本実施形態では、第1~第4スイッチSWA~SWDを共通の第1ドライブIC50でオフ状態に切り替える。このため、第1~第4スイッチSWA~SWDのオフ状態への切替タイミングのずれを抑制でき、第1~第4スイッチSWA~SWDのターンオフ時に発生するスイッチング損失を低減することができる。
In contrast, in the present embodiment, the common
<第2実施形態>
以下、第2実施形態について、第1実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図6に示すように、第2ドライブIC60の駆動対象が第3スイッチSWCのみとされている。第3スイッチSWCは、SiCデバイスのNチャネルMOSFETである。図6において、先の図2に示した構成と同一の構成又は対応する構成については、便宜上、同一の符号を付している。
<Second embodiment>
The second embodiment will be described below with reference to the drawings, focusing on differences from the first embodiment. In this embodiment, as shown in FIG. 6, only the third switch SWC is driven by the
本実施形態において、第1,第2スイッチSWA,SWBに流通可能なコレクタ電流の定格値(定格電流)は、第3スイッチSWCに流通可能なドレイン電流の定格値(定格電流)よりも大きい。また、第1,第2スイッチSWA,SWBの電流耐量は、第3スイッチSWCの電流耐量よりも大きい。電流耐量とは、定格電流よりも大きい値であり、スイッチの故障を招くことなく一時的にスイッチに流せる電流の最大値のことである。 In this embodiment, the rated value (rated current) of the collector current that can flow through the first and second switches SWA and SWB is greater than the rated value (rated current) of the drain current that can flow through the third switch SWC. Also, the current tolerance of the first and second switches SWA, SWB is greater than the current tolerance of the third switch SWC. The current withstand capacity is a value larger than the rated current, and is the maximum value of current that can temporarily flow through the switch without causing failure of the switch.
第1駆動制御部57及び第2駆動制御部67は、図7に示すように、第1~第4スイッチSWA~SWDのオフ状態への切替タイミング(t3)を同期させる。また、第2駆動制御部67は、第3スイッチSWCのオン状態への切替タイミング(t2)を、第1,第2スイッチSWA,SWBのオン状態への切替タイミング(t1)よりも遅らせる。ここで、第3スイッチSWCのオン状態への切替タイミングと、第1,第2スイッチSWA,SWBのオン状態への切替タイミングとを個別に設定できるのは、第1ダイオード70及び第2ダイオード71が設けられているためである。つまり、第1,第2スイッチSWA,SWBをオン状態に切り替えるために第1充電スイッチ51をオン操作したとしても、第2ダイオード71により、第1定電圧電源53から第3スイッチSWCのゲートに充電電流は供給されない。また、第3スイッチSWCをオン状態に切り替えるために第2充電スイッチ61をオン操作したとしても、第1ダイオード70により、第2定電圧電源63から第1,第2スイッチSWA,SWBのゲートに充電電流は供給されない。
As shown in FIG. 7, the first
ここで、第1,第2スイッチSWA,SWBを最初にオン状態に切り替えた後に第3スイッチSWCをオン状態に切り替えるのは、スイッチの信頼性の低下を抑制しつつ、インバータ20の上下アーム短絡の発生を検知するためである。つまり、第1,第2スイッチSWA,SWBがオン状態に切り替えてから第3スイッチSWCがオン状態に切り替えられるまでの期間に上下アーム短絡の発生を検知できるとする。この場合、第1,第2スイッチSWA,SWBに一時的に大きな電流が流れるものの、第1,第2スイッチSWA,SWBの電流耐量は、第3スイッチSWCの電流耐量よりも大きい。このため、第1,第2スイッチSWA,SWBの信頼性の低下を抑制しつつ、上下アーム短絡の発生を検知できる。
Here, switching the third switch SWC to the ON state after first switching the first and second switches SWA and SWB to the ON state is to prevent the upper and lower arms of the
<第2実施形態の変形例>
第3スイッチSWCをオン状態に切り替えた後に第1,第2スイッチSWA,SWBをオン状態に切り替えてもよい。第3スイッチSWCのスイッチング速度が、第1,第2スイッチSWA,SWBのスイッチング速度よりも高くされている場合、第1~第3スイッチSWA~SWCのターンオン時に発生するスイッチング損失を低減することができる。なお、スイッチング速度とは、例えば、ターンオン時を例に説明すると、スイッチのゲート電圧が0から上昇し始めてから、ゲート電圧が閾値電圧Vthに到達するまでに要する時間のことである。
<Modification of Second Embodiment>
The first and second switches SWA and SWB may be turned on after the third switch SWC is turned on. If the switching speed of the third switch SWC is set higher than the switching speed of the first and second switches SWA and SWB, it is possible to reduce the switching loss that occurs when the first to third switches SWA to SWC are turned on. can. The switching speed is the time required for the gate voltage of the switch to reach the threshold voltage Vth after the gate voltage of the switch starts rising from 0, for example, when the switch is turned on.
<第3実施形態>
以下、第3実施形態について、第1実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図8に示すように、充電用ICとしての第1ドライブIC50により、第1~第4スイッチSWA~SWDをオン状態に切り替える。図8において、先の図2に示した構成と同一の構成又は対応する構成については、便宜上、同一の符号を付している。
<Third Embodiment>
The third embodiment will be described below with reference to the drawings, focusing on differences from the first embodiment. In this embodiment, as shown in FIG. 8, the first to fourth switches SWA to SWD are turned on by a
駆動回路40は、第1A経路M1A、第1B経路M1B、第1C経路M1C及び第1ダイオード72を備えている。第1A経路M1Aは、第1A端子T1Aと第1スイッチSWAのゲートとを接続している。第1A経路L1Aには、第1A端子T1A側から順に、第1充電抵抗体54と、第1ダイオード72と、第1A抵抗体55Aとが設けられている。第1ダイオード72は、アノードが第1充電抵抗体54側を向き、カソードが第1A抵抗体55A側を向いている。
The
第1B経路M1Bは、第1B端子T1Bと第2スイッチSWBのゲートとを接続している。第1B経路M1Bには、第1B端子T1B側から順に、第1放電抵抗体56と、第1B抵抗体55Bとが設けられている。第1C経路M1Cは、第1A経路M1Aにおいて第1ダイオード72と第1A抵抗体55Aとの間と、第1B経路M1Bにおいて第1放電抵抗体56と第1B抵抗体55Bとの間とを接続している。
The first B path M1B connects the first B terminal T1B and the gate of the second switch SWB. A
駆動回路40は、第2A経路M2A、第2B経路M2B、第3経路M3及び第2ダイオード73を備えている。第2A経路M2Aは、第2B端子T2Bと第3スイッチSWCのゲートとを接続している。第2A経路M2Aには、第2A抵抗体65Aが設けられている。第2A経路M2Aにおいて第2A抵抗体65Aと第2放電抵抗体66との間には、第2B経路M2Bを介して第4スイッチSWDのゲートが接続されている。第2B経路M2Bには、第2B抵抗体65Bが設けられている。
The
第1A経路M1Aにおいて第1充電抵抗体54と第1ダイオード72との間と、第2A経路M2Aにおいて第2B経路M2Bとの接続点と第2放電抵抗体66との間とは、第3経路M3によって接続されている。第3経路M3には、第2ダイオード73が設けられている。第2ダイオード73は、アノードが第1A経路M1A側を向き、カソードが第2A経路M2A側を向いている。なお、第2A端子T2Aは開放されている。このため、第2A端子T2Aは、ゲートに電荷を供給するための端子として機能していない。
Between the
第1駆動制御部57は、先の図3に示した処理と同じ処理を行う。図3のステップS11の処理により、第1~第4スイッチSWA~SWDがオフ状態からオン状態に切り替えられる。また、ステップS12の処理により、第1,第2スイッチSWA,SWBがオン状態からオフ状態に切り替えられる。
The first
図9に、第2駆動制御部67により実行される処理の手順を示す。この処理は、例えば所定の制御周期毎に繰り返し実行される。なお、図9において、先の図4に示した処理と同一の処理については、便宜上、同一の符号を付している。
FIG. 9 shows the procedure of processing executed by the second
ステップS20においてオン指令であると判定した場合には、ステップS23に進み、第2放電スイッチ62及び第2充電スイッチ61をオフ操作する。
If it is determined in step S20 that it is an ON command, the process proceeds to step S23, and the second discharging
一方、ステップS20において否定判定した場合には、駆動信号がオフ指令であると判定し、ステップS24に進む。ステップS24では、第2放電スイッチ62をオン操作し、第2充電スイッチ61をオフ操作する。これにより、第3,第4スイッチSWC,SWDがオン状態からオフ状態に切り替えられる。
On the other hand, if a negative determination is made in step S20, it is determined that the drive signal is an OFF command, and the process proceeds to step S24. In step S24, the
以上説明した本実施形態では、第1~第4スイッチSWA~SWDを共通の第1ドライブIC50でオン状態に切り替える。このため、第1~第4スイッチSWA~SWDのオン状態への切替タイミングのずれを抑制でき、第1~第4スイッチSWA~SWDのターンオン時に発生するスイッチング損失を低減することができる。
In the embodiment described above, the first to fourth switches SWA to SWD are switched to the ON state by the common
<第3実施形態の変形例>
図10に示すように、時刻t1において第1~第4スイッチSWA~SWDを同期させてオン状態に切り替える。その後、時刻t2において第1,第2スイッチSWA,SWBをオフ状態に切り替えた後、時刻t3において第3,第4スイッチSWC,SWDをオフ状態に切り替えてもよい。これにより、最初にオフ状態に切り替えられる第1,第2スイッチSWA,SWBに流れるテール電流を低減することができ、ターンオフ時に発生するスイッチング損失を低減することができる。
<Modified example of the third embodiment>
As shown in FIG. 10, at time t1, the first to fourth switches SWA to SWD are synchronously switched to the ON state. After that, after the first and second switches SWA and SWB are turned off at time t2, the third and fourth switches SWC and SWD may be turned off at time t3. As a result, it is possible to reduce the tail current flowing through the first and second switches SWA, SWB that are first switched to the OFF state, and to reduce the switching loss that occurs during turn-off.
ここで、第1,第2スイッチSWA,SWBのオフ状態への切替タイミングと、第3,第4スイッチSWC,SWDのオフ状態への切替タイミングとを個別に設定できるのは、第1ダイオード72及び第2ダイオード73が設けられているためである。
Here, the switching timing of the first and second switches SWA and SWB to the OFF state and the switching timing of the third and fourth switches SWC and SWD to the OFF state can be set individually because the
<第4実施形態>
以下、第4実施形態について、第2,第3実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図11に示すように、第2ドライブIC60の駆動対象が、第2実施形態と同様に第3スイッチSWCのみとされている。第3スイッチSWCは、SiCデバイスのNチャネルMOSFETである。図11において、先の図8に示した構成と同一の構成又は対応する構成については、便宜上、同一の符号を付している。
<Fourth Embodiment>
The fourth embodiment will be described below with reference to the drawings, focusing on differences from the second and third embodiments. In the present embodiment, as shown in FIG. 11, the object to be driven by the
本実施形態において、第1,第2スイッチSWA,SWBのコレクタ及びエミッタ間電圧の許容上限値は、第3スイッチSWCのドレイン及びソース間電圧の許容上限値よりも大きい。この構成を前提として、第3スイッチSWCを最初にオフ状態に切り替えた後、第1,第2スイッチSWA,SWBをオフ状態に切り替える。第1~第3スイッチSWA~SWCのうちいずれかのスイッチが最初にオフ状態に切り替えられる場合には、サージ電圧は発生しない。このため、本実施形態によれば、第3スイッチSWCをサージ電圧から保護することができる。 In this embodiment, the allowable upper limit value of the collector-to-emitter voltage of the first and second switches SWA, SWB is greater than the allowable upper limit value of the drain-to-source voltage of the third switch SWC. Assuming this configuration, the third switch SWC is first turned off, and then the first and second switches SWA and SWB are turned off. If any one of the first to third switches SWA to SWC is turned off first, no surge voltage is generated. Therefore, according to the present embodiment, the third switch SWC can be protected from surge voltage.
<第5実施形態>
以下、第5実施形態について、第1実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図12に示すように、充電用ICとしての第1ドライブIC50により、第1~第4スイッチSWA~SWDをオン状態に切り替え、放電用ICとしての第2ドライブIC60により、第1~第4スイッチSWA~SWDをオフ状態に切り替える。図12において、先の図2に示した構成と同一の構成又は対応する構成については、便宜上、同一の符号を付している。
<Fifth Embodiment>
The fifth embodiment will be described below with reference to the drawings, focusing on differences from the first embodiment. In this embodiment, as shown in FIG. 12, a
駆動回路40は、第1A経路N1A及び第1B経路N1Bを備えている。第1A経路N1Aは、第1A端子T1Aと第1スイッチSWAのゲートとを接続している。第1A経路N1Aには、第1A端子T1A側から順に、第1充電抵抗体54と、第1A抵抗体55Aとが設けられている。第1A経路N1Aにおいて第1充電抵抗体54と第1A抵抗体55Aとの間には、第1B経路N1Bを介して第2スイッチSWBのゲートが接続されている。第1B経路N1Bには、第1B抵抗体55Bが設けられている。なお、第1B端子T1Bは、第1,第2スイッチSWA,SWBのエミッタに接続されている。このため、第1B端子T1Bは、ゲートから電荷を放出させるための端子として機能していない。
The
駆動回路40は、第2A経路N2A及び第2B経路N2Bを備えている。第2A経路N2Aは、第2B端子T2Bと第3スイッチSWCのゲートとを接続している。第2A経路N2Aには、第2B端子T2B側から順に、第2放電抵抗体66と、第2A抵抗体65Aとが設けられている。第2A経路N2Aにおいて第2放電抵抗体66と第2A抵抗体65Aとの間には、第2B経路N2Bを介して第4スイッチSWDのゲートが接続されている。第2B経路N2Bには、第2B抵抗体65Bが設けられている。なお、第2A端子T2Aは開放されている。このため、第2A端子T2Aは、ゲートに電荷を供給するための端子として機能していない。
The
第2A経路N2Aにおいて第2B経路N2Bとの接続点と第2放電抵抗体66との間には、第3経路N3を介して、第1A経路N1Aにおいて第1B経路との接続点と第1充電抵抗体54との間が接続されている。
Between the connection point with the 2B path N2B in the 2A path N2A and the
図13に、第1駆動制御部57により実行される処理の手順を示す。この処理は、例えば所定の制御周期毎に繰り返し実行される。なお、図13において、先の図3に示した処理と同一の処理については、便宜上、同一の符号を付している。
FIG. 13 shows the procedure of processing executed by the first
ステップS10において肯定判定した場合には、ステップS11に進む。ステップS11の処理により、第1~第4スイッチSWA~SWDがオン状態に切り替えられる。一方、ステップS10において否定判定した場合には、ステップS13に進み、第1充電スイッチ51及び第1放電スイッチ52をオフ操作する。
When an affirmative determination is made in step S10, the process proceeds to step S11. By the processing of step S11, the first to fourth switches SWA to SWD are switched to the ON state. On the other hand, when a negative determination is made in step S10, the process proceeds to step S13, and the first charging switch 51 and the first discharging
第2駆動制御部67は、先の図9に示した処理と同じ処理を行う。図9のステップS24の処理により、第1~第4スイッチSWA~SWDがオフ状態に切り替えられる。
The second
以上説明した本実施形態によれば、第1~第4スイッチSWA~SWDのオン状態への切替タイミングのずれ及びオフ状態への切替タイミングのずれを抑制できる。これにより、第1~第4スイッチSWA~SWDのターンオン時及びターンオフ時に発生するスイッチング損失を低減することができる。 According to the present embodiment described above, it is possible to suppress the shift in the switching timing to the ON state of the first to fourth switches SWA to SWD and the shift in the switching timing to the OFF state. As a result, it is possible to reduce the switching loss that occurs when the first to fourth switches SWA to SWD are turned on and turned off.
また本実施形態によれば、第1~第4スイッチSWA~SWDをスイッチングする場合において、第1ドライブIC50の第1充電スイッチ51と第2ドライブIC60の第2放電スイッチ62とが交互にオン操作される。このため、第1ドライブIC50及び第2ドライブIC60それぞれの発熱量の偏りを低減でき、第1ドライブIC50及び第2ドライブIC60のいずれかの温度が過度に高くなることを抑制できる。
Further, according to this embodiment, when switching the first to fourth switches SWA to SWD, the first charging switch 51 of the
<第5実施形態の変形例>
第1充電スイッチ51のオン操作タイミングを基準として、第1スイッチSWAのオン状態への切替タイミングと第2スイッチSWBのオン状態への切替タイミングとを意図的にずらすこともできる。例えば、第1A抵抗体55Aの抵抗値と第1B抵抗体55Bの抵抗値とを相違させることにより、第1スイッチSWAのオン状態への切替タイミングと第2スイッチSWBのオン状態への切替タイミングとをずらすことができる。具体的には、第1A抵抗体55Aの抵抗値を第1B抵抗体55Bの抵抗値よりも大きくすることにより、第1スイッチSWAのオン状態への切替タイミングを第2スイッチSWBのオン状態への切替タイミングよりも遅らせることができる。第3,第4スイッチSWC,SWDについても同様に、例えば第2A抵抗体65Aの抵抗値と第2B抵抗体65Bの抵抗値とを相違させることにより、オン状態への切替タイミングをずらすことができる。
<Modified Example of Fifth Embodiment>
It is also possible to intentionally shift the switching timing of the first switch SWA to the ON state and the switching timing of the second switch SWB to the ON state based on the ON operation timing of the first charging switch 51 . For example, by making the resistance value of the
<第6実施形態>
以下、第6実施形態について、第1実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図14に示すように、第1,第2ドライブIC50,60のうち第1ドライブIC50のみにより、第1~第4スイッチSWA~SWDのスイッチング状態を切り替える。図14において、先の図2に示した構成と同一の構成又は対応する構成については、便宜上、同一の符号を付している。
<Sixth embodiment>
The sixth embodiment will be described below with reference to the drawings, focusing on differences from the first embodiment. In this embodiment, as shown in FIG. 14, only the
第2A経路L2Aには、第1C経路L1Cにおいて第1放電抵抗体56とよりも第1A経路L1A側が接続されている。なお、第2A端子T2Aは開放され、第2B端子T2Bは第3,第4スイッチSWC,SWDのエミッタに接続されている。このため、第2A端子T2Aは、ゲートに電荷を供給するための端子として機能しておらず、第2B端子T2Bは、ゲートから電荷を放出させるための端子として機能していない。
The second A path L2A is connected to the first A path L1A side of the
<その他の実施形態>
なお、上記各実施形態は、以下のように変更して実施してもよい。
<Other embodiments>
It should be noted that each of the above-described embodiments may be modified as follows.
・図2に示す構成において、第1ダイオード70及び第2ダイオード71のうち少なくとも一方を備えなくてもよい。また、図8に示す構成において、第1ダイオード72及び第2ダイオード73のうち少なくとも一方を備えなくてもよい。
- In the configuration shown in FIG. 2, at least one of the
・各駆動回路40に備えられるドライブICの数は、3つ以上であってもよい。
- The number of drive ICs provided in each
・インバータ20を構成するスイッチの並列接続数は、5つ以上であってもよい。
- The number of parallel connections of the switch which comprises the
・制御システムとしては、車両に搭載されるものに限らない。 - Control systems are not limited to those mounted on vehicles.
40…駆動回路、50…第1ドライブIC、60…第2ドライブIC、SWA~SWD…第1~第4スイッチ。 40... drive circuit, 50... first drive IC, 60... second drive IC, SWA to SWD... first to fourth switches.
Claims (7)
第1ドライブIC(50)及び第2ドライブIC(60)を備え、
前記第1ドライブICは、
第1A端子(T1A)及び第1B端子(T1B)と、
第1電源(53)と前記第1A端子とを接続する第1充電スイッチ(51)と、
前記各スイッチのうち一部のスイッチ(SWA,SWB)の低電位側端子と、前記第1B端子とを接続する第1放電スイッチ(52)と、
第1駆動制御部(57)と、
を有し、
前記第2ドライブICは、
第2A端子(T2A)及び第2B端子(T2B)と、
第2電源(63)と前記第2A端子とを接続する第2充電スイッチ(61)と、
前記各スイッチのうち前記一部のスイッチ以外のスイッチ(SWC,SWD)の低電位側端子と、前記第2B端子とを接続する第2放電スイッチ(62)と、
第2駆動制御部(67)と、
を有し、
前記第1A端子に、前記各スイッチ全てのゲートが電気的に接続され、
前記第1駆動制御部は、前記各スイッチに対する駆動信号がオフ指令からオン指令に切り替えられたと判定した場合、前記第1充電スイッチをオフ操作からオン操作に切り替えるスイッチの駆動回路。 In a switch drive circuit (40) for driving a plurality of switches (SWA to SWD) connected in parallel,
comprising a first drive IC (50 ) and a second drive IC ( 60),
The first drive IC
a first A terminal (T1A) and a first B terminal (T1B);
a first charging switch (51 ) connecting a first power source (53 ) and the first A terminal;
a first discharge switch (52) that connects the low potential side terminals of some of the switches (SWA, SWB) and the first B terminal ;
a first drive control unit ( 57) ;
has
The second drive IC
a second A terminal (T2A) and a second B terminal (T2B);
a second charging switch (61) connecting a second power source (63) and the second A terminal;
a second discharge switch (62) that connects the low potential side terminals of the switches (SWC, SWD) other than the part of the switches among the switches and the second B terminal;
a second drive control unit (67);
has
the gates of all the switches are electrically connected to the first A terminal ;
The first drive control unit switches the first charging switch from an off operation to an on operation when it is determined that the drive signal for each switch has been switched from an off command to an on command.
前記第1スイッチのゲートと前記第1A端子とを接続する第1A経路(M1A)と、
前記第2スイッチのゲートと前記第1B端子とを接続する第1B経路(M1B)と、
前記第1A経路と前記第1B経路とを接続する第1C経路(M1C)と、
前記第3スイッチのゲートと前記第2B端子とを接続する第2A経路(M2A)と、
前記第4スイッチのゲートと前記第2A経路とを接続する第2B経路(M2B)と、
前記第1A経路のうち前記第1C経路との接続点よりも前記第1A端子側に設けられ、アノードが前記第1A端子側を向き、カソードが前記第1スイッチのゲート側を向く第1ダイオード(72)と、
前記第1A経路のうち前記第1ダイオードよりも前記第1A端子側と、前記第2A経路のうち前記第2B経路との接続点よりも前記第2B端子側とを接続する第3経路(M3)と、
前記第3経路に設けられ、アノードが前記第1A経路側を向き、カソードが前記第2A経路側を向く第2ダイオード(73)と、
を備え、
前記第1駆動制御部による前記第1放電スイッチのオン操作への切り替えタイミングと、前記第2駆動制御部による前記第2放電スイッチのオン操作への切り替えタイミングとをずらすことにより、前記第1スイッチ及び前記第2スイッチをオフ状態に切り替えるタイミングと、前記第3スイッチ及び前記第4スイッチをオフ状態に切り替えるタイミングとをずらす請求項1に記載のスイッチの駆動回路。 the plurality of switches are a first switch (SWA), a second switch (SWB), a third switch (SWC) and a fourth switch (SWD);
a first A path (M1A) connecting the gate of the first switch and the first A terminal;
a first B path (M1B) connecting the gate of the second switch and the first B terminal;
a first C path (M1C) connecting the first A path and the first B path;
a second A path (M2A) connecting the gate of the third switch and the second B terminal;
a second B path (M2B) connecting the gate of the fourth switch and the second A path;
a first diode provided closer to the first A terminal than a connection point with the first C path in the first A path and having an anode facing the first A terminal and a cathode facing the gate of the first switch; (7 2) and
A third path (M3) connecting the first A terminal side of the first A path with the first diode and the second B terminal side of the second A path with the second B path. When,
a second diode (73) provided in the third path and having an anode facing the first A path and a cathode facing the second A path;
with
By shifting the timing of switching the first discharge switch to ON operation by the first drive control unit and the switching timing of the second discharge switch to ON operation by the second drive control unit , the first switch 2. The switch driving circuit according to claim 1 , wherein timing for switching said second switch to OFF state and timing for switching said third switch and said fourth switch to OFF state are shifted .
前記第1スイッチのゲートと前記第1A端子とを接続する第1A経路(M1A)と、a first A path (M1A) connecting the gate of the first switch and the first A terminal;
前記第2スイッチのゲートと前記第1B端子とを接続する第1B経路(M1B)と、a first B path (M1B) connecting the gate of the second switch and the first B terminal;
前記第1A経路と前記第1B経路とを接続する第1C経路(M1C)と、a first C path (M1C) connecting the first A path and the first B path;
前記第3スイッチのゲートと前記第2B端子とを接続する第2A経路(M2A)と、a second A path (M2A) connecting the gate of the third switch and the second B terminal;
前記第1A経路のうち前記第1C経路との接続点よりも前記第1A端子側に設けられ、アノードが前記第1A端子側を向き、カソードが前記第1スイッチのゲート側を向く第1ダイオード(72)と、A first diode (a) provided closer to the first A terminal than the connection point with the first C path in the first A path and having an anode facing the first A terminal and a cathode facing the gate of the first switch ( 72) and
前記第1A経路のうち前記第1ダイオードよりも前記第1A端子側と、前記第2A経路とを接続する第3経路(M3)と、a third path (M3) connecting the first A terminal side of the first A path with respect to the first diode and the second A path;
前記第3経路に設けられ、アノードが前記第1A経路側を向き、カソードが前記第2A経路側を向く第2ダイオード(73)と、a second diode (73) provided in the third path and having an anode facing the first A path and a cathode facing the second A path;
を備え、with
前記第1駆動制御部による前記第1放電スイッチのオン操作への切り替えタイミングと、前記第2駆動制御部による前記第2放電スイッチのオン操作への切り替えタイミングとをずらすことにより、前記第1スイッチ及び前記第2スイッチをオフ状態に切り替えるタイミングと、前記第3スイッチをオフ状態に切り替えるタイミングとをずらす請求項1に記載のスイッチの駆動回路。By shifting the timing of switching the first discharge switch to ON operation by the first drive control unit and the switching timing of the second discharge switch to ON operation by the second drive control unit, the first switch 2. The switch drive circuit according to claim 1, wherein the timing for switching the second switch to the OFF state and the timing for switching the third switch to the OFF state are shifted.
第1ドライブIC(50)及び第2ドライブIC(60)を備え、
前記第1ドライブICは、
第1A端子(T1A)及び第1B端子(T1B)と、
第1電源(53)と前記第1A端子とを接続する第1充電スイッチ(51)と、
前記各スイッチのうち一部のスイッチ(SWA,SWB)の低電位側端子と前記第1B端子とを接続する第1放電スイッチ(52)と、
第1駆動制御部(57)と、
を有し、
前記第2ドライブICは、
第2A端子(T2A)及び第2B端子(T2B)と、
第2電源(63)と前記第2A端子とを接続する第2充電スイッチ(61)と、
前記各スイッチのうち前記一部のスイッチ以外のスイッチ(SWC,SWD)の低電位側端子と、前記第2B端子とを接続する第2放電スイッチ(62)と、
第2駆動制御部(67)と、
を有し、
前記第1B端子に、前記各スイッチ全てのゲートが電気的に接続され、
前記第1駆動制御部は、前記各スイッチに対する駆動信号がオン指令からオフ指令に切り替えられたと判定した場合、前記第1放電スイッチをオフ操作からオン操作に切り替えて、かつ、前記第1充電スイッチをオン操作からオフ操作に切り替えるスイッチの駆動回路。 In a switch drive circuit (40) for driving a plurality of switches (SWA to SWD) connected in parallel,
comprising a first drive IC (50 ) and a second drive IC ( 60),
The first drive IC
a first A terminal (T1A) and a first B terminal (T1B);
a first charging switch (51 ) connecting a first power source (53 ) and the first A terminal;
a first discharge switch (52) connecting the low potential side terminals of some of the switches (SWA, SWB) and the first B terminal ;
a first drive control unit ( 57) ;
has
The second drive IC
a second A terminal (T2A) and a second B terminal (T2B);
a second charging switch (61) connecting a second power source (63) and the second A terminal;
a second discharge switch (62) that connects the low potential side terminals of the switches (SWC, SWD) other than the part of the switches among the switches and the second B terminal;
a second drive control unit (67);
has
the gates of all the switches are electrically connected to the first B terminal ;
When determining that the drive signal for each switch is switched from an ON command to an OFF command, the first drive control unit switches the first discharge switch from an OFF operation to an ON operation , and performs the first charging. A switch drive circuit that switches the switch from on to off .
前記第1スイッチのゲートと前記第1A端子とを接続する第1A経路(L1A)と、
前記第2スイッチのゲートと前記第1A経路とを接続する第1B経路(L1B)と、
前記第1A経路のうち前記第1B経路との接続点よりも前記第1A端子側と、前記第1B端子とを接続する第1C経路(L1C)と、
前記第3スイッチのゲートと前記第2A端子とを接続する第2A経路(L2A)と、
前記第4スイッチのゲートと前記第2A経路とを接続する第2B経路(L2B)と、
前記第2A経路のうち前記第2B経路との接続点よりも前記第2A端子側と、前記第1C経路とを接続する第3経路(L3)と、
前記第1C経路のうち前記第3経路との接続点よりも前記第1A経路側に設けられ、アノードが前記第1A経路側を向き、カソードが前記第1B端子側を向く第1ダイオード(70)と、
前記第3経路に設けられ、アノードが前記第2A経路側を向き、カソードが前記第1C経路側を向く第2ダイオード(71)と、
を備え、
前記第1駆動制御部による前記第1充電スイッチのオン操作への切り替えタイミングと、前記第2駆動制御部による前記第2充電スイッチのオン操作への切り替えタイミングとをずらすことにより、前記第1スイッチ及び前記第2スイッチをオン状態に切り替えるタイミングと、前記第3スイッチ及び前記第4スイッチをオン状態に切り替えるタイミングとをずらす請求項4に記載のスイッチの駆動回路。 the plurality of switches are a first switch (SWA), a second switch (SWB), a third switch (SWC) and a fourth switch (SWD);
a first A path (L1A) connecting the gate of the first switch and the first A terminal;
a first B path (L1B) connecting the gate of the second switch and the first A path;
a first C path (L1C) that connects the first A terminal side of the first A path with respect to a connection point with the first B path and the first B terminal;
a second A path (L2A) connecting the gate of the third switch and the second A terminal;
a second B path (L2B) connecting the gate of the fourth switch and the second A path;
a third route (L3) that connects the second A terminal side of the second A route from a connection point with the second B route to the first C route;
A first diode ( 70 ) and
a second diode (71) provided in the third path and having an anode facing the second A path and a cathode facing the first C path;
with
By shifting the switching timing of the first charging switch to ON operation by the first drive control unit and the switching timing of the second charging switch to ON operation by the second drive control unit , the first switch 5. The switch driving circuit according to claim 4 , wherein the timing of switching said second switch to ON state and the timing of switching said third switch and said fourth switch to ON state are shifted .
前記第1スイッチのゲートと前記第1A端子とを接続する第1A経路(L1A)と、a first A path (L1A) connecting the gate of the first switch and the first A terminal;
前記第2スイッチのゲートと前記第1A経路とを接続する第1B経路(L1B)と、a first B path (L1B) connecting the gate of the second switch and the first A path;
前記第1A経路のうち前記第1B経路との接続点よりも前記第1A端子側と、前記第1B端子とを接続する第1C経路(L1C)と、a first C path (L1C) that connects the first A terminal side of the first A path with respect to a connection point with the first B path and the first B terminal;
前記第3スイッチのゲートと前記第2A端子とを接続する第2A経路(L2A)と、a second A path (L2A) connecting the gate of the third switch and the second A terminal;
前記第2A経路と前記第1C経路とを接続する第3経路(L3)と、a third route (L3) connecting the second A route and the first C route;
前記第1C経路のうち前記第3経路との接続点よりも前記第1A経路側に設けられ、アノードが前記第1A経路側を向き、カソードが前記第1B端子側を向く第1ダイオード(70)と、A first diode (70) provided on the 1A path side of the 1C path with respect to a connection point with the 3rd path and having an anode facing the 1A path side and a cathode facing the 1B terminal side. When,
前記第3経路に設けられ、アノードが前記第2A経路側を向き、カソードが前記第1C経路側を向く第2ダイオード(71)と、a second diode (71) provided in the third path and having an anode facing the second A path and a cathode facing the first C path;
を備え、with
前記第1駆動制御部による前記第1充電スイッチのオン操作への切り替えタイミングと、前記第2駆動制御部による前記第2充電スイッチのオン操作への切り替えタイミングとをずらすことにより、前記第1スイッチ及び前記第2スイッチをオン状態に切り替えるタイミングと、前記第3スイッチをオン状態に切り替えるタイミングとをずらす請求項4に記載のスイッチの駆動回路。By shifting the switching timing of the first charging switch to ON operation by the first drive control unit and the switching timing of the second charging switch to ON operation by the second drive control unit, the first switch 5. The switch drive circuit according to claim 4, wherein the timing for switching the second switch to the ON state and the timing for switching the third switch to the ON state are shifted.
第1ドライブIC(50)及び第2ドライブIC(60)を備え、
前記第1ドライブICは、
第1A端子(T1A)及び第1B端子(T1B)と、
第1電源(53)と前記第1A端子とを接続する第1充電スイッチ(51)と、
前記各スイッチのうち一部のスイッチ(SWA,SWB)の低電位側端子と、前記第1B端子とを接続する第1放電スイッチ(52)と、
第1駆動制御部(57)と、
を有し、
前記第2ドライブICは、
第2A端子(T2A)及び第2B端子(T2B)と、
第2電源(63)と前記第2A端子とを接続する第2充電スイッチ(61)と、
前記各スイッチのうち前記一部のスイッチ以外のスイッチ(SWC,SWD)の低電位側端子と、前記第2B端子とを接続する第2放電スイッチ(62)と、
第2駆動制御部(67)と、
を有し、
前記第1A端子に、前記各スイッチ全てのゲートが電気的に接続され、
前記第2B端子に、前記各スイッチ全てのゲートが電気的に接続され、
前記第1駆動制御部は、前記各スイッチに対する駆動信号がオフ指令からオン指令に切り替えられたと判定した場合、前記第1充電スイッチをオフ操作からオン操作に切り替え、
前記第2駆動制御部は、前記各スイッチに対する前記駆動信号がオン指令からオフ指令に切り替えられたと判定した場合に前記第2放電スイッチをオフ操作からオン操作に切り替えるスイッチの駆動回路。 In a switch drive circuit (40) for driving a plurality of switches (SWA to SWD) connected in parallel,
comprising a first drive IC (50 ) and a second drive IC ( 60),
The first drive IC
a first A terminal (T1A) and a first B terminal (T1B);
a first charging switch (51 ) connecting a first power source (53 ) and the first A terminal;
a first discharge switch (52) that connects the low potential side terminals of some of the switches (SWA, SWB) and the first B terminal ;
a first drive control unit ( 57) ;
has
The second drive IC
a second A terminal (T2A) and a second B terminal (T2B);
a second charging switch (61) connecting a second power source (63) and the second A terminal;
a second discharge switch (62) that connects the low potential side terminals of the switches (SWC, SWD) other than the part of the switches among the switches and the second B terminal;
a second drive control unit (67);
has
the gates of all the switches are electrically connected to the first A terminal ;
the gates of all the switches are electrically connected to the second B terminal ;
The first drive control unit switches the first charging switch from an off operation to an on operation when determining that the drive signal for each switch has been switched from an off command to an on command,
The second drive control unit is a switch drive circuit that switches the second discharge switch from an off operation to an on operation when it is determined that the drive signal for each switch has been switched from an on command to an off command.
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