JP7176200B2 - switch drive circuit - Google Patents
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Description
本発明は、互いに並列接続された複数のスイッチを駆動するスイッチの駆動回路に関する。 The present invention relates to a switch drive circuit for driving a plurality of switches connected in parallel.
この種の駆動回路としては、特許文献１に記載されているように、互いに並列接続された２つのスイッチそれぞれに対応して個別に設けられたドライブＩＣを備えるものが知られている。 As a drive circuit of this type, as described in Japanese Patent Application Laid-Open No. 2002-200000, there is known one that includes drive ICs individually provided corresponding to two switches connected in parallel with each other.
並列接続された各スイッチのオン状態への切替タイミング及びオフ状態への切替タイミングのうち少なくとも一方のタイミングを同期させる場合、特許文献１に記載された駆動回路では、各スイッチの切替タイミングが大きくずれ得る。その結果、並列接続されたスイッチで発生するスイッチング損失が増加する懸念がある。 In the case of synchronizing at least one of the switching timing to the ON state and the switching timing to the OFF state of each switch connected in parallel, the switching timing of each switch greatly deviates in the drive circuit described in Patent Document 1. obtain. As a result, there is concern that switching losses occurring in parallel-connected switches may increase.
本発明は、スイッチング損失を低減できるスイッチの駆動回路を提供することを主たる目的とする。 SUMMARY OF THE INVENTION It is a primary object of the present invention to provide a switch driving circuit capable of reducing switching loss.
本発明は、互いに並列接続された複数のスイッチを駆動するスイッチの駆動回路において、前記スイッチのゲートに電荷を供給するための端子として機能し得る充電用端子、及び前記スイッチのゲートから電荷を放出させるための端子として機能し得る放電用端子を有する複数のドライブＩＣを備え、複数の前記ドライブＩＣのうちいずれか１つのドライブＩＣの前記充電用端子及び前記放電用端子の少なくとも一方に、複数の前記スイッチ全てのゲートが電気的に接続されている。 The present invention provides a switch drive circuit for driving a plurality of switches connected in parallel, wherein a charging terminal that can function as a terminal for supplying charges to the gates of the switches and discharges the charges from the gates of the switches. a plurality of drive ICs each having a discharge terminal capable of functioning as a terminal for charging, wherein at least one of the charge terminal and the discharge terminal of any one of the plurality of drive ICs is connected to a plurality of Gates of all the switches are electrically connected.
本発明では、複数のドライブＩＣのうちいずれか１つのドライブＩＣの充電用端子及び放電用端子の少なくとも一方に、互いに並列接続された各スイッチ全てのゲートが電気的に接続されている。共通のドライブＩＣの充電用端子に各スイッチ全てのゲートが電気的に接続されている場合、各スイッチのオン状態への切替タイミングのずれを抑制できる。一方、共通のドライブＩＣの放電用端子に各スイッチ全てのゲートが電気的に接続されている場合、各スイッチのオフ状態への切替タイミングのずれを抑制できる。これにより、互いに並列接続されたスイッチで発生するスイッチング損失を低減することができる。 In the present invention, the gates of all the switches connected in parallel are electrically connected to at least one of the charging terminal and the discharging terminal of any one of the plurality of drive ICs. When the gates of all the switches are electrically connected to the common charging terminal of the drive IC, it is possible to suppress the deviation of the switching timing of each switch to the ON state. On the other hand, when the gates of all the switches are electrically connected to the common discharge terminal of the drive IC, it is possible to suppress the deviation of the switching timing of each switch to the OFF state. This can reduce the switching loss that occurs in the switches connected in parallel with each other.
＜第１実施形態＞
以下、本発明に係る駆動回路を具体化した第１実施形態について、図面を参照しつつ説明する。
<First embodiment>
DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment embodying a drive circuit according to the present invention will be described below with reference to the drawings.
図１に示すように、制御システムは、回転電機１０と、インバータ２０と、直流電源としての蓄電池２１と、制御装置３０とを備えている。本実施形態において、制御システムは車両に搭載されている。回転電機１０は、星形結線された３相の巻線１１を備えている。回転電機１０のロータは、車両の駆動輪と動力伝達が可能なように接続されている。回転電機１０は、例えば同期機である。
As shown in FIG. 1 , the control system includes a rotating
回転電機１０は、インバータ２０を介して蓄電池２１に接続されている。蓄電池２１及びインバータ２０の間には、平滑コンデンサ２２が設けられている。インバータ２０は、Ｕ，Ｖ，Ｗ相それぞれについて、上，下アームスイッチの直列接続体を備えている。本実施形態では、上，下アームそれぞれが、第１，第２，第３，第４スイッチＳＷＡ，ＳＷＢ，ＳＷＣ，ＳＷＤの並列接続体で構成されている。第１，第２，第３，第４スイッチＳＷＡ，ＳＷＢ，ＳＷＣ，ＳＷＤには、第１，第２，第３，第４フリーホイールダイオードＤＡ，ＤＢ，ＤＣ，ＤＤが逆並列に接続されている。上アームにおいて、各スイッチＳＷＡ～ＳＷＤの高電位側端子には、平滑コンデンサ２２の第１端が接続され、下アームにおいて、各スイッチＳＷＡ～ＳＷＤの低電位側端子には、平滑コンデンサ２２の第２端が接続されている。上アームの各スイッチＳＷＡ～ＳＷＤの低電位側端子と下アームの各スイッチＳＷＡ～ＳＷＤの高電位側端子との接続点には、回転電機１０の巻線１１の第１端が接続されている。各相の巻線１１の第２端は、中性点で接続されている。本実施形態において、各スイッチＳＷＡ～ＳＷＤは、ＳｉデバイスのＩＧＢＴが用いられている。このため、各スイッチＳＷＡ～ＳＷＤの高電位側端子はコレクタであり、低電位側端子はエミッタである。
The rotating
制御装置３０は、回転電機１０の制御量をその指令値に制御すべく、インバータ２０を操作する。制御量は、例えばトルクである。制御装置３０は、デッドタイムを挟みつつインバータ２０の上，下アームのスイッチを交互にオン状態とすべく、上，下アームそれぞれに対応する駆動回路４０に対して駆動信号を出力する。駆動信号は、スイッチのオン状態への切り替えを指示するオン指令と、オフ状態への切り替えを指示するオフ指令とのいずれかをとる。
続いて、図２を用いて、駆動回路４０の構成について説明する。
Next, the configuration of the
駆動回路４０は、第１ドライブＩＣ５０及び第２ドライブＩＣ６０を備えている。第１～第４スイッチＳＷＡ～ＳＷＤのうち、第１，第２スイッチＳＷＡ，ＳＷＢが第１ドライブＩＣ５０の駆動対象として割り振られており、第３，第４スイッチＳＷＣ，ＳＷＤが第２ドライブＩＣ６０の駆動対象として割り振られている。本実施形態では、第１ドライブＩＣ５０が放電用ＩＣに相当する。
The
第１ドライブＩＣ５０は、第１充電スイッチ５１及び第１放電スイッチ５２を備えている。本実施形態において、第１充電スイッチ５１はＰチャネルＭＯＳＦＥＴであり、第１放電スイッチ５２はＮチャネルＭＯＳＦＥＴである。第１充電スイッチ５１のソースには、第１定電圧電源５３が接続され、第１充電スイッチ５１のドレインには、第１ドライブＩＣ５０の第１Ａ端子Ｔ１Ａが接続されている。第１Ａ端子Ｔ１Ａは、充電用端子に相当する。
The first drive IC 50 has a first charging switch 51 and a
駆動回路４０は、第１Ａ経路Ｌ１Ａ、第１Ｂ経路Ｌ１Ｂ及び第１Ｃ経路Ｌ１Ｃを備えている。第１Ａ経路Ｌ１Ａは、第１Ａ端子Ｔ１Ａと第１スイッチＳＷＡのゲートとを接続している。第１Ａ経路Ｌ１Ａには、第１Ａ端子Ｔ１Ａ側から順に、第１充電抵抗体５４と、第１Ａ抵抗体５５Ａとが設けられている。第１Ａ経路Ｌ１Ａにおいて第１充電抵抗体５４と第１Ａ抵抗体５５Ａとの間には、第１Ｂ経路Ｌ１Ｂを介して第２スイッチＳＷＢのゲートが接続されている。第１Ｂ経路Ｌ１Ｂには、第１Ｂ抵抗体５５Ｂが設けられている。本実施形態において、第１Ａ抵抗体５５Ａの抵抗値は、第１Ｂ抵抗体５５Ｂの抵抗値と同じ値に設定されている。
The
第１Ａ経路Ｌ１Ａにおいて第１Ｂ経路Ｌ１Ｂとの接続点と第１充電抵抗体５４との間には、第１Ｃ経路Ｌ１Ｃを介して第１ドライブＩＣ５０の第１Ｂ端子Ｔ１Ｂが接続されている。第１Ｂ端子Ｔ１Ｂは、放電用端子に相当する。第１Ｃ経路Ｌ１Ｃには、第１放電抵抗体５６が設けられている。第１Ｂ端子Ｔ１Ｂには、第１放電スイッチ５２のドレインが接続され、第１放電スイッチ５２のソースには、第１，第２スイッチＳＷＡ，ＳＷＢのエミッタが接続されている。
A first B terminal T1B of the
なお、第１Ａ端子Ｔ１Ａから第１Ａ経路Ｌ１Ａを介して第１スイッチＳＷＡのゲートに至るまでの電気経路が第１スイッチＳＷＡの充電経路に相当し、第１Ａ端子Ｔ１Ａから第１Ａ経路Ｌ１Ａ及び第１Ｂ経路Ｌ１Ｂを介して第２スイッチＳＷＢのゲートに至るまでの電気経路が第２スイッチＳＷＢの充電経路に相当する。第１スイッチＳＷＡのゲートから第１Ａ経路Ｌ１Ａ及び第１Ｃ経路Ｌ１Ｃを介して第１Ｂ端子Ｔ１Ｂに至るまでの電気経路が第１スイッチＳＷＡの放電経路に相当する。第２スイッチＳＷＢのゲートから第１Ｂ経路Ｌ１Ｂ、第１Ａ経路Ｌ１Ａ及び第１Ｃ経路Ｌ１Ｃを介して第１Ｂ端子Ｔ１Ｂに至るまでの電気経路が第２スイッチＳＷＢの放電経路に相当する。第１Ｃ経路Ｌ１Ｃにおいて第３経路Ｌ３との接続点よりも第１Ｂ端子Ｔ１Ｂ側は、第１，第２スイッチＳＷＡ，ＳＷＢに対応する共通の放電経路となる。 An electric path from the first A terminal T1A to the gate of the first switch SWA via the first A path L1A corresponds to the charging path of the first switch SWA, and the first A terminal T1A to the first A path L1A and the first B An electric path from the path L1B to the gate of the second switch SWB corresponds to the charging path of the second switch SWB. An electric path from the gate of the first switch SWA to the first B terminal T1B via the first A path L1A and the first C path L1C corresponds to the discharge path of the first switch SWA. An electric path from the gate of the second switch SWB to the first B terminal T1B via the first B path L1B, the first A path L1A and the first C path L1C corresponds to the discharge path of the second switch SWB. In the first C path L1C, the first B terminal T1B side of the connection point with the third path L3 becomes a common discharge path corresponding to the first and second switches SWA, SWB.
第２ドライブＩＣ６０は、第２充電スイッチ６１及び第２放電スイッチ６２を備えている。本実施形態において、第２充電スイッチ６１はＰチャネルＭＯＳＦＥＴであり、第２放電スイッチ６２はＮチャネルＭＯＳＦＥＴである。第２充電スイッチ６１のソースには、第２定電圧電源６３が接続され、第２充電スイッチ６１のドレインには、第２ドライブＩＣ６０の第２Ａ端子Ｔ２Ａが接続されている。第２Ａ端子Ｔ２Ａは、充電用端子に相当する。
The second drive IC 60 has a second charge switch 61 and a
駆動回路４０は、第２Ａ経路Ｌ２Ａ及び第２Ｂ経路Ｌ２Ｂを備えている。第２Ａ経路Ｌ２Ａは、第２Ａ端子Ｔ２Ａと第３スイッチＳＷＣのゲートとを接続している。第２Ａ経路Ｌ２Ａには、第２Ａ端子Ｔ２Ａ側から順に、第２充電抵抗体６４と、第２Ａ抵抗体６５Ａとが設けられている。第２Ａ経路Ｌ２Ａにおいて第２充電抵抗体６４と第２Ａ抵抗体６５Ａとの間には、第２Ｂ経路Ｌ２Ｂを介して第４スイッチＳＷＤのゲートが接続されている。第２Ｂ経路Ｌ２Ｂには、第２Ｂ抵抗体６５Ｂが設けられている。本実施形態において、第２Ａ抵抗体６５Ａの抵抗値は、第２Ｂ抵抗体６５Ｂの抵抗値と同じ値に設定されている。
The
第２ドライブＩＣ６０の第２Ｂ端子Ｔ２Ｂには、第２放電スイッチ６２のドレインが接続されている。第２Ｂ端子Ｔ２Ｂは、放電用端子に相当する。第２放電スイッチ６２のソースと第２Ｂ端子Ｔ２Ｂとには、第３，第４スイッチＳＷＣ，ＳＷＤのエミッタが接続されている。このため、本実施形態において、第２Ｂ端子Ｔ２Ｂは、ゲートから電荷を放出させるための端子として機能していない。
A drain of the
駆動回路４０は、第３経路Ｌ３、第１ダイオード７０及び第２ダイオード７１を備えている。第１ダイオード７０は、第１Ｃ経路において第１放電抵抗体５６よりも第１Ａ経路Ｌ１Ａ側に設けられている。第１ダイオード７０は、アノードが第１Ａ経路Ｌ１Ａ側を向き、カソードが第１放電抵抗体５６側を向いている。第３経路Ｌ３は、第２Ａ経路Ｌ２Ａにおいて第２Ｂ経路Ｌ２Ｂとの接続点と第２充電抵抗体６４との間と、第１Ｃ経路において第１放電抵抗体５６と第１ダイオード７０との間とを接続している。第２ダイオード７１は、第３経路Ｌ３に設けられている。第２ダイオード７１は、アノードが第２Ａ経路Ｌ２Ａ側を向き、カソードが第１Ｃ経路Ｌ１Ｃ側を向いている。
The
なお、第２Ａ端子Ｔ２Ａから第２Ａ経路Ｌ２Ａを介して第３スイッチＳＷＣのゲートに至るまでの電気経路が第３スイッチＳＷＣの充電経路に相当し、第２Ａ端子Ｔ２Ａから第２Ａ経路Ｌ２Ａ及び第２Ｂ経路Ｌ２Ｂを介して第４スイッチＳＷＤのゲートに至るまでの電気経路が第４スイッチＳＷＤの充電経路に相当する。第３スイッチＳＷＣのゲートから第２Ａ経路Ｌ２Ａ、第３経路Ｌ３及び第１Ｃ経路Ｌ１Ｃを介して第１Ｂ端子Ｔ１Ｂに至るまでの電気経路が第３スイッチＳＷＣの放電経路に相当する。第４スイッチＳＷＤのゲートから第２Ｂ経路Ｌ２Ｂ、第２Ａ経路Ｌ２Ａ、第３経路Ｌ３及び第１Ｃ経路Ｌ１Ｃを介して第１Ｂ端子Ｔ１Ｂに至るまでの電気経路が第４スイッチＳＷＤの放電経路に相当する。 The electrical path from the second A terminal T2A to the gate of the third switch SWC via the second A path L2A corresponds to the charging path of the third switch SWC, and the second A path L2A and the second B An electric path from the path L2B to the gate of the fourth switch SWD corresponds to the charging path of the fourth switch SWD. An electric path from the gate of the third switch SWC to the first B terminal T1B via the second A path L2A, the third path L3 and the first C path L1C corresponds to the discharge path of the third switch SWC. An electric path from the gate of the fourth switch SWD to the first B terminal T1B via the second B path L2B, the second A path L2A, the third path L3 and the first C path L1C corresponds to the discharge path of the fourth switch SWD. .
第１ドライブＩＣ５０は第１駆動制御部５７を備え、第２ドライブＩＣ６０は、第２駆動制御部６７を備えている。本実施形態では、第１～第４スイッチＳＷＡ～ＳＷＤのオン状態への切替タイミング及びオフ状態への切替タイミングを同期させるようにしている。このため、本実施形態では、第１駆動制御部５７及び第２駆動制御部６７には、制御装置３０により生成された共通の駆動信号が入力されることとする。なお、各駆動制御部５７，６７及び制御装置３０が提供する機能は、例えば、実体的なメモリ装置に記録されたソフトウェア及びそれを実行するコンピュータ、ハードウェア、又はそれらの組み合わせによって提供することができる。
The
図３に、第１駆動制御部５７により実行される処理の手順を示す。この処理は、例えば所定の制御周期毎に繰り返し実行される。
FIG. 3 shows the procedure of processing executed by the first
ステップＳ１０では、制御装置３０から出力された第１，第２スイッチＳＷＡ，ＳＷＢに対する駆動信号を取得する。そして、取得した駆動信号がオン指令であるか否かを判定する。
In step S10, drive signals for the first and second switches SWA and SWB output from the
ステップＳ１０においてオン指令であると判定した場合には、ステップＳ１１に進み、第１充電スイッチ５１をオン操作し、第１放電スイッチ５２をオフ操作する。これにより、第１，第２スイッチＳＷＡ，ＳＷＢのゲート電圧が閾値電圧Ｖｔｈ以上となる。その結果、第１，第２スイッチＳＷＡ，ＳＷＢがオフ状態からオン状態に切り替えられる。
If it is determined to be an ON command in step S10, the process proceeds to step S11, the first charging switch 51 is turned ON, and the first discharging
本実施形態では、第３経路Ｌ３に第２ダイオード７１が設けられている。このため、第１～第４スイッチＳＷＡ～ＳＷＤのオン状態への切替タイミングを同期させようとする場合において、第１定電圧電源５３から第３，第４スイッチＳＷＣ，ＳＷＤのゲートに充電電流が供給されることを防止でき、第１充電スイッチ５１に流れるドレイン電流を低減できる。その結果、第１充電スイッチ５１の信頼性の低下を抑制できる。
In this embodiment, a
一方、ステップＳ１０において否定判定した場合には、駆動信号がオフ指令であると判定し、ステップＳ１２に進む。ステップＳ１２では、第１放電スイッチ５２をオン操作し、第１充電スイッチ５１をオフ操作する。これにより、第１～第４スイッチＳＷＡ～ＳＷＤのゲート電圧が閾値電圧Ｖｔｈ未満となる。その結果、第１～第４スイッチＳＷＡ～ＳＷＤがオン状態からオフ状態に切り替えられる。
On the other hand, if a negative determination is made in step S10, it is determined that the drive signal is an OFF command, and the process proceeds to step S12. In step S12, the
図４に、第２駆動制御部６７により実行される処理の手順を示す。この処理は、例えば所定の制御周期毎に繰り返し実行される。
FIG. 4 shows the procedure of processing executed by the second
ステップＳ２０では、制御装置３０から出力された第３，第４スイッチＳＷＣ，ＳＷＤに対する駆動信号を取得する。そして、取得した駆動信号がオン指令であるか否かを判定する。
In step S20, drive signals for the third and fourth switches SWC and SWD output from the
ステップＳ２０においてオン指令であると判定した場合には、ステップＳ２１に進み、第２充電スイッチ６１をオン操作し、第２放電スイッチ６２をオフ操作する。これにより、第３，第４スイッチＳＷＣ，ＳＷＤのゲート電圧が閾値電圧Ｖｔｈ以上となり、第３，第４スイッチＳＷＣ，ＳＷＤがオフ状態からオン状態に切り替えられる。
If it is determined to be an ON command in step S20, the process proceeds to step S21, the second charging switch 61 is turned ON, and the second discharging
本実施形態では、第１Ｃ経路Ｌ１Ｃに第１ダイオード７０が設けられている。このため、第２定電圧電源６３から第１，第２スイッチＳＷＡ，ＳＷＢのゲートに充電電流が供給されることを防止でき、第２充電スイッチ６１に流れるドレイン電流を低減できる。その結果、第２充電スイッチ６１の信頼性の低下を抑制できる。
In this embodiment, a
一方、ステップＳ２０において否定判定した場合には、駆動信号がオフ指令であると判定し、ステップＳ２２に進む。ステップＳ２２では、第２放電スイッチ６２及び第２充電スイッチ６１をオフ操作する。
On the other hand, if a negative determination is made in step S20, it is determined that the drive signal is an OFF command, and the process proceeds to step S22. In step S22, the second discharging
続いて、本実施形態の効果を比較例と対比しつつ説明する。比較例とは、第１，第２スイッチＳＷＡ，ＳＷＢが第１ドライブＩＣ５０により駆動され、第３，第４スイッチＳＷＣ，ＳＷＤが第２ドライブＩＣ６０により駆動される構成である。
Next, the effects of this embodiment will be described in comparison with a comparative example. A comparative example is a configuration in which the first and second switches SWA and SWB are driven by the
図５を用いて、比較例について説明する。図５（ａ）は第１，第２スイッチＳＷＡ，ＳＷＢのゲート電圧の推移を示し、図５（ｂ）は第３，第４スイッチＳＷＣ，ＳＷＤのゲート電圧の推移を示す。図５（ｃ）は、第１，第２スイッチＳＷＡ，ＳＷＢに流れるコレクタ電流Ｉｃｅ１及び第３，第４スイッチＳＷＣ，ＳＷＤに流れるコレクタ電流Ｉｃｅ２の推移を示す。 A comparative example will be described with reference to FIG. FIG. 5(a) shows changes in the gate voltages of the first and second switches SWA and SWB, and FIG. 5(b) shows changes in the gate voltages of the third and fourth switches SWC and SWD. FIG. 5(c) shows changes in the collector current Ice1 flowing through the first and second switches SWA and SWB and the collector current Ice2 flowing through the third and fourth switches SWC and SWD.
比較例では、第１～第４スイッチＳＷＡ～ＳＷＤを同期させてオフさせようとしている。しかしながら、第１，第２スイッチＳＷＡ，ＳＷＢの組と第３，第４スイッチＳＷＣ，ＳＷＤの組とで別のドライブＩＣが用いられているため、第３，第４スイッチＳＷＣ，ＳＷＤがオフ状態に切り替えられる時刻ｔ１の後の時刻ｔ２において、第１，第２スイッチＳＷＡ，ＳＷＢがオフ状態に切り替えられる。その結果、第１，第２スイッチＳＷＡ，ＳＷＢに流れるコレクタ電流Ｉｃｅ１は、一時的に増加した後に減少し始める。これにより、第１，第２スイッチＳＷＡ，ＳＷＢに流れるコレクタ電流Ｉｃｅ１と第３，第４スイッチＳＷＣ，ＳＷＤに流れるコレクタ電流Ｉｃｅ２とが大きくずれる現象である電流アンバランスが発生し、スイッチング損失が増加してしまう。図５には、第１，第２スイッチＳＷＡ，ＳＷＢに流れるコレクタ電流Ｉｃｅ１と第３，第４スイッチＳＷＣ，ＳＷＤに流れるコレクタ電流Ｉｃｅ２とのずれ量をハッチングにて示した。 In the comparative example, the first to fourth switches SWA to SWD are synchronously turned off. However, since different drive ICs are used for the set of the first and second switches SWA and SWB and the set of the third and fourth switches SWC and SWD, the third and fourth switches SWC and SWD are turned off. The first and second switches SWA and SWB are switched to the off state at time t2 after time t1 when switching to . As a result, the collector current Ice1 flowing through the first and second switches SWA and SWB temporarily increases and then begins to decrease. As a result, a current imbalance occurs, which is a phenomenon in which the collector current Ice1 flowing through the first and second switches SWA and SWB and the collector current Ice2 flowing through the third and fourth switches SWC and SWD are greatly deviated, and the switching loss increases. Resulting in. In FIG. 5, hatching indicates the difference between the collector current Ice1 flowing through the first and second switches SWA and SWB and the collector current Ice2 flowing through the third and fourth switches SWC and SWD.
これに対し本実施形態では、第１～第４スイッチＳＷＡ～ＳＷＤを共通の第１ドライブＩＣ５０でオフ状態に切り替える。このため、第１～第４スイッチＳＷＡ～ＳＷＤのオフ状態への切替タイミングのずれを抑制でき、第１～第４スイッチＳＷＡ～ＳＷＤのターンオフ時に発生するスイッチング損失を低減することができる。
In contrast, in the present embodiment, the common
＜第２実施形態＞
以下、第２実施形態について、第１実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図６に示すように、第２ドライブＩＣ６０の駆動対象が第３スイッチＳＷＣのみとされている。第３スイッチＳＷＣは、ＳｉＣデバイスのＮチャネルＭＯＳＦＥＴである。図６において、先の図２に示した構成と同一の構成又は対応する構成については、便宜上、同一の符号を付している。
<Second embodiment>
The second embodiment will be described below with reference to the drawings, focusing on differences from the first embodiment. In this embodiment, as shown in FIG. 6, only the third switch SWC is driven by the
本実施形態において、第１，第２スイッチＳＷＡ，ＳＷＢに流通可能なコレクタ電流の定格値（定格電流）は、第３スイッチＳＷＣに流通可能なドレイン電流の定格値（定格電流）よりも大きい。また、第１，第２スイッチＳＷＡ，ＳＷＢの電流耐量は、第３スイッチＳＷＣの電流耐量よりも大きい。電流耐量とは、定格電流よりも大きい値であり、スイッチの故障を招くことなく一時的にスイッチに流せる電流の最大値のことである。 In this embodiment, the rated value (rated current) of the collector current that can flow through the first and second switches SWA and SWB is greater than the rated value (rated current) of the drain current that can flow through the third switch SWC. Also, the current tolerance of the first and second switches SWA, SWB is greater than the current tolerance of the third switch SWC. The current withstand capacity is a value larger than the rated current, and is the maximum value of current that can temporarily flow through the switch without causing failure of the switch.
第１駆動制御部５７及び第２駆動制御部６７は、図７に示すように、第１～第４スイッチＳＷＡ～ＳＷＤのオフ状態への切替タイミング（ｔ３）を同期させる。また、第２駆動制御部６７は、第３スイッチＳＷＣのオン状態への切替タイミング（ｔ２）を、第１，第２スイッチＳＷＡ，ＳＷＢのオン状態への切替タイミング（ｔ１）よりも遅らせる。ここで、第３スイッチＳＷＣのオン状態への切替タイミングと、第１，第２スイッチＳＷＡ，ＳＷＢのオン状態への切替タイミングとを個別に設定できるのは、第１ダイオード７０及び第２ダイオード７１が設けられているためである。つまり、第１，第２スイッチＳＷＡ，ＳＷＢをオン状態に切り替えるために第１充電スイッチ５１をオン操作したとしても、第２ダイオード７１により、第１定電圧電源５３から第３スイッチＳＷＣのゲートに充電電流は供給されない。また、第３スイッチＳＷＣをオン状態に切り替えるために第２充電スイッチ６１をオン操作したとしても、第１ダイオード７０により、第２定電圧電源６３から第１，第２スイッチＳＷＡ，ＳＷＢのゲートに充電電流は供給されない。
As shown in FIG. 7, the first
ここで、第１，第２スイッチＳＷＡ，ＳＷＢを最初にオン状態に切り替えた後に第３スイッチＳＷＣをオン状態に切り替えるのは、スイッチの信頼性の低下を抑制しつつ、インバータ２０の上下アーム短絡の発生を検知するためである。つまり、第１，第２スイッチＳＷＡ，ＳＷＢがオン状態に切り替えてから第３スイッチＳＷＣがオン状態に切り替えられるまでの期間に上下アーム短絡の発生を検知できるとする。この場合、第１，第２スイッチＳＷＡ，ＳＷＢに一時的に大きな電流が流れるものの、第１，第２スイッチＳＷＡ，ＳＷＢの電流耐量は、第３スイッチＳＷＣの電流耐量よりも大きい。このため、第１，第２スイッチＳＷＡ，ＳＷＢの信頼性の低下を抑制しつつ、上下アーム短絡の発生を検知できる。
Here, switching the third switch SWC to the ON state after first switching the first and second switches SWA and SWB to the ON state is to prevent the upper and lower arms of the
＜第２実施形態の変形例＞
第３スイッチＳＷＣをオン状態に切り替えた後に第１，第２スイッチＳＷＡ，ＳＷＢをオン状態に切り替えてもよい。第３スイッチＳＷＣのスイッチング速度が、第１，第２スイッチＳＷＡ，ＳＷＢのスイッチング速度よりも高くされている場合、第１～第３スイッチＳＷＡ～ＳＷＣのターンオン時に発生するスイッチング損失を低減することができる。なお、スイッチング速度とは、例えば、ターンオン時を例に説明すると、スイッチのゲート電圧が０から上昇し始めてから、ゲート電圧が閾値電圧Ｖｔｈに到達するまでに要する時間のことである。
<Modification of Second Embodiment>
The first and second switches SWA and SWB may be turned on after the third switch SWC is turned on. If the switching speed of the third switch SWC is set higher than the switching speed of the first and second switches SWA and SWB, it is possible to reduce the switching loss that occurs when the first to third switches SWA to SWC are turned on. can. The switching speed is the time required for the gate voltage of the switch to reach the threshold voltage Vth after the gate voltage of the switch starts rising from 0, for example, when the switch is turned on.
＜第３実施形態＞
以下、第３実施形態について、第１実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図８に示すように、充電用ＩＣとしての第１ドライブＩＣ５０により、第１～第４スイッチＳＷＡ～ＳＷＤをオン状態に切り替える。図８において、先の図２に示した構成と同一の構成又は対応する構成については、便宜上、同一の符号を付している。
<Third Embodiment>
The third embodiment will be described below with reference to the drawings, focusing on differences from the first embodiment. In this embodiment, as shown in FIG. 8, the first to fourth switches SWA to SWD are turned on by a
駆動回路４０は、第１Ａ経路Ｍ１Ａ、第１Ｂ経路Ｍ１Ｂ、第１Ｃ経路Ｍ１Ｃ及び第１ダイオード７２を備えている。第１Ａ経路Ｍ１Ａは、第１Ａ端子Ｔ１Ａと第１スイッチＳＷＡのゲートとを接続している。第１Ａ経路Ｌ１Ａには、第１Ａ端子Ｔ１Ａ側から順に、第１充電抵抗体５４と、第１ダイオード７２と、第１Ａ抵抗体５５Ａとが設けられている。第１ダイオード７２は、アノードが第１充電抵抗体５４側を向き、カソードが第１Ａ抵抗体５５Ａ側を向いている。
The
第１Ｂ経路Ｍ１Ｂは、第１Ｂ端子Ｔ１Ｂと第２スイッチＳＷＢのゲートとを接続している。第１Ｂ経路Ｍ１Ｂには、第１Ｂ端子Ｔ１Ｂ側から順に、第１放電抵抗体５６と、第１Ｂ抵抗体５５Ｂとが設けられている。第１Ｃ経路Ｍ１Ｃは、第１Ａ経路Ｍ１Ａにおいて第１ダイオード７２と第１Ａ抵抗体５５Ａとの間と、第１Ｂ経路Ｍ１Ｂにおいて第１放電抵抗体５６と第１Ｂ抵抗体５５Ｂとの間とを接続している。
The first B path M1B connects the first B terminal T1B and the gate of the second switch SWB. A
駆動回路４０は、第２Ａ経路Ｍ２Ａ、第２Ｂ経路Ｍ２Ｂ、第３経路Ｍ３及び第２ダイオード７３を備えている。第２Ａ経路Ｍ２Ａは、第２Ｂ端子Ｔ２Ｂと第３スイッチＳＷＣのゲートとを接続している。第２Ａ経路Ｍ２Ａには、第２Ａ抵抗体６５Ａが設けられている。第２Ａ経路Ｍ２Ａにおいて第２Ａ抵抗体６５Ａと第２放電抵抗体６６との間には、第２Ｂ経路Ｍ２Ｂを介して第４スイッチＳＷＤのゲートが接続されている。第２Ｂ経路Ｍ２Ｂには、第２Ｂ抵抗体６５Ｂが設けられている。
The
第１Ａ経路Ｍ１Ａにおいて第１充電抵抗体５４と第１ダイオード７２との間と、第２Ａ経路Ｍ２Ａにおいて第２Ｂ経路Ｍ２Ｂとの接続点と第２放電抵抗体６６との間とは、第３経路Ｍ３によって接続されている。第３経路Ｍ３には、第２ダイオード７３が設けられている。第２ダイオード７３は、アノードが第１Ａ経路Ｍ１Ａ側を向き、カソードが第２Ａ経路Ｍ２Ａ側を向いている。なお、第２Ａ端子Ｔ２Ａは開放されている。このため、第２Ａ端子Ｔ２Ａは、ゲートに電荷を供給するための端子として機能していない。
Between the
第１駆動制御部５７は、先の図３に示した処理と同じ処理を行う。図３のステップＳ１１の処理により、第１～第４スイッチＳＷＡ～ＳＷＤがオフ状態からオン状態に切り替えられる。また、ステップＳ１２の処理により、第１，第２スイッチＳＷＡ，ＳＷＢがオン状態からオフ状態に切り替えられる。
The first
図９に、第２駆動制御部６７により実行される処理の手順を示す。この処理は、例えば所定の制御周期毎に繰り返し実行される。なお、図９において、先の図４に示した処理と同一の処理については、便宜上、同一の符号を付している。
FIG. 9 shows the procedure of processing executed by the second
ステップＳ２０においてオン指令であると判定した場合には、ステップＳ２３に進み、第２放電スイッチ６２及び第２充電スイッチ６１をオフ操作する。
If it is determined in step S20 that it is an ON command, the process proceeds to step S23, and the second discharging
一方、ステップＳ２０において否定判定した場合には、駆動信号がオフ指令であると判定し、ステップＳ２４に進む。ステップＳ２４では、第２放電スイッチ６２をオン操作し、第２充電スイッチ６１をオフ操作する。これにより、第３，第４スイッチＳＷＣ，ＳＷＤがオン状態からオフ状態に切り替えられる。
On the other hand, if a negative determination is made in step S20, it is determined that the drive signal is an OFF command, and the process proceeds to step S24. In step S24, the
以上説明した本実施形態では、第１～第４スイッチＳＷＡ～ＳＷＤを共通の第１ドライブＩＣ５０でオン状態に切り替える。このため、第１～第４スイッチＳＷＡ～ＳＷＤのオン状態への切替タイミングのずれを抑制でき、第１～第４スイッチＳＷＡ～ＳＷＤのターンオン時に発生するスイッチング損失を低減することができる。
In the embodiment described above, the first to fourth switches SWA to SWD are switched to the ON state by the common
＜第３実施形態の変形例＞
図１０に示すように、時刻ｔ１において第１～第４スイッチＳＷＡ～ＳＷＤを同期させてオン状態に切り替える。その後、時刻ｔ２において第１，第２スイッチＳＷＡ，ＳＷＢをオフ状態に切り替えた後、時刻ｔ３において第３，第４スイッチＳＷＣ，ＳＷＤをオフ状態に切り替えてもよい。これにより、最初にオフ状態に切り替えられる第１，第２スイッチＳＷＡ，ＳＷＢに流れるテール電流を低減することができ、ターンオフ時に発生するスイッチング損失を低減することができる。
<Modified example of the third embodiment>
As shown in FIG. 10, at time t1, the first to fourth switches SWA to SWD are synchronously switched to the ON state. After that, after the first and second switches SWA and SWB are turned off at time t2, the third and fourth switches SWC and SWD may be turned off at time t3. As a result, it is possible to reduce the tail current flowing through the first and second switches SWA, SWB that are first switched to the OFF state, and to reduce the switching loss that occurs during turn-off.
ここで、第１，第２スイッチＳＷＡ，ＳＷＢのオフ状態への切替タイミングと、第３，第４スイッチＳＷＣ，ＳＷＤのオフ状態への切替タイミングとを個別に設定できるのは、第１ダイオード７２及び第２ダイオード７３が設けられているためである。
Here, the switching timing of the first and second switches SWA and SWB to the OFF state and the switching timing of the third and fourth switches SWC and SWD to the OFF state can be set individually because the
＜第４実施形態＞
以下、第４実施形態について、第２，第３実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図１１に示すように、第２ドライブＩＣ６０の駆動対象が、第２実施形態と同様に第３スイッチＳＷＣのみとされている。第３スイッチＳＷＣは、ＳｉＣデバイスのＮチャネルＭＯＳＦＥＴである。図１１において、先の図８に示した構成と同一の構成又は対応する構成については、便宜上、同一の符号を付している。
<Fourth Embodiment>
The fourth embodiment will be described below with reference to the drawings, focusing on differences from the second and third embodiments. In the present embodiment, as shown in FIG. 11, the object to be driven by the
本実施形態において、第１，第２スイッチＳＷＡ，ＳＷＢのコレクタ及びエミッタ間電圧の許容上限値は、第３スイッチＳＷＣのドレイン及びソース間電圧の許容上限値よりも大きい。この構成を前提として、第３スイッチＳＷＣを最初にオフ状態に切り替えた後、第１，第２スイッチＳＷＡ，ＳＷＢをオフ状態に切り替える。第１～第３スイッチＳＷＡ～ＳＷＣのうちいずれかのスイッチが最初にオフ状態に切り替えられる場合には、サージ電圧は発生しない。このため、本実施形態によれば、第３スイッチＳＷＣをサージ電圧から保護することができる。 In this embodiment, the allowable upper limit value of the collector-to-emitter voltage of the first and second switches SWA, SWB is greater than the allowable upper limit value of the drain-to-source voltage of the third switch SWC. Assuming this configuration, the third switch SWC is first turned off, and then the first and second switches SWA and SWB are turned off. If any one of the first to third switches SWA to SWC is turned off first, no surge voltage is generated. Therefore, according to the present embodiment, the third switch SWC can be protected from surge voltage.
＜第５実施形態＞
以下、第５実施形態について、第１実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図１２に示すように、充電用ＩＣとしての第１ドライブＩＣ５０により、第１～第４スイッチＳＷＡ～ＳＷＤをオン状態に切り替え、放電用ＩＣとしての第２ドライブＩＣ６０により、第１～第４スイッチＳＷＡ～ＳＷＤをオフ状態に切り替える。図１２において、先の図２に示した構成と同一の構成又は対応する構成については、便宜上、同一の符号を付している。
<Fifth Embodiment>
The fifth embodiment will be described below with reference to the drawings, focusing on differences from the first embodiment. In this embodiment, as shown in FIG. 12, a
駆動回路４０は、第１Ａ経路Ｎ１Ａ及び第１Ｂ経路Ｎ１Ｂを備えている。第１Ａ経路Ｎ１Ａは、第１Ａ端子Ｔ１Ａと第１スイッチＳＷＡのゲートとを接続している。第１Ａ経路Ｎ１Ａには、第１Ａ端子Ｔ１Ａ側から順に、第１充電抵抗体５４と、第１Ａ抵抗体５５Ａとが設けられている。第１Ａ経路Ｎ１Ａにおいて第１充電抵抗体５４と第１Ａ抵抗体５５Ａとの間には、第１Ｂ経路Ｎ１Ｂを介して第２スイッチＳＷＢのゲートが接続されている。第１Ｂ経路Ｎ１Ｂには、第１Ｂ抵抗体５５Ｂが設けられている。なお、第１Ｂ端子Ｔ１Ｂは、第１，第２スイッチＳＷＡ，ＳＷＢのエミッタに接続されている。このため、第１Ｂ端子Ｔ１Ｂは、ゲートから電荷を放出させるための端子として機能していない。
The
駆動回路４０は、第２Ａ経路Ｎ２Ａ及び第２Ｂ経路Ｎ２Ｂを備えている。第２Ａ経路Ｎ２Ａは、第２Ｂ端子Ｔ２Ｂと第３スイッチＳＷＣのゲートとを接続している。第２Ａ経路Ｎ２Ａには、第２Ｂ端子Ｔ２Ｂ側から順に、第２放電抵抗体６６と、第２Ａ抵抗体６５Ａとが設けられている。第２Ａ経路Ｎ２Ａにおいて第２放電抵抗体６６と第２Ａ抵抗体６５Ａとの間には、第２Ｂ経路Ｎ２Ｂを介して第４スイッチＳＷＤのゲートが接続されている。第２Ｂ経路Ｎ２Ｂには、第２Ｂ抵抗体６５Ｂが設けられている。なお、第２Ａ端子Ｔ２Ａは開放されている。このため、第２Ａ端子Ｔ２Ａは、ゲートに電荷を供給するための端子として機能していない。
The
第２Ａ経路Ｎ２Ａにおいて第２Ｂ経路Ｎ２Ｂとの接続点と第２放電抵抗体６６との間には、第３経路Ｎ３を介して、第１Ａ経路Ｎ１Ａにおいて第１Ｂ経路との接続点と第１充電抵抗体５４との間が接続されている。
Between the connection point with the 2B path N2B in the 2A path N2A and the
図１３に、第１駆動制御部５７により実行される処理の手順を示す。この処理は、例えば所定の制御周期毎に繰り返し実行される。なお、図１３において、先の図３に示した処理と同一の処理については、便宜上、同一の符号を付している。
FIG. 13 shows the procedure of processing executed by the first
ステップＳ１０において肯定判定した場合には、ステップＳ１１に進む。ステップＳ１１の処理により、第１～第４スイッチＳＷＡ～ＳＷＤがオン状態に切り替えられる。一方、ステップＳ１０において否定判定した場合には、ステップＳ１３に進み、第１充電スイッチ５１及び第１放電スイッチ５２をオフ操作する。
When an affirmative determination is made in step S10, the process proceeds to step S11. By the processing of step S11, the first to fourth switches SWA to SWD are switched to the ON state. On the other hand, when a negative determination is made in step S10, the process proceeds to step S13, and the first charging switch 51 and the first discharging
第２駆動制御部６７は、先の図９に示した処理と同じ処理を行う。図９のステップＳ２４の処理により、第１～第４スイッチＳＷＡ～ＳＷＤがオフ状態に切り替えられる。
The second
以上説明した本実施形態によれば、第１～第４スイッチＳＷＡ～ＳＷＤのオン状態への切替タイミングのずれ及びオフ状態への切替タイミングのずれを抑制できる。これにより、第１～第４スイッチＳＷＡ～ＳＷＤのターンオン時及びターンオフ時に発生するスイッチング損失を低減することができる。 According to the present embodiment described above, it is possible to suppress the shift in the switching timing to the ON state of the first to fourth switches SWA to SWD and the shift in the switching timing to the OFF state. As a result, it is possible to reduce the switching loss that occurs when the first to fourth switches SWA to SWD are turned on and turned off.
また本実施形態によれば、第１～第４スイッチＳＷＡ～ＳＷＤをスイッチングする場合において、第１ドライブＩＣ５０の第１充電スイッチ５１と第２ドライブＩＣ６０の第２放電スイッチ６２とが交互にオン操作される。このため、第１ドライブＩＣ５０及び第２ドライブＩＣ６０それぞれの発熱量の偏りを低減でき、第１ドライブＩＣ５０及び第２ドライブＩＣ６０のいずれかの温度が過度に高くなることを抑制できる。
Further, according to this embodiment, when switching the first to fourth switches SWA to SWD, the first charging switch 51 of the
＜第５実施形態の変形例＞
第１充電スイッチ５１のオン操作タイミングを基準として、第１スイッチＳＷＡのオン状態への切替タイミングと第２スイッチＳＷＢのオン状態への切替タイミングとを意図的にずらすこともできる。例えば、第１Ａ抵抗体５５Ａの抵抗値と第１Ｂ抵抗体５５Ｂの抵抗値とを相違させることにより、第１スイッチＳＷＡのオン状態への切替タイミングと第２スイッチＳＷＢのオン状態への切替タイミングとをずらすことができる。具体的には、第１Ａ抵抗体５５Ａの抵抗値を第１Ｂ抵抗体５５Ｂの抵抗値よりも大きくすることにより、第１スイッチＳＷＡのオン状態への切替タイミングを第２スイッチＳＷＢのオン状態への切替タイミングよりも遅らせることができる。第３，第４スイッチＳＷＣ，ＳＷＤについても同様に、例えば第２Ａ抵抗体６５Ａの抵抗値と第２Ｂ抵抗体６５Ｂの抵抗値とを相違させることにより、オン状態への切替タイミングをずらすことができる。
<Modified Example of Fifth Embodiment>
It is also possible to intentionally shift the switching timing of the first switch SWA to the ON state and the switching timing of the second switch SWB to the ON state based on the ON operation timing of the first charging switch 51 . For example, by making the resistance value of the
＜第６実施形態＞
以下、第６実施形態について、第１実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、図１４に示すように、第１，第２ドライブＩＣ５０，６０のうち第１ドライブＩＣ５０のみにより、第１～第４スイッチＳＷＡ～ＳＷＤのスイッチング状態を切り替える。図１４において、先の図２に示した構成と同一の構成又は対応する構成については、便宜上、同一の符号を付している。
<Sixth embodiment>
The sixth embodiment will be described below with reference to the drawings, focusing on differences from the first embodiment. In this embodiment, as shown in FIG. 14, only the
第２Ａ経路Ｌ２Ａには、第１Ｃ経路Ｌ１Ｃにおいて第１放電抵抗体５６とよりも第１Ａ経路Ｌ１Ａ側が接続されている。なお、第２Ａ端子Ｔ２Ａは開放され、第２Ｂ端子Ｔ２Ｂは第３，第４スイッチＳＷＣ，ＳＷＤのエミッタに接続されている。このため、第２Ａ端子Ｔ２Ａは、ゲートに電荷を供給するための端子として機能しておらず、第２Ｂ端子Ｔ２Ｂは、ゲートから電荷を放出させるための端子として機能していない。
The second A path L2A is connected to the first A path L1A side of the
＜その他の実施形態＞
なお、上記各実施形態は、以下のように変更して実施してもよい。
<Other embodiments>
It should be noted that each of the above-described embodiments may be modified as follows.
・図２に示す構成において、第１ダイオード７０及び第２ダイオード７１のうち少なくとも一方を備えなくてもよい。また、図８に示す構成において、第１ダイオード７２及び第２ダイオード７３のうち少なくとも一方を備えなくてもよい。
- In the configuration shown in FIG. 2, at least one of the
・各駆動回路４０に備えられるドライブＩＣの数は、３つ以上であってもよい。
- The number of drive ICs provided in each
・インバータ２０を構成するスイッチの並列接続数は、５つ以上であってもよい。
- The number of parallel connections of the switch which comprises the
・制御システムとしては、車両に搭載されるものに限らない。 - Control systems are not limited to those mounted on vehicles.
４０…駆動回路、５０…第１ドライブＩＣ、６０…第２ドライブＩＣ、ＳＷＡ～ＳＷＤ…第１～第４スイッチ。 40... drive circuit, 50... first drive IC, 60... second drive IC, SWA to SWD... first to fourth switches.
Claims (7)
第１ドライブＩＣ（５０）及び第２ドライブＩＣ（６０）を備え、
前記第１ドライブＩＣは、
第１Ａ端子（Ｔ１Ａ）及び第１Ｂ端子（Ｔ１Ｂ）と、
第１電源（５３）と前記第１Ａ端子とを接続する第１充電スイッチ（５１）と、
前記各スイッチのうち一部のスイッチ（ＳＷＡ，ＳＷＢ）の低電位側端子と、前記第１Ｂ端子とを接続する第１放電スイッチ（５２）と、
第１駆動制御部（５７）と、
を有し、
前記第２ドライブＩＣは、
第２Ａ端子（Ｔ２Ａ）及び第２Ｂ端子（Ｔ２Ｂ）と、
第２電源（６３）と前記第２Ａ端子とを接続する第２充電スイッチ（６１）と、
前記各スイッチのうち前記一部のスイッチ以外のスイッチ（ＳＷＣ，ＳＷＤ）の低電位側端子と、前記第２Ｂ端子とを接続する第２放電スイッチ（６２）と、
第２駆動制御部（６７）と、
を有し、
前記第１Ａ端子に、前記各スイッチ全てのゲートが電気的に接続され、
前記第１駆動制御部は、前記各スイッチに対する駆動信号がオフ指令からオン指令に切り替えられたと判定した場合、前記第１充電スイッチをオフ操作からオン操作に切り替えるスイッチの駆動回路。 In a switch drive circuit (40) for driving a plurality of switches (SWA to SWD) connected in parallel,
comprising a first drive IC (50 ) and a second drive IC ( 60),
The first drive IC
a first A terminal (T1A) and a first B terminal (T1B);
a first charging switch (51 ) connecting a first power source (53 ) and the first A terminal;
a first discharge switch (52) that connects the low potential side terminals of some of the switches (SWA, SWB) and the first B terminal ;
a first drive control unit ( 57) ;
has
The second drive IC
a second A terminal (T2A) and a second B terminal (T2B);
a second charging switch (61) connecting a second power source (63) and the second A terminal;
a second discharge switch (62) that connects the low potential side terminals of the switches (SWC, SWD) other than the part of the switches among the switches and the second B terminal;
a second drive control unit (67);
has
the gates of all the switches are electrically connected to the first A terminal ;
The first drive control unit switches the first charging switch from an off operation to an on operation when it is determined that the drive signal for each switch has been switched from an off command to an on command.
前記第１スイッチのゲートと前記第１Ａ端子とを接続する第１Ａ経路（Ｍ１Ａ）と、
前記第２スイッチのゲートと前記第１Ｂ端子とを接続する第１Ｂ経路（Ｍ１Ｂ）と、
前記第１Ａ経路と前記第１Ｂ経路とを接続する第１Ｃ経路（Ｍ１Ｃ）と、
前記第３スイッチのゲートと前記第２Ｂ端子とを接続する第２Ａ経路（Ｍ２Ａ）と、
前記第４スイッチのゲートと前記第２Ａ経路とを接続する第２Ｂ経路（Ｍ２Ｂ）と、
前記第１Ａ経路のうち前記第１Ｃ経路との接続点よりも前記第１Ａ端子側に設けられ、アノードが前記第１Ａ端子側を向き、カソードが前記第１スイッチのゲート側を向く第１ダイオード（７２）と、
前記第１Ａ経路のうち前記第１ダイオードよりも前記第１Ａ端子側と、前記第２Ａ経路のうち前記第２Ｂ経路との接続点よりも前記第２Ｂ端子側とを接続する第３経路（Ｍ３）と、
前記第３経路に設けられ、アノードが前記第１Ａ経路側を向き、カソードが前記第２Ａ経路側を向く第２ダイオード（７３）と、
を備え、
前記第１駆動制御部による前記第１放電スイッチのオン操作への切り替えタイミングと、前記第２駆動制御部による前記第２放電スイッチのオン操作への切り替えタイミングとをずらすことにより、前記第１スイッチ及び前記第２スイッチをオフ状態に切り替えるタイミングと、前記第３スイッチ及び前記第４スイッチをオフ状態に切り替えるタイミングとをずらす請求項１に記載のスイッチの駆動回路。 the plurality of switches are a first switch (SWA), a second switch (SWB), a third switch (SWC) and a fourth switch (SWD);
a first A path (M1A) connecting the gate of the first switch and the first A terminal;
a first B path (M1B) connecting the gate of the second switch and the first B terminal;
a first C path (M1C) connecting the first A path and the first B path;
a second A path (M2A) connecting the gate of the third switch and the second B terminal;
a second B path (M2B) connecting the gate of the fourth switch and the second A path;
a first diode provided closer to the first A terminal than a connection point with the first C path in the first A path and having an anode facing the first A terminal and a cathode facing the gate of the first switch; (7 2) and
A third path (M3) connecting the first A terminal side of the first A path with the first diode and the second B terminal side of the second A path with the second B path. When,
a second diode (73) provided in the third path and having an anode facing the first A path and a cathode facing the second A path;
with
By shifting the timing of switching the first discharge switch to ON operation by the first drive control unit and the switching timing of the second discharge switch to ON operation by the second drive control unit , the first switch 2. The switch driving circuit according to claim 1 , wherein timing for switching said second switch to OFF state and timing for switching said third switch and said fourth switch to OFF state are shifted .
前記第１スイッチのゲートと前記第１Ａ端子とを接続する第１Ａ経路（Ｍ１Ａ）と、a first A path (M1A) connecting the gate of the first switch and the first A terminal;
前記第２スイッチのゲートと前記第１Ｂ端子とを接続する第１Ｂ経路（Ｍ１Ｂ）と、a first B path (M1B) connecting the gate of the second switch and the first B terminal;
前記第１Ａ経路と前記第１Ｂ経路とを接続する第１Ｃ経路（Ｍ１Ｃ）と、a first C path (M1C) connecting the first A path and the first B path;
前記第３スイッチのゲートと前記第２Ｂ端子とを接続する第２Ａ経路（Ｍ２Ａ）と、a second A path (M2A) connecting the gate of the third switch and the second B terminal;
前記第１Ａ経路のうち前記第１Ｃ経路との接続点よりも前記第１Ａ端子側に設けられ、アノードが前記第１Ａ端子側を向き、カソードが前記第１スイッチのゲート側を向く第１ダイオード（７２）と、A first diode (a) provided closer to the first A terminal than the connection point with the first C path in the first A path and having an anode facing the first A terminal and a cathode facing the gate of the first switch ( 72) and
前記第１Ａ経路のうち前記第１ダイオードよりも前記第１Ａ端子側と、前記第２Ａ経路とを接続する第３経路（Ｍ３）と、a third path (M3) connecting the first A terminal side of the first A path with respect to the first diode and the second A path;
前記第３経路に設けられ、アノードが前記第１Ａ経路側を向き、カソードが前記第２Ａ経路側を向く第２ダイオード（７３）と、a second diode (73) provided in the third path and having an anode facing the first A path and a cathode facing the second A path;
を備え、with
前記第１駆動制御部による前記第１放電スイッチのオン操作への切り替えタイミングと、前記第２駆動制御部による前記第２放電スイッチのオン操作への切り替えタイミングとをずらすことにより、前記第１スイッチ及び前記第２スイッチをオフ状態に切り替えるタイミングと、前記第３スイッチをオフ状態に切り替えるタイミングとをずらす請求項１に記載のスイッチの駆動回路。By shifting the timing of switching the first discharge switch to ON operation by the first drive control unit and the switching timing of the second discharge switch to ON operation by the second drive control unit, the first switch 2. The switch drive circuit according to claim 1, wherein the timing for switching the second switch to the OFF state and the timing for switching the third switch to the OFF state are shifted.
第１ドライブＩＣ（５０）及び第２ドライブＩＣ（６０）を備え、
前記第１ドライブＩＣは、
第１Ａ端子（Ｔ１Ａ）及び第１Ｂ端子（Ｔ１Ｂ）と、
第１電源（５３）と前記第１Ａ端子とを接続する第１充電スイッチ（５１）と、
前記各スイッチのうち一部のスイッチ（ＳＷＡ，ＳＷＢ）の低電位側端子と前記第１Ｂ端子とを接続する第１放電スイッチ（５２）と、
第１駆動制御部（５７）と、
を有し、
前記第２ドライブＩＣは、
第２Ａ端子（Ｔ２Ａ）及び第２Ｂ端子（Ｔ２Ｂ）と、
第２電源（６３）と前記第２Ａ端子とを接続する第２充電スイッチ（６１）と、
前記各スイッチのうち前記一部のスイッチ以外のスイッチ（ＳＷＣ，ＳＷＤ）の低電位側端子と、前記第２Ｂ端子とを接続する第２放電スイッチ（６２）と、
第２駆動制御部（６７）と、
を有し、
前記第１Ｂ端子に、前記各スイッチ全てのゲートが電気的に接続され、
前記第１駆動制御部は、前記各スイッチに対する駆動信号がオン指令からオフ指令に切り替えられたと判定した場合、前記第１放電スイッチをオフ操作からオン操作に切り替えて、かつ、前記第１充電スイッチをオン操作からオフ操作に切り替えるスイッチの駆動回路。 In a switch drive circuit (40) for driving a plurality of switches (SWA to SWD) connected in parallel,
comprising a first drive IC (50 ) and a second drive IC ( 60),
The first drive IC
a first A terminal (T1A) and a first B terminal (T1B);
a first charging switch (51 ) connecting a first power source (53 ) and the first A terminal;
a first discharge switch (52) connecting the low potential side terminals of some of the switches (SWA, SWB) and the first B terminal ;
a first drive control unit ( 57) ;
has
The second drive IC
a second A terminal (T2A) and a second B terminal (T2B);
a second charging switch (61) connecting a second power source (63) and the second A terminal;
a second discharge switch (62) that connects the low potential side terminals of the switches (SWC, SWD) other than the part of the switches among the switches and the second B terminal;
a second drive control unit (67);
has
the gates of all the switches are electrically connected to the first B terminal ;
When determining that the drive signal for each switch is switched from an ON command to an OFF command, the first drive control unit switches the first discharge switch from an OFF operation to an ON operation , and performs the first charging. A switch drive circuit that switches the switch from on to off .
前記第１スイッチのゲートと前記第１Ａ端子とを接続する第１Ａ経路（Ｌ１Ａ）と、
前記第２スイッチのゲートと前記第１Ａ経路とを接続する第１Ｂ経路（Ｌ１Ｂ）と、
前記第１Ａ経路のうち前記第１Ｂ経路との接続点よりも前記第１Ａ端子側と、前記第１Ｂ端子とを接続する第１Ｃ経路（Ｌ１Ｃ）と、
前記第３スイッチのゲートと前記第２Ａ端子とを接続する第２Ａ経路（Ｌ２Ａ）と、
前記第４スイッチのゲートと前記第２Ａ経路とを接続する第２Ｂ経路（Ｌ２Ｂ）と、
前記第２Ａ経路のうち前記第２Ｂ経路との接続点よりも前記第２Ａ端子側と、前記第１Ｃ経路とを接続する第３経路（Ｌ３）と、
前記第１Ｃ経路のうち前記第３経路との接続点よりも前記第１Ａ経路側に設けられ、アノードが前記第１Ａ経路側を向き、カソードが前記第１Ｂ端子側を向く第１ダイオード（７０）と、
前記第３経路に設けられ、アノードが前記第２Ａ経路側を向き、カソードが前記第１Ｃ経路側を向く第２ダイオード（７１）と、
を備え、
前記第１駆動制御部による前記第１充電スイッチのオン操作への切り替えタイミングと、前記第２駆動制御部による前記第２充電スイッチのオン操作への切り替えタイミングとをずらすことにより、前記第１スイッチ及び前記第２スイッチをオン状態に切り替えるタイミングと、前記第３スイッチ及び前記第４スイッチをオン状態に切り替えるタイミングとをずらす請求項４に記載のスイッチの駆動回路。 the plurality of switches are a first switch (SWA), a second switch (SWB), a third switch (SWC) and a fourth switch (SWD);
a first A path (L1A) connecting the gate of the first switch and the first A terminal;
a first B path (L1B) connecting the gate of the second switch and the first A path;
a first C path (L1C) that connects the first A terminal side of the first A path with respect to a connection point with the first B path and the first B terminal;
a second A path (L2A) connecting the gate of the third switch and the second A terminal;
a second B path (L2B) connecting the gate of the fourth switch and the second A path;
a third route (L3) that connects the second A terminal side of the second A route from a connection point with the second B route to the first C route;
A first diode ( 70 ) and
a second diode (71) provided in the third path and having an anode facing the second A path and a cathode facing the first C path;
with
By shifting the switching timing of the first charging switch to ON operation by the first drive control unit and the switching timing of the second charging switch to ON operation by the second drive control unit , the first switch 5. The switch driving circuit according to claim 4 , wherein the timing of switching said second switch to ON state and the timing of switching said third switch and said fourth switch to ON state are shifted .
前記第１スイッチのゲートと前記第１Ａ端子とを接続する第１Ａ経路（Ｌ１Ａ）と、a first A path (L1A) connecting the gate of the first switch and the first A terminal;
前記第２スイッチのゲートと前記第１Ａ経路とを接続する第１Ｂ経路（Ｌ１Ｂ）と、a first B path (L1B) connecting the gate of the second switch and the first A path;
前記第１Ａ経路のうち前記第１Ｂ経路との接続点よりも前記第１Ａ端子側と、前記第１Ｂ端子とを接続する第１Ｃ経路（Ｌ１Ｃ）と、a first C path (L1C) that connects the first A terminal side of the first A path with respect to a connection point with the first B path and the first B terminal;
前記第３スイッチのゲートと前記第２Ａ端子とを接続する第２Ａ経路（Ｌ２Ａ）と、a second A path (L2A) connecting the gate of the third switch and the second A terminal;
前記第２Ａ経路と前記第１Ｃ経路とを接続する第３経路（Ｌ３）と、a third route (L3) connecting the second A route and the first C route;
前記第１Ｃ経路のうち前記第３経路との接続点よりも前記第１Ａ経路側に設けられ、アノードが前記第１Ａ経路側を向き、カソードが前記第１Ｂ端子側を向く第１ダイオード（７０）と、A first diode (70) provided on the 1A path side of the 1C path with respect to a connection point with the 3rd path and having an anode facing the 1A path side and a cathode facing the 1B terminal side. When,
前記第３経路に設けられ、アノードが前記第２Ａ経路側を向き、カソードが前記第１Ｃ経路側を向く第２ダイオード（７１）と、a second diode (71) provided in the third path and having an anode facing the second A path and a cathode facing the first C path;
を備え、with
前記第１駆動制御部による前記第１充電スイッチのオン操作への切り替えタイミングと、前記第２駆動制御部による前記第２充電スイッチのオン操作への切り替えタイミングとをずらすことにより、前記第１スイッチ及び前記第２スイッチをオン状態に切り替えるタイミングと、前記第３スイッチをオン状態に切り替えるタイミングとをずらす請求項４に記載のスイッチの駆動回路。By shifting the switching timing of the first charging switch to ON operation by the first drive control unit and the switching timing of the second charging switch to ON operation by the second drive control unit, the first switch 5. The switch drive circuit according to claim 4, wherein the timing for switching the second switch to the ON state and the timing for switching the third switch to the ON state are shifted.
第１ドライブＩＣ（５０）及び第２ドライブＩＣ（６０）を備え、
前記第１ドライブＩＣは、
第１Ａ端子（Ｔ１Ａ）及び第１Ｂ端子（Ｔ１Ｂ）と、
第１電源（５３）と前記第１Ａ端子とを接続する第１充電スイッチ（５１）と、
前記各スイッチのうち一部のスイッチ（ＳＷＡ，ＳＷＢ）の低電位側端子と、前記第１Ｂ端子とを接続する第１放電スイッチ（５２）と、
第１駆動制御部（５７）と、
を有し、
前記第２ドライブＩＣは、
第２Ａ端子（Ｔ２Ａ）及び第２Ｂ端子（Ｔ２Ｂ）と、
第２電源（６３）と前記第２Ａ端子とを接続する第２充電スイッチ（６１）と、
前記各スイッチのうち前記一部のスイッチ以外のスイッチ（ＳＷＣ，ＳＷＤ）の低電位側端子と、前記第２Ｂ端子とを接続する第２放電スイッチ（６２）と、
第２駆動制御部（６７）と、
を有し、
前記第１Ａ端子に、前記各スイッチ全てのゲートが電気的に接続され、
前記第２Ｂ端子に、前記各スイッチ全てのゲートが電気的に接続され、
前記第１駆動制御部は、前記各スイッチに対する駆動信号がオフ指令からオン指令に切り替えられたと判定した場合、前記第１充電スイッチをオフ操作からオン操作に切り替え、
前記第２駆動制御部は、前記各スイッチに対する前記駆動信号がオン指令からオフ指令に切り替えられたと判定した場合に前記第２放電スイッチをオフ操作からオン操作に切り替えるスイッチの駆動回路。 In a switch drive circuit (40) for driving a plurality of switches (SWA to SWD) connected in parallel,
comprising a first drive IC (50 ) and a second drive IC ( 60),
The first drive IC
a first A terminal (T1A) and a first B terminal (T1B);
a first charging switch (51 ) connecting a first power source (53 ) and the first A terminal;
a first discharge switch (52) that connects the low potential side terminals of some of the switches (SWA, SWB) and the first B terminal ;
a first drive control unit ( 57) ;
has
The second drive IC
a second A terminal (T2A) and a second B terminal (T2B);
a second charging switch (61) connecting a second power source (63) and the second A terminal;
a second discharge switch (62) that connects the low potential side terminals of the switches (SWC, SWD) other than the part of the switches among the switches and the second B terminal;
a second drive control unit (67);
has
the gates of all the switches are electrically connected to the first A terminal ;
the gates of all the switches are electrically connected to the second B terminal ;
The first drive control unit switches the first charging switch from an off operation to an on operation when determining that the drive signal for each switch has been switched from an off command to an on command,
The second drive control unit is a switch drive circuit that switches the second discharge switch from an off operation to an on operation when it is determined that the drive signal for each switch has been switched from an on command to an off command.
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Patent Citations (2)
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|---|---|---|---|---|
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| JP5543688B2 (en) | 2004-08-30 | 2014-07-09 | ヒルズ・ペット・ニュートリシャン・インコーポレーテッド | Genome-based diet design |
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