JP7144492B2 - 可変インピーダンス切り替え制御 - Google Patents

Description

本文書は、概して、切り替え制御に関するが、それに限定するものではなく、特に電圧グリッチングを低減する可変インピーダンス切り替え制御に関するが、それに限定するものではない。

自動試験装置（ＡＴＥ）システムは、例えば、被試験デバイス（ＤＵＴ）にいくつかの異なる電流値を提供するように構成され得る。電流の様々な値に対応する１つの方法は、電流検知抵抗器および関連するスイッチのアレイを介することである。電流検知アレイの分岐の間で切り替えを行うとき、メークビフォアブレークアプローチが採用され得る。スイッチを閉じるかまたはスイッチを開いて電流検知アレイの分岐の間で遷移させるとき、ＤＵＴへの出力において電圧グリッチが発生する可能性がある。

自動試験装置（ＡＴＥ）または他のシステムの検知アレイの分岐の間で切り替えを行うとき、電圧グリッチングの大きさを制限することが望ましい。従来のＡＴＥシステムでは、例えば、ＡＴＥシステムは、１００μＡ範囲および１ｍＡ範囲を含み得る。１００μＡの範囲を閉じ、１ｍＡの範囲を開く場合、このシステムは、１００μＡのフルスケールＤＵＴ電流と、検知アレイにわたる２００ｍＶの降下と、を含み得る。例えば、１ｍＡの電流範囲のインピーダンス（スイッチプラス検知抵抗器）は、１００μＡの電流範囲のインピーダンスの約１／１０になる可能性があるので、１ｍＡスイッチを閉じることで（メークビフォアブレーク切り替え）、検知アレイにわたる電圧降下を２００ｍＶから約２０ｍＶに低減してもよい。したがって、ＡＴＥループが応答し、元の出力電圧値に落ち着くことが可能になる前に、１８０ｍＶのグリッチがＤＵＴにおいて現れる可能性がある。このグリッチの大きさを低減することが望ましい。

本発明者らは、とりわけ、可変インピーダンス制御回路を使用して、分岐回路のトランジスタのゲート電圧をオンまたはオフに制御して、制御信号に基づいて検知アレイのインピーダンスを線形的に制御することで、ＤＵＴへの出力において生成されるグリッチの大きさを制限可能であることを認識した。一例では、電流範囲切り替えを制御して異なる電流範囲の間で切り替えを行うときにグリッチングを制限する方法は、検知アレイの第１の分岐回路の少なくとも１つの第１のトランジスタを制御して、第１の分岐回路を介して検知アレイの入力を負荷に接続することと、制御信号を変化させて、検知アレイの第２の分岐回路の少なくとも１つの第２のトランジスタのゲート電圧を生成し、入力と負荷との間で制御信号に比例する検知アレイのインピーダンスを確立することであって、第２の分岐回路を介して入力に負荷を接続するときに、検知アレイのインピーダンスが第１の値から第２の値に減少するように、少なくとも１つの第２のトランジスタのゲート電圧を制御することを含み、第２の分岐回路は第１の分岐回路と並列に接続される、確立することと、検知アレイの第１の分岐回路の少なくとも１つの第１のトランジスタを制御して、検知アレイのインピーダンスが第２の値に到達した後に、第１の分岐回路を介して負荷から入力を切断することと、を含む。

別の例では、電流範囲切り替えを制御して異なる電流範囲の間で切り替えを行うときにグリッチングを制限する方法は、検知アレイの第１の分岐回路の少なくとも１つの第１のトランジスタを制御して、第１の分岐回路を介して検知アレイの入力を負荷に接続することと、検知アレイの第２の分岐回路の少なくとも１つの第２のトランジスタを制御して、第２の分岐回路を介して入力を負荷に接続することと、制御信号を変化させて、第１の分岐回路の少なくとも１つの第１のトランジスタのゲート電圧を生成し、入力と負荷との間で制御信号に比例する検知アレイのインピーダンスを確立することであって、第１の分岐回路を介して負荷から入力を切断するときに、検知アレイのインピーダンスが第１の値から第２の値に増大するように、少なくとも１つの第１のトランジスタのゲート電圧を制御することを含む、確立することと、を含む。

別の例では、電流範囲切り替えを制御してグリッチングを制限するシステムは、入力と負荷との間に接続された検知アレイを含む。検知アレイは、入力と負荷との間に接続された第１の分岐回路と、入力と負荷との間で第１の分岐回路と並列に接続された第２の分岐回路と、を含む。第１の分岐回路は、少なくとも１つの第１のトランジスタと、第１の検知抵抗器と、可変インピーダンス制御回路と、を含む。可変インピーダンス制御回路は、制御信号を受け取り、少なくとも１つの第１のトランジスタのゲート電圧を生成し、入力と負荷との間で制御信号に比例する検知アレイのインピーダンスを確立するように構成され、入力が第２の分岐回路を介して負荷に接続されている間に、入力と負荷との間で第１の分岐回路を接続または切断しているときに、検知アレイのインピーダンスが第１の値から第２の値に遷移するように、少なくとも１つの第１のトランジスタのゲート電圧を制御することを含む。

これらの非限定的な例または態様の各々は、それ自体で成り立ち得るか、または１つ以上の他の例もしくは態様と様々な順番もしくは組み合わせで組み合わせることもできる。この概要は、本特許出願の主題の概要を提供することを意図している。それは、本発明の排他的または包括的な説明を提供することを意図するものではない。本特許出願についてさらなる情報を提供するために、詳細な説明が含められる。

図面では、必ずしも縮尺通りに描かれていないが、同様の数字は、異なる図面において同様の構成要素を記述する場合がある。異なる文字の添字を有する同様の数字は、同様の構成要素の異なる例を表すことがある。図面は、本文書で議論される様々な実施形態を一般に、例として示しており、限定するものではない。

自動試験装置（ＡＴＥ）の一例の制御ループを示す回路図である。 ＡＴＥ回路の検知アレイの一例の分岐回路を示す回路図である。 ＡＴＥ回路の検知アレイの一例の分岐回路を示す回路図である。 ＡＴＥ回路の検知アレイの分岐回路において使用する一例の可変インピーダンス制御回路を示す回路図である。 検知アレイの分岐回路の間で切り替えを行って電圧グリッチングを最小化する方法を示すフローチャートである。 検知アレイの分岐回路の間で切り替えを行って電圧グリッチングを最小化する方法を示すフローチャートである。 ＡＴＥ回路の検知アレイの分岐回路の制御および出力信号を示すチャートである。 ＡＴＥ回路の検知アレイの分岐回路の制御および出力信号を示すチャートである。 ＡＴＥ回路の検知アレイの分岐回路の制御および出力信号を示すチャートである。 ＡＴＥ回路の検知アレイの分岐回路の制御および出力信号を示すチャートである。

本明細書では、可変インピーダンス制御回路を利用して、検知アレイ分岐回路のオンおよび／またはオフ中に１つ以上のトランジスタのゲート電圧を制御して、分岐回路の間で切り替えを行うときに検知アレイのインピーダンスを制御する切り替え回路を開示する。自動試験装置（ＡＴＥ）システムなどのシステムは、いくつかの分岐回路を含む検知アレイを含んでもよい。各分岐回路は、例えば、検知抵抗器および関連するスイッチを含んでもよい。ＡＴＥシステムは被試験デバイス（ＤＵＴ）に提供される電圧および電流を制御する自動制御ループを含んでもよく、検知アレイはＤＵＴの所望の電流範囲に対応するように制御できる。従来のシステムでは、分岐回路を切り替えるとき、スイッチの閉鎖および／または開放が制御ループよりもはるかに速いために、ＤＵＴに提供される出力上に比較的大きな電圧のグリッチが見られる場合がある。

ＤＵＴへの出力における電圧グリッチングを制限するために、それぞれの分岐回路のスイッチを制御して、検知アレイのインピーダンスを徐々に増加または減少させてもよい。これを達成するために、可変インピーダンス制御回路を使用して、スイッチのゲート電圧を制御して、検知アレイのインピーダンスが制御ループの速度により密接に一致する速度で変化するように、切り替えられている分岐回路のインピーダンスを制御することができる。このように、ＤＵＴへの出力における電圧の変化は自動制御ループには速すぎず、ＤＵＴへの出力上に見られる電圧グリッチを大幅に低減する。

図１は、ＡＴＥシステムの一例の制御ループ１００を示す。制御ループ１００は、デジタルフィルタ１０２、デジタル－アナログ変換部（ＤＡＣ）１０４、増幅部１０６、検知アレイ１０８、増幅部１１０、およびアナログ－デジタル変換部１１２を含む。制御ループは、デジタルフィルタ１０２への入力１１４を受け取り、被試験デバイス（ＤＵＴ）１１８に出力１１６を提供する。検知アレイ１０８は、分岐回路１２０ａ～１２０ｎを含む。各分岐回路１２０ａ～１２０ｎは、検知抵抗器を含み、ＤＵＴ１０８に所望の電流範囲を提供するように構成される。検知アレイ１０８は、例えば、７つの分岐回路など、任意の数の分岐回路１２０ａ～１２０ｎを含むことができる。制御部１２２を使用して、分岐回路１２０ａ～１２０ｎの各々のそれぞれのスイッチを制御して、ＤＵＴ１１８に提供される電流範囲を制御してもよい。制御部１２２は、検知アレイ１０８の制御を提供することができる任意のアナログ回路、デジタル回路、またはそれらの組み合わせを含んでもよい。

制御ループ１００は、ＦＯＲＣＥ経路およびＭＥＡＳＵＲＥ経路を含んでもよい。ＦＯＲＣＥ経路は、ＤＡＣ１０４、増幅部１０６、および検知アレイ１０８を含む。ＭＥＡＳＵＲＥ経路は、例えば、測定電圧計装増幅部として実装してもよい増幅部１１０と、ＡＤＣ１１２と、を含む。デジタルフィルタ１０２は、入力１１４を介してデジタル入力を受け取る。デジタルフィルタ１０２は、入力１１４からのデジタル入力値をＡＤＣ１１２の出力と比較するように構成してもよい。デジタルフィルタ１０２の出力は、誤差値（出力１１６上の出力電圧と所望の出力電圧との差）であってもよいが、それはＤＡＣ１０４に提供され、それによって制御ループ１００を閉じて出力１１６上の出力電圧を補正する。

ＡＴＥ測定システムなどの制御ループ１００を採用するいくつかのシステムでは、電流検知アレイ１０８内の切り替えは、出力１１６に小さな電圧グリッチのみが現れるように処理することが非常に望ましい場合がある。一例では、制御ループ１００は、最大１００μＡの電流範囲を提供する分岐回路１２０ａ～１２０ｎから開始することができる。この範囲の場合、１００μＡのフルスケール電流をＤＵＴ１１８に提供するとき、検知アレイ１０８にわたって２００ｍＶ降下する可能性がある。次いで、制御部１２２は、最大１ｍＡ（１００μＡの範囲から１ステップ上であってもよい）を可能にする電流検知範囲に切り替えを行う処理を開始してもよい。この例では、１ｍＡの電流範囲のインピーダンス（スイッチプラス検知抵抗器）は１００μＡの電流範囲のインピーダンスの約１／１０となる可能性があるので、１ｍＡ範囲の分岐回路のスイッチを閉じると、検知アレイにわたる電圧降下を２００ｍＶから約２０ｍＶに減少させる可能性がある。したがって、制御ループ１００が応答し、元の値に落ち着く前ことが可能になる前に、１８０ｍＶのグリッチが出力１１６において現れる可能性がある。別の例では、１ｍＡの範囲から１００μＡの範囲に切り替えを行うとき、例えば、１ｍＡの範囲が最初に導通する。次いで、１ｍＡの範囲がまだ導通している間に、１００μＡの範囲を閉じてもよい。１００μＡ範囲の閉鎖に続いて、１ｍＡの範囲が開かれ、これは、検知アレイ１０８にわたる電圧降下の急激な増加を引き起こし、出力１１６において望ましくない電圧グリッチを発生させる可能性がある。それぞれの分岐回路１２０ａ～１２０ｎの間で切り替えを行うとき、これらのグリッチを制限することが望ましい。

図２は、最低の電流範囲を提供するように構成されている検知アレイ１０８の分岐回路１２０ａ～１２０ｎに使用可能な従来の分岐回路２００を示す回路図である。従来の分岐回路２００は、ｐ型の金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）２０２、ｎ型のＭＯＳＦＥＴ２０４、および検知抵抗器２０６を含んでもよい。分岐回路２００は、ＤＵＴ１１８に対して最低の電流範囲を提供する分岐回路１２０ａ～１２０ｎの検知アレイ１０８によって利用されてもよい。最低の電流範囲を提供する分岐回路１２０ａ～１２０ｎは最大のインピーダンスを有するので、それぞれの分岐回路１２０ａ～１２０ｎを接続または切断することは、検知アレイ１０８にわたる電圧降下に大きな変化を発生させないため、それぞれの分岐回路１２０ａ～１２０ｎの内外への切り替えは、大きな電圧グリッチを生成しないであろう。したがって、分岐回路２００に示すように直接制御された従来のスイッチを使用してもよい。分岐回路２００のスイッチを制御するために、ｎ型のＭＯＳＦＥＴ２０２およびｐ型のＭＯＳＦＥＴ２０４のゲートをいずれかの供給レールに接続できる。他の例では、最低の大きさの電流を提供するように構成されているそれぞれの分岐回路１２０ａ～１２０ｎに対して、任意の他の形態のスイッチを実装してもよい。

図３は、検知アレイ１０８の分岐回路１２０ａ～１２０ｎのいずれかに利用可能な一例の分岐回路３００を示す回路図である。各スイッチは、２つのｎ型のＭＯＳＦＥＴ（ＮＭＯＳデバイス）３０２ａおよび３０２ｂと、２つのｐ型のＭＯＳＦＥＴ（ＰＭＯＳデバイス）３０４ａおよび３０４ｂと、を含む。一例では、分岐回路１２０ａ～１２０ｎが１ステップ下で既に導通している場合（例えば、１００μＡ範囲の分岐回路）、入力ノード３０６と出力ノード３０８と（検知アレイ１０８全体の入出力ノードである）の間の総インピーダンスが線形制御変数に応じて実質的に線形的に変化するように、分岐回路３００（例えば、１ｍＡ範囲の分岐回路）のスイッチを閉じなければならない。これを達成するために、ＮＭＯＳデバイス３０２ａおよび３０２ｂ、ならびにＰＭＯＳデバイス３０４ａおよび３０４ｂのゲートにそれぞれ提供されるライン３１０ａおよび３１０ｂ上の制御電圧は、直接駆動されるのではなく、可変インピーダンス制御回路３１２ａおよび３１２ｂによって補正電圧に自動制御される。分岐回路３００はまた、それぞれの検知抵抗器３１４を含む。

ライン３１０ａ上の電圧は、制御信号に基づいて可変インピーダンス制御回路３１２ａによって生成される。制御信号は線形的に変化させて、入力３０６と出力３０８との間のインピーダンス（検知アレイ１０８にわたるインピーダンス）を線形的に制御することができる。制御信号は線形的に変化させるが、ライン３１０ａ上の電圧は線形的に変化するのではなく、むしろ検知アレイ１０８にわたるインピーダンスを実質的に線形的に変化させるように変化する。ライン３１０ａ上のゲート電圧は、制御信号を使用して可変インピーダンス制御回路３１２ａによって自動的に生成され、分岐回路３００を含む検知アレイにわたるインピーダンスにおける実質的に線形的な変化を達成する。同じ動作は、ＰＭＯＳデバイス３０４ａおよび３０４ｂの可変インピーダンス制御回路３１２ｂによって実現してもよい。

インピーダンス制御回路３１２ａおよび３１２ｂを使用してインピーダンスを制御することは、分岐回路３００内外への切り替えの両方に使用してもよい。例えば、より低い電流範囲の分岐回路から分岐回路３００に切り替えを行うとき、可変インピーダンス制御回路３１２ａおよび３１２ｂに提供される制御信号を線形的に制御して、検知アレイにわたるインピーダンスを線形的に増加させ、電圧グリッチを防止してもよい。分岐回路３００からより低い電流範囲の分岐回路に切り替えを行うとき、可変インピーダンス制御回路３１２ａおよび３１２ｂに提供される制御信号を線形的に制御して、検知アレイにわたるインピーダンスを線形的に減少させ、電圧グリッチを防止してもよい。

図４は、一例の可変インピーダンス制御回路４００を示す回路図である。可変インピーダンス制御回路４００は、ＮＭＯＳデバイス４０２および４０４と、抵抗器４０６、４０８、４１０、および４１２と、バッファ４１４、４１６、４１８、４２０、および４２２と、電流源４２４、４２６、４２８、および４３０と、ダイオード４３２と、ツェナーダイオード４３４と、を含む。例えば、可変インピーダンス回路４００は、図３の可変インピーダンス制御回路３１２ａに使用してもよい。図３の可変インピーダンス制御回路３１２ｂに同様の回路を使用してもよいが、ＮＭＯＳデバイス４０２および４０４の代わりにＰＭＯＳデバイスを備える。

ＮＭＯＳデバイス４０２および４０４は、電流源４２４からバイアス電流（ｉｂｉａｓ）を受け取り、その一部は抵抗器４０６を介してＮＭＯＳ４０２のドレインに印加される。ダイオード接続デバイスと同様に、電圧ＶＧＡＴＥは、ＮＭＯＳデバイス４０２および４０４のゲートの補正電圧にそれ自体を自動制御してドレイン電流をサポートする。電流はＮＭＯＳデバイス４０２および４０４のゲートに流れ込むことができないので、ｉｂｉａｓ電流の全体が、抵抗器４０６、４０８および４１０ならびにＮＭＯＳデバイス４０２および４０４を含む並列経路に流れ込む。バッファ４１４は、低インピーダンス出力において電流を受け取り、高インピーダンス出力において電流源４２４に対してそれを送出する。電圧ＶＣＴＲＬは、ノード４３６において電圧を設定するために変化させることができる。したがって、ノード４３６における大信号の出力インピーダンスは、Ｚ＝ＶＣＴＲＬ／ｉｂｉａｓとして判定できる。これは、ＮＭＯＳデバイス４０２および４０４が飽和モードで動作しているか、またはトライオードモードで動作しているかにかかわらず当てはまる。

ノード４３６におけるインピーダンスは、抵抗器４０６、４０８および４１０の位置およびサイズにかかわらず、かつＮＭＯＳデバイスの数にかかわらず、ＶＣＴＲＬ／ｉｂｉａｓに等しい。したがって、電圧ＶＣＴＲＬを制御して、ノード４３６におけるインピーダンスを直接制御できる。抵抗器４０６、４０８および４１０、ならびにＮＭＯＳデバイス４０２および４０４を選択し、検知アレイの２つのそれぞれの分岐回路（例えば、１００μＡ分岐回路および１ｍＡ分岐回路）を複製することができる。したがって、電圧ＶＧＡＴＥは、インピーダンスＶＣＴＲＬ／ｉｂｉａｓをサポートするゲート電圧にそれ自体を自動制御する。抵抗器４０６、４０８および４１０、ならびにＮＭＯＳデバイス４０２および４０４はそれぞれの分岐回路を複製するので、ＮＭＯＳデバイス３１２ａおよび３１２ｂはＶＧＡＴＥを使用して制御され、分岐回路３００を含む検知アレイのインピーダンスがＶＣＴＲＬ／ｉｂｉａｓと実質的に同じになるように制御できる。このように、ＶＣＴＲＬを線形的に制御して、分岐回路３００を含む検知アレイのインピーダンスを実質的に線形的に制御できる。

一例では、可変インピーダンス制御回路４００を可変インピーダンス制御回路３１２ａとして使用してもよく、分岐回路２００から分岐回路３００を切り替えてもよい。この例では、抵抗器４０６は検知抵抗器３１４を複製するようなサイズにしてもよく、抵抗器４０８はＮＭＯＳデバイス２０４のオン抵抗を複製するようなサイズにしてもよく、抵抗器４１０は検知抵抗器２０６を複製するようなサイズにしてもよい。このように、抵抗器４０６、４０８および４１０、ならびにＮＭＯＳデバイス４０２および４０４を含む複製ループは、分岐回路２００および３００の抵抗を複製する。複製されたデバイスは、複製されるデバイスと同じ抵抗またはスケールされた抵抗を有してもよい。このため、自動制御された電圧ＶＧＡＴＥを使用してＮＭＯＳデバイス３１２ａおよび３１２ｂのゲート電圧を制御して、分岐回路３００および分岐回路２００を含む並列回路のインピーダンスＶＣＴＲＬ／ｉｂｉａｓを実現できる。他の例では、（両方の分岐回路が分岐回路３００として実装されるように）２つのより高い分岐回路の間で切り替えを行う場合、抵抗器４０８は、ＮＭＯＳデバイス３１２ａおよび３１２ｂの両方のオン抵抗を複製するようなサイズにしてもよく、抵抗器４１０は、既に導通している分岐回路の抵抗器３１４を複製するようなサイズにしてもよい。

回路４００は、接地部に結合するのではなく浮遊させ、ＮＭＯＳデバイス３０２ａおよび３０２ｂのドレインとソースとの間のノードであるＶＭＩＤと称される。動作中、電圧ＶＣＴＲＬを制御して、検知アレイのインピーダンスを制御してもよい。一例では、ＶＣＴＲＬは、電流源４２６（ｉｃｔｒｌ）を制御することによって制御してもよい。複製ループが調整しているとき、ＮＭＯＳデバイス４０２および４０４内（および抵抗器４０６内）、ならびにシャント抵抗器４０８および４１０内に電流が存在する。電源４２６からの電流のわずかな増加は、ＶＣＲＴＬのわずかな増加につながり、これは、シャント経路抵抗器４０８および４１０を介した余剰電流につながる。この余剰電流はバッファ４１４によって捕捉され、バッファ４２０の出力に送出され、バッファ４２０は、次いで余剰電流をＶＧＡＴＥノードに送出する。その結果、電圧ＶＧＡＴＥが降下する（余剰電流はノードＶＧＡＴＥから排出される）。電圧ＶＧＡＴＥの減少は、ＮＭＯＳデバイス４０２および４０４を逆バイアスさせ、シャント経路内ならびにＮＭＯＳデバイス４０２および４０４内の電流の合計が元の値、つまりｉｂｉａｓに戻るようにする。ＶＣＴＲＬが増加し続ける場合、バッファ４１６およびダイオード４３２によってダイオード４３２にわたる降下より低いノード４３８の値にクランプされるまで、電圧ＶＧＡＴＥは降下し続ける。

逆に、電流源４２６（ｉｃｔｒｌ）からの電流のわずかな減少は、ノードＶＧＡＴＥへの電流の供給につながり、これは、ＮＭＯＳデバイス４０２および４０４を介した電流の増加につながる。複製ループは、シャント経路およびＮＭＯＳ経路の合成電流が元の値、つまりｉｂｉａｓに戻ると、落ち着く。電流源４２６（およびＶＣＴＲＬ）からの電流のさらなる減少は、ノード４３８の上のツェナーダイオード４３４の逆破壊電圧にクランプされるまで電圧ＶＧＡＴＥが増加することにつながる。

したがって、電圧ＶＧＡＴＥは、シャント経路（抵抗器４０８および４１０）、ならびにＮＭＯＳ経路（ＮＭＯＳデバイス４０２および４０４、ならびに抵抗器４０６）の合成インピーダンスを電流源４２６または電圧ＶＣＴＲＬからの電流に比例させる補正電圧であり、Ｚ＝ＶＣＴＲＬ／ｉｂｉａｓに等しい。一方の極端な場合、複製ループのインピーダンスは、抵抗器４０８および４１０の直列の合成に等しく（ＮＭＯＳデバイス４０２および４０４はオフである）、他方の極端な場合、抵抗器４０６と、２つのＮＭＯＳデバイス４０２および４０４との直列の合成のオン抵抗にほぼ等しい（ＮＭＯＳデバイス４０２および４０４がオンであるとき）。

図５Ａは、ある分岐回路からより高い電流範囲の分岐回路に切り替えを行う方法５００を示すフローチャートである。ステップ５０２において、第１の分岐回路の１つ以上のトランジスタを制御して、第１の分岐回路を介して検知アレイの入力を負荷に接続する。この分岐回路は、例えば、最大１００μＡの電流範囲、または任意の他の所望の電流範囲を提供してもよい。この方法は、ステップ５０４において、より高い電流範囲に切り替えを行うまで待機する。例えば、試験回路は、いくつかの分岐回路を含む検知アレイを含んでもよい。各分岐回路は、検知抵抗器と、対応するスイッチ回路と、を含んでもよい。各分岐回路は、１ステップ下の分岐回路よりも大きい電流範囲を提供してもよい。一例では、各分岐回路は、最大電流が１ステップ下の分岐回路の大きさの１０倍である電流範囲を提供してもよい。ステップ５０６において、この回路を制御して、第１の分岐回路の１ステップ上の第２の分岐回路への切り替えを開始する。例えば、１００μＡの分岐回路から１ｍＡの分岐回路に切り替えを行う。

第２の分岐回路への切り替えを行うために、制御信号を変化させて、第２の分岐回路のそれぞれの可変インピーダンス制御回路を制御する。例えば、制御信号は、制御電圧または制御電流であってもよい。可変インピーダンス制御回路は、第２の分岐回路のＭＯＳＦＥＴデバイスのゲート電圧を生成し、制御信号の線形的な変化に基づいて検知アレイのインピーダンスを線形的に減少させるように構成される。この例では、これは、制御信号を制御して、検知アレイのインピーダンスを線形的に減少させることを含んでもよい。ステップ５０８において、いったん検知アレイにわたるインピーダンスが所望の値に達すると、より低い分岐回路のスイッチを開くことができる。より低い分岐回路のスイッチは、可変インピーダンス制御回路を使用して開いてもよく、または直接制御してより低い分岐回路を介して入力を負荷から切断してもよい。

図５Ｂは、ある分岐回路からより低い電流範囲の分岐回路に切り替えを行う方法５５０を示すフローチャートである。ステップ５５２において、第１の分岐回路の１つ以上のトランジスタを制御して、第１の分岐回路を介して検知アレイの入力を負荷に接続する。第１の分岐回路は、例えば、最大１ｍＡの電流範囲、または任意の他の所望の電流範囲を提供してもよい。この方法は、ステップ５５４において、より低い電流範囲に切り替えを行うまで待機する。ステップ５５６において、この回路を制御して、第１の分岐回路の１ステップ下の第２の分岐回路への切り替えを開始する。例えば、１ｍＡの分岐回路から１００μＡの分岐回路に切り替えを行う。これは、第２の分岐回路のスイッチを直接制御してそのスイッチを閉じ、第２の分岐回路を介して検知アレイの入力を負荷に接続すること、または可変インピーダンス制御回路を使用してそのスイッチを閉じることを含んでもよい。

ステップ５５８において、いったん第２の分岐回路が導通すると、検知アレイへの入力は、第１の分岐回路を介して負荷から切断される。第１の分岐回路を開くために、制御信号を変化させて、第２の分岐回路のそれぞれの可変インピーダンス制御回路を制御する。例えば、制御信号は、制御電圧または制御電流であってもよい。可変インピーダンス制御回路は、第２の分岐回路のＭＯＳＦＥＴデバイスのゲート電圧を生成し、制御信号の線形的な変化に基づいて検知アレイのインピーダンスを線形的に増加させるように構成される。この例では、これは、制御信号を線形的に変化させて、検知アレイのインピーダンスを線形的に増加させることを含んでもよい。このように、より高い分岐回路から切り替えを行うことによって生じる電圧グリッチを低減できる。

図６Ａ～図６Ｄは、分岐回路３００などの分岐回路上で切り替えを行う信号を示す信号図である。図６Ａは、電流源４２６（ｉｃｔｒｌ）からの電流などの制御信号を示す。図６Ａに示されるように、それぞれの分岐回路をオンにするとき、ｉｃｔｒｌは、第１の値から第２の値に線形的に減少させることができる。ｉｃｔｒｌが減少する速度は、その回路に基づいて選択することができる。例えば、ｉｃｔｒｌの制御速度は、例えば、制御ループ１００の応答速度に基づいてもよい。

図６Ｂは、可変インピーダンス制御回路４００によってＮＭＯＳデバイス３０２ａおよび３０２ｂのゲートに提供される電圧ＶＧＡＴＥを示す。図６Ａに示される制御信号を提供して、可変インピーダンス制御回路４００を制御する。それぞれのスイッチは、オフ状態（低電圧または負電圧）において開始する。次いで、ＶＧＡＴＥは、ＮＭＯＳデバイスが導通を開始すると、電圧６０２（約２Ｖであってもよい）に急速に上昇し、この時点で、可変インピーダンス制御回路のループは調整を開始する。電圧６０２への素早い増加に続いて、ＶＧＡＴＥは、第１の時間６０４中にゆっくりと増加し、次いで、第２の時間６０６中に最終の値６０８（例えば、６Ｖであってもよい）まで素早く上昇する。第１の時間６０４中の浅い領域は、ＮＭＯＳデバイスが導通開始時に逐次的に素早くオンになることを示しており、したがって、検知アレイの総インピーダンスの線形的な変化を実現するために、ＶＧＡＴＥは、ゆっくりと変化しなければならない。同様に、時間６０６中の急激な領域は、ＮＭＯＳデバイスがそれらの導通領域に十分に入っているときに、このデバイスが逐次的にゆっくりとオンになることを示し、したがってＶＧＡＴＥは、総インピーダンスの線形的な変化を実現するために急激な変化を受ける。最後に、ＶＧＡＴＥは、ツェナー電圧にクランプされる。

図６Ｃは、第１の導通分岐回路（例えば、１２０ｎ）から第２の分岐回路（例えば、１２０ｃ）に切り替えを行うときの検知アレイ１０８の総インピーダンスを示す。第１のインピーダンス値から第２のインピーダンス値への線形的減少として示されるが、いくつかの例では、インピーダンスの減少は、実質的に線形的に減少する前に非線形的に開始してもよい。この非線形領域は、例えば、電圧ＶＧＡＴＥと、ＮＭＯＳデバイス３０２ａおよび３０２ｂに印加された実際の電圧との間の固定されたオフセットにおける構築の結果であってもよい。このオフセットを使用して、電圧ＶＧＡＴＥにおける任意のオーバーシュートによってＮＭＯＳデバイス３０２ａおよび３０２ｂがオン中の導通の開始時に一時的に超えて、出力グリッチを発生させる可能性を防止してもよい。図６Ｄは、ＤＵＴ１１８への出力１１６における電圧を示す。いくつかの例では、図６Ｄに示されるグリッチの大きさは、約１４ｍＶであってもよく、従来のシステムに現れて得るほぼ２００ｍＶのグリッチから大幅に低減される。

上記の説明は、添付の図面を参照することを含み、添付の図面は詳細な説明の一部を構成する。図面は、例証として、本発明が実施可能な特定の実施形態を示す。これらの実施形態は、本明細書では「例」とも称される。このような例は、図示または記載されるものに加えて、要素を含むことができる。しかしながら、本発明者らは、それらの図示または記載される要素のみが提供される例も想定している。さらに、本発明者らはまた、特定の例（もしくはその１つ以上の態様）、または本明細書に図示もしくは記載される他の例（もしくはその１つ以上の態様）のいずれかに対して、図示もしくは記載されるそれらの要素（もしくはその１つ以上の態様）の任意の組み合わせまたは順序を使用する例も想定している。

この文書では、「１つ（ａまたはａｎ）」という用語は、特許文書で一般的であるように、「少なくとも１つ」または「１つ以上」の他の例または使用法とは関係なく、１つまたは１つより多くを含むように使用される。この文書では、「または」という用語は、特に指定のない限り、「ＡまたはＢ」が「ＡであるがＢではない」、「ＢであるがＡではない」、ならびに「ＡおよびＢ」を含むように、非排他的な「または」を指すために使用される。この文書では、「含む（ｉｎｃｌｕｄｉｎｇ）」および「において（ｉｎ ｗｈｉｃｈ）」という用語は、「備える（ｃｏｍｐｒｉｓｉｎｇ）」および「ここで（ｗｈｅｒｅｉｎ）」というそれぞれの用語の平易な英語の等価物として使用される。また、以降の請求項において、「含む」および「備える」という用語は、制限のないものであり、すなわち、ある請求項においてこのような用語の後に列挙されたものに追加して要素を含むシステム、デバイス、物品、組成物、製剤、またはプロセスは、依然としてその請求項の範囲内にあると考えられる。さらに、以下の請求項において、「第１の」、「第２の」、および「第３の」などの用語は単に標識として使用され、その対象に数値的な要件を課すことを意図するものではない。

上記の説明は、例示的なものであり、限定的なものではない。例えば、上記の例（またはその１つ以上の態様）を互いに組み合わせて使用してもよい。当業者などであれば、上記の説明を検討する際に他の実施形態を使用することもできる。要約は、読者が技術的開示の本質を素早く確認することを可能にするために提供される。それは、請求項の範囲または意味を解釈または限定するために使用されないという理解の元で提出される。また、上記の詳細な説明では、様々な特徴を共にグループ化して開示を簡素化してもよい。これは、未請求の開示された特徴がいずれかの請求項に不可欠であることを意図するものとして解釈されるべきではない。むしろ、発明の主題は、特定の開示された実施形態の特徴のすべてよりも少ないものにあってもよい。したがって、以降の請求項はここで、例または実施形態として詳細な説明に組み込まれ、各請求項は、別個の実施形態としてそれ自体で成り立ち、かつこのような実施形態は、様々な組み合わせまたは順序で互いに組み合わされることが想定される。本発明の範囲は、添付の請求項を参照して、そのような請求項が権利を与えられる等価物の全範囲とともに決定されるべきである。

１００ 制御ループ
１０２ デジタルフィルタ
１０４ デジタル－アナログ変換部（ＤＡＣ）
１０６ 増幅部
１０８ 検知アレイ
１１０ 増幅部
１１２ アナログ－デジタル変換部
１１４ 入力
１１６ 出力
１１８ 被試験デバイス（ＤＵＴ）
１２０ａ～１２０ｎ 分岐回路
１２２ 制御部
３００ 分岐回路
３０６ 入力ノード
３０８ 出力ノード
３１２ａ，３１２ｂ 可変インピーダンス制御回路
３１４ 検知抵抗器

Claims (7)

1. 電流範囲切り替えを制御して異なる電流範囲の間で切り替えを行うときにグリッチングを制限する方法であって、
   検知アレイの第１の分岐回路の少なくとも１つの第１のトランジスタを制御して、前記第１の分岐回路を介して前記検知アレイの入力を負荷に接続することと、
   制御信号を線形的に変化させて、前記検知アレイの第２の分岐回路の少なくとも１つの第２のトランジスタのゲート電圧を生成し、前記入力と前記負荷との間で前記制御信号に比例する前記検知アレイのインピーダンスを確立することであって、前記第２の分岐回路を介して前記入力に前記負荷を接続するときに、前記検知アレイのインピーダンスが第１の値から第２の値に減少するように、前記少なくとも１つの第２のトランジスタの前記ゲート電圧を制御することを含み、前記第２の分岐回路は前記第１の分岐回路と並列に接続される、確立することと、
   前記検知アレイの前記第１の分岐回路の前記少なくとも１つの第１のトランジスタを制御して、前記検知アレイの前記インピーダンスが前記第２の値に達した後に、前記第１の分岐回路を切断することと、を含み、
   前記制御信号を線形的に変化させることは、制御電流を線形的に変化させて、前記検知アレイの前記インピーダンスを前記第１の値から前記第２の値に線形的に減少させることを含み、
   前記制御信号を線形的に変化させて、前記検知アレイの前記第２の分岐回路の前記少なくとも１つの第２のトランジスタの前記ゲート電圧を生成することは、
   前記制御電流を線形的に変化させて、可変インピーダンス制御回路の電圧バッファに提供される制御電圧を線形的に変化させることと、
   前記電圧バッファの出力を少なくとも１つのレプリカトランジスタのゲートに提供することであって、前記少なくとも１つのレプリカトランジスタの前記ゲートのゲート電圧が、バイアス電流をサポートする値にそれ自体を自動制御する、提供することと、
   前記少なくとも１つのレプリカトランジスタの前記ゲート電圧を前記少なくとも１つの第２のトランジスタの前記ゲート電圧として提供することと、を含み、
   前記可変インピーダンス制御回路は、前記少なくとも１つのレプリカトランジスタと直列に接続された第１のレプリカ抵抗器と、前記第１のレプリカ抵抗器および前記少なくとも１つのレプリカトランジスタと並列に接続された第２および第３のレプリカ抵抗器と、を備える、方法。
2. 前記少なくとも１つの第２のトランジスタは第１および第２の制御トランジスタを備え、前記少なくとも１つのレプリカトランジスタは第１および第２のレプリカトランジスタを備え、前記制御信号を変化させて、前記第２の分岐回路の前記少なくとも１つの第２のトランジスタの前記ゲート電圧を生成することは、
   前記第１のレプリカトランジスタのドレインと前記第２のレプリカトランジスタのソースとの間に接続された中間点を、前記第１の制御トランジスタのドレインと前記第２の制御トランジスタのソースとの間に接続された中間点にクランプすること、をさらに含む、請求項１に記載の方法。
3. 前記第１の分岐回路は第１の検知抵抗器を備え、前記第２の分岐回路は第２の検知抵抗器を備え、
   前記第１のレプリカ抵抗器は前記第２の検知抵抗器に対応するスケール抵抗器を有する、請求項１に記載の方法。
4. 前記第２のレプリカ抵抗器は前記第１の検知抵抗器に対応するスケール抵抗を有し、前記第３のレプリカ抵抗器は前記少なくとも１つの第１のトランジスタのオン抵抗に対応するスケール抵抗を有する、請求項３に記載の方法。
5. 前記検知アレイの前記第１の分岐回路の前記少なくとも１つの第１のトランジスタを制御して、前記検知アレイの前記インピーダンスが前記第２の値に達した後に、前記第１の分岐回路を切断することは、前記少なくとも１つの第１のトランジスタを直接制御して、前記第１の分岐回路を切断することを含む、請求項４に記載の方法。
6. 電流範囲切り替えを制御してグリッチングを制限するシステムであって、
   入力と負荷との間に接続された検知アレイを備え、前記検知アレイは、
   前記入力と前記負荷との間に接続された第１の分岐回路と、
   前記入力と前記負荷との間で、前記第１の分岐回路と並列に接続された第２の分岐回路と、を備え、
   前記第１の分岐回路は、
   少なくとも１つの第１のトランジスタと、
   第１の検知抵抗器と、
   線形的に変化する制御信号を受け取り、前記少なくとも１つの第１のトランジスタのゲート電圧を生成し、前記入力と前記負荷との間で前記制御信号に比例する前記検知アレイのインピーダンスを確立するように構成された可変インピーダンス制御回路であって、前記入力が前記第２の分岐回路を介して前記負荷に接続されている間に、前記入力と前記負荷との間で前記第１の分岐回路を接続または切断するとき、前記検知アレイのインピーダンスが第１の値から第２の値に線形的に遷移するように、前記少なくとも１つの第１のトランジスタの前記ゲート電圧を制御することを含む、可変インピーダンス制御回路と、を備え、
   前記可変インピーダンス制御回路は、
   制御電圧およびバイアス電流を受け取るように構成された電圧バッファであって、前記制御電圧は前記制御信号に正比例する、電圧バッファと、
   少なくとも１つのレプリカトランジスタであって、前記少なくとも１つのレプリカトランジスタのゲートが、前記電圧バッファの出力を受け取るように接続され、前記少なくとも１つのレプリカトランジスタのドレインが、前記バイアス電流を受け取るように構成され、前記少なくとも１つのレプリカトランジスタの前記ゲートのゲート電圧が、前記バイアス電流をサポートする値にそれ自体を自動制御する、少なくとも１つのレプリカトランジスタと、を備え、
   前記少なくとも１つのレプリカトランジスタの前記ゲート電圧は、前記少なくとも１つの第１のトランジスタの前記ゲート電圧として提供され、
   前記可変インピーダンス制御回路は、
   前記少なくとも１つのレプリカトランジスタと直列に接続された第１のレプリカ抵抗器と、
   前記第１のレプリカ抵抗器および前記少なくとも１つのレプリカトランジスタと並列に接続された第２および第３のレプリカ抵抗器と、をさらに備える、システム。
7. 前記第２の分岐回路は、少なくとも１つの第２のトランジスタと、第２の検知抵抗器と、を備え、
   前記第１のレプリカ抵抗器は、前記第１の検知抵抗器に対応するスケール抵抗を有し、
   前記第２のレプリカ抵抗器は、前記第２の検知抵抗器に対応するスケール抵抗を有し、
   前記第３のレプリカ抵抗器は、前記少なくとも１つの第２のトランジスタのオン抵抗に対応するスケール抵抗を有する、請求項６に記載のシステム。

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