JP7139378B2 - 遊技機 - Google Patents

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本発明は、パチンコ機、スロットマシン等の遊技機に関するものである。
パチンコ機等の遊技機では、演出制御手段、払出制御手段、発射制御手段、それらの統括制御を行う主制御手段等の各種制御手段が、複数の基板に分散された形で搭載されている。各制御基板には、ＣＰＵ回路を内蔵した複合チップ（ＬＳＩ）、各種ＩＣ、ＲＯＭ、コンデンサ、抵抗、コネクタ等の電子部品が搭載されるとともに、それらの電子部品を接続するための配線パターンが、例えば複数の配線層に跨がって形成されている（特許文献１）。
特開２０１９－１８７９８９号公報
近年の遊技機は、可動体や画像表示手段などの各種演出手段を多数搭載し、しかもそれらが大型化する傾向にあるため、限られたスペースに多数の部品を効率よく配置する必要がある。遊技機本体の後側等に配置される各種基板も例外ではなく、基板の大きさを最小化すべく、複雑な配線パターンを効率的に配置することが求められている。
本発明は上記事情に鑑みてなされたものであり、基板上の配線パターンをより効率的に配置することが可能な遊技機を提供することを目的とする。
本発明は、複数の配線層と、それら複数の配線層を互いに導通させるための板厚方向の層間導通部とを有する基板を備え、前記複数の配線層のうちの第１配線層に、ＣＰＵ回路を内蔵したチップが配置される第１配置領域と、前記チップと接続されるＲＯＭが配置される第２配置領域とを設けた遊技機において、前記ＲＯＭの各端子に対応するＲＯＭ端子接続部を、前記第２配置領域の縁部に沿って配列し、前記ＲＯＭの端子は、アドレス情報又はデータ情報に対応する第１端子と、動作制御用信号に対応する第２端子とを含み、前記第２配置領域内に、前記層間導通部のうちの特定層間導通部を配置し、前記チップと前記ＲＯＭとを接続する複数の配線路は、前記特定層間導通部を介して配線される特定配線路を含み、前記ＲＯＭと前記第１配線層との間で、前記特定層間導通部に対応する位置に遮蔽壁を配置し、前記第１端子に対応する前記ＲＯＭ端子接続部と前記特定層間導通部とを接続する第１配線路と、前記第２端子に対応する前記ＲＯＭ端子接続部と前記特定層間導通部とを接続する第２配線路とを前記第２配置領域内に配置し、前記第１配線路よりも前記第２配線路を短くしたものである。
本発明によれば、基板上の配線パターンをより効率的に配置することが可能となる。
本発明の一実施形態に係るパチンコ機の全体正面図である。 同パチンコ機の分解斜視図である。 同パチンコ機のガラス扉の分解斜視図である。 同パチンコ機の操作演出手段、十字操作ボタン、音量調整ボタン、光量調整ボタン等を示す要部平面図である。 同パチンコ機の遊技盤の正面図である。 同パチンコ機の遊技情報表示手段の正面図である。 同パチンコ機の背面図である。 同パチンコ機の演出基板ケース及び演出制御部の分解斜視図である。 同パチンコ機の演出基板ケース及び演出制御部の平面断面図である。 同パチンコ機の全体回路構成を示すブロック図である。 同パチンコ機の液晶制御基板に搭載される複合チップについて、関連する回路素子も含めて図示した回路ブロック図である。 同パチンコ機の液晶制御基板における第１配線層の配線パターンを示す図である。 同パチンコ機の液晶制御基板における第２配線層の配線パターンを示す図である。 同パチンコ機の液晶制御基板における第３配線層の配線パターンを示す図である。 同パチンコ機の液晶制御基板における第４配線層の配線パターンを示す図である。 同パチンコ機の液晶制御基板における第５配線層の配線パターンを示す図である。 同パチンコ機の液晶制御基板における第６配線層の配線パターンを示す図である。 同パチンコ機の液晶制御基板に配置された複合チップの端子情報を示す図である。 同パチンコ機の液晶制御基板に配置された制御ＲＯＭの端子情報を示す図である。 同パチンコ機の液晶制御基板における第１配線層から配線路Ｐ１～Ｐ４７のみを抽出した図である。 同パチンコ機の液晶制御基板における第２配線層から配線路Ｐ１～Ｐ４７のみを抽出した図である。 同パチンコ機の液晶制御基板における第３配線層から配線路Ｐ１～Ｐ４７のみを抽出した図である。 同パチンコ機の液晶制御基板における第４配線層から配線路Ｐ１～Ｐ４７のみを抽出した図である。 同パチンコ機の液晶制御基板における第５配線層から配線路Ｐ１～Ｐ４７のみを抽出した図である。 同パチンコ機の液晶制御基板における第６配線層から配線路Ｐ１～Ｐ４７のみを抽出した図である。 図２０における領域Ｅ１ａの拡大図である。 図２０における領域Ｅ１ｂの拡大図である。 図２２における領域Ｅ３ａの拡大図である。 図２２における領域Ｅ３ｂの拡大図である。 図２２における領域Ｅ３ｃの拡大図である。 図２３における領域Ｅ４の拡大図である。 図２５における領域Ｅ６ａの拡大図である。 図２５における領域Ｅ６ｂの拡大図である。 図２５における領域Ｅ６ｃの拡大図である。 本発明の一実施形態に係るパチンコ機の液晶制御基板における配線路Ｐ１～Ｐ８の配線経路を模式的に示す図である。 同パチンコ機の液晶制御基板における配線路Ｐ９～Ｐ１７の配線経路を模式的に示す図である。 同パチンコ機の液晶制御基板における配線路Ｐ１８～Ｐ２６の配線経路を模式的に示す図である。 同パチンコ機の液晶制御基板における配線路Ｐ２７～Ｐ３４の配線経路を模式的に示す図である。 同パチンコ機の液晶制御基板における配線路Ｐ３５～Ｐ４２の配線経路を模式的に示す図である。 同パチンコ機の液晶制御基板における配線路Ｐ４３～Ｐ４７の配線経路を模式的に示す図である。 同パチンコ機の液晶制御基板におけるデコード回路の回路図である。 同パチンコ機の液晶制御基板におけるリセット回路の回路図である。 同パチンコ機の液晶制御基板における第１配線層側のシルク印刷パターンを示す図である。
以下、発明の実施形態を図面に基づいて詳述する。図１～図４３は本発明をパチンコ機に採用した一実施形態を例示している。図１及び図２において、遊技機本体１は、外枠２と、この外枠２の前側に配置された前枠３とを備えている。前枠３は、左右方向一端側、例えば左端側に配置された上下方向の第１ヒンジ４を介して外枠２に開閉自在及び着脱自在に枢着されており、左右方向における第１ヒンジ４と反対側、例えば右端側に設けられた施錠手段５によって外枠２に対して閉状態で施錠可能となっている。
前枠３は、内枠６と、その内枠６の前側に配置された前扉７とを備えている。前扉７は、左右方向一端側、例えば左端側に配置された上下方向の第２ヒンジ８を介して内枠６に開閉自在及び着脱自在に枢着されており、施錠手段５によって内枠６に対して閉状態で施錠可能となっている。
外枠２は、図２に示すように左右一対の縦枠材２ａ，２ｂと上下一対の横枠材２ｃ，２ｄとで矩形状に形成されている。外枠２の前側下部には、例えば合成樹脂製の前カバー部材９が、下横枠材２ｄの前縁に沿って左右の縦枠材２ａ，２ｂの前側下部を連結するように装着されている。前カバー部材９は、左右の縦枠材２ａ，２ｂよりも前側に突出しており、その上側に内枠６が配置されている。また外枠２には、第１ヒンジ４を構成する外枠上ヒンジ金具１１が例えば左上部に、同じく外枠下ヒンジ金具１２が左下部における前カバー部材９の上側に夫々配置されている。
内枠６は合成樹脂製で、前カバー部材９の上側で外枠２の前縁側に略当接可能な矩形状の枠部１３と、この枠部１３内の上部側に設けられた遊技盤装着部１４と、枠部１３内の下部側に設けられた下部装着部１５とを例えば一体に備えている。遊技盤装着部１４には、遊技盤１６が例えば前側から着脱自在に装着され、下部装着部１５には、その前側に発射手段１７、下部スピーカ１８等が配置されている。また内枠６には、第１ヒンジ４を構成する本体枠上ヒンジ金具１９と第２ヒンジ８を構成する本体枠上ヒンジ金具２０とが例えば左上部に、第１，第２ヒンジ４，８を構成する本体枠下ヒンジ金具２１が例えば左下部に夫々配置されている。
前扉７は、内枠６の前面側に対応する矩形状に形成された樹脂製の扉ベース２２を備えている。この扉ベース２２には、遊技盤１６に形成された遊技領域２３の前側に対応してガラス窓２４の窓孔２４ａが形成されると共に、例えば窓孔２４ａの周囲に複数（ここでは４つ）の上部スピーカ２５、枠第１可動体２６、枠第２可動体２７、送風手段２８等の各種演出手段が配置されている。
扉ベース２２の上部前側には、窓孔２４ａの外周の少なくとも一部、例えば窓孔２４ａの上側と右側とに対応する正面視逆Ｌ字型の部分にサイドユニット３０が装着され、その他の一部、例えば窓孔２４ａの左側には上装飾カバー３１が装着されている。サイドユニット３０内や上装飾カバー３１内には、演出用の電飾を構成する多数のＬＥＤが配置されている。サイドユニット３０は、図２，図３等に示すように、前枠３を開いた状態で、特殊な工具を使用することなく、前枠３の裏側の固定ネジ３０ａ、固定レバー３０ｂ等を操作することにより容易に着脱が可能となっている。通常、前枠３は複数の機種で共通に用いられ、機種毎に異なる遊技盤１６をこの前枠３に装着することでその機種に特有の遊技性やデザインを実現しているが、本パチンコ機では、前枠３の前側の一部を、その他の部品に比べて容易に着脱可能なサイドユニット３０とし、このサイドユニット３０に、遊技盤１６と一体感のあるデザインや特有の機能を持たせることにより、前枠３の大部分を共通化しつつも、機種毎のデザインや機能の自由度を高めることを可能としている。
本実施形態のサイドユニット３０には、電飾用のＬＥＤの他、枠第１可動体２６、枠第２可動体２７、送風手段２８等が搭載されている。枠第１可動体２６は、図外の駆動手段の駆動により略前後方向へのスライド移動が可能となっている。枠第２可動体２７は、図外の駆動手段の駆動により略前後方向へのスライド移動が可能であると共に、遊技者による押し込み操作が可能となっている。送風手段２８は、例えば遊技者が枠第２可動体２７を操作するタイミングで、遊技者の手に向けて風を送ることが可能となっている。
扉ベース２２の下部前側には、内枠６の後側に配置された払出手段３２から払い出された遊技球を貯留して発射手段１７に供給する上皿３３、その上皿３３が満杯のときの余剰球等を貯留する下皿３４、発射手段１７を作動させるために操作する発射ハンドル３５等が配置され、更に上皿３３、下皿３４等を前側から略覆う下装飾カバー３６が装着されている。下装飾カバー３６は、例えば前向きの膨出状に形成されており、例えばその上部側に、操作演出手段３７、十字操作ボタン３８、音量調整ボタン３９、光量調整ボタン４０等の各種操作手段が設けられている（図４）。
操作演出手段３７は、図柄変動中の予告演出、その他の演出に用いられるもので、遊技者が押下操作可能な上下動式の演出ボタン４１、その演出ボタン４１の内部に配置された枠第３可動体４２等を備えている。枠第３可動体４２は、例えば横軸廻りに回転可能な略球状の回転体により構成されており、回転駆動モータ４３により正逆両方向に回転可能となっている。
十字操作ボタン３８は、図４に示すように上下左右の４つの操作ボタン３８ａ～３８ｄを備え、遊技者がメニュー項目を選択する場合など、上下左右へのカーソル移動等の操作が必要な場面で使用される。音量調整ボタン３９は、遊技者による音量調整に用いられるもので、図４に示すように、遊技者がスピーカからの音量を上げたいときに操作するプラスボタン３９ａと、同じく音量を下げたいときに操作するマイナスボタン３９ｂとを備えている。光量調整ボタン４０は、遊技者による光量調整に用いられるもので、図４に示すように遊技者がＬＥＤ電飾の光量を上げたいときに操作するプラスボタン４０ａと、同じく光量を下げたいときに操作するマイナスボタン４０ｂとを備えている。なお、本実施形態では音量調整専用の音量調整ボタン３９と光量調整専用の光量調整ボタン４０とを設けたが、それらを設けることなく、十字操作ボタン３８等の汎用操作手段を音量調整用、光量調整用にも使用するようにしてもよい。
扉ベース２２の背面側には、図２に示すように窓孔２４ａを後側から略塞ぐガラスユニット５０が着脱自在に装着されると共に、第１，第２ヒンジ４，８側の縁部に沿って配置される上下方向のヒンジ端側補強板金５１ａと、開閉端側の縁部に沿って配置される上下方向の開閉端側補強板金５１ｂと、窓孔２４ａの下側に配置される左右方向の下部補強板金５１ｃとがねじ止め等により着脱自在に固定されている。また扉ベース２２には、第２ヒンジ８を構成するガラス扉上ヒンジ金具５２ａが例えば左上部に、同じくガラス扉下ヒンジ金具５２ｂが例えば左下部に夫々配置されている。
また、例えば下部補強板金５１ｃの背面側には、球送りユニット５３ａ、下皿案内ユニット５３ｂ等が装着されている。球送りユニット５３ａは、上皿３３内の遊技球を発射手段１７に供給するためのもので、内枠６側に配置された発射手段１７の前側に対応して配置されており、発射手段１７の発射動作と同期して球送りソレノイド５３ｃを作動させることにより、上皿３３内の遊技球を１個ずつ発射手段１７の発射レール１７ａ上に供給するようになっている。
なお発射手段１７は、正面視で左上がりの傾斜状に配置された発射レール１７ａと、球送りユニット５３ａにより発射レール１７ａ上に供給された遊技球を発射待機位置で支持する発射球ストッパ１７ｂと、発射レール１７ａ上の発射待機位置に対応して配置され且つ前後方向の駆動軸廻りに揺動可能な打撃槌１７ｃと、打撃槌１７ｃを揺動駆動するロータリソレノイド等の発射駆動手段１７ｄとを備え、発射ハンドル３５が回転操作されたときに、その操作量に応じた発射強度で発射駆動手段１７ｄにより打撃槌１７ｃを打撃方向（時計方向）に連続的に駆動するようになっている。
下皿案内ユニット５３ｂは、上皿３３が満杯となったときの余剰球、及び発射手段１７により発射されたにも拘わらず遊技領域２３に達することなく戻ってきたファール球を下皿３４に案内するためのもので、例えば球送りユニット５３ａに隣接してその第１，第２ヒンジ４，８側に配置されている。
遊技盤１６は、図５に示すようにベニヤ板、ポリカーボネート板等よりなるベース板５５を備え、そのベース板５５の前側に、発射手段１７から発射された遊技球を案内するガイドレール５６が環状に配置されると共に、そのガイドレール５６の内側の遊技領域２３に、中央表示枠ユニット５７、始動入賞ユニット５８、普通入賞ユニット５９等のユニット部品の他、多数の遊技釘（図示省略）が配置され、また遊技領域２３の外側の例えば下部側には遊技情報表示手段６０が配置されている。もちろん、遊技情報表示手段６０は遊技領域２３内に配置してもよい。
遊技情報表示手段６０は、図６に示すように、例えば８個のＬＥＤ７０で構成されるＬＥＤグループを４つ備えており、それら計３２個のＬＥＤ７０が普通図柄表示手段６１、普通保留個数表示手段６２、第１特別図柄表示手段６３、第２特別図柄表示手段６４、第１特別保留個数表示手段６５、第２特別保留個数表示手段６６、変動短縮報知手段６７、右打ち報知手段６８及びラウンド数報知手段６９に所定個数ずつ割り当てられている。即ち、第１，第２ＬＥＤグループ６０ａ，６０ｂに属する各８個のＬＥＤ７０は夫々第１，第２特別図柄表示手段６３，６４を構成し、第３ＬＥＤグループ６０ｃに属する８個のＬＥＤ７０は、２個ずつに分けられて夫々第１特別保留個数表示手段６５、第２特別保留個数表示手段６６、普通保留個数表示手段６２、変動短縮報知手段６７を構成し、第４ＬＥＤグループ６０ｄに属する８個のＬＥＤ７０は、そのうちの２個が普通図柄表示手段６１を、他の２個が右打ち報知手段６８を、残りの４個がラウンド数報知手段６９を夫々構成している。
遊技盤１６の複数のユニット部品５７～５９上には、普通図柄始動手段７１、第１特別図柄始動手段７２、第２特別図柄始動手段７３、大入賞手段７４、複数の普通入賞手段７５等が設けられている。またベース板５５の後側には、液晶表示ユニット（画像表示手段）７６の他、盤第１可動体７７、盤第２可動体７８、盤第３可動体７９等の可動体が配置されている。
中央表示枠ユニット５７は、液晶表示ユニット７６及び可動体７７～７９の表示枠を構成するもので、後側の液晶表示ユニット７６に対応する開口窓８０が略中央に形成されており、ベース板５５に形成された前後方向貫通状の装着孔（図示省略）に対して前側から着脱自在に装着されている。この中央表示枠ユニット５７は、図５に示すように、ベース板５５の前面に沿って装着孔の外側に配置され且つその前側を遊技球が通過可能な前面装着板８１と、液晶表示ユニット７６の前側における左右両側から上部側にわたる正面視略門形状に配置され且つ前面装着板８１の内周側で前向きに突設された装飾枠８２と、その装飾枠８２の左右の下端部間に配置されるステージ８３とを備えている。発射手段１７により発射され、遊技領域２３の上部側に進入した遊技球は、装飾枠８２の頂部で左右に振り分けられ、中央表示枠ユニット５７の左側の左流下経路８４ａと右側の右流下経路８４ｂとの何れかを流下する。
中央表示枠ユニット５７には、左流下経路８４ａ側と右流下経路８４ｂ側との少なくとも一方側、例えば左流下経路８４ａ側に、遊技球が流入可能なワープ入口８５が設けられている。左流下経路８４ａを流下中にワープ入口８５に流入した遊技球は、ステージ８３上で左右方向に自由に転動した後、遊技領域２３の左右方向中央に対応して設けられた中央落下部８６とそれ以外の部分との何れかから前側に落下する。
盤第１可動体７７及び盤第３可動体７９は、何れも液晶表示ユニット７６の前側に横長状に配置され、その左右両端側が開口窓８０の外側で上下方向移動可能に支持されており、図外の昇降駆動手段により個別に昇降移動可能となっている。盤第２可動体７８は、キャラクタ等の所定形状に形成された立体造形物で、盤第１可動体７７の前側に配置されており、盤第１可動体７７と一体的に昇降移動可能であると共に、図外の回転駆動手段の駆動により、盤第１可動体７７に対して前後方向の中心軸廻りに回転動作可能となっている。
始動入賞ユニット５８は、図５に示すように中央表示枠ユニット５７の下側にガイドレール５６に沿って配置され、ベース板５５に対して前側から着脱自在に装着されている。普通入賞ユニット５９は、図５に示すように中央表示枠ユニット５７の下側で始動入賞ユニット５８の左側にガイドレール５６に沿って配置され、ベース板５５に対して前側から着脱自在に装着されている。
普通図柄始動手段７１は、普通図柄表示手段６１による普通図柄の変動表示を開始させるためのもので、遊技球が通過可能な通過ゲート等により構成され、遊技球の通過を検出する遊技球検出スイッチ（図示省略）を備えている。この普通図柄始動手段７１は、図５に示すように例えば中央表示枠ユニット５７の右部における前面装着板８１の前側に設けられており、右流下経路８４ｂを流下する遊技球が通過可能となっている。
普通図柄表示手段６１は、普通図柄を変動表示するためのもので、図６に示すように遊技情報表示手段６０における所定個数（ここでは２個）のＬＥＤ７０で構成されており、普通図柄始動手段７１が遊技球を検出することに基づいて、普通図柄を構成するそれら２個のＬＥＤ７０が普通変動中発光パターンで発光した後、普通図柄始動手段７１による遊技球検出時に取得された普通乱数情報に含まれる当り判定乱数値が予め定められた当り判定値と一致する場合には当り態様で、それ以外の場合にははずれ態様で変動を停止する。なお、普通図柄を構成する２個のＬＥＤ７０は、それらの発光態様（例えば点灯／消灯）の組み合わせにより一又は複数の当り態様と一又は複数のはずれ態様とを表示可能であり、また普通変動中発光パターンは、例えば特定の複数種類（ここでは２種類）の発光態様を所定時間（例えば１２８ｍｓ）毎に切り替えるようになっている。
また、普通図柄表示手段６１の図柄変動中と普通利益状態中とを含む普通保留期間中に普通図柄始動手段７１が遊技球を検出した場合には、それによって取得された普通乱数情報が予め定められた上限保留個数、例えば４個を限度として保留記憶され、普通保留期間が終了する毎に１個ずつ消化されて普通図柄の変動が行われる。普通乱数情報の記憶個数（普通保留個数）は、普通保留個数表示手段６２等によって遊技者に報知される。普通保留個数表示手段６２は、図６に示すように遊技情報表示手段６０における所定個数（ここでは２個）のＬＥＤ７０で構成されており、それら２個のＬＥＤ７０の夫々の発光態様（例えば点灯／点滅／消灯）の組み合わせにより、０～４個の５種類の普通保留個数を表示可能となっている。
第１特別図柄始動手段７２は、第１特別図柄表示手段６３による図柄変動を開始させるためのもので、開閉手段を有しない非開閉式入賞手段により構成され、入賞した遊技球を検出する遊技球検出スイッチ（図示省略）を備えている。この第１特別図柄始動手段７２は、図５に示すように例えば始動入賞ユニット５８に設けられ、ステージ８３の中央落下部８６に対応してその下側に上向き開口状に配置されており、左流下経路８４ａ側のワープ入口８５からステージ８３を経て入賞するルートが存在すること等により、右流下経路８４ｂを流下してきた遊技球よりも左流下経路８４ａを流下してきた遊技球の方が高い確率で入賞可能となっている。なお、この第１特別図柄始動手段７２に遊技球が入賞すると、１入賞当り所定個数の遊技球が賞球として払い出される。
第２特別図柄始動手段７３は、第２特別図柄表示手段６４による図柄変動を開始させるためのもので、開閉部８８の作動によって遊技球が入賞可能な開状態と入賞不可能（又は開状態よりも入賞困難）な閉状態とに変化可能な開閉式入賞手段により構成され、入賞した遊技球を検出する遊技球検出スイッチ（図示省略）と、開閉部８８を開閉する電磁ソレノイド等の開閉駆動手段とを備えており、普通図柄表示手段６１の変動後の停止図柄が当り態様となって普通利益状態が発生した場合に、開閉部８８が所定時間閉状態から開状態に変化するようになっている。
この第２特別図柄始動手段７３は、図５に示すように例えば中央表示枠ユニット５７の右部における前面装着板８１上で且つ普通図柄始動手段７１の下流側に配置されており、右流下経路８４ｂを流下してきた遊技球が入賞可能となっている。なお、開閉部８８は例えば下部側に設けられた左右方向の回転軸廻りに揺動可能であり、閉状態では前面装着板８１と略面一となって遊技球が前側を通過可能となり、開状態では前面装着板８１の前側で後ろ下がりの傾斜状となって遊技球を後向きに入賞させるようになっている。この第２特別図柄始動手段７３に遊技球が入賞すると、１入賞当り所定個数の遊技球が賞球として払い出される。
第１特別図柄表示手段６３は、図６に示すように遊技情報表示手段６０における所定個数（ここでは８個）のＬＥＤ７０で構成されており、第１特別図柄始動手段７２が遊技球を検出することを条件に、第１特別図柄を構成するそれら８個のＬＥＤ７０が特別変動中発光パターンで発光した後、第１特別図柄始動手段７２による遊技球検出時に取得された第１特別乱数情報に含まれる大当り判定乱数値が予め定められた大当り判定値と一致する場合には第１大当り態様で、それ以外の場合には第１はずれ態様で変動を停止するようになっている。第１特別図柄表示手段６３の変動後の停止図柄が第１大当り態様となった場合には第１特別利益状態が発生する。
第２特別図柄表示手段６４は、図６に示すように遊技情報表示手段６０における所定個数（ここでは８個）のＬＥＤ７０で構成されており、第２特別図柄始動手段７３が遊技球を検出することを条件に、第２特別図柄を構成するそれら８個のＬＥＤ７０が特別変動中発光パターンで発光した後、第２特別図柄始動手段７３による遊技球検出時に取得された第２特別乱数情報に含まれる大当り判定乱数値が予め定められた大当り判定値と一致する場合には第２大当り態様で、それ以外の場合には第２はずれ態様で変動を停止するようになっている。第２特別図柄表示手段６４の変動後の停止図柄が第２大当り態様となった場合には第２特別利益状態が発生する。
第１，第２特別図柄表示手段６３，６４は、各８個のＬＥＤ７０の発光態様（例えば点灯／消灯）の組み合わせにより一又は複数の第１，第２大当り態様と一又は複数の第１，第２はずれ態様とを表示可能であり、また特別変動中発光パターンは、特定の複数種類（ここでは２種類）の発光態様を所定時間（例えば１２８ｍｓ）毎に切り替えるようになっている。
また、第１特別図柄表示手段６３の図柄変動中、第２特別図柄表示手段６４の図柄変動中及び第１，第２特別利益状態中を含む特別保留期間中に第１，第２特別図柄始動手段７２，７３が遊技球を検出した場合には、それによって取得された第１，第２特別乱数情報が夫々予め定められた上限保留個数、例えば各４個を限度として保留記憶される。そして、特別保留期間が終了した時点で第２特別図柄側の保留記憶が１以上の場合にはその第２特別図柄の保留記憶を１個消化して第２特別図柄の変動を行い、第１特別図柄側の保留記憶のみが１以上の場合にはその第１特別図柄の保留記憶を１個消化して第１特別図柄の変動を行う。このように本実施形態では、第１特別図柄と第２特別図柄とが共に変動中になることはなく、また第１特別図柄側と第２特別図柄側との両方に保留記憶がある場合には、第２特別図柄の変動を優先的に行うようになっている。
なお、第１，第２特別乱数情報の記憶個数（第１，第２特別保留個数）は、第１，第２特別保留個数表示手段６５，６６、液晶表示ユニット７６等によって遊技者に報知される。ここで、第１，第２特別保留個数表示手段６５，６６は、図６に示すように遊技情報表示手段６０における所定個数（ここでは各２個）のＬＥＤ７０で構成され、それらの発光態様（例えば点灯／点滅／消灯）の組み合わせにより、０～４個の５種類の第１，第２特別保留個数を表示可能となっている。
大入賞手段７４は、遊技球が入賞可能な開状態と入賞不可能な閉状態とに切り換え可能な開閉板８９を備えた開閉式入賞手段で、図５に示すように例えば中央表示枠ユニット５７に設けられ、入賞した遊技球を検出する遊技球検出スイッチ（図示省略）と、開閉板８９を開閉する電磁ソレノイド等の開閉駆動手段とを備えており、第２特別図柄始動手段７３の下流側で且つ第１特別図柄始動手段７２の上流側に配置されていることにより、左流下経路８４ａを流下してきた遊技球よりも右流下経路８４ｂを流下してきた遊技球の方が高い確率で入賞可能となっている。この大入賞手段７４は、第１，第２特別図柄表示手段６３，６４の第１，第２特別図柄が変動後に第１，第２大当り態様（特定態様）で停止した場合に発生する第１，第２特別利益状態において、開閉板８９が一又は複数種類の開放パターンの何れかに従って前側に開放して、その上に落下してきた遊技球を内部へと入賞させるようになっている。この大入賞手段７４に遊技球が入賞すると、１入賞当り所定個数の遊技球が賞球として払い出される。
また液晶表示ユニット７６には、第１，第２特別図柄表示手段６３，６４による第１，第２特別図柄の変動表示と並行して演出図柄９０を変動表示可能である他、第１，第２特別保留個数を示す第１，第２保留画像Ｘ１～Ｘ４，Ｙ１～Ｙ４，変動中保留画像Ｚ等の各種画像を表示可能となっている。
ここで演出図柄９０は、数字図柄その他の複数個の図柄で構成される図柄列を複数（ここでは左右方向に３つ）備えており、またそれら各図柄列を構成する各図柄は、図５に示すように、１～８等の数字、その他で構成される図柄本体部９０ａと、この図柄本体部９０ａに付随するキャラクタその他の装飾部９０ｂとの結合で構成されている。なお演出図柄９０は、拡大又は縮小、表示位置の変更、装飾部９０ｂの消去等、表示態様を任意に変化させることが可能である。
演出図柄９０は、例えば第１，第２特別図柄の変動開始と略同時に所定の変動パターンに従って図柄列毎に縦スクロール等による変動を開始すると共に、所定の有効ライン上の停止図柄が所定態様となるように例えば第１，第２特別図柄の変動停止と略同時に最終停止する。なお演出図柄９０では、例えば有効ライン上の全ての停止図柄が同じ場合が大当り演出態様、それ以外が外れ演出態様となっており、第１，第２特別図柄が第１，第２大当り態様となる場合には演出図柄９０は大当り演出態様となり、第１，第２特別図柄が第１，第２外れ態様となる場合には演出図柄９０は外れ演出態様となる。
また第１，第２保留画像Ｘ１～Ｘ４，Ｙ１～Ｙ４，変動中保留画像Ｚに関しては、第１，第２特別図柄始動手段７２，７３が遊技球を検出することに基づいて第１，第２特別保留個数が増加した場合に、第１，第２保留画像Ｘ１～，Ｙ１～を液晶表示ユニット７６上に１個追加表示し、また第１，第２特別図柄表示手段６３，６４による第１，第２特別図柄の新たな変動が開始することに基づいて第１，第２特別保留個数が減少した場合に、例えば変動中保留画像Ｚを消去し、第１，第２保留画像Ｘ１～，Ｙ１～を待ち行列の前側（例えば画面右側）に向けて１個分ずつシフトすると共に、押し出された先頭の第１，第２保留画像Ｘ１，Ｙ１を例えば所定位置まで移動させて新たな変動中保留画像Ｚに変化させるようになっている。
また遊技盤１６の裏側には、図７に示すように、液晶表示ユニット７６を遊技盤１６の後側で支持するための裏ケース９１が装着され、この裏ケース９１の背面側に、主制御部９２を構成する主制御基板９３が格納された主基板ケース９４、演出制御部９５を構成する演出インターフェース基板９６、液晶インターフェース基板９７、液晶制御基板９８及びＲＯＭ基板９９が格納された演出基板ケース１００等が着脱自在に装着されている。
ここで、演出インターフェース基板９６、液晶インターフェース基板９７、液晶制御基板９８及びＲＯＭ基板９９について、演出基板ケース１００への格納状態の詳細について図８，図９を参照しつつ説明する。
演出インターフェース基板９６と液晶インターフェース基板９７とは、夫々の表面９６ａ，９７ａが後側となる向きで、左右に互いに近接した状態で配置されている。そして、演出インターフェース基板９６と液晶インターフェース基板９７とは、演出インターフェース基板９６における液晶インターフェース基板９７側の縁部に沿って配置された演出ＩＦ第１，第２コネクタＣＮ１１，ＣＮ１２と、液晶インターフェース基板９７における演出インターフェース基板９６側の縁部に沿って配置された液晶ＩＦ第１，第２コネクタＣＮ２１，ＣＮ２２とを夫々左右方向に直結することによって互いに一体化されている。なお、演出インターフェース基板９６では、その表裏両面に各種電子部品が配置されているが、音声プロセッサ１０１、デジタルアンプ１０２等の各種ＩＣ、液晶ＩＦ第１～第３コネクタＣＮ２１～ＣＮ２３等の各種コネクタ、音声ＲＯＭ１０３等は表面９６ａ側に配置されている。また液晶インターフェース基板９７についても、その表裏両面に各種電子部品が配置されているが、液晶ＩＦ第１～第３コネクタＣＮ２１～ＣＮ２３等の各種コネクタについては表面９７ａ側に配置されている。
また液晶制御基板９８は、その表面９８ａが後向きとなり、裏面９８ｂが演出インターフェース基板９６及び液晶インターフェース基板９７の表面９６ａ，９７ａと対向するように、演出インターフェース基板９６及び液晶インターフェース基板９７の後側に配置されている。そして液晶制御基板９８は、その裏面９８ｂ側に設けられた液晶制御第１コネクタＣＮ３１を演出インターフェース基板９６側の演出ＩＦ第３コネクタＣＮ１３に、同じく裏面９８ｂ側に設けられた液晶制御第２コネクタＣＮ３２を液晶インターフェース基板９７側の液晶ＩＦ第３コネクタＣＮ２３に夫々直結することにより、演出インターフェース基板９６及び液晶インターフェース基板９７と一体化されている。なお、液晶制御基板９８では、その表裏両面に各種電子部品が配置されており、表面９８ａ側には複合チップ１０４、制御ＲＯＭ１０５、ＤＲＡＭ１０６、液晶制御第３コネクタＣＮ３３等が配置され、裏面９８ｂ側には液晶制御第１，第２コネクタＣＮ３１，ＣＮ３２等が配置されている。
またＲＯＭ基板９９は、表面９９ａが後向きとなり、裏面９９ｂが演出インターフェース基板９６、液晶インターフェース基板９７のうちの例えば液晶インターフェース基板９７の表面９７ａと対向するように、液晶制御基板９８に隣接して例えばその下側に配置されている。そしてＲＯＭ基板９９は、その表面９９ａ側の上縁部に配置されているＲＯＭ第１コネクタＣＮ４１を、液晶制御基板９８の下縁部に配置されている液晶制御第３コネクタＣＮ３３に直結することにより液晶制御基板９８と一体化されている。なお、ＲＯＭ基板９９では、その表裏両面に各種電子部品が配置されているが、ＣＧＲＯＭ１０７、ＲＯＭ第１コネクタＣＮ４１等については表面９９ａ側に配置されている。
以上説明したように、基板９６～９９は、互いのコネクタ同士を直結することにより、演出インターフェース基板９６及び液晶インターフェース基板９７の表面９６ａ，９７ａと液晶制御基板９８及びＲＯＭ基板９９の裏面９８ｂ，９９ｂとを、所定の隙間を空けて対向させた状態で接続され、一体化される。従って、それら基板９６～９９を互いに接続した状態では、液晶制御基板９８の裏面９８ｂ側は、演出インターフェース基板９６及び液晶インターフェース基板９７の陰になって目視することができない。
演出基板ケース１００は透明な合成樹脂製で、基板９６～９９の裏面側を覆うベース体１１１と、基板９６～９９の表面側を覆うカバー体１１２とで略箱形に形成されている。基板９６～９９を演出基板ケース１００に格納する際には、まず液晶制御基板９８とＲＯＭ基板９９とを、コネクタの直結により互いに連結した状態で、カバー体１１２の内側の所定位置にねじ止めにより固定する。このとき、液晶制御基板９８、ＲＯＭ基板９９の表面９８ａ，９９ａが、カバー体１１２の背壁１１３の内面側に所定の隙間を挟んで対向する。
次に、演出インターフェース基板９６と液晶インターフェース基板９７とを、コネクタの直結により互いに連結した状態で、液晶制御基板９８及びＲＯＭ基板９９の背面側からカバー体１１２の内側の所定位置に嵌め込む。このとき、演出インターフェース基板９６側の演出ＩＦ第３コネクタＣＮ１３が液晶制御基板９８側の液晶制御第１コネクタＣＮ３１に、液晶インターフェース基板９７側の液晶ＩＦ第３コネクタＣＮ２３が液晶制御基板９８側の液晶制御第２コネクタＣＮ３２に夫々結合される。
続いて、ベース体１１１を、演出インターフェース基板９６及び液晶インターフェース基板９７の裏面９６ｂ，９７ｂ側からカバー体１１２に嵌め合わせる。そして更に、ベース体１１１の外側から演出インターフェース基板９６、液晶インターフェース基板９７の通孔１１４を介してカバー体１１２側のねじ止め基部１１５に対してねじ止めすることにより、基板９６～９９は演出基板ケース１００内の所定位置に固定される。基板９６～９９が格納された演出基板ケース１００は、ベース体１１１を前側、カバー体１１２を後側に向けた状態で、裏ケース９１の背面側に着脱自在に装着される。
また前枠３の裏側には、図７に示すように、遊技盤１６の裏側を開閉自在に覆う裏カバー１２１が着脱自在に装着されると共に、その上側に遊技球タンク１２２とタンクレール１２３とが、左右一側に払出手段３２と払出通路１２４とが夫々装着されており、遊技球が大入賞手段７４等の入賞口に入賞したとき、又は図外の自動球貸し機から球貸し指令があったときに、遊技球タンク１２２内の遊技球をタンクレール１２３経由で払出手段３２により払い出し、その遊技球を払出通路１２４経由で上皿３３に案内するようになっている。なお、裏カバー１２１は、演出基板ケース１００の略全体と主基板ケース９４の上部側の一部分とを後側から覆うように配置されている。
また、前枠３の裏側下部には、基板装着台１２５が着脱自在に装着されており、この基板装着台１２５の背面側に、電源基板１２６が格納された電源基板ケース１２７、払出発射制御基板１２８が格納された払出発射基板ケース１２９が夫々着脱自在に装着されている。
図１０は本パチンコ機の全体回路構成を示すブロック図である。図１０に示すように、本パチンコ機の全体回路構成は、遊技盤１６側に搭載される盤側部材１３１と、前枠３側に搭載される枠側部材１３２とで構成されている。
盤側部材１３１は、主制御部９２を構成する主制御基板９３、演出制御部９５を構成する演出インターフェース基板９６、液晶インターフェース基板９７、液晶制御基板９８及びＲＯＭ基板９９の他、遊技盤中継基板１３３、ＬＥＤ接続基板１３４、主制御中継基板１３５、電源中継基板１３６、枠ＬＥＤ中継基板１３７等で構成されている。
主制御基板９３は、遊技制御を統括的に行うもので、普通図柄始動手段７１や大入賞手段７４等に設けられた遊技球検出スイッチ、大入賞手段７４等に設けられた開閉駆動手段、遊技盤１６の各部に配置された磁気、電波、振動等の各種センサ、遊技情報表示手段６０等が、遊技盤中継基板１３３等の中継基板を介して、或いは中継基板を介することなく直接的に接続されている。また主制御基板９３は、演出制御ハーネス１３８を介して演出インターフェース基板９６に接続されており、制御コマンドＣＭＤとストローブ信号ＳＴＢとを送信可能となっている。
主制御中継基板１３５、電源中継基板１３６及び枠ＬＥＤ中継基板１３７は、盤側部材１３１を枠側部材１３２に接続するためのもので、主制御基板９３は主制御中継基板１３５を介して払出発射制御基板１２８に接続され、演出インターフェース基板９６は電源中継基板１３６を介して電源基板１２６に、枠ＬＥＤ中継基板１３７を介して枠下ＬＥＤ接続基板１３９に夫々接続されている。遊技盤１６側の主制御中継基板１３５、電源中継基板１３６、枠ＬＥＤ中継基板１３７には、盤側第１～第３コネクタＣＮ１ａ～ＣＮ３ａが夫々遊技盤１６の後側に対応して配置され、また内枠６側の遊技盤装着部１４（図２）には、枠側第１～第３コネクタＣＮ１ｂ～ＣＮ３ｂが夫々盤側第１～第３コネクタＣＮ１ａ～ＣＮ３ａに対向するように配置されており、遊技盤１６が内枠６の遊技盤装着部１４に前側から装着されたとき、盤側第１～第３コネクタＣＮ１ａ～ＣＮ３ａが枠側第１～第３コネクタＣＮ１ｂ～ＣＮ３ｂに夫々結合されるようになっている。なお、枠側第１コネクタＣＮ１ｂは、払出発射制御基板１２８に接続される払出発射制御中継ハーネス１４１の一端側に設けられ、枠側第２コネクタＣＮ２ｂは、電源基板１２６に接続される演出制御電源ハーネス１４２の一端側に設けられ、枠側第３コネクタＣＮ３ｂは、枠下ＬＥＤ接続基板１３９に接続される枠下ＬＥＤ接続ハーネス１４３の一端側に設けられている。
また、演出制御部９５を構成する演出インターフェース基板９６、液晶インターフェース基板９７、液晶制御基板９８及びＲＯＭ基板９９は、既に説明したようにハーネスを介することなくコネクタ同士を直結することによって互いに一体化されている。
液晶インターフェース基板９７には、バックライトハーネス１４４、液晶表示ユニットハーネス１４５を介して液晶表示ユニット７６が接続されている。また演出インターフェース基板９６には、ＬＥＤ接続ハーネス１４６を介してＬＥＤ接続基板１３４が接続されている。ＬＥＤ接続基板１３４には、遊技盤１６側の各種ＬＥＤ基板の他、可動体７７～７９の駆動制御に使用するモータ、ソレノイド等の可動体駆動手段、位置検出スイッチ等が接続されている。
枠側部材１３２は、電源基板１２６、払出発射制御基板１２８を中心に構成されている。電源基板１２６は、ＡＣ２４Ｖを受けて各種の直流電圧を出力するもので、払出発射制御基板１２８にＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３５Ｖを、枠下ＬＥＤ接続基板１３９にＤＣ１２Ｖを夫々出力する他、電源中継基板１３６を介して演出インターフェース基板９６にＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３５Ｖを出力するようになっている。払出発射制御基板１２８にはバックアップ基板１４７が接続されており、払出発射制御基板１２８から主制御基板９３に対しては、電源基板１２６から受けたＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３５Ｖの他、バックアップ電源、電源異常信号等が、主制御中継基板１３５を介して出力される。
また払出発射制御基板１２８には、発射手段１７を構成する発射駆動手段１７ｄ、外部のホストコンピュータ等に各種情報を出力するための外部端子板１４８、外部の遊技球貸出装置を接続するための貸出装置接続端子板１４９の他、枠中継基板１５０、受け皿中継基板１５１等が接続されている。
枠中継基板１５０は、内枠６側に配置された払出モータ３２ａ、払出計数スイッチ３２ｂ、前扉・内枠開放スイッチ１５２等と払出発射制御基板１２８との接続を中継するものである。また受け皿中継基板１５１は、前扉７側の発射接続基板１５３、球詰まり検出基板１５４、度数表示基板１５５等と払出発射制御基板１２８との接続を中継するものである。発射接続基板１５３には、発射ハンドル３５を構成する可変抵抗器３５ａ、発射停止スイッチ３５ｂ、タッチセンサ３５ｃの他、球送りユニット５３ａに設けられた球送りソレノイド５３ｃ等が接続されている。
また、枠下ＬＥＤ接続基板１３９には、内枠６側の下部スピーカ１８の他、前扉７側の枠左下ＬＥＤ接続基板１５６が接続されている。枠左下ＬＥＤ接続基板１５６には、前扉７側の電飾を構成するＬＥＤ基板１５７、発射ハンドル３５に配置されたハンドルＬＥＤ基板１５８、演出ボタン４１やその内部のＬＥＤ基板等が接続される演出ボタンＬＥＤ接続基板１５９、音量／光量調整ボタン３９，４０等が接続される音量光量ボタン基板１６０、上部スピーカ２５、サイドユニット３０に接続されるサイドユニット中継基板１６１等が接続されている。
続いて、演出制御部９５を構成する演出インターフェース基板９６、液晶インターフェース基板９７、液晶制御基板９８及びＲＯＭ基板９９の回路構成について、図１０，図１１を参照しつつ詳細に説明する。
図１０に示すように、演出インターフェース基板９６は、各種入出力バッファの他、液晶制御基板９８の複合チップ１０４に搭載されているＣＰＵ回路１７１（図１１）から受ける指示に基づいて音声信号を再生する音声プロセッサ１０１、再生される音声信号の元データである圧縮音声データ等を記憶する音声ＲＯＭ１０３、音声プロセッサ１０１から出力される音声信号を受けるデジタルアンプ１０２等を備えている。音声プロセッサ１０１は、内部回路の異常動作時に内部回路の設定値を自動的にデフォルト値にリセットするＷＤＴ回路と、音声制御レジスタＳＲＧとを内蔵しており、音声制御レジスタＳＲＧが、複合チップ１０４のＣＰＵ回路１７１から受ける動作パラメータに基づいて音声ＲＯＭ１０３にアクセスし、必要な音声信号を再生してデジタルアンプ１０２に出力するようになっている。
演出インターフェース基板９６に搭載されている各種入出力バッファには、主制御基板９３から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けて液晶制御基板９８の複合チップ１０４に転送するための入力バッファ、枠ＬＥＤ中継基板１３７を経由して演出ボタン４１等のスイッチ信号を受けて液晶制御基板９８の複合チップ１０４に転送するための入力バッファ、液晶制御基板９８から受けたシリアル信号を枠ＬＥＤ中継基板１３７を経由してＬＥＤ基板等のドライバＩＣに転送するための出力バッファ、ＬＥＤ接続基板１３４を経由して可動体の位置検出スイッチ等のスイッチ信号を受けて液晶制御基板９８の複合チップ１０４に転送するための入力バッファ、液晶制御基板９８から受けたシリアル信号をＬＥＤ接続基板１３４を経由してＬＥＤ基板等のドライバＩＣに転送するための出力バッファ等がある。
また液晶制御基板９８には、ＣＰＵ回路１７１を内蔵する複合チップ（チップ）１０４と、ＣＰＵ回路１７１の制御プログラムを記憶する制御ＲＯＭ（チップと接続されるＲＯＭ）１０５と、大量のデータを高速にアクセス可能なＤＲＡＭ（Dynamic Random Access Memory）１０６とが搭載されており、その液晶制御基板９８に接続されているＲＯＭ基板９９には、演出制御に必要な大量のＣＧデータを記憶するＣＧＲＯＭ１０７が搭載されている。
制御ＲＯＭ１０５は、チップセレクト信号ＣＳ０で選択されるアドレス空間ＣＳ０に位置付けされている。またＤＲＡＭ１０６は、チップセレクト信号ＣＳ５で選択されるアドレス空間ＣＳ５に位置付けされている。
図１１は、液晶制御基板９８に搭載される複合チップ１０４について、関連する回路素子も含めて図示した回路ブロック図である。図示の通り、複合チップ１０４には、所定時間毎にディスプレイリストＤＬを発行するＣＰＵ回路１７１と、発行されたディスプレイリストＤＬに基づいて画像データを生成し、液晶表示ユニット７６を駆動するＶＤＰ回路１７２とが内蔵されている。そして、ＣＰＵ回路１７１とＶＤＰ回路１７２とは、互いの送受信データを中継するＣＰＵＩＦ回路１７３を介して接続されている。
ＣＰＵ回路１７１は、複合チップ１０４のＨＣＬＫＩ端子で受けた発振器ＯＳＣ１からの発振出力（例えば１００／３ＭＨｚ）を周波数逓倍（例えば８逓倍）して、２６６．７ＭＨｚ程度のＣＰＵ動作クロックとしている。ここで、発振器ＯＳＣ１は、スペクトラムス拡散波を出力するよう構成されることで、電波障害／電磁妨害を防止するＥＭＩ（Electromagnetic Interference）対策を図っている。
一方、ＶＤＰ回路１７２は、複合チップ１０４のＰＬＬＲＥＦ端子で受けた発振器ＯＳＣ２からの発振出力（例えば４０ＭＨｚ）を、必要に応じて周波数逓倍した上で、ＶＤＰ回路１７２のシステムクロック、表示装置用の表示クロック（ドットクロックなど）、及び外付けのＤＲＡＭ１０６のＤＤＲクロックとして使用している。即ち、発振器ＯＳＣ２の出力は、ＶＤＰ回路１７２全体のリファレンスクロックとして機能している。
そこで、このリファレンスクロックの重要性を考慮して、発振器ＯＳＣ２をＶＤＰ回路１７２と同じ電源電圧３．３Ｖで動作させると共に、出力イネーブル端子ＯＥがＨレベル（＝３．３Ｖ）であることを条件に、リファレンスクロックを発振出力し、電源電圧３．３Ｖが所定レベル以下に低下した場合には、マスク不能の割込み（ＮＭＩ）が生じるよう構成されている。
また複合チップ１０４にはＨＢＴＳＬ端子が設けられており、このＨＢＴＳＬ端子の論理レベルに基づいて、電源投入（ＣＰＵリセット）後に実行されるブートプログラム（初期設定プログラム）を記憶するＲＯＭを特定している。図示の通り、本実施形態ではＨＢＴＳＬ＝Ｌに設定されており、ＣＰＵ回路１７１のアドレス空間ＣＳ０のゼロ番地が制御ＲＯＭ１０５に割り当てられている。
ＣＰＵＩＦ回路１７３には、制御プログラムや必要な制御データを不揮発的に記憶する制御ＲＯＭ１０５と、２Ｍバイト程度の記憶容量を有するワークメモリ（ＲＡＭ）１７４とが接続されており、各々ＣＰＵ回路１７１、ＶＤＰ回路１７２からアクセス可能となっている。
なお、制御ＲＯＭ１０５は、チップセレクト信号ＣＳ０で選択されるアドレス空間ＣＳ０に位置付けられ、ワークメモリ１７４は、チップセレクト信号ＣＳ６で選択されるアドレス空間ＣＳ６に位置付けられている。このワークメモリ１７４には、液晶表示ユニット７６の一フレームを特定する一連の指示コマンドが記載されたディスプレイリストＤＬを一次的に記憶するＤＬバッファＢＵＦが確保されている。
ＣＰＵ回路１７１は、汎用のワンチップマイコンと同等の性能を有する回路であり、制御ＲＯＭ１０５の制御プログラムに基づいて画像演出を統括的に制御する演出制御ＣＰＵ１８１と、１６ｋバイト程度の記憶容量を有してＣＰＵの作業領域として使用される内蔵ＲＡＭ１８２と、演出制御ＣＰＵ１８１を経由しないでデータ転送を実現するためのＤＭＡＣ（Direct Memory Access Controller ）１８３と、複数の入力ポートＳｉ及び出力ポートＳｏを有するシリアル入出力ポート（ＳＩＯ）１８４と、複数の入力ポートＰｉ及び出力ポートＰｏを有するパラレル入出力ポート（ＰＩＯ）１８５と、それら各部の動作を制御するべく設定値が設定される制御レジスタ（ＲＥＧ）１８６等を備えている。
パラレル入出力ポート１８５は、入出力回路１８７等を介して外部機器（演出インターフェース基板９６）に接続されており、演出制御ＣＰＵ１８１は、入出力回路１８７を経て、演出ボタン４１等のスイッチ信号、制御コマンドＣＭＤ、割込み信号ＳＴＢ等を受信するようになっている。
また本実施形態では、発光演出と可動体演出のために、ＶＤＰ回路１７２のＳＭＣ部（Serial Management Controller）１８８を使用している。ＳＭＣ部１８８は、ＬＥＤコントローラとモータコントローラとを内蔵し、クロック同期方式でシリアル信号を出力可能となっている。また、モータコントローラは、所定の制御レジスタへの設定値に基づいて、任意のタイミングでラッチパルスを出力可能であり、またクロック同期方式でシリアル信号を入力可能となっている。そこで本実施形態では、クロック信号に同期してモータ駆動信号やＬＥＤ駆動信号をＳＭＣ部１８７から出力させる一方、適宜のタイミングで、ラッチパルスを動作制御信号ＥＮＡＢＬＥとして出力するようになっている。また、可動体駆動手段を構成するモータ群Ｍ１～Ｍｎからの原点センサ信号ＳＮ０～ＳＮｎをクロック同期方式でシリアル入力するようになっている。
続いて、演出制御部９５を構成する液晶制御基板９８について、配線パターン等の詳細を説明する。液晶制御基板９８は、基板本体１９０（図８参照）に複数の配線層、具体的には表面（第１面）９８ａ側の第１配線層Ｌ１と、裏面（第２面）９８ｂ側の第６配線層Ｌ６と、それらの間に配置される第２～第５配線層Ｌ２～Ｌ５とよりなる計６層の第１～第６配線層Ｌ１～Ｌ６（図１２～図１７）を備えている。なお、第２配線層Ｌ２（図１３）はグランドに接続されるベタ配線層、第５配線層Ｌ５（図１６）は電源に接続されるベタ配線層となっている。また、液晶制御基板９８の基板本体１９０には多数のビア（層間導通部）が板厚方向に設けられており、複数の配線層Ｌ１～Ｌ６はそれらのビア（層間導通部）を介して互いに導通されている。本実施形態で使用されるビアは、スルーホールにメッキを施したスルーホール型のビアで、基板本体１９０の表面（第１面）９８ａから裏面（第２面）９８ｂまで貫通している。
なお以下の説明では、各配線層Ｌ１～Ｌ６の面内での方向や向きについては、図１２～図１７に座標系で示すように、同図における左右方向をＸ方向、同じく上下方向をＹ方向とし、右向き／左向きを夫々＋Ｘ／－Ｘ方向（側）、上向き／下向きを夫々＋Ｙ／－Ｙ方向（側）とする。また、斜め方向についても斜め＋Ｘ－Ｙ方向、斜め－Ｘ－Ｙ方向のように表現する。なお図７，図８等より明らかなように、液晶制御基板９８を遊技機本体１に装着した状態では、液晶制御基板９８の＋Ｘ方向が上向き、同じく＋Ｙ方向が遊技機本体１に向かって右向き（背面視で左向き）となる。
図１２に示すように、表面９８ａ側の第１配線層Ｌ１には、複合チップ（第１電子部品）１０４が配置される複合チップ配置領域（第１配置領域）１９１と、制御ＲＯＭ（第２電子部品、特定電子部品）１０５が配置される制御ＲＯＭ配置領域（第２配置領域）１９２とが設けられている。複合チップ配置領域１９１は、複合チップ１０４の形状に対応する略正方形で、液晶制御基板９８の表面９８ａにおける中央部付近に配置されている。複合チップ配置領域１９１内には、複合チップ１０４の各端子に対応するドット状の端子接続部が略等間隔でマトリックス状に配置されている。なお複合チップ１０４は、３２行３２列（但し四隅の４個は欠落）で配列される計１０２０個の端子を底面側に備えており、それら各端子を夫々対応する端子接続部に接続させた状態で複合チップ配置領域１９１に装着されている。
制御ＲＯＭ配置領域１９２は、制御ＲＯＭ１０５を装着するＲＯＭソケット１９３（図８参照）の形状に対応してＹ方向に長い略長方形で、その長辺の長さが複合チップ配置領域１９１の一辺の長さと同程度となっている。制御ＲＯＭ配置領域１９２は、複合チップ配置領域１９１に対して＋Ｘ側の近傍に配置されており、制御ＲＯＭ配置領域１９２の－Ｘ側，＋Ｘ側の長辺である第１，第２縁部１９２ａ，１９２ｂのうちの第１縁部１９２ａが、複合チップ配置領域１９１における＋Ｘ側の第１縁部１９１ａに対して、－Ｙ方向にずれた状態で所定距離をおいて対向している。
制御ＲＯＭ配置領域１９２には、その両長辺、即ち第１，第２縁部１９２ａ，１９２ｂに沿って夫々複数個（ここでは各３５個）の端子接続部（ＲＯＭ端子接続部）が配列されている。また制御ＲＯＭ配置領域１９２には、制御ＲＯＭ１０５を着脱可能に支持するＲＯＭソケット１９３が固定されており、そのＲＯＭソケット１９３に制御ＲＯＭ１０５が着脱自在に装着されている（図８）。制御ＲＯＭ１０５には、その両端部に沿って夫々複数（ここでは各３５個）の端子が配列されており、それら各端子が、ＲＯＭソケット１９３を介して制御ＲＯＭ配置領域１９２の各端子接続部に接続されている。
なおＲＯＭソケット１９３は、図８に示すように、制御ＲＯＭ配置領域１９２に対応する略長方形の底壁１９３ａと、その底壁１９３ａ上に装着された制御ＲＯＭ１０５の両縁部を係脱可能に保持する一対のＲＯＭ保持部１９３ｂとを備えており、底壁１９３ａが制御ＲＯＭ配置領域１９２の略全体を覆う状態で液晶制御基板９８の表面９８ａに固定されている。従って、第１配線層Ｌ１における制御ＲＯＭ配置領域１９２内の配線パターン（ビア等）については、ＲＯＭソケット１９３から制御ＲＯＭ１０５を取り外した状態でもＲＯＭソケット１９３の底壁（遮蔽壁）１９３ａによって遮蔽され、外部から視認することはできない。これにより、複合チップ１０４と制御ＲＯＭ１０５とを接続する配線パターンを不正改造するなどのゴト行為に対する予防性を高めることが可能となる。また、制御ＲＯＭ配置領域１９２内に配線パターンを引くことで、それ以外の領域に配線スペースを確保することが可能となる。
また図１７に示すように、裏面９８ｂ側の第６配線層Ｌ６には、液晶制御第１コネクタＣＮ３１が配置される第１コネクタ配置領域１９４と、液晶制御第２コネクタＣＮ３２が配置される第２コネクタ配置領域１９５とが設けられている。第１コネクタ配置領域１９４は、Ｘ方向に長い略長方形で、液晶制御基板９８の裏面９８ｂにおける＋Ｙ側の縁部近傍に配置されている。第１コネクタ配置領域１９４内には、液晶制御第１コネクタＣＮ３１の各端子に対応する端子接続部が、一対の長辺に沿って夫々複数（ここでは各７０個）配列されている。また第２コネクタ配置領域１９５は、Ｘ方向に長い略長方形で、液晶制御基板９８の裏面９８ｂにおける－Ｙ側の縁部近傍に配置されている。第２コネクタ配置領域１９５内には、液晶制御第２コネクタＣＮ３２の各端子に対応する端子接続部が、一対の長辺に沿って夫々複数（ここでは各５０個）配列されている。
複合チップ１０４の全ての端子のうち、制御ＲＯＭ１０５に接続される端子については、複合チップ配置領域１９１における制御ＲＯＭ１０５側の第１縁部１９１ａの近傍に集中的に配置されている。図１８は、複合チップ１０４の全ての端子のうち、第１縁部１９１ａ近傍の一部の端子についてその種類（端子情報）を示している。なお、図１８における各端子の配列は、図１２における複合チップ配置領域１９１内の端子接続部の配列と一致させている。
図１８において、ＨＡＤ０～ＨＡＤ２５がアドレス情報を出力するためのアドレス出力端子、ＨＤＴ０～ＨＤＴ１５がデータ情報を入出力するためのデータ入出力端子、ＨＣＳ０がチップセレクト信号を出力するためのチップセレクト出力端子、ＨＲＤがリードストローブ信号を出力するためのリードストローブ出力端子、ＨＲＥＳＥＴがシステムリセット信号を入力するためのシステムリセット端子である。なお以下の説明では、複合チップ配置領域１９１内の端子接続部に、対応する複合チップ１０４の端子の符号ＨＡＤ０～ＨＡＤ２５，ＨＤＴ０～ＨＤＴ１５等をそのまま用いるものとする。例えば、端子接続部ＨＲＤは、リードストローブ出力端子ＨＲＤに対応する端子接続部を示している。
また図１９は、制御ＲＯＭ１０５の各端子についてその種類（端子情報）を示している。図１９に示す各端子のうち、Ａ０～Ａ２４はアドレス情報を入力するためのアドレス入力端子、Ｑ０～Ｑ１５はデータ情報を入出力するためのデータ入出力端子で、夫々複合チップ１０４のアドレス出力端子、データ入出力端子と接続される。ＣＥ＃はチップセレクト信号を入力するためのチップセレクト入力端子で、複合チップ１０４のチップセレクト出力端子と接続される。ＷＥ＃は書き込み可能入力端子で、電源と接続して常にＨレベルとすることにより、ＯＥ＃端子の値（Ｈ／Ｌ）に応じてモードを切り替えることが可能となっている。なお、ＯＥ＃は出力可能入力端子で、複合チップ１０４のリードストローブ出力端子と接続される。
ＲＥＳＥＴ＃はリセット端子で、複合チップ１０４のシステムリセット入力端子ＨＲＥＳＥＴと共に電源電圧監視用集積回路（リセットＩＣ）と接続される。ＷＰ＃／ＡＣＣは書き込み禁止／プログラムインプット端子で、グランド（Ｌレベル）又は電源（Ｈレベル）に接続することで、書き込みの禁止／許容、プログラムの実行禁止／許容を切り替えることが可能となっている。本実施形態では、ＷＰ＃／ＡＣＣ端子は電源に接続され、Ｈレベルに設定されている。ＢＹＴＥ＃は８／１６ｂｉｔモード選択端子で、グランド（Ｌレベル）又は電源（Ｈレベル）に接続することで、８ｂｉｔ通信モードと１６ｂｉｔ通信モードとの何れかを選択することが可能となっている。
なお以下の説明では、制御ＲＯＭ配置領域１９２に対応する端子接続部についても、対応する制御ＲＯＭ１０５の端子の符号Ａ０～Ａ２４，Ｑ０～Ｑ１５，ＣＥ＃等をそのまま用いるものとする。例えば、端子接続部ＲＥＳＥＴ＃は、リセット端子ＲＥＳＥＴ＃に対応する端子接続部を示している。
以下、液晶制御基板９８上に設けられた多数の配線路のうち、複合チップ１０４と制御ＲＯＭ１０５とを接続している配線路を含む複数種類の配線路Ｐ１～Ｐ４７に着目し、その詳細について図面を参照しつつ説明する。なお、図２０～図２５は、図１２～図１７に示す第１～第６配線層Ｌ１～Ｌ６の各配線パターンから夫々配線路Ｐ１～Ｐ４７を構成する部分のみを抽出して示したもので、図２６～図３４はその部分拡大図である。また、図３５～図４０は、配線路Ｐ１～Ｐ４７の配線経路を模式的に示したものである。なお、図３５～図４０において、グレーで表示したビア（例えば図３５の配線路Ｐ１におけるビアｖ８６）は、制御ＲＯＭ配置領域１９２内に配置されているビア（特定層間導通部）を示し、太線で表示した配線路（例えば図３５の配線路Ｐ２における配線路ｃｐ１３）は、制御ＲＯＭ１０５側の端子接続部に対して制御ＲＯＭ配置領域１９２の内側から接続されている配線路を示している。
まず初めに、複合チップ１０４のアドレス出力端子ＨＡＤ０～ＨＡＤ２５に接続される配線路Ｐ１～Ｐ２６について説明する。本実施形態では、アドレス出力端子ＨＡＤ０～ＨＡＤ２５のうち、ＨＡＤ１～ＨＡＤ２５については、制御ＲＯＭ１０５側のアドレス入力端子Ａ０～Ａ２４に夫々接続されるとともに、液晶制御第１コネクタＣＮ３１にも接続されている。一方、アドレス出力端子ＨＡＤ０については、液晶制御第１コネクタＣＮ３１には接続されているが、制御ＲＯＭ１０５側の端子とは接続されていない。
なお、複合チップ１０４のアドレス出力端子ＨＡＤ１～ＨＡＤ２５の配列（図１８）と、それに対応する制御ＲＯＭ１０５のアドレス入力端子Ａ０～Ａ２４の配列（図１９）とを比較すると、両者は明らかに相違している。即ち、複合チップ１０４のアドレス出力端子ＨＡＤ１～ＨＡＤ２５は、図１８に示すように６行に分けて配列されており、行毎に列数は異なるが並び順は一定しているのに対し、制御ＲＯＭ１０５のアドレス入力端子Ａ０～Ａ２４は、図１９に示すように２列に分けて配列されており、各列における並び順に一定の規則性はない。しかも、複合チップ１０４と制御ＲＯＭ１０５の配置位置や配線パターンの数の多さが関係してくることで、配線パターンの引き回しが非常に複雑なものとなる。そのため、複合チップ１０４と制御ＲＯＭ１０５とを接続する配線パターンの引き回しを最適化することは非常に重要であり、それによって配線パターンの線長を短くすることができ、ノイズ低減や基板全体のスリム化を図ることにつながる。また、これらは複合チップ１０４と制御ＲＯＭ１０５との間の関係だけでなく、複合チップ１０４と各種コネクタ等の電子部品との関係性においても同様のことが言える。特に、ＨＡＤ１～ＨＡＤ２５やＨＤＴ１～ＨＤＴ２５などの複合チップ１０４や制御ＲＯＭ１０５、各種コネクタなどの複数の電子部品と接続される配線パターンについては、上述の課題が大きい分、最適化することによる効果も大きいものとなる。
配線路Ｐ１～Ｐ２６のうち、配線路Ｐ１（図３５）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ０が、配線路ｃｐ０により、斜め－Ｘ－Ｙ方向の近傍に配置されたビアｖ０に接続されている。ビアｖ０は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ０を含む）の略中央に配置されている。このビアｖ０は、図２８に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ１によりビアｖ４１と接続されている。このビアｖ４１は、複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されている。そしてビアｖ４１は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ８６と接続されている。このように、第１配線層Ｌ１で端子接続部ＨＡＤ０から引き出された配線路は、２つの配線層Ｌ３，Ｌ４を経て制御ＲＯＭ配置領域１９２内のビアｖ８６に接続されている。
端子接続部ＨＡＤ０からビアｖ８６に達した配線路は、このビアｖ８６で２つに分岐している。第１の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３により、ビアｖ８６からテストポイントＴＰ２８を構成するビアｖ２０５を経て第１コネクタ配置領域１９４内のビアｖ１４６に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４により、端子接続部ｈａｄ０に対して第１コネクタ配置領域１９４の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ５により、ビアｖ８６から終端抵抗ＲＡ１６に接続されている。この終端抵抗ＲＡ１６は、他端側が所定のビアを介して第２配線層Ｌ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
配線路Ｐ２（図３５）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１が、配線路ｃｐ１１により、斜め－Ｘ－Ｙ方向の近傍に配置されたビアｖ５に接続されている。ビアｖ５は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ１を含む）の略中央に配置されている。このビアｖ５は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ１２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ８５に接続されている。このように、端子接続部ＨＡＤ１から引き出された配線路は、端子接続部ＨＡＤ０から引き出された配線路とは異なり、第３配線層Ｌ３は経由せず、第４配線層Ｌ４を経て制御ＲＯＭ配置領域１９２内のビアｖ８５に接続されている。
端子接続部ＨＡＤ１からビアｖ８５に達した配線路は、このビアｖ８５で４つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ１３により、ビアｖ８５から制御ＲＯＭ１０５の端子接続部Ａ０に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１４により、ビアｖ８５から終端抵抗ＲＡ１６に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ１５により、ビアｖ８５から第１コネクタ配置領域１９４内のビアｖ１４５に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１６により、端子接続部ｈａｄ１に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図２８，図３０に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ１７により、ビアｖ８５からビアｖ１８２に接続され、更に図３４に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１８により、デコード回路を構成するデコーダＩＣ１２に接続されている。
なお、図３４等の配線図では省略しているが、デコーダＩＣ１２～ＩＣ１４を含むデコード回路は図４１に示すように構成されている。図４１に示すように、デコーダＩＣ１３，ＩＣ１４は、液晶ＩＦ第３コネクタＣＮ２３等を介して液晶表示ユニット７６等に接続されており、電源投入時に、複合チップ１０４のデータ入出力端子ＨＤＴ０～ＨＤＴ１５からデータ情報が入力される。そしてデコーダＩＣ１３，ＩＣ１４は、デコーダＩＣ１２から入力されるＣＰＵと同期したクロックに基づいて、液晶表示ユニット７６等にデータ情報を出力するため、固定のデータ情報をＣＰＵが毎回送信する必要がない。これにより、ＣＰＵから所定時間毎に同一のデータ情報を出力する必要がなく、ＣＰＵはデータ情報の内容を変更する場合にのみ新たなデータ情報を送信するようにすればよいため、制御プログラムを簡素化することが可能となる。
配線路Ｐ３（図３５）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ２が、配線路ｃｐ２１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ４に接続されている。ビアｖ４は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ２を含む）の略中央に配置されている。このビアｖ４は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ２２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ８４に接続されている。
端子接続部ＨＡＤ２からビアｖ８４に達した配線路は、このビアｖ８４で４つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ２３により、ビアｖ８４から制御ＲＯＭ１０５の端子接続部Ａ１に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ２４により、ビアｖ８４から終端抵抗ＲＡ１６に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ２５により、ビアｖ８４から第１コネクタ配置領域１９４内のビアｖ１４４に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ２６により、端子接続部ｈａｄ２に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図２８，図３０に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ２７により、ビアｖ８４からビアｖ１８４に接続され、更に図３４に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ２８により、デコード回路を構成するデコーダＩＣ１２に接続されている。
配線路Ｐ４（図３５）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ３が、配線路ｃｐ３１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ１３に接続されている。ビアｖ１３は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ３を含む）の略中央に配置されている。このビアｖ１３は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ３２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ８３に接続されている。
端子接続部ＨＡＤ３からビアｖ８３に達した配線路は、このビアｖ８３で４つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ３３により、ビアｖ８３から制御ＲＯＭ１０５の端子接続部Ａ２に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３４により、ビアｖ８３から終端抵抗ＲＡ１６に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３５により、ビアｖ８３から第１コネクタ配置領域１９４内のビアｖ１４３に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３６により、端子接続部ｈａｄ３に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図２８，図３０に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３７により、ビアｖ８３からビアｖ１８１に接続され、更に図３４に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３８により、デコード回路を構成するデコーダＩＣ１２に接続されている。
配線路Ｐ５（図３５）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ４が、配線路ｃｐ４１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ２０に接続されている。ビアｖ２０は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ４を含む）の略中央に配置されている。このビアｖ２０は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ４２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ８２に接続されている。
端子接続部ＨＡＤ４からビアｖ８２に達した配線路は、このビアｖ８２で３つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ４３により、ビアｖ８２から制御ＲＯＭ１０５の端子接続部Ａ３に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４４により、ビアｖ８２から終端抵抗ＲＡ１５に接続されている。この終端抵抗ＲＡ１５は、他端側が所定のビアを介して第２配線層Ｌ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ４５により、ビアｖ８２から第１コネクタ配置領域１９４内のビアｖ１４２に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４６により、端子接続部ｈａｄ４に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ６（図３５）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ５が、配線路ｃｐ５１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ３４に接続されている。なお、端子接続部ＨＡＤ５は、複合チップ配置領域１９１の外周側から２列目に配置されている。ビアｖ３４は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ５２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ８１に接続されている。
端子接続部ＨＡＤ５からビアｖ８１に達した配線路は、このビアｖ８１で３つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ５３により、ビアｖ８１から制御ＲＯＭ１０５の端子接続部Ａ４に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ５４により、ビアｖ８１から終端抵抗ＲＡ１５に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ５５により、ビアｖ８１から第１コネクタ配置領域１９４内のビアｖ１４１に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ５６により、端子接続部ｈａｄ５に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ７（図３５）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ６が、配線路ｃｐ６１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ３９に接続されている。なお、端子接続部ＨＡＤ６は、複合チップ配置領域１９１の最も外周側に配置されている。ビアｖ３９は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ６２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ８０に接続されている。
端子接続部ＨＡＤ６からビアｖ８０に達した配線路は、このビアｖ８０で３つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ６３により、ビアｖ８０から制御ＲＯＭ１０５の端子接続部Ａ５に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ６４により、ビアｖ８０から終端抵抗ＲＡ１５に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ６５により、ビアｖ８０から第１コネクタ配置領域１９４内のビアｖ１４０に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ６６により、端子接続部ｈａｄ６に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ８（図３５）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ７が、配線路ｃｐ７１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ３に接続されている。ビアｖ３は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ７を含む）の略中央に配置されている。このビアｖ３は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ７２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ７９に接続されている。
端子接続部ＨＡＤ７からビアｖ７９に達した配線路は、このビアｖ７９で３つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ７３により、ビアｖ７９から制御ＲＯＭ１０５の端子接続部Ａ６に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ７４により、ビアｖ７９から終端抵抗ＲＡ１５に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ７５により、ビアｖ７９から第１コネクタ配置領域１９４内のビアｖ１３９に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ７６により、端子接続部ｈａｄ７に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ９（図３６）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ８が、配線路ｃｐ８１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ１２に接続されている。ビアｖ１２は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ８を含む）の略中央に配置されている。このビアｖ１２は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ８２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ７８に接続されている。
端子接続部ＨＡＤ８からビアｖ７８に達した配線路は、このビアｖ７８で３つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ８３により、ビアｖ７８から制御ＲＯＭ１０５の端子接続部Ａ７に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ８４により、ビアｖ７８から終端抵抗ＲＡ１３に接続されている。この終端抵抗ＲＡ１３は、他端側が所定のビアを介して第２配線層Ｌ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ８５により、ビアｖ７８から第１コネクタ配置領域１９４内のビアｖ１３８に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ８６により、端子接続部ｈａｄ８に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ１０（図３６）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ９が、配線路ｃｐ９１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ３３に接続されている。なお、端子接続部ＨＡＤ９は、複合チップ配置領域１９１の外周側から２列目に配置されている。ビアｖ３３は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ９２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ７７に接続されている。
端子接続部ＨＡＤ９からビアｖ７７に達した配線路は、このビアｖ７７で３つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ９３により、ビアｖ７７から制御ＲＯＭ１０５の端子接続部Ａ８に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ９４により、ビアｖ７７から終端抵抗ＲＡ１３に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ９５により、ビアｖ７７から第１コネクタ配置領域１９４内のビアｖ１３７に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ９６により、端子接続部ｈａｄ９に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ１１（図３６）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１０が、配線路ｃｐ１０１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ３８に接続されている。なお、端子接続部ＨＡＤ１０は、複合チップ配置領域１９１の最も外周側に配置されている。ビアｖ３８は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ１０２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ７６に接続されている。
端子接続部ＨＡＤ１０からビアｖ７６に達した配線路は、このビアｖ７６で３つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ１０３により、ビアｖ７６から制御ＲＯＭ１０５の端子接続部Ａ９に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１０４により、ビアｖ７６から終端抵抗ＲＡ１３に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ１０５により、ビアｖ７６から第１コネクタ配置領域１９４内のビアｖ１３６に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１０６により、端子接続部ｈａｄ１０に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ１２（図３６）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１１が、配線路ｃｐ１１１により、斜め－Ｘ＋Ｙ方向の近傍に配置されたビアｖ２に接続されている。ビアｖ２は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ１１を含む）の略中央に配置されている。このビアｖ２は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ１１２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ７５に接続されている。
端子接続部ＨＡＤ１１からビアｖ７５に達した配線路は、このビアｖ７５で３つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ１１３により、ビアｖ７５から制御ＲＯＭ１０５の端子接続部Ａ１０に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１１４により、ビアｖ７５から終端抵抗ＲＡ１３に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ１１５により、ビアｖ７５から第１コネクタ配置領域１９４内のビアｖ１３５に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１１６により、端子接続部ｈａｄ１１に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ１３（図３６）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１２が、配線路ｃｐ１２１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ１９に接続されている。ビアｖ１９は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ１２を含む）の略中央に配置されている。このビアｖ１９は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ１２２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ７４に接続されている。
端子接続部ＨＡＤ１２からビアｖ７４に達した配線路は、このビアｖ７４で３つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ１２３により、ビアｖ７４から制御ＲＯＭ１０５の端子接続部Ａ１１に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１２４により、ビアｖ７４から終端抵抗ＲＡ１１に接続されている。この終端抵抗ＲＡ１１は、他端側が所定のビアを介して第２配線層Ｌ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ１２５により、ビアｖ７４から第１コネクタ配置領域１９４内のビアｖ１３４に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１２６により、端子接続部ｈａｄ１２に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ１４（図３６）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１３が、配線路ｃｐ１３１により、複合チップ配置領域１９１の外側、具体的には制御ＲＯＭ配置領域１９２の＋Ｙ側に配置されたビアｖ４９に接続されている。なお、端子接続部ＨＡＤ１３は、複合チップ配置領域１９１の外周側から２列目に配置されている。ビアｖ４９は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ１３２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ７３に接続されている。
端子接続部ＨＡＤ１３からビアｖ７３に達した配線路は、このビアｖ７３で２つに分岐している。第１の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１３３により、ビアｖ７３から終端抵抗ＲＡ１１に接続されている。
また第２の分岐路は、図２８に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ１３４により、ビアｖ７３から、制御ＲＯＭ配置領域１９２内に配置されるビアｖ１０７に接続されており、ここで更に２つに分岐している。その１つ目の第２ａの分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ１３５により、ビアｖ１０７から制御ＲＯＭ１０５の端子接続部Ａ１２に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また２つ目の第２ｂの分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ１３６により、ビアｖ１０７から第１コネクタ配置領域１９４内のビアｖ１３３に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１３７により、端子接続部ｈａｄ１３に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ１５（図３６）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１４が、配線路ｃｐ１４１により、複合チップ配置領域１９１の外側、具体的には制御ＲＯＭ配置領域１９２の＋Ｙ側に配置されたビアｖ５０に接続されている。なお、端子接続部ＨＡＤ１４は、複合チップ配置領域１９１の最も外周側に配置されている。ビアｖ５０は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ１４２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ７２に接続されている。
端子接続部ＨＡＤ１４からビアｖ７２に達した配線路は、このビアｖ７２で２つに分岐している。第１の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１４３により、ビアｖ７２から終端抵抗ＲＡ１１に接続されている。
また第２の分岐路は、図２８に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ１４４により、ビアｖ７２から、制御ＲＯＭ配置領域１９２内に配置されるビアｖ１０６に接続されており、ここで更に２つに分岐している。その１つ目の第２ａの分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ１４５により、ビアｖ１０６から制御ＲＯＭ１０５の端子接続部Ａ１３に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また２つ目の第２ｂの分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ１４６により、ビアｖ１０６から第１コネクタ配置領域１９４内のビアｖ１３２に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１４７により、端子接続部ｈａｄ１４に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ１６（図３６）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１５が、配線路ｃｐ１５１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ１１に接続されている。ビアｖ１１は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ１５を含む）の略中央に配置されている。このビアｖ１１は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ１５２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ７１に接続されている。
端子接続部ＨＡＤ１５からビアｖ７１に達した配線路は、このビアｖ７１で２つに分岐している。第１の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１５３により、ビアｖ７１から終端抵抗ＲＡ１１に接続されている。
また第２の分岐路は、図２８に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ１５４により、ビアｖ７１から、制御ＲＯＭ配置領域１９２内に配置されるビアｖ１０５に接続されており、ここで更に２つに分岐している。その１つ目の第２ａの分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ１５５により、ビアｖ１０５から制御ＲＯＭ１０５の端子接続部Ａ１４に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また２つ目の第２ｂの分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ１５６により、ビアｖ１０５から第１コネクタ配置領域１９４内のビアｖ１３１に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１５７により、端子接続部ｈａｄ１５に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ１７（図３６）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１６が、配線路ｃｐ１６１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ１８に接続されている。ビアｖ１８は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ１６を含む）の略中央に配置されている。このビアｖ１８は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ１６２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ７０に接続されている。
端子接続部ＨＡＤ１６からビアｖ７０に達した配線路は、このビアｖ７０で２つに分岐している。第１の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１６３により、ビアｖ７０から終端抵抗ＲＡ１０に接続されている。この終端抵抗ＲＡ１０は、他端側が所定のビアを介して第２配線層Ｌ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第２の分岐路は、図２８に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ１６４により、ビアｖ７０から、制御ＲＯＭ配置領域１９２内に配置されるビアｖ１０４に接続されており、ここで更に２つに分岐している。その１つ目の第２ａの分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ１６５により、ビアｖ１０４から制御ＲＯＭ１０５の端子接続部Ａ１５に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また２つ目の第２ｂの分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ１６６により、ビアｖ１０４から第１コネクタ配置領域１９４内のビアｖ１３０に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１６７により、端子接続部ｈａｄ１６に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ１８（図３７）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１７が、配線路ｃｐ１７１により、複合チップ配置領域１９１の外側、具体的には制御ＲＯＭ配置領域１９２の＋Ｙ側に配置されたビアｖ５１に接続されている。なお、端子接続部ＨＡＤ１７は、複合チップ配置領域１９１の外周側から２列目に配置されている。ビアｖ５１は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ１７２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ６９に接続されている。
端子接続部ＨＡＤ１７からビアｖ６９に達した配線路は、このビアｖ６９で２つに分岐している。第１の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１７３により、ビアｖ６９から終端抵抗ＲＡ１０に接続されている。
また第２の分岐路は、図２８に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ１７４により、ビアｖ６９から、制御ＲＯＭ配置領域１９２内に配置されるビアｖ１０３に接続されており、ここで更に２つに分岐している。その１つ目の第２ａの分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ１７５により、ビアｖ１０３から制御ＲＯＭ１０５の端子接続部Ａ１６に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また２つ目の第２ｂの分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ１７６により、ビアｖ１０３から第１コネクタ配置領域１９４内のビアｖ１２９に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１７７により、端子接続部ｈａｄ１７に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ１９（図３７）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１８が、配線路ｃｐ１８１により、複合チップ配置領域１９１の外側、具体的には制御ＲＯＭ配置領域１９２の＋Ｙ側に配置されたビアｖ５２に接続されている。なお、端子接続部ＨＡＤ１８は、複合チップ配置領域１９１の最も外周側に配置されている。ビアｖ５２は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ１８２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ６８に接続されている。
端子接続部ＨＡＤ１８からビアｖ６８に達した配線路は、このビアｖ６８で３つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ１８３により、ビアｖ６８から制御ＲＯＭ１０５の端子接続部Ａ１７に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１８４により、ビアｖ６８から終端抵抗ＲＡ１０に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ１８５により、ビアｖ６８から第１コネクタ配置領域１９４内のビアｖ１２８に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１８６により、端子接続部ｈａｄ１８に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ２０（図３７）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１９が、配線路ｃｐ１９１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ１に接続されている。ビアｖ１は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ１９を含む）の略中央に配置されている。このビアｖ１は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ１９２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ６７に接続されている。
端子接続部ＨＡＤ１９からビアｖ６７に達した配線路は、このビアｖ６７で３つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ１９３により、ビアｖ６７から制御ＲＯＭ１０５の端子接続部Ａ１８に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１９４により、ビアｖ６７から終端抵抗ＲＡ１０に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ１９５により、ビアｖ６７から第１コネクタ配置領域１９４内のビアｖ１２７に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ１９６により、端子接続部ｈａｄ１９に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ２１（図３７）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ２０が、配線路ｃｐ２０１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ１０に接続されている。ビアｖ１０は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ２０を含む）の略中央に配置されている。このビアｖ１０は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ２０２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ６６に接続されている。
端子接続部ＨＡＤ２０からビアｖ６６に達した配線路は、このビアｖ６６で３つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ２０３により、ビアｖ６６から制御ＲＯＭ１０５の端子接続部Ａ１９に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ２０４により、ビアｖ６６から終端抵抗ＲＡ９に接続されている。この終端抵抗ＲＡ９は、他端側が所定のビアを介して第２配線層Ｌ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ２０５により、ビアｖ６６から第１コネクタ配置領域１９４内のビアｖ１２６に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ２０６により、端子接続部ｈａｄ２０に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ２２（図３７）では、図２６，図２７に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ２１が、配線路ｃｐ２１１により、複合チップ配置領域１９１の外側、具体的には制御ＲＯＭ配置領域１９２の＋Ｙ側に配置されたビアｖ５４に接続されている。なお、端子接続部ＨＡＤ２１は、複合チップ配置領域１９１の最も外周側に配置されている。ビアｖ５４は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ２１２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ６５に接続されている。
端子接続部ＨＡＤ２１からビアｖ６５に達した配線路は、このビアｖ６５で３つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ２１３により、ビアｖ６５から制御ＲＯＭ１０５の端子接続部Ａ２０に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ２１４により、ビアｖ６５から終端抵抗ＲＡ９に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ２１５により、ビアｖ６５から第１コネクタ配置領域１９４内のビアｖ１２５に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ２１６により、端子接続部ｈａｄ２１に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ２３（図３７）では、図２６，図２７に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ２２が、配線路ｃｐ２２１により、複合チップ配置領域１９１の外側、具体的には制御ＲＯＭ配置領域１９２の＋Ｙ側に配置されたビアｖ５３に接続されている。なお、端子接続部ＨＡＤ２２は、複合チップ配置領域１９１の外周側から２列目に配置されている。ビアｖ５３は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ２２２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ６４に接続されている。
端子接続部ＨＡＤ２２からビアｖ６４に達した配線路は、このビアｖ６４で３つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ２２３により、ビアｖ６４から制御ＲＯＭ１０５の端子接続部Ａ２１に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ２２４により、ビアｖ６４から終端抵抗ＲＡ９に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ２２５により、ビアｖ６４から第１コネクタ配置領域１９４内のビアｖ１２４に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ２２６により、端子接続部ｈａｄ２２に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ２４（図３７）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ２３が、配線路ｃｐ２３１により、斜め＋Ｘ＋Ｙ方向の近傍に配置されたビアｖ２１に接続されている。ビアｖ２１は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ２３を含む）の略中央に配置されている。このビアｖ２１は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ２３２により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ３６に接続され、更に図２６，図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ２３３により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ６３に接続されている。
端子接続部ＨＡＤ２３からビアｖ６３に達した配線路は、このビアｖ６３で３つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ２３４により、ビアｖ６３から制御ＲＯＭ１０５の端子接続部Ａ２２に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ２３５により、ビアｖ６３から終端抵抗ＲＡ９に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ２３６により、ビアｖ６３から第１コネクタ配置領域１９４内のビアｖ１２３に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ２３７により、端子接続部ｈａｄ２３に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ２５（図３７）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ２４が、配線路ｃｐ２４１により、斜め＋Ｘ＋Ｙ方向の近傍に配置されたビアｖ１４に接続されている。ビアｖ１４は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ２４を含む）の略中央に配置されている。このビアｖ１４は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ２４２により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ３５に接続され、更に図２６，図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ２４３により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ６２に接続されている。
端子接続部ＨＡＤ２４からビアｖ６２に達した配線路は、このビアｖ６２で４つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ２４４により、ビアｖ６２から制御ＲＯＭ１０５の端子接続部Ａ２３に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ２４５により、ビアｖ６２から終端抵抗Ｒ４５に接続されている。この終端抵抗Ｒ４５は、他端側が所定のビアを介して第２配線層Ｌ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ２４６により、ビアｖ６２から第１コネクタ配置領域１９４内のビアｖ１２２に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ２４７により、端子接続部ｈａｄ２４に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図２８，図３０に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ２４８により、ビアｖ６２からビアｖ１８３に接続され、更に図３４に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ２４９により、デコード回路を構成するデコーダＩＣ１２に接続されている。
配線路Ｐ２６（図３７）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ２５が、配線路ｃｐ２５１により、斜め＋Ｘ＋Ｙ方向の近傍に配置されたビアｖ６に接続されている。ビアｖ６は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ２５を含む）の略中央に配置されている。このビアｖ６は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ２５２により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ４０に接続され、更に図２６，図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ２５３により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ６１に接続されている。
端子接続部ＨＡＤ２５からビアｖ６１に達した配線路は、このビアｖ６１で３つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ２５４により、ビアｖ６１から制御ＲＯＭ１０５の端子接続部Ａ２４に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ２５５により、ビアｖ６１から終端抵抗Ｒ４４に接続されている。この終端抵抗Ｒ４４は、他端側が所定のビアを介して第２配線層Ｌ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ２５６により、ビアｖ６１から第１コネクタ配置領域１９４内のビアｖ１２１に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ２５７により、端子接続部ｈａｄ２５に対して第１コネクタ配置領域１９４の内側から接続されている。
続いて、複合チップ１０４のデータ入出力端子ＨＤＴ０～ＨＤＴ１５に接続される配線路Ｐ２７～Ｐ４２について説明する。データ入出力端子ＨＤＴ０～ＨＤＴ１５は、制御ＲＯＭ１０５側のデータ入出力端子Ｑ０～Ｑ１５に夫々接続されるとともに、液晶制御第１コネクタＣＮ３１にも接続されている。
なお、複合チップ１０４のデータ入出力端子ＨＤＴ０～ＨＤＴ１５の配列（図１８）と、それに対応する制御ＲＯＭ１０５のデータ入出力端子Ｑ０～Ｑ１５の配列（図１９）とを比較すると、両者は明らかに相違している。即ち、複合チップ１０４のデータ入出力端子ＨＤＴ０～ＨＤＴ１５は、図１８に示すように４行に分けて配列されており、行毎に列数は異なるが並び順は一定しているのに対し、制御ＲＯＭ１０５のデータ入出力端子Ｑ０～Ｑ１５は、図１９に示すように２列に分けて配列されており、各列における並び順に一定の規則性はない。しかも、複合チップ１０４と制御ＲＯＭ１０５の配置位置や配線パターンの数の多さが関係してくることで、配線パターンの引き回しが非常に複雑なものとなる。そのため、複合チップ１０４と制御ＲＯＭ１０５とを接続する配線パターンの引き回しを最適化することは非常に重要であり、それによって配線パターンの線長を短くすることができ、ノイズ低減や基板全体のスリム化を図ることにつながる。また、これらは複合チップ１０４と制御ＲＯＭ１０５との間の関係だけでなく、複合チップ１０４と各種コネクタ等の電子部品との関係性においても同様のことが言える。特に、ＨＡＤ１～ＨＡＤ２５やＨＤＴ１～ＨＤＴ２５などの複合チップ１０４や制御ＲＯＭ１０５、各種コネクタなどの複数の電子部品と接続される配線パターンについては、上述の課題が大きい分、最適化することによる効果も大きいものとなる。
配線路Ｐ２７～Ｐ４２のうち、配線路Ｐ２７（図３８）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ０が、配線路ｃｐ３０１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ３２に接続されている。なお、端子接続部ＨＤＴ０は、複合チップ配置領域１９１の最も外周側に配置されている。ビアｖ３２は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ３０２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ１０２に接続されている。
端子接続部ＨＤＴ０からビアｖ１０２に達した配線路は、このビアｖ１０２で４つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ３０３により、ビアｖ１０２から制御ＲＯＭ１０５の端子接続部Ｑ０に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３０４により、ビアｖ１０２から終端抵抗ＲＡ３４に接続されている。この終端抵抗ＲＡ３４は、他端側が所定のビアを介して第２配線層Ｌ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３０５により、ビアｖ１０２から第１コネクタ配置領域１９４内のビアｖ１６２に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３０６により、端子接続部ｈｄｔ０に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図２８，図３０に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３０７により、ビアｖ１０２からビアｖ１９７に接続され、更に図３４に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３０８により、デコード回路を構成するデコーダＩＣ１３に接続されている。
配線路Ｐ２８（図３８）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ１が、配線路ｃｐ３１１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ３１に接続されている。なお、端子接続部ＨＤＴ１は、複合チップ配置領域１９１の外周側から２列目に配置されている。ビアｖ３１は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ３１２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ１０１に接続されている。
端子接続部ＨＤＴ１からビアｖ１０１に達した配線路は、このビアｖ１０１で４つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ３１３により、ビアｖ１０１から制御ＲＯＭ１０５の端子接続部Ｑ１に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３１４により、ビアｖ１０１から終端抵抗ＲＡ３４に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３１５により、ビアｖ１０１から第１コネクタ配置領域１９４内のビアｖ１６１に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３１６により、端子接続部ｈｄｔ１に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図２８，図３０に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３１７により、ビアｖ１０１からビアｖ１９８に接続され、更に図３４に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３１８により、デコード回路を構成するデコーダＩＣ１３に接続されている。
配線路Ｐ２９（図３８）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ２が、配線路ｃｐ３２１により、斜め＋Ｘ＋Ｙ方向の近傍に配置されたビアｖ２４に接続されている。ビアｖ２４は、その周囲に配置されている４つの端子接続部（端子接続部ＨＤＴ２を含む）の略中央に配置されている。このビアｖ２４は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ３２２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ１００に接続されている。
端子接続部ＨＤＴ２からビアｖ１００に達した配線路は、このビアｖ１００で４つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ３２３により、ビアｖ１００から制御ＲＯＭ１０５の端子接続部Ｑ２に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３２４により、ビアｖ１００から終端抵抗ＲＡ３４に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３２５により、ビアｖ１００から第１コネクタ配置領域１９４内のビアｖ１６０に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３２６により、端子接続部ｈｄｔ２に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図２８，図３０に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３２７により、ビアｖ１００からビアｖ１９９に接続され、更に図３４に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３２８により、デコード回路を構成するデコーダＩＣ１３に接続されている。
配線路Ｐ３０（図３８）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ３が、配線路ｃｐ３３１により、斜め－Ｘ－Ｙ方向の近傍に配置されたビアｖ８に接続されている。ビアｖ８は、その周囲に配置されている４つの端子接続部（端子接続部ＨＤＴ３を含む）の略中央に配置されている。このビアｖ８は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ３３２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ９９に接続されている。
端子接続部ＨＤＴ３からビアｖ９９に達した配線路は、このビアｖ９９で４つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ３３３により、ビアｖ９９から制御ＲＯＭ１０５の端子接続部Ｑ３に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３３４により、ビアｖ９９から終端抵抗ＲＡ３４に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３３５により、ビアｖ９９から第１コネクタ配置領域１９４内のビアｖ１５９に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３３６により、端子接続部ｈｄｔ３に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図２８，図３０に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３３７により、ビアｖ９９からビアｖ２００に接続され、更に図３４に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３３８により、デコード回路を構成するデコーダＩＣ１３に接続されている。
配線路Ｐ３１（図３８）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ４が、配線路ｃｐ３４１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ３７に接続されている。なお、端子接続部ＨＤＴ４は、複合チップ配置領域１９１の最も外周側に配置されている。ビアｖ３７は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ３４２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ９８に接続されている。
端子接続部ＨＤＴ４からビアｖ９８に達した配線路は、このビアｖ９８で４つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ３４３により、ビアｖ９８から制御ＲＯＭ１０５の端子接続部Ｑ４に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３４４により、ビアｖ９８から終端抵抗ＲＡ３２に接続されている。この終端抵抗ＲＡ３２は、他端側が所定のビアを介して第２配線層Ｌ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３４５により、ビアｖ９８から第１コネクタ配置領域１９４内のビアｖ１５８に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３４６により、端子接続部ｈｄｔ４に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図２８，図３０に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３４７により、ビアｖ９８からビアｖ１８９に接続され、更に図３４に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３４８により、デコード回路を構成するデコーダＩＣ１３に接続されている。
配線路Ｐ３２（図３８）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ５が、配線路ｃｐ３５１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ４６に接続されている。なお、端子接続部ＨＤＴ５は、複合チップ配置領域１９１の外周側から２列目に配置されている。ビアｖ４６は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ３５２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ９７に接続されている。
端子接続部ＨＤＴ５からビアｖ９７に達した配線路は、このビアｖ９７で４つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ３５３により、ビアｖ９７から制御ＲＯＭ１０５の端子接続部Ｑ５に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３５４により、ビアｖ９７から終端抵抗ＲＡ３２に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３５５により、ビアｖ９７から第１コネクタ配置領域１９４内のビアｖ１５７に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３５６により、端子接続部ｈｄｔ５に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図２８，図３０に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３５７により、ビアｖ９７からビアｖ１９０に接続され、更に図３４に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３５８により、デコード回路を構成するデコーダＩＣ１３に接続されている。
配線路Ｐ３３（図３８）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ６が、配線路ｃｐ３６１により、斜め＋Ｘ＋Ｙ方向の近傍に配置されたビアｖ１７に接続されている。ビアｖ１７は、その周囲に配置されている４つの端子接続部（端子接続部ＨＤＴ６を含む）の略中央に配置されている。このビアｖ１７は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ３６２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ９６に接続されている。
端子接続部ＨＤＴ６からビアｖ９６に達した配線路は、このビアｖ９６で４つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ３６３により、ビアｖ９６から制御ＲＯＭ１０５の端子接続部Ｑ６に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３６４により、ビアｖ９６から終端抵抗ＲＡ３２に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３６５により、ビアｖ９６から第１コネクタ配置領域１９４内のビアｖ１５６に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３６６により、端子接続部ｈｄｔ６に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図２８，図３０に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３６７により、ビアｖ９６からビアｖ１９５に接続され、更に図３４に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３６８により、デコード回路を構成するデコーダＩＣ１３に接続されている。
配線路Ｐ３４（図３８）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ７が、配線路ｃｐ３７１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ４５に接続されている。なお、端子接続部ＨＤＴ７は、複合チップ配置領域１９１の最も外周側に配置されている。ビアｖ４５は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ３７２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ９５に接続されている。
端子接続部ＨＤＴ７からビアｖ９５に達した配線路は、このビアｖ９５で４つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ３７３により、ビアｖ９５から制御ＲＯＭ１０５の端子接続部Ｑ７に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３７４により、ビアｖ９５から終端抵抗ＲＡ３２に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３７５により、ビアｖ９５から第１コネクタ配置領域１９４内のビアｖ１５５に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３７６により、端子接続部ｈｄｔ７に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図２８，図３０に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３７７により、ビアｖ９５からビアｖ１９６に接続され、更に図３４に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３７８により、デコード回路を構成するデコーダＩＣ１３に接続されている。
配線路Ｐ３５（図３９）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ８が、配線路ｃｐ３８１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ４４に接続されている。なお、端子接続部ＨＤＴ８は、複合チップ配置領域１９１の外周側から２列目に配置されている。ビアｖ４４は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ３８２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ９４に接続されている。
端子接続部ＨＤＴ８からビアｖ９４に達した配線路は、このビアｖ９４で４つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ３８３により、ビアｖ９４から制御ＲＯＭ１０５の端子接続部Ｑ８に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３８４により、ビアｖ９４から終端抵抗ＲＡ３０に接続されている。この終端抵抗ＲＡ３０は、他端側が所定のビアを介して第２配線層Ｌ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３８５により、ビアｖ９４から第１コネクタ配置領域１９４内のビアｖ１５４に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３８６により、端子接続部ｈｄｔ８に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図２８，図３０に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３８７により、ビアｖ９４からビアｖ１９１に接続され、更に図３４に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３８８により、デコード回路を構成するデコーダＩＣ１４に接続されている。
配線路Ｐ３６（図３９）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ９が、配線路ｃｐ３９１により、斜め＋Ｘ＋Ｙ方向の近傍に配置されたビアｖ２３に接続されている。ビアｖ２３は、その周囲に配置されている４つの端子接続部（端子接続部ＨＤＴ９を含む）の略中央に配置されている。このビアｖ２３は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ３９２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ９３に接続されている。
端子接続部ＨＤＴ９からビアｖ９３に達した配線路は、このビアｖ９３で４つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ３９３により、ビアｖ９３から制御ＲＯＭ１０５の端子接続部Ｑ９に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３９４により、ビアｖ９３から終端抵抗ＲＡ３０に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３９５により、ビアｖ９３から第１コネクタ配置領域１９４内のビアｖ１５３に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３９６により、端子接続部ｈｄｔ９に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図２８，図３０に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ３９７により、ビアｖ９３からビアｖ１９２に接続され、更に図３４に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ３９８により、デコード回路を構成するデコーダＩＣ１４に接続されている。
配線路Ｐ３７（図３９）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ１０が、配線路ｃｐ４０１により、斜め＋Ｘ＋Ｙ方向の近傍に配置されたビアｖ１６に接続されている。ビアｖ１６は、その周囲に配置されている４つの端子接続部（端子接続部ＨＤＴ１０を含む）の略中央に配置されている。このビアｖ１６は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ４０２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ９２に接続されている。
端子接続部ＨＤＴ１０からビアｖ９２に達した配線路は、このビアｖ９２で４つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ４０３により、ビアｖ９２から制御ＲＯＭ１０５の端子接続部Ｑ１０に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４０４により、ビアｖ９２から終端抵抗ＲＡ３０に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ４０５により、ビアｖ９２から第１コネクタ配置領域１９４内のビアｖ１５２に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４０６により、端子接続部ｈｄｔ１０に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図２８，図３０に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ４０７により、ビアｖ９２からビアｖ１９３に接続され、更に図３４に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４０８により、デコード回路を構成するデコーダＩＣ１４に接続されている。
配線路Ｐ３８（図３９）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ１１が、配線路ｃｐ４１１により、斜め＋Ｘ＋Ｙ方向の近傍に配置されたビアｖ７に接続されている。ビアｖ７は、その周囲に配置されている４つの端子接続部（端子接続部ＨＤＴ１１を含む）の略中央に配置されている。このビアｖ７は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ４１２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ９１に接続されている。
端子接続部ＨＤＴ１１からビアｖ９１に達した配線路は、このビアｖ９１で４つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ４１３により、ビアｖ９１から制御ＲＯＭ１０５の端子接続部Ｑ１１に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４１４により、ビアｖ９１から終端抵抗ＲＡ３０に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ４１５により、ビアｖ９１から第１コネクタ配置領域１９４内のビアｖ１５１に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４１６により、端子接続部ｈｄｔ１１に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図２８，図３０に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ４１７により、ビアｖ９１からビアｖ１９４に接続され、更に図３４に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４１８により、デコード回路を構成するデコーダＩＣ１４に接続されている。
配線路Ｐ３９（図３９）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ１２が、配線路ｃｐ４２１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ４３に接続されている。なお、端子接続部ＨＤＴ１２は、複合チップ配置領域１９１の最も外周側に配置されている。ビアｖ４３は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ４２２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ９０に接続されている。
端子接続部ＨＤＴ１２からビアｖ９０に達した配線路は、このビアｖ９０で４つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ４２３により、ビアｖ９０から制御ＲＯＭ１０５の端子接続部Ｑ１２に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４２４により、ビアｖ９０から終端抵抗ＲＡ１７に接続されている。この終端抵抗ＲＡ１７は、他端側が所定のビアを介して第２配線層Ｌ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ４２５により、ビアｖ９０から第１コネクタ配置領域１９４内のビアｖ１５０に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４２６により、端子接続部ｈｄｔ１２に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図２８，図３０に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ４２７により、ビアｖ９０からビアｖ１８５に接続され、更に図３４に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４２８により、デコード回路を構成するデコーダＩＣ１４に接続されている。
配線路Ｐ４０（図３９）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ１３が、配線路ｃｐ４３１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ４２に接続されている。なお、端子接続部ＨＤＴ１３は、複合チップ配置領域１９１の外周側から２列目に配置されている。ビアｖ４２は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ４３２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ８９に接続されている。
端子接続部ＨＤＴ１３からビアｖ８９に達した配線路は、このビアｖ８９で４つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ４３３により、ビアｖ８９から制御ＲＯＭ１０５の端子接続部Ｑ１３に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４３４により、ビアｖ８９から終端抵抗ＲＡ１７に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ４３５により、ビアｖ８９から第１コネクタ配置領域１９４内のビアｖ１４９に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４３６により、端子接続部ｈｄｔ１３に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図２８，図３０に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ４３７により、ビアｖ８９からビアｖ１８６に接続され、更に図３４に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４３８により、デコード回路を構成するデコーダＩＣ１４に接続されている。
配線路Ｐ４１（図３９）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ１４が、配線路ｃｐ４４１により、斜め＋Ｘ＋Ｙ方向の近傍に配置されたビアｖ２２に接続されている。ビアｖ２２は、その周囲に配置されている４つの端子接続部（端子接続部ＨＤＴ１４を含む）の略中央に配置されている。このビアｖ２２は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ４４２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ８８に接続されている。
端子接続部ＨＤＴ１４からビアｖ８８に達した配線路は、このビアｖ８８で４つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ４４３により、ビアｖ８８から制御ＲＯＭ１０５の端子接続部Ｑ１４に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４４４により、ビアｖ８８から終端抵抗ＲＡ１７に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ４４５により、ビアｖ８８から第１コネクタ配置領域１９４内のビアｖ１４８に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４４６により、端子接続部ｈｄｔ１４に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図２８，図３０に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ４４７により、ビアｖ８８からビアｖ１８７に接続され、更に図３４に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４４８により、デコード回路を構成するデコーダＩＣ１４に接続されている。
配線路Ｐ４２（図３９）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ１５が、配線路ｃｐ４５１により、斜め＋Ｘ＋Ｙ方向の近傍に配置されたビアｖ１５に接続されている。ビアｖ１５は、その周囲に配置されている４つの端子接続部（端子接続部ＨＤＴ１５を含む）の略中央に配置されている。このビアｖ１５は、図３１に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ４５２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ８７に接続されている。
端子接続部ＨＤＴ１５からビアｖ８７に達した配線路は、このビアｖ８７で４つに分岐している。第１の分岐路は、図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ４５３により、ビアｖ８７から制御ＲＯＭ１０５の端子接続部Ｑ１５／Ａ－１に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図３２に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４５４により、ビアｖ８７から終端抵抗ＲＡ１７に接続されている。
また第３の分岐路は、図２８，図２９に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ４５５により、ビアｖ８７から第１コネクタ配置領域１９４内のビアｖ１４７に接続され、更に図３３に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４５６により、端子接続部ｈｄｔ１５に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図２８，図３０に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ４５７により、ビアｖ８７からビアｖ１８８に接続され、更に図３４に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ４５８によりデコーダＩＣ１４に接続されている。
続いて、複合チップ１０４のチップセレクト出力端子ＨＣＳ０、リードストローブ出力端子ＨＲＤ、システムリセット端子ＨＲＥＳＥＴに夫々接続される配線路Ｐ４３～Ｐ４５について説明する。
配線路Ｐ４３（図４０）では、図２６に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＣＳ０が、配線路ｃｐ５０１により、斜め－Ｘ＋Ｙ方向の近傍に配置されたビアｖ９に接続され、ここで２つに分岐している。なおビアｖ９は、その周囲に配置されている４つの端子接続部（端子接続部ＨＣＳ０を含む）の略中央に配置されている。ビアｖ９における第１の分岐路は、図２５に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ５０２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ６０に接続され、更に図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ５０３により、端子接続部ＣＥ＃に対して制御ＲＯＭ配置領域１９２の内側から接続されている。
またビアｖ９における第２の分岐路は、図２３に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ５０４によってビアｖ１７３に接続され、ここで更に２つに分岐している。このビアｖ１７３における第２ａの分岐路は、図２５に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ５０５によってビアｖ２０１に接続されている。このビアｖ２０１はテストポイントＴＰ３３を構成している。またビアｖ１７３における第２ｂの分岐路は、図２０に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ５０６により、抵抗ＲＡ１２を経てＤＣ３．３Ｖ（第５配線層Ｌ５）に接続されている。
配線路Ｐ４４（図４０）では、図２０に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＲＤが、配線路ｃｐ５１１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ２５に接続され、ここで２つに分岐している。なおビアｖ２５は、その周囲に配置されている４つの端子接続部（端子接続部ＨＲＤを含む）の略中央に配置されている。ビアｖ２５における第１の分岐路は、図２５に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ５１２により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ４７に接続され、更に図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ５１３により、端子接続部ＯＥ＃に対して制御ＲＯＭ配置領域１９２の外側から接続されている。
またビアｖ２５における第２の分岐路は、図２２に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ５１４によってビアｖ１７２に接続され、ここで更に２つに分岐している。このビアｖ１７２における第２ａの分岐路は、図２２に示すように、第３配線層Ｌ３に設けられた配線路ｃｐ５１５により、第１コネクタ配置領域１９４の外側近傍に配置されたビアｖ１７１に接続され、更に図２５に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ５１６により、端子接続部ｈｒｄに対して第１コネクタ配置領域１９４の外側から接続されている。またビアｖ１７２における第２ｂの分岐路は、図２０に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ５１７により、抵抗ＲＡ８を経てＤＣ３．３Ｖ（第５配線層Ｌ５）に接続されている。
配線路Ｐ４５（図４０）では、図２０に示すように、第１配線層Ｌ１の複合チップ配置領域１９１に設けられた端子接続部ＨＲＥＳＥＴが、配線路ｃｐ５２１により、複合チップ配置領域１９１の外側（＋Ｘ側）に配置されたビアｖ２６に接続されている。なお、端子接続部ＨＲＥＳＥＴは、複合チップ配置領域１９１の最も外周側に配置されている。ビアｖ２６は、図２３に示すように、第４配線層Ｌ４に設けられた配線路ｃｐ５２２によってビアｖ２０２に接続され、更に図２５に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ５２３によってビアｖ１７４に接続され、ここで２つに分岐している。
ビアｖ１７４における第１の分岐路は、図２５に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ５２４により、制御ＲＯＭ配置領域１９２の外側（＋Ｘ側）近傍に配置されたビアｖ１０８に接続され、更に図２７に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ５２５により、端子接続部ＲＥＳＥＴ＃に対して制御ＲＯＭ配置領域１９２の内側から接続されている。なお図２５に示すように、第６配線層Ｌ６の配線路ｃｐ５２４は、抵抗Ｒ４０を介してＤＣ３．３Ｖ（第５配線層Ｌ５）に接続され、またコンデンサＣ１５１を介してグランド（第２配線層Ｌ２）に接続されている。
またビアｖ１７４における第２の分岐路は、図２０に示すように、第１配線層Ｌ１に設けられた配線路ｃｐ５２６によってビアｖ２０４に接続されている。なお、このビアｖ２０４はテストポイントＴＰ１７を構成している。そしてビアｖ２０４は、第６配線層Ｌ６側のリセット回路に接続されている。即ち図２５に示すように、ビアｖ２０４は、第６配線層Ｌ６に設けられた配線路ｃｐ５２７によって抵抗内蔵トランジスタＴ１に接続され、更に配線路ｃｐ５２８によって論理集積回路ＩＣ７に接続され、更に配線路ｃｐ５２９により、テストポイントＴＰ２３を構成するビアｖ２０３を経てＷＤＴ内蔵リセット集積回路（リセットＩＣ）ＩＣ１０に接続されている。なお、配線路ｃｐ５２８は、抵抗Ｒ１９を介してＤＣ３．３Ｖ（第５配線層Ｌ５）に接続され、配線路ｃｐ５２９は、コンデンサＣ４０を介してグランド（第２配線層Ｌ２）に、また抵抗Ｒ２６を介してＤＣ３．３Ｖ（第５配線層Ｌ５）に夫々接続されている。
なお、この第６配線層Ｌ６側のリセット回路は図４２に示すように構成されている。論理集積回路ＩＣ７には、液晶制御第１コネクタＣＮ３１を介してシステムリセット信号が、またＷＤＴ内蔵リセット集積回路（リセットＩＣ）ＩＣ１０からリセット信号が夫々入力可能となっており、それらの何れかのリセット信号が入力されたとき、ノイズ対策用の抵抗内蔵トランジスタＴ１を介して複合チップ１０４及び制御ＲＯＭ１０５にリセット信号が送信されるようになっている。なお、ＷＤＴ内蔵リセット集積回路（リセットＩＣ）ＩＣ１０には、ＷＤＴリセット用として例えば複合チップ１０４のＬＥＤ用データ出力端子ＡＳＩＢＬＤＴＢが接続されている。
ここで、テストポイントＴＰ２３はリセット集積回路ＩＣ１０が作動した場合にチェックを行うためのもので、図２５に示すように、第６配線層Ｌ６側の配線路ｃｐ４２１上で且つリセット集積回路ＩＣ１０の近傍に配置されているため、テストポイントＴＰ２３を示す識別情報である?ＴＰ２３?の表示は、シルク印刷により、配線路ｃｐ４２１が設けられている第６配線層Ｌ６側、即ち裏面９８ｂ側に配置するのが通常である。一方、テストポイントＴＰ２３によるチェック作業は基板を組み上げた状態（図８，図９参照）、又は基板を遊技機本体に組み付けた（設置した）状態で行う必要があるが、その状態では液晶制御基板９８の裏面９８ｂは、対向する演出インターフェース基板９６、液晶インターフェース基板９７の陰になってテスターを当てることができない。そこで本実施形態では、図４３に示すように、テストポイントＴＰ２３を示す識別情報である?ＴＰ２３?の表示を、そのテストポイントＴＰ２３が配置されている配線路ｃｐ４２１側、即ち裏面９８ｂ側ではなく表面９８ａ側に配置している。なお、テストポイントＴＰ２３は、基板本体１９０を貫通するビアｖ２０３により構成されているため、基板本体１９０の表面９８ａ側からもテスターを当てることが可能である。
また、テストポイントＴＰ１７は、第１配線層Ｌ１側の配線路ｃｐ４１８と、第６配線層Ｌ６側の配線路ｃｐ４１９とを接続するビアｖ２０４に設けられているが、このテストポイントＴＰ１７を示す識別情報である?ＴＰ１７?の表示についても、テストポイントＴＰ２３と同じく表面９８ａ側に配置されている。
また、上述したその他のテストポイントＴＰ２８，ＴＰ３３についても同様である。即ち、テストポイントＴＰ２８は、第３配線層Ｌ３の配線路ｃｐ３上に設けられているが、このテストポイントＴＰ２８を示す識別情報である?ＴＰ２８?の表示は表面９８ａ側に配置されている。またテストポイントＴＰ３３は、第６配線層Ｌ６の配線路ｃｐ５０５上に設けられているが、このテストポイントＴＰ３３を示す識別情報である?ＴＰ３３?の表示は表面９８ａ側に配置されている。
続いて、制御ＲＯＭ１０５の８／１６ｂｉｔモード選択端子ＢＹＴＥ＃、書き込み可能入力端子ＷＥ＃、書き込み禁止／プログラムインプット端子ＷＰ＃／ＡＣＣに夫々接続される配線路Ｐ４６，Ｐ４７について説明する。なお、これらの配線路Ｐ４６，Ｐ４７は複合チップ１０４には接続されない。
配線路Ｐ４６（図４０）では、図２７に示すように、第１配線層Ｌ１の制御ＲＯＭ配置領域１９２に設けられた端子接続部ＢＹＴＥ＃が、配線路ｃｐ５３１によってビアｖ４８と接続されている。このビアｖ４８は、制御ＲＯＭ配置領域１９２の外側（－Ｘ側）における端子接続部ＢＹＴＥ＃の近傍に配置されており、図２４に示すように、第５配線層Ｌ５を介してＤＣ３．３Ｖに接続されている。このように本実施形態では、制御ＲＯＭ１０５の８／１６ｂｉｔモード選択端子ＢＹＴＥ＃が電源（Ｈレベル）に接続されていることにより、１６ビット通信モードが選択されている。
配線路Ｐ４７（図４０）では、図２７に示すように、第１配線層Ｌ１の制御ＲＯＭ配置領域１９２に設けられた端子接続部ＷＥ＃（第１所定端子）が、配線路ｃｐ５４１によってビアｖ１１１と接続されている。このビアｖ１１１（第１所定層間導通部）は、制御ＲＯＭ配置領域１９２の外側（＋Ｘ側）における端子接続部ＷＥ＃の近傍に配置されており、図２４に示すように、第５配線層Ｌ５を介してＤＣ３．３Ｖに接続されている。このように本実施形態では、制御ＲＯＭ１０５の書き込み可能入力端子ＷＥ＃が電源（Ｈレベル）に接続されていることにより、Ｈレベル（非読み込み時）のときは出力不能モード、Ｌレベル（読み込み時）のときは出力モードとするなど、出力可能入力端子ＯＥ＃の値（Ｈ／Ｌ）に応じてモードを切り替えることが可能となっている。なお、出力可能入力端子ＯＥ＃は、上述したように複合チップ１０４のリードストローブ出力端子ＨＲＤと接続されている。
また配線路Ｐ４７では、図２７に示すように、第１配線層Ｌ１の制御ＲＯＭ配置領域１９２に設けられた端子接続部ＷＰ＃／ＡＣＣ（第２所定端子）が、配線路ｃｐ５４２によってビアｖ１１２と接続されている。このビアｖ１１２は、制御ＲＯＭ配置領域１９２の外側（＋Ｘ側）における端子接続部ＷＰ＃／ＡＣＣの近傍に配置されている。またビアｖ１１２（第２所定層間導通部）は、図２５に示すように、第６配線層Ｌ６に設けられた配線路ｃｐ５４３により、抵抗Ｒ４３を介してビアｖ１１１に接続されている。このビアｖ１１１は、上述したように第５配線層Ｌ５を介してＤＣ３．３Ｖに接続されている。このように本実施形態では、制御ＲＯＭ（特定電子部品）１０５の書き込み禁止／プログラムインプット端子ＷＰ＃／ＡＣＣが電源（Ｈレベル）に接続されていることにより、書き込み可能且つプログラム実行可能に設定されている。また、抵抗Ｒ４３を介して電源と接続することにより、Ｈレベルを超える入力を排除して安定的にＨレベルとなるようにしている。
例えば、制御ＲＯＭの種類によって、Ｈレベルを超える入力があった場合に、書き込みの禁止／許容、プログラムの実行禁止／許容とは異なるモード設定が行われる場合には、このように抵抗を介して安定的にＨレベルとなるように構成することで、ノイズ等によりＨレベルを超える入力された場合であっても、制御ＲＯＭが書き込みの禁止／許容、プログラムの実行禁止／許容とは異なるモード設定となってしまうことを防止することが可能となる。
以上説明した配線路Ｐ１～Ｐ４７の構成を総括すると、まず複合チップ１０４と制御ＲＯＭ１０５とを接続する配線路Ｐ２～Ｐ４５のうち、配線路Ｐ２～Ｐ４３，Ｐ４５（特定配線路）については、図２７，図３５～図４０に示すように、制御ＲＯＭ配置領域（第２配置領域）１９２内に配置されたビアｖ６０～ｖ１０８（特定層間導通部；図３５～図４０にグレーで表示したビア）を経て制御ＲＯＭ１０５側の端子接続部に接続されており、更にそれらのうちの配線路Ｐ２～Ｐ１６，Ｐ１９～Ｐ２３，Ｐ３５～Ｐ４３，Ｐ４５（第１特定配線路）については、制御ＲＯＭ１０５側の端子接続部Ａ０～Ａ１４，Ａ１７～Ａ２１，Ｑ８～Ｑ１５，ＣＥ＃，ＲＥＳＥＴ＃に対して制御ＲＯＭ配置領域１９２の内側から接続されている（図３５～図４０に太線で表示した配線路）。このように、複合チップ１０４と制御ＲＯＭ１０５とを接続する配線路を、比較的スペースに余裕のある制御ＲＯＭ配置領域１９２内を経由するように配置し、しかも制御ＲＯＭ１０５の端子に対してはできる限り制御ＲＯＭ配置領域１９２の内側から接続することにより、基板上の配線パターンをより効率的に配置することができ、限られたスペースをより有効に利用することが可能となる。
なお、制御ＲＯＭ配置領域（第２配置領域）１９２内に配置されたビアｖ６０～ｖ１０８（特定層間導通部）から制御ＲＯＭ１０５側の端子接続部に対して制御ＲＯＭ配置領域１９２の外側から接続する配線路、具体的には配線路ｃｐ１６５，ｃｐ１７５，ｃｐ２３４，ｃｐ２４４，ｃｐ２５４，ｃｐ３４３，ｃｐ３５３，ｃｐ３６３，ｃｐ３７３，ｃｐ３０３，ｃｐ３１３，ｃｐ３２３，ｃｐ３３３については、図２７に示すように、制御ＲＯＭ配置領域１９２の長辺１９２ａ，１９２ｂを各端子接続部の外側で横切るように配置されている。このように構成することにより、制御ＲＯＭ配置領域１９２を避けて配線する場合に比べて、配線長を短く構成することができるため、配線効率が高まるとともに、ノイズを低減することが可能となる。また、制御ＲＯＭ配置領域１９２で示した範囲については、実際には制御ＲＯＭ１０５が位置するため、配線パターンを目視することができず、よって配線パターンに対して不正アクセスされることを防止することが可能である。
また、制御ＲＯＭ配置領域（第２配置領域）１９２内に配置されたビアｖ６０～ｖ１０８（特定層間導通部）に対して第１配線層Ｌ１で接続される配線路、具体的には配線路ｃｐ２３３，ｃｐ２４３，ｃｐ２５３についても、図２７に示すように、制御ＲＯＭ配置領域１９２の長辺１９２ａを各端子接続部の外側で横切るように配置されている。前段の構成と合わせて、複数箇所でこのような構成とすることで、前段に記載した効果がより効果的なものとなる。
また、制御ＲＯＭ配置領域１９２にはＲＯＭソケット１９３（図８）が固定され、そのＲＯＭソケット１９３の底壁（特定層間導通部に対応する遮蔽壁）１９３ａが制御ＲＯＭ配置領域１９２を遮蔽するため、ＲＯＭソケット１９３から制御ＲＯＭ１０５を取り外した状態でも、ビアｖ６０～ｖ１０８（特定層間導通部）を含む制御ＲＯＭ配置領域１９２内の配線パターンを外部から視認することはできず、またアクセスすることもできない。
制御ＲＯＭ配置領域１９２内のビアｖ６０～ｖ１０８（特定層間導通部）は、基板本体１９０の表面（第１面）９８ａから裏面（第２面）９８ｂまで貫通させることで放熱効果を高めている。また、制御ＲＯＭ配置領域１９２内のビアｖ６０～ｖ１０８（特定層間導通部）は、裏面９８ｂ側、即ち第６配線層Ｌ６側でＩＣ、抵抗、コンデンサ、コネクタ等の所定電子部品と接続されている。
また、複合チップ１０４と制御ＲＯＭ１０５とを接続する配線路Ｐ２～Ｐ４５については、複合チップ１０４と所定のビア（所定層間導通部）とを接続する第１配線部から、所定のビアと制御ＲＯＭ１０５とを接続する第２配線部と、所定のビアと液晶制御第１コネクタＣＮ３１等の他の電子部品とを接続する第３配線部とに分岐している。そして、第２配線部は第１配線層Ｌ１等の第１所定配線層に、第３配線部は第１所定配線層とは異なる第３配線層Ｌ３，第６配線層Ｌ６等の第２所定配線層に夫々配置されている。
またそれら配線路Ｐ２～Ｐ４５のうち、アドレス／データ情報の伝送を行う配線路Ｐ２～Ｐ４２については、分岐箇所である所定のビア（所定層間導通部）が、制御ＲＯＭ配置領域（第２配置領域）１９２内に配置された特定層間導通部（図３５～図４０にグレーで表示したビア）となっており、しかも第２配線部を第１配線層Ｌ１に、第１配線部の少なくとも一部を第４配線層Ｌ４（第１配線層とは別の所定配線層の一例）に、第３配線部を第１配線層Ｌ１（第１所定配線層）に夫々設けている。これにより、アドレス／データ情報の伝送を行う配線パターン及びビアを不正改造するなどのゴト行為に対する予防性を高めることが可能となる。また、制御ＲＯＭ配置領域１９２内に配線パターンを引くことで、それ以外の領域に配線スペースを確保することが可能となる。また、特に分岐箇所に関しては、基板の複数層にわたって配線パターンが密集しやすい傾向にあるため、分岐箇所を設ける部分には十分な配線スペースが必要となるが、その点からも、配線スペースに余裕のある制御ＲＯＭ配置領域１９２内に分岐箇所を配置することは効果的である。
また、制御ＲＯＭ配置領域１９２内のビアｖ６０～ｖ１０７（特定層間導通部）のうち、アドレス情報を伝送するための配線路Ｐ２～Ｐ２６（アドレス配線）の一部を構成するビアｖ６１～ｖ８５，ｖ１０３～ｖ１０７（第１特定層間導通部）と、データ情報を伝送するための配線路Ｐ２７～Ｐ４２（データ配線）の一部を構成するビアｖ８７～ｖ１０２（第２特定層間導通部）とを、制御ＲＯＭ１０５における端子の配列方向であるＹ方向（第１方向）に配列している。
また、複合チップ１０４側のアドレス出力端子ＨＡＤ１～ＨＡＤ２５，データ入出力端子ＨＤＴ０～ＨＤＴ１５（第１端子）と、それらに対応する制御ＲＯＭ１０５側のアドレス入力端子Ａ０～Ａ２４，データ入出力端子Ｑ０～Ｑ１５（第２端子）とは配列が相違しており、それらを接続する配線路Ｐ２～Ｐ４２は、制御ＲＯＭ配置領域１９２内のビアｖ６０～ｖ８５，ｖ８７～ｖ１０７（特定層間導通部）を有し、それら制御ＲＯＭ配置領域１９２内のビアｖ６０～ｖ８５，ｖ８７～ｖ１０７（特定層間導通部）の配列を、対応する制御ＲＯＭ１０５側の端子（特定第２端子）の配列と近似させている。これにより、特定層間導通部と制御ＲＯＭの端子とを接続する配線パターンを整頓することができ、例えば複数の配線パターン同士の位置関係が変わる（捻れる）ようにパターンの引き回しを行う必要がないので、接続方法がより容易で、制御ＲＯＭ配置領域１９２内のスペースをより有効に活用できる。このように、複合チップ１０４の端子配列と制御ＲＯＭ１０５の端子配列とが異なる場合に、制御ＲＯＭ１０５の配置領域内の特定層間導通部から制御ＲＯＭ１０５の端子に至るまでの比較的配線距離の短い配線パターンの引き回しを工夫するよりも、複合チップ１０４から特定層間導通部までの比較的配線距離の長い配線パターンの引き回しを工夫することにより、特定層間導通部の配列を制御ＲＯＭ１０５の端子配列と近似させる方が配線効率の面ではより効果的であると言える。
具体的には、図２７に示すように、例えばアドレス入力端子Ａ０～Ａ６とそれに対応するビアｖ８５～ｖ７９、アドレス入力端子Ａ１７～Ａ２０とそれに対応するビアｖ６８～ｖ６４、データ入出力端子Ｑ１２～Ｑ１５とそれに対応するビアｖ９０～ｖ８７については、夫々Ｙ方向に略同じ順序で配列されており、アドレス入力端子Ａ２３，Ａ２２，Ａ２４，Ａ１６，Ａ１５とそれに対応するビアｖ６２，ｖ６３，ｖ６１，ｖ１０３，ｖ１０４、、データ入出力端子Ｑ０～Ｑ３とそれに対応するビアｖ１０２～ｖ９９、データ入出力端子Ｑ８～Ｑ１１とそれに対応するビアｖ９４～ｖ９１、データ入出力端子Ｑ４～Ｑ７とそれに対応するビアｖ９８～ｖ９５については、夫々Ｙ方向に略逆の順序で配列されている。このように、制御ＲＯＭ１０５の端子配列のみを考慮して特定層間導通部の配列を工夫するのではなく、同じく接続関係にある複合チップ１０４側の端子配列や液晶制御第１コネクタＣＮ３１側の端子配列を考慮して、特定層間導通部を配列させるようにしてもよい。これにより、部分的には制御ＲＯＭ１０５との接続関係は複雑化してしまうが、特定層間導通部を基準として、制御ＲＯＭ１０５の端子よりも遠方に位置する複合チップ１０４、液晶制御第１コネクタＣＮ３１側の端子との接続関係は簡素化されるため、基板全体の配線効率を向上させることが可能となる。即ち、制御ＲＯＭ配置領域１９２内において、必要に応じて特定層間導通部の配列を工夫することで、基板全体の配線効率を高めることができる。また、制御ＲＯＭ配置領域１９２内に限らず、分岐箇所となるビアの配列を前述のように工夫することでも基板全体の配線効率を高めることができる。
また、複合チップ１０４側のアドレス出力端子ＨＡＤ１～ＨＡＤ２５，データ入出力端子ＨＤＴ０～ＨＤＴ１５（第１端子）は、それらに対応する制御ＲＯＭ１０５側のアドレス入力端子Ａ０～Ａ２４，データ入出力端子Ｑ０～Ｑ１５（第２端子）だけでなく、液晶制御第１コネクタＣＮ３１の各端子ｈａｄ１～ｈａｄ２５，ｈｄｔ０～ｈｄｔ１５（第３端子）とも配列が相違しており、ビアｖ６１～ｖ８５，ｖ８７～ｖ１０２（特定層間導通部）の配列を、液晶制御第１コネクタＣＮ３１の各端子ｈａｄ１～ｈａｄ２５，ｈｄｔ０～ｈｄｔ１５（第３端子）の配列と一致（近似）させている。即ち、図２８，図２９，図３３に示すように、ビアｖ６１～ｖ８５，ｖ８７～ｖ１０２（特定層間導通部）のＹ方向の配列は、それに対応する液晶制御第１コネクタＣＮ３１の各端子ｈａｄ１～ｈａｄ２５，ｈｄｔ０～ｈｄｔ１５のＸ方向の配列と一致しているため、それらを接続する配線路群（第３配線路群）を捻れなく並列に配列することができる。なおこれにより、ビアｖ６１～ｖ８５，ｖ８７～ｖ１０２（特定層間導通部）と制御ＲＯＭ１０５側のアドレス入力端子Ａ０～Ａ２４，データ入出力端子Ｑ０～Ｑ１５（第２端子）とを接続する配線路群（第２配線路群）については捻れを含む複雑な配線パターンとなるが、こちらは比較的スペースに余裕のある制御ＲＯＭ配置領域１９２内に配置することで容易に実現可能である。
なお、アドレス／データ情報の伝送を行う配線路Ｐ２～Ｐ４２のうち、配線路Ｐ２～Ｐ１３，Ｐ１９～Ｐ４２については、制御ＲＯＭ配置領域１９２内のビアｖ６１～ｖ６８，ｖ７４～ｖ８５，ｖ８７～ｖ１０２（特定層間導通部）において制御ＲＯＭ１０５側と液晶制御第１コネクタＣＮ３１側とに分岐しているが、配線路Ｐ１４～Ｐ１８については、制御ＲＯＭ配置領域１９２内のビアｖ６９～ｖ７３では制御ＲＯＭ１０５側には分岐せず、ビアｖ６９～ｖ７３と液晶制御第１コネクタＣＮ３１とを接続する配線路上で且つ制御ＲＯＭ配置領域１９２内に別途ビアｖ１０３～ｖ１０７を設け、そのビアｖ１０３～ｖ１０７から制御ＲＯＭ１０５側に分岐している。このように構成することで、液晶制御第１コネクタＣＮ３１への配線については他の配線路と調和させて捻れなく並列に配列させつつ、制御ＲＯＭ１０５への配線についても他の配線路との干渉を回避しつつ効率的に配列することが可能である。
また、制御ＲＯＭ（第２電子部品）１０５の一端側に配置された一端側端子に含まれる特定一端側端子Ａ０～Ａ７，Ａ１７，Ａ１８，Ａ２０，Ａ２１，Ｑ０～Ｑ３，Ｑ８～Ｑ１１とそれらに対応する複合チップ（第１電子部品）１０４側の第１特定端子ＨＡＤ０～ＨＡＤ７，ＨＡＤ１７，ＨＡＤ１８，ＨＡＤ２０，ＨＡＤ２１、ＨＤＴ０～ＨＤＴ３，ＨＤＴ８～ＨＤＴ１１とをビアｖ６５～ｖ６８，ｖ７８～ｖ８５，ｖ９１～ｖ９４，ｖ９９～ｖ１０２（第１層間導通部）を介して夫々接続する複数の一端側配線路Ｐ２～Ｐ９，Ｐ１９，Ｐ２０，Ｐ２２，Ｐ２３，Ｐ２７～Ｐ３０，Ｐ３５～Ｐ３８と、制御ＲＯＭ（第２電子部品）１０５の他端側に配置された他端側端子に含まれる特定他端側端子Ａ８～Ａ１６，Ａ１９，Ａ２２～Ａ２４，Ｑ４～Ｑ７，Ｑ１２～Ｑ１５とそれらに対応する複合チップ（第１電子部品）１０４側の第２特定端子ＨＡＤ８～ＨＡＤ１６，ＨＡＤ１９，ＨＡＤ２２～ＨＡＤ２４，ＨＤＴ４～ＨＤＴ７，ＨＤＴ１２～ＨＤＴ１５とをビアｖ６１～ｖ６３，ｖ６６，ｖ７４～ｖ７７，ｖ８７～ｖ９０，ｖ９５～ｖ９８（第２層間導通部）を介して夫々接続する複数の他端側配線路Ｐ１０～Ｐ１８，Ｐ２１，Ｐ２４～Ｐ２６，Ｐ３１～Ｐ３４，Ｐ３９～Ｐ４２とを備え、第１層間導通部と第２層間導通部とを、夫々第１特定端子、第２特定端子とは異なる配列であって、特定一端側端子、特定他端側端子に対応する配列となるように互いに近傍に配置している。
また、一列状に配列された複数のＲＯＭ端子接続部に対し、制御ＲＯＭ配置領域１９２の内側から接続する内接続配線部と外側から接続する外接続配線部とを交互に配置している。即ち図２７に示すように、制御ＲＯＭ配置領域１９２の端子接続部Ｑ０，Ｑ８，Ｑ１，Ｑ９，Ｑ２，Ｑ１０，Ｑ３，Ｑ１１に対しては、外接続配線部ｃｐ３０３，ｃｐ３１３，ｃｐ３２３，ｃｐ３３３と内接続配線部ｃｐ３８３，ｃｐ３９３，ｃｐ４０３，ｃｐ４１３とが交互に接続されている。しかも、それら外接続配線部ｃｐ３０３，ｃｐ３１３，ｃｐ３２３，ｃｐ３３３の他端側のビアｖ１０２～ｖ９９は互いに近傍に配置され、内接続配線部ｃｐ３８３，ｃｐ３９３，ｃｐ４０３，ｃｐ４１３の他端側のビアｖ９４～ｖ９１についても互いに近傍に配置されている。同様に、制御ＲＯＭ配置領域１９２の端子接続部Ｑ１５／Ａ－１，Ｑ７，Ｑ１４，Ｑ６，Ｑ１３，Ｑ５，Ｑ１２，Ｑ４に対しては、内接続配線部ｃｐ４５３，ｃｐ４４３，ｃｐ４３３，ｃｐ４２３と外接続配線部ｃｐ３７３，ｃｐ３６３，ｃｐ３５３，ｃｐ３４３とが交互に接続されている。しかも、それら内接続配線部ｃｐ４５３，ｃｐ４４３，ｃｐ４３３，ｃｐ４２３の他端側のビアｖ８７～ｖ９０は互いに近傍に配置され、外接続配線部ｃｐ３７３，ｃｐ３６３，ｃｐ３５３，ｃｐ３４３の他端側のビアｖ９５～ｖ９８についても互いに近傍に配置されている。このように、制御ＲＯＭ１０５の端子配列ではなく、内接続配線部と外接続配線部とをそれぞれ近傍に配置してグルーピングすることで、配線パターンの引き回しが簡素化され、配線効率を高めることができる。
また、アドレス情報又はデータ情報を伝送する第１配線路Ｐ２～Ｐ４２と、チップセレクト情報を伝送する第２配線路Ｐ４３とは、互いに異なる配線層、即ち第１配線層Ｐ２～Ｐ４２は第４配線層Ｌ４、第２配線路Ｐ４３は第６配線層Ｌ６において複合チップ１０４側から制御ＲＯＭ配置領域１９２内のビアｖ６１～ｖ８５，ｖ８７～ｖ１０１，ｖ６０（特定層間導通部）に接続されている。このように、データ伝送において重要なチップセレクト信号を、アドレス情報又はデータ情報を伝送する配線パターンとは異なる配線層を使用して配線することで、アドレス情報又はデータ情報を伝送する配線パターンの伝送ノイズがチップセレクト信号に乗りにくくすることができ、ノイズに強い構成とすることが可能となる。また、チップセレクト信号の配線路のパターンを他の配線路と異ならせることにより、チップセレクト信号の配線を特定することが比較的容易となり、配線パターンをショートさせるなどのゴトがなされていないかのチェックや通電チェックを比較的容易に行うことが可能となる。
また、リセット回路を構成する配線路Ｐ４５においては、リセット集積回路（リセットＩＣ）ＩＣ１０とビアｖ１７４（所定層間導通部）とを接続する配線路ｃｐ４１８～ｃｐ４２１（リセット第１配線路）と、ビアｖ１７４（所定層間導通部）と複合チップ１０４のリセット端子ＨＲＥＳＥＴとを接続する配線路ｃｐ４１３～ｃｐ４１５（リセット第２配線路）と、ビアｖ１７４（所定層間導通部）と制御ＲＯＭ１０５のリセット端子ＲＥＳＥＴ＃とを接続する配線路ｃｐ４１６，ｃｐ４１７（リセット第３配線路）とを備え、配線路ｃｐ４１８～ｃｐ４２１（リセット第１配線路）上に、液晶制御基板９８を板厚方向に貫通するテストポイントＴＰ１７（第１テストポイント）及びテストポイントＴＰ２３（第２テストポイント）を配置し、それらテストポイントＴＰ１７，ＴＰ２３を示す識別情報?ＴＰ１７?，?ＴＰ２３?を、液晶制御基板９８を他の演出インターフェース基板９６、液晶インターフェース基板９７等とともに組み上げたときに表側、即ち基板９６，９７とは反対側の表面（第１面）９８ａに表示している。なお、リセット集積回路（リセットＩＣ）ＩＣ１０は裏面（第２面）９８ｂ側に配置している。これにより、基板を組み上げた状態（図８，図９参照）、又は基板を遊技機本体に組み付けた（設置した）状態では、テストポイントＴＰ１７，ＴＰ２３が配置されている配線路の部分は視認できないにも拘わらず、視認可能な表面９８ａ側に表示された識別情報に基づいてテストポイントＴＰ１７，ＴＰ２３によるチェック作業を容易に行うことが可能である。
また配線路ｃｐ４１８～ｃｐ４２１（リセット第１配線路）は、表面（第１面）９８ａ側に配置された配線路ｃｐ４１８（第１配線路）と、裏面（第２面）９８ｂ側に配置された配線路ｃｐ４２０，ｃｐ４２１（第２配線路）と、それらを接続するビアｖ２０４（リセット第１層間導通部）とを有し、テストポイントＴＰ１７（第１テストポイント）をそのビアｖ２０４に配置し、テストポイントＴＰ２３（第２テストポイント）を配線路ｃｐ４２１（第２配線路）上に配置している。
また、制御ＲＯＭ（特定電子部品）１０５は、書き込み禁止／プログラムインプット端子ＷＰ＃／ＡＣＣ（第２所定端子）の電圧レベルに応じた動作モードにて動作し、書き込み可能入力端子ＷＥ＃（第１所定端子）は、ビアｖ１１１（第１所定層間導通部）を介して第５配線層Ｌ５の電源配線路に接続され、書き込み禁止／プログラムインプット端子ＷＰ＃／ＡＣＣ（第２所定端子）は、抵抗Ｒ４３を介してビアｖ１１１（第１所定層間導通部）に接続されている。また、液晶制御基板９８の表面（第１面）９８ａに制御ＲＯＭ（特定電子部品）１０５が、裏面（第２面）９８ｂに抵抗Ｒ４３が夫々配置され、ビアｖ１１２（第２所定層間導通部）を介して書き込み禁止／プログラムインプット端子ＷＰ＃／ＡＣＣ（第２所定端子）と抵抗Ｒ４３とが接続されている。このように、ＷＰ＃／ＡＣＣ（第２所定端子）を抵抗Ｒ４３を介して電源配線路に接続するビアを、ＷＥ＃（第１所定端子）を電源配線路に接続するためのビアとして共通的に利用することで、個別にビアを介して接続する場合に比べてビアの数を削減することができる。
また、複合チップ１０４の底面側には複数の端子がマトリックス状に配置されており、それら複数の端子のうち、複合チップ配置領域（第１配置領域）１９１の外周近傍に配置される外側端子、例えば最外周側とその内側の２列目に配置された端子ＨＤＴ０，ＨＤＴ１，ＨＤＴ４，ＨＤＴ５等は第１配線路Ｐ２７，Ｐ２８，Ｐ３１，Ｐ３２等により制御ＲＯＭ１０５と接続され、外側端子よりも内側に配置される内側端子、例えば端子ＨＤＴ２，ＨＤＴ３，ＨＤＴ６等は第２配線路Ｐ２９，Ｐ３０，Ｐ３３等により制御ＲＯＭ１０５と接続され、第１配線路Ｐ２７，Ｐ２８，Ｐ３１，Ｐ３２等は、複合チップ配置領域１９１の外側に配置されたビアｖ３２，ｖ３１，ｖ３７，ｖ４６等（第１層間導通部）と外側端子ＨＤＴ０，ＨＤＴ１，ＨＤＴ４，ＨＤＴ５等とを第１配線層Ｌ１で接続し、第２配線路Ｐ２９，Ｐ３０，Ｐ３３等は、複合チップ配置領域１９１の内側に配置されたビアｖ２４，ｖ８，ｖ１７等（第２層間導通部）と内側端子ＨＤＴ２，ＨＤＴ３，ＨＤＴ６等とを第１配線層Ｌ１で接続している。また、内側端子ＨＤＴ２，ＨＤＴ３，ＨＤＴ６等からビアｖ２４，ｖ８，ｖ１７等（第２層間導通部）までの距離を、外側端子ＨＤＴ０，ＨＤＴ１，ＨＤＴ４，ＨＤＴ５等からビアｖ３２，ｖ３１，ｖ３７，ｖ４６等（第１層間導通部）までの距離よりも短くしている。
このように、複数の端子がマトリックス状に配置された複合チップ１０４において、複合チップ１０４の配置領域の外周近傍に配置される外側端子に関しては、複合チップ１０４の外側に配置したビアと接続させることで、複合チップ１０４の外周近傍に配線スペースが生じ、複合チップ１０４の内側端子の配線パターンを複合チップに外側へと引き回しやすくなるため、配線効率を高めることができる。また、上述の配線スペースに関しては、基板の複数の配線層において、複合チップの外周近傍の配線スペースが生じるので、複数の配線層のうちのどの配線層を利用したとしても、複合チップの外側へと配線パターンを配線し易くなることは言うまでもない。
以上、本発明の実施形態について詳述したが、本発明はこれらの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。例えば実施形態では、複合チップ１０４と制御ＲＯＭ１０５との間でアドレス情報／データ情報を伝送する配線路Ｐ２～Ｐ４２については、制御ＲＯＭ配置領域（第２配置領域）１９２内に配置された特定層間導通部を有するものとしたが、それらの配線路Ｐ２～Ｐ４２の少なくとも一部が特定層間導通部を有しないものであってもよい。
実施形態では、配線路Ｐ２～Ｐ４２において、ビアｖ６１～ｖ８５，ｖ８７～ｖ１０２（特定層間導通部）のＹ方向の配列を、それに対応する液晶制御第１コネクタＣＮ３１の各端子ｈａｄ１～ｈａｄ２５，ｈｄｔ０～ｈｄｔ１５のＸ方向の配列と一致させたが、ビアｖ６１～ｖ８５，ｖ８７～ｖ１０２（特定層間導通部）のＹ方向の配列を、制御ＲＯＭ１０５の端子配列と一致（又は近似）させてもよい。
実施形態では、基板を組み上げた状態でチェック作業を行う必要があるテストポイントに関しては、チェック対象が基板の表裏のどちらに存在するかに関係なく、基板を組み上げた状態で外側となる面にそのテストポイントの識別情報を表示するように構成したが、そのようなテストポイントに関しては基板の両面に識別情報を表示してもよい。
実施形態では、複合チップ１０４の端子のうち、複合チップ配置領域（第１配置領域）１９１における最外周側とその内側の２列目に配置された端子（外側端子）については、第１配線層Ｌ１において複合チップ配置領域１９１の外側に配置された層間導通部と接続し、それよりも内側の端子（内側端子）については、第１配線層Ｌ１において複合チップ配置領域１９１の内側に配置された層間導通部と接続するように構成したが、複合チップ配置領域１９１における最外周側の端子のみを外側端子としてもよいし、最外周側から３列目までの端子を外側端子としてもよい。
また、実施形態では具体的に複合チップ１０４の一縁部側の端子に関連する配線のみを例示したが、これに限らず、複合チップ１０４の他縁部側においても同様の構成、または実施形態に記載した内容となるように構成してもよい。このように、複合チップ１０４の各縁部側でも本実施形態の記載の構成を採用することで、より配線効率を高めることが可能となる。例えば、図１２に示すような構成が一例として挙げられる。
実施形態では、液晶制御基板９８に第１～第６配線層Ｌ１～Ｌ６を設けた例を示したが、配線層の数はこれよりも少なくても多くてもよい。配線層の数を少なくする場合、グランド接続のベタ配線層や、電源接続のベタ配線層を省略してもよい。
複合チップ１０４の端子と複合チップ配置領域１９１内のビアとの接続に関して、各端子と各ビアとの距離をそれぞれ略共通の距離となるように設計してもよい。これにより、複数ある各端子と各ビアとの距離が略等間隔となることで、ノイズが乗りにくく、またビアの配列をより適切な状態に整えることが可能となる。
また、複合チップ１０４の端子からビアに向けて配線を引き出す方向に関して、上下左右に隣り合う端子同士に関してはその配線引き出し方向（ビアの配置方向）を共通にすることが望ましい。また、それらの端子を１群として捉えた場合に、それとは別の端子群に関しては、配線引き出し方向（ビアの配置方向）を前述とは異なる方向とすることが望ましい。このように端子群毎に配線引き出し方向（ビアの配置方向）を設定することで、各端子の情報を配線パターンにより確認、認識することが容易となるため、完成後の検査やチェックが容易となる。また、アドレス情報を伝送する端子を１群としたり、データ情報を伝送する端子を１群としたりすることにより、前述の効果がより発揮されることとなる。また、チップセレクト信号などの個別の信号の端子に関しては、前述の１群のものとは異なる配線引き出し方向にビアを設けることで、確認・認識が容易となるようにしてもよい。また、チップセレクト信号の端子に関しても共通の配線引き出し方向にビアを設けることで、チップセレクト信号などの重要な端子や信号線を特定されにくくし、不正行為に強い構成としてもよい。
図２６に示すように、複合チップ１０４のＨＡＤ２２端子に接続される配線路ｃｐ２２１のように、ビアを介することなく制御ＲＯＭ配置領域１９２内又はその近傍に達するような配線パターンを設けてもよい。このように配線することで複合チップ１０４周辺のビアの数を減らすことができるため、その分のスペースをその他の配線やビアの設置箇所として使用することが可能となる。また、配線路ｃｐ２２１に関してはビアｖ５３と接続されているが、これに限らずビアを介することなく制御ＲＯＭ１０５の端子へと接続されるように構成してもよい。
図２７に示すように、制御ＲＯＭ１０５の端子のうちＯＥ＃、ＷＥ＃、ＢＹＴＥ＃、ＷＰ＃ＡＣＣ、ＣＥ＃、ＲＥＳＥＴ＃などの特別な端子の配線パターンについては、アドレス情報やデータ情報を伝送する配線パターンに比べて、ビアからの接続距離を短く設定してもよい。これにより、基板の組み立て時、検査時などにおいて、配線パターンの種類の区別がつきやすくすることができる。また逆に、接続距離を長く設定することで、配線パターンの種類の区別がつきやすいように構成してもよい。また、制御ＲＯＭ１０５の動作を制御するための端子の接続パターンであるため、ノイズ等を考慮して比較的短い配線パターンとしておくことが望ましい。
図２７に示すように、制御ＲＯＭ配置領域１９２において、第１ビア配列群（ｖ６１～ｖ８５等）と第２ビア配列群（ｖ８７～ｖ１０２等）とをＸ軸方向にずらして配置することで、それぞれの配列群からＹ軸方向に配線パターンを引き出しやすくすることができる。また仮に、第１ビア配列群と第２ビア配列群とをＸ軸方向にずらさずＹ軸方向に並べると制御ＲＯＭ配置領域１９２内に収まらずはみ出してしまうような場合には、Ｘ軸方向にずらしてＹ軸方向に重なるように配置することで、第１ビア配列群と第２ビア配列群とを制御ＲＯＭ配置領域１９２内に収めることができ、制御ＲＯＭ配置領域１９２内の配線スペースをより有効に活用することが可能となる。
また、仮に第１ビア配列群と第２ビア配列群とをＹ軸方向にずらしてＸ軸方向に重なるように並べた場合でも制御ＲＯＭ配置領域１９２内に収まる場合には、Ｙ軸方向にずらしてＸ軸方向に重なるように並べてもよい。この場合には、それぞれの配列群からＹ軸方向に配線パターンを引き出しにくくなるが、少なくともＸ軸方向への引き出しは制限されない。また、例えば第１ビア配列群や第２ビア配列群が分岐箇所となる場合については、分岐先の接続端子の配列を考慮したうえで、Ｙ軸方向にずらしてＸ軸方向に重なるように並べた方が効率的な配置となる場合には、そのように構成してもよい。また、同様にＸ軸方向にずらしてＹ軸方向に重なるように配置してもよい。制御ＲＯＭ配置領域１９２の形状や、配線パターンの引き回し方によってはその方が好適な配置関係となる場合も考えられる。
図２０に示すように、複合チップ１０４と制御ＲＯＭ１０５との配置関係を、制御ＲＯＭ１０５の端子と接続関係にある複合チップ１０４の端子配列の位置に応じて決定することで、物理的な接続距離を近づけるように構成してもよい。これは特に制御ＲＯＭ１０５に限定されず、複合チップ１０４の各端子の位置を基準として、それらの端子と接続関係にある電子部品の配置位置、配置方向、距離等を決定することで配線効率を高めることができる。勿論、制御ＲＯＭ１０５などの特定の電子部品においてのみ前述のような配置関係としてもよく、それにより部分的な配線効率を高めることができるが、より好適には複数の電子部品を同様の配置関係とすることで、基板全体の配線効率を高めることができる。
また、アドレス情報やデータ情報を伝送する配線パターンのように複合チップ１０４と複数の電子部品とを接続する必要がある配線に関しては、複合チップ１０４からの距離が近い第１電子部品（例：制御ＲＯＭ１０５）とそれよりも遠方の第２電子部品（例：液晶制御第１コネクタＣＮ３１）とのうち、距離の近い第１電子部品を複合チップ１０４の接続端子が位置する側に設けることで配線効率を高めるようにしてもよい。また、第１電子部品とそれよりも遠方の第２電子部品との両方を複合チップの接続端子が位置する側に設けることで、より配線効率を高めることができる点は言うまでもない。また、第１電子部品と第２電子部品とのうち、遠方の第２電子部品を複合チップ１０４の接続端子が位置する側に設けることで配線効率を高めるようにしてもよい。この場合、第１電子部品は、複合チップの接続端子が位置する側とは異なる側に配置されることになるので、一見非効率に思えるが、基板全体におけるアドレス情報やデータ情報を伝送する配線パターンの配線効率を考慮した場合には、その方が効果的となる場合もある。また第１電子部品は制御ＲＯＭに限らず、コネクタや（終端）抵抗などであってもよい。同様に第２電子部品はコネクタに限らず、制御ＲＯＭや（終端）抵抗であってもよい。
図１９に示すように、制御ＲＯＭ１０５の端子には複合チップ１０４の端子と接続関係にない端子（ＮＣ端子等）があり、図２７において（ここではＮＣ端子等は省略されているが）、制御ＲＯＭ配置領域１９２における制御ＲＯＭ１０５のＮＣ端子が位置する箇所に対してＸ軸方向にずれた箇所（領域）に、ＮＣ端子以外の端子と接続関係にある配線パターンを接続するためのビア（図２７においてはｖ８０～ｖ８５等が相当）を設けるように構成してもよい。このように構成する理由としては、ＮＣ端子等は接続される配線パターンやビアの配置を考慮する必要がないことからその周辺には比較的配線スペースが生じやすい傾向にあるため、その領域を活用してビアを配置することができるからである。また、そのようにＮＣ端子等の周辺はスペースに余裕があるため、ビアからの配線パターンをＹ軸方向またはＸ軸方向に引き出しやすくなるというメリットがある。また、ＮＣ端子に限らず、ＶＣＣ端子やＧＮＤ端子に関しても同様の構成とすることで前述の効果を奏することが可能である。
図３１に示すように、複合チップ１０４の端子と制御ＲＯＭ１０５の端子とを接続するための配線パターンを接続するビア（例：ｖ４９～ｖ５４）を、制御ＲＯＭ配置領域１９２の外側近傍またはその周囲に設け、そのビアを介して制御ＲＯＭ配置領域１９２内に配線パターンを引き回すように構成することで、そのビアは制御ＲＯＭ１０５等に遮蔽されることなく基板の外側から視認可能であるため、制御ＲＯＭ配置領域１９２の外側近傍またはその周囲にビアを設けない配線パターンと比べて複合チップ１０４の端子と制御ＲＯＭ１０５の端子とを接続する配線パターンの確認や検査が容易になるとともに、制御ＲＯＭ配置領域１９２の外側近傍にビアを配置することでより配線効率を高めることが可能となる。
図２７、図２８に示すように、ビアｖ６９～ｖ７３に関しては、制御ＲＯＭ配置領域１９２にその他のビアとともに配列して配置されているが、制御ＲＯＭ１０５の端子との接続に関しては、ビアｖ１０３～ｖ１０７を介して制御ＲＯＭ配置領域１９２に配線パターンを引き出すように構成している。このように、他の特定層間導通部と共に配列されたビア（ｖ６９～ｖ７３）と制御ＲＯＭ１０５の端子とを接続する配線パターンを、別のビア（ｖ１０３～ｖ１０７）を介して制御ＲＯＭ配置領域１９２内を引き回すことで配線効率を高めるように構成することができる。また、その場合であってもビアｖ６９～ｖ７３に関してはその他のビアと同様に配列されているので、接続関係の確認や通電チェック等の検査については比較的容易に行うことが可能である。
実施形態ではＶＤＰ＋ＣＰＵの複合チップ１０４を例示したが、ＶＤＰ機能を有さないＣＰＵチップであってもよい。また、制御ＲＯＭについてもＣＰＵの制御プログラムを記憶する記憶媒体に限らず、音声データや画像データを記憶するＲＯＭであってもよい。
複合チップ配置領域１９１や制御ＲＯＭ配置領域１９２に位置するビアを、導通チェック用のテストポイントとして使用するようにしてもよい。この場合、複合チップ配置領域１９１や制御ＲＯＭ配置領域１９２に位置するビアの近傍または周辺に、シルク印刷によるテストポイント表記（識別情報の表示）を行うように構成することが望ましい。これにより、複合チップ１０４や制御ＲＯＭ１０５の導通チェックが容易に行えるとともに、複合チップ配置領域１９１や制御ＲＯＭ配置領域１９２を活用してテストポイントのシルク印刷表記を配置することができる。
図４２に示すように、ＳＲＥＳＥＴ信号とＷＴＤＯＧ信号とを共通の論理集積回路ＩＣ７に接続することで、何れかのリセット要因によりリセット信号が入力された場合に適切にリセット処理を行うことが可能となっている。また、論理集積回路ＩＣ７からの出力情報（リセット信号）を、複合チップ１０４及び／又は制御ＲＯＭ１０５に対して出力するだけでなく、図４１に示すデコーダＩＣ１３，ＩＣ１４に対しても出力する（図４２のＩＯ－ＲＳＴから出力）ように構成することで、液晶表示ユニット７６に対するリセット処理を実行することが可能となる。これにより、異なる電子部品などのハードウェアによる同期的又は略同タイミングでのリセット動作を実現させることができる。
また、ＣＧＲＯＭや音声ＲＯＭなどの外部ＲＯＭをリセットするために、複合チップ１０４に対して、別途リセット信号を出力する（図４２のＤＤＲ－ＲＳＴから出力）ように構成してもよい。このように、出力対象は同じ複合チップ１０４であっても、リセット対象毎に異なるリセット信号を出力するように構成してもよい。これにより、リセット対象やリセット目的に応じたリセット処理が可能な回路構成とすることができる。また、図４２に示すように、ＩＯ－ＲＳＴ信号やＤＤＲ－ＲＳＴ信号についても論理集積回路ＩＣ７から出力される信号であり、これはＣＰＵ－ＲＳＴ信号と同様にＳＲＥＳＥＴ信号及び／又はＷＴＤＯＧ信号が論理集積回路ＩＣ７に入力されたことをトリガーに出力される信号である。
また、実施形態では共通の論理集積回路ＩＣ７を用いているが、これに限らず複数の論理集積回路を設けるようにしてもよい。この場合、ＣＰＵ－ＲＳＴ信号、ＩＯ－ＲＳＴ信号、ＤＤＲ－ＲＳＴ信号ごとに異なる論理集積回路を用いるようにしてもよいし、ＣＰＵ－ＲＳＴ信号と、ＩＯ－ＲＳＴ信号，ＤＤＲ－ＲＳＴ信号とで異なる論理集積回路を用いるように構成してもよい。このように複数の論理集積回路を用いる場合、コストはかかるが、不具合により全てのハードウェアに対してリセット信号が出力されてしまうことを防止することができる。またこの場合であっても、異なる論理集積回路には共通のＳＲＥＳＥＴ信号及び／又はＷＴＤＯＧ信号が入力されるように構成される。
図１９に示すように、制御ＲＯＭ１０５の端子には複合チップ１０４の端子と接続関係にない端子（ＮＣ等）があり、図２７において（ここではＮＣ端子等は省略されているが）制御ＲＯＭ配置領域１９２における制御ＲＯＭのＮＣ端子が位置する箇所に対してＸ軸方向にずらした箇所（領域）と、ＮＣ端子以外の端子が位置する箇所に対してＸ軸方向にずらした箇所（領域）とで、制御ＲＯＭ配置領域１９２内に設置されるビアの配置数を異ならせるように構成してもよい。このように、対応する箇所（領域）毎にビアの配置数を異ならせることで、制御ＲＯＭ配置領域１９２内のスペースを有効活用するように構成してもよい。また、当然ながらＮＣ端子以外の端子にはビアから引き出された配線パターンが接続されることになるので、近傍に配置する場合には接続距離が短くなるというメリットがあり、逆にＮＣ端子が位置する箇所に対してＸ軸方向にずらした箇所（領域）から引き出されたビアから引き出された配線パターンが接続される場合には、接続距離が長くなるが、配線スペースに比較的余裕があるため、引き回しが容易になるというメリットがある。
また、制御ＲＯＭ配置領域１９２のビアのうち制御ＲＯＭの端子と直接の接続関係にないビア（例：図２７のｖ６８とｖ７４との間に位置する複数のビア）については、図２７に示すように、ＮＣ端子以外の端子が位置する箇所に対してＸ軸方向にずらした箇所（領域）に設けるようにしてもよい。これらのビアからは第１配線層Ｌ１上では配線パターンが引き出されないので、制御ＲＯＭ配置領域１９２において配線スペースを阻害する恐れが少ないからである。また、逆に制御ＲＯＭ配置領域１９２における制御ＲＯＭ１０５のＮＣ端子が位置する箇所に対してＸ軸方向にずらした箇所（領域）に設けるようにしてもよい。この場合には、ＮＣ端子以外の端子が位置する箇所に対してＸ軸方向にずらした箇所（領域）により配線スペースを設けることができる。いずれにしても、実施形態においては、前述のメリットを考慮しながら、制御ＲＯＭ以外の電子部品（例：コネクタ）との接続関係も意識したうえで、図２７に示すようなビア配列を構築している。
図２７の例では、アドレス情報を伝送するための配線パターンを導通させるビアを所定の配列で並べ、データ情報を伝送するための配線パターンを導通させるビアを所定の配列で並べることで、夫々のビア配列が群となるように設置したが、これに限らず、アドレス情報を伝送するための配線パターンを導通させるビアと、データ情報を伝送するための配線パターンを導通させるビアを所定の配列で並べることで１のビア群となるように設置してもよい。この場合、異なる情報を伝送する配線パターンを導通させるビアを密集させることができるので、ビアの設置範囲を比較的小さくすることができる。また、図２７に示すビアｖ８７～ｖ９０のように、データ情報を伝送するための配線パターンを導通させるビアの配列の中で、いくつかのビアを小群として配列するように設けてもよく、アドレス情報を伝送するための配線パターンを導通させるビアについても同様の構成としてもよい。
図２７の例では、制御ＲＯＭ配置領域１９２にアドレス情報を伝送するための配線パターンを導通させるビアや、データ情報を伝送するための配線パターンを導通させるビアをそれぞれ所定の配列にて配置したが、これに限らず、制御ＲＯＭ配置領域１９２外にて夫々のビアを所定の配列で配置するようにしてもよい。この場合、制御ＲＯＭ配置領域１９２を活かすことはできないが、制御ＲＯＭ配置領域１９２の外側から制御ＲＯＭ１０５の端子へと配線パターンを接続することになるので、制御ＲＯＭの端子ごとの接続状況を確認し易くなるというメリットが生じる。ただし、制御ＲＯＭ配置領域１９２を使用する場合に比べて、必要な配線スペースが比較的多くなってしまうので、比較的スペースに余裕がある場合にそのような構成を採用すことが望ましい。
図２７に示すように、制御ＲＯＭ１０５の端子のうちＯＥ＃，ＷＥ＃，ＢＹＴＥ＃，ＷＰ＃／ＡＣＣなどの特別な端子の配線パターンについては、制御ＲＯＭ配置領域１９２の外側から端子へと配線パターンを接続することで、接続状況を確認し易くなるように構成してもよい。また、ＣＥ＃，ＲＥＳＥＴ＃についても同様の構成とするようにしてもよい。ただし、実施形態においてはチップセレクト信号を入力するためのチップセレクト入力端子であるＣＥ＃や、リセット信号を入力するためのリセット端子であるＲＥＳＥＴ＃については、ゴトや不具合の対象となり易いため、配線パターンを不正改造されないように制御ＲＯＭ配置領域１９２内から各端子へと配線パターンを接続している。
図２６に示すように、複合チップ１０４の端子と複合チップ配置領域１９１内のビアに関して、Ｙ軸方向（及び／又はＸ軸方向）に直線状に並んだ複合チップの端子と同様に、複合チップ配置領域１９１内のビアもＹ軸方向（及び／又はＸ軸方向）に直線状に並ぶように配置することで、各端子の配列とビアの配列の確認が容易となるようにするとともに、スペース的に余裕の少ない複合チップ配置領域１９１内において、ビアを整列した形で配置することができる。
また図２６に示すように、Ｙ軸方向（及び／又はＸ軸方向）に直線状に並んだ複合チップ１０４の端子と、Ｙ軸方向（及び／又はＸ軸方向）に直線状に並んだビアは、それぞれＹ軸方向（及び／又はＸ軸方向）に重ならない位置となるように配列することが望ましい。このように構成することで、例えば隣り合う又は近傍に位置する端子を避けてビアを配列することができるので、ビアからの配線パターンが配置し易くなる。
また図２６に示すように、複合チップ配置領域１９１内のビアは、複合チップ配置領域１９１の外周近傍に配置される外側端子（例：ＨＡＤ１８，ＨＡＤ１４，ＨＡＤ１０，ＨＡＤ６，ＨＡＤ２１，ＨＤＴ１２，ＨＤＴ７，ＨＤＴ４，ＨＤＴ０）及び／又はその内側に配置された端子（例：ＨＡＤ１７，ＨＡＤ１３，ＨＡＤ９，ＨＡＤ５，ＨＡＤ２２，ＨＤＴ１３，ＨＤＴ８，ＨＤＴ５，ＨＤＴ１）と、それぞれＸ軸方向（及び／又はＹ軸方向）に重ならない位置に配列することが望ましい。これにより、外側端子及び又はその内側に配置された端子を避けてビアを配列することができるので、ビアからの配線パターンが配置し易くなる。つまり、第１配線層Ｌ１において、外側端子及び又はその内側に配置された端子を避けてビアを配列しておけば、異なる配線層においてビアから配線パターンを引き出す際に、外側端子及び又はその内側に配置された端子を気にすることなく、Ｘ軸方向（及び／又はＹ軸方向）に向かって直線的に配線パターンを引き出すことが可能となる。
また、図２６に示す複合チップ配置領域１９１の外周近傍に配置される外側端子（例：ＨＡＤ１８，ＨＡＤ１４，ＨＡＤ１０，ＨＡＤ６，ＨＡＤ２１，ＨＤＴ１２，ＨＤＴ７，ＨＤＴ４，ＨＤＴ０）及び／又はその内側に配置された端子（例：ＨＡＤ１７，ＨＡＤ１３，ＨＡＤ９，ＨＡＤ５，ＨＡＤ２２，ＨＤＴ１３，ＨＤＴ８，ＨＤＴ５，ＨＤＴ１）を避けるように配置されたビア（例：Ｖ１１～Ｖ２４等）に関して、第１特定のビア（例：ｖ１８～ｖ２４）と、第１特定のビアよりも複合チップ１０４の内側に配置されている第２特定のビア（例：ｖ１１～ｖ１７）については、外側端子及び／又はその内側に配置された端子を避けた結果、第１配線層Ｌ１ではＸ軸方向に夫々重なるように配置されている。この場合に、第１特定のビアよりも複合チップ１０４の内側に配置されている第２特定のビアについては、例えば、図３１に示すような第１配線層Ｌ１とは異なる配線層において、第１特定のビアを避けるように配線パターンを配線するように構成してもよい。このように、複数の配線層を利用して、複合チップ配置領域１９１の外周近傍に配置される外側端子及び又はその内側に配置された端子を避けるように、複合チップ配置領域１９１の内側に配置された第１特定のビアや第２特定のビアを設け、さらに第１特定のビアを避けるように第２特定のビアから引き出された配線パターンを設けるように構成してもよい。これにより、比較的配線スペースに余裕のない複合チップ配置領域１９１内から複合チップ配置領域１９１外へと効率的に配線パターンを引き出すことが可能となる。また、ここでは図２６や図３１に基づいて、特定の端子や特定のビアを例に示したが、これに限らず、その他の端子やビアについても同様の構成とするようにしてもよい。例えば、図２６では複合チップ１０４の一縁部側を例にしているが、他縁部側においても同様の構成となるようにしてもよい。また、複合チップ配置領域１９１内の第１配線層Ｌ１に比較的配線スペースがある場合には、第１配線層Ｌ１において、第１特定のビアをＸ軸方向（及び／又はＹ軸方向）に避けるように第２特定のビアを設置するように構成してもよい。
前述したとおり、図２６に示す複合チップ配置領域１９１内のビアを、Ｙ軸方向（及び／又はＸ軸方向）に直線状に並ぶように配置する構成としたことで、当然ながら図３１に示す異なる配線層においても複合チップ配置領域１９１内のビアはＹ軸方向（及び／又はＸ軸方向）に直線状に並ぶ構成となる。ここで、第１ビア（例：ｖ２１）と、第１ビアよりも複合チップ配置領域１９１の内側に位置する第２ビア（例：ｖ１４）と、第２ビアよりも複合チップ配置領域１９１の内側に位置する第３ビア（例：ｖ６）とがあり、第１ビアはＸ軸方向に直線状に引き出された配線パターンにより複合チップ配置領域１９１外へと進行し、第２ビアは第１ビアを避ける方向に第１距離引き出された配線パターンを経てＸ軸方向に直線状に引き出された第１配線パターン及び接続先である制御ＲＯＭ１０５が位置する方向に向かう形で直線状に引き出された第２配線パターンにより複合チップ配置領域１９１外へと進行し、第３ビアは第１ビア及び／又は第２ビアを避ける方向に第１距離引き出された配線パターン（第２ビアから第１ビアを避ける方向に第１距離引き出された配線パターンと同一方向）と、Ｙ軸方向に直線状に引き出された配線パターン（ここまでの配線パターン長は、第２ビアから第１ビアを避ける方向に第１距離引き出された配線パターンよりも長い）を経て、Ｘ軸方向に直線状に引き出された第１配線パターン及び接続先である制御ＲＯＭ１０５が位置する方向に向かう形で直線状に引き出された第２配線パターンにより複合チップ配置領域１９１外へと進行するように構成されている。このように、第１ビア、第２ビア、第３ビアの順に、複合チップ配置領域１９１の内側に向けて配置される場合には、まず複合チップ配置領域１９１内に、外側に位置するビアを避けるように配線パターンを設けるように構成してもよい。これにより、複合チップ配置領域１９１内の配線スペースを有効に活用することができる。
また前述の例では、特定のビアを例に第１ビア、第２ビア、第３ビアの関係性を示したが、これに限らず、図示するその他のビアにおいても同様の構成とすることが望ましい。このように、複数箇所において同様の構成とすることで、単数箇所で実施するよりも、より効果的に複合チップ配置領域１９１内の配線スペースを有効に活用することができる。また前述の例は、複合チップ配置領域１９１内の第１配線層Ｌ１とは異なる配線層にて実施する点を示したが、これに限らず第１配線層Ｌ１にて実施するように構成してもよい。しかしながら、第１配線層Ｌ１においては複合チップ１０４の端子が複数配列されているため、比較的配線スペースに余裕がないことが想定されるので、第１配線層Ｌ１とは異なる配線層での実施が望ましい。
また図２６の例では、ＨＡＤ１からＨＡＤ０までＹ軸方向に直線状に並んだ複合チップ１０４の各端子のように、それぞれの端子から引き出される配線パターンの引き出し方向は異なる（例：ＨＡＤ１，ＨＡＤ０は－Ｘ－Ｙ方向、ＨＡＤ８，ＨＡＤ３，ＨＡＤ１５，ＨＡＤ２０は＋Ｘ－Ｙ方向、ＨＡＤ１１は－Ｘ＋Ｙ方向）が、各端子と接続されるビアの配列はＹ軸方向に直線状に配置されている。このように、Ｙ軸方向（及び／又はＸ軸方向）に直線状に並んだ複合チップ１０４の端子とそれぞれ配線パターンにより接続されるビア同士をＹ軸方向（及び／又はＸ軸方向）に直線状に並ぶように配置させる必要はなく、Ｙ軸方向（及び／又はＸ軸方向）に直線状に並んだ関係にない複合チップ１０４の端子とそれぞれ配線パターンにより接続されるビア同士をＹ軸方向（及び／又はＸ軸方向）に直線状に並ぶように配置させてもよい。このように構成したとしても、結果的に複合チップ１０４の端子配列とビアの配列をＹ軸方向（及び／又はＸ軸方向）に直線状に並ぶように配置させることができるので、前述の内容と同様の効果を奏することが可能となる。
図２６の例では、Ｙ軸方向に直線上に並んだ複合チップ１０４の複数の端子（例：ＨＤＴ６，ＨＤＴ１０，ＨＤＴ１５，ＨＡＤ２４）からは、略同一方向に配線パターンが引き出され、それぞれ複合チップ配置領域１９１内でＹ軸方向に直線状に並ぶようにビア（例：ｖ１７～ｖ１４）が配列されている。そして図３１に示すように、これらのビアを介して第１配線層Ｌ１から第４配線層Ｌ４へ導通され、第４配線層Ｌ４から配線パターンが引き出される構成となっている。このように、ビアからの導通先（ここでは第４配線層Ｌ４）が共通している複合チップ１０４の端子同士に関して、各端子から同一方向に配線パターンを引き出すように構成してもよい。また、同様に各端子と接続されるビアを複合チップ配置領域１９１内でＹ軸方向に直線状に並ぶように配列するようにしてもよい。またこの場合、図２６に示すように、アドレス情報を出力するためのアドレス出力端子と、データ情報を入出力するためのデータ入出力端子とを前述の構成とするようにしてもよいし、アドレス情報を出力するためのアドレス出力端子のみ又はデータ情報を入出力するためのデータ入出力端子のみで前述の構成とするようにしてもよい。このように構成することで、各端子の配列とビアの配列及び接続経路となる配線パターンについても確認が容易となる。また、ビアからの導通先（ここでは第４配線層Ｌ４）が共通している複合チップ１０４の端子同士のみならず、ビアから配線パターンを通じて接続先（例：制御ＲＯＭ１０５）へと接続される接続先の種類が共通している複合チップ１０４の端子同士を前述の構成となるようにしてもよい。また、ビアから配線パターンを通じて接続先（例：制御ＲＯＭ１０５）へと接続されるまでの配線経路（どの配線層を通過するか、どのような配線パターンにより配線されているか等）が略共通している複合チップ１０４の端子同士を前述の構成となるようにしてもよい。このように構成することで、各端子の配列とビアの配列及び接続経路となる配線パターンについても確認が容易となる。
以上の説明では、「制御ＲＯＭ配置領域１９２内のビアｖ６０～ｖ８５，ｖ８７～ｖ１０７（特定層間導通部）の配列を、対応する制御ＲＯＭ１０５側の端子（特定第２端子）の配列と近似させている。」等のように「近似」の語を用いたが、この「近似」とは、接続関係にある全ての端子とビアとで配列が一致しているものでもよいし、接続関係にある一部の端子とビアとで配列が一致しているものでもよい。また、接続関係にあるものが複数ある場合（例：所定のビアに対して制御ＲＯＭの端子とコネクタ端子）には、片方又は両方の端子の配列と一致しているものでもよい。また、接続先が複数ある場合に、それらが同一の電子部品であれば問題ないが、異なる電子部品である場合には、両方の端子の配列が異なっている可能性が高い。その場合、両方の端子の配列と完全一致するビア配列というのは現実的に不可能である。そこで、できる限り両方の端子の配列と一致させるために、一部共通の配列となるように構成してもよい。例えば、第１接続先の端子の一部の配列（制御ＲＯＭ１０５の端子の一部の配列）と、第２接続先の端子の一部の配列（コネクタの端子の一部の配列）と、それぞれの一部の配列と対応するビア配列があってもよいし、第１接続先の端子の一部の配列（制御ＲＯＭの端子の一部の配列）と対応するが、第２接続先の端子の一部の配列（コネクタの端子の一部の配列）には対応しない第１ビア配列と、第１接続先の端子の一部の配列（制御ＲＯＭの端子の一部の配列）には対応しないが、第２接続先の端子の一部の配列（コネクタの端子の一部の配列）には対応する第２ビア配列と、を備えるような構成であってもよい。そして、このようなビアの配列に関しても、前述の「近似」の関係にあるものとする。
基板の組み立てに関して、「組み立て」とは、複数の基板を組み合わせて１の制御基板が完成されるものであってもよいし、１枚の基板に対してコネクタにハーネスを挿して導電可能な状態とし、またハーネスを介してその他の基板と接続させるものであってもよい。また、複数の基板か１枚の基板かに限らず、基板に対して動作に必要な種々の電子部品を取り付けた状態であってもよい。
以上の実施例の内容は如何様にも組み合わせることが可能であり、組み合わせることでより効果的に配線効率が高まるとともに、ノイズや不正行為に強い基板構成とすることが可能となる。
また、図示している全ての端子配列や配線パターン、電子部品の設置位置等に関しては、最適解を求めて構築したものであり、図示した全ての構成が組み合わされた結果、より好適な配線効率、基板の縮小化、ノイズ低減が可能となっているものである。
また本発明は、アレンジボール機、雀球遊技機等の各種弾球遊技機の他、スロットマシン等の弾球遊技機以外の遊技機においても同様に実施することが可能である。
９８ 液晶制御基板（基板）
１０４ 複合チップ（チップ）
１０５ 制御ＲＯＭ（ＲＯＭ）
１９１ 複合チップ配置領域（第１配置領域）
１９２ 制御ＲＯＭ配置領域（第２配置領域）
ｖ０～ ビア（層間導通部）
Ｌ１
～Ｌ６ 第１～第６配線層

Claims (1)

  1. 複数の配線層と、それら複数の配線層を互いに導通させるための板厚方向の層間導通部とを有する基板を備え、
    前記複数の配線層のうちの第１配線層に、ＣＰＵ回路を内蔵したチップが配置される第１配置領域と、前記チップと接続されるＲＯＭが配置される第２配置領域とを設けた
    遊技機において、
    前記ＲＯＭの各端子に対応するＲＯＭ端子接続部を、前記第２配置領域の縁部に沿って配列し、
    前記ＲＯＭの端子は、アドレス情報又はデータ情報に対応する第１端子と、動作制御用信号に対応する第２端子とを含み、
    前記第２配置領域内に、前記層間導通部のうちの特定層間導通部を配置し、
    前記チップと前記ＲＯＭとを接続する複数の配線路は、前記特定層間導通部を介して配線される特定配線路を含み、
    前記ＲＯＭと前記第１配線層との間で、前記特定層間導通部に対応する位置に遮蔽壁を配置し、
    前記第１端子に対応する前記ＲＯＭ端子接続部と前記特定層間導通部とを接続する第１配線路と、前記第２端子に対応する前記ＲＯＭ端子接続部と前記特定層間導通部とを接続する第２配線路とを前記第２配置領域内に配置し、
    前記第１配線路よりも前記第２配線路を短くした
    ことを特徴とする遊技機。
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