JP2022030914A - 遊技機 - Google Patents

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Abstract

【課題】液晶制御関連のトラブル発生による遊技進行への悪影響を極力抑制することが可能な遊技機を提供する。【解決手段】図柄始動条件が成立した場合に取得される乱数情報を保留記憶する保留記憶手段と、図柄表示手段の変動後の停止図柄が特定態様となった場合に利益状態を発生させる利益状態発生手段とを備え、液晶表示手段に保留報知画像を表示可能な遊技機で、奇数画像データと偶数画像データとを、互いに異なる配線路を介して液晶表示手段へと出力するように構成し、保留報知画像に対応する画像データについては、色情報の種類が横方向よりも縦方向に多く分布するように構成することにより、奇数画像データと偶数画像データの何れが欠落した場合であっても、保留報知画像が識別可能となるように構成する。【選択図】図８０

Description

本発明は、パチンコ機、スロットマシン等の遊技機に関するものである。
パチンコ機等の遊技機では、演出画像等を表示するための液晶表示手段を搭載したものが主流となっている。この液晶表示手段は、制御基板に搭載されたＶＤＰ(Video Display Processor)回路から出力される画像データ信号、その他の制御信号に基づいて表示制御される（特許文献１）。
特開２０１７－０９３６３２号公報
従来の遊技機では、何らかのトラブルにより液晶制御に係る制御信号が一部でも欠落してしまうと、液晶表示手段には遊技者が識別不可能な画像が表示される等、遊技を正常に継続できない可能性があった。
本発明は上記事情に鑑みてなされたものであり、液晶制御関連のトラブル発生による遊技進行への悪影響を極力抑制することが可能な遊技機を提供することを目的とする。
本発明は、図柄始動条件が成立した場合に取得される乱数情報に基づいて図柄を変動表示可能な図柄表示手段と、前記乱数情報を前記図柄表示手段による図柄変動に供されるまで所定の上限個数を限度として保留記憶する保留記憶手段と、前記図柄表示手段の変動後の停止図柄が特定態様となった場合に利益状態を発生させる利益状態発生手段と、液晶表示手段の表示制御を行う表示制御手段とを備え、前記液晶表示手段に、前記保留記憶手段に記憶されている前記乱数情報の数に応じた数の保留報知画像を表示可能な遊技機において、前記表示制御手段は、奇数画素に対応する奇数画像データと、前記奇数画素に隣接する偶数画素に対応する偶数画像データとを、互いに異なる配線路を介して前記液晶表示手段へと出力するように構成し、前記保留報知画像に対応する画像データについては、色情報の種類が横方向よりも縦方向に多く分布するように構成することにより、前記奇数画像データと前記偶数画像データの何れが欠落した場合であっても、前記保留報知画像が識別可能となるように構成したものである。
本発明によれば、液晶制御関連のトラブル発生による遊技進行への悪影響を極力抑制することが可能となる。
本発明の第１の実施形態に係るパチンコ機の全体正面図である。 同パチンコ機の分解斜視図である。 同パチンコ機のガラス扉の分解斜視図である。 同パチンコ機の操作演出手段、十字操作ボタン、音量調整ボタン、光量調整ボタン等を示す要部平面図である。 同パチンコ機の遊技盤の正面図である。 同パチンコ機の遊技情報表示手段の正面図である。 同パチンコ機の背面図である。 同パチンコ機の演出基板ケース及び演出制御部の分解斜視図である。 同パチンコ機の演出基板ケース及び演出制御部の平面断面図である。 同パチンコ機の全体回路構成を示すブロック図である。 同パチンコ機における液晶表示手段の仕様に関する説明図である。 同パチンコ機における液晶制御信号の仕様に関する説明図である。 同パチンコ機における液晶表示手段の構成を示すブロック図である。 同パチンコ機における複合チップの全体構成を示すブロック図である。 同パチンコ機における複合チップの主要構成を示すブロック図である。 同パチンコ機におけるインデックス空間、インデックステーブル、仮想描画空間及び描画領域に関する説明図である。 同パチンコ機におけるデータ転送回路の内部構成を、関連する回路構成と共に記載したブロック図である。 同パチンコ機における表示回路の内部構成を、関連する回路構成と共に記載したブロック図である。 同パチンコ機におけるデータ有効信号ＥＮＡＢの説明図である。 同パチンコ機の液晶制御基板における第１配線層を示す図である。 同液晶制御基板における第２配線層を示す図である。 同液晶制御基板における第３配線層を示す図である。 同液晶制御基板における第４配線層を示す図である。 同液晶制御基板における第５配線層を示す図である。 同液晶制御基板における第６配線層を示す図である。 同液晶制御基板に配置された複合チップの端子情報を示す図である。 同液晶制御基板に配置された制御ＲＯＭの端子情報を示す図である。 同液晶制御基板の第１配線層から配線路Ｐ１～Ｐ７１を抽出した図である。 同液晶制御基板の第２配線層から配線路Ｐ１～Ｐ７１を抽出した図である。 同液晶制御基板の第３配線層から配線路Ｐ１～Ｐ７１を抽出した図である。 同液晶制御基板の第４配線層から配線路Ｐ１～Ｐ７１を抽出した図である。 同液晶制御基板の第５配線層から配線路Ｐ１～Ｐ７１を抽出した図である。 同液晶制御基板の第６配線層から配線路Ｐ１～Ｐ７１を抽出した図である。 図２８における領域Ｅ１ａの拡大図である。 図２８における領域Ｅ１ｂの拡大図である。 図２８における領域Ｅ１ｃの拡大図である。 図３０における領域Ｅ３ａの拡大図である。 図３０における領域Ｅ３ｂの拡大図である。 図３０における領域Ｅ３ｃの拡大図である。 図３１における領域Ｅ４の拡大図である。 図３３における領域Ｅ６ａの拡大図である。 図３３における領域Ｅ６ｂの拡大図である。 図３３における領域Ｅ６ｃの拡大図である。 図３３における領域Ｅ６ｄの拡大図である。 本発明の第１の実施形態に係るパチンコ機の液晶制御基板における配線路Ｐ１～Ｐ８の配線経路を模式的に示す図である。 同液晶制御基板における配線路Ｐ９～Ｐ１７を模式的に示す図である。 同液晶制御基板における配線路Ｐ１８～Ｐ２６を模式的に示す図である。 同液晶制御基板における配線路Ｐ２７～Ｐ３４を模式的に示す図である。 同液晶制御基板における配線路Ｐ３５～Ｐ４２を模式的に示す図である。 同液晶制御基板における配線路Ｐ４３～Ｐ４７を模式的に示す図である。 同液晶制御基板における配線路Ｐ４８～Ｐ５１を模式的に示す図である。 同液晶制御基板における配線路Ｐ５２～Ｐ６１を模式的に示す図である。 同液晶制御基板における配線路Ｐ６２～Ｐ７１を模式的に示す図である。 同液晶制御基板におけるデコード回路の回路図である。 同液晶制御基板におけるリセット回路の回路図である。 同液晶制御基板における第１配線層側のシルク印刷パターンを示す図である。 同パチンコ機の液晶インターフェース基板における第１配線層を示す図である。 同液晶インターフェース基板における第２，第５配線層を示す図である。 同液晶インターフェース基板における第３配線層を示す図である。 同液晶インターフェース基板における第４配線層を示す図である。 同液晶インターフェース基板における第６配線層を示す図である。 同液晶インターフェース基板における第１配線層から配線路Ｐ１０１～Ｐ１２４のみを抽出した図である。 同液晶インターフェース基板の第２，第５配線層から配線路Ｐ１０１～Ｐ１２４を抽出した図である。 同液晶インターフェース基板の第３配線層から配線路Ｐ１０１～Ｐ１２４を抽出した図である。 同液晶インターフェース基板の第４配線層から配線路Ｐ１０１～Ｐ１２４を抽出した図である。 同液晶インターフェース基板の第６配線層から配線路Ｐ１０１～Ｐ１２４を抽出した図である。 図６２における領域Ｅ１１ａの拡大図である。 図６２における領域Ｅ１１ｂの拡大図である。 図６２における領域Ｅ１１ｃの拡大図である。 図６６における領域Ｅ１６ａの拡大図である。 図６６における領域Ｅ１６ｂの拡大図である。 図６６における領域Ｅ１６ｃの拡大図である。 本発明の第１の実施形態に係るパチンコ機の液晶インターフェース基板における配線路Ｐ１０１～Ｐ１１０を模式的に示す図である。 同液晶インターフェース基板における配線路Ｐ１１１～Ｐ１２０を模式的に示す図である。 同液晶インターフェース基板における配線路Ｐ１２１～Ｐ１２４を模式的に示す図である。 同液晶インターフェース基板における液晶ＩＦ第３コネクタ近傍の回路図である。 同液晶インターフェース基板における液晶ＩＦ第２コネクタ近傍の回路図である。 同パチンコ機の液晶インターフェース基板における主要部の回路図である。 同パチンコ機の演出制御部の概略構成を示すブロック図である。 同パチンコ機における保留報知画像の種類と大当たり信頼度とを示す図である。 同パチンコ機における保留報知画像の表示開始時、表示中及び表示終了時の動的表示の説明図である。 同パチンコ機で奇数画像データと偶数画像データの何れかが欠落した場合の保留報知画像の表示状態を示す説明図である。 同パチンコ機で奇数画像データと偶数画像データの何れかが欠落した場合の画素単位での色情報の分布を示す図であり、（ａ）は複数種類の色情報が縦方向に分布している場合を、（ｂ）は同じく横方向に分布している場合を示している。 同パチンコ機における保留報知画像のシフト時の動的表示の説明図である。 同パチンコ機における装飾図柄の色分布を示す図である。 同パチンコ機における装飾図柄の動的表示を示す図である。 同パチンコ機の操作誘導画像を示す図である。 同パチンコ機の全面レインボー画像演出で用いられるレインボー背景画像の例を示す図である。 同パチンコ機のレインボー背景画像の時間変化を示す図である。 同パチンコ機の当落分岐ボタン演出ＮＢ１の具体例を示す図である。 同パチンコ機における帯演出画像の時間変化を示す図である。 同パチンコ機における操作誘導画像の種類を示す図である。 同パチンコ機における操作有効期間報知画像の境界近傍での時間変化（１フレーム毎に２ドットずつ移動する場合）を示す図であり、（ａ）は画像データの欠落がない場合を、（ｂ）は奇数画像データと偶数画像データの何れかが欠落した場合を示している。 操作有効期間報知画像の境界が１フレーム毎に１ドットずつ移動する場合の時間変化を示す図であり、（ａ）は画像データの欠落がない場合を、（ｂ）は奇数画像データと偶数画像データの何れかが欠落した場合を示している。 同パチンコ機の部分レインボー画像演出において上下方向に色情報が変化する場合を示す図である。 同パチンコ機の部分レインボー画像演出において左右方向に色情報が変化する場合を示す図である。 同パチンコ機の設定示唆演出選択テーブルを示す図である。 同パチンコ機の設定示唆演出における画面表示例を示す図である。 同パチンコ機の位置及び時間に対して左右方向に変化するレインボー演出において１フレーム毎に所定ドットずつ移動する場合の正常時と偶数／奇数画素欠落時の画素単位での色分布を示す説明図である。 本発明の第２の実施形態に係るパチンコ機における帯演出画像の時間変化を示す図である。 （ａ）はリーチ演出中に表示される星形図形をレインボー画像とした例を、（ｂ）はリーチタイトル文字をレインボー画像とした例を示す図である。
以下、発明の実施形態を図面に基づいて詳述する。図１～図９９は本発明をパチンコ機に採用した第１の実施形態を例示している。図１及び図２において、遊技機本体１は、外枠２と、この外枠２の前側に配置された前枠３とを備えている。前枠３は、左右方向一端側、例えば左端側に配置された上下方向の第１ヒンジ４を介して外枠２に開閉自在及び着脱自在に枢着されており、左右方向における第１ヒンジ４と反対側、例えば右端側に設けられた施錠手段５によって外枠２に対して閉状態で施錠可能となっている。
前枠３は、内枠６と、その内枠６の前側に配置された前扉７とを備えている。前扉７は、左右方向一端側、例えば左端側に配置された上下方向の第２ヒンジ８を介して内枠６に開閉自在及び着脱自在に枢着されており、施錠手段５によって内枠６に対して閉状態で施錠可能となっている。
外枠２は、図２に示すように左右一対の縦枠材２ａ，２ｂと上下一対の横枠材２ｃ，２ｄとで矩形状に形成されている。外枠２の前側下部には、例えば合成樹脂製の前カバー部材９が、下横枠材２ｄの前縁に沿って左右の縦枠材２ａ，２ｂの前側下部を連結するように装着されている。前カバー部材９は、左右の縦枠材２ａ，２ｂよりも前側に突出しており、その上側に内枠６が配置されている。また外枠２には、第１ヒンジ４を構成する外枠上ヒンジ金具１１が例えば左上部に、同じく外枠下ヒンジ金具１２が左下部における前カバー部材９の上側に夫々配置されている。
内枠６は合成樹脂製で、前カバー部材９の上側で外枠２の前縁側に略当接可能な矩形状の枠部１３と、この枠部１３内の上部側に設けられた遊技盤装着部１４と、枠部１３内の下部側に設けられた下部装着部１５とを例えば一体に備えている。遊技盤装着部１４には、遊技盤１６が例えば前側から着脱自在に装着され、下部装着部１５には、その前側に発射手段１７、下部スピーカ１８等が配置されている。また内枠６には、第１ヒンジ４を構成する本体枠上ヒンジ金具１９と第２ヒンジ８を構成する本体枠上ヒンジ金具２０とが例えば左上部に、第１，第２ヒンジ４，８を構成する本体枠下ヒンジ金具２１が例えば左下部に夫々配置されている。
前扉７は、内枠６の前面側に対応する矩形状に形成された樹脂製の扉ベース２２を備えている。この扉ベース２２には、遊技盤１６に形成された遊技領域２３の前側に対応してガラス窓２４の窓孔２４ａが形成されると共に、例えば窓孔２４ａの周囲に複数（ここでは４つ）の上部スピーカ２５、枠第１可動演出手段２６、枠第２可動演出手段２７、送風手段２８等の各種演出手段が配置されている。
扉ベース２２の上部前側には、窓孔２４ａの外周の少なくとも一部、例えば窓孔２４ａの上側から右側に対応する正面視逆Ｌ字型の部分にサイドユニット３０が装着されている（図１，図３）。サイドユニット３０は、図２，図３等に示すように、前枠３を開いた状態で、特殊な工具を使用することなく、前枠３の裏側の固定ネジ３０ａ、固定レバー３０ｂ等を操作することにより容易に着脱が可能となっている。サイドユニット３０の前面側には、図１に示すように、枠第１可動体２６ａを有する枠第１可動演出手段２６、枠第２可動体２７ａを有する枠第２可動演出手段２７、送風手段２８等の演出手段が搭載されている。
枠第１可動演出手段２６の枠第１可動体２６ａは、任意の立体形状（ここでは蝶をモチーフとした形状）に形成され、図外の駆動手段の駆動によって略前後方向へのスライド移動が可能となっている。枠第２可動演出手段２７の枠第２可動体２７ａは、図外の駆動手段の駆動による略前後方向へのスライド移動と、把持部２７ｂ内に配置された図外の振動手段による振動動作とが可能であり、また遊技者による把持部２７ｂの押し込み操作が可能となっている。また送風手段２８は、遊技者が把持部２７ｂを把持するタイミングで、遊技者の手に向けて送風することが可能となっている。また、サイドユニット３０を含む前扉７の前面側には、多数のＬＥＤ３０１ａ～３０１ｄよりなる枠ランプ３０４が、ガラス窓（表示窓）２４を略取り囲むように配置されている。
扉ベース２２の下部前側には、内枠６の後側に配置された払出手段３２から払い出された遊技球を貯留して発射手段１７に供給する上皿３３、その上皿３３が満杯のときの余剰球等を貯留する下皿３４、発射手段１７を作動させるために操作する発射ハンドル３５等が配置され、更に上皿３３、下皿３４等を前側から略覆う下装飾カバー３６が装着されている。下装飾カバー３６は、例えば前向きの膨出状に形成されており、例えばその上部側に、操作演出手段３７、十字操作ボタン３８、音量調整ボタン３９、光量調整ボタン４０等の各種操作手段が設けられている（図４）。操作演出手段３７は、図柄変動中の予告演出、その他の演出に用いられるもので、遊技者が押下操作可能な上下動式の演出ボタン４１を備えている。
扉ベース２２の背面側には、図２に示すように窓孔２４ａを後側から略塞ぐガラスユニット５０が着脱自在に装着されると共に、第１，第２ヒンジ４，８側の縁部に沿って配置される上下方向のヒンジ端側補強板金５１ａと、開閉端側の縁部に沿って配置される上下方向の開閉端側補強板金５１ｂと、窓孔２４ａの下側に配置される左右方向の下部補強板金５１ｃとがねじ止め等により着脱自在に固定されている。また扉ベース２２には、第２ヒンジ８を構成するガラス扉上ヒンジ金具５２ａが例えば左上部に、同じくガラス扉下ヒンジ金具５２ｂが例えば左下部に夫々配置されている。
また、例えば下部補強板金５１ｃの背面側には、球送りユニット５３ａ、下皿案内ユニット５３ｂ等が装着されている。球送りユニット５３ａは、上皿３３内の遊技球を発射手段１７に供給するためのもので、内枠６側に配置された発射手段１７の前側に対応して配置されており、発射手段１７の発射動作と同期して球送りソレノイド５３ｃを作動させることにより、上皿３３内の遊技球を１個ずつ発射手段１７の発射レール１７ａ上に供給するようになっている。
なお発射手段１７は、正面視で左上がりの傾斜状に配置された発射レール１７ａと、球送りユニット５３ａにより発射レール１７ａ上に供給された遊技球を発射待機位置で支持する発射球ストッパ１７ｂと、発射レール１７ａ上の発射待機位置に対応して配置され且つ前後方向の駆動軸廻りに揺動可能な打撃槌１７ｃと、打撃槌１７ｃを揺動駆動するロータリソレノイド等の発射駆動手段１７ｄとを備え、発射ハンドル３５が回転操作されたときに、その操作量に応じた発射強度で発射駆動手段１７ｄにより打撃槌１７ｃを打撃方向（時計方向）に連続的に駆動するようになっている。
下皿案内ユニット５３ｂは、上皿３３が満杯となったときの余剰球、及び発射手段１７により発射されたにも拘わらず遊技領域２３に達することなく戻ってきたファール球を下皿３４に案内するためのもので、例えば球送りユニット５３ａに隣接してその第１，第２ヒンジ４，８側に配置されている。
遊技盤１６は、図５に示すように、ベニヤ板、ポリカーボネート板等よりなるベース板５５を備え、そのベース板５５の前側に、発射手段１７から発射された遊技球を案内するガイドレール５６が環状に配置されると共に、そのガイドレール５６の内側の遊技領域２３に、中央表示枠ユニット５７、始動入賞ユニット５８、普通入賞ユニット５９等のユニット部品の他、多数の遊技釘（図示省略）が配置され、また、例えば遊技領域２３の外側下部には遊技情報表示手段６０が配置されている。
遊技情報表示手段６０は、図６に示すように、８個のＬＥＤ７０で構成されるＬＥＤグループを４つ備えており、それら計３２個のＬＥＤ７０が普通図柄表示手段６１、普通保留個数表示手段６２、第１特別図柄表示手段６３、第２特別図柄表示手段６４、第１特別保留個数表示手段６５、第２特別保留個数表示手段６６、変動短縮報知手段６７、右打ち報知手段６８及びラウンド数報知手段６９に所定個数ずつ割り当てられている。即ち、第１，第２ＬＥＤグループ６０ａ，６０ｂに属する各８個のＬＥＤ７０は夫々第１，第２特別図柄表示手段６３，６４を構成し、第３ＬＥＤグループ６０ｃに属する８個のＬＥＤ７０は、２個ずつに分けられて夫々第１特別保留個数表示手段６５、第２特別保留個数表示手段６６、普通保留個数表示手段６２、変動短縮報知手段６７を構成し、第４ＬＥＤグループ６０ｄに属する８個のＬＥＤ７０は、２個が普通図柄表示手段６１を、他の２個が右打ち報知手段６８を、残りの４個がラウンド数報知手段６９を夫々構成している。
遊技盤１６の複数のユニット部品５７～５９上には、普通図柄始動手段７１、第１特別図柄始動手段７２、第２特別図柄始動手段７３、大入賞手段７４、複数の普通入賞手段７５等が設けられている。またベース板５５の後側には、液晶表示手段（画像表示手段）７６の他、液晶表示手段７６の前側を移動可能な可動役物７７ａを備えた盤可動演出手段７７等が配置されている。
可動役物７７ａは、横長状の矩形箱形に形成され、その左右両端側が、液晶表示手段７６の側縁部外側で上下動可能に支持されており、図外の駆動手段の駆動により、液晶表示手段７６の上側の原点位置（図５参照）と液晶表示手段７６の前側の動作位置との間で昇降移動可能となっている。また、可動役物７７ａの前面側には、複数のＬＥＤ３１１よりなる可動役物ランプ３１４が配置されている。
中央表示枠ユニット５７は、液晶表示手段７６及び可動役物７７ａの表示枠を構成するもので、後側の液晶表示手段７６に対応する開口窓８０が略中央に形成されており、ベース板５５に形成された前後方向貫通状の装着孔（図示省略）に対して前側から着脱自在に装着されている。この中央表示枠ユニット５７は、図５に示すように、ベース板５５の前面に沿って装着孔の外側に配置され且つその前側を遊技球が通過可能な前面装着板８１と、液晶表示手段７６の前側における左右両側から上部側にわたる正面視略門形状に配置され且つ前面装着板８１の内周側で前向きに突設された装飾枠８２と、その装飾枠８２の左右の下端部間に配置されるステージ８３とを備えている。発射手段１７により発射され、遊技領域２３の上部側に進入した遊技球は、装飾枠８２の頂部で左右に振り分けられ、中央表示枠ユニット５７の左側の左流下経路８４ａと右側の右流下経路８４ｂとの何れかを流下する。
中央表示枠ユニット５７には、左流下経路８４ａ側と右流下経路８４ｂ側との少なくとも一方側、例えば左流下経路８４ａ側に、遊技球が流入可能なワープ入口８５が設けられている。左流下経路８４ａを流下中にワープ入口８５に流入した遊技球は、ステージ８３上で左右方向に自由に転動した後、遊技領域２３の左右方向中央に対応して設けられた中央落下部８６とそれ以外の部分との何れかから前側に落下する。
また、中央表示枠ユニット５７の前面側には、多数のＬＥＤ３２１ａ～３２１ｃよりなる盤ランプ３２４が、液晶表示手段７６の外周の少なくとも一部、例えば左右両側及び上側に対応して配置されている。なお、始動入賞ユニット５８、普通入賞ユニット５９等にも盤ランプ３２４の一部を配置してもよい。
始動入賞ユニット５８は、図５に示すように中央表示枠ユニット５７の下側にガイドレール５６に沿って配置され、ベース板５５に対して前側から着脱自在に装着されている。普通入賞ユニット５９は、図５に示すように中央表示枠ユニット５７の下側で始動入賞ユニット５８の左側にガイドレール５６に沿って配置され、ベース板５５に対して前側から着脱自在に装着されている。
普通図柄始動手段７１は、普通図柄表示手段６１による普通図柄の変動表示を開始させるためのもので、遊技球が通過可能な通過ゲート等により構成され、遊技球の通過を検出する遊技球検出スイッチ（図示省略）を備えている。この普通図柄始動手段７１は、図５に示すように例えば中央表示枠ユニット５７の右部における前面装着板８１の前側に設けられており、右流下経路８４ｂを流下する遊技球が通過可能となっている。
普通図柄表示手段６１は、普通図柄を変動表示するためのもので、図６に示すように遊技情報表示手段６０における所定個数（ここでは２個）のＬＥＤ７０で構成されており、普通図柄始動手段７１が遊技球を検出することに基づいて、普通図柄を構成するそれら２個のＬＥＤ７０が普通変動中発光パターンで発光した後、普通図柄始動手段７１による遊技球検出時に取得された普通乱数情報に含まれる当り判定乱数値が予め定められた当り判定値と一致する場合には当り態様で、それ以外の場合にははずれ態様で変動を停止する。なお、普通図柄を構成する２個のＬＥＤ７０は、それらの発光態様（例えば点灯／消灯）の組み合わせにより一又は複数の当り態様と一又は複数のはずれ態様とを表示可能であり、また普通変動中発光パターンは、例えば特定の複数種類（ここでは２種類）の発光態様を所定時間（例えば１２８ｍｓ）毎に切り替えるようになっている。
また、普通図柄表示手段６１の図柄変動中と普通利益状態中とを含む普通保留期間中に普通図柄始動手段７１が遊技球を検出した場合には、それによって取得された普通乱数情報が予め定められた上限保留個数、例えば４個を限度として保留記憶され、普通保留期間が終了する毎に１個ずつ消化されて普通図柄の変動が行われる。普通乱数情報の記憶個数（普通保留個数）は、普通保留個数表示手段６２等によって遊技者に報知される。普通保留個数表示手段６２は、図６に示すように遊技情報表示手段６０における所定個数（ここでは２個）のＬＥＤ７０で構成されており、それら２個のＬＥＤ７０の夫々の発光態様（例えば点灯／点滅／消灯）の組み合わせにより、０～４個の５種類の普通保留個数を表示可能となっている。
第１特別図柄始動手段７２は、第１特別図柄表示手段６３による図柄変動を開始させるためのもので、開閉手段を有しない非開閉式入賞手段により構成され、入賞した遊技球を検出する遊技球検出スイッチ（図示省略）を備えている。この第１特別図柄始動手段７２は、図５に示すように例えば始動入賞ユニット５８に設けられ、ステージ８３の中央落下部８６に対応してその下側に上向き開口状に配置されており、左流下経路８４ａ側のワープ入口８５からステージ８３を経て入賞するルートが存在すること等により、右流下経路８４ｂを流下してきた遊技球よりも左流下経路８４ａを流下してきた遊技球の方が高い確率で入賞可能となっている。なお、この第１特別図柄始動手段７２に遊技球が入賞すると、一入賞当り所定個数の遊技球が賞球として払い出される。
第２特別図柄始動手段７３は、第２特別図柄表示手段６４による図柄変動を開始させるためのもので、開閉部８８の作動によって遊技球が入賞可能な開状態と入賞不可能（又は開状態よりも入賞困難）な閉状態とに変化可能な開閉式入賞手段により構成され、入賞した遊技球を検出する遊技球検出スイッチ（図示省略）と、開閉部８８を開閉する電磁ソレノイド等の開閉駆動手段とを備えており、普通図柄表示手段６１の変動後の停止図柄が当り態様となって普通利益状態が発生した場合に、開閉部８８が所定時間閉状態から開状態に変化するようになっている。
この第２特別図柄始動手段７３は、図５に示すように例えば中央表示枠ユニット５７の右部における前面装着板８１上で且つ普通図柄始動手段７１の下流側に配置されており、右流下経路８４ｂを流下してきた遊技球が入賞可能となっている。なお、開閉部８８は例えば下部側に設けられた左右方向の回転軸廻りに揺動可能であり、閉状態では前面装着板８１と略面一となって遊技球が前側を通過可能となり、開状態では前面装着板８１の前側で後ろ下がりの傾斜状となって遊技球を後向きに入賞させるようになっている。この第２特別図柄始動手段７３に遊技球が入賞すると、一入賞当り所定個数の遊技球が賞球として払い出される。
第１特別図柄表示手段（図柄表示手段）６３は、図６に示すように遊技情報表示手段６０における所定個数（ここでは８個）のＬＥＤ７０で構成されており、第１特別図柄始動手段７２が遊技球を検出することを条件に、第１特別図柄を構成するそれら８個のＬＥＤ７０が特別変動中発光パターンで発光した後、第１特別図柄始動手段７２による遊技球検出時（図柄始動条件が成立した場合）に取得された第１特別乱数情報に含まれる大当り判定乱数値が予め定められた大当り判定値と一致する場合（乱数抽選で大当りとなった場合）には大当り態様で、同じく小当り判定値と一致する場合（乱数抽選で小当りとなった場合）には小当り態様で、それ以外の場合にははずれ態様で変動を停止するようになっている。第１特別図柄表示手段６３の変動後の停止図柄が大当り態様となった場合には大当り遊技が、小当り態様となった場合には小当り遊技が実行される（利益状態発生手段）。
第２特別図柄表示手段（図柄表示手段）６４は、図６に示すように遊技情報表示手段６０における所定個数（ここでは８個）のＬＥＤ７０で構成されており、第２特別図柄始動手段７３が遊技球を検出することを条件に、第２特別図柄を構成するそれら８個のＬＥＤ７０が特別変動中発光パターンで発光した後、第２特別図柄始動手段７３による遊技球検出時（図柄始動条件が成立した場合）に取得された第２特別乱数情報に含まれる大当り判定乱数値が予め定められた大当り判定値と一致する場合（乱数抽選で大当りとなった場合）には大当り態様で、同じく小当り判定値と一致する場合（乱数抽選で小当りとなった場合）には小当り態様で、それ以外の場合にははずれ態様で変動を停止するようになっている。第２特別図柄表示手段６４の変動後の停止図柄が大当り態様となった場合には大当り遊技が、小当り態様となった場合には小当り遊技が実行される（利益状態発生手段）。
第１，第２特別図柄表示手段６３，６４は、各８個のＬＥＤ７０の発光態様（例えば点灯／消灯）の組み合わせにより一又は複数の大当り態様、一又は複数の小当り態様、一又は複数のはずれ態様を表示可能であり、また特別変動中発光パターンは、特定の複数種類（ここでは２種類）の発光態様を所定時間（例えば１２８ｍｓ）毎に切り替えるようになっている。
また、第１特別図柄表示手段６３の図柄変動中、第２特別図柄表示手段６４の図柄変動中及び大当り遊技中を含む特別保留期間中に第１，第２特別図柄始動手段７２，７３が遊技球を検出した場合には、それによって取得された第１，第２特別乱数情報が夫々予め定められた上限保留個数、例えば各４個を限度として保留記憶手段に保留記憶される。そして、特別保留期間が終了した時点で第２特別図柄側の保留記憶が１以上の場合にはその第２特別図柄の保留記憶を１個消化して第２特別図柄の変動を行い、第１特別図柄側の保留記憶のみが１以上の場合にはその第１特別図柄の保留記憶を１個消化して第１特別図柄の変動を行う。このように本実施形態では、第１特別図柄と第２特別図柄とが共に変動中になることはなく、また第１特別図柄側と第２特別図柄側との両方に保留記憶がある場合には、第２特別図柄の変動を優先的に行うようになっている。
なお本実施形態の場合、遊技者は後述する特別遊技状態中以外の通常遊技状態中は第１特別図柄始動手段７２を狙って左打ちをし、特別遊技状態中は普通図柄始動手段７１及び第２特別図柄始動手段７３を狙って右打ちをするため、通常遊技状態中は主として第１特別図柄が変動し、特別遊技状態中は主として第２特別図柄が変動する。
保留記憶手段に保留記憶されている第１，第２特別乱数情報の個数（第１，第２特別保留個数）は、第１，第２特別保留個数表示手段６５，６６、液晶表示手段７６等によって遊技者に報知される。ここで、第１，第２特別保留個数表示手段６５，６６は、図６に示すように遊技情報表示手段６０における所定個数（ここでは各２個）のＬＥＤ７０で構成され、それらの発光態様（例えば点灯／点滅／消灯）の組み合わせにより、０～４個の５種類の第１，第２特別保留個数を表示可能となっている。
また、第１，第２特別図柄始動手段７２，７３による遊技球検出に基づいて行われる大当り判定（乱数抽選）で大当りとなる確率（大当り確率）には低確率と高確率の２種類があり、後述する特別遊技状態のうちの確変状態中は高確率に、それ以外は低確率に夫々設定される。また本実施形態では、設定値を複数段階（ここでは６段階）の何れかに設定可能であり、その設定値（設定１～６）に応じて大当り確率（低確率及び高確率）が変化する。大当り確率は、例えば設定値が大きいほど高くなっている。
また、大当り判定結果がはずれとなった場合には一又は複数種類のはずれの何れかを選択し、大当り判定結果が小当りとなった場合には一又は複数種類の小当りの何れかを選択し、大当り判定結果が大当りとなった場合には一又は複数種類の大当り（例えば確変大当り、非確変大当りの２種類）の何れかを選択するようになっている。ここで、確変大当りは、大当り遊技の終了後に特別遊技状態として確変状態（第１特別遊技状態）を発生させることとなる大当り、非確変大当りは、大当り遊技の終了後に特別遊技状態として例えば時短状態（第２特別遊技状態）を発生させることとなる大当りで、それらの振り分けは大当り図柄乱数値等に基づいて行われる。
時短状態中は、例えば第１，第２特別図柄に関して第１，第２特別図柄表示手段６３，６４の変動時間が通常変動時間よりも短い短縮変動時間に切り換えられる他、普通図柄に関して、当たり確率が通常確率から高確率へ、変動時間が通常変動時間から短縮変動時間へ、普通利益状態における第２特別図柄始動手段７３の開閉パターンが通常開閉パターン（例えば０．２秒×１回開放）から特別開閉パターン（例えば２秒×３回開放）へ、夫々切り換えられるようになっている。なお、時短状態は大当り遊技が終了した時点で開始し、例えば第１，第２特別図柄が所定回数（例えば５０回）変動するか、それまでに次の大当り遊技が発生した時点で終了する。また確変状態中は、例えば時短状態と同様の切り換えに加えて、大当り確率が低確率から高確率に切り換えられるようになっている。なお、確変状態は大当り遊技が終了した時点で開始し、例えば次の大当り遊技が発生した時点で終了する。
大入賞手段７４は、遊技球が入賞可能な開状態と入賞不可能な閉状態とに切り換え可能な開閉板８９を備えた開閉式入賞手段で、図５に示すように例えば中央表示枠ユニット５７に設けられ、入賞した遊技球を検出する遊技球検出スイッチ（図示省略）と、開閉板８９を開閉する電磁ソレノイド等の開閉駆動手段とを備えており、第２特別図柄始動手段７３の下流側で且つ第１特別図柄始動手段７２の上流側に配置されていることにより、左流下経路８４ａを流下してきた遊技球よりも右流下経路８４ｂを流下してきた遊技球の方が高い確率で入賞可能となっている。この大入賞手段７４は、第１，第２特別図柄表示手段６３，６４の第１，第２特別図柄が変動後に大当り態様（特定態様）で停止した場合には所定の大当り開放パターンで開放し（大当り遊技）、同じく小当り態様で停止した場合には所定の小当り開放パターンで開放する（小当り遊技）。この大入賞手段７４に遊技球が入賞すると、一入賞当り所定個数の遊技球が賞球として払い出される。
また液晶表示手段７６には、第１，第２特別図柄表示手段６３，６４による第１，第２特別図柄の変動表示と並行して装飾図柄９０を変動表示可能である他、第１，第２特別保留個数を示す第１，第２保留報知画像Ｘ１～Ｘ４，Ｙ１～Ｙ４，変動中保留報知画像Ｚ等の各種画像を表示可能となっている。
ここで装飾図柄９０は、数字図柄その他の複数個の図柄で構成される図柄列を複数（図５の例では左右方向に３つ）備えており、またそれら各図柄列を構成する各図柄は、図５に示すように、１～８等の数字、その他で構成される図柄本体部９０ａと、この図柄本体部９０ａに付随するキャラクタその他の装飾部９０ｂとの結合で構成されている。なお装飾図柄９０は、拡大又は縮小、表示位置の変更、装飾部９０ｂの消去等、表示態様を任意に変化させることが可能である。
装飾図柄９０は、例えば第１，第２特別図柄の変動開始と略同時に所定の変動パターンに従って図柄列毎に縦スクロール、横スクロール等による変動を開始すると共に、所定の有効ライン上の停止図柄が所定態様となるように例えば第１，第２特別図柄の変動停止と略同時に最終停止する。なお装飾図柄９０では、例えば有効ライン上の全ての停止図柄が同じ場合が大当り演出態様、それ以外が小当り演出態様又ははずれ演出態様となっており、第１，第２特別図柄が大当り態様となる場合には装飾図柄９０は大当り演出態様となり、第１，第２特別図柄が小当り態様となる場合には装飾図柄９０は小当り演出態様となり、第１，第２特別図柄がはずれ態様となる場合には装飾図柄９０ははずれ演出態様となる。
また第１，第２保留報知画像Ｘ１～Ｘ４，Ｙ１～Ｙ４，変動中保留報知画像Ｚに関しては、第１，第２特別図柄始動手段７２，７３が遊技球を検出することに基づいて第１，第２特別保留個数が増加した場合に、第１，第２保留報知画像Ｘ１～，Ｙ１～を液晶表示手段７６上に１個追加表示し、また第１，第２特別図柄表示手段６３，６４による第１，第２特別図柄の新たな変動が開始することに基づいて第１，第２特別保留個数が減少した場合に、例えば変動中保留報知画像Ｚを消去し、第１，第２保留報知画像Ｘ１～，Ｙ１～を待ち行列の前側（例えば画面右側）に向けて１個分ずつシフトすると共に、押し出された先頭の第１，第２保留報知画像Ｘ１，Ｙ１を例えば所定位置まで移動させて新たな変動中保留報知画像Ｚに変化させるようになっている。
また遊技盤１６の裏側には、図７に示すように、液晶表示手段７６を遊技盤１６の後側で支持するための裏ケース９１が装着され、この裏ケース９１の背面側に、主制御部９２を構成する主制御基板９３が格納された主基板ケース９４、演出制御部９５を構成する演出インターフェース基板９６、液晶インターフェース基板９７、液晶制御基板９８及びＲＯＭ基板９９が格納された演出基板ケース１００等が着脱自在に装着されている。
ここで、演出インターフェース基板９６、液晶インターフェース基板９７、液晶制御基板９８及びＲＯＭ基板９９について、演出基板ケース１００への格納状態の詳細について図８，図９を参照しつつ説明する。
演出インターフェース基板９６と液晶インターフェース基板９７とは、夫々の表面９６ａ，９７ａが後側となる向きで、左右に互いに近接した状態で配置されている。そして、演出インターフェース基板９６と液晶インターフェース基板９７とは、演出インターフェース基板９６における液晶インターフェース基板９７側の縁部に沿って配置された演出ＩＦ第１，第２コネクタＣＮ１１，ＣＮ１２と、液晶インターフェース基板９７における演出インターフェース基板９６側の縁部に沿って配置された液晶ＩＦ第１，第２コネクタＣＮ２１，ＣＮ２２とを夫々左右方向に直結することによって互いに一体化されている。なお、演出インターフェース基板９６では、その表裏両面に各種電子部品が配置されているが、音声プロセッサ１０１、デジタルアンプ１０２等の各種ＩＣ、液晶ＩＦ第１～第３コネクタＣＮ２１～ＣＮ２３等の各種コネクタ、音声ＲＯＭ１０３等は表面９６ａ側に配置されている。また液晶インターフェース基板９７についても、その表裏両面に各種電子部品が配置されているが、液晶ＩＦ第１～第３コネクタＣＮ２１～ＣＮ２３の他、液晶表示手段７６を接続するための液晶接続第１，第２コネクタＣＮ２４，ＣＮ２５等の各種コネクタについては表面９７ａ側に配置されている。
また液晶制御基板９８は、その表面９８ａが後向きとなり、裏面９８ｂが演出インターフェース基板９６及び液晶インターフェース基板９７の表面９６ａ，９７ａと対向するように、演出インターフェース基板９６及び液晶インターフェース基板９７の後側に配置されている。そして液晶制御基板９８は、その裏面９８ｂ側に設けられた液晶制御第１コネクタＣＮ３１を演出インターフェース基板９６側の演出ＩＦ第３コネクタＣＮ１３に、同じく裏面９８ｂ側に設けられた液晶制御第２コネクタＣＮ３２を液晶インターフェース基板９７側の液晶ＩＦ第３コネクタＣＮ２３に夫々直結することにより、演出インターフェース基板９６及び液晶インターフェース基板９７と一体化されている。なお、液晶制御基板９８では、その表裏両面に各種電子部品が配置されており、表面９８ａ側には複合チップ１０４、制御ＲＯＭ１０５、ＤＲＡＭ１０６、液晶制御第３コネクタＣＮ３３等が配置され、裏面９８ｂ側には液晶制御第１，第２コネクタＣＮ３１，ＣＮ３２等が配置されている。
またＲＯＭ基板９９は、表面９９ａが後向きとなり、裏面９９ｂが演出インターフェース基板９６、液晶インターフェース基板９７のうちの例えば液晶インターフェース基板９７の表面９７ａと対向するように、液晶制御基板９８に隣接して例えばその下側に配置されている。そしてＲＯＭ基板９９は、その表面９９ａ側の上縁部に配置されているＲＯＭ第１コネクタＣＮ４１を、液晶制御基板９８の下縁部に配置されている液晶制御第３コネクタＣＮ３３に直結することにより液晶制御基板９８と一体化されている。なお、ＲＯＭ基板９９では、その表裏両面に各種電子部品が配置されているが、ＣＧＲＯＭ１０７、ＲＯＭ第１コネクタＣＮ４１等については表面９９ａ側に配置されている。
以上説明したように、基板９６～９９は、互いのコネクタ同士を直結することにより、演出インターフェース基板９６及び液晶インターフェース基板９７の表面９６ａ，９７ａと液晶制御基板９８及びＲＯＭ基板９９の裏面９８ｂ，９９ｂとを、所定の隙間を空けて対向させた状態で接続され、一体化される。従って、それら基板９６～９９を互いに接続した状態では、液晶制御基板９８の裏面９８ｂ側は、演出インターフェース基板９６及び液晶インターフェース基板９７の陰になって目視することができない。
演出基板ケース１００は透明な合成樹脂製で、基板９６～９９の裏面側を覆うベース体１１１と、基板９６～９９の表面側を覆うカバー体１１２とで略箱形に形成されている。基板９６～９９を演出基板ケース１００に格納する際には、まず液晶制御基板９８とＲＯＭ基板９９とを、コネクタの直結により互いに連結した状態で、カバー体１１２の内側の所定位置にねじ止めにより固定する。このとき、液晶制御基板９８、ＲＯＭ基板９９の表面９８ａ，９９ａが、カバー体１１２の背壁１１３の内面側に所定の隙間を挟んで対向する。
次に、演出インターフェース基板９６と液晶インターフェース基板９７とを、コネクタの直結により互いに連結した状態で、液晶制御基板９８及びＲＯＭ基板９９の背面側からカバー体１１２の内側の所定位置に嵌め込む。このとき、演出インターフェース基板９６側の演出ＩＦ第３コネクタＣＮ１３が液晶制御基板９８側の液晶制御第１コネクタＣＮ３１に、液晶インターフェース基板９７側の液晶ＩＦ第３コネクタＣＮ２３が液晶制御基板９８側の液晶制御第２コネクタＣＮ３２に夫々結合される。
続いて、ベース体１１１を、演出インターフェース基板９６及び液晶インターフェース基板９７の裏面９６ｂ，９７ｂ側からカバー体１１２に嵌め合わせる。そして更に、ベース体１１１の外側から演出インターフェース基板９６、液晶インターフェース基板９７の通孔１１４を介してカバー体１１２側のねじ止め基部１１５に対してねじ止めすることにより、基板９６～９９は演出基板ケース１００内の所定位置に固定される。基板９６～９９が格納された演出基板ケース１００は、ベース体１１１を前側、カバー体１１２を後側に向けた状態で、裏ケース９１の背面側に着脱自在に装着される。
また前枠３の裏側には、図７に示すように、遊技盤１６の裏側を開閉自在に覆う裏カバー１２１が着脱自在に装着されると共に、その上側に遊技球タンク１２２とタンクレール１２３とが、左右一側に払出手段３２と払出通路１２４とが夫々装着されており、遊技球が大入賞手段７４等の入賞口に入賞したとき、又は図外の自動球貸し機から球貸し指令があったときに、遊技球タンク１２２内の遊技球をタンクレール１２３経由で払出手段３２により払い出し、その遊技球を払出通路１２４経由で上皿３３に案内するようになっている。なお、裏カバー１２１は、演出基板ケース１００の略全体と主基板ケース９４の上部側の一部分とを後側から覆うように配置されている。
また、前枠３の裏側下部には、基板装着台１２５が着脱自在に装着されており、この基板装着台１２５の背面側に、電源基板１２６が格納された電源基板ケース１２７、払出発射制御基板１２８が格納された払出発射基板ケース１２９が夫々着脱自在に装着されている。
図１０は本パチンコ機の制御系の全体構成を示すブロック図である。図１０に示すように、本パチンコ機の全体回路構成は、遊技盤１６側に搭載される盤側部材１３１と、前枠３側に搭載される枠側部材１３２とで構成されている。
まず盤側部材１３１の概要を説明する。盤側部材１３１は、主制御部９２を構成する主制御基板９３、演出制御部９５を構成する演出インターフェース基板９６、液晶インターフェース基板９７、液晶制御基板９８及びＲＯＭ基板９９の他、遊技盤中継基板１３３、ＬＥＤ接続基板１３４、主制御中継基板１３５、電源中継基板１３６、枠ＬＥＤ中継基板１３７等で構成されている。
主制御基板９３は、遊技制御を統括的に行うもので、普通図柄始動手段７１や大入賞手段７４等に設けられた遊技球検出スイッチ、大入賞手段７４等に設けられた開閉駆動手段、遊技盤１６の各部に配置された磁気、電波、振動等の各種センサ、遊技情報表示手段６０等が、遊技盤中継基板１３３等の中継基板を介して、或いは中継基板を介することなく直接的に接続されている。また主制御基板９３は、演出制御ハーネス１３８を介して演出インターフェース基板９６に接続されており、制御コマンドＣＭＤとストローブ信号ＳＴＢとを送信可能となっている。
主制御中継基板１３５、電源中継基板１３６及び枠ＬＥＤ中継基板１３７は、盤側部材１３１を枠側部材１３２に接続するためのもので、主制御基板９３は主制御中継基板１３５を介して払出発射制御基板１２８に接続され、演出インターフェース基板９６は電源中継基板１３６を介して電源基板１２６に、枠ＬＥＤ中継基板１３７を介して枠下ＬＥＤ接続基板１３９に夫々接続されている。遊技盤１６側の主制御中継基板１３５、電源中継基板１３６、枠ＬＥＤ中継基板１３７には、盤側第１～第３コネクタＣＮ１ａ～ＣＮ３ａが夫々遊技盤１６の後側に対応して配置され、また内枠６側の遊技盤装着部１４（図２）には、枠側第１～第３コネクタＣＮ１ｂ～ＣＮ３ｂが夫々盤側第１～第３コネクタＣＮ１ａ～ＣＮ３ａに対向するように配置されており、遊技盤１６が内枠６の遊技盤装着部１４に前側から装着されたとき、盤側第１～第３コネクタＣＮ１ａ～ＣＮ３ａが枠側第１～第３コネクタＣＮ１ｂ～ＣＮ３ｂに夫々結合されるようになっている。なお、枠側第１コネクタＣＮ１ｂは、払出発射制御基板１２８に接続される払出発射制御中継ハーネス１４１の一端側に設けられ、枠側第２コネクタＣＮ２ｂは、電源基板１２６に接続される演出制御電源ハーネス１４２の一端側に設けられ、枠側第３コネクタＣＮ３ｂは、枠下ＬＥＤ接続基板１３９に接続される枠下ＬＥＤ接続ハーネス１４３の一端側に設けられている。
演出制御部９５を構成する演出インターフェース基板９６、液晶インターフェース基板９７、液晶制御基板９８及びＲＯＭ基板９９は、既に説明したようにハーネスを介することなくコネクタ同士を直結することによって互いに一体化されている。
また、液晶インターフェース基板９７には、液晶接続第１，第２コネクタＣＮ２４，ＣＮ２５から液晶接続第１，第２ハーネス１４４，１４５を介して液晶表示手段７６が接続されている。また演出インターフェース基板９６には、ＬＥＤ接続ハーネス１４６を介してＬＥＤ接続基板１３４が接続されている。ＬＥＤ接続基板１３４には、可動役物ランプ３１４を構成するＬＥＤ基板３１２、盤ランプ３２４を構成するＬＥＤ基板３２２ａ～３２２ｃ等の各種ＬＥＤ基板の他、可動役物７７ａの駆動制御に使用するモータ、ソレノイド等の可動体駆動手段、位置検出スイッチ等が接続されている。
ここで、図１１等に基づいて、液晶表示手段７６の仕様について説明する。液晶表示手段７６は、横１２８０画素×縦１０２４画素の液晶カラーディスプレイであるが、左右方向に隣接する奇数画素（ＯＤＤ）、偶数画素（ＥＶＥＮ）に対応する制御信号（ＯＤＤ信号、ＥＶＥＮ信号）を、別々のＬＶＤＳ（Low Voltage Differential Signaling）伝送路を介して受信部ＲＶ（ＲＶａ＋ＲＶｂ）で受ける構成となっている。そこで本実施形態では、この仕様に対応して、液晶接続第１コネクタＣＮ２４，液晶接続第１ハーネス１４４等による第１伝送路ＬＶＤＳ１を経由してＯＤＤ信号（第１信号）を伝送し、同じく第２伝送路ＬＶＤＳ２を経由してＥＶＥＮ信号（第２信号）を伝送している（図１０の左下部）。
また、この液晶表示手段７６では、内部動作を規定する動作クロックＣＫは、その周波数を４０ＭＨｚ～７０ＭＨｚの範囲とするべく規定されている（典型値は５４ＭＨｚ）。この動作クロックＣＫはドットクロックＤＣＫに対応するが、以下の説明では、便宜上、動作クロックＣＫの周波数は典型値である５４ＭＨｚとする。その５４ＭＨｚの動作クロックＣＫにおいて、一フレームの画像更新に要する更新時間（フレームレート）を約１／６０秒とする構成について説明する。
液晶表示手段７６は、その仕様として、第１伝送路ＬＶＤＳ１から受けたＯＤＤ信号と、第２伝送路ＬＶＤＳ２から受けたＥＶＥＮ信号とに基づき、表示画面の左右方向に隣接する二画素を、一の動作クロックＣＫで同時に処理するように構成されている。その結果、水平方向一ラインに対応する１２８０画素の画素データは、６４０／５４ＭＨｚ＝１１．８５μＳの動作時間で更新され、この動作が垂直方向１０２４ライン分繰り返されることで、一フレーム分１２８０×１０２４画素の画像表示が更新される。なお、第１ライン→第２ライン→・・・→第１０２４ラインのように、一ラインごとにノンインタレース方式で画像が更新される。
但し、図１１に示す通り、液晶表示手段７６の仕様として、水平方向に典型値としては２０４クロック分の待機時間（ブランク期間）ＷＴｈを設けること、及び垂直方向に典型値としては４２行分の待機時間（ブランク期間）ＷＴｖを設けることが規定されている。従って、これらの待機時間ＷＴｈ，ＷＴｖを考慮した実際の画面更新周期は、上述した典型値に基づく計算において、（２０４＋６４０）×（４２＋１０２４）／５４ＭＨｚ≒１６．６６ｍｓとなるため、フレームレートは約６０Ｈｚとなる。
なお、水平方向待機時間ＷＴｈと垂直方向待機時間ＷＴｖには、各々典型値に対する許容幅が規定されており、実際には上述した典型値とは異なる値を選択可能である。但し、フレームレートを１／６０秒とするため、（ＷＴｈ＋６４０）×（ＷＴｖ＋１０２４）／５４ＭＨｚ＝１／６０秒となるよう、水平，垂直方向待機時間ＷＴｈ，ＷＴｖを正確に設定する必要がある。
また液晶表示手段７６では、水平同期信号ＨＳと垂直同期信号ＶＳとが不要である一方、ＯＤＤ信号とＥＶＥＮ信号の伝送時にはＨレベルのデータ有効信号ＥＮＡＢの伝送が要求される。即ち、第１，第２伝送路ＬＶＤＳ１，ＬＶＤＳ２に対して、有意な信号（ＯＤＤ／ＥＶＥＮ信号）を伝送しているタイミングでは、データ有効信号ＥＮＡＢがアクティブレベル（Ｈレベル）である必要がある。
そこで本実施形態では、上述した液晶表示手段７６の仕様に基づき、液晶制御基板（表示制御手段）９８と液晶表示手段７６とを、ドットクロック（ピクセルクロック）ＤＣＫが５４ＭＨｚのデュアルリンク伝送路でＬＶＤＳ接続している（図１３，図１８）。また、液晶制御基板９８に搭載されるＶＤＰ回路１７２（図１４等）では、液晶表示手段７６の仕様を満たす水平方向待機時間ＷＴｈと垂直方向待機時間ＷＴｖとを設けるとともに、画像データ（ＯＤＤ／ＥＶＥＮ信号）の出力時は、データ有効信号ＥＮＡＢがアクティブレベル（Ｈレベル）になるようにしている。
即ち、データ有効信号ＥＮＡＢは、図１２（ｂ）に示すように、水平同期周期ＴＨのうち、水平表示期間ＴＨｄだけがＨレベルとなるよう構成されている。従って、データ有効信号ＥＮＡＢは、垂直同期周期ＴＶのうち、垂直表示期間ＴＶｄ以外は必ずＬレベルとなる（図１２（ｃ））。なお、水平方向待機時間ＷＴｈと垂直方向待機時間ＷＴｖは、各々の典型値（ＷＴｈは２０４，ＷＴｖは４２）とは異なる値を採用しているが、具体的な設計値については図１９に基づいて後述する。
何れにしても、データ有効信号ＥＮＡＢは、図１２（ａ）に示すように、差動信号ラインＲＡ２，ＲＢ２を経由して、ドットクロックＤＣＫの各動作サイクルにおいて離散的なＤＥ信号として繰り返し伝送される。図１２（ｂ），（ｃ）に示すデータ有効信号ＥＮＡＢは、ＬＶＤＳ伝送された離散データであるＤＥ信号を復調したもので、離散的なＤＥ信号を時間軸上に連続させたものである。なお、差動信号ラインＲＡ２，ＲＢ２では、図１２（ａ）に示すように、垂直同期信号ＶＳと水平同期信号ＨＳについてもＤＥ信号（データ有効信号ＥＮＡＢ）に続いて繰り返し伝送されているが、本実施形態の液晶表示手段７６では同期信号ＶＳ，ＨＳを活用しておらず、これらの同期信号ＨＳ，ＶＳに関する内部動作は実行されることはない。
即ち、本実施形態の液晶表示手段７６における表示ラインの水平改行タイミングは、受信した水平同期信号ＨＳとは無関係に、データ有効信号ＥＮＡＢの立下りタイミングや、データ有効信号ＥＮＡＢの立上りタイミング後の動作クロックＣＫ（ドットクロックＤＣＫに対応）の個数（本実施形態では６４０個）等に基づいて、液晶表示手段７６の内部回路にとって最適なタイミングに規定される（図１２（ｂ）の下向き矢印）。
この点は、一フレーム分の画像表示後の垂直改行タイミングについても同様であり、所定パルス幅のデータ有効信号ＥＮＡＢの連続個数（本実施形態では１０２４個）等に基づいて、液晶表示手段７６の内部回路にとって最適なタイミングに規定され（図１２（ｃ）の下向き矢印）、受信した垂直同期信号ＶＳには影響されない。このように本実施形態では、液晶表示手段７６に水平同期信号ＨＳや垂直同期信号ＶＳを伝送する必要がないため、同期信号ＨＳ，ＶＳのパルス幅ＰＷｈ，ＰＷｖ、フロントポーチＦＰｈ，ＦＰｖ、バックポーチＢＰｈ，ＢＰｖ等を最適に設定する必要がなく、ＶＤＰ回路１７２等の制御負担が大きく軽減される。
また、液晶表示手段７６の内部動作としても、自らの内部構成に基づく最適タイミングで水平改行や垂直改行の動作が実行されるため、不自然な表示動作のおそれが解消される。因みに、外部から受ける水平同期信号ＨＳや垂直同期信号ＶＳに基づいて動作する表示手段の場合には、同期信号ＨＳ，ＶＳのパルス幅や、同期信号ＨＳ，ＶＳに前後するフロントポーチ期間，バックポーチ期間が不適切であれば正常な表示動作が損なわれるおそれがある。
ところで、図１２（ａ）において、差動信号ラインＲＡ０～ＲＡ３，ＲＡＣＬＫを使用する第１伝送路ＬＶＤＳ１は、奇数番目の画素に対応する信号を伝送しており（ＡサイドのＯＤＤ信号）、差動信号ラインＲＢ０～ＲＢ３，ＲＢＣＬＫを使用する第２伝送路ＬＶＤＳ２は、偶数番目の画素に対応する信号を伝送している（ＢサイドのＥＶＥＮ信号）。このように、本実施形態ではＯＤＤ信号とＥＶＥＮ信号とをデュアルリンク伝送路で伝送することで、ドットクロックＤＣＫの周波数を実質的に１／２に低下させることができ、その分だけ耐ノイズ性を向上させ、また伝送距離を上げることもできる。
一方、液晶表示手段７６には、デュアルリンク伝送路で伝送されたＯＤＤ信号とＥＶＥＮ信号とを受信する受信部ＲＶが内蔵されており、二つのＬＶＤＳ信号（ＯＤＤ信号とＥＶＥＮ信号）からＲＧＢ信号を復元して、一フレーム分（１２８０×１０２４画素）の画像を表示している。ＲＧＢ信号は各々８ｂｉｔで構成されているので、液晶表示手段７６には階調度２８×２８×２８のフルカラー画像が表示される。
図１３は、液晶表示手段７６の内部構成を、ＶＤＰ回路１７２の関連部分と共に図示したブロック図である。図示の通り、ＯＤＤ信号は、第１伝送路ＬＶＤＳ１（Ａサイド）を経由してＬＶＤＳ－パラレル変換部ＲＶａに伝送され、ＥＶＥＮ信号は、第２伝送路ＬＶＤＳ２（Ｂサイド）を経由してＬＶＤＳ－パラレル変換部ＲＶｂに伝送される。なお、第１伝送路ＬＶＤＳ１は５本の差動信号ラインＲＡ０～ＲＡ３，ＲＡＣＬＫを備え、また第２伝送路ＬＶＤＳ２は、５本の差動信号ラインＲＢ０～ＲＢ３，ＲＢＣＬＫを備えている。
そして、差動信号ラインＲＡ０／ＲＢ０からは、各８ビット長のＲＧＢデータのうち、画像データＲ０～Ｒ５，Ｇ０が注出され、差動信号ラインＲＡ１／ＲＢ１からは、同じく画像データＧ１～Ｇ５，Ｂ０，Ｂ１が注出され、差動信号ラインＲＡ２／ＲＢ２からは、同じく画像データＢ２～Ｂ５，ＤＥ信号（即ちデータ有効信号ＥＮＡＢ），ＶＳ信号及びＨＳ信号が注出され、差動信号ラインＲＡ３／ＲＢ３からは、同じく画像データＧ６，Ｇ７，Ｂ６，Ｂ７，Ｒ６，Ｒ７が注出される。なお、注出されたＶＳ信号とＨＳ信号が利用されないことは上述した通りである。
また、差動信号ラインＲＡＣＬＫ／ＲＢＣＬＫのドットクロックＤＣＫは、ＰＬＬ回路に供給されることで、ドットクロックＤＣＫと同一の周波数５４ＭＨｚの動作クロックＣＫが生成される。この動作クロックＣＫは、液晶コントローラＬＣＤ＿ＣＴＬの内部動作を規定するもので、液晶コントローラＬＣＤ＿ＣＴＬは、液晶パネルＬＣＤにおける左右方向に隣接する２個のＲＧＢ画素（８ビット×３×２）に対応する画像データを、一の動作クロックＣＫに同期してまとめて処理している。
そのため、横方向１２８０（＝６４０×２）ドットの画素は、動作クロックＣＫ６４０個分の処理時間１１．８５μＳ（＝６４０／５４ＭＨｚ）で処理を完了することになる。なお、一の画素に対応する画像データは、ＲＧＢ各々１バイト長（階調度２８×２８×２８）であるから、一ラインを構成する全画素（１２８０ドット）の画像データは、全体として３×１２８０バイト長となる。
図１３に示す通り、液晶コントローラＬＣＤ＿ＣＴＬは、１２８０本のソース信号ラインを各々２８（＝２５６）階調の駆動信号で駆動するソースドライバＳＤＶと、１０２４本のゲート信号ラインをＯＮ／ＯＦＦ制御するゲートドライバＧＤＶとを適宜制御している。具体的には、液晶コントローラＬＣＤ＿ＣＴＬは、ＬＶＤＳ伝送路から注出したＤＥ信号（データ有効信号ＥＮＡＢ）と動作クロックＣＫとに基づいて、各部を適宜に動作させることで、フレームレート６０Ｈｚの画像更新動作を実現している。
液晶パネルＬＣＤの画素は夫々ＲＧＢ三色の基本画素で構成されており、一ライン分の全画素（１２８０ドット）に対応する基本画素数は３×１２８０個となるため、ソースドライバＳＤＶは、３８４本の出力端子を有するドライバ素子を１０個配置して構成されている。なお、これら１０個のドライバ素子には、液晶コントローラＬＣＤ＿ＣＴＬから画像データＤＡＴが順番に供給され、これがスタート信号ＳＰや転送クロックＤＣＬＫに基づいて適宜転送される。そして、ラッチ信号ＬＴに同期して、アナログ変換された駆動信号が３８４０本のソース信号ラインに供給される。先に説明した通り、液晶パネルＬＣＤの一ラインの全画素（１２８０ドット）の更新に要する時間は１１．８５μＳ（＝６４０／５４ＭＨｚ）である。
一方、液晶コントローラＬＣＤ＿ＣＴＬは、ゲートドライバＧＤＶに対して、ゲートスタート信号ＧＳやゲートクロック信号ＧＣＬＫを供給することで、駆動対象となるゲート信号ラインを更新している。ここで、ゲートドライバＧＤＶは、２５６本の出力端子を有するドライバ素子を４個配置して構成されている。
なお、ゲート信号ラインの更新タイミングは、ＤＥ信号の立下りタイミングと動作クロックＣＫとに基づいて規定され、ゲート信号ラインの水平改行周期は、動作クロックＣＫでカウントして、典型値計算では６４０＋２０４クロックとされる（図１１参照）。また、ＤＥ信号の個数（１０２４）に基づいて、駆動対象のゲート信号ラインが初期状態にリセットされ、最適なタイミングでゲートスタート信号ＧＳが出力され、ゲートクロック信号ＧＣＬＫの出力が再開される。ゲート信号ラインの垂直改行周期は、動作クロックＣＫでカウントして、典型値計算では４２＋１０２４クロックである（図１１参照）。但し、先に説明した通り、本実施形態では典型値とは異なる設計で液晶表示手段７６を動作させている（図１９参照）。
続いて、図１０に戻って枠側部材１３２の概要を説明する。枠側部材１３２は、電源基板１２６、払出発射制御基板１２８を中心に構成されている。電源基板１２６は、ＡＣ２４Ｖを受けて各種の直流電圧を出力するもので、払出発射制御基板１２８にＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３５Ｖを、枠下ＬＥＤ接続基板１３９にＤＣ１２Ｖを夫々出力する他、電源中継基板１３６を介して演出インターフェース基板９６にＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３５Ｖを出力するようになっている。払出発射制御基板１２８にはバックアップ基板１４７が接続されており、払出発射制御基板１２８から主制御基板９３に対しては、電源基板１２６から受けたＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３５Ｖの他、バックアップ電源、電源異常信号等が主制御中継基板１３５を介して出力される。
また払出発射制御基板１２８には、発射手段１７を構成する発射駆動手段１７ｄ、外部のホストコンピュータ等に各種情報を出力するための外部端子板１４８、外部の遊技球貸出装置を接続するための貸出装置接続端子板１４９の他、枠中継基板１５０、受け皿中継基板１５１等が接続されている。
枠中継基板１５０は、内枠６側に配置された払出モータ３２ａ、払出計数スイッチ３２ｂ、前扉・内枠開放スイッチ１５２等と払出発射制御基板１２８との接続を中継するものである。また受け皿中継基板１５１は、前扉７側の発射接続基板１５３、球詰まり検出基板１５４、度数表示基板１５５等と払出発射制御基板１２８との接続を中継するものである。発射接続基板１５３には、発射ハンドル３５を構成する可変抵抗器３５ａ、発射停止スイッチ３５ｂ、タッチセンサ３５ｃの他、球送りユニット５３ａに設けられた球送りソレノイド５３ｃ等が接続されている。
また、枠下ＬＥＤ接続基板１３９には、内枠６側の下部スピーカ１８の他、前扉７側の枠左下ＬＥＤ接続基板１５６が接続されている。枠左下ＬＥＤ接続基板１５６には、枠ランプ３０４を構成するＬＥＤ基板３０２ａ～３０２ｄ、発射ハンドル３５に配置されるハンドルＬＥＤ基板１５８、演出ボタン４１やその内部のＬＥＤ基板等が接続される演出ボタンＬＥＤ接続基板１５９、音量／光量調整ボタン３９，４０等が接続される音量光量ボタン基板１６０、上部スピーカ２５、サイドユニット３０に接続されるサイドユニット中継基板１６１等が接続されている。
続いて、演出制御部９５を構成する演出インターフェース基板９６、液晶インターフェース基板９７、液晶制御基板９８及びＲＯＭ基板９９の回路構成について、図１０，図１４等を参照しつつ詳細に説明する。
図１０に示すように、演出インターフェース基板９６は、各種入出力バッファの他、液晶制御基板９８の複合チップ１０４に搭載されているＣＰＵ回路１７１（図１４）から受ける指示に基づいて音声信号を再生する音声プロセッサ１０１、再生される音声信号の元データである圧縮音声データ等を記憶する音声ＲＯＭ１０３、音声プロセッサ１０１から出力される音声信号を受けるデジタルアンプ１０２等を備えている。音声プロセッサ１０１は、内部回路の異常動作時に内部回路の設定値を自動的にデフォルト値にリセットするＷＤＴ回路と、音声制御レジスタＳＲＧとを内蔵しており、音声制御レジスタＳＲＧが、複合チップ１０４のＣＰＵ回路１７１から受ける動作パラメータに基づいて音声ＲＯＭ１０３にアクセスし、必要な音声信号を再生してデジタルアンプ１０２に出力するようになっている。
演出インターフェース基板９６に搭載されている各種入出力バッファには、主制御基板９３から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けて液晶制御基板９８の複合チップ１０４に転送するための入力バッファ、枠ＬＥＤ中継基板１３７を経由して演出ボタン４１等のスイッチ信号を受けて液晶制御基板９８の複合チップ１０４に転送するための入力バッファ、液晶制御基板９８から受けたシリアル信号を枠ＬＥＤ中継基板１３７を経由してＬＥＤ基板等のドライバＩＣに転送するための出力バッファ、ＬＥＤ接続基板１３４を経由して可動体の位置検出スイッチ等のスイッチ信号を受けて液晶制御基板９８の複合チップ１０４に転送するための入力バッファ、液晶制御基板９８から受けたシリアル信号をＬＥＤ接続基板１３４を経由してＬＥＤ基板等のドライバＩＣに転送するための出力バッファ等がある。
また液晶制御基板９８には、ＣＰＵ回路１７１、ＶＤＰ回路１７２等を内蔵する複合チップ（チップ）１０４と、ＣＰＵ回路１７１の制御プログラムを記憶する制御ＲＯＭ（チップと接続されるＲＯＭ）１０５と、大量のデータを高速にアクセス可能なＤＲＡＭ（Dynamic Random Access Memory）１０６等が搭載されており、その液晶制御基板９８に接続されているＲＯＭ基板９９には、演出制御に必要な大量のＣＧデータを記憶するＣＧＲＯＭ１０７が搭載されている。
制御ＲＯＭ１０５は、チップセレクト信号ＣＳ０で選択されるアドレス空間ＣＳ０に位置付けされている。またＤＲＡＭ１０６は、チップセレクト信号ＣＳ５で選択されるアドレス空間ＣＳ５に位置付けされている。
図１４は、液晶制御基板９８に搭載される複合チップ１０４について、関連する回路素子も含めて図示した回路ブロック図である。図示の通り、複合チップ１０４には、所定時間毎にディスプレイリストＤＬを発行するＣＰＵ回路１７１と、発行されたディスプレイリストＤＬに基づいて画像データを生成し、液晶表示手段７６を駆動するＶＤＰ回路１７２とが内蔵されている。そして、ＣＰＵ回路１７１とＶＤＰ回路１７２とは、互いの送受信データを中継するＣＰＵＩＦ回路１７３を介して接続されている。
ＣＰＵ回路１７１は、複合チップ１０４のＨＣＬＫＩ端子で受けた発振器ＯＳＣ１からの発振出力（例えば１００／３ＭＨｚ）を周波数逓倍（例えば８逓倍）して、２６６．７ＭＨｚ程度のＣＰＵ動作クロックとしている。ここで、発振器ＯＳＣ１は、スペクトラムス拡散波を出力するように構成されることで、電波障害／電磁妨害を防止するＥＭＩ（Electromagnetic Interference）対策を図っている。
一方、ＶＤＰ回路１７２は、複合チップ１０４のＰＬＬＲＥＦ端子で受けた発振器ＯＳＣ２からの発振出力（例えば４０ＭＨｚ）を、必要に応じて周波数逓倍した上で、ＶＤＰ回路１７２のシステムクロック、表示装置用の表示クロック（ドットクロックなど）、及び外付けのＤＲＡＭ１０６のＤＤＲクロックとして使用している。即ち、発振器ＯＳＣ２の出力は、ＶＤＰ回路１７２全体のリファレンスクロックとして機能している。
そこで、このリファレンスクロックの重要性を考慮して、発振器ＯＳＣ２をＶＤＰ回路１７２と同じ電源電圧３．３Ｖで動作させると共に、出力イネーブル端子ＯＥがＨレベル（＝３．３Ｖ）であることを条件に、リファレンスクロックを発振出力し、電源電圧３．３Ｖが所定レベル以下に低下した場合には、マスク不能の割込み（ＮＭＩ）が生じるよう構成されている。
また複合チップ１０４にはＨＢＴＳＬ端子が設けられており、このＨＢＴＳＬ端子の論理レベルに基づいて、電源投入（ＣＰＵリセット）後に実行されるブートプログラム（初期設定プログラム）を記憶するＲＯＭを特定している。図示の通り、本実施形態ではＨＢＴＳＬ＝Ｌに設定されており、ＣＰＵ回路１７１のアドレス空間ＣＳ０のゼロ番地が制御ＲＯＭ１０５に割り当てられている。
ＣＰＵＩＦ回路１７３には、制御プログラムや必要な制御データを不揮発的に記憶する制御ＲＯＭ１０５と、２Ｍバイト程度の記憶容量を有するワークメモリ（ＲＡＭ）１７４とが接続されており、各々ＣＰＵ回路１７１、ＶＤＰ回路１７２からアクセス可能となっている。
なお、制御ＲＯＭ１０５は、チップセレクト信号ＣＳ０で選択されるアドレス空間ＣＳ０に位置付けられ、ワークメモリ１７４は、チップセレクト信号ＣＳ６で選択されるアドレス空間ＣＳ６に位置付けられている。このワークメモリ１７４には、液晶表示手段７６の一フレームを特定する一連の指示コマンドが記載されたディスプレイリストＤＬを一次的に記憶するＤＬバッファＢＵＦが確保されている。
ＣＰＵ回路１７１は、汎用のワンチップマイコンと同等の性能を有する回路であり、制御ＲＯＭ１０５の制御プログラムに基づいて画像演出を統括的に制御する演出制御ＣＰＵ１８１と、１６ｋバイト程度の記憶容量を有してＣＰＵの作業領域として使用される内蔵ＲＡＭ１８２と、演出制御ＣＰＵ１８１を経由しないでデータ転送を実現するためのＤＭＡＣ（Direct Memory Access Controller ）１８３と、複数の入力ポートＳｉ及び出力ポートＳｏを有するシリアル入出力ポート（ＳＩＯ）１８４と、複数の入力ポートＰｉ及び出力ポートＰｏを有するパラレル入出力ポート（ＰＩＯ）１８５と、それら各部の動作を制御するべく設定値が設定される制御レジスタ（ＲＥＧ）１８６等を備えている。
パラレル入出力ポート１８５は、入出力回路１８７等を介して外部機器（演出インターフェース基板９６）に接続されており、演出制御ＣＰＵ１８１は、入出力回路１８７を経て、演出ボタン４１等のスイッチ信号、制御コマンドＣＭＤ、割込み信号ＳＴＢ等を受信するようになっている。
次に、ＶＤＰ回路１７２について説明する。ＶＤＰ回路１７２には、画像演出等で利用する静止画や動画の構成要素となる圧縮データを記憶するＣＧＲＯＭ１０７と、４Ｇｂｉｔ程度の記憶容量を有する外付けＤＲＡＭ１０６と、液晶表示手段７６とが接続されている。本実施形態では、ＤＲＡＭ１０６はＤＤＲ３（Double-Data-Rate3 SDRAM ）で構成され、ＣＧＲＯＭ１０７はＮＡＮＤ型フラッシュメモリよりなるフラッシュＳＳＤ（solid state drive）で構成されている。
ＶＤＰ回路１７２は、図１４に示すように、ＶＤＰ（Video Display Processor）の動作を規定する各種の動作パラメータを演出制御ＣＰＵ１８１によって設定可能な制御レジスタ群２０１と、液晶表示手段７６に表示すべき画像データの生成時に使用される４８Ｍバイト程度の内蔵ＶＲＡＭ（video RAM）２０２と、チップ内部の各部間のデータ送受信及びチップ外部とのデータ送受信を実行するデータ転送回路２０３と、内蔵ＶＲＡＭ２０２に関して、ＳｏｕｒｃｅやＤｅｓｔｉｎａｔｉｏｎのアドレス情報を特定可能なインデックステーブルＩＤＸＴＢＬと、描画動作に先行してＣＧＲＯＭ１０７にＲＥＡＤアクセスするプリロード動作を実行可能なプリローダ２０４と、ＣＧＲＯＭ１０７から読み出した圧縮データをデコード（復号伸長／展開）するグラフィックスデコーダ（ＧＤＥＣ）２０５と、デコード（展開）後の静止画データや動画データを適宜に組み合わせて液晶表示手段７６の一フレーム分の画像データを生成する描画回路２０６と、描画回路２０６の動作の一部として、適宜な座標変換によって立体画像を生成するジオメトリエンジン２０７と、描画回路２０６が生成したフレームバッファＦＢａの画像データを読み出して、適宜な画像処理を並列的に実行可能な複数系統、例えば３系統（Ａ／Ｂ／Ｃ）の表示回路２０８Ａ～２０８Ｃと、３系統（Ａ／Ｂ／Ｃ）の表示回路２０８Ａ～２０８Ｃの出力を適宜選択する出力選択部２０９と、出力選択部２０９が出力する画像データをＬＶＤＳ信号に変換するＬＶＤＳ部２１０と、シリアルデータ送受信可能なＳＭＣ部２１１と、ＣＰＵＩＦ回路１７３とのデータ送受信を中継するＣＰＵＩＦ部２１２と、ＣＧＲＯＭ１０７からのデータ受信を中継するＣＧバスＩＦ部２１３と、外付けＤＲＡＭ１０６とのデータ送受信を中継するＤＲＡＭＩＦ部２１４と、内蔵ＶＲＡＭ２０２とのデータ送受信を中継するＶＲＡＭＩＦ部２１５と、音声回路ＳＮＤとを備えている。
図１５には、ＣＰＵＩＦ部２１２、ＣＧバスＩＦ部２１３、ＤＲＡＭＩＦ部２１４及びＶＲＡＭＩＦ部２１５と、制御レジスタ群２０１、ＣＧＲＯＭ１０７、ＤＲＡＭ１０６及び内蔵ＶＲＡＭ２０２との関係が図示されている。同図の通り、ＣＧＲＯＭ１０７から取得したＣＧデータは、例えばプリロードデータとして、データ転送回路２０３及びＤＲＡＭＩＦ部２１４を経由して外付けＤＲＡＭ１０６のプリロード領域に転送される。なお、このプリロード動作は必須ではなく、またデータ転送先についても外付けＤＲＡＭ１０６に限定されるものではなく、内蔵ＶＲＡＭ２０２であってもよい。例えばプリロード動作を実行しないように構成する場合には、ＣＧデータは、データ転送回路２０３、ＶＲＡＭＩＦ部２１５を経由して内蔵ＶＲＡＭ２０２に転送される。
ところで、内蔵ＶＲＡＭ２０２には、ＣＧＲＯＭ１０７から読み出した圧縮データの展開領域、表示装置のＷ×Ｈ個の表示ピクセルの各ＡＲＧＢ情報（３２ｂｉｔ＝８×４）を特定する画像データを格納するフレームバッファ領域、及び各表示ピクセルの深度情報を記憶するＺバッファ領域などが必要となる。なお、ＡＲＧＢ情報において、Ａは８ｂｉｔのαプレーンデータ、ＲＧＢは三原色の８ｂｉｔデータを意味する。
ここで、内蔵ＶＲＡＭ２０２の上記した各領域は、演出制御ＣＰＵ１８１がディスプレイリストＤＬに記載した各種の指示コマンド（テクスチャやスプライトなど）に基づいて間接的にアクセスされるが、そのＲＥＡＤ／ＷＲＩＴＥアクセスにおいて、一々、内蔵ＶＲＡＭ２０２のＤｅｓｔｉｎａｔｉｏｎアドレスやＳｏｕｒｃｅアドレスを特定するのでは煩雑である。そこで本実施形態では、ＣＰＵリセット後の初期処理において、描画動作で必要となる一次元または二次元の論理アドレス空間（以下、インデックス空間という）を確保して、各インデックス空間にインデックス番号を付与することで、インデックス番号に基づくアクセスを可能にしている。
具体的には、ＣＰＵリセット後、内蔵ＶＲＡＭ２０２を３種類のメモリ領域に大別すると共に、各メモリ領域に、必要数のインデックス空間を確保している。そして、インデックス空間とインデックス番号とを紐付けて記憶するインデックステーブルＩＤＸＴＢＬ（図１６（ａ）参照）を構築することで、その後のインデックス番号に基づく動作を実現している。
このインデックス空間は、（１）初期処理後に追加することや、逆に（２）開放することも必要となる。そこで、これら追加／開放の演出制御ＣＰＵ１８１の動作時に、追加／開放の処理が可能なタイミングか否か、また追加／開放などの処理が実際に完了したか否か等を判定可能なフラグ領域ＦＧをインデックステーブルＩＤＸＴＢＬに設けている。なお、内蔵ＶＲＡＭ２０２は、以下に説明する２つのＡＡＣ領域（ａ１，ａ２）、ページ領域（ｂ）、任意領域（ｃ）の三種類のメモリ領域に大別され、この三種類のメモリ領域（ａ１，ａ２）（ｂ）（ｃ）に対応して、インデックステーブルＩＤＸＴＢＬが３区分されている（図１６（ａ））。図示の通り、この実施形態では、ＡＡＣ領域（ａ）として、第一ＡＡＣ領域（ａ１）と第二ＡＡＣ領域（ａ２）が確保されているが、これに限定されるものではなく、何れか一方だけでもよい。なお以下の説明では、第一と第二のＡＡＣ領域（ａ１，ａ２）を総称する場合には、ＡＡＣ領域（ａ）と称する場合がある。
本実施形態の場合、内蔵ＶＲＡＭ２０２は、（ａ）インデックス空間とそのインデックス番号が内部処理によって自動付与され、且つメモリキャッシュ機能を有するＡＡＣ領域と、（ｂ）例えば４０９６ｂｉｔ×１２８ラインの二次元空間を単位空間として、その整数倍の範囲でインデックス空間が確保可能なページ領域と、（ｃ）先頭アドレス（空間先頭アドレス）ＳＴｘと水平サイズＨｘが任意に設定できる任意領域とに区分可能に構成されている（図１６（ｂ）参照）。但し、ＶＤＰ回路１７２の内部動作を円滑化するため、任意領域（ｃ）において任意設定されるインデックス空間の空間先頭アドレスＳＴｘは、その下位１１ｂｉｔが０であって、所定ビット（２０４８ｂｉｔ＝２５６バイト）単位とする必要がある。
そして、ＣＰＵリセット後、各々に必要なアドレス空間の最大値と、領域先頭アドレス（下位１１ｂｉｔ＝０）を規定して、ＡＡＣ領域（ａ１）と、第二ＡＡＣ領域（ａ２）と、ページ領域（ｂ）とが確保され、その残りのメモリ領域が任意領域（ｃ）となる。ＶＤＰ回路１７２の内部動作を円滑化するため、ＡＡＣ領域のアドレス空間の最大値は２０４８ｂｉｔ単位で規定され、ページ領域のアドレス空間の最大値は、上記した４０９６ｂｉｔ×１２８ラインの単位空間の整数倍とされる。
次に、このように確保された各領域（ａ１，ａ２）（ｂ）（ｃ）に必要個数のインデックス空間が設定される。なお、任意領域（ｃ）を使用する場合、ＶＤＰ回路１７２の内部動作を円滑化するため、二次元データを扱うインデックス空間の水平サイズＨｘは、２５６ｂｉｔの倍数として任意に設定可能である一方、その垂直サイズは固定値（例えば２０４８ライン）となっている。
何れにしても、第一と第二のＡＡＣ領域（ａ１，ａ２）は、ＶＤＰ回路１７２によってインデックス空間とインデックス番号が自動的に付与されるので、例えばテクスチャ設定系コマンドのＳＥＴＩＮＤＥＸコマンドによって、デコード先をＡＡＣ領域（ａ）に指定すれば、ＣＧＲＯＭ１０７からＣＧデータを読み出すＴＸＬＯＡＤ（テクスチャロード）コマンドでは、ＣＧＲＯＭ１０７のＳｏｕｒｃｅアドレスと、展開（デコード）後の水平・垂直サイズなどを指定するだけで足りることになる。そこで本実施形態では、予告演出時などに一時的に出現するキャラクタなどの静止画（テクスチャ）やＩストリーム動画については、そのデコード先をＡＡＣ領域（ａ）にしている。
このＡＡＣ領域（ａ）は、いずれもメモリキャッシュ機能が付与されているので、例えば、ＣＧＲＯＭ１０７の同一のテクスチャを複数回、ＡＡＣ領域（ａ）に読み出すような場合には、二度目以降はＡＡＣ領域（ａ）にキャッシュされているデコードデータが活用可能となり、余分なＲＥＡＤアクセスとデコード処理が抑制可能となる。もっとも、ＡＡＣ領域（ａ）を使い切った場合には、古いデータが自動的に破壊されるので、本実施形態では、ＡＡＣ領域（ａ）を使用する場合、原則として第一ＡＡＣ領域（ａ１）を使用することとし、繰り返し使用する特定のテクスチャだけを第二ＡＡＣ領域（ａ２）に取得するようにしている。
繰り返し使用するテクスチャとして、例えば所定の予告演出時に繰り返し出現するキャラクタや、背景画面を静止画で構築する場合の背景画などを例示することができる。このような場合、テクスチャ設定系コマンドのＳＥＴＩＮＤＥＸコマンドによって、デコード先を第二ＡＡＣ領域（ａ２）に設定し、ＴＸＬＯＡＤコマンドによって、キャラクタや背景画などのテクスチャを第二ＡＡＣ領域（ａ２）にデコードした後は、第二ＡＡＣ領域（ａ２）を使用しないことで、デコード結果を保護する。
そしてその後、ＳＥＴＩＮＤＥＸコマンドによって、デコード先を第二ＡＡＣ領域（ａ２）に指定した上で、取得済みのテクスチャを再取得する同一のＴＸＬＯＡＤコマンドを実行させると、取得済みのテクスチャがキャッシュヒットするので、ＣＧＲＯＭ１０７へのＲＥＡＤアクセスとデコード処理に要する時間を削除することができる。このようなキャッシュヒット機能は、プリロード領域に先読みされたプリロードデータでも発揮されるが、プリロード領域でキャッシュヒットするプリロードデータは、デコード前の圧縮データであるのに対して、ＡＡＣ領域でキャッシュヒットするのはデコード後の展開データである点に意義がある。
ところで、テクスチャ（ｔｅｘｔｕｒｅ）とは、一般に物の表面の質感、手触りなどを指す概念であるが、本実施形態では、静止画を構成するスプライト画像データ、動画一フレームを構成する画像データ、三角形や四角形などの描画プリミティブ（ｐｒｉｍｉｔｉｖｅ）に貼り付ける画像データだけでなく、デコード後の画像データも含む概念として使用している。そして、内蔵ＶＲＡＭ２０２の内部で画像データをコピーする（以下、便宜上、移動と称する）場合には、テクスチャ設定系コマンドのＳＥＴＩＮＤＥＸコマンドによって、移動元の画像データをテクスチャとして設定した上で、ＳＰＲＩＴＥコマンドを実行することになる。
なお、ＳＰＲＩＴＥコマンドの実行により、移動元のＳｏｕｒｃｅ画像データが、形式上は図１６（ｃ）に示す仮想描画空間に描画されるが、表示装置に実際に描画される仮想描画空間内の描画領域と、フレームバッファとなるインデックス空間との対応関係を、予め環境設定コマンド（ＳＥＴＤＡＶＲ，ＳＥＴＤＡＶＦ）や、テクスチャ設定系コマンド（ＳＥＴＩＮＤＥＸ）によって設定しておけば、例えばＳＰＲＩＴＥコマンドによる仮想描画空間への描画により、所定のインデックス空間（フレームバッファ）には、移動元のＳｏｕｒｃｅ画像データが描画されることになる（図１６（ｃ）参照）。
何れにしても、本実施形態では内蔵ＶＲＡＭ２０２がＡＡＣ領域（ａ１，ａ２）とページ領域（ｂ）と任意領域（ｃ）とに大別され、各々に適当数のインデックス空間を確保することができ、各インデックス空間は、各領域（ａ）（ｂ）（ｃ）ごとに独立のインデックス番号によって特定される。インデックス番号は、例えば１バイト長であり、（内部回路によって自動付与されるＡＡＣ領域（ａ）を除いた）ページ領域（ｂ）と任意領域（ｃ）については、０～２５５の範囲で演出制御ＣＰＵ１８１がインデックス番号を自由に付与することができる。
そこで本実施形態では、図１６（ａ）に示す通り、液晶表示手段７６用として、任意領域（ｃ）に一対のフレームバッファＦＢａを確保して、ダブルバッファ構造の双方に、インデックス番号２５５，２５４を付与している。すなわち、液晶表示手段７６用のフレームバッファＦＢａとして、トグル的に切り換えて使用されるインデックス空間２５５と、インデックス空間２５４を確保している。特に限定されないが、このインデックス空間２５５，２５４は、液晶表示手段７６の横方向ピクセル数に対応して水平サイズ１２８０としている。なお、各ピクセルはＡＲＧＢ情報３２ｂｉｔで特定されるので、水平サイズ１２８０は、３２×１２８０＝４０９６０ｂｉｔ（２５６ｂｉｔの倍数）を意味する。
なお、フレームバッファＦＢａを任意領域（ｃ）に確保するのは、任意領域（ｃ）には、３２バイト（＝２５６ｂｉｔ＝８ピクセル分）の倍数として、任意の水平サイズに設定することができ、上記のように液晶表示手段７６の水平ピクセル数に一致させれば、確保領域に無駄が生じないからである。一方、ページ領域（ｂ）には１２８ピクセル×１２８ラインの単位空間の整数倍の水平／垂直サイズしか設定できない。但し、任意領域（ｃ）に確保される二次元のインデックス空間は、その垂直サイズが固定値（例えば、２０４８ライン）となっている。そのため、フレームバッファＦＢａにおいて、水平サイズ１２８０×垂直サイズ１０２４の領域だけが、液晶表示手段７６にとって有効データ領域となる。
また本実施形態では、フレームバッファＦＢａが確保された任意領域（ｃ）に追加のインデックス空間（メモリ領域）を確保する場合には、０から始まるインデック番号を付与するようにしている。何ら限定されないが、本実施形態では、キャラクタやその他の静止画で構成された演出画像を、必要に応じて、適宜な回転姿勢で表示画面の一部に出現させる予告演出用の作業領域として、任意領域（ｃ）にインデックス空間（０）を確保している。
但し、作業領域の使用は必須ではなく、また任意領域（ｃ）に代えて、ページ領域（ｂ）に作業領域としてのインデックス空間を確保してもよい。ページ領域（ｂ）を使用すれば、水平サイズ１２８（＝４０９６ｂｉｔ）×垂直サイズ１２８の正方形状の単位空間の倍数寸法のインデックス空間を確保できるので、小型の演出画像を扱うには好適である。
ところで、本実施形態では、画像演出は背景画像も含めてほぼ動画のみで実現されている。特に変動演出時には、多数（通常１０個以上）の動画が同時に描画される。これらの動画は、何れも一連の動画フレームとして、圧縮状態でＣＧＲＯＭ１０７に格納されているが、Ｉフレームのみで構成されたＩストリーム動画と、ＩフレームとＰフレームとで構成されたＩＰストリーム動画とに区分される。ここで、Ｉフレーム（Intra coded frame）とは、他画面とは独立して、入力画像をそのまま圧縮するフレームを意味する。一方、Ｐフレーム（Predictive coded frame）とは、前方向予測符号化を行うフレームを意味し、時間的に過去に位置するＩフレームまたはＰフレームが必要となる。
そこで本実施形態では、ＩＰストリーム動画については、旧データの破壊が懸念されるＡＡＣ領域（ａ）ではなく、ページ領域（ｂ）に展開している。すなわち、水平サイズ１２８×垂直サイズ１２８の倍数寸法のインデックス空間を確保可能なページ領域（ｂ）に多数のインデックス空間（ＩＤＸ０～ＩＤＸＮ）を確保して、一連の動画フレームは、各動画ＭＶｉに対応する、常に同一のインデックス空間ＩＤＸｉを使用してデコードするようにしている。すなわち、動画ＭＶ１はインデックス空間ＩＤＸ１に展開され、動画ＭＶ２はインデックス空間ＩＤＸ２に展開され、以下同様に、動画ＭＶｉはインデックス空間ＩＤＸｉに展開されるよう構成されている。
動画ＭＶｉについて、更に具体的に説明すると、ＳＥＴＩＮＤＥＸコマンドによって、「ＩＰストリーム動画ＭＶｉのデコード先は、ページ領域（ｂ）におけるインデックス番号ｉのインデックス空間（ｉ）である」と予め指定した上で、ＩＰストリーム動画ＭＶｉの動画一フレームを取得するＴＸＬＯＡＤコマンドを実行させている。
すると、ＴＸＬＯＡＤコマンドが特定するＣＧＲＯＭ１０７上の動画一フレーム（一連の動画フレームの何れか）が、先ずＡＡＣ領域（ａ）に取得され、その後、自動的に起動するグラフィックスデコーダ（ＧＤＥＣ）２０５によって、ページ領域（ｂ）のインデックス空間（ｉ）に、取得した動画一フレームがデコードされて展開されることになる。
一方、本実施形態では、Ｉストリーム動画については、静止画と同一扱いとしており、ＳＥＴＩＮＤＥＸコマンドによって、「Ｉストリーム動画ＭＶｊのデコード先は、第一ＡＡＣ領域（ａ１）である」と指定して、ＴＸＬＯＡＤコマンドを実行させる。その結果、動画フレームは第一ＡＡＣ領域（ａ１）に取得され、その後、自動的に起動するグラフィックスデコーダ２０５が、第一ＡＣＣ領域（ａ１）にデコードデータを展開している。先に説明した通り、ＡＡＣ領域（ａ）のインデックス空間は自動的に生成されるので、インデックス番号を指定する必要はない。なお、インデックス空間に必要となる展開ボリューム、つまりデコードされたテクスチャ（動画フレーム）の水平サイズと垂直サイズは、展開先がＡＡＣ領域（ａ）かページ領域（ｂ）かに拘らず、ＴＸＬＯＡＤコマンドによって特定される。
ところで、ＩＰストリーム動画ＭＶｉやＩストリーム動画ＭＶｊは、一般にＮ枚の動画フレーム（ＩフレームやＰフレーム）で構成されている。そのため、ＴＸＬＯＡＤコマンドでは、例えばｋ枚目（１≦ｋ≦Ｎ）の動画フレームが記憶されているＣＧＲＯＭ１０７のＳｏｕｒｃｅアドレスと、展開後の水平・垂直サイズなどを指定することになる。何ら限定されないが、静止画を殆ど使用しない本実施形態では、内蔵ＶＲＡＭ２０２のアドレス空間４８Ｍバイトの大部分（３０Ｍバイト程度）をページ領域（ｂ）に割り当てている。そして、静止画を殆ど使用しない本実施形態では、ＡＡＣ領域として、第一ＡＡＣ領域（ａ１）だけを確保し、第二ＡＡＣ領域（ａ２）を確保せず、また前記したＡＡＣ領域のキャッシュヒット機能も活用しない。
なお、圧縮動画データのデコード処理を高速化するため、専用のＧＤＥＣ（グラフィックスデコーダ）回路を設けることも考えられる。そして、専用のＧＤＥＣ回路をＶＤＰ回路１７２に内蔵させれば、Ｎ枚の圧縮動画フレームで構成された圧縮動画データのデコード処理において、動画圧縮データの先頭アドレスをＧＤＥＣ回路に指示すれば足りるので、Ｎ枚の圧縮動画フレームについて、１枚ごとに先頭アドレスを指定する必要がなくなる。
しかし、このような専用のＧＤＥＣ回路を、圧縮アルゴリズム毎に複数個内蔵させると、ＶＤＰ回路１７２の内部構成が更に複雑化する。そこで本実施形態では、ソフトウェアＧＤＥＣとし、ＩＰストリーム動画、Ｉストリーム動画、静止画、その他α値などのデータについて、各圧縮アルゴリズムに対応するソフトウェア処理によってデコード処理を実現している。なお、ハードウェア処理とソフトウェア処理の処理時間差はあまり問題にならず、処理時間が問題になるのは、もっぱら、ＣＧＲＯＭ１０７からのアクセス（ＲＥＡＤ）タイムである。
図１４に戻って説明を続ける。データ転送回路２０３は、ＶＤＰ回路内部のリソース（記憶媒体）と外部記憶媒体とを、転送元ポート又は転送先ポートとして、これらの間でＤＭＡ（Direct Memory Access）的にデータ転送動作を実行する回路である。図１７は、このデータ転送回路２０３の内部構成を、関連する回路構成と共に記載したブロック図である。
図１７に示す通り、データ転送回路２０３は、ルータ機能を有する統合接続バスＩＣＭを経由して、ＣＧＲＯＭ１０７、ＤＲＡＭ１０６及び内蔵ＶＲＡＭ２０２とデータを送受信するよう構成されている。なお、ＣＧＲＯＭ１０７とＤＲＡＭ１０６は、ＣＧバスＩＦ部２１３やＤＭＡＭＩＦ部２１４を経由してアクセスされる。
一方、ＣＰＵ回路１７１は、データ転送回路２０３に内蔵された転送ポートレジスタＴＲ＿ＰＯＲＴを経由して、描画回路２０６やプリローダ２０４にディスプレイリストＤＬを発行している。なお、ＣＰＵ回路１７１とデータ転送回路２０３は双方向に接続されているが、ディスプレイリストＤＬの発行時には、転送ポートレジスタＴＲ＿ＰＯＲＴは、ディスプレイリストＤＬを構成する一単位のデータを受け入れるデータ書き込みポートとして機能する。なお、転送ポートレジスタＴＲ＿ＰＯＲＴの書込み単位（一単位データ長）は、ＣＰＵバス制御部２０３ｄのＦＩＦＯ構造に対応して３２ｂｉｔとなる。
図示の通り、演出制御ＣＰＵ１８１は、ＣＰＵＩＦ部２１２を経由して転送ポートレジスタＴＲ＿ＰＯＲＴをＷＲＩＴＥアクセスできる一方、ＤＭＡＣ回路１８３を活用する場合には、ＤＭＡＣ回路１８３が転送ポートレジスタＴＲ＿ＰＯＲＴを直接的にＷＲＩＴＥアクセスすることになる。そして、転送ポートレジスタＴＲ＿ＰＯＲＴに書き込まれた一連の指示コマンド（つまり、ディスプレイリストＤＬを構成する指示コマンド列）は、３２ｂｉｔ単位で、ＦＩＦＯ構造（３２ｂｉｔ×１３０段）のＦＩＦＯバッファを内蔵したＣＰＵバス制御部２０３ｄに自動蓄積されるように構成されている。
また、このデータ転送回路２０３は、３チャンネルＣｈＡ～ＣｈＣの伝送経路でデータの送受信動作を実行しており、ＦＩＦＯ構造（６４ｂｉｔ×Ｎ段）のＦＩＦＯバッファを有するＣｈＡ制御回路２０３ａ（Ｎ＝１３０段）と、ＣｈＢ制御回路２０３ｂ（Ｎ＝１０２６段）と、ＣｈＣ制御回路２０３ｃ（Ｎ＝１３０段）とを有している。
そして、ＣＰＵバス制御部２０３ｄに蓄積された指示コマンド列（ディスプレイリストＤＬ）は、演出制御ＣＰＵ１８１によるデータ転送レジスタＲＧｉｊ（各種制御レジスタ２０１の一種）への設定値に基づき、描画回路２０６又はプリローダ２０４に転送される。矢印で示す通り、ディスプレイリストＤＬは、ＣＰＵバス制御部２０３ｄからＣｈＢ制御回路２０３ｂのＦＩＦＯバッファを経由して描画回路２０６に転送され、ＣｈＣ制御回路２０３ｃのＦＩＦＯバッファを経由してプリローダ２０４に転送されるように構成されている。
なお本実施形態では、ＣｈＢ制御回路２０３ｂとＣｈＣ制御回路２０３ｃは、ディスプレイリストＤＬの転送動作に特化されており、ＣＰＵバス制御部２０３ｄのＦＩＦＯバッファに蓄積されたデータは、ＣｈＢ制御回路２０３ｂかＣｈＣ制御回路２０３ｃのＦＩＦＯバッファを経由して、各々ディスプレイリストＤＬの一部として、描画回路２０６かプリローダ２０４のディスプレイリストアナライザ（Display List Analyzer）に転送される。
そして、描画回路２０６は、転送されたディスプレイリストＤＬに基づいた描画動作を開始する。一方、プリローダ２０４は、転送されたディスプレイリストＤＬに基づき、必要なプリロード動作を実行する。プリロード動作によって、ＣＧＲＯＭ１０７のＣＧデータが、ＤＲＡＭ１０６に確保されたプリロード領域に先読みされ、ＴＸＬＯＡＤコマンドなどに関して、テクスチャのＳｏｕｒｃｅアドレスを変更したディスプレイリストＤＬ（以下、書換えリストＤＬ′という）が、ＤＲＡＭ１０６に確保されたＤＬバッファ領域ＢＵＦ′に保存される。
一方、ＣＧＲＯＭ１０７、ＤＲＡＭ１０６、内蔵ＶＲＡＭ２０２等の記憶媒体の間のデータ転送には、ＣｈＡ制御回路２０３ａと接続バスアクセス調停回路２０３ｅとが機能する。また、インデックステーブルＩＤＸＴＢＬのアドレス情報が必要になる内蔵ＶＲＡＭ２０２のアクセス時には、ＩＤＸＴＢＬアクセス調停回路２０３ｆが機能する。具体的には、ＣｈＡ制御回路２０３ａは、例えば（ａ）ＣＧＲＯＭ１０７の圧縮データを内蔵ＶＲＡＭ２０２に転送する場合や、（ｂ）ＣＧＲＯＭ１０７の圧縮データをプリロード（先読み）して外付けＤＲＡＭ１０６に転送する場合や、（ｃ）プリロード領域の先読みデータを内蔵ＶＲＡＭ２０２に転送する場合に機能する。
ここで、ＣｈＡ制御回路２０３ａは、ＣｈＢ制御回路２０３ｂやＣｈＣ制御回路２０３ｃと並行して動作可能に構成されており、上記した（ａ）～（ｃ）の動作は、ディスプレイリストＤＬの発行動作や書換えリストＤＬ’の転送動作と並行して実行可能である。また、ＣｈＢ制御回路２０３ｂとＣｈＣ制御回路２０３ｃも同時実行可能である。但し、転送ポートレジスタＴＲ＿ＰＯＲＴは単一であるので、何れか一方（２０３ｂ／２０３ｃ）が転送ポートレジスタＴＲ＿ＰＯＲＴを使用しているタイミングでは、他方（２０３ｃ／２０３ｂ）は転送ポートレジスタＴＲ＿ＰＯＲＴにアクセスすることはできない。
なお、ＣｈＡ制御回路２０３ａの動作時に、接続バスアクセス調停回路２０３ｅは、統合接続バスＩＣＭを経由する各記憶素子（ＣＧＲＯＭ１０７、ＤＲＡＭ１０６）とのデータ伝送を調停（Arbitration）している。一方、ＩＤＸＴＢＬアクセス調停回路２０３ｆは、インデックステーブルＩＤＸＴＢＬに基づいてＣｈＡ制御回路２０３ａを制御することで、内蔵ＶＲＡＭ２０２とのデータ交信を調停している。なお、プリローダ２０４が機能する本実施形態の場合、ＤＲＡＭ１０６のＤＬバッファ領域ＢＵＦ′に保存された書換えリストＤＬ′は、接続バスアクセス調停回路２０３ｅとＣｈＢ制御回路２０３ｂとを経由して描画回路２０６に転送される。
上記の通り、本実施形態のデータ転送回路２０３は、各種の記憶リソース（Resource）から任意に選択されたデータ転送元と、各種の記憶リソース（Resource）から任意に選択されたデータ転送先との間で、高速のデータ転送を実現している。なお、データ転送回路２０３が機能する記憶リソースには、内蔵ＶＲＡＭ２０２だけでなく、ＣＰＵＩＦ部２１２、ＣＧバスＩＦ部２１３、ＤＲＡＭＩＦ部２１４を経由する外部デバイスも含まれる。
そして、ＣＧＲＯＭ１０７から１回に取得すべきデータ量（メモリシーケンシャルＲＥＡＤ）のように、ＣｈＡ制御回路２０３ａが機能する外部デバイスとのデータ転送量は、ＣｈＢ制御回路２０３ｂやＣｈＣ制御回路２０３ｃが機能するディスプレイリストＤＬの場合と比較して膨大であり、互いにデータ転送量が大きく相違する。
ここで、これら各種のデータ転送について、単位データ量や総転送データ量を細かく設定可能に構成することも考えらえるが、これではＶＤＰ内部の制御動作が煩雑化し、円滑な転送動作が阻害される。そこで本実施形態では、データ転送の最低データ量Ｄｍｉｎを一意に規定すると共に、総転送データ量を、最低データ量ＤＴｍｉｎの整数倍となるよう制限することで、高速で円滑なデータ転送動作を実現している。特に限定されないが、本実施形態のデータ転送回路２０３では、最低データ量Ｄｍｉｎ（単位データ量）を２５６バイトとし、総転送データ量をこの整数倍に制限することにしている。
したがって、３２ｂｉｔ毎にＣＰＵバス制御部２０３ｄのＦＩＦＯバッファに蓄積されたディスプレイリストＤＬの指示コマンド列は、その総量が最低データ量Ｄｍｉｎに達したタイミングでＣｈＢ制御回路２０３ｂやＣｈＣ制御回路２０３ｂに転送され、各々のＦＩＦＯバッファに蓄積される。
ディスプレイリストＤＬは、一連の指示コマンドで構成されているが、本実施形態では、転送ポートレジスタＴＲ＿ＰＯＲＴの書込み単位（３２ｂｉｔ）に対応して、ディスプレイリストＤＬは、コマンド長が３２ｂｉｔの整数Ｎ倍（Ｎ＞０）の指示コマンドのみで構成されている。したがって、データ転送回路２０３を経由して、ディスプレイリストＤＬの指示コマンドを受ける描画回路２０６やプリローダ２０４は、素早く円滑にコマンド解析処理（DL analyze）を開始することができる。なお、３２ｂｉｔの整数Ｎ倍のコマンド長は、その全てが有意ビットとは限らず、無意ビット(Don't care bit)も含んで３２ｂｉｔの整数Ｎ倍という意味である。
次に、プリローダ２０４について説明する。プリローダ２０４は、データ転送回路２０３（ＣｈＣ制御回路２０３ｂ）から転送されたディスプレイリストＤＬを解釈して、ＴＸＬＯＡＤコマンドが参照しているＣＧＲＯＭ１０７上のＣＧデータを、予めＤＲＡＭ１０６のプリロード領域に転送する回路である。またプリローダ２０４は、このＴＸＬＯＡＤコマンドに関し、ＣＧデータの参照先を転送後のアドレスに書換えた書換えリストＤＬ′を、ＤＲＡＭ１０６のＤＬバッファＢＵＦ′に記憶する。なお、ＤＬバッファＢＵＦ′やプリロード領域は、ＣＰＵリセット後の初期処理時に予め確保されている。
そして、書換えリストＤＬ′は、描画回路２０６の描画動作の開始時に、データ転送回路２０３の接続バスアクセス調停回路２０３ｅやＣｈＢ制御回路２０３ｂを経由して描画回路２０６のディスプレイリストアナライザ（DL Analyzer）に転送される。そして、描画回路２０６は、書換えリストＤＬ′に基づいて描画動作を実行する。したがって、ＴＣＬＯＡＤコマンドなどに基づき、本来はＣＧＲＯＭ１０７から取得すべきＣＧデータが、プリロード領域に先読みされているプリロードデータとしてＤＲＡＭ１０６のプリロード領域から取得される。この場合、プリロードデータは、上書き消去されない限り繰り返し使用可能であり、プリロード領域にキャッシュヒットしたプリロードデータは繰り返し再利用される。
本実施形態では、十分な記憶容量を有する外付けＤＲＡＭ１０６にプリロード領域を設定しているので、上記のキャッシュヒット機能が有効に機能する。また、外付けＤＲＡＭ１０６の記憶容量が大きいので、例えば複数フレーム分のＣＧデータを一気にプリロードする多重プリロードも可能である。すなわち、プリローダ２０４の動作期間に関し、ＣＧデータの先読み動作を含んだ一連のプリロード動作の動作期間を、ＶＤＰ回路１７２の間欠動作時の動作周期δの整数倍の範囲内で適宜に設定することで多重プリロードが実現される。
但し以下の説明では、便宜上、多重プリロードのない構成について説明するので、本実施形態のプリローダ２０４は、一動作周期（δ）の間に一フレーム分のプリロード動作を完了することとする。なお本実施形態では、ＶＤＰ回路１７２の間欠動作時の動作周期δは、液晶表示手段７６の垂直同期信号の２倍周期である１／３０秒である。
次に、描画回路２０６は、データ転送回路２０３を経由して転送されたディスプレイリストＤＬや書換えリストＤＬ′の指示コマンド列を順番に解析して、グラフィックスデコーダ２０５やジオメトリエンジン２０７等と協働して、ＶＲＡＭ２０２に形成されたフレームバッファに液晶表示手段７６の一フレーム分の画像を描画する回路である。
上記の通り、プリローダ２０４を機能させる場合には、書換えリストＤＬ′のＣＧデータの参照先は、ＣＧＲＯＭ１０７ではなくＤＲＡＭ１０６に設定されたプリロード領域である。そのため、描画回路２０６による描画の実行中に生じるＣＧデータへのシーケンシャルアクセスを迅速に実行することができ、動きの激しい高解像度の動画についても問題なく描画することができる。すなわち、本実施形態によれば、ＣＧＲＯＭ１０７として安価なＳＡＴＡモジュールを活用しつつ、複雑高度な画像演出を実行することができる。
ところで、プリローダ２０４を機能させるか否かに拘らず、ディスプレイリストＤＬや書換えリストＤＬ′の転送時に仮にデータ化けが発生しても、描画回路２０６はこれを検出することはできない。また、ノイズなどの影響で、描画回路２０６がフリーズして、内蔵ＶＲＡＭ２０２のＲＥＡＤ／ＷＲＩＴＥアクセスが異常停止することも有り得る。そこで本実施形態では、描画回路２０６が不合理な指示コマンド（ａｎａｌｙｚｅ不能のビット並び）を検出した場合や、一定期間、内蔵ＶＲＡＭ２０２に対してＲＥＡＤ／ＷＲＩＴＥアクセスがない場合には、描画異常割込みを発生させるように構成されている（描画異常割込みが許可状態）。
次に、図１６に関して説明した通り、ＶＲＡＭ２０２の任意領域（ｃ）に確保されたフレームバッファＦＢは、描画領域と読出領域に区分されたダブルバッファであり、２つの領域を、交互に用途を切り替えて使用する。また本実施形態では、１つの液晶表示手段７６が接続されているので、図１６に示す通り、１区画のフレームバッファＦＢａが確保されている。したがって、描画回路２０６は、液晶表示手段７６用のフレームバッファＦＢａの描画領域（書込み領域）に、一フレーム分の画像データを描画することになる。
表示回路２０８Ａ～２０８Ｃは、フレームバッファＦＢａ～ＦＢｃの画像データを読み出して、最終的な画像処理を施した上で出力する回路である（図１８参照）。最終的な画像処理には、例えば、画像を拡大／縮小するスケーラのスケーリング処理、微妙なカラー補正処理、画像全体の量子化誤差が最小化するディザリング処理が含まれている。そして、これらの画像処理を経たデジタルＲＧＢ信号（合計２４ｂｉｔ）が、通常は、水平同期信号ＨＳや垂直同期信号ＶＳなどと共に出力される。
図１８に示す通り、本実施形態では、上記の動作を並列的に実行する３系統の表示回路Ａ／Ｂ／Ｃが設けられており、各表示回路２０８Ａ～２０８Ｃは、各々に対応するフレームバッファＦＢａ／ＦＢｂ／ＦＢｃの画像データを読み出して、上記の最終画像処理を実行する。但し、本実施形態では表示装置は１個であるので、フレームバッファＦＢｂ，ＦＢｃは確保されておらず、表示回路２０８Ｂ，２０８Ｃが機能することもない。
ここで、液晶表示手段７６の仕様を確認すると、液晶表示手段７６は、左右方向に隣接する奇数ピクセル（ＯＤＤ）と偶数ピクセル（ＥＶＥＮ）とを、別々のＬＶＤＳ（Low Voltage Differential Signaling）伝送路を通して受信部ＲＶ（ＲＶａ，ＲＶｂ）で受ける必要がある。また、液晶表示手段７６のドットクロックＤＣＫの周波数は、４０～７０ＭＨｚ程度（典型値は５４ＭＨｚ）にする必要があり、（ＷＴｈ＋６４０）×（ＷＴｖ＋１０２４）／５４ＭＨｚ≒１／６０秒となるよう、水平／垂直方向の待機時間ＷＴｈ／ＷＴｖを設定する必要がある。更に、液晶表示手段７６に対して画像データ（ＯＤＤ／ＥＶＥＮ信号）を出力するタイミングでは、アクティブレベルのデータ有効信号ＥＮＡＢを出力する必要がある。
そこで、表示回路２０８Ａは、上記した全ての仕様を満たす信号を出力する必要がある。図１９（ａ）～図１９（ｅ）は、表示回路２０８Ａから出力される各種の信号を図示したものである。まず、ドットクロックＤＣＫの周波数を決定する必要があるが、本実施形態では、液晶表示手段７６を、典型値５４ＭＨｚの動作クロックＣＫで動作させるので、これに対応して、ＶＤＰ回路１７２における設計上のドットクロックＤＣＫを１０８ＭＨｚ（＝５４×２）としている。
それは、横１２８０ドット×縦１０２４ラインの表示パネルＬＣＤ（図１９（ｆ）参照）において、左右に隣接する２つの画素が５４ＭＨｚの動作クロックＣＫに同期して一気に処理されるので、実質的に１０８ＭＨｚのドットクロックＤＣＫで動作するのと等価だからである。
そして、表示回路２０８Ａの動作を規定する各種の動作パラメータは、周波数１０８ＭＨｚのドットクロックＤＣＫに基づいて規定される。先ず、（ＷＴｈ＋６４０）×（ＷＴｖ＋１０２４）／５４ＭＨｚ≒１／６０秒となるよう、水平／垂直方向の待機時間ＷＴｈ／ＷＴｖを設定する必要があるが、表示回路２０８Ａについての動作パラメータＷＴｈ／ＷＴｖとしては、（ＷＴｈ＋１２８０）×（ＷＴｖ＋１０２４）／１０８ＭＨｚ≒１／６０秒を満たす必要がある。
また、水平／垂直方向の待機時間ＷＴｈ／ＷＴｖについて、液晶表示手段７６の仕様上の許容範囲も考慮する必要がある。そこで本実施形態では、水平方向待機時間ＷＴｈを、１０８ＭＨｚのドットクロックＤＣＫでカウントして３８２クロックとし、垂直方向待機時間ＷＴｖを５９ラインとしている。したがって、一フレームの画像更新に要する時間は、（３８２＋１２８０）×（５９＋１０２４）／１０８ＭＨｚ＝１６．６６６ｍＳとなり、フレームレートが１／６０秒となる。
この設定に対応して、データ有効信号ＥＮＡＢは、各ラインの画像更新動作において、３８２クロックに対応する待機時間ＷＴｈ（＝３８２／１０８ＭＨｚ）はＬレベルであり、その後、１２８０クロックに対応するアクティブ区間（＝１２８０／１０８ＭＨｚ）はアクティブ（Ｈ）レベルとなる（図１９（ｃ））。なお、図１９（ｄ），（ｅ）に示す通り、データ有効信号ＥＮＡＢのアクティブ区間では、一ライン１２８０ドットの画素について、所定の時間（１１．８５μＳ＝１２８０／１０８ＭＨｚ）で画像更新動作が完了するように画像データが出力される。すなわち、１２８０個のドットクロックＤＣＫに同期して、１２８０個の画素データ（Pixel Data）が出力される。なお、液晶表示手段７６には階調度２８×２８×２８のフルカラー画像が表示されるので、１画素の画素データは３×８ビット長である。
ところで本実施形態では、液晶表示手段７６では必要とはされないものの、垂直同期信号ＶＳと水平同期信号ＨＳを出力している。垂直同期信号ＶＳは垂直方向待機時間ＷＴｖの時間内に出力され、水平同期信号ＨＳは水平方向待機時間ＷＴｈの時間内に出力される。なお、図１９（ａ），（ｂ）には、理解の便宜上、各々の動作周期が示されている。また、図１９（ｆ）には、ＴＨ×ＴＶ（＝１０８３×１６６２クロック）で特定される矩形枠の左上と右下の頂点に〇印を示して、夫々「表示動作の開始」「表示動作の終了」と記載されているが、この〇印は１／６０秒ごとに開始される「Ｖブランク開始」を意味する。表示動作を規定する１０８３×１６６２クロックが１／６０秒に一致するので、「表示動作の開始」から「表示動作の終了」までの経過時間は１／６０秒である。
図１８に戻って説明を続けると、本実施形態の出力選択部２０９は、表示回路２０８Ａの出力信号を、１０８ＭＨｚのドットクロックＤＣＫを２分周するデュアルリンクに分割して、各々ＬＶＤＳ部２１０ａとＬＶＤＳ部２１０ｂとに伝送している（図１８、図１３参照）。そして、各ＬＶＤＳ部２１０ａ，２１０ｂは、画像データ（合計２４ｂｉｔのデジタルＲＧＢ信号）を第１，第２ＬＶＤＳ信号に変換し、これにクロック信号（５４ＭＨｚ＝１０８／２）を伝送する一対を加えて、全五対の差動信号ＬＶＤＳ１，ＬＶＤＳ２として、２つの経路を経由して液晶表示手段７６に出力している（図１８，図１２参照）。
先に説明した通り、液晶表示手段７６では、一画素分のＯＤＤ信号と、隣接する一画素分のＥＶＥＮ信号とが同じタイミングで処理されるので、実質的なドットクロックＤＣＫの周波数は、表示回路２０８Ａが出力する１０８ＭＨｚのドットクロックＤＣＫに一致する。
ところで本実施形態の場合、表示回路２０８Ａ～２０８Ｃには、表示タイミングに対して表示データの生成が間に合わなかったアンダーラン異常をカウントするアンダーランカウンタＵＲＣＮＴａ～ＵＲＣＮＴｃが設けられている（図１８参照）。そして、このアンダーランカウンタＵＲＣＮＴａ～ＵＲＣＮＴｃのカウンタ値は、アンダーラン異常が発生するとＶＢＬＡＮＫ毎に自動的に加算されるよう構成されている。
次に、ＳＭＣ（Serial Management Controller）部２１１は、ＬＥＤコントローラとＭｏｔｏｒコントローラとを内蔵した複合コントコントローラである。そして、外部基板に搭載したＬＥＤ／Ｍｏｔｏｒドライバ（シフトレジスタを内蔵するドライバＩＣ）に対して、クロック信号に同期してＬＥＤ駆動信号やモータ駆動信号を出力する一方、適宜なタイミングでラッチパルスを出力可能に構成されている。
上記したＶＤＰ回路１７２の内部回路及びその動作に関し、内部回路が実行すべき動作内容は、演出制御ＣＰＵ１８１が制御レジスタ群２０１に設定する動作パラメータ（設定値）で規定され、ＶＤＰ回路１７２の実行状態は、制御レジスタ群２０１の動作ステイタス値をＲＥＡＤすることで特定できるようになっている。制御レジスタ群２０１は、演出制御ＣＰＵ１８１のメモリマップ上、１Ｍバイト程度のアドレス空間（０～ＦＦＦＦＦＨ）にマッピングされた多数のＶＤＰレジスタＲＧｉｊを意味し、ＣＰＵ回路１７１の演出制御ＣＰＵ１８１は、ＣＰＵＩＦ部２１２を経由して動作パラメータのＷＲＩＴＥ（設定）動作と動作ステイタス値のＲＥＡＤ動作とを実行するようになっている（図１５参照）。
制御レジスタ群２０１（ＶＤＰレジスタＲＧｉｊ）には、図１５に示すように、割り込み動作などシステム動作に関する初期設定値が書き込まれる「システム制御レジスタ」と、内蔵ＶＲＡＭ２０２にＡＡＣ領域（ａ）やページ領域（ｂ）を確定すると共にインデックステーブルＩＤＸＴＢＬを構築又は変更するための「インデックステーブルレジスタ」と、演出制御ＣＰＵ１８１とＶＤＰ回路１７２の内部回路との間のデータ転送回路２０３によるデータ転送処理に関する設定値などが書込まれる「データ転送レジスタ」と、グラフィックスデコーダ２０５の実行状況を特定する「ＧＤＥＣレジスタ」と、指示コマンドや描画回路２０６に関する設定値が書込まれる「描画レジスタ」と、プリローダ２０４の動作に関する設定値が書込まれる「プリローダレジスタ」と、表示回路２０８の動作に関する設定値が書込まれる「表示レジスタ」と、ＬＥＤコントローラ（ＳＭＣ部２１１）に関する設定値が書込まれる「ＬＥＤ制御レジスタ」と、Ｍｏｔｏｒコントローラ（ＳＭＣ部２１１）に関する設定値が書込まれる「モータ制御レジスタ」と、音声回路ＳＮＤに関する設定値が書込まれる「音声制御レジスタＳＲＧ」と、が含まれている。但し、本実施形態では音声回路ＳＮＤを活用していない。
何れにしても、演出制御ＣＰＵ１８１は、所定のＶＤＰレジスタＲＧｉｊに適宜な設定値を書込むことでＶＤＰ回路１７２の内部動作を制御している。具体的には、演出制御ＣＰＵ１８１は、適宜な時間間隔で更新するディスプレイリストＤＬと、所定のＶＤＰレジスタＲＧｉｊへの設定値とに基づいて所定の画像演出を実現している。なお、本実施形態では、ランプ演出やモータ演出も含めて演出制御ＣＰＵ１８１が担当するので、ＶＤＰレジスタＲＧｉｊにはＬＥＤ制御レジスタやモータ制御レジスタも含まれる。
続いて、演出制御部９５を構成する液晶制御基板９８及び液晶インターフェース基板９７について、配線パターン等の詳細を説明する。まずは液晶制御基板９８について説明する。
液晶制御基板９８は、基板本体１９０（図８参照）に複数の配線層、具体的には表面（第１面）９８ａ側の第１配線層Ｌａ１と、裏面（第２面）９８ｂ側の第６配線層Ｌａ６と、それらの間に配置される第２～第５配線層Ｌａ２～Ｌａ５とよりなる計６層の第１～第６配線層Ｌａ１～Ｌａ６（図２０～図２５）を備えている。なお、第２配線層Ｌａ２（図２１）はグランドに接続されるベタ配線層、第５配線層Ｌａ５（図２４）は電源に接続されるベタ配線層となっている。また、液晶制御基板９８の基板本体１９０には多数のビア（層間導通部）が板厚方向に設けられており、複数の配線層Ｌａ１～Ｌａ６はそれらのビア（層間導通部）を介して互いに導通されている。本実施形態で使用されるビアは、スルーホールにメッキを施したスルーホール型のビアで、基板本体１９０の表面（第１面）９８ａから裏面（第２面）９８ｂまで貫通している。
なお以下の説明では、各配線層Ｌａ１～Ｌａ６の面内での方向や向きについては、図２０～図２５に座標系で示すように、同図における左右方向をＸ方向、同じく上下方向をＹ方向とし、右向き／左向きを夫々＋Ｘ／－Ｘ方向（側）、上向き／下向きを夫々＋Ｙ／－Ｙ方向（側）とする。また、斜め方向についても斜め＋Ｘ－Ｙ方向、斜め－Ｘ－Ｙ方向のように表現する。なお図７，図８等より明らかなように、液晶制御基板９８を遊技機本体１に装着した状態では、液晶制御基板９８の＋Ｘ方向が上向き、同じく＋Ｙ方向が遊技機本体１に向かって右向き（背面視で左向き）となる。
図２０に示すように、表面９８ａ側の第１配線層（甲配線層）Ｌａ１には、複合チップ（第１電子部品）１０４が配置される複合チップ配置領域（第１配置領域）１９１と、制御ＲＯＭ（第２電子部品、特定電子部品）１０５が配置される制御ＲＯＭ配置領域（第２配置領域）１９２とが設けられている。複合チップ配置領域１９１は、複合チップ１０４の形状に対応する略正方形で、液晶制御基板９８の表面９８ａにおける中央部付近に配置されている。複合チップ配置領域１９１内には、複合チップ１０４の各端子に対応するドット状の端子接続部が略等間隔でマトリックス状に配置されている。なお複合チップ１０４は、３２行３２列（但し四隅の４個は欠落）で配列される計１０２０個の端子を底面側に備えており、それら各端子を夫々対応する端子接続部に接続させた状態で複合チップ配置領域１９１に装着されている。
制御ＲＯＭ配置領域１９２は、制御ＲＯＭ１０５を装着するＲＯＭソケット１９３（図８参照）の形状に対応してＹ方向に長い略長方形で、その長辺の長さが複合チップ配置領域１９１の一辺の長さと同程度となっている。制御ＲＯＭ配置領域１９２は、複合チップ配置領域１９１に対して＋Ｘ側の近傍に配置されており、制御ＲＯＭ配置領域１９２の－Ｘ側，＋Ｘ側の長辺である第１，第２縁部１９２ａ，１９２ｂのうちの第１縁部１９２ａが、複合チップ配置領域１９１の＋Ｘ側，－Ｙ側，－Ｘ側，＋Ｙ側の第１～第４縁部１９１ａ～１９１ｄのうちの第１縁部１９１ａに対して、－Ｙ方向にずれた状態で所定距離をおいて対向している。
制御ＲＯＭ配置領域１９２には、その両長辺、即ち第１，第２縁部１９２ａ，１９２ｂに沿って夫々複数個（ここでは各３５個）の端子接続部（ＲＯＭ端子接続部）が配列されている。また制御ＲＯＭ配置領域１９２には、制御ＲＯＭ１０５を着脱可能に支持するＲＯＭソケット１９３が固定されており、そのＲＯＭソケット１９３に制御ＲＯＭ１０５が着脱自在に装着されている（図８）。制御ＲＯＭ１０５には、その両端部に沿って夫々複数（ここでは各３５個）の端子が配列されており、それら各端子が、ＲＯＭソケット１９３を介して制御ＲＯＭ配置領域１９２の各端子接続部に接続されている。
なおＲＯＭソケット１９３は、図８に示すように、制御ＲＯＭ配置領域１９２に対応する略長方形の底壁１９３ａと、その底壁１９３ａ上に装着された制御ＲＯＭ１０５の両縁部を係脱可能に保持する一対のＲＯＭ保持部１９３ｂとを備えており、底壁１９３ａが制御ＲＯＭ配置領域１９２の略全体を覆う状態で液晶制御基板９８の表面９８ａに固定されている。従って、第１配線層Ｌａ１における制御ＲＯＭ配置領域１９２内の配線パターン（ビア等）については、ＲＯＭソケット１９３から制御ＲＯＭ１０５を取り外した状態でもＲＯＭソケット１９３の底壁（遮蔽壁）１９３ａによって遮蔽され、外部から視認することはできない。これにより、複合チップ１０４と制御ＲＯＭ１０５とを接続する配線パターンを不正改造するなどのゴト行為に対する予防性を高めることが可能となる。また、制御ＲＯＭ配置領域１９２内に配線パターンを引くことで、それ以外の領域に配線スペースを確保することが可能となる。
また図２５に示すように、裏面９８ｂ側の第６配線層（乙配線層）Ｌａ６には、液晶制御第１コネクタＣＮ３１が配置される第１コネクタ配置領域１９４と、液晶制御第２コネクタＣＮ３２が配置される第２コネクタ配置領域１９５とが設けられている。第１コネクタ配置領域１９４は、Ｘ方向に長い略長方形で、液晶制御基板９８の裏面９８ｂにおける＋Ｙ側の縁部近傍に配置されている。第１コネクタ配置領域１９４内には、液晶制御第１コネクタＣＮ３１の各端子に対応する端子接続部が、一対の長辺に沿って夫々複数（ここでは各７０個）配列されている。また第２コネクタ配置領域１９５は、Ｘ方向に長い略長方形で、液晶制御基板９８の裏面９８ｂにおける－Ｙ側の縁部近傍に配置されている。第２コネクタ配置領域１９５内には、液晶制御第２コネクタＣＮ３２の各端子に対応する端子接続部が、一対の長辺に沿って夫々複数（ここでは各５０個）配列されている。
複合チップ１０４の全ての端子のうち、制御ＲＯＭ１０５に接続される端子については、複合チップ配置領域１９１における制御ＲＯＭ１０５側の第１縁部１９１ａの近傍に集中的に配置されている。図２６は、複合チップ１０４の全ての端子のうち、第１縁部１９１ａ近傍及び第２縁部１９２ｂ近傍の各一部の端子についてその種類（端子情報）を示している。なお、図２６における各端子の配列は、図２０における複合チップ配置領域１９１内の端子接続部の配列と一致させている。
図２６（ａ）において、ＨＡＤ０～ＨＡＤ２５がアドレス情報を出力するためのアドレス出力端子、ＨＤＴ０～ＨＤＴ１５がデータ情報を入出力するためのデータ入出力端子、ＨＣＳ０がチップセレクト信号を出力するためのチップセレクト出力端子、ＨＲＤがリードストローブ信号を出力するためのリードストローブ出力端子、ＨＲＥＳＥＴがシステムリセット信号を入力するためのシステムリセット端子である。
また図２６（ｂ）において、ＲＡ０＋，ＲＡ０－が、第１伝送路ＬＶＤＳ１側の差動信号ラインＲＡ０に対応するデータ出力端子、ＲＡ１＋，ＲＡ１－が、第１伝送路ＬＶＤＳ１側の差動信号ラインＲＡ１に対応するデータ出力端子、ＲＡ２＋，ＲＡ２－が、第１伝送路ＬＶＤＳ１側の差動信号ラインＲＡ２に対応するデータ出力端子、ＲＡ３＋，ＲＡ３－が、第１伝送路ＬＶＤＳ１側の差動信号ラインＲＡ３に対応するデータ出力端子、ＲＡＣＬＫ＋，ＲＡＣＬＫ－が、第１伝送路ＬＶＤＳ１側の差動信号ラインＲＡＣＬＫに対応するクロック出力端子、ＲＢ０＋，ＲＢ０－が、第２伝送路ＬＶＤＳ２側の差動信号ラインＲＢ０に対応するデータ出力端子、ＲＢ１＋，ＲＢ１－が、第２伝送路ＬＶＤＳ２側の差動信号ラインＲＢ１に対応するデータ出力端子、ＲＢ２＋，ＲＢ２－が、第２伝送路ＬＶＤＳ２側の差動信号ラインＲＢ２に対応するデータ出力端子、ＲＢ３＋，ＲＢ３－が、第２伝送路ＬＶＤＳ２側の差動信号ラインＲＢ３に対応するデータ出力端子、ＲＢＣＬＫ＋，ＲＢＣＬＫ－が、第２伝送路ＬＶＤＳ２側の差動信号ラインＲＢＣＬＫに対応するクロック出力端子である。
なお以下の説明では、複合チップ配置領域１９１内の端子接続部に、対応する複合チップ１０４の端子の符号ＨＡＤ０～ＨＡＤ２５，ＨＤＴ０～ＨＤＴ１５，ＲＡ１＋，ＲＡ１－，ＲＢＣＬＫ＋，ＲＢＣＬＫ－等をそのまま用いるものとする。例えば、端子接続部ＨＲＤは、リードストローブ出力端子ＨＲＤに対応する端子接続部を示している。
また図２７は、制御ＲＯＭ１０５の各端子についてその種類（端子情報）を示している。図２７に示す各端子のうち、Ａ０～Ａ２４はアドレス情報を入力するためのアドレス入力端子、Ｑ０～Ｑ１５はデータ情報を入出力するためのデータ入出力端子で、夫々複合チップ１０４のアドレス出力端子、データ入出力端子と接続される。ＣＥ＃はチップセレクト信号を入力するためのチップセレクト入力端子で、複合チップ１０４のチップセレクト出力端子と接続される。ＷＥ＃は書き込み可能入力端子で、電源と接続して常にＨレベルとすることにより、ＯＥ＃端子の値（Ｈ／Ｌ）に応じてモードを切り替えることが可能となっている。なお、ＯＥ＃は出力可能入力端子で、複合チップ１０４のリードストローブ出力端子と接続される。
ＲＥＳＥＴ＃はリセット端子で、複合チップ１０４のシステムリセット入力端子ＨＲＥＳＥＴと共に電源電圧監視用集積回路（リセットＩＣ）と接続される。ＷＰ＃／ＡＣＣは書き込み禁止／プログラムインプット端子で、グランド（Ｌレベル）又は電源（Ｈレベル）に接続することで、書き込みの禁止／許容、プログラムの実行禁止／許容を切り替えることが可能となっている。本実施形態では、ＷＰ＃／ＡＣＣ端子は電源に接続され、Ｈレベルに設定されている。ＢＹＴＥ＃は８／１６ｂｉｔモード選択端子で、グランド（Ｌレベル）又は電源（Ｈレベル）に接続することで、８ｂｉｔ通信モードと１６ｂｉｔ通信モードとの何れかを選択することが可能となっている。
なお以下の説明では、制御ＲＯＭ配置領域１９２に対応する端子接続部についても、対応する制御ＲＯＭ１０５の端子の符号Ａ０～Ａ２４，Ｑ０～Ｑ１５，ＣＥ＃等をそのまま用いるものとする。例えば、端子接続部ＲＥＳＥＴ＃は、リセット端子ＲＥＳＥＴ＃に対応する端子接続部を示している。
以下、液晶制御基板９８上に設けられた多数の配線路のうち、複合チップ１０４と制御ＲＯＭ１０５、液晶制御第１コネクタＣＮ３１、液晶制御第２コネクタＣＮ３２等を接続している複数種類の配線路Ｐ１～Ｐ７１に着目し、その詳細について図面を参照しつつ説明する。なお、図２８～図３３は、図２０～図２５に示す第１～第６配線層Ｌａ１～Ｌａ６の各配線パターンから夫々配線路Ｐ１～Ｐ７１を構成する部分のみを抽出して示したもので、図３４～図４４はその部分拡大図である。また、図４５～図５３は、配線路Ｐ１～Ｐ７１の配線経路を模式的に示したものである。なお、図４５～図５０において、グレーで表示したビア（例えば図４５の配線路Ｐ１におけるビアｖ８６）は、制御ＲＯＭ配置領域１９２内に配置されているビア（特定層間導通部）を示し、太線で表示した配線路（例えば図４５の配線路Ｐ２における配線路ｃｐ１３）は、制御ＲＯＭ１０５側の端子接続部に対して制御ＲＯＭ配置領域１９２の内側から接続されている配線路を示している。
まず初めに、複合チップ１０４のアドレス出力端子ＨＡＤ０～ＨＡＤ２５に接続される配線路Ｐ１～Ｐ２６について説明する。本実施形態では、アドレス出力端子ＨＡＤ０～ＨＡＤ２５のうち、ＨＡＤ１～ＨＡＤ２５については、制御ＲＯＭ１０５側のアドレス入力端子Ａ０～Ａ２４に夫々接続されるとともに、液晶制御第１コネクタＣＮ３１にも接続されている。一方、アドレス出力端子ＨＡＤ０については、液晶制御第１コネクタＣＮ３１には接続されているが、制御ＲＯＭ１０５側の端子とは接続されていない。
なお、複合チップ１０４のアドレス出力端子ＨＡＤ１～ＨＡＤ２５の配列（図２６（ａ））と、それに対応する制御ＲＯＭ１０５のアドレス入力端子Ａ０～Ａ２４の配列（図２７）とを比較すると、両者は明らかに相違している。即ち、複合チップ１０４のアドレス出力端子ＨＡＤ１～ＨＡＤ２５は、図２６（ａ）に示すように６行に分けて配列されており、行毎に列数は異なるが並び順は一定しているのに対し、制御ＲＯＭ１０５のアドレス入力端子Ａ０～Ａ２４は、図２７に示すように２列に分けて配列されており、各列における並び順に一定の規則性はない。しかも、複合チップ１０４と制御ＲＯＭ１０５の配置位置や配線パターンの数の多さが関係してくることで、配線パターンの引き回しが非常に複雑なものとなる。そのため、複合チップ１０４と制御ＲＯＭ１０５とを接続する配線パターンの引き回しを最適化することは非常に重要であり、それによって配線パターンの線長を短くすることができ、ノイズ低減や基板全体のスリム化を図ることにつながる。また、これらは複合チップ１０４と制御ＲＯＭ１０５との間の関係だけでなく、複合チップ１０４と各種コネクタ等の電子部品との関係性においても同様のことが言える。特に、ＨＡＤ１～ＨＡＤ２５やＨＤＴ１～ＨＤＴ２５などの複合チップ１０４や制御ＲＯＭ１０５、各種コネクタなどの複数の電子部品と接続される配線パターンについては、上述の課題が大きい分、最適化することによる効果も大きいものとなる。
配線路Ｐ１～Ｐ２６のうち、配線路Ｐ１（図４５）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ０が、配線路ｃｐ０により、斜め－Ｘ－Ｙ方向の近傍に配置されたビアｖ０に接続されている。ビアｖ０は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ０を含む）の略中央に配置されている。このビアｖ０は、図３７に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ１によりビアｖ４１と接続されている。このビアｖ４１は、複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されている。そしてビアｖ４１は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ８６と接続されている。このように、第１配線層Ｌａ１で端子接続部ＨＡＤ０から引き出された配線路は、２つの配線層Ｌａ３，Ｌａ４を経て制御ＲＯＭ配置領域１９２内のビアｖ８６に接続されている。
端子接続部ＨＡＤ０からビアｖ８６に達した配線路は、このビアｖ８６で２つに分岐している。第１の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３により、ビアｖ８６からテストポイントＴＰ２８を構成するビアｖ２０５を経て第１コネクタ配置領域１９４内のビアｖ１４６に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４により、端子接続部ｈａｄ０に対して第１コネクタ配置領域１９４の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ５により、ビアｖ８６から終端抵抗ＲＡ１６に接続されている。この終端抵抗ＲＡ１６は、他端側が所定のビアを介して第２配線層Ｌａ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
配線路Ｐ２（図４５）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１が、配線路ｃｐ１１により、斜め－Ｘ－Ｙ方向の近傍に配置されたビアｖ５に接続されている。ビアｖ５は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ１を含む）の略中央に配置されている。このビアｖ５は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ１２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ８５に接続されている。このように、端子接続部ＨＡＤ１から引き出された配線路は、端子接続部ＨＡＤ０から引き出された配線路とは異なり、第３配線層Ｌａ３は経由せず、第４配線層Ｌａ４を経て制御ＲＯＭ配置領域１９２内のビアｖ８５に接続されている。
端子接続部ＨＡＤ１からビアｖ８５に達した配線路は、このビアｖ８５で４つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ１３により、ビアｖ８５から制御ＲＯＭ１０５の端子接続部Ａ０に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１４により、ビアｖ８５から終端抵抗ＲＡ１６に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ１５により、ビアｖ８５から第１コネクタ配置領域１９４内のビアｖ１４５に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１６により、端子接続部ｈａｄ１に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図３７，図３９に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ１７により、ビアｖ８５からビアｖ１８２に接続され、更に図４３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１８により、デコード回路を構成するデコーダＩＣ１２に接続されている。
なお、図４３等の配線図では一部省略しているが、デコーダＩＣ１２～ＩＣ１４を含むデコード回路は図５４に示すように構成されている。図５４に示すように、デコーダＩＣ１３，ＩＣ１４は、液晶ＩＦ第３コネクタＣＮ２３等を介して液晶表示手段７６等に接続されており、電源投入時に、複合チップ１０４のデータ入出力端子ＨＤＴ０～ＨＤＴ１５からデータ情報が入力される。そしてデコーダＩＣ１３，ＩＣ１４は、デコーダＩＣ１２から入力されるＣＰＵと同期したクロックに基づいて、液晶表示手段７６等にデータ情報を出力するため、固定のデータ情報をＣＰＵが毎回送信する必要がない。これにより、ＣＰＵから所定時間毎に同一のデータ情報を出力する必要がなく、ＣＰＵはデータ情報の内容を変更する場合にのみ新たなデータ情報を送信するようにすればよいため、制御プログラムを簡素化することが可能となる。
配線路Ｐ３（図４５）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ２が、配線路ｃｐ２１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ４に接続されている。ビアｖ４は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ２を含む）の略中央に配置されている。このビアｖ４は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ２２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ８４に接続されている。
端子接続部ＨＡＤ２からビアｖ８４に達した配線路は、このビアｖ８４で４つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ２３により、ビアｖ８４から制御ＲＯＭ１０５の端子接続部Ａ１に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ２４により、ビアｖ８４から終端抵抗ＲＡ１６に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ２５により、ビアｖ８４から第１コネクタ配置領域１９４内のビアｖ１４４に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ２６により、端子接続部ｈａｄ２に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図３７，図３９に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ２７により、ビアｖ８４からビアｖ１８４に接続され、更に図４３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ２８により、デコード回路を構成するデコーダＩＣ１２に接続されている。
配線路Ｐ４（図４５）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ３が、配線路ｃｐ３１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ１３に接続されている。ビアｖ１３は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ３を含む）の略中央に配置されている。このビアｖ１３は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ３２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ８３に接続されている。
端子接続部ＨＡＤ３からビアｖ８３に達した配線路は、このビアｖ８３で４つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ３３により、ビアｖ８３から制御ＲＯＭ１０５の端子接続部Ａ２に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３４により、ビアｖ８３から終端抵抗ＲＡ１６に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３５により、ビアｖ８３から第１コネクタ配置領域１９４内のビアｖ１４３に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３６により、端子接続部ｈａｄ３に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図３７，図３９に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３７により、ビアｖ８３からビアｖ１８１に接続され、更に図４３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３８により、デコード回路を構成するデコーダＩＣ１２に接続されている。
配線路Ｐ５（図４５）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ４が、配線路ｃｐ４１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ２０に接続されている。ビアｖ２０は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ４を含む）の略中央に配置されている。このビアｖ２０は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ４２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ８２に接続されている。
端子接続部ＨＡＤ４からビアｖ８２に達した配線路は、このビアｖ８２で３つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ４３により、ビアｖ８２から制御ＲＯＭ１０５の端子接続部Ａ３に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４４により、ビアｖ８２から終端抵抗ＲＡ１５に接続されている。この終端抵抗ＲＡ１５は、他端側が所定のビアを介して第２配線層Ｌａ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ４５により、ビアｖ８２から第１コネクタ配置領域１９４内のビアｖ１４２に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４６により、端子接続部ｈａｄ４に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ６（図４５）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ５が、配線路ｃｐ５１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ３４に接続されている。なお、端子接続部ＨＡＤ５は、複合チップ配置領域１９１の外周側から２列目に配置されている。ビアｖ３４は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ５２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ８１に接続されている。
端子接続部ＨＡＤ５からビアｖ８１に達した配線路は、このビアｖ８１で３つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ５３により、ビアｖ８１から制御ＲＯＭ１０５の端子接続部Ａ４に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ５４により、ビアｖ８１から終端抵抗ＲＡ１５に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ５５により、ビアｖ８１から第１コネクタ配置領域１９４内のビアｖ１４１に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ５６により、端子接続部ｈａｄ５に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ７（図４５）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ６が、配線路ｃｐ６１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ３９に接続されている。なお、端子接続部ＨＡＤ６は、複合チップ配置領域１９１の最も外周側に配置されている。ビアｖ３９は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ６２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ８０に接続されている。
端子接続部ＨＡＤ６からビアｖ８０に達した配線路は、このビアｖ８０で３つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ６３により、ビアｖ８０から制御ＲＯＭ１０５の端子接続部Ａ５に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ６４により、ビアｖ８０から終端抵抗ＲＡ１５に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ６５により、ビアｖ８０から第１コネクタ配置領域１９４内のビアｖ１４０に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ６６により、端子接続部ｈａｄ６に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ８（図４５）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ７が、配線路ｃｐ７１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ３に接続されている。ビアｖ３は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ７を含む）の略中央に配置されている。このビアｖ３は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ７２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ７９に接続されている。
端子接続部ＨＡＤ７からビアｖ７９に達した配線路は、このビアｖ７９で３つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ７３により、ビアｖ７９から制御ＲＯＭ１０５の端子接続部Ａ６に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ７４により、ビアｖ７９から終端抵抗ＲＡ１５に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ７５により、ビアｖ７９から第１コネクタ配置領域１９４内のビアｖ１３９に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ７６により、端子接続部ｈａｄ７に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ９（図４６）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ８が、配線路ｃｐ８１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ１２に接続されている。ビアｖ１２は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ８を含む）の略中央に配置されている。このビアｖ１２は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ８２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ７８に接続されている。
端子接続部ＨＡＤ８からビアｖ７８に達した配線路は、このビアｖ７８で３つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ８３により、ビアｖ７８から制御ＲＯＭ１０５の端子接続部Ａ７に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ８４により、ビアｖ７８から終端抵抗ＲＡ１３に接続されている。この終端抵抗ＲＡ１３は、他端側が所定のビアを介して第２配線層Ｌａ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ８５により、ビアｖ７８から第１コネクタ配置領域１９４内のビアｖ１３８に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ８６により、端子接続部ｈａｄ８に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ１０（図４６）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ９が、配線路ｃｐ９１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ３３に接続されている。なお、端子接続部ＨＡＤ９は、複合チップ配置領域１９１の外周側から２列目に配置されている。ビアｖ３３は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ９２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ７７に接続されている。
端子接続部ＨＡＤ９からビアｖ７７に達した配線路は、このビアｖ７７で３つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ９３により、ビアｖ７７から制御ＲＯＭ１０５の端子接続部Ａ８に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ９４により、ビアｖ７７から終端抵抗ＲＡ１３に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ９５により、ビアｖ７７から第１コネクタ配置領域１９４内のビアｖ１３７に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ９６により、端子接続部ｈａｄ９に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ１１（図４６）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１０が、配線路ｃｐ１０１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ３８に接続されている。なお、端子接続部ＨＡＤ１０は、複合チップ配置領域１９１の最も外周側に配置されている。ビアｖ３８は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ１０２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ７６に接続されている。
端子接続部ＨＡＤ１０からビアｖ７６に達した配線路は、このビアｖ７６で３つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ１０３により、ビアｖ７６から制御ＲＯＭ１０５の端子接続部Ａ９に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１０４により、ビアｖ７６から終端抵抗ＲＡ１３に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ１０５により、ビアｖ７６から第１コネクタ配置領域１９４内のビアｖ１３６に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１０６により、端子接続部ｈａｄ１０に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ１２（図４６）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１１が、配線路ｃｐ１１１により、斜め－Ｘ＋Ｙ方向の近傍に配置されたビアｖ２に接続されている。ビアｖ２は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ１１を含む）の略中央に配置されている。このビアｖ２は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ１１２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ７５に接続されている。
端子接続部ＨＡＤ１１からビアｖ７５に達した配線路は、このビアｖ７５で３つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ１１３により、ビアｖ７５から制御ＲＯＭ１０５の端子接続部Ａ１０に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１１４により、ビアｖ７５から終端抵抗ＲＡ１３に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ１１５により、ビアｖ７５から第１コネクタ配置領域１９４内のビアｖ１３５に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１１６により、端子接続部ｈａｄ１１に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ１３（図４６）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１２が、配線路ｃｐ１２１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ１９に接続されている。ビアｖ１９は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ１２を含む）の略中央に配置されている。このビアｖ１９は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ１２２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ７４に接続されている。
端子接続部ＨＡＤ１２からビアｖ７４に達した配線路は、このビアｖ７４で３つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ１２３により、ビアｖ７４から制御ＲＯＭ１０５の端子接続部Ａ１１に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１２４により、ビアｖ７４から終端抵抗ＲＡ１１に接続されている。この終端抵抗ＲＡ１１は、他端側が所定のビアを介して第２配線層Ｌａ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ１２５により、ビアｖ７４から第１コネクタ配置領域１９４内のビアｖ１３４に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１２６により、端子接続部ｈａｄ１２に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ１４（図４６）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１３が、配線路ｃｐ１３１により、複合チップ配置領域１９１の外側、具体的には制御ＲＯＭ配置領域１９２の＋Ｙ側に配置されたビアｖ４９に接続されている。なお、端子接続部ＨＡＤ１３は、複合チップ配置領域１９１の外周側から２列目に配置されている。ビアｖ４９は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ１３２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ７３に接続されている。
端子接続部ＨＡＤ１３からビアｖ７３に達した配線路は、このビアｖ７３で２つに分岐している。第１の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１３３により、ビアｖ７３から終端抵抗ＲＡ１１に接続されている。
また第２の分岐路は、図３７に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ１３４により、ビアｖ７３から、制御ＲＯＭ配置領域１９２内に配置されるビアｖ１０７に接続されており、ここで更に２つに分岐している。その１つ目の第２ａの分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ１３５により、ビアｖ１０７から制御ＲＯＭ１０５の端子接続部Ａ１２に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また２つ目の第２ｂの分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ１３６により、ビアｖ１０７から第１コネクタ配置領域１９４内のビアｖ１３３に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１３７により、端子接続部ｈａｄ１３に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ１５（図４６）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１４が、配線路ｃｐ１４１により、複合チップ配置領域１９１の外側、具体的には制御ＲＯＭ配置領域１９２の＋Ｙ側に配置されたビアｖ５０に接続されている。なお、端子接続部ＨＡＤ１４は、複合チップ配置領域１９１の最も外周側に配置されている。ビアｖ５０は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ１４２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ７２に接続されている。
端子接続部ＨＡＤ１４からビアｖ７２に達した配線路は、このビアｖ７２で２つに分岐している。第１の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１４３により、ビアｖ７２から終端抵抗ＲＡ１１に接続されている。
また第２の分岐路は、図３７に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ１４４により、ビアｖ７２から、制御ＲＯＭ配置領域１９２内に配置されるビアｖ１０６に接続されており、ここで更に２つに分岐している。その１つ目の第２ａの分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ１４５により、ビアｖ１０６から制御ＲＯＭ１０５の端子接続部Ａ１３に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また２つ目の第２ｂの分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ１４６により、ビアｖ１０６から第１コネクタ配置領域１９４内のビアｖ１３２に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１４７により、端子接続部ｈａｄ１４に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ１６（図４６）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１５が、配線路ｃｐ１５１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ１１に接続されている。ビアｖ１１は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ１５を含む）の略中央に配置されている。このビアｖ１１は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ１５２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ７１に接続されている。
端子接続部ＨＡＤ１５からビアｖ７１に達した配線路は、このビアｖ７１で２つに分岐している。第１の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１５３により、ビアｖ７１から終端抵抗ＲＡ１１に接続されている。
また第２の分岐路は、図３７に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ１５４により、ビアｖ７１から、制御ＲＯＭ配置領域１９２内に配置されるビアｖ１０５に接続されており、ここで更に２つに分岐している。その１つ目の第２ａの分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ１５５により、ビアｖ１０５から制御ＲＯＭ１０５の端子接続部Ａ１４に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また２つ目の第２ｂの分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ１５６により、ビアｖ１０５から第１コネクタ配置領域１９４内のビアｖ１３１に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１５７により、端子接続部ｈａｄ１５に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ１７（図４６）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１６が、配線路ｃｐ１６１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ１８に接続されている。ビアｖ１８は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ１６を含む）の略中央に配置されている。このビアｖ１８は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ１６２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ７０に接続されている。
端子接続部ＨＡＤ１６からビアｖ７０に達した配線路は、このビアｖ７０で２つに分岐している。第１の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１６３により、ビアｖ７０から終端抵抗ＲＡ１０に接続されている。この終端抵抗ＲＡ１０は、他端側が所定のビアを介して第２配線層Ｌａ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第２の分岐路は、図３７に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ１６４により、ビアｖ７０から、制御ＲＯＭ配置領域１９２内に配置されるビアｖ１０４に接続されており、ここで更に２つに分岐している。その１つ目の第２ａの分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ１６５により、ビアｖ１０４から制御ＲＯＭ１０５の端子接続部Ａ１５に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また２つ目の第２ｂの分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ１６６により、ビアｖ１０４から第１コネクタ配置領域１９４内のビアｖ１３０に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１６７により、端子接続部ｈａｄ１６に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ１８（図４７）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１７が、配線路ｃｐ１７１により、複合チップ配置領域１９１の外側、具体的には制御ＲＯＭ配置領域１９２の＋Ｙ側に配置されたビアｖ５１に接続されている。なお、端子接続部ＨＡＤ１７は、複合チップ配置領域１９１の外周側から２列目に配置されている。ビアｖ５１は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ１７２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ６９に接続されている。
端子接続部ＨＡＤ１７からビアｖ６９に達した配線路は、このビアｖ６９で２つに分岐している。第１の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１７３により、ビアｖ６９から終端抵抗ＲＡ１０に接続されている。
また第２の分岐路は、図３７に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ１７４により、ビアｖ６９から、制御ＲＯＭ配置領域１９２内に配置されるビアｖ１０３に接続されており、ここで更に２つに分岐している。その１つ目の第２ａの分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ１７５により、ビアｖ１０３から制御ＲＯＭ１０５の端子接続部Ａ１６に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また２つ目の第２ｂの分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ１７６により、ビアｖ１０３から第１コネクタ配置領域１９４内のビアｖ１２９に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１７７により、端子接続部ｈａｄ１７に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ１９（図４７）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１８が、配線路ｃｐ１８１により、複合チップ配置領域１９１の外側、具体的には制御ＲＯＭ配置領域１９２の＋Ｙ側に配置されたビアｖ５２に接続されている。なお、端子接続部ＨＡＤ１８は、複合チップ配置領域１９１の最も外周側に配置されている。ビアｖ５２は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ１８２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ６８に接続されている。
端子接続部ＨＡＤ１８からビアｖ６８に達した配線路は、このビアｖ６８で３つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ１８３により、ビアｖ６８から制御ＲＯＭ１０５の端子接続部Ａ１７に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１８４により、ビアｖ６８から終端抵抗ＲＡ１０に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ１８５により、ビアｖ６８から第１コネクタ配置領域１９４内のビアｖ１２８に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１８６により、端子接続部ｈａｄ１８に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ２０（図４７）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ１９が、配線路ｃｐ１９１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ１に接続されている。ビアｖ１は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ１９を含む）の略中央に配置されている。このビアｖ１は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ１９２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ６７に接続されている。
端子接続部ＨＡＤ１９からビアｖ６７に達した配線路は、このビアｖ６７で３つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ１９３により、ビアｖ６７から制御ＲＯＭ１０５の端子接続部Ａ１８に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１９４により、ビアｖ６７から終端抵抗ＲＡ１０に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ１９５により、ビアｖ６７から第１コネクタ配置領域１９４内のビアｖ１２７に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ１９６により、端子接続部ｈａｄ１９に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ２１（図４７）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ２０が、配線路ｃｐ２０１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ１０に接続されている。ビアｖ１０は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ２０を含む）の略中央に配置されている。このビアｖ１０は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ２０２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ６６に接続されている。
端子接続部ＨＡＤ２０からビアｖ６６に達した配線路は、このビアｖ６６で３つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ２０３により、ビアｖ６６から制御ＲＯＭ１０５の端子接続部Ａ１９に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ２０４により、ビアｖ６６から終端抵抗ＲＡ９に接続されている。この終端抵抗ＲＡ９は、他端側が所定のビアを介して第２配線層Ｌａ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ２０５により、ビアｖ６６から第１コネクタ配置領域１９４内のビアｖ１２６に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ２０６により、端子接続部ｈａｄ２０に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ２２（図４７）では、図３４，図３５に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ２１が、配線路ｃｐ２１１により、複合チップ配置領域１９１の外側、具体的には制御ＲＯＭ配置領域１９２の＋Ｙ側に配置されたビアｖ５４に接続されている。なお、端子接続部ＨＡＤ２１は、複合チップ配置領域１９１の最も外周側に配置されている。ビアｖ５４は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ２１２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ６５に接続されている。
端子接続部ＨＡＤ２１からビアｖ６５に達した配線路は、このビアｖ６５で３つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ２１３により、ビアｖ６５から制御ＲＯＭ１０５の端子接続部Ａ２０に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ２１４により、ビアｖ６５から終端抵抗ＲＡ９に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ２１５により、ビアｖ６５から第１コネクタ配置領域１９４内のビアｖ１２５に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ２１６により、端子接続部ｈａｄ２１に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ２３（図４７）では、図３４，図３５に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ２２が、配線路ｃｐ２２１により、複合チップ配置領域１９１の外側、具体的には制御ＲＯＭ配置領域１９２の＋Ｙ側に配置されたビアｖ５３に接続されている。なお、端子接続部ＨＡＤ２２は、複合チップ配置領域１９１の外周側から２列目に配置されている。ビアｖ５３は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ２２２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ６４に接続されている。
端子接続部ＨＡＤ２２からビアｖ６４に達した配線路は、このビアｖ６４で３つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ２２３により、ビアｖ６４から制御ＲＯＭ１０５の端子接続部Ａ２１に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ２２４により、ビアｖ６４から終端抵抗ＲＡ９に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ２２５により、ビアｖ６４から第１コネクタ配置領域１９４内のビアｖ１２４に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ２２６により、端子接続部ｈａｄ２２に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ２４（図４７）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ２３が、配線路ｃｐ２３１により、斜め＋Ｘ＋Ｙ方向の近傍に配置されたビアｖ２１に接続されている。ビアｖ２１は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ２３を含む）の略中央に配置されている。このビアｖ２１は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ２３２により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ３６に接続され、更に図３４，図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ２３３により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ６３に接続されている。
端子接続部ＨＡＤ２３からビアｖ６３に達した配線路は、このビアｖ６３で３つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ２３４により、ビアｖ６３から制御ＲＯＭ１０５の端子接続部Ａ２２に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ２３５により、ビアｖ６３から終端抵抗ＲＡ９に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ２３６により、ビアｖ６３から第１コネクタ配置領域１９４内のビアｖ１２３に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ２３７により、端子接続部ｈａｄ２３に対して第１コネクタ配置領域１９４の内側から接続されている。
配線路Ｐ２５（図４７）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ２４が、配線路ｃｐ２４１により、斜め＋Ｘ＋Ｙ方向の近傍に配置されたビアｖ１４に接続されている。ビアｖ１４は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ２４を含む）の略中央に配置されている。このビアｖ１４は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ２４２により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ３５に接続され、更に図３４，図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ２４３により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ６２に接続されている。
端子接続部ＨＡＤ２４からビアｖ６２に達した配線路は、このビアｖ６２で４つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ２４４により、ビアｖ６２から制御ＲＯＭ１０５の端子接続部Ａ２３に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ２４５により、ビアｖ６２から終端抵抗Ｒ４５に接続されている。この終端抵抗Ｒ４５は、他端側が所定のビアを介して第２配線層Ｌａ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ２４６により、ビアｖ６２から第１コネクタ配置領域１９４内のビアｖ１２２に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ２４７により、端子接続部ｈａｄ２４に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図３７，図３９に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ２４８により、ビアｖ６２からビアｖ１８３に接続され、更に図４３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ２４９により、デコード回路を構成するデコーダＩＣ１２に接続されている。
配線路Ｐ２６（図４７）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＡＤ２５が、配線路ｃｐ２５１により、斜め＋Ｘ＋Ｙ方向の近傍に配置されたビアｖ６に接続されている。ビアｖ６は、その周囲に配置されている４つの端子接続部（端子接続部ＨＡＤ２５を含む）の略中央に配置されている。このビアｖ６は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ２５２により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ４０に接続され、更に図３４，図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ２５３により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ６１に接続されている。
端子接続部ＨＡＤ２５からビアｖ６１に達した配線路は、このビアｖ６１で３つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ２５４により、ビアｖ６１から制御ＲＯＭ１０５の端子接続部Ａ２４に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ２５５により、ビアｖ６１から終端抵抗Ｒ４４に接続されている。この終端抵抗Ｒ４４は、他端側が所定のビアを介して第２配線層Ｌａ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ２５６により、ビアｖ６１から第１コネクタ配置領域１９４内のビアｖ１２１に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ２５７により、端子接続部ｈａｄ２５に対して第１コネクタ配置領域１９４の内側から接続されている。
続いて、複合チップ１０４のデータ入出力端子ＨＤＴ０～ＨＤＴ１５に接続される配線路Ｐ２７～Ｐ４２について説明する。データ入出力端子ＨＤＴ０～ＨＤＴ１５は、制御ＲＯＭ１０５側のデータ入出力端子Ｑ０～Ｑ１５に夫々接続されるとともに、液晶制御第１コネクタＣＮ３１にも接続されている。
なお、複合チップ１０４のデータ入出力端子ＨＤＴ０～ＨＤＴ１５の配列（図２６（ａ））と、それに対応する制御ＲＯＭ１０５のデータ入出力端子Ｑ０～Ｑ１５の配列（図２７）とを比較すると、両者は明らかに相違している。即ち、複合チップ１０４のデータ入出力端子ＨＤＴ０～ＨＤＴ１５は、図２６（ａ）に示すように４行に分けて配列されており、行毎に列数は異なるが並び順は一定しているのに対し、制御ＲＯＭ１０５のデータ入出力端子Ｑ０～Ｑ１５は、図２７に示すように２列に分けて配列されており、各列における並び順に一定の規則性はない。しかも、複合チップ１０４と制御ＲＯＭ１０５の配置位置や配線パターンの数の多さが関係してくることで、配線パターンの引き回しが非常に複雑なものとなる。そのため、複合チップ１０４と制御ＲＯＭ１０５とを接続する配線パターンの引き回しを最適化することは非常に重要であり、それによって配線パターンの線長を短くすることができ、ノイズ低減や基板全体のスリム化を図ることにつながる。また、これらは複合チップ１０４と制御ＲＯＭ１０５との間の関係だけでなく、複合チップ１０４と各種コネクタ等の電子部品との関係性においても同様のことが言える。特に、ＨＡＤ１～ＨＡＤ２５やＨＤＴ１～ＨＤＴ２５などの複合チップ１０４や制御ＲＯＭ１０５、各種コネクタなどの複数の電子部品と接続される配線パターンについては、上述の課題が大きい分、最適化することによる効果も大きいものとなる。
配線路Ｐ２７～Ｐ４２のうち、配線路Ｐ２７（図４８）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ０が、配線路ｃｐ３０１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ３２に接続されている。なお、端子接続部ＨＤＴ０は、複合チップ配置領域１９１の最も外周側に配置されている。ビアｖ３２は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ３０２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ１０２に接続されている。
端子接続部ＨＤＴ０からビアｖ１０２に達した配線路は、このビアｖ１０２で４つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ３０３により、ビアｖ１０２から制御ＲＯＭ１０５の端子接続部Ｑ０に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３０４により、ビアｖ１０２から終端抵抗ＲＡ３４に接続されている。この終端抵抗ＲＡ３４は、他端側が所定のビアを介して第２配線層Ｌａ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３０５により、ビアｖ１０２から第１コネクタ配置領域１９４内のビアｖ１６２に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３０６により、端子接続部ｈｄｔ０に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図３７，図３９に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３０７により、ビアｖ１０２からビアｖ１９７に接続され、更に図４３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３０８により、デコード回路を構成するデコーダＩＣ１３に接続されている。
配線路Ｐ２８（図４８）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ１が、配線路ｃｐ３１１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ３１に接続されている。なお、端子接続部ＨＤＴ１は、複合チップ配置領域１９１の外周側から２列目に配置されている。ビアｖ３１は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ３１２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ１０１に接続されている。
端子接続部ＨＤＴ１からビアｖ１０１に達した配線路は、このビアｖ１０１で４つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ３１３により、ビアｖ１０１から制御ＲＯＭ１０５の端子接続部Ｑ１に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３１４により、ビアｖ１０１から終端抵抗ＲＡ３４に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３１５により、ビアｖ１０１から第１コネクタ配置領域１９４内のビアｖ１６１に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３１６により、端子接続部ｈｄｔ１に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図３７，図３９に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３１７により、ビアｖ１０１からビアｖ１９８に接続され、更に図４３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３１８により、デコード回路を構成するデコーダＩＣ１３に接続されている。
配線路Ｐ２９（図４８）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ２が、配線路ｃｐ３２１により、斜め＋Ｘ＋Ｙ方向の近傍に配置されたビアｖ２４に接続されている。ビアｖ２４は、その周囲に配置されている４つの端子接続部（端子接続部ＨＤＴ２を含む）の略中央に配置されている。このビアｖ２４は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ３２２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ１００に接続されている。
端子接続部ＨＤＴ２からビアｖ１００に達した配線路は、このビアｖ１００で４つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ３２３により、ビアｖ１００から制御ＲＯＭ１０５の端子接続部Ｑ２に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３２４により、ビアｖ１００から終端抵抗ＲＡ３４に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３２５により、ビアｖ１００から第１コネクタ配置領域１９４内のビアｖ１６０に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３２６により、端子接続部ｈｄｔ２に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図３７，図３９に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３２７により、ビアｖ１００からビアｖ１９９に接続され、更に図４３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３２８により、デコード回路を構成するデコーダＩＣ１３に接続されている。
配線路Ｐ３０（図４８）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ３が、配線路ｃｐ３３１により、斜め－Ｘ－Ｙ方向の近傍に配置されたビアｖ８に接続されている。ビアｖ８は、その周囲に配置されている４つの端子接続部（端子接続部ＨＤＴ３を含む）の略中央に配置されている。このビアｖ８は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ３３２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ９９に接続されている。
端子接続部ＨＤＴ３からビアｖ９９に達した配線路は、このビアｖ９９で４つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ３３３により、ビアｖ９９から制御ＲＯＭ１０５の端子接続部Ｑ３に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３３４により、ビアｖ９９から終端抵抗ＲＡ３４に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３３５により、ビアｖ９９から第１コネクタ配置領域１９４内のビアｖ１５９に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３３６により、端子接続部ｈｄｔ３に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図３７，図３９に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３３７により、ビアｖ９９からビアｖ２００に接続され、更に図４３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３３８により、デコード回路を構成するデコーダＩＣ１３に接続されている。
配線路Ｐ３１（図４８）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ４が、配線路ｃｐ３４１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ３７に接続されている。なお、端子接続部ＨＤＴ４は、複合チップ配置領域１９１の最も外周側に配置されている。ビアｖ３７は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ３４２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ９８に接続されている。
端子接続部ＨＤＴ４からビアｖ９８に達した配線路は、このビアｖ９８で４つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ３４３により、ビアｖ９８から制御ＲＯＭ１０５の端子接続部Ｑ４に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３４４により、ビアｖ９８から終端抵抗ＲＡ３２に接続されている。この終端抵抗ＲＡ３２は、他端側が所定のビアを介して第２配線層Ｌａ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３４５により、ビアｖ９８から第１コネクタ配置領域１９４内のビアｖ１５８に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３４６により、端子接続部ｈｄｔ４に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図３７，図３９に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３４７により、ビアｖ９８からビアｖ１８９に接続され、更に図４３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３４８により、デコード回路を構成するデコーダＩＣ１３に接続されている。
配線路Ｐ３２（図４８）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ５が、配線路ｃｐ３５１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ４６に接続されている。なお、端子接続部ＨＤＴ５は、複合チップ配置領域１９１の外周側から２列目に配置されている。ビアｖ４６は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ３５２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ９７に接続されている。
端子接続部ＨＤＴ５からビアｖ９７に達した配線路は、このビアｖ９７で４つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ３５３により、ビアｖ９７から制御ＲＯＭ１０５の端子接続部Ｑ５に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３５４により、ビアｖ９７から終端抵抗ＲＡ３２に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３５５により、ビアｖ９７から第１コネクタ配置領域１９４内のビアｖ１５７に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３５６により、端子接続部ｈｄｔ５に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図３７，図３９に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３５７により、ビアｖ９７からビアｖ１９０に接続され、更に図４３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３５８により、デコード回路を構成するデコーダＩＣ１３に接続されている。
配線路Ｐ３３（図４８）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ６が、配線路ｃｐ３６１により、斜め＋Ｘ＋Ｙ方向の近傍に配置されたビアｖ１７に接続されている。ビアｖ１７は、その周囲に配置されている４つの端子接続部（端子接続部ＨＤＴ６を含む）の略中央に配置されている。このビアｖ１７は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ３６２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ９６に接続されている。
端子接続部ＨＤＴ６からビアｖ９６に達した配線路は、このビアｖ９６で４つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ３６３により、ビアｖ９６から制御ＲＯＭ１０５の端子接続部Ｑ６に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３６４により、ビアｖ９６から終端抵抗ＲＡ３２に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３６５により、ビアｖ９６から第１コネクタ配置領域１９４内のビアｖ１５６に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３６６により、端子接続部ｈｄｔ６に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図３７，図３９に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３６７により、ビアｖ９６からビアｖ１９５に接続され、更に図４３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３６８により、デコード回路を構成するデコーダＩＣ１３に接続されている。
配線路Ｐ３４（図４８）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ７が、配線路ｃｐ３７１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ４５に接続されている。なお、端子接続部ＨＤＴ７は、複合チップ配置領域１９１の最も外周側に配置されている。ビアｖ４５は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ３７２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ９５に接続されている。
端子接続部ＨＤＴ７からビアｖ９５に達した配線路は、このビアｖ９５で４つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ３７３により、ビアｖ９５から制御ＲＯＭ１０５の端子接続部Ｑ７に対して制御ＲＯＭ配置領域１９２の外側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３７４により、ビアｖ９５から終端抵抗ＲＡ３２に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３７５により、ビアｖ９５から第１コネクタ配置領域１９４内のビアｖ１５５に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３７６により、端子接続部ｈｄｔ７に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図３７，図３９に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３７７により、ビアｖ９５からビアｖ１９６に接続され、更に図４３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３７８により、デコード回路を構成するデコーダＩＣ１３に接続されている。
配線路Ｐ３５（図４９）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ８が、配線路ｃｐ３８１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ４４に接続されている。なお、端子接続部ＨＤＴ８は、複合チップ配置領域１９１の外周側から２列目に配置されている。ビアｖ４４は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ３８２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ９４に接続されている。
端子接続部ＨＤＴ８からビアｖ９４に達した配線路は、このビアｖ９４で４つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ３８３により、ビアｖ９４から制御ＲＯＭ１０５の端子接続部Ｑ８に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３８４により、ビアｖ９４から終端抵抗ＲＡ３０に接続されている。この終端抵抗ＲＡ３０は、他端側が所定のビアを介して第２配線層Ｌａ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３８５により、ビアｖ９４から第１コネクタ配置領域１９４内のビアｖ１５４に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３８６により、端子接続部ｈｄｔ８に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図３７，図３９に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３８７により、ビアｖ９４からビアｖ１９１に接続され、更に図４３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３８８により、デコード回路を構成するデコーダＩＣ１４に接続されている。
配線路Ｐ３６（図４９）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ９が、配線路ｃｐ３９１により、斜め＋Ｘ＋Ｙ方向の近傍に配置されたビアｖ２３に接続されている。ビアｖ２３は、その周囲に配置されている４つの端子接続部（端子接続部ＨＤＴ９を含む）の略中央に配置されている。このビアｖ２３は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ３９２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ９３に接続されている。
端子接続部ＨＤＴ９からビアｖ９３に達した配線路は、このビアｖ９３で４つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ３９３により、ビアｖ９３から制御ＲＯＭ１０５の端子接続部Ｑ９に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３９４により、ビアｖ９３から終端抵抗ＲＡ３０に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３９５により、ビアｖ９３から第１コネクタ配置領域１９４内のビアｖ１５３に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３９６により、端子接続部ｈｄｔ９に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図３７，図３９に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ３９７により、ビアｖ９３からビアｖ１９２に接続され、更に図４３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ３９８により、デコード回路を構成するデコーダＩＣ１４に接続されている。
配線路Ｐ３７（図４９）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ１０が、配線路ｃｐ４０１により、斜め＋Ｘ＋Ｙ方向の近傍に配置されたビアｖ１６に接続されている。ビアｖ１６は、その周囲に配置されている４つの端子接続部（端子接続部ＨＤＴ１０を含む）の略中央に配置されている。このビアｖ１６は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ４０２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ９２に接続されている。
端子接続部ＨＤＴ１０からビアｖ９２に達した配線路は、このビアｖ９２で４つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ４０３により、ビアｖ９２から制御ＲＯＭ１０５の端子接続部Ｑ１０に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４０４により、ビアｖ９２から終端抵抗ＲＡ３０に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ４０５により、ビアｖ９２から第１コネクタ配置領域１９４内のビアｖ１５２に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４０６により、端子接続部ｈｄｔ１０に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図３７，図３９に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ４０７により、ビアｖ９２からビアｖ１９３に接続され、更に図４３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４０８により、デコード回路を構成するデコーダＩＣ１４に接続されている。
配線路Ｐ３８（図４９）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ１１が、配線路ｃｐ４１１により、斜め＋Ｘ＋Ｙ方向の近傍に配置されたビアｖ７に接続されている。ビアｖ７は、その周囲に配置されている４つの端子接続部（端子接続部ＨＤＴ１１を含む）の略中央に配置されている。このビアｖ７は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ４１２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ９１に接続されている。
端子接続部ＨＤＴ１１からビアｖ９１に達した配線路は、このビアｖ９１で４つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ４１３により、ビアｖ９１から制御ＲＯＭ１０５の端子接続部Ｑ１１に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４１４により、ビアｖ９１から終端抵抗ＲＡ３０に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ４１５により、ビアｖ９１から第１コネクタ配置領域１９４内のビアｖ１５１に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４１６により、端子接続部ｈｄｔ１１に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図３７，図３９に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ４１７により、ビアｖ９１からビアｖ１９４に接続され、更に図４３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４１８により、デコード回路を構成するデコーダＩＣ１４に接続されている。
配線路Ｐ３９（図４９）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ１２が、配線路ｃｐ４２１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ４３に接続されている。なお、端子接続部ＨＤＴ１２は、複合チップ配置領域１９１の最も外周側に配置されている。ビアｖ４３は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ４２２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ９０に接続されている。
端子接続部ＨＤＴ１２からビアｖ９０に達した配線路は、このビアｖ９０で４つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ４２３により、ビアｖ９０から制御ＲＯＭ１０５の端子接続部Ｑ１２に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４２４により、ビアｖ９０から終端抵抗ＲＡ１７に接続されている。この終端抵抗ＲＡ１７は、他端側が所定のビアを介して第２配線層Ｌａ２のベタ配線層（ＧＮＤ）に接続されている（配線図では省略）。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ４２５により、ビアｖ９０から第１コネクタ配置領域１９４内のビアｖ１５０に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４２６により、端子接続部ｈｄｔ１２に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図３７，図３９に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ４２７により、ビアｖ９０からビアｖ１８５に接続され、更に図４３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４２８により、デコード回路を構成するデコーダＩＣ１４に接続されている。
配線路Ｐ４０（図４９）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ１３が、配線路ｃｐ４３１により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ４２に接続されている。なお、端子接続部ＨＤＴ１３は、複合チップ配置領域１９１の外周側から２列目に配置されている。ビアｖ４２は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ４３２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ８９に接続されている。
端子接続部ＨＤＴ１３からビアｖ８９に達した配線路は、このビアｖ８９で４つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ４３３により、ビアｖ８９から制御ＲＯＭ１０５の端子接続部Ｑ１３に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４３４により、ビアｖ８９から終端抵抗ＲＡ１７に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ４３５により、ビアｖ８９から第１コネクタ配置領域１９４内のビアｖ１４９に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４３６により、端子接続部ｈｄｔ１３に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図３７，図３９に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ４３７により、ビアｖ８９からビアｖ１８６に接続され、更に図４３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４３８により、デコード回路を構成するデコーダＩＣ１４に接続されている。
配線路Ｐ４１（図４９）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ１４が、配線路ｃｐ４４１により、斜め＋Ｘ＋Ｙ方向の近傍に配置されたビアｖ２２に接続されている。ビアｖ２２は、その周囲に配置されている４つの端子接続部（端子接続部ＨＤＴ１４を含む）の略中央に配置されている。このビアｖ２２は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ４４２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ８８に接続されている。
端子接続部ＨＤＴ１４からビアｖ８８に達した配線路は、このビアｖ８８で４つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ４４３により、ビアｖ８８から制御ＲＯＭ１０５の端子接続部Ｑ１４に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４４４により、ビアｖ８８から終端抵抗ＲＡ１７に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ４４５により、ビアｖ８８から第１コネクタ配置領域１９４内のビアｖ１４８に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４４６により、端子接続部ｈｄｔ１４に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図３７，図３９に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ４４７により、ビアｖ８８からビアｖ１８７に接続され、更に図４３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４４８により、デコード回路を構成するデコーダＩＣ１４に接続されている。
配線路Ｐ４２（図４９）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＤＴ１５が、配線路ｃｐ４５１により、斜め＋Ｘ＋Ｙ方向の近傍に配置されたビアｖ１５に接続されている。ビアｖ１５は、その周囲に配置されている４つの端子接続部（端子接続部ＨＤＴ１５を含む）の略中央に配置されている。このビアｖ１５は、図４０に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ４５２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ８７に接続されている。
端子接続部ＨＤＴ１５からビアｖ８７に達した配線路は、このビアｖ８７で４つに分岐している。第１の分岐路は、図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ４５３により、ビアｖ８７から制御ＲＯＭ１０５の端子接続部Ｑ１５／Ａ－１に対して制御ＲＯＭ配置領域１９２の内側から接続されている。また第２の分岐路は、図４１に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４５４により、ビアｖ８７から終端抵抗ＲＡ１７に接続されている。
また第３の分岐路は、図３７，図３８に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ４５５により、ビアｖ８７から第１コネクタ配置領域１９４内のビアｖ１４７に接続され、更に図４２に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４５６により、端子接続部ｈｄｔ１５に対して第１コネクタ配置領域１９４の内側から接続されている。また第４の分岐路は、図３７，図３９に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ４５７により、ビアｖ８７からビアｖ１８８に接続され、更に図４３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ４５８によりデコーダＩＣ１４に接続されている。
続いて、複合チップ１０４のチップセレクト出力端子ＨＣＳ０、リードストローブ出力端子ＨＲＤ、システムリセット端子ＨＲＥＳＥＴに夫々接続される配線路Ｐ４３～Ｐ４５について説明する。
配線路Ｐ４３（図５０）では、図３４に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＣＳ０が、配線路ｃｐ５０１により、斜め－Ｘ＋Ｙ方向の近傍に配置されたビアｖ９に接続され、ここで２つに分岐している。なおビアｖ９は、その周囲に配置されている４つの端子接続部（端子接続部ＨＣＳ０を含む）の略中央に配置されている。ビアｖ９における第１の分岐路は、図３３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ５０２により、制御ＲＯＭ配置領域１９２内に配置されるビアｖ６０に接続され、更に図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ５０３により、端子接続部ＣＥ＃に対して制御ＲＯＭ配置領域１９２の内側から接続されている。
またビアｖ９における第２の分岐路は、図３１に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ５０４によってビアｖ１７３に接続され、ここで更に２つに分岐している。このビアｖ１７３における第２ａの分岐路は、図３３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ５０５によってビアｖ２０１に接続されている。このビアｖ２０１はテストポイントＴＰ３３を構成している。またビアｖ１７３における第２ｂの分岐路は、図２８に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ５０６により、抵抗ＲＡ１２を経てＤＣ３．３Ｖ（第５配線層Ｌａ５）に接続されている。
配線路Ｐ４４（図５０）では、図２８に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＲＤが、配線路ｃｐ５１１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ２５に接続され、ここで２つに分岐している。なおビアｖ２５は、その周囲に配置されている４つの端子接続部（端子接続部ＨＲＤを含む）の略中央に配置されている。ビアｖ２５における第１の分岐路は、図３３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ５１２により、複合チップ配置領域１９１の外側、具体的には複合チップ配置領域１９１と制御ＲＯＭ配置領域１９２との間に配置されたビアｖ４７に接続され、更に図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ５１３により、端子接続部ＯＥ＃に対して制御ＲＯＭ配置領域１９２の外側から接続されている。
またビアｖ２５における第２の分岐路は、図３０に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ５１４によってビアｖ１７２に接続され、ここで更に２つに分岐している。このビアｖ１７２における第２ａの分岐路は、図３０に示すように、第３配線層Ｌａ３に設けられた配線路ｃｐ５１５により、第１コネクタ配置領域１９４の外側近傍に配置されたビアｖ１７１に接続され、更に図３３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ５１６により、端子接続部ｈｒｄに対して第１コネクタ配置領域１９４の外側から接続されている。またビアｖ１７２における第２ｂの分岐路は、図２８に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ５１７により、抵抗ＲＡ８を経てＤＣ３．３Ｖ（第５配線層Ｌａ５）に接続されている。
配線路Ｐ４５（図５０）では、図２８に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＨＲＥＳＥＴが、配線路ｃｐ５２１により、複合チップ配置領域１９１の外側（＋Ｘ側）に配置されたビアｖ２６に接続されている。なお、端子接続部ＨＲＥＳＥＴは、複合チップ配置領域１９１の最も外周側に配置されている。ビアｖ２６は、図３１に示すように、第４配線層Ｌａ４に設けられた配線路ｃｐ５２２によってビアｖ２０２に接続され、更に図３３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ５２３によってビアｖ１７４に接続され、ここで２つに分岐している。
ビアｖ１７４における第１の分岐路は、図３３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ５２４により、制御ＲＯＭ配置領域１９２の外側（＋Ｘ側）近傍に配置されたビアｖ１０８に接続され、更に図３５に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ５２５により、端子接続部ＲＥＳＥＴ＃に対して制御ＲＯＭ配置領域１９２の内側から接続されている。なお図３３に示すように、第６配線層Ｌａ６の配線路ｃｐ５２４は、抵抗Ｒ４０を介してＤＣ３．３Ｖ（第５配線層Ｌａ５）に接続され、またコンデンサＣ１５１を介してグランド（第２配線層Ｌａ２）に接続されている。
またビアｖ１７４における第２の分岐路は、図２８に示すように、第１配線層Ｌａ１に設けられた配線路ｃｐ５２６によってビアｖ２０４に接続されている。なお、このビアｖ２０４はテストポイントＴＰ１７を構成している。そしてビアｖ２０４は、第６配線層Ｌａ６側のリセット回路に接続されている。即ち図３３に示すように、ビアｖ２０４は、第６配線層Ｌａ６に設けられた配線路ｃｐ５２７によって抵抗内蔵トランジスタＴ１に接続され、更に配線路ｃｐ５２８によって論理集積回路ＩＣ７に接続され、更に配線路ｃｐ５２９により、テストポイントＴＰ２３を構成するビアｖ２０３を経てＷＤＴ内蔵リセット集積回路（リセットＩＣ）ＩＣ１０に接続されている。なお、配線路ｃｐ５２８は、抵抗Ｒ１９を介してＤＣ３．３Ｖ（第５配線層Ｌａ５）に接続され、配線路ｃｐ５２９は、コンデンサＣ４０を介してグランド（第２配線層Ｌａ２）に、また抵抗Ｒ２６を介してＤＣ３．３Ｖ（第５配線層Ｌａ５）に夫々接続されている。
なお、この第６配線層Ｌａ６側のリセット回路は図５５に示すように構成されている。論理集積回路ＩＣ７には、液晶制御第１コネクタＣＮ３１を介してシステムリセット信号が、またＷＤＴ内蔵リセット集積回路（リセットＩＣ）ＩＣ１０からリセット信号が夫々入力可能となっており、それらの何れかのリセット信号が入力されたとき、ノイズ対策用の抵抗内蔵トランジスタＴ１を介して複合チップ１０４及び制御ＲＯＭ１０５にリセット信号が送信されるようになっている。なお、ＷＤＴ内蔵リセット集積回路（リセットＩＣ）ＩＣ１０には、ＷＤＴリセット用として例えば複合チップ１０４のＬＥＤ用データ出力端子ＡＳＩＢＬＤＴＢが接続されている。
ここで、テストポイントＴＰ２３はリセット集積回路ＩＣ１０が作動した場合にチェックを行うためのもので、図３３に示すように、第６配線層Ｌａ６側の配線路ｃｐ４２１上で且つリセット集積回路ＩＣ１０の近傍に配置されているため、テストポイントＴＰ２３を示す識別情報である”ＴＰ２３”の表示は、シルク印刷により、配線路ｃｐ４２１が設けられている第６配線層Ｌａ６側、即ち裏面９８ｂ側に配置するのが通常である。一方、テストポイントＴＰ２３によるチェック作業は基板を組み上げた状態（図８，図９参照）、又は基板を遊技機本体に組み付けた（設置した）状態で行う必要があるが、その状態では液晶制御基板９８の裏面９８ｂは、対向する演出インターフェース基板９６、液晶インターフェース基板９７の陰になってテスターを当てることができない。そこで本実施形態では、図５６に示すように、テストポイントＴＰ２３を示す識別情報である”ＴＰ２３”の表示を、そのテストポイントＴＰ２３が配置されている配線路ｃｐ４２１側、即ち裏面９８ｂ側ではなく表面９８ａ側に配置している。なお、テストポイントＴＰ２３は、基板本体１９０を貫通するビアｖ２０３により構成されているため、基板本体１９０の表面９８ａ側からもテスターを当てることが可能である。
また、テストポイントＴＰ１７は、第１配線層Ｌａ１側の配線路ｃｐ４１８と、第６配線層Ｌａ６側の配線路ｃｐ４１９とを接続するビアｖ２０４に設けられているが、このテストポイントＴＰ１７を示す識別情報である”ＴＰ１７”の表示についても、テストポイントＴＰ２３と同じく表面９８ａ側に配置されている。
また、上述したその他のテストポイントＴＰ２８，ＴＰ３３についても同様である。即ち、テストポイントＴＰ２８は、第３配線層Ｌａ３の配線路ｃｐ３上に設けられているが、このテストポイントＴＰ２８を示す識別情報である”ＴＰ２８”の表示は表面９８ａ側に配置されている。またテストポイントＴＰ３３は、第６配線層Ｌａ６の配線路ｃｐ５０５上に設けられているが、このテストポイントＴＰ３３を示す識別情報である”ＴＰ３３”の表示は表面９８ａ側に配置されている。
続いて、制御ＲＯＭ１０５の８／１６ｂｉｔモード選択端子ＢＹＴＥ＃、書き込み可能入力端子ＷＥ＃、書き込み禁止／プログラムインプット端子ＷＰ＃／ＡＣＣに夫々接続される配線路Ｐ４６，Ｐ４７について説明する。なお、これらの配線路Ｐ４６，Ｐ４７は複合チップ１０４には接続されない。
配線路Ｐ４６（図５０）では、図３５に示すように、第１配線層Ｌａ１の制御ＲＯＭ配置領域１９２に設けられた端子接続部ＢＹＴＥ＃が、配線路ｃｐ５３１によってビアｖ４８と接続されている。このビアｖ４８は、制御ＲＯＭ配置領域１９２の外側（－Ｘ側）における端子接続部ＢＹＴＥ＃の近傍に配置されており、図３２に示すように、第５配線層Ｌａ５を介してＤＣ３．３Ｖに接続されている。このように本実施形態では、制御ＲＯＭ１０５の８／１６ｂｉｔモード選択端子ＢＹＴＥ＃が電源（Ｈレベル）に接続されていることにより、１６ビット通信モードが選択されている。
配線路Ｐ４７（図５０）では、図３５に示すように、第１配線層Ｌａ１の制御ＲＯＭ配置領域１９２に設けられた端子接続部ＷＥ＃（第１所定端子）が、配線路ｃｐ５４１によってビアｖ１１１と接続されている。このビアｖ１１１（第１所定層間導通部）は、制御ＲＯＭ配置領域１９２の外側（＋Ｘ側）における端子接続部ＷＥ＃の近傍に配置されており、図３２に示すように、第５配線層Ｌａ５を介してＤＣ３．３Ｖに接続されている。このように本実施形態では、制御ＲＯＭ１０５の書き込み可能入力端子ＷＥ＃が電源（Ｈレベル）に接続されていることにより、Ｈレベル（非読み込み時）のときは出力不能モード、Ｌレベル（読み込み時）のときは出力モードとするなど、出力可能入力端子ＯＥ＃の値（Ｈ／Ｌ）に応じてモードを切り替えることが可能となっている。なお、出力可能入力端子ＯＥ＃は、上述したように複合チップ１０４のリードストローブ出力端子ＨＲＤと接続されている。
また配線路Ｐ４７では、図３５に示すように、第１配線層Ｌａ１の制御ＲＯＭ配置領域１９２に設けられた端子接続部ＷＰ＃／ＡＣＣ（第２所定端子）が、配線路ｃｐ５４２によってビアｖ１１２と接続されている。このビアｖ１１２は、制御ＲＯＭ配置領域１９２の外側（＋Ｘ側）における端子接続部ＷＰ＃／ＡＣＣの近傍に配置されている。またビアｖ１１２（第２所定層間導通部）は、図３３に示すように、第６配線層Ｌａ６に設けられた配線路ｃｐ５４３により、抵抗Ｒ４３を介してビアｖ１１１に接続されている。このビアｖ１１１は、上述したように第５配線層Ｌａ５を介してＤＣ３．３Ｖに接続されている。このように本実施形態では、制御ＲＯＭ（特定電子部品）１０５の書き込み禁止／プログラムインプット端子ＷＰ＃／ＡＣＣが電源（Ｈレベル）に接続されていることにより、書き込み可能且つプログラム実行可能に設定されている。また、抵抗Ｒ４３を介して電源と接続することにより、Ｈレベルを超える入力を排除して安定的にＨレベルとなるようにしている。
例えば、制御ＲＯＭの種類によって、Ｈレベルを超える入力があった場合に、書き込みの禁止／許容、プログラムの実行禁止／許容とは異なるモード設定が行われる場合には、このように抵抗を介して安定的にＨレベルとなるように構成することで、ノイズ等によりＨレベルを超える入力された場合であっても、制御ＲＯＭが書き込みの禁止／許容、プログラムの実行禁止／許容とは異なるモード設定となってしまうことを防止することが可能となる。
続いて、デコーダＩＣ１３と液晶制御第２コネクタＣＮ３２とを接続することにより、電源制御信号ＰＳ１，ＰＳ２，バックライトＯＮ／ＯＦＦ制御信号ＸＳＴＡＢＹ１，バックライト調光用ＰＷＭ信号ＶＢＲ１を夫々伝送するための配線路Ｐ４８～Ｐ５１について説明する。なお、複合チップ１０４のデータ入出力端子ＨＤＴ０～ＨＤＴ７とデコーダＩＣ１３との接続については、配線路Ｐ２７～Ｐ３４（図４８）として既に説明したとおりである。また、液晶制御第２コネクタＣＮ３２では、多数の端子が長手方向（Ｘ方向）に沿って二列状に配列されており、コネクタ端子ｐｓ１，ｐｓ２，ｘｓｔａｂｙ１，ｖｂｒ１は、第２コネクタ配置領域１９５の－Ｙ側の第２縁部１９５ｂに沿って配列されている。
配線路Ｐ４８（図５１）は、電源制御信号ＰＳ１を伝送するもので、図４３に示すように、第６配線層Ｌａ６のデコーダＩＣ１３から配線路ｃｐ５５１が－Ｙ側に引き出され、ビアｖ２１１と接続されている。このビアｖ２１１は、図３０に示すように、第３配線層Ｌａ３に配置された配線路ｃｐ５５２を介してビアｖ２１２と接続されている。そしてこのビアｖ２１２は、図４４に示すように、第６配線層Ｌａ６に配置された配線路ｃｐ５５３を介して、液晶制御第２コネクタＣＮ３２の端子接続部ｐｓ１に対して第２コネクタ配置領域１９５の外側（－Ｙ側）から接続されている。
配線路Ｐ４９（図５１）は、電源制御信号ＰＳ２を伝送するもので、図４３に示すように、第６配線層Ｌａ６のデコーダＩＣ１３から配線路ｃｐ５６１が－Ｙ側に引き出され、ビアｖ２２１と接続されている。このビアｖ２２１は、図３０に示すように、第３配線層Ｌａ３に配置された配線路ｃｐ５６２を介してビアｖ２２２と接続されている。そしてこのビアｖ２２２は、図４４に示すように、第６配線層Ｌａ６に配置された配線路ｃｐ５６３を介して、液晶制御第２コネクタＣＮ３２の端子接続部ｐｓ２に対して第２コネクタ配置領域１９５の外側（－Ｙ側）から接続されている。
配線路（乙配線路）Ｐ５０（図５１）は、バックライトＯＮ／ＯＦＦ制御信号ＸＳＴＡＢＹ１を伝送するもので、図４３に示すように、第６配線層Ｌａ６のデコーダＩＣ１３から配線路ｃｐ５７１が－Ｙ側に引き出され、ビアｖ２３１と接続されている。このビアｖ２３１は、図３０に示すように、第３配線層Ｌａ３に配置された配線路ｃｐ５７２を介してビアｖ２３２と接続されている。そしてこのビアｖ２３２は、図４４に示すように、第６配線層Ｌａ６に配置された配線路ｃｐ５７３を介して、液晶制御第２コネクタＣＮ３２の端子接続部ｘｓｔａｂｙ１に対して第２コネクタ配置領域１９５の外側（－Ｙ側）から接続されている。
配線路（乙配線路）Ｐ５１（図５１）は、バックライト調光用ＰＷＭ信号ＶＢＲ１を伝送するもので、図４３に示すように、第６配線層Ｌａ６のデコーダＩＣ１３から配線路ｃｐ５８１が－Ｙ側に引き出され、ビアｖ２４１と接続されている。このビアｖ２４１は、図３０に示すように、第３配線層Ｌａ３に配置された配線路ｃｐ５８２を介してビアｖ２４２と接続されている。そしてこのビアｖ２４２は、図４４に示すように、第６配線層Ｌａ６に配置された配線路ｃｐ５８３を介して、液晶制御第２コネクタＣＮ３２の端子接続部ｖｂｒ１に対して第２コネクタ配置領域１９５の外側（－Ｙ側）から接続されている。
続いて、複合チップ１０４のデータ出力端子ＲＡ０＋，ＲＡ０－，ＲＡ１＋，ＲＡ１－，ＲＡ２＋，ＲＡ２－，ＲＡ３＋，ＲＡ３－，ＲＡＣＬＫ＋，ＲＡＣＬＫ－（以下、ＯＤＤ側データ出力端子群と称する）と液晶制御第２コネクタＣＮ３２とを接続する配線路（第１配線路，甲配線路）Ｐ５２～Ｐ６１、同じくデータ出力端子ＲＢ０＋，ＲＢ０－，ＲＢ１＋，ＲＢ１－，ＲＢ２＋，ＲＢ２－，ＲＢ３＋，ＲＢ３－，ＲＢＣＬＫ＋，ＲＢＣＬＫ－（以下、ＥＶＥＮ側データ出力端子群と称する）と液晶制御第２コネクタＣＮ３２とを接続する配線路（第２配線路，甲配線路）Ｐ６２～Ｐ７１について説明する。なお、配線路Ｐ５２～Ｐ６１は、ＯＤＤ信号を伝送する第１伝送路ＬＶＤＳ１を構成し、配線路Ｐ６２～Ｐ７１は、ＥＶＥＮ信号を伝送する第２伝送路ＬＶＤＳ２を構成している。
複合チップ１０４のＯＤＤ側データ出力端子群（第１チップ端子）は、図２６（ｂ）、図３６等に示すように、複合チップ配置領域１９１の第２縁部１９１ｂに沿って二列状に配列されている。即ち、複合チップ配置領域１９１の最も外周側に、データ出力端子ＲＡ０－，ＲＡ１－，ＲＡ２－，ＲＡＣＬＫ－，ＲＡ３－がその順序で－Ｘ方向に配列され、更にそれらの内側に、データ出力端子ＲＡ０＋，ＲＡ１＋，ＲＡ２＋，ＲＡＣＬＫ＋，ＲＡ３＋がその順序で－Ｘ方向に配列されている。
また、複合チップ１０４のＥＶＥＮ側データ出力端子群（第２チップ端子）は、図２６（ｂ）、図３６等に示すように、ＯＤＤ側データ出力端子群に対して複合チップ配置領域１９１の内側に二列状に配列されている。即ち、ＯＤＤ側データ出力端子群の内側に、ＧＮＤ端子列を挟んで、データ出力端子ＲＢ０－，ＲＢ１－，ＲＢ２－，ＲＢＣＬＫ－，ＲＢ３－がその順序で－Ｘ方向に配列され、更にそれらの内側に、データ出力端子ＲＢ０＋，ＲＢ１＋，ＲＢ２＋，ＲＢＣＬＫ＋，ＲＢ３＋がその順序で－Ｘ方向に配列されている。
また、液晶制御第２コネクタＣＮ３２が配置される第２コネクタ配置領域１９５は、図３３、図３６等に示すように、複合チップ配置領域１９１の第２縁部１９１ｂ側に、第２縁部１９１ｂと平行な細長状に配置されている。液晶制御第２コネクタＣＮ３２では、多数の端子が長手方向（Ｘ方向）に沿って二列状に配列されており、図４４に示すように、ＯＤＤ側データ出力端子群に対応するコネクタ端子ｒａ０－，ｒａ０＋，ｒａ１－，ｒａ１＋，ｒａ２－，ｒａ２＋，ｒａｃｌｋ－，ｒａｃｌｋ＋，ｒａ３－，ｒａ３＋が、第２コネクタ配置領域１９５の－Ｙ側の第１縁部１９５ａに沿って－Ｘ方向に配列され、ＥＶＥＮ側データ出力端子群に対応するコネクタ端子ｒｂ０－，ｒｂ０＋，ｒｂ１－，ｒｂ１＋，ｒｂ２－，ｒｂ２＋，ｒｂｃｌｋ－，ｒｂｃｌｋ＋，ｒｂ３－，ｒｂ３＋が、第２コネクタ配置領域１９５の＋Ｙ側の第２縁部１９５ｂに沿って－Ｘ方向に配列されている。
まず、第１伝送路ＬＶＤＳ１を構成する配線路（第１配線路）Ｐ５２～Ｐ６１（図５２）について説明する。配線路Ｐ５２（図５２）では、図３６に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＲＡ０－が、配線路ｃｐ６０１により、第２コネクタ配置領域１９５内（コネクタの近傍）に配置されたビア（特定層間導通部）ｖ２５１に接続されている。ビアｖ２５１は、図４４に示すように、第６配線層Ｌａ６の配線路ｃｐ６０２により、端子接続部ｒａ０－に対して第２コネクタ配置領域１９５の内側から接続されている。
配線路Ｐ５３（図５２）では、図３６に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＲＡ０＋が、配線路ｃｐ６０３により、第２コネクタ配置領域１９５内（コネクタの近傍）に配置されたビア（特定層間導通部）ｖ２５２に接続されている。なお、配線路ｃｐ６０３は、端子接続部ＲＡ０－とその隣の端子接続部ＲＡ１－との間を経て複合チップ配置領域１９１の外側に引き出されている。即ち、作動信号ラインＲＡ０を構成する二本の配線路ｃｐ６０１，ｃｐ６０３は、互いに隣り合わせで並行するように配設されている。そしてビアｖ２５２は、図４４に示すように、第６配線層Ｌａ６の配線路ｃｐ６０４により、端子接続部ｒａ０＋に対して第２コネクタ配置領域１９５の内側から接続されている。
配線路Ｐ５４（図５２）では、図３６に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＲＡ１－が、配線路ｃｐ６０５により、第２コネクタ配置領域１９５内（コネクタの近傍）に配置されたビア（特定層間導通部）ｖ２５３に接続されている。ビアｖ２５３は、図４４に示すように、第６配線層Ｌａ６の配線路ｃｐ６０６により、端子接続部ｒａ１－に対して第２コネクタ配置領域１９５の内側から接続されている。
配線路Ｐ５５（図５２）では、図３６に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＲＡ１＋が、配線路ｃｐ６０７により、第２コネクタ配置領域１９５内（コネクタの近傍）に配置されたビア（特定層間導通部）ｖ２５４に接続されている。なお、配線路ｃｐ６０７は、端子接続部ＲＡ１－とその隣の端子接続部ＲＡ２－との間を経て複合チップ配置領域１９１の外側に引き出されている。即ち、作動信号ラインＲＡ１を構成する二本の配線路ｃｐ６０５，ｃｐ６０７は、互いに隣り合わせで並行するように配設されている。そしてビアｖ２５４は、図４４に示すように、第６配線層Ｌａ６の配線路ｃｐ６０８により、端子接続部ｒａ１＋に対して第２コネクタ配置領域１９５の内側から接続されている。
配線路Ｐ５６（図５２）では、図３６に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＲＡ２－が、配線路ｃｐ６０９により、第２コネクタ配置領域１９５内（コネクタの近傍）に配置されたビア（特定層間導通部）ｖ２５５に接続されている。ビアｖ２５５は、図４４に示すように、第６配線層Ｌａ６の配線路ｃｐ６１０により、端子接続部ｒａ２－に対して第２コネクタ配置領域１９５の内側から接続されている。
配線路Ｐ５７（図５２）では、図３６に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＲＡ２＋が、配線路ｃｐ６１１により、第２コネクタ配置領域１９５内（コネクタの近傍）に配置されたビア（特定層間導通部）ｖ２５６に接続されている。なお、配線路ｃｐ６１１は、端子接続部ＲＡ２－とその隣の端子接続部ＲＡＣＬＫ－との間を経て複合チップ配置領域１９１の外側に引き出されている。即ち、作動信号ラインＲＡ２を構成する二本の配線路ｃｐ６０９，ｃｐ６１１は、互いに隣り合わせで並行するように配設されている。そしてビアｖ２５６は、図４４に示すように、第６配線層Ｌａ６の配線路ｃｐ６１２により、端子接続部ｒａ２＋に対して第２コネクタ配置領域１９５の内側から接続されている。
配線路Ｐ５８（図５２）では、図３６に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＲＡＣＬＫ－が、配線路ｃｐ６１３により、第２コネクタ配置領域１９５内（コネクタの近傍）に配置されたビア（特定層間導通部）ｖ２５７に接続されている。ビアｖ２５７は、図４４に示すように、第６配線層Ｌａ６の配線路ｃｐ６１４により、端子接続部ｒａｃｌｋ－に対して第２コネクタ配置領域１９５の内側から接続されている。
配線路Ｐ５９（図５２）では、図３６に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＲＡＣＬＫ＋が、配線路ｃｐ６１５により、第２コネクタ配置領域１９５内（コネクタの近傍）に配置されたビア（特定層間導通部）ｖ２５８に接続されている。なお、配線路ｃｐ６１５は、端子接続部ＲＡＣＬＫ－とその隣の端子接続部ＲＡ３－との間を経て複合チップ配置領域１９１の外側に引き出されている。即ち、作動信号ラインＲＡＣＬＫを構成する二本の配線路ｃｐ６１３，ｃｐ６１５は、互いに隣り合わせで並行するように配設されている。そしてビアｖ２５８は、図４４に示すように、第６配線層Ｌａ６の配線路ｃｐ６１６により、端子接続部ｒａｃｌｋ＋に対して第２コネクタ配置領域１９５の内側から接続されている。
配線路Ｐ６０（図５２）では、図３６に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＲＡ３－が、配線路ｃｐ６１７により、第２コネクタ配置領域１９５内（コネクタの近傍）に配置されたビア（特定層間導通部）ｖ２５９に接続されている。ビアｖ２５９は、図４４に示すように、第６配線層Ｌａ６の配線路ｃｐ６１８により、端子接続部ｒａ３－に対して第２コネクタ配置領域１９５の内側から接続されている。
配線路Ｐ６１（図５２）では、図３６に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＲＡ３＋が、配線路ｃｐ６１９により、第２コネクタ配置領域１９５内（コネクタの近傍）に配置されたビア（特定層間導通部）ｖ２６０に接続されている。なお、配線路ｃｐ６１９は、端子接続部ＲＡ３－の－Ｘ側を経て複合チップ配置領域１９１の外側に引き出されている。即ち、作動信号ラインＲＡ３を構成する二本の配線路ｃｐ６１７，ｃｐ６１９は、互いに隣り合わせで並行するように配設されている。そしてビアｖ２６０は、図４４に示すように、第６配線層Ｌａ６の配線路ｃｐ６２０により、端子接続部ｒａ３＋に対して第２コネクタ配置領域１９５の内側から接続されている。
なお、第１配線層Ｌａ１には、図３６に示すように、作動信号ラインＲＡ０を構成する配線路ｃｐ６０１，ｃｐ６０３と作動信号ラインＲＡ１を構成する配線路ｃｐ６０５，ｃｐ６０７との間、作動信号ラインＲＡ１を構成する配線路ｃｐ６０５，ｃｐ６０７と作動信号ラインＲＡ２を構成する配線路ｃｐ６０９，ｃｐ６１１との間、作動信号ラインＲＡ２を構成する配線路ｃｐ６０９，ｃｐ６１１と作動信号ラインＲＡＣＬＫを構成する配線路ｃｐ６１３，ｃｐ６１５との間、作動信号ラインＲＡＣＬＫを構成する配線路ｃｐ６１３，ｃｐ６１５と作動信号ラインＲＡ３を構成する配線路ｃｐ６１７，ｃｐ６１９との間に、夫々グランド配線路ｇｐ１～ｇｐ４が配置されている。グランド配線路ｇｐ１～ｇｐ４は、略一定幅の細長状に形成されている。
続いて、第２伝送路ＬＶＤＳ２を構成する配線路（第２配線路）Ｐ６２～Ｐ７１（図５３）について説明する。配線路Ｐ６２（図５３）では、図３６に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＲＢ０－が、配線路ｃｐ６２１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ２６１に接続されている。ビアｖ２６１は、その周囲に配置されている４つの端子接続部（端子接続部ＲＢ０－を含む）の略中央に配置されている。このビアｖ２６１は、図４４に示すように、第６配線層Ｌａ６の配線路ｃｐ６２２により、端子接続部ｒｂ０－に対して第２コネクタ配置領域１９５の外側から接続されている。
配線路Ｐ６３（図５３）では、図３６に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＲＢ０＋が、配線路ｃｐ６２３により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ２６２に接続されている。ビアｖ２６２は、その周囲に配置されている４つの端子接続部（端子接続部ＲＢ０＋を含む）の略中央に配置されている。このビアｖ２６２は、図４４に示すように、第６配線層Ｌａ６の配線路ｃｐ６２４により、端子接続部ｒｂ０＋に対して第２コネクタ配置領域１９５の外側から接続されている。なお、配線路ｃｐ６２４は、ビアｖ２６１の＋Ｘ側を経て複合チップ配置領域１９１の外側に引き出されている。即ち、作動信号ラインＲＢ０を構成する二本の配線路ｃｐ６２２，ｃｐ６２４は、互いに隣り合わせで並行するように配設されている。
配線路Ｐ６４（図５３）では、図３６に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＲＢ１－が、配線路ｃｐ６２５により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ２６３に接続されている。ビアｖ２６３は、その周囲に配置されている４つの端子接続部（端子接続部ＲＢ１－を含む）の略中央に配置されている。このビアｖ２６３は、図４４に示すように、第６配線層Ｌａ６の配線路ｃｐ６２６により、端子接続部ｒｂ１－に対して第２コネクタ配置領域１９５の外側から接続されている。
配線路Ｐ６５（図５３）では、図３６に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＲＢ１＋が、配線路ｃｐ６２７により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ２６４に接続されている。ビアｖ２６４は、その周囲に配置されている４つの端子接続部（端子接続部ＲＢ１＋を含む）の略中央に配置されている。このビアｖ２６４は、図４４に示すように、第６配線層Ｌａ６の配線路ｃｐ６２８により、端子接続部ｒｂ１＋に対して第２コネクタ配置領域１９５の外側から接続されている。なお、配線路ｃｐ６２８は、ビアｖ２６３とその隣のビアｖ２６１との間を経て複合チップ配置領域１９１の外側に引き出されている。即ち、作動信号ラインＲＢ１を構成する二本の配線路ｃｐ６２６，ｃｐ６２８は、互いに隣り合わせで並行するように配設されている。
配線路Ｐ６６（図５３）では、図３６に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＲＢ２－が、配線路ｃｐ６２９により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ２６５に接続されている。ビアｖ２６５は、その周囲に配置されている４つの端子接続部（端子接続部ＲＢ２－を含む）の略中央に配置されている。このビアｖ２６５は、図４４に示すように、第６配線層Ｌａ６の配線路ｃｐ６３０により、端子接続部ｒｂ２－に対して第２コネクタ配置領域１９５の外側から接続されている。
配線路Ｐ６７（図５３）では、図３６に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＲＢ２＋が、配線路ｃｐ６３１により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ２６６に接続されている。ビアｖ２６６は、その周囲に配置されている４つの端子接続部（端子接続部ＲＢ２＋を含む）の略中央に配置されている。このビアｖ２６６は、図４４に示すように、第６配線層Ｌａ６の配線路ｃｐ６３２により、端子接続部ｒｂ２＋に対して第２コネクタ配置領域１９５の外側から接続されている。なお、配線路ｃｐ６３２は、ビアｖ２６５とその隣のビアｖ２６３との間を経て複合チップ配置領域１９１の外側に引き出されている。即ち、作動信号ラインＲＢ２を構成する二本の配線路ｃｐ６３０，ｃｐ６３２は、互いに隣り合わせで並行するように配設されている。
配線路Ｐ６８（図５３）では、図３６に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＲＢＣＬＫ－が、配線路ｃｐ６３３により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ２６７に接続されている。ビアｖ２６７は、その周囲に配置されている４つの端子接続部（端子接続部ＲＢＣＬＫ－を含む）の略中央に配置されている。このビアｖ２６７は、図４４に示すように、第６配線層Ｌａ６の配線路ｃｐ６３４により、端子接続部ｒｂｃｌｋ－に対して第２コネクタ配置領域１９５の外側から接続されている。
配線路Ｐ６９（図５３）では、図３６に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＲＢＣＬＫ＋が、配線路ｃｐ６３５により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ２６８に接続されている。ビアｖ２６８は、その周囲に配置されている４つの端子接続部（端子接続部ＲＢＣＬＫ＋を含む）の略中央に配置されている。このビアｖ２６８は、図４４に示すように、第６配線層Ｌａ６の配線路ｃｐ６３６により、端子接続部ｒｂｃｌｋ＋に対して第２コネクタ配置領域１９５の外側から接続されている。なお、配線路ｃｐ６３６は、ビアｖ２６７とその隣のビアｖ２６５との間を経て複合チップ配置領域１９１の外側に引き出されている。即ち、作動信号ラインＲＢＣＬＫを構成する二本の配線路ｃｐ６３４，ｃｐ６３６は、互いに隣り合わせで並行するように配設されている。
配線路Ｐ７０（図５３）では、図３６に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＲＢ３－が、配線路ｃｐ６３７により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ２６９に接続されている。ビアｖ２６９は、その周囲に配置されている４つの端子接続部（端子接続部ＲＢ３－を含む）の略中央に配置されている。このビアｖ２６９は、図４４に示すように、第６配線層Ｌａ６の配線路ｃｐ６３８により、端子接続部ｒｂ３－に対して第２コネクタ配置領域１９５の外側から接続されている。
配線路Ｐ７１（図５３）では、図３６に示すように、第１配線層Ｌａ１の複合チップ配置領域１９１に設けられた端子接続部ＲＢ３＋が、配線路ｃｐ６３９により、斜め＋Ｘ－Ｙ方向の近傍に配置されたビアｖ２７０に接続されている。ビアｖ２７０は、その周囲に配置されている４つの端子接続部（端子接続部ＲＢ３＋を含む）の略中央に配置されている。このビアｖ２７０は、図４４に示すように、第６配線層Ｌａ６の配線路ｃｐ６４０により、端子接続部ｒｂ３＋に対して第２コネクタ配置領域１９５の外側から接続されている。なお、配線路ｃｐ６４０は、ビアｖ２６９とその隣のビアｖ２６７との間を経て複合チップ配置領域１９１の外側に引き出されている。即ち、作動信号ラインＲＢ３を構成する二本の配線路ｃｐ６３８，ｃｐ６４０は、互いに隣り合わせで並行するように配設されている。
なお、第６配線層Ｌａ６には、図４４に示すように、作動信号ラインＲＢ０を構成する配線路ｃｐ６２２，ｃｐ６２４と作動信号ラインＲＢ１を構成する配線路ｃｐ６２６，ｃｐ６２８との間、作動信号ラインＲＢ１を構成する配線路ｃｐ６２６，ｃｐ６２８と作動信号ラインＲＢ２を構成する配線路ｃｐ６３０，ｃｐ６３２との間、作動信号ラインＲＢ２を構成する配線路ｃｐ６３０，ｃｐ６３２と作動信号ラインＲＢＣＬＫを構成する配線路ｃｐ６３４，ｃｐ６３６との間、作動信号ラインＲＢＣＬＫを構成する配線路ｃｐ６３４，ｃｐ６３６と作動信号ラインＲＢ３を構成する配線路ｃｐ６３８，ｃｐ６４０との間に、夫々グランド配線路ｇｐ１１～ｇｐ１４が配置されている。グランド配線路ｇｐ１１～ｇｐ１４は、略一定幅の細長状に形成されている。
以上のように、図３６、４４に示す配線パターンでは、作動信号ラインを構成する複数組（各５組）の配線路ペアの間に夫々グランド配線路ｇｐ１～ｇｐ４，ｇｐ１１～ｇｐ１４が配置されているが、これはそれらグランド配線路ｇｐ１～ｇｐ４，ｇｐ１１～ｇｐ１４の周囲の配線路ｃｐ６０１，ｃｐ６２２等へのノイズを低減するためである。なお、それらグランド配線路ｇｐ１～ｇｐ４，ｇｐ１１～ｇｐ１４は、図３６、図４４に示すように、周囲の配線路ｃｐ６０１，ｃｐ６２２等よりも広幅とすることが望ましい。それは、周囲の配線路ｃｐ６０１，ｃｐ６２２等は画像データを送信するための配線路であるため、画面上の図柄画像などがノイズにより視認困難とならないように、よりノイズに強い設計としておくためである。
また、第１配線層Ｌａ１側のグランド配線路ｇｐ１～ｇｐ４と第６配線層Ｌａ６側のグランド配線路ｇｐ１１～ｇｐ１４とは、図３６、図４４に示すように、夫々複数のスルーホール（ビア）を介して互いに接続されており、それによってよりノイズを低減することが可能となっている。
また図３６、図４４に示すように、第１配線層Ｌａ１側のグランド配線路ｇｐ１～ｇｐ４と第６配線層Ｌａ６側のグランド配線路ｇｐ１１～ｇｐ１４は、夫々周囲の配線パターンに応じて互いに異なる形状となっているが、部分的に互いに対応する箇所（領域）を通過するように構成され、その対応する箇所（ここでは夫々複数箇所）においてスルーホール（ビア）を介して接続されているため、周囲の配線パターンに応じた形状を採用しつつ、よりノイズに強く効率的な配線パターンとすることが可能となっている。
以上説明した配線路Ｐ１～Ｐ７１の構成を総括すると、まず複合チップ１０４と制御ＲＯＭ１０５とを接続する配線路Ｐ２～Ｐ４５のうち、配線路Ｐ２～Ｐ４３，Ｐ４５（特定配線路）については、図３５，図４５～図５０に示すように、制御ＲＯＭ配置領域（第２配置領域）１９２内に配置されたビアｖ６０～ｖ１０８（特定層間導通部；図４５～図５０にグレーで表示したビア）を経て制御ＲＯＭ１０５側の端子接続部に接続されており、更にそれらのうちの配線路Ｐ２～Ｐ１６，Ｐ１９～Ｐ２３，Ｐ３５～Ｐ４３，Ｐ４５（第１特定配線路）については、制御ＲＯＭ１０５側の端子接続部Ａ０～Ａ１４，Ａ１７～Ａ２１，Ｑ８～Ｑ１５，ＣＥ＃，ＲＥＳＥＴ＃に対して制御ＲＯＭ配置領域１９２の内側から接続されている（図４５～図５０に太線で表示した配線路）。このように、複合チップ１０４と制御ＲＯＭ１０５とを接続する配線路を、比較的スペースに余裕のある制御ＲＯＭ配置領域１９２内を経由するように配置し、しかも制御ＲＯＭ１０５の端子に対してはできる限り制御ＲＯＭ配置領域１９２の内側から接続することにより、基板上の配線パターンをより効率的に配置することができ、限られたスペースをより有効に利用することが可能となる。
なお、制御ＲＯＭ配置領域（第２配置領域）１９２内に配置されたビアｖ６０～ｖ１０８（特定層間導通部）から制御ＲＯＭ１０５側の端子接続部に対して制御ＲＯＭ配置領域１９２の外側から接続する配線路、具体的には配線路ｃｐ１６５，ｃｐ１７５，ｃｐ２３４，ｃｐ２４４，ｃｐ２５４，ｃｐ３４３，ｃｐ３５３，ｃｐ３６３，ｃｐ３７３，ｃｐ３０３，ｃｐ３１３，ｃｐ３２３，ｃｐ３３３については、図３５に示すように、制御ＲＯＭ配置領域１９２の長辺１９２ａ，１９２ｂを各端子接続部の外側で横切るように配置されている。このように構成することにより、制御ＲＯＭ配置領域１９２を避けて配線する場合に比べて、配線長を短く構成することができるため、配線効率が高まるとともに、ノイズを低減することが可能となる。また、制御ＲＯＭ配置領域１９２で示した範囲については、実際には制御ＲＯＭ１０５が位置するため、配線パターンを目視することができず、よって配線パターンに対して不正アクセスされることを防止することが可能である。
また、制御ＲＯＭ配置領域（第２配置領域）１９２内に配置されたビアｖ６０～ｖ１０８（特定層間導通部）に対して第１配線層Ｌａ１で接続される配線路、具体的には配線路ｃｐ２３３，ｃｐ２４３，ｃｐ２５３についても、図３５に示すように、制御ＲＯＭ配置領域１９２の長辺１９２ａを各端子接続部の外側で横切るように配置されている。前段の構成と合わせて、複数箇所でこのような構成とすることで、前段に記載した効果がより効果的なものとなる。
また、制御ＲＯＭ配置領域１９２にはＲＯＭソケット１９３（図８）が固定され、そのＲＯＭソケット１９３の底壁（特定層間導通部に対応する遮蔽壁）１９３ａが制御ＲＯＭ配置領域１９２を遮蔽するため、ＲＯＭソケット１９３から制御ＲＯＭ１０５を取り外した状態でも、ビアｖ６０～ｖ１０８（特定層間導通部）を含む制御ＲＯＭ配置領域１９２内の配線パターンを外部から視認することはできず、またアクセスすることもできない。
制御ＲＯＭ配置領域１９２内のビアｖ６０～ｖ１０８（特定層間導通部）は、基板本体１９０の表面（第１面）９８ａから裏面（第２面）９８ｂまで貫通させることで放熱効果を高めている。また、制御ＲＯＭ配置領域１９２内のビアｖ６０～ｖ１０８（特定層間導通部）は、裏面９８ｂ側、即ち第６配線層Ｌａ６側でＩＣ、抵抗、コンデンサ、コネクタ等の所定電子部品と接続されている。
また、複合チップ１０４と制御ＲＯＭ１０５とを接続する配線路Ｐ２～Ｐ４５については、複合チップ１０４と所定のビア（所定層間導通部）とを接続する第１配線部から、所定のビアと制御ＲＯＭ１０５とを接続する第２配線部と、所定のビアと液晶制御第１コネクタＣＮ３１等の他の電子部品とを接続する第３配線部とに分岐している。そして、第２配線部は第１配線層Ｌａ１等の第１所定配線層に、第３配線部は第１所定配線層とは異なる第３配線層Ｌａ３，第６配線層Ｌａ６等の第２所定配線層に夫々配置されている。
またそれら配線路Ｐ２～Ｐ４５のうち、アドレス／データ情報の伝送を行う配線路Ｐ２～Ｐ４２については、分岐箇所である所定のビア（所定層間導通部）が、制御ＲＯＭ配置領域（第２配置領域）１９２内に配置された特定層間導通部（図４５～図５０にグレーで表示したビア）となっており、しかも第２配線部を第１配線層Ｌａ１に、第１配線部の少なくとも一部を第４配線層Ｌａ４（第１配線層とは別の所定配線層の一例）に、第３配線部を第１配線層Ｌａ１（第１所定配線層）に夫々設けている。これにより、アドレス／データ情報の伝送を行う配線パターン及びビアを不正改造するなどのゴト行為に対する予防性を高めることが可能となる。また、制御ＲＯＭ配置領域１９２内に配線パターンを引くことで、それ以外の領域に配線スペースを確保することが可能となる。また、特に分岐箇所に関しては、基板の複数層にわたって配線パターンが密集しやすい傾向にあるため、分岐箇所を設ける部分には十分な配線スペースが必要となるが、その点からも、配線スペースに余裕のある制御ＲＯＭ配置領域１９２内に分岐箇所を配置することは効果的である。
また、制御ＲＯＭ配置領域１９２内のビアｖ６０～ｖ１０７（特定層間導通部）のうち、アドレス情報を伝送するための配線路Ｐ２～Ｐ２６（アドレス配線）の一部を構成するビアｖ６１～ｖ８５，ｖ１０３～ｖ１０７（第１特定層間導通部）と、データ情報を伝送するための配線路Ｐ２７～Ｐ４２（データ配線）の一部を構成するビアｖ８７～ｖ１０２（第２特定層間導通部）とを、制御ＲＯＭ１０５における端子の配列方向であるＹ方向（第１方向）に配列している。
また、複合チップ１０４側のアドレス出力端子ＨＡＤ１～ＨＡＤ２５，データ入出力端子ＨＤＴ０～ＨＤＴ１５（第１端子）と、それらに対応する制御ＲＯＭ１０５側のアドレス入力端子Ａ０～Ａ２４，データ入出力端子Ｑ０～Ｑ１５（第２端子）とは配列が相違しており、それらを接続する配線路Ｐ２～Ｐ４２は、制御ＲＯＭ配置領域１９２内のビアｖ６０～ｖ８５，ｖ８７～ｖ１０７（特定層間導通部）を有し、それら制御ＲＯＭ配置領域１９２内のビアｖ６０～ｖ８５，ｖ８７～ｖ１０７（特定層間導通部）の配列を、対応する制御ＲＯＭ１０５側の端子（特定第２端子）の配列と近似させている。これにより、特定層間導通部と制御ＲＯＭの端子とを接続する配線パターンを整頓することができ、例えば複数の配線パターン同士の位置関係が変わる（捻れる）ようにパターンの引き回しを行う必要がないので、接続方法がより容易で、制御ＲＯＭ配置領域１９２内のスペースをより有効に活用できる。このように、複合チップ１０４の端子配列と制御ＲＯＭ１０５の端子配列とが異なる場合に、制御ＲＯＭ１０５の配置領域内の特定層間導通部から制御ＲＯＭ１０５の端子に至るまでの比較的配線距離の短い配線パターンの引き回しを工夫するよりも、複合チップ１０４から特定層間導通部までの比較的配線距離の長い配線パターンの引き回しを工夫することにより、特定層間導通部の配列を制御ＲＯＭ１０５の端子配列と近似させる方が配線効率の面ではより効果的であると言える。
具体的には、図３５に示すように、例えばアドレス入力端子Ａ０～Ａ６とそれに対応するビアｖ８５～ｖ７９、アドレス入力端子Ａ１７～Ａ２０とそれに対応するビアｖ６８～ｖ６４、データ入出力端子Ｑ１２～Ｑ１５とそれに対応するビアｖ９０～ｖ８７については、夫々Ｙ方向に略同じ順序で配列されており、アドレス入力端子Ａ２３，Ａ２２，Ａ２４，Ａ１６，Ａ１５とそれに対応するビアｖ６２，ｖ６３，ｖ６１，ｖ１０３，ｖ１０４、データ入出力端子Ｑ０～Ｑ３とそれに対応するビアｖ１０２～ｖ９９、データ入出力端子Ｑ８～Ｑ１１とそれに対応するビアｖ９４～ｖ９１、データ入出力端子Ｑ４～Ｑ７とそれに対応するビアｖ９８～ｖ９５については、夫々Ｙ方向に略逆の順序で配列されている。このように、制御ＲＯＭ１０５の端子配列のみを考慮して特定層間導通部の配列を工夫するのではなく、同じく接続関係にある複合チップ１０４側の端子配列や液晶制御第１コネクタＣＮ３１側の端子配列を考慮して、特定層間導通部を配列させるようにしてもよい。これにより、部分的には制御ＲＯＭ１０５との接続関係は複雑化してしまうが、特定層間導通部を基準として、制御ＲＯＭ１０５の端子よりも遠方に位置する複合チップ１０４、液晶制御第１コネクタＣＮ３１側の端子との接続関係は簡素化されるため、基板全体の配線効率を向上させることが可能となる。即ち、制御ＲＯＭ配置領域１９２内において、必要に応じて特定層間導通部の配列を工夫することで、基板全体の配線効率を高めることができる。また、制御ＲＯＭ配置領域１９２内に限らず、分岐箇所となるビアの配列を前述のように工夫することでも基板全体の配線効率を高めることができる。
また、複合チップ１０４側のアドレス出力端子ＨＡＤ１～ＨＡＤ２５，データ入出力端子ＨＤＴ０～ＨＤＴ１５（第１端子）は、それらに対応する制御ＲＯＭ１０５側のアドレス入力端子Ａ０～Ａ２４，データ入出力端子Ｑ０～Ｑ１５（第２端子）だけでなく、液晶制御第１コネクタＣＮ３１の各端子ｈａｄ１～ｈａｄ２５，ｈｄｔ０～ｈｄｔ１５（第３端子）とも配列が相違しており、ビアｖ６１～ｖ８５，ｖ８７～ｖ１０２（特定層間導通部）の配列を、液晶制御第１コネクタＣＮ３１の各端子ｈａｄ１～ｈａｄ２５，ｈｄｔ０～ｈｄｔ１５（第３端子）の配列と一致（近似）させている。即ち、図３７，図３８，図４２に示すように、ビアｖ６１～ｖ８５，ｖ８７～ｖ１０２（特定層間導通部）のＹ方向の配列は、それに対応する液晶制御第１コネクタＣＮ３１の各端子ｈａｄ１～ｈａｄ２５，ｈｄｔ０～ｈｄｔ１５のＸ方向の配列と一致しているため、それらを接続する配線路群（第３配線路群）を捻れなく並列に配列することができる。なおこれにより、ビアｖ６１～ｖ８５，ｖ８７～ｖ１０２（特定層間導通部）と制御ＲＯＭ１０５側のアドレス入力端子Ａ０～Ａ２４，データ入出力端子Ｑ０～Ｑ１５（第２端子）とを接続する配線路群（第２配線路群）については捻れを含む複雑な配線パターンとなるが、こちらは比較的スペースに余裕のある制御ＲＯＭ配置領域１９２内に配置することで容易に実現可能である。
なお、アドレス／データ情報の伝送を行う配線路Ｐ２～Ｐ４２のうち、配線路Ｐ２～Ｐ１３，Ｐ１９～Ｐ４２については、制御ＲＯＭ配置領域１９２内のビアｖ６１～ｖ６８，ｖ７４～ｖ８５，ｖ８７～ｖ１０２（特定層間導通部）において制御ＲＯＭ１０５側と液晶制御第１コネクタＣＮ３１側とに分岐しているが、配線路Ｐ１４～Ｐ１８については、制御ＲＯＭ配置領域１９２内のビアｖ６９～ｖ７３では制御ＲＯＭ１０５側には分岐せず、ビアｖ６９～ｖ７３と液晶制御第１コネクタＣＮ３１とを接続する配線路上で且つ制御ＲＯＭ配置領域１９２内に別途ビアｖ１０３～ｖ１０７を設け、そのビアｖ１０３～ｖ１０７から制御ＲＯＭ１０５側に分岐している。このように構成することで、液晶制御第１コネクタＣＮ３１への配線については他の配線路と調和させて捻れなく並列に配列させつつ、制御ＲＯＭ１０５への配線についても他の配線路との干渉を回避しつつ効率的に配列することが可能である。
また、制御ＲＯＭ（第２電子部品）１０５の一端側に配置された一端側端子に含まれる特定一端側端子Ａ０～Ａ７，Ａ１７，Ａ１８，Ａ２０，Ａ２１，Ｑ０～Ｑ３，Ｑ８～Ｑ１１とそれらに対応する複合チップ（第１電子部品）１０４側の第１特定端子ＨＡＤ０～ＨＡＤ７，ＨＡＤ１７，ＨＡＤ１８，ＨＡＤ２０，ＨＡＤ２１、ＨＤＴ０～ＨＤＴ３，ＨＤＴ８～ＨＤＴ１１とをビアｖ６５～ｖ６８，ｖ７８～ｖ８５，ｖ９１～ｖ９４，ｖ９９～ｖ１０２（第１層間導通部）を介して夫々接続する複数の一端側配線路Ｐ２～Ｐ９，Ｐ１９，Ｐ２０，Ｐ２２，Ｐ２３，Ｐ２７～Ｐ３０，Ｐ３５～Ｐ３８と、制御ＲＯＭ（第２電子部品）１０５の他端側に配置された他端側端子に含まれる特定他端側端子Ａ８～Ａ１６，Ａ１９，Ａ２２～Ａ２４，Ｑ４～Ｑ７，Ｑ１２～Ｑ１５とそれらに対応する複合チップ（第１電子部品）１０４側の第２特定端子ＨＡＤ８～ＨＡＤ１６，ＨＡＤ１９，ＨＡＤ２２～ＨＡＤ２４，ＨＤＴ４～ＨＤＴ７，ＨＤＴ１２～ＨＤＴ１５とをビアｖ６１～ｖ６３，ｖ６６，ｖ７４～ｖ７７，ｖ８７～ｖ９０，ｖ９５～ｖ９８（第２層間導通部）を介して夫々接続する複数の他端側配線路Ｐ１０～Ｐ１８，Ｐ２１，Ｐ２４～Ｐ２６，Ｐ３１～Ｐ３４，Ｐ３９～Ｐ４２とを備え、第１層間導通部と第２層間導通部とを、夫々第１特定端子、第２特定端子とは異なる配列であって、特定一端側端子、特定他端側端子に対応する配列となるように互いに近傍に配置している。
また、一列状に配列された複数のＲＯＭ端子接続部に対し、制御ＲＯＭ配置領域１９２の内側から接続する内接続配線部と外側から接続する外接続配線部とを交互に配置している。即ち図３５に示すように、制御ＲＯＭ配置領域１９２の端子接続部Ｑ０，Ｑ８，Ｑ１，Ｑ９，Ｑ２，Ｑ１０，Ｑ３，Ｑ１１に対しては、外接続配線部ｃｐ３０３，ｃｐ３１３，ｃｐ３２３，ｃｐ３３３と内接続配線部ｃｐ３８３，ｃｐ３９３，ｃｐ４０３，ｃｐ４１３とが交互に接続されている。しかも、それら外接続配線部ｃｐ３０３，ｃｐ３１３，ｃｐ３２３，ｃｐ３３３の他端側のビアｖ１０２～ｖ９９は互いに近傍に配置され、内接続配線部ｃｐ３８３，ｃｐ３９３，ｃｐ４０３，ｃｐ４１３の他端側のビアｖ９４～ｖ９１についても互いに近傍に配置されている。同様に、制御ＲＯＭ配置領域１９２の端子接続部Ｑ１５／Ａ－１，Ｑ７，Ｑ１４，Ｑ６，Ｑ１３，Ｑ５，Ｑ１２，Ｑ４に対しては、内接続配線部ｃｐ４５３，ｃｐ４４３，ｃｐ４３３，ｃｐ４２３と外接続配線部ｃｐ３７３，ｃｐ３６３，ｃｐ３５３，ｃｐ３４３とが交互に接続されている。しかも、それら内接続配線部ｃｐ４５３，ｃｐ４４３，ｃｐ４３３，ｃｐ４２３の他端側のビアｖ８７～ｖ９０は互いに近傍に配置され、外接続配線部ｃｐ３７３，ｃｐ３６３，ｃｐ３５３，ｃｐ３４３の他端側のビアｖ９５～ｖ９８についても互いに近傍に配置されている。このように、制御ＲＯＭ１０５の端子配列ではなく、内接続配線部と外接続配線部とをそれぞれ近傍に配置してグルーピングすることで、配線パターンの引き回しが簡素化され、配線効率を高めることができる。
また、アドレス情報又はデータ情報を伝送する第１配線路Ｐ２～Ｐ４２と、チップセレクト情報を伝送する第２配線路Ｐ４３とは、互いに異なる配線層、即ち第１配線層Ｐ２～Ｐ４２は第４配線層Ｌａ４、第２配線路Ｐ４３は第６配線層Ｌａ６において複合チップ１０４側から制御ＲＯＭ配置領域１９２内のビアｖ６１～ｖ８５，ｖ８７～ｖ１０１，ｖ６０（特定層間導通部）に接続されている。このように、データ伝送において重要なチップセレクト信号を、アドレス情報又はデータ情報を伝送する配線パターンとは異なる配線層を使用して配線することで、アドレス情報又はデータ情報を伝送する配線パターンの伝送ノイズがチップセレクト信号に乗りにくくすることができ、ノイズに強い構成とすることが可能となる。また、チップセレクト信号の配線路のパターンを他の配線路と異ならせることにより、チップセレクト信号の配線を特定することが比較的容易となり、配線パターンをショートさせるなどのゴトがなされていないかのチェックや通電チェックを比較的容易に行うことが可能となる。
また、リセット回路を構成する配線路Ｐ４５においては、リセット集積回路（リセットＩＣ）ＩＣ１０とビアｖ１７４（所定層間導通部）とを接続する配線路ｃｐ４１８～ｃｐ４２１（リセット第１配線路）と、ビアｖ１７４（所定層間導通部）と複合チップ１０４のリセット端子ＨＲＥＳＥＴとを接続する配線路ｃｐ４１３～ｃｐ４１５（リセット第２配線路）と、ビアｖ１７４（所定層間導通部）と制御ＲＯＭ１０５のリセット端子ＲＥＳＥＴ＃とを接続する配線路ｃｐ４１６，ｃｐ４１７（リセット第３配線路）とを備え、配線路ｃｐ４１８～ｃｐ４２１（リセット第１配線路）上に、液晶制御基板９８を板厚方向に貫通するテストポイントＴＰ１７（第１テストポイント）及びテストポイントＴＰ２３（第２テストポイント）を配置し、それらテストポイントＴＰ１７，ＴＰ２３を示す識別情報”ＴＰ１７”，”ＴＰ２３”を、液晶制御基板９８を他の演出インターフェース基板９６、液晶インターフェース基板９７等とともに組み上げたときに表側、即ち基板９６，９７とは反対側の表面（第１面）９８ａに表示している。なお、リセット集積回路（リセットＩＣ）ＩＣ１０は裏面（第２面）９８ｂ側に配置している。これにより、基板を組み上げた状態（図８，図９参照）、又は基板を遊技機本体に組み付けた（設置した）状態では、テストポイントＴＰ１７，ＴＰ２３が配置されている配線路の部分は視認できないにも拘わらず、視認可能な表面９８ａ側に表示された識別情報に基づいてテストポイントＴＰ１７，ＴＰ２３によるチェック作業を容易に行うことが可能である。
また配線路ｃｐ４１８～ｃｐ４２１（リセット第１配線路）は、表面（第１面）９８ａ側に配置された配線路ｃｐ４１８（第１配線路）と、裏面（第２面）９８ｂ側に配置された配線路ｃｐ４２０，ｃｐ４２１（第２配線路）と、それらを接続するビアｖ２０４（リセット第１層間導通部）とを有し、テストポイントＴＰ１７（第１テストポイント）をそのビアｖ２０４に配置し、テストポイントＴＰ２３（第２テストポイント）を配線路ｃｐ４２１（第２配線路）上に配置している。
また、制御ＲＯＭ（特定電子部品）１０５は、書き込み禁止／プログラムインプット端子ＷＰ＃／ＡＣＣ（第２所定端子）の電圧レベルに応じた動作モードにて動作し、書き込み可能入力端子ＷＥ＃（第１所定端子）は、ビアｖ１１１（第１所定層間導通部）を介して第５配線層Ｌａ５の電源配線路に接続され、書き込み禁止／プログラムインプット端子ＷＰ＃／ＡＣＣ（第２所定端子）は、抵抗Ｒ４３を介してビアｖ１１１（第１所定層間導通部）に接続されている。また、液晶制御基板９８の表面（第１面）９８ａに制御ＲＯＭ（特定電子部品）１０５が、裏面（第２面）９８ｂに抵抗Ｒ４３が夫々配置され、ビアｖ１１２（第２所定層間導通部）を介して書き込み禁止／プログラムインプット端子ＷＰ＃／ＡＣＣ（第２所定端子）と抵抗Ｒ４３とが接続されている。このように、ＷＰ＃／ＡＣＣ（第２所定端子）を抵抗Ｒ４３を介して電源配線路に接続するビアを、ＷＥ＃（第１所定端子）を電源配線路に接続するためのビアとして共通的に利用することで、個別にビアを介して接続する場合に比べてビアの数を削減することができる。
また、複合チップ１０４の底面側には複数の端子がマトリックス状に配置されており、それら複数の端子のうち、複合チップ配置領域（第１配置領域）１９１の外周近傍に配置される外側端子、例えば最外周側とその内側の２列目に配置された端子ＨＤＴ０，ＨＤＴ１，ＨＤＴ４，ＨＤＴ５等は第１配線路Ｐ２７，Ｐ２８，Ｐ３１，Ｐ３２等により制御ＲＯＭ１０５と接続され、外側端子よりも内側に配置される内側端子、例えば端子ＨＤＴ２，ＨＤＴ３，ＨＤＴ６等は第２配線路Ｐ２９，Ｐ３０，Ｐ３３等により制御ＲＯＭ１０５と接続され、第１配線路Ｐ２７，Ｐ２８，Ｐ３１，Ｐ３２等は、複合チップ配置領域１９１の外側に配置されたビアｖ３２，ｖ３１，ｖ３７，ｖ４６等（第１層間導通部）と外側端子ＨＤＴ０，ＨＤＴ１，ＨＤＴ４，ＨＤＴ５等とを第１配線層Ｌａ１で接続し、第２配線路Ｐ２９，Ｐ３０，Ｐ３３等は、複合チップ配置領域１９１の内側に配置されたビアｖ２４，ｖ８，ｖ１７等（第２層間導通部）と内側端子ＨＤＴ２，ＨＤＴ３，ＨＤＴ６等とを第１配線層Ｌａ１で接続している。また、内側端子ＨＤＴ２，ＨＤＴ３，ＨＤＴ６等からビアｖ２４，ｖ８，ｖ１７等（第２層間導通部）までの距離を、外側端子ＨＤＴ０，ＨＤＴ１，ＨＤＴ４，ＨＤＴ５等からビアｖ３２，ｖ３１，ｖ３７，ｖ４６等（第１層間導通部）までの距離よりも短くしている。
このように、複数の端子がマトリックス状に配置された複合チップ１０４において、複合チップ１０４の配置領域の外周近傍に配置される外側端子に関しては、複合チップ１０４の外側に配置したビアと接続させることで、複合チップ１０４の外周近傍に配線スペースが生じ、複合チップ１０４の内側端子の配線パターンを複合チップに外側へと引き回しやすくなるため、配線効率を高めることができる。また、上述の配線スペースに関しては、基板の複数の配線層において、複合チップの外周近傍の配線スペースが生じるので、複数の配線層のうちのどの配線層を利用したとしても、複合チップの外側へと配線パターンを配線し易くなることは言うまでもない。
また、奇数画素に対応するＯＤＤ信号（第１信号）を伝送する配線路（第１配線路）Ｐ５２～Ｐ６１は、複数の配線層Ｌａ１～Ｌａ６のうち第１配線層（甲配線層）Ｌａ１への配線比率が最も高くなるように配置され、偶数画素に対応するＥＶＥＮ信号（第２信号）を伝送するｃ複数の配線層Ｌａ１～Ｌａ６のうち第６配線層（乙配線層）Ｌａ６への配線比率が最も高くなるように配置されている。
即ち、配線路（第１配線路）Ｐ５２～Ｐ６１が接続されるＯＤＤ側データ出力端子群（第１チップ端子）は、配線路（第２配線路）Ｐ６２～Ｐ７１が接続されるＥＶＥＮ側データ出力端子群（第２チップ端子）よりも複合チップ１０４における外周側に配置され、液晶制御第２コネクタＣＮ３２が、複合チップ１０４とは反対の第６配線層（乙配線層）Ｌｂ６側に配置されている。そして、そのＯＤＤ側データ出力端子群（第１チップ端子）に接続される配線路（第１配線路）Ｐ５２～Ｐ６１は、液晶制御第２コネクタＣＮ３２の近傍に配置されたビア（特定層間導通部）ｖ２５１～ｖ２６０を介して液晶制御第２コネクタＣＮ３２に接続され、ＥＶＥＮ側データ出力端子群（第２チップ端子）に接続されるＥＶＥＮ側データ出力端子群（第２チップ端子）は、ＥＶＥＮ側データ出力端子群の近傍に配置されたビア（非特定層間導通部）ｖ２６１～ｖ２７０を介して液晶制御第２コネクタＣＮ３２に接続されている。このような構成により、ＯＤＤ信号（第１信号）を伝送する配線路（第１配線路）Ｐ５２～Ｐ６１と、ＥＶＥＮ信号（第２信号）を伝送する配線路（第２配線路）Ｐ６２～Ｐ７とに対して同時に断線やノイズによる不具合が発生する可能性を低くし、リスクを分散することが可能である。
また、複合チップ１０４に対する第２縁部（第１辺）１９１ｂ側に液晶制御第２コネクタＣＮ３２が配置されており、液晶表示手段７６に対する画像データ信号を伝送可能な配線路（甲配線路）Ｐ５２～Ｐ７１は、複合チップ１０４における第２縁部（第１辺）１９１ｂ側から引き出されて液晶制御第２コネクタＣＮ３２の第１コネクタ端子に接続され、バックライトに関する制御信号を伝送可能な配線路（乙配線路）Ｐ５０，Ｐ５１は、複合チップ１０４における第１縁部（第２辺）１９１ａ側から引き出されて液晶制御第２コネクタＣＮ３２の第２コネクタ端子に接続されている。これにより、配線路（甲配線路）Ｐ５２～Ｐ７１の配線長を短くしつつ、配線路（甲配線路）Ｐ５２～Ｐ７１と配線路（乙配線路）Ｐ５０，Ｐ５１とを分離して効率的な配線が可能である。
続いて、液晶インターフェース基板９７について配線パターン等の詳細を説明する。液晶インターフェース基板９７は、基板本体２２０（図８参照）に複数の配線層、具体的には表面（第１面）９７ａ側の第１配線層Ｌｂ１と、裏面（第２面）９７ｂ側の第６配線層Ｌｂ６と、それらの間に配置される第２～第５配線層Ｌｂ２～Ｌｂ５とよりなる計６層の第１～第６配線層Ｌｂ１～Ｌｂ６（図５７～図６１）を備えている。なお、第２，第５配線層Ｌｂ２，Ｌｂ５（図５８）はグランドに接続されるベタ配線層、第４配線層Ｌｂ４（図６０）は電源に接続されるベタ配線層となっている。また、液晶インターフェース基板９７の基板本体２２０には、液晶制御基板９８と同様、スルーホール型のビア（層間導通部）が多数設けられており、複数の配線層Ｌｂ１～Ｌｂ６はそれらのビア（層間導通部）を介して互いに導通されている。
なお以下の説明では、各配線層Ｌｂ１～Ｌｂ６の面内での方向や向きについては、液晶制御基板９８と共通のＸＹ座標系（図８参照）に基づいて、図５７～図６１における上下方向をＸ方向、同じく左右方向をＹ方向とし、上向き／下向きを夫々＋Ｘ／－Ｘ方向（側）、左向き／右向きを夫々＋Ｙ／－Ｙ方向（側）とする。
図５７に示すように、液晶インターフェース基板９７の第１配線層Ｌｂ１には、液晶ＩＦ第１～第３コネクタＣＮ２１～ＣＮ２３が配置される液晶ＩＦ第１～第３コネクタ配置領域２２１～２２３と、液晶接続第１，第２コネクタＣＮ２４，ＣＮ２５が配置される液晶接続第１，第２コネクタ配置領域２２４，２２５とが設けられている。
液晶ＩＦ第１コネクタ配置領域２２１は、Ｘ方向に長い細長状で、第１配線層Ｌｂ１の＋Ｙ側の縁部近傍における＋Ｘ側に配置されている。液晶ＩＦ第２コネクタ配置領域２２２は、Ｘ方向に長い細長状で、第１配線層Ｌｂ１の＋Ｙ側の縁部近傍における－Ｘ側に配置されている。液晶ＩＦ第３コネクタ配置領域２２３は、Ｘ方向に長い細長状で、第１配線層Ｌｂ１における中央部よりも若干＋Ｘ，－Ｙ側の位置に配置されている。また、液晶接続第１，第２コネクタＣＮ２４，ＣＮ２５は、何れもＹ方向に長い細長状で、第１配線層Ｌｂ１における－Ｘ側の縁部近傍における－Ｙ寄りの位置に、－Ｙ側が液晶接続第２コネクタＣＮ２５となるように隣接して配置されている。
以下、液晶インターフェース基板９７上に設けられた多数の配線路のうち、液晶接続第１，第２コネクタＣＮ２４，ＣＮ２５を介して液晶表示手段７６に接続される複数種類の配線路Ｐ１０１～Ｐ１２４に着目し、その詳細について図面を参照しつつ説明する。なお、図６２～図６６は、図５７～図６１に示す第１～第６配線層Ｌｂ１～Ｌｂ６の各配線パターンから夫々配線路Ｐ１０１～Ｐ１２４を構成する部分のみを抽出して示したもので、図６７～図７２はその部分拡大図である。また、図７３～図７５は、配線路Ｐ１０１～Ｐ１２４の配線経路を模式的に示したもので、図７６～図７８は、配線路Ｐ１０１～Ｐ１２４に対応する回路図を示したものである。
まず初めに、ＯＤＤ信号を伝送する第１伝送路ＬＶＤＳ１を構成する配線路Ｐ１０１～Ｐ１１０について説明する。なお、配線路Ｐ１０１～Ｐ１１０は、液晶ＩＦ第３コネクタＣＮ２３におけるＯＤＤ側端子ｒａ０－，ｒａ０＋，ｒａ１－，ｒａ１＋，ｒａ２－，ｒａ２＋，ｒａｃｌｋ－，ｒａｃｌｋ＋，ｒａ３－，ｒａ３＋と、液晶接続第１コネクタＣＮ２４におけるＯＤＤ側端子ｒａ０－，ｒａ０＋，ｒａ１－，ｒａ１＋，ｒａ２－，ｒａ２＋，ｒａｃｌｋ－，ｒａｃｌｋ＋，ｒａ３－，ｒａ３＋とを接続するように配設される。
液晶ＩＦ第３コネクタＣＮ２３は、図６２等に示すようにＸ方向の細長状に配置され、その一対の長辺に沿って多数の端子が配列されており、図６７に示すように、ＯＤＤ側端子ｒａ０－，ｒａ０＋，ｒａ１－，ｒａ１＋，ｒａ２－，ｒａ２＋，ｒａｃｌｋ－，ｒａｃｌｋ＋，ｒａ３－，ｒａ３＋は、その順序で－Ｙ側の長辺に沿って－Ｘ方向に配列されている。なお、端子ｒａ０－と端子ｒａ０＋、端子ｒａ１－と端子ｒａ１＋、端子ｒａ２－と端子ｒａ２＋、端子ｒａｃｌｋ－と端子ｒａｃｌｋ＋、端子ｒａ３－と端子ｒａ３＋は夫々隣り合わせで配置されているが、それら５組の間には夫々所定数（ここでは各１つ）のＧＮＤ端子が配置されている（図６７では省略）。
また、液晶接続第１コネクタＣＮ２４は、図６２等に示すようにＹ方向の細長状で、液晶ＩＦ第３コネクタＣＮ２３に対して－Ｘ側に配置され、その＋Ｘ側の長辺に沿って多数の端子が配列されており、図６９に示すように、ＯＤＤ側端子ｒａ０－，ｒａ０＋，ｒａ１－，ｒａ１＋，ｒａ２－，ｒａ２＋，ｒａｃｌｋ－，ｒａｃｌｋ＋，ｒａ３－，ｒａ３＋は、その順序で＋Ｙ方向に配列されている。
配線路Ｐ１０１～Ｐ１１０（図７３）では、図６７に示すように、第１配線層Ｌｂ１において、液晶ＩＦ第３コネクタ配置領域２２３側の端子接続部ｒａ０－，ｒａ０＋，ｒａ１－，ｒａ１＋，ｒａ２－，ｒａ２＋，ｒａｃｌｋ－，ｒａｃｌｋ＋，ｒａ３－，ｒａ３＋から夫々配線路ｃｐ７０１～ｃｐ７１０が－Ｙ方向に引き出されている。そして、それらの配線路ｃｐ７０１～ｃｐ７１０は、液晶接続第１コネクタＣＮ２４側（－Ｘ側）へと向きを変えた後、図６８，図６９に示すように、テストポイントＴＰ１０１～ＴＰ１１０を経て液晶接続第１コネクタＣＮ２４側の端子接続部ｒａ０－，ｒａ０＋，ｒａ１－，ｒａ１＋，ｒａ２－，ｒａ２＋，ｒａｃｌｋ－，ｒａｃｌｋ＋，ｒａ３－，ｒａ３＋に接続されている。
このように、配線路Ｐ１０１～Ｐ１１０では、液晶ＩＦ第３コネクタＣＮ２３側の端子配列と液晶接続第１コネクタＣＮ２４側の端子配列とが、互いに向かい合わせた状態で一致しているため、配線層を切り替えることなく、第１配線層Ｌｂ１のみで捻れなく配設することが可能となっている。
なお、配線路ｃｐ７０１とｃｐ７０２、配線路ｃｐ７０３とｃｐ７０４、配線路ｃｐ７０５とｃｐ７０６、配線路ｃｐ７０７とｃｐ７０８、配線路ｃｐ７０９とｃｐ７１０は、夫々略一定の間隔を保ったまま並行しており、それら５組の配線路の間には夫々グランドパターンが配設されている。また、それら５組の配線路は、配線長を均一化するべく、夫々異なる長さの蛇行部を備えている。テストポイントＴＰ１０１～ＴＰ１１０は、直径が各配線路の最小間隔よりも大となっているため、各配線路ｃｐ７０１～ｃｐ７１０に対して軸をずらし、間隔を広げて配置されている。そして、隣接する２個一組、計５組のテストポイントが、互いの干渉を避けるべく、交互にＸ方向に位置をずらして配置されている。
また、配線路Ｐ１０１～Ｐ１１０は、テストポイントＴＰ１０１～ＴＰ１１０において配線路ｃｐ７０１～ｃｐ７１０から分岐し、第６配線層Ｌｂ６側に配置された保護ダイオードを経てグランド（第２配線層Ｌｂ２）に接続されている。即ち、配線路Ｐ１０１，Ｐ１０２は保護ダイオードＤ１０３に、配線路Ｐ１０３，Ｐ１０４は保護ダイオードＤ１０５に、配線路Ｐ１０５，Ｐ１０６は保護ダイオードＤ１０２に、配線路Ｐ１０７，Ｐ１０８は保護ダイオードＤ１０４に、配線路Ｐ１０９，Ｐ１１０は保護ダイオードＤ１０１に夫々接続されている。
続いて、ＥＶＥＮ信号を伝送する第２伝送路ＬＶＤＳ２を構成する配線路Ｐ１１１～Ｐ１２０について説明する。なお、配線路Ｐ１１１～Ｐ１２０は、液晶ＩＦ第３コネクタＣＮ２３におけるＥＶＥＮ側端子ｒｂ０－，ｒｂ０＋，ｒｂ１－，ｒｂ１＋，ｒｂ２－，ｒｂ２＋，ｒｂｃｌｋ－，ｒｂｃｌｋ＋，ｒｂ３－，ｒｂ３＋と、液晶接続第１コネクタＣＮ２４におけるＥＶＥＮ側端子ｒｂ０－，ｒｂ０＋，ｒｂ１－，ｒｂ１＋，ｒｂ２－，ｒｂ２＋，ｒｂｃｌｋ－，ｒｂｃｌｋ＋，ｒｂ３－，ｒｂ３＋とを接続するように配設される。
液晶ＩＦ第３コネクタＣＮ２３におけるＥＶＥＮ側端子の配列は、ＯＤＤ側端子の配列と比較して＋／－が逆になっている。即ち、図６７に示すように、液晶ＩＦ第３コネクタＣＮ２３におけるＥＶＥＮ側端子は、＋Ｙ側の長辺に沿ってｒｂ０＋，ｒｂ０－，ｒｂ１＋，ｒｂ１－，ｒｂ２＋，ｒｂ２－，ｒｂｃｌｋ＋，ｒｂｃｌｋ－，ｒｂ３＋，ｒｂ３－の順序で－Ｘ方向に配列されている。なお、端子ｒｂ０＋と端子ｒｂ０－、端子ｒｂ１＋と端子ｒｂ１－、端子ｒｂ２＋と端子ｒｂ２－、端子ｒｂｃｌｋ＋と端子ｒｂｃｌｋ－、端子ｒｂ３＋と端子ｒｂ３－は夫々隣り合わせで配置されているが、それら５組の間には夫々所定数（ここでは各１つ）のＧＮＤ端子が配置されている（図６７では省略）。
一方、液晶接続第１コネクタＣＮ２４におけるＥＶＥＮ側端子の配列は、ＯＤＤ側端子の配列と共通となっている。即ち、図６９に示すように、液晶ＩＦ第３コネクタＣＮ２３におけるＥＶＥＮ側端子は、ＯＤＤ側端子の＋Ｙ側に、ｒｂ０－，ｒｂ０＋，ｒｂ１－，ｒｂ１＋，ｒｂ２－，ｒｂ２＋，ｒｂｃｌｋ－，ｒｂｃｌｋ＋，ｒｂ３－，ｒｂ３＋の順序で＋Ｙ方向に配列されている。
液晶ＩＦ第３コネクタＣＮ２３側のＥＶＥＮ側端子（図６７）と、液晶接続第１コネクタＣＮ２４側のＥＶＥＮ側端子（図６９）とを向かい合わせで比較してみると、両者の配列は、ｒｂ０，ｒｂ１，ｒｂ２，ｒｂｃｌｋ，ｒｂ３の５組の端子対の配列順序が互いに逆向きになっている。従って、それらを接続する配線路は互いに捻れを生じることになるため、ＯＤＤ側の配線路とは異なり、複数の配線層に跨がるように配線を行う必要がある。
配線路Ｐ１１１～Ｐ１２０（図７４）では、図６７に示すように、第１配線層Ｌｂ１において、液晶ＩＦ第３コネクタ配置領域２２３側の端子接続部ｒｂ０－，ｒｂ０＋，ｒｂ１－，ｒｂ１＋，ｒｂ２－，ｒｂ２＋，ｒｂｃｌｋ－，ｒｂｃｌｋ＋，ｒｂ３－，ｒｂ３＋から夫々配線路ｃｐ７１１，ｃｐ７１４，ｃｐ７１７，ｃｐ７２０，ｃｐ７２３，ｃｐ７２６，ｃｐ７２９，ｃｐ７３２，ｃｐ７３５，ｃｐ７３８が＋Ｙ方向に引き出されている。そして、それらの配線路ｃｐ７１１，ｃｐ７１４，ｃｐ７１７，ｃｐ７２０，ｃｐ７２３，ｃｐ７２６，ｃｐ７２９，ｃｐ７３２，ｃｐ７３５，ｃｐ７３８は、液晶接続第１コネクタＣＮ２４側（－Ｘ側）へと向きを変えた後、ビアｖ３０１～ｖ３１０に接続されている。
配線路ｃｐ７１１とｃｐ７１４、配線路ｃｐ７１７とｃｐ７２０、配線路ｃｐ７２３とｃｐ７２６、配線路ｃｐ７２９とｃｐ７３２、配線路ｃｐ７３５とｃｐ７３８は、夫々略一定の間隔を保ったまま並行しており、それら５組の配線路の間には夫々グランドパターンが配設されている。
ここで、ｖ３０１～ｖ３１０は、ｒｂ０，ｒｂ１，ｒｂ２，ｒｂｃｌｋ，ｒｂ３の５組の端子対に対応して、２個ずつＸ方向に隣接するように配置されるとともに、最も＋Ｙ側の配線路ｃｐ７１１，ｃｐ７１４に対応するビアｖ３０１，ｖ３０２が最も－Ｘ側、最も－Ｙ側の配線路ｃｐ７３５，ｃｐ７３８に対応するビアｖ３０９，ｖ３１０が最も＋Ｙ側となるように、５対のビアがＸ方向に位置をずらして配置されている。
なお、配線路ｃｐ７１７，ｃｐ７２０，ｃｐ７２３，ｃｐ７２６，ｃｐ７２９，ｃｐ７３２，ｃｐ７３５，ｃｐ７３８に対応するビアｖ３０３～ｖ３１０については、－信号側のビアｖ３０３，ｖ３０５，ｖ３０７，ｖ３０９が、＋信号側のビアｖ３０４，ｖ３０６，ｖ３０８，ｖ３１０に対して－Ｘ側となるように配置されるとともに、配線路ｃｐ７１７，ｃｐ７２０，ｃｐ７２３，ｃｐ７２６，ｃｐ７２９，ｃｐ７３２，ｃｐ７３５，ｃｐ７３８が夫々－Ｙ側から接続されているのに対し、配線路ｃｐ７１１，ｃｐ７１４に対応するビアｖ３０１，ｖ３０２については、－信号側のビアｖ３０１が＋信号側のビアｖ３０２に対して＋Ｘ側となるように配置されるとともに、配線路ｃｐ７１１，ｃｐ７１４が夫々＋Ｙ側から接続されている。
また、ｖ３０１～ｖ３１０は、図７０に示すように、第６配線層Ｌｂ６側の配線路ｃｐ７１２，ｃｐ７１５，ｃｐ７１８，ｃｐ７２１，ｃｐ７２４，ｃｐ７２７，ｃｐ７３０，ｃｐ７３３，ｃｐ７３６，ｃｐ７３９に接続されている。それら配線路ｃｐ７１２，ｃｐ７１５，ｃｐ７１８，ｃｐ７２１，ｃｐ７２４，ｃｐ７２７，ｃｐ７３０，ｃｐ７３３，ｃｐ７３６，ｃｐ７３９は、最も－Ｘ側のビアｖ３０１，ｖ３０２に対応する配線路ｃｐ７１２，ｃｐ７１５が最も－Ｙ側、最も＋Ｘ側のビアｖ３０９，ｖ３１０に対応する配線路ｃｐ７３６，ｃｐ７３９が最も＋Ｙ側となるように、液晶接続第１コネクタＣＮ２４側（－Ｘ側）へと向きを変えた後、テストポイントＴＰ１１１～ＴＰ１２０に接続されている。これにより、第６配線層Ｌｂ６側の配線路ｃｐ７１２，ｃｐ７１５，ｃｐ７１８，ｃｐ７２１，ｃｐ７２４，ｃｐ７２７，ｃｐ７３０，ｃｐ７３３，ｃｐ７３６，ｃｐ７３９の並び順は、第１配線層Ｌｂ１側の配線路ｃｐ７１１，ｃｐ７１４，ｃｐ７１７，ｃｐ７２０，ｃｐ７２３，ｃｐ７２６，ｃｐ７２９，ｃｐ７３２，ｃｐ７３５，ｃｐ７３８の並び順から変更され、液晶接続第１コネクタＣＮ２４におけるＥＶＥＮ側端子の配列と一致している。
なお、ｃｐ７１８，ｃｐ７２１，ｃｐ７２４，ｃｐ７２７，ｃｐ７３０，ｃｐ７３３，ｃｐ７３６，ｃｐ７３９については、ビアｖ３０３～ｖ３１０に対して＋Ｙ方向に引き出されているのに対し、ｃｐ７１２，ｃｐ７１５については、ビアｖ３０１，ｖ３０２に対して－Ｙ方向に引き出されているため、第１配線層Ｌｂ１側と第６配線層Ｌｂ６側とで＋／－の配線路の並びに変化はない。
テストポイントＴＰ１１１～ＴＰ１２０は、直径が各配線路の最小間隔よりも大となっているため、テストポイントＴＰ１０１～ＴＰ１１０と同様、各配線路ｃｐ７１２，ｃｐ７１５，ｃｐ７１８，ｃｐ７２１，ｃｐ７２４，ｃｐ７２７，ｃｐ７３０，ｃｐ７３３，ｃｐ７３６，ｃｐ７３９に対して軸をずらし、間隔を広げて配置されている。そして、隣接する２個一組、計５組のテストポイントが、互いの干渉を避けるべく、交互にＸ方向に位置をずらして配置されている。
また、テストポイントＴＰ１１１～ＴＰ１２０は、図６９に示すように、第１配線層Ｌｂ１側の配線路ｃｐ７１３，ｃｐ７１６，ｃｐ７１９，ｃｐ７２２，ｃｐ７２５，ｃｐ７２８，ｃｐ７３１，ｃｐ７３４，ｃｐ７３７，ｃｐ７４０を介して液晶接続第１コネクタＣＮ２４側の端子接続部ｒｂ０－，ｒｂ０＋，ｒｂ１－，ｒｂ１＋，ｒｂ２－，ｒｂ２＋，ｒｂｃｌｋ－，ｒｂｃｌｋ＋，ｒｂ３－，ｒｂ３＋に接続されている。
また、第６配線層Ｌｂ６側の配線路ｃｐ７１２，ｃｐ７１５，ｃｐ７１８，ｃｐ７２１，ｃｐ７２４，ｃｐ７２７，ｃｐ７３０，ｃｐ７３３，ｃｐ７３６，ｃｐ７３９は、夫々テストポイントＴＰ１１１～ＴＰ１２０から保護ダイオードＤ１１０，Ｄ１１１，Ｄ１１２，Ｄ１０８，Ｄ１０９を経てグランド（第２配線層Ｌｂ２）に接続されている。即ち、図７０に示すように、配線路ｃｐ７１２，ｃｐ７１５は保護ダイオードＤ１１０に、配線路ｃｐ７１８，ｃｐ７２１は保護ダイオードＤ１１１に、配線路ｃｐ７２４，ｃｐ７２７は保護ダイオードＤ１１２に、配線路ｃｐ７３０，ｃｐ７３３は保護ダイオードＤ１０８に、配線路ｃｐ７３６，ｃｐ７３９は保護ダイオードＤ１０９に夫々接続されている。
以上説明したように、本実施形態の配線路Ｐ１０１～Ｐ１２０では、テストポイントＴＰ１０１～ＴＰ１２０に達するよりも前（上流側、即ち液晶ＩＦ第３コネクタＣＮ２３側）の配線パターンを図６２，図７０等に示すように蛇行させることにより、各配線路の配線長を略均等にしている。これにより、テストポイントＴＰ１０１～ＴＰ１２０を使用したテスト時に、それぞれの伝送速度を均等に測ることが可能となる。もちろん、図６９に示すように、テストポイントＴＰ１０１～ＴＰ１２０を通過した後（下流側、即ち液晶接続第１コネクタＣＮ２４側）の配線パターンに関しても各配線路の配線長を略均等とすることが望ましい。これは各配線路における画像データの伝送速度を均等にするためである。また、ノイズ源がダイオードなどの電子部品にあるか否かを確認可能という点でも、これらのテストポイントＴＰ１０１～ＴＰ１２０は、ダイオードなどの電子部品よりも前（上流側）に設けることが望ましい。
続いて、液晶ＩＦ第３コネクタＣＮ２３から液晶接続第２コネクタＣＮ２５に対してバックライトＯＮ／ＯＦＦ制御信号ＸＳＴＡＢＹ１を伝送するための配線路Ｐ１２１について説明する。なお、液晶表示手段７６のバックライトは、縦横に整列配置された発光ダイオード（ＬＥＤ）と、駆動信号を出力して発光ダイオードを同期的に点灯駆動する駆動ドライバとで構成されており、液晶制御ＣＰＵ（内蔵ＣＰＵ回路１７１）は、この駆動ドライバに対してバックライトＯＮ／ＯＦＦ制御信号ＸＳＴＡＢＹ１を出力することで、駆動ドライバの内部動作が可能となるように制御している。
配線路Ｐ１２１（図７５）では、図６７に示すように、第１配線層Ｌｂ１において、液晶ＩＦ第３コネクタ配置領域２２３（液晶ＩＦ第３コネクタＣＮ２３）側の端子接続部ｘｓｔａｂｙ１から配線路ｃｐ８０１が－Ｙ方向に引き出され、ビアｖ３１１に接続されている。このビアｖ３１１は、図７１に示すように、第６配線層Ｌｂ６において、抵抗ＲＡ１１３を介してグランドに接続されるとともに、配線路ｃｐ８０２によりビアｖ３１２と接続されており、その配線路ｃｐ８０２上に、論理集積回路ＩＣ１０１、テストポイントＴＰ１２１、抵抗内蔵トランジスタＱ１０２、抵抗Ｒ１０６、トランジスタＱ１０４、抵抗Ｒ１０５、テストポイントＴＰ１２２が配置されている。なお、トランジスタＱ１０４と抵抗Ｒ１０５とを接続する配線路上にはビアｖ３３１が配置されている。このビアｖ３３１は、後述するＤＣ１２Ｖ供給用の配線路Ｐ１２３に接続されている。
そしてビアｖ３１２は、図６４に示すように、第３配線層Ｌｂ３側の配線路ｃｐ８０３を介してビアｖ３１３に接続され、更に図６９に示すように、第１配線層Ｌｂ１側の配線路ｃｐ８０４を介して液晶接続第２コネクタ配置領域２２５（液晶接続第２コネクタＣＮ２５）側の端子接続部ｘｓｔａｂｙ１に接続されている。
続いて、液晶ＩＦ第３コネクタＣＮ２３から液晶接続第２コネクタＣＮ２５に対してバックライト調光用ＰＷＭ信号ＶＢＲ１を伝送するための配線路Ｐ１２２について説明する。なお、液晶制御ＣＰＵは、上述したバックライトＯＮ／ＯＦＦ制御信号ＸＳＴＡＢＹ１によって内部動作が可能となった駆動ドライバに対して、バックライト調光用ＰＷＭ信号ＶＢＲ１を出力することで、駆動ドライバが動作して発光ダイオードを点灯駆動するように構成されている。
配線路Ｐ１２２（図７５）では、図６７に示すように、第１配線層Ｌｂ１において、液晶ＩＦ第３コネクタ配置領域２２３（液晶ＩＦ第３コネクタＣＮ２３）側の端子接続部ｖｂｒ１から配線路ｃｐ８１１が－Ｙ方向に引き出され、ビアｖ３１４に接続されている。このビアｖ３１４は、図７１に示すように、第６配線層Ｌｂ６において、抵抗ＲＡ１１３を介してグランドに接続されるとともに、配線路ｃｐ８１２によりビアｖ３１５と接続されており、その配線路ｃｐ８１２上に、論理集積回路ＩＣ１０１、テストポイントＴＰ１２３、抵抗内蔵トランジスタＱ１０１、抵抗Ｒ１０４、トランジスタＱ１０３、抵抗Ｒ１１１、テストポイントＴＰ１２４が配置されている。なお、トランジスタＱ１０３と抵抗Ｒ１１１とを接続する配線路上にはビアｖ３３２が配置されている。このビアｖ３３２は、後述するＤＣ１２Ｖ供給用の配線路Ｐ１２３に接続されている。
そして、ビアｖ３１５は、図６４に示すように、第３配線層Ｌｂ３側の配線路ｃｐ８１３を介してビアｖ３１６に接続され、更に図６９に示すように、第１配線層Ｌｂ１側の配線路ｃｐ８１４を介して液晶接続第２コネクタ配置領域２２５（液晶接続第２コネクタＣＮ２５）側の端子接続部ｘｓｔａｂｙ１に接続されている。
続いて、液晶ＩＦ第３コネクタＣＮ２３からの電源制御信号ＰＳ１に基づいて、液晶ＩＦ第２コネクタＣＮ２２から液晶接続第２コネクタＣＮ２５等に対してＤＣ１２Ｖを供給するための配線路Ｐ１２３について説明する。なお、この電源制御信号ＰＳ１に基づいて１２Ｖ電源を液晶表示手段７６のバックライト電源部へと供給するように構成されている。
配線路Ｐ１２３（図７５）では、図６７に示すように、第１配線層Ｌｂ１において、液晶ＩＦ第３コネクタ配置領域２２３（液晶ＩＦ第３コネクタＣＮ２３）側の端子接続部ｐｓ１から配線路ｃｐ８２１が－Ｙ方向に引き出され、ビアｖ３１７に接続されている。このビアｖ３１７は、図７１に示すように、第６配線層Ｌｂ６において、抵抗ＲＡ１１３を介してグランドに接続されるとともに、配線路ｃｐ８２２によりビアｖ３１８と接続されており、その配線路ｃｐ８２２上に、論理集積回路ＩＣ１０１、抵抗内蔵トランジスタＱ１０７、抵抗Ｒ１０９が配置されている。
そして、ビアｖ３１８は、図６８に示すように、第１配線層Ｌｂ１においてｃｐ８２３を介して抵抗Ｒ１０３とトランジスタＱ１０６とに接続されている。
また配線路Ｐ１２３（図７５）では、図６８に示すように、第１配線層Ｌｂ１において、液晶ＩＦ第２コネクタ配置領域２２２（液晶ＩＦ第２コネクタＣＮ２２）側の一又は複数（ここでは８個）の端子接続部ｄｃ１２ｖからベタ配線路ｃｐ８２４が－Ｙ側に引き出され、一又は複数（ここでは６個）のビアｖ３２１に接続されている。なお、そのベタ配線路ｃｐ８２４は、コンデンサＣ１０７，Ｃ１１０，Ｃ１１４を介して夫々グランドに接続されている。
そしてビアｖ３２１は、図６５に示すように、第４配線層Ｌｂ４のベタ配線路ｃｐ８２５を介して一又は複数（ここでは６個）のビアｖ３２２に接続され、更に図６８に示すように、第１配線層Ｌｂ１側の配線路ｃｐ８２６を介して抵抗Ｒ１０３とトランジスタＱ１０６とに接続されている。
更にトランジスタＱ１０６は、図６８に示すように、ベタ配線路ｃｐ８２７を介して一又は複数（ここでは５個）のビアｖ３４１と一又は複数（ここでは１個）のビアｖ３３２に接続されている。なお、既に説明したように、このビアｖ３３２は、第６配線層Ｌｂ６において、配線路Ｐ１２２側のトランジスタＱ１０３及び抵抗Ｒ１１１に接続されている。
またビアｖ３４１は、図６５に示すように、第４配線層Ｌｂ４のベタ配線路ｃｐ８２８を介して一又は複数（ここでは１個）のビアｖ３３１と、一又は複数（ここでは５個）のビアｖ３４２と、ビアｖ３３２とに接続されている。なお、既に説明したように、ビアｖ３３１は、第６配線層Ｌｂ６において、配線路Ｐ１２１側のトランジスタＱ１０４及び抵抗Ｒ１０５に接続されている。
そしてビアｖ３４２は、図７２に示すように、第６配線層Ｌｂ６においてベタ配線路ｃｐ８２９を介してコンデンサＣ１１２，Ｃ１０４，抵抗Ｒ１１２、ダイオードＤ１０６、テストポイントＴＰ１２５，ＴＰ１２６が接続され、また図６９に示すように、第１配線層Ｌｂ１においてベタ配線路ｃｐ８３０を介して液晶接続第２コネクタ配置領域２２５（液晶接続第２コネクタＣＮ２５）側の複数（ここでは４個）の端子接続部ｄｃ１２ｖに接続されている。
続いて、液晶ＩＦ第３コネクタＣＮ２３からの電源制御信号ＰＳ２に基づいて、液晶ＩＦ第２コネクタＣＮ２２から液晶接続第１コネクタＣＮ２４に対してＤＣ５Ｖを供給するための配線路Ｐ１２４について説明する。なお、この電源制御信号ＰＳ２に基づいて５Ｖ電源を液晶表示手段７６の表示制御部へと供給するように構成されている。
配線路Ｐ１２４（図７５）では、図６７に示すように、第１配線層Ｌｂ１において、液晶ＩＦ第３コネクタ配置領域２２３（液晶ＩＦ第３コネクタＣＮ２３）側の端子接続部ｐｓ２から配線路ｃｐ８３１が－Ｙ方向に引き出され、ビアｖ３５１に接続されている。このビアｖ３５１は、図７１に示すように、第６配線層Ｌｂ６において、抵抗ＲＡ１１３を介してグランドに接続されるとともに、配線路ｃｐ８３２によりビアｖ３５２と接続されており、その配線路ｃｐ８３２上に、論理集積回路ＩＣ１０１、抵抗内蔵トランジスタＱ１０５、抵抗Ｒ１０７が配置されている。
そして、ビアｖ３５２は、図６８に示すように、第１配線層Ｌｂ１において配線路ｃｐ８３３を介して抵抗Ｒ１０８に接続されている。また、抵抗Ｒ１０８は、配線路ｃｐ８３４を介してトランジスタＱ１０８に接続されている。
また配線路Ｐ１２４（図７５）では、図６８に示すように、第１配線層Ｌｂ１において、液晶ＩＦ第２コネクタ配置領域２２２（液晶ＩＦ第２コネクタＣＮ２２）側の複数（ここでは８個）の端子接続部ｄｃ５ｖからベタ配線路ｃｐ８３５が－Ｙ側に引き出され、一又は複数（ここでは４個）のビアｖ３５３に接続されている。なお、そのベタ配線路ｃｐ８３５は、コンデンサＣ１０８，Ｃ１０９を介して夫々グランドに接続されている。
そして、ビアｖ３５３は、図６５に示すように、第４配線層Ｌｂ４のベタ配線路ｃｐ８３６を介して一又は複数（ここでは３個）のビアｖ３５４に接続され、更に図６８に示すように、第１配線層Ｌｂ１側の配線路ｃｐ８３７を介して抵抗Ｒ１０８とトランジスタＱ１０８とに接続されている。
更にトランジスタＱ１０８は、図６８に示すように、第１配線層Ｌｂ１側のベタ配線路ｃｐ８３８を介して一又は複数（ここでは４個）のビアｖ３５５に接続されている。このビアｖ３５５は、図６５に示すように、第４配線層Ｌｂ４のベタ配線路ｃｐ８３９を介して複数（ここでは４個）のビアｖ３５６に接続されている。
そしてビアｖ３５６は、図７２に示すように、第６配線層Ｌｂ６においてベタ配線路ｃｐ８４０に接続されている。ベタ配線路ｃｐ８４０には、コンデンサＣ１１３，Ｃ１０５，抵抗Ｒ１１０、ダイオードＤ１０７、テストポイントＴＰ１２７，ＴＰ１２８が接続されると共に、一又は複数（ここでは４個）のビアｖ３５７に接続されている。ビアｖ３５７は、図６９に示すように、第１配線層Ｌｂ１においてベタ配線路ｃｐ８４１を介して液晶接続第１コネクタ配置領域２２４（液晶接続第１コネクタＣＮ２４）側の複数（ここでは４個）の端子接続部ｄｃ５ｖに接続されている。
以上のように本実施形態では、電源制御信号ＰＳ１，ＰＳ２により液晶表示手段への電源供給をソフト的に制御する構成となっているが、これに限らず、ドライバ等を使用してハード的に液晶表示手段への電源供給を制御する構成としてもよい。この場合、１２Ｖ電源と５Ｖ電源は、それぞれ遊技機の電源投入時にバックライト電源部と表示制御部へと供給される。
ここで、液晶制御ＣＰＵによる電源投入時の処理について説明する。液晶制御ＣＰＵは、電源投入時の処理として、電源制御信号ＰＳ１，ＰＳ２により液晶表示手段へ電源供給を行った後、駆動ドライバに対してバックライトＯＮ／ＯＦＦ制御信号ＸＳＴＡＢＹ１及びバックライト調光用ＰＷＭ信号ＶＢＲ１を出力する前に、以下の処理を行うように構成されている。
まず、内臓ＶＲＡＭの初期化及びリフレッシュ周期を設定する。ここで設定した所定周期に基づいてリフレッシュ処理を行うことで、メモリの電荷消失を未然に防止している。したがって、ＶＲＡＭに長時間アクセスされないメモリセルが存在しても、そのデータが消失するおそれがない。
続いて、所定のレジスタ設定により、表示回路の初期化と表示回路の動作を規定する表示クロックの初期設定を行う。そして、所定のレジスタ設定により、ＬＶＤＳ出力に関する初期設定を行う。更に、所定のレジスタ設定により、指定した表示回路から画像データのＬＶＤＳ出力を行う。その際、出力される画像データに関しては、レジスタ設定によりランダムデータ（全て０のデータ）を出力するように設定する。これにより液晶表示手段側で壊れたような不自然な画像データが表示されることを防止することができるとともに、ＬＶＤＳ出力処理自体が正常に動作することを確認することができる。また、ここで画像データを出力するように設定しているが、このタイミングでは未だ駆動ドライバに対してバックライトＯＮ／ＯＦＦ制御信号ＸＳＴＡＢＹ１及びバックライト調光用ＰＷＭ信号ＶＢＲ１を出力していないので、実際には液晶表示手段側にランダムデータ（全て０のデータ）に基づく画像が表示されることはない。こうすることで（表示上）無意味な画像データが視認可能とならないように構成している。
ここで、レジスタ設定によりランダムデータ（全て０のデータ）を出力するように設定するとしたが、前述の通りこのタイミングでは実際には出力された画像データを視認することは困難なので、ランダムデータを指定することなく、画像データ（未指定の不確定なデータ）の出力処理のみを行うようにしてもよい。この場合にはレジスタの設定処理を少なくできるので、電源投入時に行う処理を削減でき、液晶表示手段が実際に点灯するまでの時間を少しでも短縮することができる。
また、本実施形態ではデュアルリンク伝送方式を採用しているため、ＯＤＤ信号に関するＬＶＤＳ出力の設定およびＥＶＥＮ信号に関するＬＶＤＳ出力の設定を各レジスタに対してそれぞれ行う。この時、設定される各パラメータは共通の設定値が設定されることになる。
続いて、所定のレジスタを参照して、初期設定を行った表示クロックのクロック動作が安定状態となっているかを確認する。その際、レジスタの値が安定状態を示す値となるまで、液晶制御ＣＰＵをリセットするためのウォッチドックタイマをクリアしながら待機する。
続いて、所定のレジスタを参照して、初期設定を行った表示回路の初期化が完了しているかを確認する。その際、レジスタの値が初期化完了を示す値となるまで、液晶制御ＣＰＵをリセットするためのウォッチドックタイマをクリアしながら待機する。
続いて、所定のレジスタを参照して、初期設定を行ったＬＶＤＳ出力の初期化が完了しているかを確認する。その際、レジスタの値が初期化完了を示す値となるまで、液晶制御ＣＰＵをリセットするためのウォッチドックタイマをクリアしながら待機する。
続いて、内臓ＶＲＡＭに関してＡＡＣ領域、ページ領域、任意領域の定義を設定する（その際、任意領域に各フレームバッファが確保される）。更に、使用する液晶表示手段についての表示ライン数や水平画素数の設定、水平同期サイクル、水平方向待機時間の設定、垂直同期のライン数や垂直方向待機時間の設定、水平同期信号ＨＳのパルス幅とＶブランク開始からのサイクル数の設定、垂直同期信号ＶＳのパルス幅とＶブランク開始からのサイクル数の設定、Ｖブランク割り込み許可の設定、各フレームバッファについて垂直・水平の表示開始位置の設定、表示領域の設定等を行う。
続いて、所定のレジスタを参照して、初期設定を行った内臓ＶＲＡＭの初期化が完了しているかを確認する。その際、レジスタの値が初期化完了を示す値となるまで、液晶制御ＣＰＵをリセットするためのウォッチドックタイマをクリアしながら待機する。
最後に、所定のレジスタ設定により、表示回路が内臓ＶＲＡＭにアクセスして、画像データを生成するよう動作許可を行うための設定、ＬＶＤＳ出力の動作を許可するための設定を行う。
そして、これらの処理が完了した後に、駆動ドライバに対してバックライトＯＮ／ＯＦＦ制御信号ＸＳＴＡＢＹ１の出力を行い、所定時間（約３００ｍｓ）待機した後、バックライト調光用ＰＷＭ信号ＶＢＲ１の出力を行い、液晶表示手段の点灯制御を完了させる。
このように、電源制御信号ＰＳ１，ＰＳ２により液晶表示手段へ電源供給を行った後、実際に点灯制御を開始する前に、表示回路や出力回路、画像データの生成に関する諸々の設定を行うことで、設定時に誤って画面上に不適切なデータが出力されてしまう恐れがない。また、これらの設定がすべて完了した後に液晶表示手段のバックライトの点灯が開始されるので、液晶表示手段の点灯時には、すでに表示に関する設定はすべて完了しているように構成することが可能となる。そのため、液晶表示手段の点灯時点から即時に画像データの出力処理が可能となるように構成することができる。
なお本実施形態では、駆動ドライバに対してバックライトＯＮ／ＯＦＦ制御信号ＸＳＴＡＢＹ１及びバックライト調光用ＰＷＭ信号ＶＢＲ１を出力する前に、各種設定処理を行うようにしたが、これに限らず、バックライトＯＮ／ＯＦＦ制御信号ＸＳＴＡＢＹ１の出力後、バックライト調光用ＰＷＭ信号ＶＢＲ１を出力する前に行うようにしてもよい。
続いて、演出制御部９５によって実行される演出の具体例について説明する。図７９は、演出制御部９５により実現される演出制御に関する構成を概念的に示したものである。
特別保留個数表示制御手段９５ａは、液晶表示手段７６への第１，第２特別保留個数の表示制御を行うもので、第１，第２特別保留個数の増減に対応して、第１特別保留個数分（最大４個）の第１保留報知画像Ｘ１～Ｘ４と、第２特別保留個数分（最大４個）の第２保留報知画像Ｙ１～Ｙ４と、変動中の第１，第２特別図柄に対応する変動中保留報知画像Ｚとを液晶表示手段７６に表示するように構成されている。
第１，第２特別図柄始動手段７２，７３が遊技球を検出することに基づいて、主制御基板９３から第１，第２特別保留個数に関する保留加算コマンドを受信した場合には、特別保留個数表示制御手段９５ａは、第１，第２保留報知画像Ｘ１～，Ｙ１～を待ち行列の最後尾に１個追加表示する。また、第１，第２特別図柄表示手段６３，６４による第１，第２特別図柄の変動が開始することに基づいて、主制御基板９３から第１，第２特別保留個数に関する保留減算コマンドを受信した場合には、特別保留個数表示制御手段９５ａは、第１，第２保留報知画像Ｘ１～，Ｙ１～を待ち行列の前側に向けて１個分ずつシフトすると共に、押し出された先頭の第１，第２保留報知画像Ｘ１，Ｙ１を例えば所定位置まで移動させて変動中保留報知画像Ｚに変化させる。なお本実施形態では、第１，第２保留報知画像Ｘ１～，Ｙ１～、変動中保留報知画像Ｚの表示色（表示態様）については例えば「○（白丸）」をデフォルトとし、後述する保留変化予告を実行する場合には先読み予告演出制御手段９５ｂで選択されたシナリオに従って変化させるようになっている。
先読み予告演出制御手段９５ｂは、先読み予告演出を制御するもので、主制御基板９３による先読み判定結果に基づいて、第１，第２特別図柄の変動後の停止図柄が大当り態様となって大当り遊技が発生するか否か等を予告する先読み予告演出を実行可能に構成されている。なお、主制御基板９３では、第１，第２特別図柄始動手段７２，７３が遊技球を検出したときに取得される第１，第２特別乱数情報について、図柄変動に供されるよりも前の所定のタイミング、例えば第１，第２特別乱数情報の取得時に、その第１，第２特別乱数情報に含まれる大当り判定乱数値が大当り判定値と一致するか否か等を判定する先読み判定処理を実行可能である。先読み判定結果は、例えば保留加算コマンドにより主制御基板９３から伝達される。
先読み予告演出には、「連続予告」、「保留変化予告」等がある。「連続予告」は、先読み判定結果に基づいて、その先読み判定の対象となった特別乱数情報に対応する図柄変動（ターゲット変動）までの複数回の図柄変動（先読みゾーン中）において例えば同一態様の演出を実行するものである。
また「保留変化予告」は、先読み判定結果に基づいて、第１，第２保留報知画像Ｘ１～Ｘ４，Ｙ１～Ｙ４，変動中保留報知画像Ｚを所定の表示態様で表示するものである。本実施形態では、図８０に示すように、保留報知画像の表示態様として、デフォルトの「○（白丸）」以外に３種類用意されており、予告演出制御手段９５ｂによる抽選でそれらの何れかに当選した場合には、例えば新たに第１，第２保留報知画像を追加表示するとき、或いはその後の所定のタイミングで、その保留報知画像が当選した「ゾウ」等の表示態様で表示される。保留報知画像の表示態様は先読み判定に基づく大当り信頼度等に応じて選択されるようになっており、図８０に示すように、例えば「キリン」、「ゾウ」、「ライオン」の順に大当り信頼度が高くなるように設定されている。また、例えば大当り信頼度が１００％に設定された「レインボー」等の表示態様を設けてもよい。なお、先読み禁止の場合や、保留変化予告に当選しなかった場合には、保留報知画像は「○（白丸）」で表示される。
また本実施形態の保留報知画像は、その表示開始時、表示中、表示終了時の夫々において、上下方向への変化を主体とする動作（動的表示）を行うようになっている。図８１（ａ）～（ｃ）は、「ゾウ」の保留報知画像について、表示開始時、表示中、表示終了時の夫々の動作の一例を示したものである。なお、その他の「ライオン」、「キリン」の保留報知画像についても同様である。図８１（ａ）に示すように、保留報知画像を新たに表示する際（表示開始時）には、保留報知画像が表示された直後に上下方向に一回バウンドするようになっている。即ち、表示開始時の保留報知画像に対しては、上下方向の移動動作が行われる。
また図８１（ｂ）に示すように、保留報知画像の表示中（表示開始後、表示終了前まで）については、保留報知画像が横軸廻りに三次元的に回転しているように表示される。このとき、実際に二次元の画面上で行われているのは上下方向の変形動作である。なお、この表示中の保留報知画像の動作は繰り返し行われるが、連続的に行うようにしてもよいし、間欠的に行うようにしてもよい。
また図８１（ｃ）に示すように、保留報知画像の表示を終了する際（表示終了時）には、保留報知画像が下向き（或いは上向き）に順次消去されるように表示される。即ち、表示終了時の保留報知画像に対しては、上下方向の変形動作が行われる。
また本実施形態の保留報知画像は、図８０に示すように、色情報の種類が横方向よりも縦方向に多く分布するように構成されており、更に大当り信頼度が高いほど色情報の種類が多くなっている。例えば「ゾウ」の保留報知画像については、キャラクタの背景部分の表示色が縦方向に三段階で変化しているが、横方向には表示色の変化はない。これにより、保留報知画像を画素単位で見ると、横方向の各ピクセルライン上で使用されている色情報の種類数よりも、縦方向の各ピクセルライン上で使用されている色情報の種類数が相対的に多くなっている。
ところで、既に説明したとおり、本実施形態のパチンコ機では、液晶表示手段７６の表示制御を行う液晶制御基板（表示制御手段）９８から液晶表示手段７６に対して、左右方向の奇数画素に対応する奇数画像データと、左右方向の偶数画素に対応する偶数画像データとを、互いに異なる配線路、即ち第１伝送路ＬＶＤＳ１と第２伝送路ＬＶＤＳ２とを介して並行して出力するように構成されている。従って、例えばそれら第１，第２伝送路ＬＤＶＳ１，ＬＶＤＳ２の何れか一方が断線等により伝送不能となったとしても、他方の伝送路が生きている限り、奇数画像データと偶数画像データの一方のみで液晶表示手段７６の表示を継続することが可能である。但しこの場合、液晶表示手段７６の画面上では縦のピクセルラインが１ライン毎に欠落した状態となるため、正常な表示状態と比較すると、遊技者が表示内容を十分に識別できない可能性がある。
その点、本実施形態の保留報知画像は、その表示開始時、表示中、表示終了時の夫々において、上下方向への変化を主体とする動作を行うようになっているため、奇数画像データと偶数画像データの何れかが欠落した場合であっても、図８２（ａ），（ｂ）に示すように、保留報知画像の動的表示（移動、変形等）は、連続的に表示されている（欠落のない）縦のピクセルラインに沿ったものとなり、遊技者はその保留報知画像の動的表示を正常表示時と同様に識別することが可能となる。
また、本実施形態の保留報知画像は、色情報の種類が横方向よりも縦方向に多く分布するように構成されているため、奇数画像データと偶数画像データの何れかが欠落した場合であっても、図８３（ａ）に示すように色の変化は正常に表示されている縦のピクセルラインに沿ったものとなり、遊技者はピクセル単位で色変化を明確に認識できることによりその保留報知画像を正常表示時と同様に識別することが可能となる。ちなみに、色情報の種類が横方向に分布する場合、奇数画像データと偶数画像データの何れかが欠落すると、図８３（ｂ）に示すように色の変化位置が曖昧となり、遊技者は保留報知画像を正常表示時のように識別することができない可能性がある。
なお、保留報知画像の動作は表示開始時、表示中、表示終了時の全てにおいて行う必要はなく、それらの何れかについては行わないようにしてもよい。また、保留報知画像の動作は上下方向への変化を主体とするものであればよく、左右方向への変化を伴うものであってもよい。また、保留報知画像の縦方向への変化を主体とする動的表示は図８１に示したものに限られるものではなく、例えば上下方向への変化を主体とするエフェクト（例えば上下方向に光るエフェクト）を表示してもよい。
また、新たな図柄変動の開始時に保留報知画像をシフトする場合には、図８４に示すように、保留報知画像を左右方向に移動するだけでなく、その際に上下方向への移動動作（例えばバウンド動作）を行うようになっている。これにより、奇数画像データと偶数画像データの何れかが欠落した場合であっても、保留報知画像のシフト動作は、連続的に表示されている（欠落のない）縦のピクセルラインに沿った動作を伴うものとなるため、遊技者はその保留報知画像のシフト動作をより明確且つ容易に認識することが可能となる。なお、上下方向への移動に代えて、或いは加えて、上下方向への変形を伴うようにしてもよい。
図７９に戻って説明を続ける。図柄変動演出制御手段９５ｃは、装飾図柄９０の表示制御及びそれに伴う音声出力、ランプ発光等の制御を行うもので、第１，第２特別図柄表示手段６３，６４による第１，第２特別図柄の変動開始に際し、主制御基板９３から変動パターンコマンドを受信した場合に、指定された変動パターンに対応する変動パターンシナリオ、後述する通常予告演出制御手段９５ｄによって選択された予告演出シナリオ等の各種シナリオに基づいて装飾図柄９０の変動及びそれに伴う音声出力、ランプ発光等を開始させると共に、第１，第２特別図柄の変動終了に際し、主制御基板９３から変動停止コマンドを受信した場合に、停止図柄コマンドと変動パターンコマンドとに基づいて選択された停止図柄で装飾図柄９０の変動を停止させ、またそれに伴う音声出力、ランプ発光等を停止させるようになっている。
装飾図柄９０は、図８５（ａ）に示すように、図柄本体部９０ａが複数色の何れか、例えば奇数図柄が赤色、偶数図柄が青色で表示されるようになっている。但し、その図柄本体部９０ａの色は厳密には単色ではなく、立体感等を表現するために多種類の同系色が用いられている。そして本実施形態では、図柄本体部９０ａ内での色情報の種類が横方向よりも縦方向に多く分布するように、図８５（ａ）に示すように縦方向のグラデーションを形成している。これにより、奇数画像データと偶数画像データの何れかが欠落した場合であっても、図８５（ｂ）に示すように、図柄本体部９０ａ内の色の変化は正常に表示されている縦のピクセルラインに沿ったものとなり、遊技者はピクセル単位で色変化を明確に認識できることによりその装飾図柄９０の色情報を正常表示時と同様に識別することが可能である。なお、装飾図柄９０内では、色情報の種類が横方向よりも縦方向に多く分布していればよく、必ずしもグラデーションである必要はない。
また装飾図柄９０は、図８６に示すように、縦方向への変化を伴う動的表示（ここでは縦方向への拡縮変形）を、変動開始時、変動停止時、リーチ成立時、特定態様（大当り演出態様）成立時等の所定のタイミングで実行するようになっている。このように、所定のタイミングで行う動的表示を縦方向の変化を伴うものとすることにより、奇数画像データと偶数画像データの何れかが欠落した場合であっても、図８２に示した保留報知画像の場合と同様、動的表示は、連続的に表示されている（欠落のない）縦のピクセルラインに沿ったものとなり、遊技者はその装飾図柄９０の動的表示を正常表示時と同様に識別することが可能となる。
なお、装飾図柄９０に関し、縦方向への変化を伴う動的表示は拡縮等の変形に限られるものではなく、移動、回転等どのようなものでもよい。また、図柄変動もその動的表示に含まれるため、奇数画像データと偶数画像データの何れかが欠落した場合を考えると、図柄変動の方向（スクロール方向）についても横方向より縦方向の方が望ましい。また、縦方向ではなく横方向への変化を伴う動的表示を実行する場合には、１フレーム毎に２ドット以上移動（変化）するように構成することが望ましい。これにより、奇数画像データと偶数画像データの何れかが欠落した場合でも、装飾図柄９０の横方向の変化が１フレーム毎に必ず表れるため、遊技者はその装飾図柄９０の動的表示を正常表示時と同様に識別することが可能となる。
図７９に戻って説明を続ける。通常予告演出制御手段９５ｄは、通常予告演出を制御するものである。通常予告演出は、主制御基板９３側の大当り判定処理による大当り判定結果等に基づいて、当該図柄変動中に、所定事象が発生する可能性（例えば大当り信頼度）を報知するもので、例えば「ＳＵ予告」、「タイマ予告」、「疑似連演出」、「ボタン演出」、「セリフ予告」、「インフォメーション予告」、「レインボー演出」等がある。
それらの中で、例えば「ボタン演出」（操作演出）は、遊技者に演出ボタン（所定操作手段）４１の操作を要求する演出で、演出ボタン４１による操作が有効となる操作有効期間中に演出ボタン４１による操作が所定操作条件を満たした場合に所定の操作後演出を実行することにより、大当り信頼度等を報知するようになっている。もちろん、操作演出における操作対象は、遊技者が操作可能なものであればよく、操作レバーやタッチパネル等でもよい。操作有効期間中は、演出ボタン４１内に設けられたＬＥＤ（図示省略）が発光すると共に、遊技者に演出ボタン４１の操作を促すための操作誘導画像２３１が液晶表示手段７６に表示される。操作誘導画像２３１は、図８７に示すように、操作対象である演出ボタン（所定操作手段）４１を示すボタン画像（操作対象画像）２３２と、操作対象である演出ボタン４１に対する操作態様を示す操作態様報知画像２３３と、操作有効期間の経過状況を示す操作有効期間報知画像２３４とを備えている。
操作有効期間報知画像２３４は、左右方向に長い細長状に形成されており、その長手方向における一方側（ここでは左側）の経過済表示部２３４ａと他方側（ここでは右側）の非経過表示部２３４ｂとの境界２３４ｃが、操作有効期間中の時間経過に応じて横向き（ここでは右向き）に移動することにより、操作有効期間の経過状況を報知するようになっている。即ち、操作有効期間の開始時には経過済表示部２３４ａと非経過表示部２３４ｂの長さ比が０：１０となるように境界２３４ｃが左端側に位置し、操作有効期間中の時間経過に応じて境界２３４ｃが一定速度で右向きに移動した後、操作有効期間の満了時に境界２３４ｃが右端側に到達して経過済表示部２３４ａと非経過表示部２３４ｂの長さ比が１０：０となるように制御される。
このボタン演出（操作演出）としては、例えば遊技者に要求する操作態様の違いにより、演出ボタン４１が１回操作されたときに所定操作条件が満たされたと判定する「一撃ボタン演出」、演出ボタン４１が複数回連続的に押下（操作）されたときに所定操作条件が満たされたと判定する「連打ボタン演出」、演出ボタン４１の押下（操作）状態が所定期間継続されたときに所定操作条件が満たされたと判定する「長押しボタン演出」等が考えられる。なお、操作態様報知画像２３３は、一撃ボタン演出の場合は「ＰＵＳＨ」、連打ボタン演出の場合は「連打」、長押しボタン演出の場合は「長押し」等の文字情報で構成される。もちろん、ボタン演出の種類が一撃ボタン演出に限られる場合等については操作態様報知画像２３３は一種類でよいし、操作態様報知画像２３３を表示しなくてもよい。また、操作態様報知画像２３３は、図８７に示すようにボタン画像（操作対象画像）２３２と一体化し、例えば「ＰＵＳＨ」等、操作態様を示す文字情報等をボタン画像上に表示するように構成してもよいし、ボタン画像（操作対象画像）２３２とは別に表示してもよい。
また「レインボー演出」は、遊技者に対する特典付与の確定（例えば、大当り遊技を実行するか否かの当落抽選の結果に関する当選確定（大当り確定））を報知するもので、液晶表示手段７６にレインボー画像（グラデーション画像）を表示するレインボー画像演出と、枠ランプ３０４、盤ランプ３２４、可動役物ランプ３１４等、前枠３を含む所定部位に配置された発光体をレインボー発光パターンで発光させるレインボー発光演出とがある。それらレインボー画像演出とレインボー発光演出は、互いに並行して実行することはもちろん、何れか一方を単独で実行することも可能である。
レインボー画像演出には、液晶表示手段７６の略全面に表示される全面画像（例えば背景画像）を虹色で表示する場合と、液晶表示手段７６の画面の一部分に表示される文字、図形、キャラクタ等よりなる部分画像を虹色で表示する場合とがある。なお、特許図面ではカラー表示ができないため、本出願の図面ではレインボー画像を白黒の階調で簡易的に表現している。
レインボー画像は、画面上の所定点を中心として周方向に色変化するもの（図８８（ａ））、画面上の所定点を中心として半径方向に色変化するもの（図８８（ｂ））、縦方向、横方向等の任意の方向に色変化するもの（図８８（ｃ），（ｄ））等が考えられる。また、図８８（ａ）～（ｃ）に示すような滑らかなグラデーションではなく、図８８（ｄ）に示すように段階的に色変化するようなグラデーションを採用してもよい。
また、図８８（ａ）～（ｄ）に例示するレインボー画像は、位置に対して連続的又は段階的に表示色を変化させているが、更に時間に対しても連続的（又は段階的）に表示色を変化させてもよい。即ち図８９に示すように、レインボー背景画像を構成する全ての画素について、夫々所定時間（例えば３秒）で表示色が一巡して元の表示色に戻るように制御すればよい。これにより、図８８（ａ）の場合には虹色が時計廻り又は反時計廻りに流れるように、図８８（ｂ）の場合には虹色が半径方向外向き又は内向きに流れるように、図８８（ｃ）の場合には虹色が上向き又は下向きに流れるように、図８８（ｄ）の場合には虹色が左向き又は右向きに流れるように表示される。
以上のような各種通常予告演出は、夫々単独での実行の他、複数種類の演出を組み合わせて実行することも可能である。以下、リーチ演出の終盤の当落分岐演出として、ボタン演出にレインボー演出を組み合わせた「当落分岐ボタン演出」の具体例を説明する。
図９０に示す当落分岐ボタン演出では、まずボタン煽り演出を実行する。ボタン煽り演出は、まもなくボタン操作が可能になることを予告的に報知することで遊技者の期待感を煽る演出であって、液晶表示手段７６にはボタン煽り画像２４２が表示される。ボタン煽り画像２４２は、画面上の所定位置（ここでは上部）に所定方向（ここでは左右方向）に配置される帯演出画像２４２ａと、その帯演出画像２４２ａに関連するキャラクタ画像（帯演出関連画像）２４２ｂとを備えている。
帯演出画像２４２ａは、図９１に示すように、文字列（表示情報）で構成される文字情報画像（情報画像）２３５と、その文字情報画像２３５の少なくとも一部の後側に重なるように文字情報画像２３５に沿う略帯状の領域に配置される情報装飾画像２３６とで構成されている。
文字情報画像２３５は、「キャラを笑わせたら」の文字列で構成される第１文字情報（第１表示情報）２３５ａと、その第１文字情報２３５ａよりも遊技者にとって重要度が高い「大当り！」の文字列で構成される第２文字情報（第２表示情報）２３５ｂとで構成されている。第１文字情報２３５ａは、情報装飾画像２３６の幅（縦幅）内に収まるように表示されるのに対し、第２文字情報２３５ｂは、情報装飾画像２３６の少なくとも一方側（ここでは上側）にはみ出すように表示される。このような構成により、文字情報画像２３５に重要度に応じたメリハリを付けることができるとともに、文字情報画像２３５を強調し目立たせるための情報装飾画像２３６の幅を極力小さくして背景の視認性を十分に確保することが可能である。
また、第２文字情報２３５ｂは、第１文字情報２３５ａよりも、情報装飾画像２３６に対して視認性の高い色彩で表示されている。即ち、例えば水色で表示された情報装飾画像２３６に対し、第２文字情報２３５ｂはその反対色である赤色で、第１文字情報２３５ａはそれ以外の例えば黄色で表示されている。なお、文字情報画像２３５、情報装飾画像２３６の表示色については、夫々単色でもよいし複数色で構成してもよいが、複数色の場合（複数の同系色で構成される場合も含む）、奇数画像データと偶数画像データの何れかが欠落した場合を想定すれば、色情報の種類が横方向よりも縦方向に多く分布するように構成することが望ましい。
また文字情報画像２３５は、図９１（ａ）～（ｆ）に示すように、情報装飾画像２３６に沿って所定の向き（ここでは左向き）の移動動作（第１動的表示）を行うが、更にその文字情報画像２３５のうちの第２文字情報２３５ｂについては、一文字ずつ上向きにジャンプする動作（第１動的表示とは異なる第２動的表示）を行うようになっている。
なお、第２動的表示については上向きのジャンプ動作に限られず、二次元の回転動作（例えば画面に垂直な軸廻りの回転動作）、三次元の回転動作（例えば上下方向や左右方向の軸廻りに回転しているように見える動作）、拡大／縮小等の変形動作等、どのようなものでもよい。その第２動的表示については、奇数画像データと偶数画像データの何れかが欠落した場合を想定すれば、縦方向への変化を伴うものとすることが望ましい。
また、帯演出画像２４２ａに関連するすまし顔のキャラクタ画像２４２ｂは、図９０に示すように、帯演出画像２４２ａとは別に例えば液晶表示手段７６の略中央に表示される。なお、このキャラクタ画像２４２ｂを、帯演出画像２４２ａを構成する情報画像の一つとして情報装飾画像２３６の前側に表示してもよい。このように、情報画像を構成する表示情報は文字情報に限られるものではなく、記号、絵柄等でもよい。
また、それらボタン煽り画像２４２の表示中、既にリーチ態様で停止している左右の装飾図柄９０は画面の周辺部に縮小表示される。なお、装飾図柄９０の変動中は、この装飾図柄９０に対応するミニ図柄２４０が液晶表示手段７６に常に表示されるものとする。
ボタン煽り演出に続いては、遊技者に演出ボタン４１の操作を促すための操作誘導画像２３１を液晶表示手段７６に表示して、所定時間を上限とする操作有効期間を開始する。なお、当該ボタン演出は、演出ボタン４１が１回操作されたときに結果演出を実行する一撃ボタン演出とする。従って、操作誘導画像２３１を構成する操作態様報知画像２３３は、一撃ボタン演出に対応する「ＰＵＳＨ」の文字等よりなる操作態様報知画像２３３ａとなる。
また本実施形態では、複数種類の操作誘導画像が用意されており、夫々大当り信頼度が異なっている。例えば、図９２（ａ）に示す第１操作誘導画像２３１ａでは、ボタン画像２３２ａの内部（操作態様報知画像２３３を除く）が単色で表示されているのに対し、図９２（ｂ）に示す第２操作誘導画像２３１ｂでは、ボタン画像２３２ａの内部（操作態様報知画像２３３を除く）が上下方向の複数領域に区分されて夫々異なる色で表示されており、前者よりも後者の大当たり信頼度が高くなっている。
このように、より信頼度の高い第２操作誘導画像２３１ｂのボタン画像２３２ｂに対応する画像データは、色情報の種類が横方向よりも縦方向に多く分布するように構成されているため、奇数画像データと偶数画像データの何れかが欠落した場合であっても、色の変化は、連続的に表示されている（欠落のない）縦のピクセルラインに沿ったものとなり（図８３参照）、遊技者等はピクセル単位で色変化を明確に認識できることにより、第２操作誘導画像２３１ｂを明確に識別することが可能となる。
また本実施形態では、操作誘導画像２３１を構成する操作有効期間報知画像２３４に関し、経過済表示部２３４ａと非経過表示部２３４ｂとの境界２３４ｃが、１フレーム毎に、左右方向に２ドット以上移動するように構成されている。図９３（ａ）は、１フレーム毎に境界２３４ｃが右向きに２ドットずつ移動する様子を示したものである。この場合、奇数画像データと偶数画像データの何れかが欠落した場合であっても、図９３（ｂ）に示すように、境界２３４ｃは１フレーム毎に確実に移動するため、遊技者は画像データの欠落のない正常表示時と同様に操作有効期間の経過を正確に認識することが可能となる。なお、図９４（ａ）に示すように、１フレーム毎の境界２３４ｃの移動を２ドット未満とした場合には、奇数画像データと偶数画像データの何れかが欠落すると、図９４（ｂ）に示すように１フレーム後も境界２３４ｃが移動していないように見える場合があり、境界２３４ｃの見え方が正常表示時とは明らかに相違する。
操作有効期間中に遊技者が演出ボタン４１を押下操作すると、その時点で操作有効期間は終了し、大当り確定を意味するレインボー演出を開始する（図９０）。このレインボー演出では、レインボー画像演出とレインボー発光演出とが並行して実行される。このレインボー画像演出では、液晶表示手段７６の背景画像がレインボー背景画像２４３となり、そのレインボー背景画像２４３の前側に笑顔のキャラクタ画像２４４等が表示される。図９０の例では、レインボー背景画像２４３は、画面上の所定点（ここでは画面の中心点）を中心として周方向に色が変化する虹色で表示されると共に、その虹色の色分布が時間経過に伴って時計廻りに変化するようになっている。またキャラクタ画像２４４は、レインボー背景画像２４３の中心点（所定点）を隠すようにその前側に重ねて表示される。またレインボー発光演出では、可動役物ランプ３１４、盤ランプ３２４及び枠ランプ３０４が夫々レインボー発光パターンで発光する（図示省略）。
以上のレインボー演出に続いては、成功後演出を実行する。本実施形態の成功後演出は、前半の第１成功後演出と後半の第２成功後演出とで構成されている。第１成功後演出は、装飾図柄９０を「７・７・７」等の大当り演出態様で停止させる図柄揃い演出である。この第１成功後演出では、遊技者を図柄揃い演出に注目させるべく、レインボー画像演出、レインボー発光演出の何れも実行されない。即ち、液晶表示手段７６の背景画像はレインボー背景画像２４３から通常背景又はＳＰリーチの演出に沿った背景画像２４５に切り替えられ、またその前側に表示される装飾図柄９０等の部分画像も虹色以外の色で表示される。また、可動役物ランプ３１４、盤ランプ３２４、枠ランプ３０４は、液晶表示手段７６の画像に対応してレインボー発光パターン以外の通常発光パターンで発光する。
その第１成功後演出に続いて行われる第２成功後演出は、大当り演出態様の成立を祝福する祝福演出である。この第２成功後演出では、レインボー画像演出とレインボー発光演出とのうち、レインボー発光演出のみが実行される。即ち、液晶表示手段７６には、第１成功後演出の際の装飾図柄９０等の画像に加えて祝福画像２４６等が表示される。祝福画像２４６は、「おめでとう」等、大当り演出態様となったことを祝福する内容の文字画像その他で構成されているが、虹色以外の通常色で表示される。一方、可動役物ランプ３１４、盤ランプ３２４、枠ランプ３０４は、再びレインボー発光パターンによる発光を行う。
なお、この第２成功後演出で、レインボー画像演出とレインボー発光演出とを共に実行してもよい。この場合のレインボー画像演出の例としては、祝福画像２４６の少なくとも一部、例えば「おめでとう」の文字のみをレインボーとすることが考えられる。図９５，図９６（ａ）は、第２複合実行態様において、祝福画像２４６における「おめでとう」の文字の内部を虹色で表示した例を示している。図９５の例では、上下方向に連続的（段階的でもよい）に色情報が変化している（位置に対して連続的又は段階的に色情報が変化している）が、時間に対しては表示色が変化しないようになっている。このように、レインボー画像（グラデーション画像）における色情報の変化方向を上下方向とすることにより、奇数画像データと偶数画像データの何れかが欠落した場合であっても、レインボーの色変化は正常に表示されている縦のピクセルラインに沿ったものとなり、遊技者はピクセル単位で色変化を明確に認識できることによりレインボー画像であることを正常表示時と同様に確実に識別することが可能となる。この効果は、図９５に示すように文字の内部等の狭い領域をレインボーとする場合に特に有益である。
また図９６（ａ）の例では、左右方向に連続的（段階的でもよい）に色情報が変化している（位置に対して連続的又は段階的に色情報が変化している）が、時間に対しては表示色が変化しないようになっている。またこの場合、「おめでとう」の文字の内部は、図９６（ｂ）に示すように、左右に隣接する一組のピクセルライン毎に色情報が略共通、即ち奇数画像データに設定される複数種類の色情報と、その右隣の偶数画像データに設定される複数種類の色情報とが略共通となっている。これにより、奇数画像データと偶数画像データの何れかが欠落した場合であっても、遊技者はレインボー画像を明確に識別することが可能である。
続いて、大当り演出制御手段９５ｅ（図７９）について説明する。大当り演出制御手段９５ｅは、大当り遊技中に行われる大当り中演出を制御するもので、例えば大当り開始インターバル中、大当りラウンド中（ラウンド間インターバルを含む）、大当り終了インターバル中に、それらに応じた演出画像を液晶表示手段７６に表示すると共に、それに伴う音声出力、ランプ発光、可動体駆動等を実行するようになっている。
本実施形態では、大当り終了インターバル中に、大当り確率に関する設定値（設定１～６の何れか）を示唆する設定示唆演出を実行可能となっている。この設定示唆演出では、大当り終了インターバル中に液晶表示手段７６に表示される所定画像（ここでは「確変モード突入」の文字画像）の表示色によって設定値を示唆するようになっている。「確変モード突入」の表示色として、ここでは黒、青、黄、赤、虹の５色が用意されており、図９７に示す設定示唆演出選択テーブルに基づく抽選によりそれら５色の何れかが選択される。この設定示唆演出の実行の有無及び実行する場合の種類（文字色）に関する選択処理は、大当り遊技の開始時、大当り終了インターバルの開始時等の任意のタイミングで行われる。なお、この設定示唆演出では「確変モード突入」の文字を表示する必要があるため、実行されるのは確変大当りの場合に限られるが、非確変大当り時の大当り終了インターバル開始時においては「時短モード突入」等の文字を表示して、設定示唆演出を行ってもよい。
図９７に示す設定示唆演出選択テーブルでは、設定１～６毎に、黒、青、黄、赤、虹の５色に対する振分率が設定されている。この設定示唆演出選択テーブル（図９７）より明らかなように、当該設定示唆演出では、黒色は設定１～６の全ての可能性があるが設定１～３（低設定）の可能性が高いことを示唆し、青色は設定１（最低設定）でないことを示唆し、黄色は設定４～６の何れかであること（低設定ではないこと）を示唆し、赤色は設定５，６の何れか（高設定）であることを示唆し、虹色（レインボー演出）は設定６（最高設定）であることを示唆するようになっている。
このように、この「確変モード突入」の文字が虹色となるレインボー演出（虹色演出）は、遊技者に有利な設定６であることを報知するもので、上述した図柄変動中に出現するレインボー演出のように大当り確定を報知するものではないが、遊技者に有利な状態の確定を報知するものである点では共通している。
大当り終了インターバル中に設定示唆演出が行われる場合には、液晶表示手段７６に「確変モード突入」の文字（例えば黒色）が表示された状態で、所定時間を上限とする操作有効期間が開始される（図９８（ａ））。その操作有効期間中は、遊技者に演出ボタン４１の操作を促すための操作誘導画像２３１が、例えば「確変モード突入」の文字と重ならないように液晶表示手段７６に表示される。そして、その操作有効期間中に演出ボタン４１が操作されると、その時点で操作有効期間は終了し、液晶表示手段７６に表示されている「確変モード突入」の文字が、設定値に応じて選択された表示色に変化する（黒色が選択された場合は変化なし）。図９８の場合、「確変モード突入」の文字が黒色（図９８（ａ））から虹色（図９８（ｄ））に変化しているため、遊技者はその時点の設定値が最高設定の設定６であることを知ることができる。
また、この「確変モード突入」の文字の色変化（ここでは黒→虹）については、図９８（ａ）～（ｄ）に示すように、複数フレームにわたって上下方向（ここでは下向き）に徐々に進行するようになっている。これにより、奇数画像データと偶数画像データの何れが欠落した場合であっても、遊技者は「確変モード突入」の文字の色変化を明確に識別することが可能である。なお、この「確変モード突入」の文字の色変化は左右方向に進行するように構成してもよい。その場合、１フレーム毎に色情報を横方向に２ドット以上変化させることが望ましい。それにより、奇数画像データと偶数画像データの何れが欠落した場合であっても、遊技者は「確変モード突入」の文字の色変化を明確に識別することが可能となる。
なお、演出ボタン４１が操作されることなく操作有効期間が満了した場合、その時点で「確変モード突入」の文字色を変更してもよいし、選択された色の種類に拘わらず色の変更を行わないようにしてもよいし、操作有効期間が満了した時点で「確変モード突入」の文字の表示を終了してもよい。
また図９８（ｄ）の例では、「確変モード突入」の文字は虹色のグラデーションとなっているが、そのグラデーション画像は、左右方向に（位置に対して）段階的（又は連続的）に色情報が変化しているだけでなく、時間に対しても段階的（又は連続的）に色情報が変化するようになっている。そして、その時間に対する色情報の変化に関しては、図９９（ａ）に示すように、１フレーム毎に２ドットずつ右向きに移動するようになっている。そして、グラデーション画像に対応する奇数画像データと偶数画像データは、何れも変化前色情報から変化後色情報へと変化している。これにより、奇数画像データが欠落した場合と偶数画像データが欠落した場合とで各色の幅が共通で、正常時（欠落がないとき）と略同様のグラデーションを表現することが可能であり、奇数画像データと偶数画像データの何れが欠落した場合であっても、遊技者はグラデーション画像の色変化を明確に識別することが可能である。
なお、図９９（ｂ）は、各色情報を１フレーム毎に１ドットずつ右向きに移動させる場合を、図９９（ｃ）は、各色情報を１フレーム毎に３ドットずつ右向きに移動させる場合を、図９９（ｄ）は、各色情報を１フレーム毎に４ドットずつ右向きに移動させる場合を夫々示している。図９９（ｂ）の場合（１ドットずつ移動）は、○で示したように奇数画像データが欠落した場合に色変化を正確に表現できず、また図９９（ｃ）の場合（３ドットずつ移動）は、○で示した部分において奇数画像データが欠落した場合と偶数画像データが欠落した場合との差異が生じている。
一方、図９９（ｄ）の場合（４ドットずつ移動）は、図９９（ａ）の場合（２ドットずつ移動）と同様、奇数画像データが欠落した場合と偶数画像データが欠落した場合とで各色の幅が共通で、正常時（欠落がないとき）と略同様のグラデーションを表現することが可能となっている。即ち、位置及び時間に対して色情報が変化するグラデーション画像に関しては、１フレーム毎に、左右方向（奇数画素と偶数画素の並び方向）に２ドット以上の偶数ドット移動するように構成することが望ましい。
このように、予告画像を動的表示する場合、１フレーム毎に左右方向（奇数画素と偶数画素の並び方向）に２ドット以上変化させることにより、奇数画像データと偶数画像データの何れかが欠落した場合であっても、予告画像が１フレーム毎に変化するように構成することが望ましいが、例えば上下方向に変化させるように構成してもよい。この場合、１フレーム毎の変化の大きさに拘わらず、奇数画像データと偶数画像データの何れかが欠落した場合であっても、予告画像が１フレーム毎に変化するように構成することが可能である。またこの場合の動的表示は、グラデーションの時間的変化だけでなく、予告画像の所定方向への移動動作等も含まれる。
図１００は本発明の第２の実施形態を例示し、第１の実施形態を一部変更して、帯演出画像において、第１表示情報と第２表示情報とに対して第１動的表示を実行しつつ、第１動的表示とは異なる第２動的表示を第１表示情報と第２表示情報とに対して順次実行するように構成した例を示している。
本実施形態の帯演出画像２４２ａが第１の実施形態と異なるのは、第１の実施形態では、図９１に示すように、第１文字情報（第１表示情報）２３５ａに対しては第１動的表示（左向きの移動動作）のみを実行し、第２文字情報（第２表示情報）２３５ｂに対しては第１動的表示（左向きの移動動作）に加えて第２動作表示（上向きのジャンプ動作）を実行するのに対し、本実施形態では、図１００に示すように、第２動作表示（上向きのジャンプ動作）を第１文字情報（第１表示情報）２３５ａと第２文字情報（第２表示情報）２３５ｂに対して順次実行する点のみである。
即ち、本実施形態の帯演出画像２４２ａでは、図１００（ａ）～（ｇ）に示すように、文字情報画像２３５に対し、情報装飾画像２３６に沿って所定の向き（ここでは左向き）の移動動作（第１動的表示）が行われるが、更にその文字情報画像２３５を構成する第１文字情報２３５ａと第２文字情報２３５ｂに対して、上向きにジャンプする動作（第１動的表示とは異なる第２動的表示）が行われる。図１００の例では、第１文字情報２３５ａの第２動的表示は全ての文字に対して一斉に行われるのに対し、第２文字情報２３５ｂの第２動的表示は一文字ずつ順番に行われるようになっている。もちろん、第１文字情報２３５ａの第２動的表示を一文字ずつ順番に行うようにしてもよいし、第２文字情報２３５ｂの第２動的表示を全ての文字に対して一斉に行うようにしてもよい。
なお、第２動的表示については上向きのジャンプ動作に限られず、二次元の回転動作（例えば画面に垂直な軸廻りの回転動作）、三次元の回転動作（例えば上下方向や左右方向の軸廻りに回転しているように見える動作）、拡大／縮小等の変形動作等、どのようなものでもよい。その第２動的表示については、奇数画像データと偶数画像データの何れかが欠落した場合を想定すれば、縦方向への変化を伴うものとすることが望ましい。また、第１文字情報２３５ａに対する第２動的表示と、第２文字情報２３５ｂに対する第２動的表示とを異ならせてもよい。
以上、本発明の実施形態について詳述したが、本発明はこれらの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。例えば実施形態の液晶制御基板９８では、複合チップ１０４と液晶制御第２コネクタＣＮ３２とを異なる配線層に配置した例を示したが、液晶制御第２コネクタＣＮ３２を複合チップ１０４と同じ配線層（甲配線層）に配置してもよい。この場合、ＯＤＤ側データ出力端子群（第１チップ端子）とＥＶＥＮ側データ出力端子群（第２チップ端子）とのうち、複合チップ１０４の外周側に配置される第１チップ端子から引き出される第１配線路については、層間導通部を介することなく甲配線層側で液晶制御第２コネクタＣＮ３２に接続し、他方の第２チップ端子に接続される第２配線路については、第２チップ端子の近傍に配置されたビア（非特定層間導通部）を介して一旦乙配線層側に移り、更に液晶制御第２コネクタＣＮ３２の近傍に配置されたビア（特定層間導通部）を介して甲配線層側に戻って液晶制御第２コネクタＣＮ３２に接続するように構成してもよい。これにより、液晶制御第２コネクタＣＮ３２を複合チップ１０４と同じ配線層（甲配線層）に配置した場合でも、第１配線路を、甲配線層への配線比率が最も高くなるように配置し、第２配線路を、乙配線層への配線比率が最も高くなるように配置することが可能である。
このように、第２チップ端子よりも第１チップ端子の方がチップの外周側に配置される場合には、第１チップ端子に接続される第１配線路を、チップが配置される甲配線層への配線比率が最も高くなるように配置し、第２チップ端子に接続される第２配線路を、甲配線層とは異なる乙配線層への配線比率が最も高くなるように配置することが望ましい。
実施形態では、保留報知画像に対し、縦方向への変化を伴う動的表示を実行するように構成した例を示したが、この動的表示は、移動や変形に限られるものではなく、それらと共に、或いはそれらに代えて縦方向への色変化（例えば時間経過に応じて色分布が縦方向に移動）を行うものであってもよい。
また、例えば保留報知画像の表示開始後に表示態様が変化する（例えば○からゾウ、ゾウからライオン等）場合には、例えば上部側から下向きに徐々に色を切り替える等、少なくとも縦方向に色情報を変化させることが望ましい。これは、その他の予告画像について表示態様を変化させる場合についても同様である。
ボタン画像２３２等の操作対象画像を表示する際には、その操作対象画像に対して動的表示を実行してもよい。この場合の動的表示としては、操作対象画像が操作される様子を示す移動動作や変形動作が考えられるが、その場合の動的表示についても、縦方向への変化を伴うものとすることが望ましい。
実施形態では、ボタン煽り演出において帯演出画像を表示するように構成したが、帯演出画像はあらゆる種類の演出において表示可能である。例えば、図９７，図９８に示す設定示唆演出において、「確変モード突入」の文字を情報画像とする帯演出画像を表示してもよい。
帯演出画像を構成する情報画像は文字情報に限られるものではなく、記号、絵柄等でもよいし、それらを混在させてもよい。また、帯演出画像を構成する情報装飾画像については、情報画像に沿って配置されるものであればよく、一定幅の真っ直ぐな帯状のものに限らず、幅（太さ）が変化してもよいし曲線形状或いは折れ線形状等のものでもよい。また左右方向に限らず、上下方向や右上がり、右下がり等の斜め方向に配置してもよいし、複数列となるように配置してもよい。
実施形態では、第１動的表示として文字情報画像２３５が左向きに移動する例を示したが、第１動的表示はこれに限られるものではなく、左右方向等への往復移動、左右方向等への拡大／縮小その他の変形等でもよい。また、第２動的表示は第１動的表示と異なるものであればよく、二次元の回転動作（例えば画面に垂直な軸廻りの回転動作）、三次元の回転動作（例えば上下方向や左右方向の軸廻りに回転しているように見える動作）、拡大／縮小等の変形動作等、どのようなものでもよい。第１，第２動的表示は、奇数画像データと偶数画像データの何れかが欠落した場合を想定すれば、縦方向への変化を伴うものとすることが望ましいが、横方向に変化する場合には、１フレーム毎に２ドット以上変化するように構成することが望ましい。
実施形態では、特典を付与するか否かの当落分岐演出よりも前に行われる第１虹色画像演出の例として、「おめでとう」の文字を虹色で表示する例を示したが、第１虹色画像演出におけるレインボー画像はこれに限られるものではなく、文字、図形、キャラクタ等の任意の部分画像をレインボー画像とすることが可能である。図１０１（ａ）は、リーチ演出中に表示される星形図形２６１をレインボー画像とした例を、図１０１（ｂ）はＳＰリーチＢの開始時に表示されるリーチタイトル文字２６２をレインボー画像とした例を夫々示している。
なお、図１０１では、星形図形２６１、リーチタイトル文字２６２では、色情報が左右方向に変化しているが、奇数画像データと偶数画像データの何れかが欠落した場合を考えると、色情報の変化方向は上下方向とすることが望ましい。また、色情報の変化方向を左右方向とする場合には、左右に隣接する一組のピクセルライン毎に色情報が略共通となるようにすることが望ましい（図９６（ｂ）参照）。
以上説明したレインボー画像演出は、赤・橙・黄・緑・青・藍・紫の７色を網羅する虹色画像を表示するものであったが、虹色でないものを含むグラデーション画像を表示するグラデーション画像演出としてもよい。
先読み予告演出では、レインボー演出を行わないことが望ましい。先読み判定の対象となったターゲット変動よりも前の変動でレインボー演出を行うと、その変動が大当りになるものと遊技者が誤認するからである。但し、レインボー演出の対象が明確な先読み予告演出であればレインボー演出を行ってもよい。例えば、保留変化演出においてターゲット変動に対応する保留画像をレインボー画像とするレインボー演出については実行可能である。
実施形態では、複合チップ１０４と制御ＲＯＭ１０５との間でアドレス情報／データ情報を伝送する配線路Ｐ２～Ｐ４２については、制御ＲＯＭ配置領域（第２配置領域）１９２内に配置された特定層間導通部を有するものとしたが、それらの配線路Ｐ２～Ｐ４２の少なくとも一部が特定層間導通部を有しないものであってもよい。
実施形態では、配線路Ｐ２～Ｐ４２において、ビアｖ６１～ｖ８５，ｖ８７～ｖ１０２（特定層間導通部）のＹ方向の配列を、それに対応する液晶制御第１コネクタＣＮ３１の各端子ｈａｄ１～ｈａｄ２５，ｈｄｔ０～ｈｄｔ１５のＸ方向の配列と一致させたが、ビアｖ６１～ｖ８５，ｖ８７～ｖ１０２（特定層間導通部）のＹ方向の配列を、制御ＲＯＭ１０５の端子配列と一致（又は近似）させてもよい。
実施形態では、基板を組み上げた状態でチェック作業を行う必要があるテストポイントに関しては、チェック対象が基板の表裏のどちらに存在するかに関係なく、基板を組み上げた状態で外側となる面にそのテストポイントの識別情報を表示するように構成したが、そのようなテストポイントに関しては基板の両面に識別情報を表示してもよい。
実施形態では、複合チップ１０４の端子のうち、複合チップ配置領域（第１配置領域）１９１における最外周側とその内側の２列目に配置された端子（外側端子）については、第１配線層Ｌａ１において複合チップ配置領域１９１の外側に配置された層間導通部と接続し、それよりも内側の端子（内側端子）については、第１配線層Ｌａ１において複合チップ配置領域１９１の内側に配置された層間導通部と接続するように構成したが、複合チップ配置領域１９１における最外周側の端子のみを外側端子としてもよいし、最外周側から３列目までの端子を外側端子としてもよい。
また、実施形態では具体的に複合チップ１０４の一縁部側の端子に関連する配線のみを例示したが、これに限らず、複合チップ１０４の他縁部側においても同様の構成、または実施形態に記載した内容となるように構成してもよい。このように、複合チップ１０４の各縁部側でも本実施形態の記載の構成を採用することで、より配線効率を高めることが可能となる。例えば、図２０に示すような構成が一例として挙げられる。
実施形態では、液晶制御基板９８に第１～第６配線層Ｌａ１～Ｌａ６を設けた例を示したが、配線層の数はこれよりも少なくても多くてもよい。配線層の数を少なくする場合、グランド接続のベタ配線層や、電源接続のベタ配線層を省略してもよい。
複合チップ１０４の端子と複合チップ配置領域１９１内のビアとの接続に関して、各端子と各ビアとの距離をそれぞれ略共通の距離となるように設計してもよい。これにより、複数ある各端子と各ビアとの距離が略等間隔となることで、ノイズが乗りにくく、またビアの配列をより適切な状態に整えることが可能となる。
また、複合チップ１０４の端子からビアに向けて配線を引き出す方向に関して、上下左右に隣り合う端子同士に関してはその配線引き出し方向（ビアの配置方向）を共通にすることが望ましい。また、それらの端子を一群として捉えた場合に、それとは別の端子群に関しては、配線引き出し方向（ビアの配置方向）を前述とは異なる方向とすることが望ましい。このように端子群毎に配線引き出し方向（ビアの配置方向）を設定することで、各端子の情報を配線パターンにより確認、認識することが容易となるため、完成後の検査やチェックが容易となる。また、アドレス情報を伝送する端子を一群としたり、データ情報を伝送する端子を一群としたりすることにより、前述の効果がより発揮されることとなる。また、チップセレクト信号などの個別の信号の端子に関しては、前述の一群のものとは異なる配線引き出し方向にビアを設けることで、確認・認識が容易となるようにしてもよい。また、チップセレクト信号の端子に関しても共通の配線引き出し方向にビアを設けることで、チップセレクト信号などの重要な端子や信号線を特定されにくくし、不正行為に強い構成としてもよい。
図３４に示すように、複合チップ１０４のＨＡＤ２２端子に接続される配線路ｃｐ２２１のように、ビアを介することなく制御ＲＯＭ配置領域１９２内又はその近傍に達するような配線パターンを設けてもよい。このように配線することで複合チップ１０４周辺のビアの数を減らすことができるため、その分のスペースをその他の配線やビアの設置箇所として使用することが可能となる。また、配線路ｃｐ２２１に関してはビアｖ５３と接続されているが、これに限らずビアを介することなく制御ＲＯＭ１０５の端子へと接続されるように構成してもよい。
図３５に示すように、制御ＲＯＭ１０５の端子のうちＯＥ＃、ＷＥ＃、ＢＹＴＥ＃、ＷＰ＃ＡＣＣ、ＣＥ＃、ＲＥＳＥＴ＃などの特別な端子の配線パターンについては、アドレス情報やデータ情報を伝送する配線パターンに比べて、ビアからの接続距離を短く設定してもよい。これにより、基板の組み立て時、検査時などにおいて、配線パターンの種類の区別がつきやすくすることができる。また逆に、接続距離を長く設定することで、配線パターンの種類の区別がつきやすいように構成してもよい。また、制御ＲＯＭ１０５の動作を制御するための端子の接続パターンであるため、ノイズ等を考慮して比較的短い配線パターンとしておくことが望ましい。
図３５に示すように、制御ＲＯＭ配置領域１９２において、第１ビア配列群（ｖ６１～ｖ８５等）と第２ビア配列群（ｖ８７～ｖ１０２等）とをＸ軸方向にずらして配置することで、それぞれの配列群からＹ軸方向に配線パターンを引き出しやすくすることができる。また仮に、第１ビア配列群と第２ビア配列群とをＸ軸方向にずらさずＹ軸方向に並べると制御ＲＯＭ配置領域１９２内に収まらずはみ出してしまうような場合には、Ｘ軸方向にずらしてＹ軸方向に重なるように配置することで、第１ビア配列群と第２ビア配列群とを制御ＲＯＭ配置領域１９２内に収めることができ、制御ＲＯＭ配置領域１９２内の配線スペースをより有効に活用することが可能となる。
また、仮に第１ビア配列群と第２ビア配列群とをＹ軸方向にずらしてＸ軸方向に重なるように並べた場合でも制御ＲＯＭ配置領域１９２内に収まる場合には、Ｙ軸方向にずらしてＸ軸方向に重なるように並べてもよい。この場合には、それぞれの配列群からＹ軸方向に配線パターンを引き出しにくくなるが、少なくともＸ軸方向への引き出しは制限されない。また、例えば第１ビア配列群や第２ビア配列群が分岐箇所となる場合については、分岐先の接続端子の配列を考慮したうえで、Ｙ軸方向にずらしてＸ軸方向に重なるように並べた方が効率的な配置となる場合には、そのように構成してもよい。また、同様にＸ軸方向にずらしてＹ軸方向に重なるように配置してもよい。制御ＲＯＭ配置領域１９２の形状や、配線パターンの引き回し方によってはその方が好適な配置関係となる場合も考えられる。
図２８に示すように、複合チップ１０４と制御ＲＯＭ１０５との配置関係を、制御ＲＯＭ１０５の端子と接続関係にある複合チップ１０４の端子配列の位置に応じて決定することで、物理的な接続距離を近づけるように構成してもよい。これは特に制御ＲＯＭ１０５に限定されず、複合チップ１０４の各端子の位置を基準として、それらの端子と接続関係にある電子部品の配置位置、配置方向、距離等を決定することで配線効率を高めることができる。勿論、制御ＲＯＭ１０５などの特定の電子部品においてのみ前述のような配置関係としてもよく、それにより部分的な配線効率を高めることができるが、より好適には複数の電子部品を同様の配置関係とすることで、基板全体の配線効率を高めることができる。
また、アドレス情報やデータ情報を伝送する配線パターンのように複合チップ１０４と複数の電子部品とを接続する必要がある配線に関しては、複合チップ１０４からの距離が近い第１電子部品（例：制御ＲＯＭ１０５）とそれよりも遠方の第２電子部品（例：液晶制御第１コネクタＣＮ３１）とのうち、距離の近い第１電子部品を複合チップ１０４の接続端子が位置する側に設けることで配線効率を高めるようにしてもよい。また、第１電子部品とそれよりも遠方の第２電子部品との両方を複合チップの接続端子が位置する側に設けることで、より配線効率を高めることができる点は言うまでもない。また、第１電子部品と第２電子部品とのうち、遠方の第２電子部品を複合チップ１０４の接続端子が位置する側に設けることで配線効率を高めるようにしてもよい。この場合、第１電子部品は、複合チップの接続端子が位置する側とは異なる側に配置されることになるので、一見非効率に思えるが、基板全体におけるアドレス情報やデータ情報を伝送する配線パターンの配線効率を考慮した場合には、その方が効果的となる場合もある。また第１電子部品は制御ＲＯＭに限らず、コネクタや（終端）抵抗などであってもよい。同様に第２電子部品はコネクタに限らず、制御ＲＯＭや（終端）抵抗であってもよい。
図２７に示すように、制御ＲＯＭ１０５の端子には複合チップ１０４の端子と接続関係にない端子（ＮＣ端子等）があり、図３５において（ここではＮＣ端子等は省略されているが）、制御ＲＯＭ配置領域１９２における制御ＲＯＭ１０５のＮＣ端子が位置する箇所に対してＸ軸方向にずれた箇所（領域）に、ＮＣ端子以外の端子と接続関係にある配線パターンを接続するためのビア（図３５においてはｖ８０～ｖ８５等が相当）を設けるように構成してもよい。このように構成する理由としては、ＮＣ端子等は接続される配線パターンやビアの配置を考慮する必要がないことからその周辺には比較的配線スペースが生じやすい傾向にあるため、その領域を活用してビアを配置することができるからである。また、そのようにＮＣ端子等の周辺はスペースに余裕があるため、ビアからの配線パターンをＹ軸方向またはＸ軸方向に引き出しやすくなるというメリットがある。また、ＮＣ端子に限らず、ＶＣＣ端子やＧＮＤ端子に関しても同様の構成とすることで前述の効果を奏することが可能である。
図４０に示すように、複合チップ１０４の端子と制御ＲＯＭ１０５の端子とを接続するための配線パターンを接続するビア（例：ｖ４９～ｖ５４）を、制御ＲＯＭ配置領域１９２の外側近傍またはその周囲に設け、そのビアを介して制御ＲＯＭ配置領域１９２内に配線パターンを引き回すように構成することで、そのビアは制御ＲＯＭ１０５等に遮蔽されることなく基板の外側から視認可能であるため、制御ＲＯＭ配置領域１９２の外側近傍またはその周囲にビアを設けない配線パターンと比べて複合チップ１０４の端子と制御ＲＯＭ１０５の端子とを接続する配線パターンの確認や検査が容易になるとともに、制御ＲＯＭ配置領域１９２の外側近傍にビアを配置することでより配線効率を高めることが可能となる。
図３５、図３７に示すように、ビアｖ６９～ｖ７３に関しては、制御ＲＯＭ配置領域１９２にその他のビアとともに配列して配置されているが、制御ＲＯＭ１０５の端子との接続に関しては、ビアｖ１０３～ｖ１０７を介して制御ＲＯＭ配置領域１９２に配線パターンを引き出すように構成している。このように、他の特定層間導通部と共に配列されたビア（ｖ６９～ｖ７３）と制御ＲＯＭ１０５の端子とを接続する配線パターンを、別のビア（ｖ１０３～ｖ１０７）を介して制御ＲＯＭ配置領域１９２内を引き回すことで配線効率を高めるように構成することができる。また、その場合であってもビアｖ６９～ｖ７３に関してはその他のビアと同様に配列されているので、接続関係の確認や通電チェック等の検査については比較的容易に行うことが可能である。
実施形態ではＶＤＰ＋ＣＰＵの複合チップ１０４を例示したが、ＶＤＰ機能を有さないＣＰＵチップであってもよい。また、制御ＲＯＭについてもＣＰＵの制御プログラムを記憶する記憶媒体に限らず、音声データや画像データを記憶するＲＯＭであってもよい。
複合チップ配置領域１９１や制御ＲＯＭ配置領域１９２に位置するビアを、導通チェック用のテストポイントとして使用するようにしてもよい。この場合、複合チップ配置領域１９１や制御ＲＯＭ配置領域１９２に位置するビアの近傍または周辺に、シルク印刷によるテストポイント表記（識別情報の表示）を行うように構成することが望ましい。これにより、複合チップ１０４や制御ＲＯＭ１０５の導通チェックが容易に行えるとともに、複合チップ配置領域１９１や制御ＲＯＭ配置領域１９２を活用してテストポイントのシルク印刷表記を配置することができる。
図５５に示すように、ＳＲＥＳＥＴ信号とＷＴＤＯＧ信号とを共通の論理集積回路ＩＣ７に接続することで、何れかのリセット要因によりリセット信号が入力された場合に適切にリセット処理を行うことが可能となっている。また、論理集積回路ＩＣ７からの出力情報（リセット信号）を、複合チップ１０４及び／又は制御ＲＯＭ１０５に対して出力するだけでなく、図５４に示すデコーダＩＣ１３，ＩＣ１４に対しても出力する（図５５のＩＯ－ＲＳＴから出力）ように構成することで、液晶表示手段７６に対するリセット処理を実行することが可能となる。これにより、異なる電子部品などのハードウェアによる同期的又は略同タイミングでのリセット動作を実現させることができる。
また、ＣＧＲＯＭや音声ＲＯＭなどの外部ＲＯＭをリセットするために、複合チップ１０４に対して、別途リセット信号を出力する（図５５のＤＤＲ－ＲＳＴから出力）ように構成してもよい。このように、出力対象は同じ複合チップ１０４であっても、リセット対象毎に異なるリセット信号を出力するように構成してもよい。これにより、リセット対象やリセット目的に応じたリセット処理が可能な回路構成とすることができる。また、図５５に示すように、ＩＯ－ＲＳＴ信号やＤＤＲ－ＲＳＴ信号についても論理集積回路ＩＣ７から出力される信号であり、これはＣＰＵ－ＲＳＴ信号と同様にＳＲＥＳＥＴ信号及び／又はＷＴＤＯＧ信号が論理集積回路ＩＣ７に入力されたことをトリガーに出力される信号である。
また、実施形態では共通の論理集積回路ＩＣ７を用いているが、これに限らず複数の論理集積回路を設けるようにしてもよい。この場合、ＣＰＵ－ＲＳＴ信号、ＩＯ－ＲＳＴ信号、ＤＤＲ－ＲＳＴ信号ごとに異なる論理集積回路を用いるようにしてもよいし、ＣＰＵ－ＲＳＴ信号と、ＩＯ－ＲＳＴ信号，ＤＤＲ－ＲＳＴ信号とで異なる論理集積回路を用いるように構成してもよい。このように複数の論理集積回路を用いる場合、コストはかかるが、不具合により全てのハードウェアに対してリセット信号が出力されてしまうことを防止することができる。またこの場合であっても、異なる論理集積回路には共通のＳＲＥＳＥＴ信号及び／又はＷＴＤＯＧ信号が入力されるように構成される。
図２７に示すように、制御ＲＯＭ１０５の端子には複合チップ１０４の端子と接続関係にない端子（ＮＣ等）があり、図３５において（ここではＮＣ端子等は省略されているが）制御ＲＯＭ配置領域１９２における制御ＲＯＭのＮＣ端子が位置する箇所に対してＸ軸方向にずらした箇所（領域）と、ＮＣ端子以外の端子が位置する箇所に対してＸ軸方向にずらした箇所（領域）とで、制御ＲＯＭ配置領域１９２内に設置されるビアの配置数を異ならせるように構成してもよい。このように、対応する箇所（領域）毎にビアの配置数を異ならせることで、制御ＲＯＭ配置領域１９２内のスペースを有効活用するように構成してもよい。また、当然ながらＮＣ端子以外の端子にはビアから引き出された配線パターンが接続されることになるので、近傍に配置する場合には接続距離が短くなるというメリットがあり、逆にＮＣ端子が位置する箇所に対してＸ軸方向にずらした箇所（領域）から引き出されたビアから引き出された配線パターンが接続される場合には、接続距離が長くなるが、配線スペースに比較的余裕があるため、引き回しが容易になるというメリットがある。
また、制御ＲＯＭ配置領域１９２のビアのうち制御ＲＯＭの端子と直接の接続関係にないビア（例：図３５のｖ６８とｖ７４との間に位置する複数のビア）については、図３５に示すように、ＮＣ端子以外の端子が位置する箇所に対してＸ軸方向にずらした箇所（領域）に設けるようにしてもよい。これらのビアからは第１配線層Ｌａ１上では配線パターンが引き出されないので、制御ＲＯＭ配置領域１９２において配線スペースを阻害する恐れが少ないからである。また、逆に制御ＲＯＭ配置領域１９２における制御ＲＯＭ１０５のＮＣ端子が位置する箇所に対してＸ軸方向にずらした箇所（領域）に設けるようにしてもよい。この場合には、ＮＣ端子以外の端子が位置する箇所に対してＸ軸方向にずらした箇所（領域）により配線スペースを設けることができる。いずれにしても、実施形態においては、前述のメリットを考慮しながら、制御ＲＯＭ以外の電子部品（例：コネクタ）との接続関係も意識したうえで、図３５に示すようなビア配列を構築している。
図３５の例では、アドレス情報を伝送するための配線パターンを導通させるビアを所定の配列で並べ、データ情報を伝送するための配線パターンを導通させるビアを所定の配列で並べることで、夫々のビア配列が群となるように設置したが、これに限らず、アドレス情報を伝送するための配線パターンを導通させるビアと、データ情報を伝送するための配線パターンを導通させるビアを所定の配列で並べることで１のビア群となるように設置してもよい。この場合、異なる情報を伝送する配線パターンを導通させるビアを密集させることができるので、ビアの設置範囲を比較的小さくすることができる。また、図３５に示すビアｖ８７～ｖ９０のように、データ情報を伝送するための配線パターンを導通させるビアの配列の中で、いくつかのビアを小群として配列するように設けてもよく、アドレス情報を伝送するための配線パターンを導通させるビアについても同様の構成としてもよい。
図３５の例では、制御ＲＯＭ配置領域１９２にアドレス情報を伝送するための配線パターンを導通させるビアや、データ情報を伝送するための配線パターンを導通させるビアをそれぞれ所定の配列にて配置したが、これに限らず、制御ＲＯＭ配置領域１９２外にて夫々のビアを所定の配列で配置するようにしてもよい。この場合、制御ＲＯＭ配置領域１９２を活かすことはできないが、制御ＲＯＭ配置領域１９２の外側から制御ＲＯＭ１０５の端子へと配線パターンを接続することになるので、制御ＲＯＭの端子ごとの接続状況を確認し易くなるというメリットが生じる。ただし、制御ＲＯＭ配置領域１９２を使用する場合に比べて、必要な配線スペースが比較的多くなってしまうので、比較的スペースに余裕がある場合にそのような構成を採用することが望ましい。
図３５に示すように、制御ＲＯＭ１０５の端子のうちＯＥ＃，ＷＥ＃，ＢＹＴＥ＃，ＷＰ＃／ＡＣＣなどの特別な端子の配線パターンについては、制御ＲＯＭ配置領域１９２の外側から端子へと配線パターンを接続することで、接続状況を確認し易くなるように構成してもよい。また、ＣＥ＃，ＲＥＳＥＴ＃についても同様の構成とするようにしてもよい。ただし、実施形態においてはチップセレクト信号を入力するためのチップセレクト入力端子であるＣＥ＃や、リセット信号を入力するためのリセット端子であるＲＥＳＥＴ＃については、ゴトや不具合の対象となり易いため、配線パターンを不正改造されないように制御ＲＯＭ配置領域１９２内から各端子へと配線パターンを接続している。
図３４に示すように、複合チップ１０４の端子と複合チップ配置領域１９１内のビアに関して、Ｙ軸方向（及び／又はＸ軸方向）に直線状に並んだ複合チップの端子と同様に、複合チップ配置領域１９１内のビアもＹ軸方向（及び／又はＸ軸方向）に直線状に並ぶように配置することで、各端子の配列とビアの配列の確認が容易となるようにするとともに、スペース的に余裕の少ない複合チップ配置領域１９１内において、ビアを整列した形で配置することができる。
また図３４に示すように、Ｙ軸方向（及び／又はＸ軸方向）に直線状に並んだ複合チップ１０４の端子と、Ｙ軸方向（及び／又はＸ軸方向）に直線状に並んだビアは、それぞれＹ軸方向（及び／又はＸ軸方向）に重ならない位置となるように配列することが望ましい。このように構成することで、例えば隣り合う又は近傍に位置する端子を避けてビアを配列することができるので、ビアからの配線パターンが配置し易くなる。
また図３４に示すように、複合チップ配置領域１９１内のビアは、複合チップ配置領域１９１の外周近傍に配置される外側端子（例：ＨＡＤ１８，ＨＡＤ１４，ＨＡＤ１０，ＨＡＤ６，ＨＡＤ２１，ＨＤＴ１２，ＨＤＴ７，ＨＤＴ４，ＨＤＴ０）及び／又はその内側に配置された端子（例：ＨＡＤ１７，ＨＡＤ１３，ＨＡＤ９，ＨＡＤ５，ＨＡＤ２２，ＨＤＴ１３，ＨＤＴ８，ＨＤＴ５，ＨＤＴ１）と、それぞれＸ軸方向（及び／又はＹ軸方向）に重ならない位置に配列することが望ましい。これにより、外側端子及び又はその内側に配置された端子を避けてビアを配列することができるので、ビアからの配線パターンが配置し易くなる。つまり、第１配線層Ｌａ１において、外側端子及び又はその内側に配置された端子を避けてビアを配列しておけば、異なる配線層においてビアから配線パターンを引き出す際に、外側端子及び又はその内側に配置された端子を気にすることなく、Ｘ軸方向（及び／又はＹ軸方向）に向かって直線的に配線パターンを引き出すことが可能となる。
また、図３４に示す複合チップ配置領域１９１の外周近傍に配置される外側端子（例：ＨＡＤ１８，ＨＡＤ１４，ＨＡＤ１０，ＨＡＤ６，ＨＡＤ２１，ＨＤＴ１２，ＨＤＴ７，ＨＤＴ４，ＨＤＴ０）及び／又はその内側に配置された端子（例：ＨＡＤ１７，ＨＡＤ１３，ＨＡＤ９，ＨＡＤ５，ＨＡＤ２２，ＨＤＴ１３，ＨＤＴ８，ＨＤＴ５，ＨＤＴ１）を避けるように配置されたビア（例：Ｖ１１～Ｖ２４等）に関して、第１特定のビア（例：ｖ１８～ｖ２４）と、第１特定のビアよりも複合チップ１０４の内側に配置されている第２特定のビア（例：ｖ１１～ｖ１７）については、外側端子及び／又はその内側に配置された端子を避けた結果、第１配線層Ｌａ１ではＸ軸方向に夫々重なるように配置されている。この場合に、第１特定のビアよりも複合チップ１０４の内側に配置されている第２特定のビアについては、例えば、図４０に示すような第１配線層Ｌａ１とは異なる配線層において、第１特定のビアを避けるように配線パターンを配線するように構成してもよい。このように、複数の配線層を利用して、複合チップ配置領域１９１の外周近傍に配置される外側端子及び又はその内側に配置された端子を避けるように、複合チップ配置領域１９１の内側に配置された第１特定のビアや第２特定のビアを設け、さらに第１特定のビアを避けるように第２特定のビアから引き出された配線パターンを設けるように構成してもよい。これにより、比較的配線スペースに余裕のない複合チップ配置領域１９１内から複合チップ配置領域１９１外へと効率的に配線パターンを引き出すことが可能となる。また、ここでは図３４や図４０に基づいて、特定の端子や特定のビアを例に示したが、これに限らず、その他の端子やビアについても同様の構成とするようにしてもよい。例えば、図３４では複合チップ１０４の一縁部側を例にしているが、他縁部側においても同様の構成となるようにしてもよい。また、複合チップ配置領域１９１内の第１配線層Ｌａ１に比較的配線スペースがある場合には、第１配線層Ｌａ１において、第１特定のビアをＸ軸方向（及び／又はＹ軸方向）に避けるように第２特定のビアを設置するように構成してもよい。
前述したとおり、図３４に示す複合チップ配置領域１９１内のビアを、Ｙ軸方向（及び／又はＸ軸方向）に直線状に並ぶように配置する構成としたことで、当然ながら図４０に示す異なる配線層においても複合チップ配置領域１９１内のビアはＹ軸方向（及び／又はＸ軸方向）に直線状に並ぶ構成となる。ここで、第１ビア（例：ｖ２１）と、第１ビアよりも複合チップ配置領域１９１の内側に位置する第２ビア（例：ｖ１４）と、第２ビアよりも複合チップ配置領域１９１の内側に位置する第３ビア（例：ｖ６）とがあり、第１ビアはＸ軸方向に直線状に引き出された配線パターンにより複合チップ配置領域１９１外へと進行し、第２ビアは第１ビアを避ける方向に第１距離引き出された配線パターンを経てＸ軸方向に直線状に引き出された第１配線パターン及び接続先である制御ＲＯＭ１０５が位置する方向に向かう形で直線状に引き出された第２配線パターンにより複合チップ配置領域１９１外へと進行し、第３ビアは第１ビア及び／又は第２ビアを避ける方向に第１距離引き出された配線パターン（第２ビアから第１ビアを避ける方向に第１距離引き出された配線パターンと同一方向）と、Ｙ軸方向に直線状に引き出された配線パターン（ここまでの配線パターン長は、第２ビアから第１ビアを避ける方向に第１距離引き出された配線パターンよりも長い）を経て、Ｘ軸方向に直線状に引き出された第１配線パターン及び接続先である制御ＲＯＭ１０５が位置する方向に向かう形で直線状に引き出された第２配線パターンにより複合チップ配置領域１９１外へと進行するように構成されている。このように、第１ビア、第２ビア、第３ビアの順に、複合チップ配置領域１９１の内側に向けて配置される場合には、まず複合チップ配置領域１９１内に、外側に位置するビアを避けるように配線パターンを設けるように構成してもよい。これにより、複合チップ配置領域１９１内の配線スペースを有効に活用することができる。
また前述の例では、特定のビアを例に第１ビア、第２ビア、第３ビアの関係性を示したが、これに限らず、図示するその他のビアにおいても同様の構成とすることが望ましい。このように、複数箇所において同様の構成とすることで、単数箇所で実施するよりも、より効果的に複合チップ配置領域１９１内の配線スペースを有効に活用することができる。また前述の例は、複合チップ配置領域１９１内の第１配線層Ｌａ１とは異なる配線層にて実施する点を示したが、これに限らず第１配線層Ｌａ１にて実施するように構成してもよい。しかしながら、第１配線層Ｌａ１においては複合チップ１０４の端子が複数配列されているため、比較的配線スペースに余裕がないことが想定されるので、第１配線層Ｌａ１とは異なる配線層での実施が望ましい。
また図３４の例では、ＨＡＤ１からＨＡＤ０までＹ軸方向に直線状に並んだ複合チップ１０４の各端子のように、それぞれの端子から引き出される配線パターンの引き出し方向は異なる（例：ＨＡＤ１，ＨＡＤ０は－Ｘ－Ｙ方向、ＨＡＤ８，ＨＡＤ３，ＨＡＤ１５，ＨＡＤ２０は＋Ｘ－Ｙ方向、ＨＡＤ１１は－Ｘ＋Ｙ方向）が、各端子と接続されるビアの配列はＹ軸方向に直線状に配置されている。このように、Ｙ軸方向（及び／又はＸ軸方向）に直線状に並んだ複合チップ１０４の端子とそれぞれ配線パターンにより接続されるビア同士をＹ軸方向（及び／又はＸ軸方向）に直線状に並ぶように配置させる必要はなく、Ｙ軸方向（及び／又はＸ軸方向）に直線状に並んだ関係にない複合チップ１０４の端子とそれぞれ配線パターンにより接続されるビア同士をＹ軸方向（及び／又はＸ軸方向）に直線状に並ぶように配置させてもよい。このように構成したとしても、結果的に複合チップ１０４の端子配列とビアの配列をＹ軸方向（及び／又はＸ軸方向）に直線状に並ぶように配置させることができるので、前述の内容と同様の効果を奏することが可能となる。
図３４の例では、Ｙ軸方向に直線上に並んだ複合チップ１０４の複数の端子（例：ＨＤＴ６，ＨＤＴ１０，ＨＤＴ１５，ＨＡＤ２４）からは、略同一方向に配線パターンが引き出され、それぞれ複合チップ配置領域１９１内でＹ軸方向に直線状に並ぶようにビア（例：ｖ１７～ｖ１４）が配列されている。そして図４０に示すように、これらのビアを介して第１配線層Ｌａ１から第４配線層Ｌａ４へ導通され、第４配線層Ｌａ４から配線パターンが引き出される構成となっている。このように、ビアからの導通先（ここでは第４配線層Ｌａ４）が共通している複合チップ１０４の端子同士に関して、各端子から同一方向に配線パターンを引き出すように構成してもよい。また、同様に各端子と接続されるビアを複合チップ配置領域１９１内でＹ軸方向に直線状に並ぶように配列するようにしてもよい。またこの場合、図３４に示すように、アドレス情報を出力するためのアドレス出力端子と、データ情報を入出力するためのデータ入出力端子とを前述の構成とするようにしてもよいし、アドレス情報を出力するためのアドレス出力端子のみ又はデータ情報を入出力するためのデータ入出力端子のみで前述の構成とするようにしてもよい。このように構成することで、各端子の配列とビアの配列及び接続経路となる配線パターンについても確認が容易となる。また、ビアからの導通先（ここでは第４配線層Ｌａ４）が共通している複合チップ１０４の端子同士のみならず、ビアから配線パターンを通じて接続先（例：制御ＲＯＭ１０５）へと接続される接続先の種類が共通している複合チップ１０４の端子同士を前述の構成となるようにしてもよい。また、ビアから配線パターンを通じて接続先（例：制御ＲＯＭ１０５）へと接続されるまでの配線経路（どの配線層を通過するか、どのような配線パターンにより配線されているか等）が略共通している複合チップ１０４の端子同士を前述の構成となるようにしてもよい。このように構成することで、各端子の配列とビアの配列及び接続経路となる配線パターンについても確認が容易となる。
以上の説明では、「制御ＲＯＭ配置領域１９２内のビアｖ６０～ｖ８５，ｖ８７～ｖ１０７（特定層間導通部）の配列を、対応する制御ＲＯＭ１０５側の端子（特定第２端子）の配列と近似させている。」等のように「近似」の語を用いたが、この「近似」とは、接続関係にある全ての端子とビアとで配列が一致しているものでもよいし、接続関係にある一部の端子とビアとで配列が一致しているものでもよい。また、接続関係にあるものが複数ある場合（例：所定のビアに対して制御ＲＯＭの端子とコネクタ端子）には、片方又は両方の端子の配列と一致しているものでもよい。また、接続先が複数ある場合に、それらが同一の電子部品であれば問題ないが、異なる電子部品である場合には、両方の端子の配列が異なっている可能性が高い。その場合、両方の端子の配列と完全一致するビア配列というのは現実的に不可能である。そこで、できる限り両方の端子の配列と一致させるために、一部共通の配列となるように構成してもよい。例えば、第１接続先の端子の一部の配列（制御ＲＯＭ１０５の端子の一部の配列）と、第２接続先の端子の一部の配列（コネクタの端子の一部の配列）と、それぞれの一部の配列と対応するビア配列があってもよいし、第１接続先の端子の一部の配列（制御ＲＯＭの端子の一部の配列）と対応するが、第２接続先の端子の一部の配列（コネクタの端子の一部の配列）には対応しない第１ビア配列と、第１接続先の端子の一部の配列（制御ＲＯＭの端子の一部の配列）には対応しないが、第２接続先の端子の一部の配列（コネクタの端子の一部の配列）には対応する第２ビア配列と、を備えるような構成であってもよい。そして、このようなビアの配列に関しても、前述の「近似」の関係にあるものとする。
基板の組み立てに関して、「組み立て」とは、複数の基板を組み合わせて一の制御基板が完成されるものであってもよいし、一枚の基板に対してコネクタにハーネスを挿して導電可能な状態とし、またハーネスを介してその他の基板と接続させるものであってもよい。また、複数の基板か一枚の基板かに限らず、基板に対して動作に必要な種々の電子部品を取り付けた状態であってもよい。
以上の実施例の内容は如何様にも組み合わせることが可能であり、組み合わせることでより効果的に配線効率が高まるとともに、ノイズや不正行為に強い基板構成とすることが可能となる。
また、図示している全ての端子配列や配線パターン、電子部品の設置位置等に関しては、最適解を求めて構築したものであり、図示した全ての構成が組み合わされた結果、より好適な配線効率、基板の縮小化、ノイズ低減が可能となっているものである。
また本発明は、アレンジボール機、雀球遊技機等の各種弾球遊技機の他、スロットマシン等の弾球遊技機以外の遊技機においても同様に実施することが可能である。
６３ 第１特別図柄表示手段（図柄表示手段）
６４ 第２特別図柄表示手段（図柄表示手段）
９８ 液晶制御基板（表示制御手段）
Ｘ１～Ｘ４，Ｙ１～Ｙ４ 保留報知画像

Claims (1)

  1. 図柄始動条件が成立した場合に取得される乱数情報に基づいて図柄を変動表示可能な図柄表示手段と、
    前記乱数情報を前記図柄表示手段による図柄変動に供されるまで所定の上限個数を限度として保留記憶する保留記憶手段と、
    前記図柄表示手段の変動後の停止図柄が特定態様となった場合に利益状態を発生させる利益状態発生手段と、
    液晶表示手段の表示制御を行う表示制御手段とを備え、
    前記液晶表示手段に、前記保留記憶手段に記憶されている前記乱数情報の数に応じた数の保留報知画像を表示可能な
    遊技機において、
    前記表示制御手段は、奇数画素に対応する奇数画像データと、前記奇数画素に隣接する偶数画素に対応する偶数画像データとを、互いに異なる配線路を介して前記液晶表示手段へと出力するように構成し、
    前記保留報知画像に対応する画像データについては、色情報の種類が横方向よりも縦方向に多く分布するように構成することにより、
    前記奇数画像データと前記偶数画像データの何れが欠落した場合であっても、前記保留報知画像が識別可能となるように構成した
    ことを特徴とする遊技機。
JP2020135244A 2020-08-07 2020-08-07 遊技機 Pending JP2022030914A (ja)

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