JP7108166B2

JP7108166B2 - 低ドロップアウトレギュレータを補償する方法及び回路要素

Info

Publication number: JP7108166B2
Application number: JP2019537100A
Authority: JP
Inventors: ヴァレリエヴィッチイワノフヴァディム; スリラジサハナ
Original assignee: テキサスインスツルメンツインコーポレイテッド
Priority date: 2017-01-07
Filing date: 2018-01-08
Publication date: 2022-07-28
Anticipated expiration: 2038-01-08
Also published as: CN110366713A; US20180196454A1; CN113885626A; EP3566108A1; EP3566108A4; CN113885626B; CN110366713B; JP2020505679A; US11009900B2; WO2018129459A1

Description

電力管理は、特に、回路及び電力供給がシステムオンチップ（ＳｏＣ）回路などの単一のチップ上に位置する場合に、幾つかの電力供給を有する回路にとって問題である。これらの回路の幾つかは、一つ又は複数のＤＣ－ＤＣコンバータによって電力供給され、その後、多数の低ドロップアウトレギュレータ（ＬＤＯ）が続き、各ＬＤＯは電力ドメインに関連する。時には、単一のＳｏＣ回路が複数の電力ドメインを有する。これらの電力ドメインは、デジタル信号処理コア、メモリ回路の幾つかのバンク、アナログユニット、ブルートゥース無線、及びオーディオユニットを含み得る。

ＬＤＯの負荷ステップは、ＬＤＯによって電力供給される負荷が変化するときに生じる。負荷なしからフル負荷までの負荷ステップ状況の間、ＬＤＯによる電圧出力の精度を維持することは、電力ドメインの適切なオペレーションのために重要である。負荷ステップの間の精度を維持する方法の一つは、各ＬＤＯに結合される外部負荷コンデンサを含むことによるものである。各回路上のＬＤＯがあまりに多くなり、回路が小さくなると、外部コンデンサのサイズ及びコストのため、各ＬＤＯの外部負荷コンデンサを利用することは実用的ではなくなる。

記載される例において、低ドロップアウトレギュレータが、第１の入力及び第２の入力を有するエラー増幅器を含む。第１の入力はＬＤＯの出力への結合のためのものであり、第２の入力は、基準電圧に結合するためのものである。エラー増幅器は、出力電圧と基準電圧との間の差に比例する電圧を有する出力を有する。第２の増幅器が、エラー増幅器とＬＤＯの出力との間に結合される。利得ブースト増幅器が、エラー増幅器と第２の増幅器との間に結合される。利得ブースト増幅器は、ＬＤＯのＤＣ利得を、出力上の負荷ステップに応答して増加させる。

低ドロップアウトレギュレータ（ＬＤＯ）の概略図である。

ＡＢ級入力段を備え、補償を備えないＬＤＯの概略図である。

補償を有する例示のＬＤＯのブロック図である。

入れ子にされた利得ブースト増幅器を有する例示のＬＤＯの概略図である。

利得ブースト増幅器が入れ子にされた例示のＬＤＯの詳細な概略図である。

ＬＤＯを補償する方法を説明するフローチャートであり、ＬＤＯは、第２の増幅器に結合されるエラー増幅器を有する。

図面において、同様の参照数字は同様の又は等価の要素を示す。幾つかの行為又は事象は、異なる順で及び／又は他の行為又は事象と同時に起こり得るので、行為又は事象の例示される順は限定的ではない。また、幾つかの例示される行為又は事象が、例示の実施例に従った手法を実装するために任意選択であり得る。

回路が集積化されていくにつれて、回路は、互いに独立して又は少なくとも部分的に互いに独立して動作することが多い、多くの異なるデバイス、構成要素、及びサブ回路を有する。本明細書において用いられるように、回路という用語は、アナログ回路又は制御回路など、回路機能を実施する能動及び／又は受動要素の集まりを含み得る。回路という用語はまた、全ての回路要素が共通基板上に製造される集積回路を含み得る。これらの異なるシステムは通常、それら自体の電源又は電力ドメインを必要とし、多くのシステムは複数の電力ドメインを必要とする。これらの異なるシステムの例には、プロセッサ、メモリデバイス、無線トランスミッタ及びレシーバ、並びにオーディオユニットが含まれる。集積回路などの回路は、これらのシステムの幾つかを有し得、１つ又は２つの入力電圧のみのための入力を有し得る。これらの入力電圧は、複数の低ドロップアウトレギュレータ（ＬＤＯ）に電力を提供するＤＣ－ＤＣコンバータに結合され、各ＬＤＯは、システムの各々に電力を提供する。幾つかの場合において、単一の回路が、５０個程度のＬＤＯを有し得る。

ＬＤＯは、高入力電圧を一層低い出力電圧に変換及びレギュレートする。ドロップアウト電圧は、レギュレートされた出力電圧を維持するために必要なヘッドルームの量である。したがって、ドロップアウト電圧は、出力電圧のレギュレーションを維持するために必要な入力電圧と出力電圧との間の最小電圧差分である。ＬＤＯ内のパス要素を横切る電圧降下を引いた入力電圧は、出力電圧に等しい。例えば、１．０Ｖのドロップアウトを有する３．３Ｖのレギュレータは、入力電圧が少なくとも４．３Ｖであることを必要とする。ＬＤＯに関与する別の例示の応用例は、３．６Ｖのリチウムイオンバッテリーから３．３Ｖを生成するためのものであり、これは、３００ｍＶより小さい更に一層低いドロップアウト電圧を必要とする。

図１はＬＤＯ１００の概略図である。ＬＤＯ１００は、ＬＤＯ１００のオペレーションの間、入力１０２において入力電圧Ｖ_ＩＮを受け取る入力１０２を有する。出力１０４が、ＬＤＯ１００のオペレーションの間存在する出力電圧Ｖ_ＯＵＴを提供する。パストランジスタＱ_ＰＡＳＳが、入力１０２と出力１０４との間に結合される。パストランジスタＱ_ＰＡＳＳのパス電圧が、入力電圧Ｖ_ＩＮと出力電圧Ｖ_ＯＵＴとの間の差である。ＬＤＯ１００のオペレーションを維持するための最小パス電圧は、ドロップアウト電圧である。

抵抗器Ｒ１１とＲ１２で構成される分圧器１０８が、出力１０４と、図１の例において接地ノードである共通ノードとの間に結合される。ノードＮ１１が、抵抗器Ｒ１１とＲ１２との間に位置し、ＬＤＯ１００のオペレーションの間存在するフィードバック電圧Ｖ_ＦＢを有する。負荷コンデンサＣ_Ｌが、出力１０４と接地ノードとの間に結合される。負荷コンデンサＣ_Ｌの等価直列抵抗（ＥＳＲ）は抵抗器Ｒ_ＥＳＲとして示されている。また、負荷抵抗Ｒ_Ｌが、出力１０４と接地ノードとの間に結合されている。

パストランジスタＱ_ＰＡＳＳのゲートは、パスコンデンサＣ１１と差動増幅器１１０の出力とに結合される。差動増幅器１１０は、基準電圧Ｖ_ＲＥＦに結合される第１の入力と、ノードＮ１１に結合される第２の入力とを有し、これは、ＬＤＯ１００のオペレーションの間存在するフィードバック電圧Ｖ_ＦＢを有する。差動増幅器１１０の出力は、基準電圧Ｖ_ＲＥＦとフィードバック電圧Ｖ_ＦＢとの間の差に比例し、パストランジスタＱ_ＰＡＳＳのゲートを駆動するように働く。フィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦより小さい場合、差動増幅器１１０は、出力電圧Ｖ_ＯＵＴを増大させるためパストランジスタＱ_ＰＡＳＳのゲートを一層強く駆動させる。同様に、フィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦより大きい場合、差動増幅器１１０は、パストランジスタＱ_ＰＡＳＳのゲートに対する駆動を低減し、これにより、出力電圧Ｖ_ＯＵＴが低減する。

ＬＤＯ１００などの従来のＬＤＯは、安定性／補償のため、なんらかの最小負荷静電容量Ｃ_Ｌ及び／又は最小ＥＳＲを必要とする。例えば、ＬＤＯ１００が負荷ステップを受けると、すなわち、ＬＤＯ１００の出力１０４に結合される負荷が変化すると、有意な整定時間を有する過渡現象が生成され得る。従来のＬＤＯの傾向は、最大負荷電流の１０パーセントより小さく制限される静止電流など、より小さい静止電流のためである。最大負荷電流は、パストランジスタＱ_ＰＡＳＳを通過し得る最大電流である。これらの低静止電流は、他の要因と共に、負荷ステップの間の過渡応答時間をミリ秒範囲にするが、これは多くの応用例において許容可能ではない。負荷コンデンサＣ_Ｌのより大きな負荷静電容量が、ＬＤＯ１００の補償を改善することによって、過渡整定時間を低減する。しかしながら、シリコンダイエリアの制約に起因して、オンチップ負荷コンデンサは静電容量が低く、その結果、より長い過渡整定時間となり、これは多くの応用例において許容可能ではない。この過渡問題を解決するには、かさばるオフチップ負荷コンデンサの利用が必要であり、これは、ＬＤＯ１００が位置する回路のボードエリア及び構成要素数を増大させる。負荷静電容量を用いて又は用いずに動作し得、負荷ステップに応答して非常に速い反応時間を有する幾つかのＬＤＯが開発されている。しかしながら、これらの高速応答ＬＤＯは安定性のために低利得であり、その出力電圧において低精度の欠点を有する。これらのＬＤＯの利得を増加させることは、出力電圧の精度を増大させるが、安定性を減少させる欠点を有し、これは負荷ステップの間の安定性の問題につながる。

本願において記載されるＬＤＯは、高利得での負荷ステップ状況下の補償によって安定性を提供し、これは高精度をもたらす。高利得及び高安定性が、負荷又は補償コンデンサを付加することなく達成される。ＬＤＯは、入力電圧及び出力電圧の間の差に応じて異なる利得を提供する。ＬＤＯ内に入れ子にされる利得ブースト増幅器が、負荷ステップ後のＬＤＯの直流精度を増大させるように働く。幾つかの異なる回路概略図が、ＬＤＯの例として本願において説明されている。回路の変形が本願において説明されるＬＤＯの機能を実施することができるので、これらの概略図は限定的ではない。

図２は、ＡＢ級入力ステージ２０４を有し、補償を有さない、ＬＤＯ２００の概略図である。ＬＤＯ２００は、本願において記載される補償回路に結合され得る回路要素の一例である。ＬＤＯ２００は、ＬＤＯ２００のオペレーションの間、入力電圧Ｖ_ＩＮに結合される入力２０６を有する。ＬＤＯ２００は、ＬＤＯ２００のオペレーションの間、出力２０８において出力電圧Ｖ_ＯＵＴを生成し、レギュレートする。基準入力２１０が、ＬＤＯ２００のオペレーションの間存在する基準電圧Ｖ_ＲＥＦに結合される。エラー電圧Ｖ_Ｅ（図２には示されていない）が、基準電圧Ｖ_ＲＥＦと出力電圧Ｖ_ＯＵＴとの間の差である。トランジスタＱ２１及びＱ２２が、エラー増幅器２１４の入力を形成し、トランジスタＱ２２のゲートは基準電圧Ｖ_ＲＥＦに結合され、トランジスタＱ２１のゲートは出力２０８に結合される。幾つかの例において、出力電圧Ｖ_ＯＵＴは分圧器（図示せず）を介してエラー増幅器２１４に結合されるので、エラー増幅器２１４によって受け取られる電圧は、出力電圧Ｖ_ＯＵＴに比例するが、出力電圧Ｖ_ＯＵＴに等しくない。エラー増幅器２１４は、基準電圧Ｖ_ＲＥＦと出力電圧Ｖ_ＯＵＴによって見られるように、高入力インピーダンスを有する。エラー増幅器２１４の出力は、トランジスタＱ２１及びＱ２２のドレイン上の差動電圧である。トランジスタＱ２１及びＱ２２のドレイン上の電圧は、個別にＶＧ１及びＶＧ２と呼ばれる。パストランジスタＱ_ＰＡＳＳのゲートは、第２の増幅器の一部を形成するトランジスタＱ２３及びＱ２４を介してエラー増幅器２１４の出力によって駆動される。

エラー増幅器２１４の出力は、共通ゲート増幅器を形成するトランジスタＱ２５及びＱ２６のソースに結合される。従って、電圧ＶＧ１及びＶＧ２は、ＬＤＯ２００オペレーションの間トランジスタＱ２５及びＱ２６のソースに存在する。トランジスタＱ２５及びＱ２６のドレインは、電流源Ｉ２１に結合されるノードＮ２１に結合されている。ノードＮ２１は、トランジスタＱ２７のゲートにも結合され、トランジスタＱ２７のドレインが、エラー増幅器２１４におけるトランジスタＱ２１及びＱ２２のソースに結合される。ノードＮ２１及びトランジスタＱ２７のゲート上の電圧は、フィードバック電圧Ｖ_ＦＢである。トランジスタＱ２７のソースは、図２に示すような接地など、ノードに結合される。トランジスタＱ２７を流れる電流は、エラー増幅器２１４のテール電流Ｉ_ＴＡＩＬである。本明細書において用いられるようにテール電流Ｉ_ＴＡＩＬという用語は、エラー増幅器２１４におけるトランジスタＱ２１及びＱ２２の差動対のソース端子の組み合わされた電流を指す。トランジスタＱ２３、Ｑ２４、Ｑ２８、及びＱ２１１は、ＬＤＯ２００の対称的電流ミラー負荷である。トランジスタＱ２１３及びＱ２１４は、トランジスタＱ２１１及びＱ２４の電流ミラーとして働く。

パストランジスタＱ_ＰＡＳＳのゲートは、本願において説明される第２の増幅器の一部として機能するトランジスタＱ２４を介してエラー増幅器２１４の出力によって駆動される。パストランジスタＱ_ＰＡＳＳのゲートにおける電圧が、パストランジスタＱ_ＰＡＳＳのソースドレイン抵抗を変化させる。出力２０８上の負荷ステップから生じるなどの遷移状況が、基準電圧Ｖ_ＲＥＦと出力電圧Ｖ_ＯＵＴとの間の差であるエラー電圧Ｖ_Ｅを監視することによって検出される。エラー電圧Ｖ_Ｅが無視し得るとき、電圧ＶＧ１及びＶＧ２は実質的に同じであり、これは、トランジスタＱ２５及びＱ２６を介する電流を実質的に同じにする。したがって、トランジスタＱ２５及びＱ２６の各々を介する電流は、電流源Ｉ２１によって生成される電流の半分である。これにより、エラー増幅器２１４におけるトランジスタＱ２１及びＱ２２を流れる電流が実質的に等しく設定される。エラー増幅器２１４は、これらの状況では休止状態で動作する。電圧ＶＧ１及びＶＧ２は、入力段電流を設定することによって、エラー増幅器２１４における電流を設定する。

エラー電圧Ｖ_Ｅが上昇するとき、ＶＧ１とＶＧ２の電圧は異なる。エラー電圧Ｖ_Ｅが所定の値より大きいとき、ＶＧ１及びＶＧ２のうち小さい方の電圧が、対応するトランジスタＱ２５及びＱ２６において高い方の電流をトリガし、これがフィードバック電圧Ｖ_ＦＢを増大させる。その結果、エラー増幅器２１４は静止状態のままである。フィードバック電圧Ｖ_ＦＢのこの増大は、トランジスタＱ２７を流れるテール電流Ｉ_ＴＡＩＬをエラー電圧Ｖ_Ｅに比例して増大させる。そのため、エラー増幅器２１４におけるテール電流Ｉ_ＴＡＩＬは、エラー電圧Ｖ_Ｅに比例して増加し、高速過渡応答を提供する。より具体的には、テール電流Ｉ_ＴＡＩＬのこの変化が、負荷ステップの間の過渡現象を最小限に抑えるように、負荷ステップの間、パストランジスタＱ_ＰＡＳＳのゲートをより速く移動させるために、入力段においてより高い電流駆動をもたらす。ＬＤＯ２００における非線形性が、これらの状況の間、トランジスタＱ２８／Ｑ２９及びＱ２３／Ｑ２１０の組み合わせによって提供される。トランジスタが４の比を有する幾つかの例において、１００ｍＶのエラー電圧Ｖ_Ｅが、１０００倍のテール電流増大を有する。

図３は、補償が入れ子にされたＬＤＯ３００のブロック図である。ＬＤＯ３００のブロック図は、ＬＤＯ３００の最終回路に含まれても含まれなくてもよい受動構成要素を含む。図３に示される受動構成要素の幾つかは、ＬＤＯ３００における増幅器の入力及び出力インピーダンスを表す。ＬＤＯ３００は、図２のエラー増幅器２１４の入力段２０４を含む増幅器３０４を有する。第２の増幅器３１０が、パストランジスタＱ_ＰＡＳＳ（図示せず）及び関連する構成要素を含む。増幅器３０４及び３１０の組み合わせは、図２のＬＤＯ２００を構成する。補償は、本明細書に記載するように抵抗器Ｒ３１の抵抗を制限することによって、増幅器３０４として示される入力段２０４の電圧利得を低減することによって達成される。幾つかの例において、抵抗Ｒ３１はパストランジスタＱ_ＰＡＳＳのゲートに結合される抵抗である。抵抗器Ｒ３１の抵抗を制限することが、ＬＤＯ３００の全体的な利得を低減し、その結果、直流精度は低くなるが、ＬＤＯ３００は安定化する。ＬＤＯ３００の電圧利得を回復することは、段を入れ子にし、上述したエラー増幅器２１４など、現存するすでに安定している増幅器の利得をブーストすることを含む。増幅器段を入れ子にすることは、従来の応用例で行われるように利得段を直列にカスケード接続するのではなく、ＬＤＯ３００で行われる。ＬＤＯ３００における増幅器を入れ子にすることは、直流精度のため利得を回復する利得ブースト増幅器３１４によって成される。増幅器３１４は、その入力で電圧を追跡し、電圧Ｖ_ＯＵＴが電圧Ｖ_ＲＥＦに等しいことを保証して、直流精度を達成する。

図４は利得ブースト増幅器が入れ子にされるＬＤＯ４００の概略図である。ＬＤＯ４００は、図２のＬＤＯ２００と同じ構成要素の多くを有し、これらの構成要素に適用される同じ参照符号を有する。ＬＤＯ４００は、トランジスタＱ４１のゲートに結合される出力を有する利得ブースト増幅器４０２を含む。トランジスタＱ４１は、トランジスタＱ２１３及びＱ２１４のソースと接地ノードとの間に結合される。したがって、トランジスタＱ２１３及びＱ２１４を介する電流フローは、増幅器４０２の出力に基づく。増幅器４０２の入力は、トランジスタＱ２１３のゲート及びトランジスタＱ２１４のドレインに結合され、トランジスタＱ２１４のドレインは、パストランジスタＱ_ＰＡＳＳのゲートに結合される。利得ブースト増幅器４０２は、その入力が常に互いを追跡することを保証するトラッキング増幅器である。より具体的には、利得ブースト増幅器４０２は、トランジスタＱ２１３のゲートにおける電圧及びパストランジスタＱ_ＰＡＳＳのゲートにおける電圧が互い追跡することを保証する。この追跡は、トランジスタＱ４１のドレイン電流をレギュレートすることによって達成され、これは、増幅器４０２の出力によってトランジスタＱ４１のゲートに提供される駆動によって達成される。

図５は、利得ブースト増幅器４０２が入れ子にされる例示のＬＤＯ５００の概略図である。ＬＤＯ５００は、図２のＬＤＯ２００を含み、補償及び負荷安定性を提供する図４の利得ブースト増幅器４０２が付加されている。ＬＤＯ５００は、図２のＬＤＯ２００と実質的に同じ回路要素を含み、利得ブースト増幅器４０２が付加されている。ＬＤＯ５００における補償は、エラー増幅器２１４の電圧利得を制限することによって達成され、これは、パストランジスタＱ_ＰＡＳＳのゲートにおける抵抗を制限することによって達成される。

図５に示されるように、トランジスタＱ５１及びＱ５２は、トランジスタＱ５３及びＱ５４を介する電流の一部によってバイアスされ、これはエラー増幅器２１４の下側電圧利得を達成する。エラー増幅器２１４における電圧利得が小さい場合、ＬＤＯ５００の全体的な利得は、許容可能な負荷レギュレーションに充分でない場合がある。トランジスタＱ４１及びＱ５５～Ｑ５８は、利得ブースト増幅器を形成する。この利得ブースト増幅器により、パストランジスタＱ_ＰＡＳＳ及びトランジスタＱ２１３のゲートにおける電圧は互いに追跡する。

幾つかの例において、利得ブースト増幅器４０２は、ＬＤＯ５００の安定性に影響を与えないように、抵抗器Ｒ５１及びコンデンサＣ５１の利用によって減速されるように設計される。例えば、抵抗器Ｒ５１及びコンデンサＣ５１は、増幅器４０２を減速させるフィルタを形成する。幾つかの例において、フィルタはＬＤＯ５００に含まれていない。

図６は、ＬＤＯが第２の増幅器に結合されるエラー増幅器を有するＬＤＯを補償する方法を説明するフローチャート６００である。フローチャート６００の工程６０２は、ＬＤＯの出力電圧に比例する第１の電圧を受け取ることを含む。工程６０４は、エラー増幅器を用いて第１の電圧を基準電圧と比較することを含む。工程６０６は、第１の電圧を基準電圧と比較することに応答してエラー増幅器の利得を変更することを含み、利得の変更はＬＤＯの出力に利得ブーストを提供する。工程６０８は、比較に応答してＬＤＯのＤＣ利得を変更することを含み、利得の変更は、第１の電圧と基準電圧との間の差を低減する。

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims

低ドロップアウトレギュレータ（ＬＤＯ）であって、
前記ＬＤＯの出力に結合される第１の入力と、基準電圧に結合される第２の入力と、出力とを含む誤差増幅器であって、前記ＬＤＯの出力電圧と前記基準電圧との間の差に比例する電圧を出力するように動作し得、前記誤差増幅器の出力に応答して設定されるテール電流を有する、前記誤差増幅器と、
前記誤差増幅器に結合される入力と、前記ＬＤＯの出力に結合される出力とを含む第２の増幅器と、
前記誤差増幅器の出力と前記第２の増幅器の入力との間に結合される差動増幅器である利得ブースト増幅器であって、前記ＬＤＯの出力上の負荷ステップに応答して前記ＬＤＯのＤＣ利得を変化させるように動作し得る、前記利得ブースト増幅器と、
前記差動増幅器の入力の間に結合されるフィルタと、
を含む、ＬＤＯ。
低ドロップアウトレギュレータ（ＬＤＯ）であって、
前記ＬＤＯの出力に結合される第１の入力と、基準電圧に結合される第２の入力と、出力とを含む誤差増幅器であって、前記ＬＤＯの出力電圧と前記基準電圧との間の差に比例する電圧を出力するように動作し得、前記誤差増幅器の出力に応答して設定されるテール電流を有する、前記誤差増幅器と、
前記誤差増幅器に結合される入力と、前記ＬＤＯの出力に結合される出力とを含む第２の増幅器と、
前記誤差増幅器の出力と前記第２の増幅器の入力との間に結合される利得ブースト増幅器であって、前記ＬＤＯの出力上の負荷ステップに応答して前記ＬＤＯのＤＣ利得を変化させるように動作し得る、前記利得ブースト増幅器と、
前記誤差増幅器の出力に結合される共通ゲート増幅器であって、トランジスタに結合される出力を含み、前記誤差増幅器のテール電流を制御するように動作し得る、前記共通ゲート増幅器と、
を含む、ＬＤＯ。
請求項１又は２に記載のＬＤＯであって、
前記利得ブースト増幅器が、前記ＬＤＯの出力上の負荷ステップに応答して前記誤差増幅器のＤＣ利得を減少させるように更に動作し得る、ＬＤＯ。
請求項１又は２に記載のＬＤＯであって、
前記出力電圧と前記基準電圧との間の差を示す前記誤差増幅器に応答して前記テール電流が増加され、前記出力電圧と前記基準電圧とが実質的に同じであることを示す前記誤差増幅器に応答して前記テール電流が減少される、ＬＤＯ。
請求項１又は２に記載のＬＤＯであって、
前記誤差増幅器が、差動増幅器の入力に結合される差動出力を更に含み、前記テール電流が前記差動増幅器の出力に応答して設定される、ＬＤＯ。
請求項１又は２に記載のＬＤＯであって、
前記利得ブースト増幅器が、前記第２の増幅器を介する電流フローをレギュレートするように更に動作し得る、ＬＤＯ。
低ドロップアウトレギュレータ（ＬＤＯ）であって、
前記ＬＤＯの出力に結合される第１の入力と、基準電圧に結合される第２の入力とを含む誤差増幅器であって、前記ＬＤＯの出力電圧と前記基準電圧との差に比例する電圧を出力するように動作可能である、前記誤差増幅器と、
前記誤差増幅器に結合される入力と、前記ＬＤＯの出力に結合される出力とを含む第２の増幅器と、
前記誤差増幅器の出力と前記第２の増幅器の入力との間に結合される利得ブースト増幅器であって、前記ＬＤＯの出力上の負荷ステップに応答して前記ＬＤＯのＤＣ利得を変化させるように動作可能である、前記利得ブースト増幅器と、
前記ＬＤＯへの電圧入力と前記ＬＤＯの出力との間に結合されるパストランジスタであって、前記利得ブースト増幅器の第１の入力と前記第２の増幅器の第１の出力とに結合されるゲートと、ドレインと、ソースとを有する、前記パストランジスタと、
を含む、ＬＤＯ。
請求項７に記載のＬＤＯであって、
前記第２の増幅器が、前記利得ブースト増幅器の第２の入力に結合される第２の出力を更に含む、ＬＤＯ。
低ドロップアウトレギュレータ（ＬＤＯ）であって、
入力電圧に結合するための入力と、
出力電圧を提供するための出力と、
前記入力と前記出力との間に結合されるパストランジスタと、
前記出力電圧を基準電圧と比較し、前記出力電圧と前記基準電圧との間の差に比例する誤差信号を生成するように動作し得る誤差増幅器と、
前記誤差信号に応答して前記誤差増幅器の利得を制御するための回路要素と、
前記パストランジスタのゲートへの出力を含む第２の増幅器と、
前記第２の増幅器の利得を制御するための電流レギュレータと、
前記誤差増幅器と前記第２の増幅器との間に結合される利得ブースト増幅器であって、前記電流レギュレータを制御する、前記利得ブースト増幅器と、
前記利得ブースト増幅器の差動入力の間に結合されるフィルタと、
を含む、ＬＤＯ。
請求項９に記載のＬＤＯであって、
前記電流レギュレータが、前記利得ブースト増幅器の出力に結合されるゲートを有するトランジスタである、ＬＤＯ。
低ドロップアウトレギュレータ（ＬＤＯ）であって、
ＬＤＯ入力と、
ＬＤＯ出力と、
第１のＥＡ入力と第２のＥＡ入力と第１のＥＡ出力と第２のＥＡ出力とを含む誤差増幅器（ＥＡ）であって、
第１の電流端子と、前記第１のＥＡ出力に結合される第２の電流端子と、前記第１のＥＡ入力に結合される第１の制御端子とを有する第１のトランジスタと、
前記第１の電流端子に結合される第３の電流端子と、前記第２のＥＡ出力に結合される第４の電流端子と、前記ＬＤＯ出力に結合される第２の制御端子とを有する第２のトランジスタと、
を含む、前記誤差増幅器と、
第５の電流端子と、第６の電流端子と、前記第５の電流端子に結合される第３の制御端子とを有する第３のトランジスタと、
第１の供給電位を有する第１の供給レールに結合される第７の電流端子と、前記第１の供給電位と異なる第２の供給電位を有する第２の供給レールに結合される第８の電流端子と、パス制御端子とを有するパストランジスタと、
前記第２の電流端子に結合される第１のＧＢＡ入力と、前記第４の電流端子に結合される第２のＧＢＡ入力と、ＧＢＡ出力とを含む利得ブースト増幅器（ＧＢＡ）であって、前記第３の制御端子における電位を前記パス制御端子における電位に追随させるように動作可能である、前記利得ブースト増幅器と、
を含む、ＬＤＯ。