JP7099640B2 - Semiconductor equipment - Google Patents
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Description
本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.
一般的な自動車におけるバッテリーとモータ等の負荷との間に設けられるECU(Electronic Control Unit)には、負荷にバッテリーからの電力を供給するためのスイッチが設けられる(例えば、特許文献1)。 An ECU (Electronic Control Unit) provided between a battery in a general automobile and a load such as a motor is provided with a switch for supplying electric power from the battery to the load (for example, Patent Document 1).
ところで、負荷に電力を供給するスイッチとしては、例えば、ゲート電極が共通する2つのMOSトランジスタ(とりわけ、NMOSトランジスタ)が用いられることがある。しかしながら、一般に、スイッチを構成する2つのMOSトランジスタのゲート容量は大きいため、スイッチがオン、オフする際のスイッチング期間が長くなるという問題があった。 By the way, as a switch for supplying electric power to a load, for example, two MOS transistors having a common gate electrode (particularly, an polymerase transistor) may be used. However, in general, since the gate capacitance of the two MOS transistors constituting the switch is large, there is a problem that the switching period when the switch is turned on and off becomes long.
本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、スイッチング期間を短くすることができるスイッチを含む半導体装置を提供することにある。 The present invention has been made in view of the above-mentioned conventional problems, and an object of the present invention is to provide a semiconductor device including a switch capable of shortening a switching period.
前述した課題を解決する主たる本発明は、電源電圧が印加される第1ラインと負荷が接続される第2ラインとの間で互いのドレイン電極が直列に接続された第1及び第2MOSトランジスタと、前記第1MOSトランジスタのゲート電極に接続された第3ラインと、前記第2MOSトランジスタのゲート電極に接続され、前記第3ラインと電気的に分離して設けられた第4ラインと、を備えることを特徴とする半導体装置である。 The main invention for solving the above-mentioned problems is a first and second MOS transistor in which drain electrodes are connected in series between a first line to which a power supply voltage is applied and a second line to which a load is connected. A third line connected to the gate electrode of the first MOS transistor and a fourth line connected to the gate electrode of the second MOS transistor and electrically separated from the third line are provided. It is a semiconductor device characterized by.
本発明によれば、スイッチング期間を短くすることができるスイッチを含む半導体装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor device including a switch capable of shortening the switching period.
関連出願の相互参照
この出願は、2019年8月6日に出願された日本特許出願、特願2019-144555に基づく優先権を主張し、その内容を援用する。Cross-reference of related applications This application claims priority based on Japanese patent application, Japanese Patent Application No. 2019-144555 filed on August 6, 2019, and incorporates the contents thereof.
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。 The description of this specification and the accompanying drawings will clarify at least the following matters.
=====本実施形態=====
図1は、本発明の一実施形態であるモータ制御装置10の構成を示す図である。モータ制御装置10は、バッテリー11からの電力を用いて、自動車に設けられたモータ12を制御するための装置であり、IPS(Intelligent Power Switch)21を含むECU20を有する。なお、バッテリー11は、例えば、自動車用のリチウムイオン電池であり、12Vの電源電圧Vccを出力する。===== This embodiment =====
FIG. 1 is a diagram showing a configuration of a
ECU20は、モータ12を制御する装置であり、IPS21(後述)、マイコン30、スイッチ31を含んで構成される。
The ECU 20 is a device that controls the
マイコン30は、外部から入力される指示(不図示)に基づいてIPS21やスイッチ31を制御する。スイッチ31は、IPS21を介して出力されるバッテリー11の電源電圧Vccを、モータ12に印加するための素子である。なお、以下、本実施形態では、便宜上、マイコン30は、スイッチ31をオンしていることとして説明する。
The
IPS21は、マイコン30から出力される指示信号Saに基づいて、バッテリー11の電源電圧Vccを、モータ12に供給するか否かを切り替える「半導体装置」である。
The IPS 21 is a "semiconductor device" that switches whether or not to supply the power supply voltage Vcc of the
IPS21は、端子VCC,GND,IN,OUTを含み、端子VCCには、バッテリー11の電源電圧Vccが印加され、端子GNDは接地される。また、端子INは、マイコン30からの指示信号Saが入力され、端子OUTからは、IPS21内部のスイッチ(後述)がオンの際に、電圧Vccが出力される。なお、本実施形態では、端子GNDの電圧を、接地電圧Vgnd(0V)とする。
The
また、詳細は後述するが、IPS21は、バッテリー11が逆接続された際に、モータ12やECU20を適切保護する。なお、“逆接続”とは、バッテリー11の正極が、接地側の端子(例えば、端子GND)に接続され、バッテリー11の負極が、電源側の端子(例えば、端子VCC)に接続される状態をいう。
Further, as will be described in detail later, the IPS 21 appropriately protects the
<<<IPS21の構成>>>
図2は、IPS21の構成の一例を示す図である。IPS21は、スイッチ(後述)が形成されたIC(Integrated Circuit)50と、スイッチをオン、オフするための回路を有するIC51と、を含んで構成される。<<< Configuration of IPS21 >>>
FIG. 2 is a diagram showing an example of the configuration of
===IC50===
IC50は、電源電圧Vccを、端子OUTから出力させるか否かを切り替えるためのスイッチ(以下、“スイッチX1”と称する。)を構成する2つのMOSトランジスタを含む。とりわけ、本実施形態では、2つのトランジスタはNMOSトランジスタM1,M2である。=== IC50 ===
The IC 50 includes two MOS transistors constituting a switch (hereinafter, referred to as “switch X1”) for switching whether or not to output the power supply voltage Vcc from the terminal OUT. In particular, in the present embodiment, the two transistors are NaCl transistors M1 and M2.
NMOSトランジスタM1において、ソース電極S1は、電源電圧Vccが印加される“電源ラインL1”に接続されている。また、NMOSトランジスタM1のソース電極S1と、ドレイン電極D1との間には、ボディダイオードとして、ダイオード60が形成される。
In the µtransistor M1, the source electrode S1 is connected to the “power supply line L1” to which the power supply voltage Vcc is applied. Further, a
NMOSトランジスタM2において、ソース電極S2は、ECU20等の負荷が接続される“負荷ラインL2”に接続され、ドレイン電極D2は、NMOSトランジスタM1のドレイン電極D1に接続されている。また、NMOSトランジスタM2のソース電極S2と、ドレイン電極D2との間には、ボディダイオードとして、ダイオード61が形成されている。
In the µtransistor M2, the source electrode S2 is connected to the “load line L2” to which the load of the
ここで、NMOSトランジスタM1,M2は、互いのドレイン電極D1,D2が直列に接続されているため、NMOSトランジスタM1,M2がともにオンとなると、端子VCCの電源電圧Vccは、端子OUTから出力されることになる。 Here, since the drain electrodes D1 and D2 of the nanotube transistors M1 and M2 are connected in series to each other, when both the nanotube transistors M1 and M2 are turned on, the power supply voltage Vcc of the terminal VCC is output from the terminal OUT. Will be.
また、ダイオード60のアノードは、電源ラインL1に接続され、ダイオード60のカソードは、ダイオード61のカソードに接続されている。そして、ダイオード61のアノードは、負荷ラインL2に接続されている。このため、電源ラインL1と、負荷ラインL2との間に設けられたダイオード60,61は、それぞれのカソードが向かい合って接続されることになる。
Further, the anode of the
したがって、NMOSトランジスタM1,M2がともにオフの場合、例えば、端子VCCに印加される電源電圧Vccは、ダイオード61で遮断される。一方、例えば、バッテリー11が逆接続され、端子OUTに電源電圧Vccが印加された場合、端子OUTの電源電圧Vccは、ダイオード60で遮断される。
Therefore, when both the nanotube transistors M1 and M2 are off, for example, the power supply voltage Vcc applied to the terminal VCS is cut off by the
この結果、NMOSトランジスタM1,M2がともにオフの場合、“スイッチX1”は、端子OUTに接続された負荷に電流が流れることを防ぐことができるため、負荷を適切に保護することになる。 As a result, when both the nanotube transistors M1 and M2 are off, the "switch X1" can prevent the current from flowing to the load connected to the terminal OUT, so that the load is appropriately protected.
なお、NMOSトランジスタM1は、「第1MOSトランジスタ」に相当し、NMOSトランジスタM2は、「第2MOSトランジスタ」に相当する。また、電源ラインL1は、「第1ライン」に相当し、負荷ラインL2は、「第2ライン」に相当する。 The NOTE transistor M1 corresponds to the "first MOS transistor", and the norx transistor M2 corresponds to the "second MOS transistor". Further, the power supply line L1 corresponds to the "first line", and the load line L2 corresponds to the "second line".
==NMOSトランジスタM1,M2の構造==
図3は、NMOSトランジスタM1,M2の断面を示す図である。NMOSトランジスタM1,M2は、IC50の半導体基板200に形成されている。== Structure of the NaCl transistors M1 and M2 ==
FIG. 3 is a diagram showing a cross section of the nanotube transistors M1 and M2. The nanotube transistors M1 and M2 are formed on the
半導体基板200は、例えばシリコンで形成されたn型の基板であり、裏面側にはドレイン電極210、表面側には、ソース電極211a,211b、基板電極212a,212bが形成されている。ここで、ドレイン電極210、ソース電極211a,211b、基板電極212a,212bは、例えばポリシリコン等の導電材料や金属電極で形成されてよい。なお、NMOSトランジスタM1,M2の構造は同じであるため、以下、NMOSトランジスタM1について説明する。
The
また、図2と、図3とでは、NMOSトランジスタM1,M2の電極に、便宜上異なる符号を付しているが、NMOSトランジスタM1のドレイン電極210は“ドレイン電極D1”に相当し、ソース電極211aは“ソース電極S1”に相当する。また、ゲート電極241a(後述)は“ゲート電極G1”に相当する。
Further, in FIGS. 2 and 3, the electrodes of the nanotube transistors M1 and M2 are designated by different reference numerals for convenience, but the
半導体基板200の内部には、n型のドリフト領域220、n+型のドレイン領域221、p型のウェル領域222a、n+型のソース領域223a、p+型のコンタクト領域224a、ゲートトレンチ部230aが形成される。
Inside the
ドリフト領域220は、例えばリン等のn型の不純物を含む領域であり、ドレイン領域221は、リン等のn型の不純物をドリフト領域220より高濃度に含み、ドリフト領域220より裏面側に形成された領域である。
The
ウェル領域222aは、ドリフト領域220より表面側に形成された領域であり、ソース領域223aは、ウェル領域222aの一部に形成されたn+型の領域である。なお、以降、n+型またはp+型と記載した場合、n型またはp型よりもドーピング濃度が高いことを意味するものとする。また、ウェル領域222aの半導体基板200の表面側には、ウェル領域222aより、p型の不純物を高濃度に含むp+型のコンタクト領域224aが形成されている。なお、p型のウェル領域222aと、n型のドリフト領域220との間には、ボディダイオードであるダイオード60が形成される。
The
ゲートトレンチ部230aは、トレンチ内壁に形成されたゲート酸化膜240aと、トレンチ内にゲート酸化膜240aに覆われたゲート電極241aとを備える。なお、ゲート電極241aは、ポリシリコン等の導電材料で形成される。また、ゲートトレンチ部230aは、酸化膜231aで覆われており、酸化膜231aの表面側には、酸化膜231aを覆うよう、ソース電極211aが形成されている。
The
ここで、NMOSトランジスタM1のゲート-ソース間電圧と、NMOSトランジスタM2のゲート-ソース間電圧と、がそれぞれのしきい値電圧より高くなると、ウェル領域222a,222bにチャネルが形成され、NMOSトランジスタM1,M2はオンする。
Here, when the gate-source voltage of the MIMO transistor M1 and the gate-source voltage of the MIMO transistor M2 are higher than the respective threshold voltages, channels are formed in the
この結果、例えば、NMOSトランジスタM1のソース電極S1に電源電圧Vccが印加され、NMOSトランジスタM2のソース電極S2が接地電圧となると、図3の一点鎖線で示す経路で電流が流れることになる。 As a result, for example, when the power supply voltage Vcc is applied to the source electrode S1 of the nanotube transistor M1 and the source electrode S2 of the nanotube transistor M2 becomes the ground voltage, a current flows along the path shown by the one-point chain line in FIG.
なお、NMOSトランジスタM2の詳細な説明は省略したが、NMOSトランジスタM2のドレイン電極210は“ドレイン電極D2”に相当し、ソース電極211bは“ソース電極S2”に相当する。ゲート電極241bは“ゲート電極G2”に相当する。
Although detailed description of the nanotube transistor M2 has been omitted, the
===IC51===
図2のIC51は、指示信号Saに基づいて、“スイッチX1”をオン、オフする回路であり、電源回路70、制御回路71、チャージポンプ回路72、分離回路73、放電回路74、ゲート保護回路75,76、及び抵抗80~82を含んで構成される。=== IC51 ===
The
電源回路70は、バッテリー11からの電源電圧Vccに基づいて、制御回路71やチャージポンプ回路72等の回路を動作させるための電源電圧Vddを生成する。なお、電源電圧Vddは、電源電圧Vccより低い電圧である。
The
制御回路71は、指示信号Saに基づいて、“スイッチX1”をオンするための指示信号Sb(第1指示信号)と、“スイッチX1”をオフするための指示信号Sc(第2指示信号)と、を生成する論理回路である。
Based on the instruction signal Sa, the
チャージポンプ回路72は、指示信号Sbに基づいて、“スイッチX1”を構成するNMOSトランジスタM1,M2をオンするための所定の電圧Vcp(所定電圧)を生成する回路である。なお、チャージポンプ回路72の詳細については後述する。
The
分離回路73は、NMOSトランジスタM1,M2のそれぞれのゲート電極が接続された2つのライン(後述)が電気的に分離された状態で、電圧Vcpに応じた電圧を2つのラインに印加する回路である。分離回路73は、ダイオード100~103、抵抗104,105を含んで構成される。
The
ダイオード100のアノードには、電圧Vcpが印加され、カソードは、ダイオード101のアノードに接続されている。ダイオード101のカソードは、抵抗104の一端に接続され、抵抗104の他端は、ゲートラインL3に接続されている。
A voltage Vcp is applied to the anode of the
ここで、ゲートラインL3は、抵抗80を介してNMOSトランジスタM1のゲート電極G1に接続された配線である。
Here, the gate line L3 is a wiring connected to the gate electrode G1 of the nanotube transistor M1 via the
また、ダイオード102のアノードには、電圧Vcpが印加され、カソードは、ダイオード103のアノードに接続されている。ダイオード103のカソードは、抵抗105の一端に接続され、抵抗105の他端は、ゲートラインL4に接続されている。
Further, a voltage Vcp is applied to the anode of the
ここで、ゲートラインL4は、抵抗81を介してNMOSトランジスタM2のゲート電極G2に接続された配線である。
Here, the gate line L4 is a wiring connected to the gate electrode G2 of the NaOH transistor M2 via the
このため、直列に接続されたダイオード100,101、抵抗104は、電圧Vcpに応じた電圧を、ゲートラインL3,L4のうち、ゲートラインL3のみに印加する。一方、直列に接続されたダイオード102,103、抵抗105は、電圧Vcpに応じた電圧を、ゲートラインL3,L4のうち、ゲートラインL4のみに印加する。このような分離回路73を用いることにより、1つのチャージポンプ回路72から出力される電圧Vcpを、電気的に分離して設けられたゲートラインL3,L4のそれぞれに対して印加することができる。
Therefore, the
なお、本実施形態では、例えば、ゲートラインL3,L4には、2個のダイオードが接続されることとしたが、他の個数(例えば、1個や3個以上)であっても良い。分離回路73のダイオードの数を増加させることにより、電源電圧Vccが非常に高くなった場合であっても、チャージポンプ回路72に高い電圧が印加されることを防ぐことができる。
In this embodiment, for example, two diodes are connected to the gate lines L3 and L4, but the number may be another number (for example, one or three or more). By increasing the number of diodes in the
なお、ゲートラインL3は、分離回路73からの出力と、ゲート電極G1とを「電気的に接続する配線」であれば良い。このため、ゲートラインL3には、抵抗80が含まれてなくても良い。なお、ゲートラインL4についても、ゲートラインL3と同様である。ここで、ゲートラインL3は、「第3ライン」に相当し、ゲートラインL4は、「第4ライン」に相当する。また、ダイオード100,101のそれぞれは、「第1ダイオード」に相当し、ダイオード102,103のそれぞれは、「第2ダイオード」に相当する。
The gate line L3 may be any "wiring that electrically connects the output from the
放電回路74は、“スイッチX1”を構成するNMOSトランジスタM1,M2をオフするための回路であり、NMOSトランジスタ120、スイッチ121,122を含んで構成される。
The
NMOSトランジスタ120は、デプレッション型のトランジスタであり、ドレイン電極D3は、ゲートラインL3に接続され、ゲート電極G3及びソース電極S3は、抵抗82を介して負荷ラインL2に接続されている。このため、NMOSトランジスタ120は常にオンしているため、NMOSトランジスタM1のゲート容量は、NMOSトランジスタ120を介して放電されることになる。
The
なお、NMOSトランジスタ120が、NMOSトランジスタM1のゲート容量を放電する際の電流値は、NMOSトランジスタM1がオンとなる際には影響を与えないよう、十分小さい値が設定されている。また、NMOSトランジスタ120は、「第3MOSトランジスタ」に相当する。
It should be noted that the current value when the
スイッチ121は、ゲートラインL4と、端子GNDに接続された接地ラインL5との間に設けられ、スイッチ122は、ゲートラインL4と、負荷ラインL2との間に設けられている。そして、スイッチ121,122は、例えば、“スイッチX1”をオフするための指示信号Scに基づいてオンする。このため、NMOSトランジスタM2のゲート容量は、ゲートラインL4、スイッチ121、及び接地ラインL5の“経路A1”と、ゲートラインL4、スイッチ122、及び負荷ラインL2の“経路A2”と、を介して放電される。
The
なお、“スイッチX1”がオンの際には、負荷ラインL2には電源電圧Vccに応じた電圧が印加されている。このため、NMOSトランジスタM2のゲート容量は、まず、“経路A1”を介して放電される。ここで、接地ラインL5は、「第5ライン」に相当し、スイッチ121は、「第1スイッチ」に相当し、スイッチ122は、「第2スイッチ」に相当する。
When the "switch X1" is on, a voltage corresponding to the power supply voltage Vcc is applied to the load line L2. Therefore, the gate capacitance of the HCl transistor M2 is first discharged via the “path A1”. Here, the ground line L5 corresponds to the "fifth line", the
ゲート保護回路75は、NMOSトランジスタM1のゲート電極G1に対し、ソース電極S1の電圧が高くなり過ぎることを防ぐための回路であり、ダイオード130,131を含んで構成される。
The
ダイオード130のアノードは、電源ラインL1に接続され、カソードは、ダイオード131のアノードに接続されている。また、ダイオード130のカソードは、ゲートラインL3に接続されている。なお、ダイオード130,131のそれぞれの順方向電圧はVfであることとする。
The anode of the
このような場合、ソース電極S1の電圧が、ゲート電極G1の電圧より、ダイオード130,131の2つ分の順方向電圧(2×Vf)より高くなると、ダイオード130,131は、オンとなる。この結果、ゲート保護回路75は、NMOSトランジスタM1のソース電圧が、ゲート電圧より大きくなり過ぎることを抑制できる。したがって、本実施形態では、NMOSトランジスタM1のゲート酸化膜240a(図3参照)が、ダメージを受けることを防ぐことができる。また、これはNMOSトランジスタM1のゲート電極G1のゲート容量を予め充電するので、スイッチング期間を短くする効果を奏する。
In such a case, when the voltage of the source electrode S1 is higher than the voltage of the gate electrode G1 and the forward voltage (2 × Vf) for two of the
ゲート保護回路76は、NMOSトランジスタM2のゲート電極G2に対し、ソース電極S2の電圧が高くなり過ぎることを防ぐための回路であり、ダイオード132,133、抵抗134を含んで構成される。なお、バッテリー11の接続の向きが正常である場合、ソース電極S2の電圧が上昇することはないが、バッテリー11が逆接続されると、ソース電極S2の電圧は上昇する。
The
ダイオード132のアノードは、負荷ラインL2に接続され、カソードは、ダイオード133のアノードに接続されている。また、ダイオード133のカソードは、電流を制限するための抵抗134を介してゲートラインL4に接続されている。なお、ダイオード132,133のそれぞれの順方向電圧はVfであることする。
The anode of the
このような場合、ソース電極S2の電圧が、ゲート電極G2の電圧より、ダイオード132,133の2つ分の順方向電圧(2×Vf)より高くなると、ダイオード132,133は、オンとなる。この結果、ゲート保護回路76は、NMOSトランジスタM2のソース電圧が、ゲート電圧より大きくなり過ぎることを抑制できる。したがって、本実施形態では、NMOSトランジスタM2のゲート酸化膜240b(図3参照)が、ダメージを受けることを防ぐことができる。
In such a case, when the voltage of the source electrode S2 becomes higher than the voltage of the gate electrode G2 and the forward voltage (2 × Vf) for two of the
なお、アノード側が電源ラインL1に接続され、カソード側がゲートラインL3に接続されたダイオード130,131のそれぞれは、「第3ダイオード」に相当する。また、アノード側が負荷ラインL2に接続され、カソード側がゲートラインL4に接続されたダイオード132,133のそれぞれは、「第4ダイオード」に相当する。
Each of the
==チャージポンプ回路72の構成==
図4は、チャージポンプ回路72の一例を示す図である。チャージポンプ回路72は、発振器300、インバータ310,311、ダイオード320~323、及びコンデンサ330,331を含んで構成される。なお、ここでは、ダイオード320~323の順方向電圧を、“Vf”とする。== Configuration of
FIG. 4 is a diagram showing an example of the
発振器300は、例えば、“スイッチX1”をオンするための指示信号Sbに基づいて、所定の周波数のクロック信号CLKを出力する回路であり、インバータ310,311は、入力される信号の論理レベルを反転して出力する。
The
インバータ310、ダイオード320、コンデンサ330は、チャージポンプ回路72の1段目の昇圧回路を構成する。ダイオード320のアノードには、電源電圧Vddが印加され、カソードは、コンデンサ330の一端に接続される。また、コンデンサ330の他端には、インバータ310の出力が接続される。
The
インバータ311、ダイオード321,322、コンデンサ331は、チャージポンプ回路72の2段目の昇圧回路を構成する。
The
ダイオード321のアノードは、コンデンサ330の一端に接続され、カソードは、コンデンサ331の一端に接続される。ダイオード322のアノードには、電源電圧Vddが印加され、カソードは、コンデンサ331の一端に接続される。また、コンデンサ331の他端には、インバータ311の出力が接続される。
The anode of the
そして、2段目の昇圧回路のコンデンサ331の一端の電圧Vc2は、ダイオード323を介して、電圧Vcpとして出力される。
Then, the voltage Vc2 at one end of the
==チャージポンプ回路72の動作==
ここで、クロック信号CLKがハイレベル(以下、“H”レベル)であると、インバータ310の出力がローレベル(以下、“L”レベル)となり、コンデンサ330の一端の電圧Vc1は、ダイオード320を介して充電される。この結果、コンデンサ330の一端の電圧Vc1の電圧は、式(1)で表される。== Operation of
Here, when the clock signal CLK is at a high level (hereinafter, “H” level), the output of the
Vc1=Vdd-Vf・・・(1)
そして、クロック信号がLレベルになると、インバータ310の出力はHレベル(電源電圧Vdd)となるため、コンデンサ330の一端の電圧Vc1は、式(2)で表される。Vc1 = Vdd-Vf ... (1)
When the clock signal reaches the L level, the output of the
Vc1=2×Vdd-Vf・・・(2)
また、このタイミングにおいて、インバータ311の出力はLレベルであるため、コンデンサ331の他端は、接地電圧Vgnd(0V)となる。この結果、コンデンサ331の一端の電圧Vc2は、式(3)で表される。Vc1 = 2 × Vdd-Vf ... (2)
Further, at this timing, since the output of the
Vc2=2×Vdd-2×Vf・・・(3)
さらに、クロック信号CLKがHレベルになると、インバータ311の出力はHレベルとなるため、コンデンサ331の一端の電圧Vc2は、式(4)で表される。Vc2 = 2 × Vdd-2 × Vf ... (3)
Further, when the clock signal CLK becomes H level, the output of the
Vc2=3×Vdd-2×Vf・・・(4)
そして、ダイオード323のカソードには、分離回路73が接続されているため、ダイオード323から出力される電圧Vcpは、式(5)で表される。Vc2 = 3 × Vdd-2 × Vf ... (4)
Since the
Vc2=3×Vdd-3×Vf・・・(5)
なお、本実施形態のチャージポンプ回路72は、2段の昇圧回路を含むこととしたが、これに限られず、電圧VcpがNMOSトランジスタM1,M2をオンできる電圧であれば、どの様な構成であっても良い。Vc2 = 3 × Vdd-3 × Vf ... (5)
The
<<<IPS21の動作>>>
ここで、図1のモータ制御装置10において、IPS21の“スイッチX1”がオン、オフした際の出力電圧Voutについて説明する。なお、ここでは、バッテリー11は、正常な向きに接続されているため、端子VCCには、電源電圧Vccが印加され、端子OUTには、モータ12のコイル(不図示)を介して接地電圧が印加されている。また、チャージポンプ回路72では、十分短い時間で所望の電圧Vcpを生成するよう、クロック信号CLKの周期は設定されていることとする。<<< Operation of IPS21 >>>
Here, in the
図5は、IPS21の出力電圧Voutの変化の一例を示す図である。ここでは、時刻t0に、“スイッチX1”をオンするための“H”レベルの指示信号Sbが入力されることとする。なお、時刻t0以前には、“スイッチX1”をオフするための“H”レベルの指示信号Scが入力されている。このため、時刻t0以前においては、図2の放電回路74のNMOSトランジスタ120と、オンされたスイッチ121,122とによって、NMOSトランジスタM1,M2(“スイッチX1”)はオフとなっている。
FIG. 5 is a diagram showing an example of a change in the output voltage Vout of the
まず、時刻t0において、“スイッチX1”をオンすべく、指示信号Sbが“H”レベルとなり、指示信号Scが“L”レベルとなると、チャージポンプ回路72は、電圧Vcpを出力し、スイッチ121,122はオフする。
First, at time t0, when the instruction signal Sb becomes the “H” level and the instruction signal Sc becomes the “L” level in order to turn on the “switch X1”, the
チャージポンプ回路72が電圧Vcpを出力すると、分離回路73は、電圧Vcpに応じた電圧を、ゲートラインL3,L4のそれぞれに印加することになる。ここで、NMOSトランジスタM1のソース電極S1の電圧は、電源電圧Vccであり、NMOSトランジスタM2のソース電極S2の電圧は、接地電圧Vgnd(0V)である。このため、NMOSトランジスタM1,M2のうち、まず、NMOSトランジスタM2がオンする。
When the
そして、ゲートラインL3に印加される電圧が、NMOSトランジスタM1のソース電極S1の電圧である電源電圧Vccより、NMOSトランジスタM1の閾値電圧だけ高くなると、NMOSトランジスタM1はオンする。この結果、NMOSトランジスタM1,M2がともにオンとなる時刻t1には、出力電圧Voutは、電源電圧Vccまで上昇する。なお、ここでは、便宜上、NMOSトランジスタM1,M2のオン抵抗により電圧降下等は考慮していない。 Then, when the voltage applied to the gate line L3 is higher than the power supply voltage Vcc, which is the voltage of the source electrode S1 of the SOI transistor M1, by the threshold voltage of the SOI transistor M1, the SOI transistor M1 is turned on. As a result, at the time t1 when both the nanotube transistors M1 and M2 are turned on, the output voltage Vout rises to the power supply voltage Vcc. Here, for convenience, voltage drop and the like are not taken into consideration due to the on-resistance of the nanotube transistors M1 and M2.
そして、例えば、時刻t2に、“スイッチX1”をオフすべく、指示信号Sbが“L”レベルとなり、指示信号Scが“H”レベルとなると、チャージポンプ回路72は、電圧Vcpの出力を停止し、スイッチ121,122はオンする。
Then, for example, at time t2, when the instruction signal Sb becomes the “L” level and the instruction signal Sc becomes the “H” level in order to turn off the “switch X1”, the
ここで、本実施形態では、NMOSトランジスタ120が、NMOSトランジスタM1のゲート容量を放電する電流値は、NMOSトランジスタM1がオンとなる際には影響を与えないよう、十分小さい値が設定されている。一方、スイッチ121,122は、オン抵抗が十分小さいスイッチである。このため、NMOSトランジスタM2のゲート容量は、スイッチ121,122を介して短時間で放電され、NMOSトランジスタM2は、直ちにオフする。そして、NMOSトランジスタM2がオフとなると、電源電圧Vccは、ダイオード61で遮断される。この結果、例えば、時刻t3において、出力電圧Voutは、接地電圧へと低下することになる。
Here, in the present embodiment, the current value for discharging the gate capacitance of the HCl transistor M1 is set to a sufficiently small value so as not to have an influence when the nanotube transistor M1 is turned on. .. On the other hand, the
したがって、時刻t3において、NMOSトランジスタM1はオンの状態であるが、NMOSトランジスタM2がオフすることにより、端子VCCと、端子OUTとの間に設けられた“スイッチX1”はオフすることになる。 Therefore, at the time t3, the IGMP transistor M1 is in the on state, but when the norx transistor M2 is turned off, the “switch X1” provided between the terminal VCS and the terminal OUT is turned off.
本実施形態では、“スイッチX1”を構成するNMOSトランジスタM1,M2は、電気的に分離されたゲートラインL3,L4によりそれぞれ駆動される。つぎに、このような構成の“スイッチX1”を用いた場合と、ゲート電極が共通する2つのNMOSトランジスタによって構成される“スイッチ”を用いる場合とで、出力電圧Voutの変化の時間を比較する。 In the present embodiment, the nanotube transistors M1 and M2 constituting the "switch X1" are driven by electrically separated gate lines L3 and L4, respectively. Next, the time of change of the output voltage Vout is compared between the case of using the "switch X1" having such a configuration and the case of using the "switch" composed of two IGMP transistors having a common gate electrode. ..
<<<比較例に係るIPS25の構成>>
図6は、比較例に係るIPS25の構成の一例を示す図である。IPS25は、IPS21と同様に、スイッチ(後述)が形成されたIC55と、スイッチをオン、オフするための回路を有するIC56と、を含んで構成される。なお、図2のIPS21と、図6のIPS25において、同じ符号の付された素子、ブロックは同じである。<<< Configuration of IPS25 according to the comparative example >>
FIG. 6 is a diagram showing an example of the configuration of the
IC55は、IC50と同様に、NMOSトランジスタM1,M2を含む。ただし、NMOSトランジスタM1,M2のそれぞれのゲート電極G1,G2は接続されている。なお、IC55において、NMOSトランジスタM1,M2のゲート電極G1,G2以外の電極の接続は、IC50と同じである。また、以下、IC55において、NMOSトランジスタM1,M2で構成されるスイッチを、“スイッチX2”と称する。 The IC55, like the IC50, includes the nanotube transistors M1 and M2. However, the gate electrodes G1 and G2 of the nanotube transistors M1 and M2 are connected to each other. In the IC55, the connections of the electrodes other than the gate electrodes G1 and G2 of the nanotube transistors M1 and M2 are the same as those of the IC50. Hereinafter, in the IC55, the switch composed of the nanotube transistors M1 and M2 will be referred to as “switch X2”.
IC56は、“スイッチX2”を、オン、またはオフするための回路であり、電源回路70、制御回路71、チャージポンプ回路72、放電回路77、及び抵抗85を含んで構成される。ここで、IC56の電源回路70、制御回路71、チャージポンプ回路72は、IC51に含まれるブロックと同じであるため、放電回路77、及び抵抗85について説明する。
The
放電回路77は、“スイッチX2”を構成するNMOSトランジスタM1,M2をオフするための回路であり、スイッチ125,126を含んで構成される。
The
スイッチ125は、NMOSトランジスタM1,M2のゲート電極に接続されたゲートラインL6と、端子GNDに接続された接地ラインL5との間に設けられ、スイッチ126は、ゲートラインL6と、負荷ラインL2との間に設けられている。
The
そして、スイッチ125,126は、例えば、“スイッチX2”をオフするための指示信号Scに基づいてオンする。このため、NMOSトランジスタM1,M2のゲート容量は、ゲートラインL6、スイッチ125、及び接地ラインL5の経路と、ゲートラインL6、スイッチ126、及び負荷ラインL2の経路と、を介して放電される。
Then, the
抵抗85は、NMOSトランジスタM1,M2のゲート抵抗であり、例えば、図2のIPS21のNMOSトランジスタM1,M2のそれぞれのゲート抵抗と同じ抵抗値を有する。
The
<<<比較例に係るIPS25の動作>>
図7は、IPS25の出力電圧Voutの変化の一例を示す図である。なお、ここでは、図5で示したIPS21の出力電圧Voutの波形を比較対象として図示している。<< Operation of IPS25 according to the comparative example >>
FIG. 7 is a diagram showing an example of a change in the output voltage Vout of the
また、ここでは、図5と同様に、時刻t0に、“スイッチX1”をオンするための“H”レベルの指示信号Sbが入力されることとする。 Further, here, as in FIG. 5, it is assumed that the “H” level instruction signal Sb for turning on the “switch X1” is input at time t0.
まず、時刻t0において、“スイッチX2”をオンすべく、指示信号Sbが“H”レベルとなり、指示信号Scが“L”レベルとなると、チャージポンプ回路72は、電圧Vcpを出力し、スイッチ125,126はオフする。
First, at time t0, when the instruction signal Sb becomes the “H” level and the instruction signal Sc becomes the “L” level in order to turn on the “switch X2”, the
チャージポンプ回路72が電圧Vcpを出力すると、電圧Vcpが、ゲートラインL6に印加されることになる。ここで、NMOSトランジスタM1,M2のゲート電極は共通であるため、チャージポンプ回路72は、IPS21の“スイッチX1”と比較して、大きな容量を駆動する必要がある。この結果、上述した“スイッチX1”がオンする時刻t1より遅いタイミングの時刻t10に“スイッチX2”がオンし、出力電圧Voutが電源電圧Vccまで上昇する。このように、時刻t0~時刻t1までの期間は、時刻t0~時刻t10までの期間より短いため、IPS21は、“スイッチX1”をより短い期間でオンできる。
When the
また、例えば、時刻t2に、“スイッチX2”をオフすべく、指示信号Sbが“L”レベルとなり、指示信号Scが“H”レベルとなると、チャージポンプ回路72は、電圧Vcpの出力を停止し、スイッチ125,126はオンする。
Further, for example, at time t2, when the instruction signal Sb becomes the “L” level and the instruction signal Sc becomes the “H” level in order to turn off the “switch X2”, the
ここで、図2のIPS21においては、スイッチ121,122は、NMOSトランジスタM2のみのゲート容量を放電したが、図6のIPS25のスイッチ125,126は、NMOSトランジスタM1,M2のゲート容量を放電する必要がある。この結果、“スイッチX1”がオフする時刻t3より遅い時刻t11に、“スイッチX2”がオフし、出力電圧Voutは、接地電圧まで低下する。このように、時刻t2~時刻t3までの期間は、時刻t2~時刻t11までの期間より短いため、IPS21は、“スイッチX1”をより短い期間でオフできる。
Here, in the
===バッテリー11が逆接続された場合===
図8は、バッテリー11が逆接続された際のIPS21の動作を説明するため図である。なお、便宜上、図8においては、図2のIPS21の複数のブロックうち、逆接続の動作に関連する一部のブロックのみ図示している。=== When the
FIG. 8 is a diagram for explaining the operation of the
図9は、NMOSトランジスタ120の断面を示す図である。NMOSトランジスタ120は、IC51の半導体基板400に形成され、ポリシリコン等の導電材料で形成されたゲート電極410、ソース電極411、ドレイン電極412、基板電極413,414を備える。
FIG. 9 is a diagram showing a cross section of the
なお、図2及び図8と、図9とでは、NMOSトランジスタ120の電極に、便宜上異なる符号を付しているが、NMOSトランジスタ120のゲート電極410は“ゲート電極G3”に相当し、ソース電極411は“ソース電極S3”に相当する。また、ドレイン電極412は“ドレイン電極D3”に相当し、基板電極413,414は“基板電極B3”,“基板電極Bx”のそれぞれに相当する。
In addition, in FIGS. 2 and 8 and FIG. 9, although different reference numerals are given to the electrodes of the
半導体基板400の内部には、n型のドリフト領域420、p型のウェル領域421、n+型のソース領域422、n+型のドレイン領域423、n型のゲート領域424、p+型のコンタクト領域425、n+型のコンタクト領域426が形成されている。
Inside the
ドリフト領域420は、例えばリン等のn型の不純物を含む領域であり、ウェル領域421は、ドリフト領域420より表面側に形成された、p型の領域である。なお、ドリフト領域420は、「第1領域」に相当し、ウェル領域421は、「第2領域」に相当する。
The
ソース領域422、及びドレイン領域423は、ウェル領域421の一部に形成されたn+型の領域であり、ソース領域422と、ドレイン領域423との間のには、n型のゲート領域424が形成されている。
The
また、ウェル領域421の半導体基板400の表面側には、ウェル領域421より、p型の不純物を高濃度に含むコンタクト領域425が形成されている。なお、p型のウェル領域421と、n型のドリフト領域420との間には、寄生ダイオードであるダイオード500が形成される。
Further, on the surface side of the
さらに、n型のドリフト領域420の半導体基板400の表面側には、n型の不純物を高濃度に含むコンタクト領域426が形成されている。
Further, a
図8において、バッテリー11が逆接続されると、端子OUTには、バッテリー11の正極の電源電圧Vccが、モータ12のモータコイル(不図示)やスイッチ31を介して印加される。一方、端子VCCには、バッテリー11の負極の電圧が印加される。
In FIG. 8, when the
このような状態において、端子OUTに印加された電源電圧Vccは、モータ12のモータコイル(不図示)や負荷ラインL2等を介し、NMOSトランジスタ120のソース電極S3、ゲート電極G3及び基板電極B3に印加される。
In such a state, the power supply voltage Vcc applied to the terminal OUT is applied to the source electrode S3, the gate electrode G3, and the substrate electrode B3 of the
ここで、NMOSトランジスタ120は、n型の半導体基板400に形成されているため、n型の半導体基板400の基板電極Bxは、通常、最も高い電位である電源電圧Vccが印加されるよう、端子VCCの電源ラインL1に接続されている。
Here, since the
ただし、バッテリー11が逆接続されている状態では、基板電極Bxにバッテリー11の負極の電圧が印加されることになるため、図9で示した寄生ダイオードであるダイオード500がオンする。この結果、NMOSトランジスタ120のソース電極S3、ゲート電極G3及び基板電極B3の電圧は、電源電圧Vccから、ダイオード500の“順方向電圧Vfx”まで低下することになる。
However, in the state where the
このため、仮に、NMOSトランジスタM1のゲート容量に電荷が蓄積されていた場合であっても、NMOSトランジスタM1のゲート容量は、ゲートラインL3、NMOSトランジスタ120のドレイン電極D3、ダイオード500、基板電極B3を介して放電される。なお、図8において、NMOSトランジスタM1のゲート容量が放電される経路を、一点鎖線で図示している。
Therefore, even if an electric charge is accumulated in the gate capacitance of the nanotube transistor M1, the gate capacitance of the norx transistor M1 is the gate line L3, the drain electrode D3 of the
また、本実施形態では、NMOSトランジスタM1の閾値電圧を、ダイオード500の“順方向電圧Vfx”より高く設定している。このため、このような経路で、NMOSトランジスタM1のゲートが放電されることにより、NMOSトランジスタM1は確実にオフする。
Further, in the present embodiment, the threshold voltage of the NOTE transistor M1 is set higher than the “forward voltage Vfx” of the
したがって、バッテリー11が逆接続されると、端子OUTに印加された電源電圧Vccは、ダイオード61を介してNMOSトランジスタM1へと出力されるが、オフされたNMOSトランジスタM1で遮断される。この結果、本実施形態では、バッテリー11が逆接続された場合であっても、IPS21は、モータ12等を適切に保護することができる。
Therefore, when the
===まとめ===
以上、本実施形態のモータ制御装置10について説明した。本実施形態では、“スイッチX1”を構成するNMOSトランジスタM1,M2のゲートラインL3,L4は、電気的に分離されている。このため、例えば、図7に示したように、“スイッチX1”のスイッチング期間は短くなる。=== Summary ===
The
また、本実施形態では、電圧Vcpは、ダイオード100,101を介してゲートラインL3に印加され、ダイオード102,103を介してゲートラインL4に印加されている。このため、1つのチャージポンプ回路72から出力される電圧Vcpを、電気的に分離して、ゲートラインL3,L4に印加することができる。
Further, in the present embodiment, the voltage Vcp is applied to the gate line L3 via the
また、例えば、ゲートラインL3,L4のそれぞれに対しチャージポンプ回路を設けても良いが、そのような構成とすると、回路規模が大きくなる。本実施形態では、分離回路73を用いているため、回路規模を小さく保ちつつ、電気的に分離したゲートラインL3,L4に電圧を印加できる。
Further, for example, a charge pump circuit may be provided for each of the gate lines L3 and L4, but such a configuration increases the circuit scale. In this embodiment, since the
また、本実施形態のダイオード130,131は、NMOSトランジスタM1のゲート電極G1に対し、ソース電極S1の電圧が高くなり過ぎることを防ぐことができるため、NMOSトランジスタM1のゲート酸化膜がダメージを受けることを抑制できる。さらに、ダイオード130,131は、スイッチX1をオンする前に、NMOSトランジスタM1のゲート電極G1のゲート容量を予め充電する効果を奏する。
Further, since the
また、本実施形態のダイオード132,133は、NMOSトランジスタM2のゲート電極G2に対し、ソース電極S2の電圧が高くなり過ぎることを防ぐことができるため、NMOSトランジスタM2のゲート酸化膜がダメージを受けることを抑制できる。
Further, since the
また、放電回路74は、指示信号Scに基づいて、NMOSトランジスタM2のゲート容量を放電するため、確実にNMOSトランジスタM2はオフされる。
Further, since the
また、例えば、放電回路74のスイッチ121は、NMOSトランジスタM2のゲート容量を、接地ラインL5へと放電する。このため、例えば、スイッチ121のみの場合と比較すると、NMOSトランジスタM2をオフする期間を短くすることができる。
Further, for example, the
また、ゲートラインL3,L4のそれぞれには、抵抗80,81が設けられているため、NMOSトランジスタM1,M2がオンする際のノイズが抑制される。
Further, since the
また、NMOSトランジスタM1のゲート容量は、デプレッション型のNMOSトランジスタ120によって放電される。NMOSトランジスタ120は、複雑な回路を用いることなく、確実にNMOSトランジスタM1をオフできる。
Further, the gate capacitance of the HCl transistor M1 is discharged by the depletion
また、NMOSトランジスタ120は、例えば、n型のドリフト領域420に形成された、p型のウェル領域421に形成されている。このような構成では、バッテリー11が逆接続された際には、NMOSトランジスタ120の寄生のダイオード500はオンする。この結果、NMOSトランジスタM1のゲート容量を放電することができる。
Further, the
また、本実施形態では、NMOSトランジスタM1の閾値電圧は、ダイオード500の“順方向電圧Vfx”より大きい値となっている。このため、NMOSトランジスタM1のゲート容量が、ダイオード500を介して放電されると、NMOSトランジスタM1は確実にオフされる。これにより、バッテリー11が逆接続された場合であっても、IPS21は、負荷を確実に保護することができる。
Further, in the present embodiment, the threshold voltage of the NOTE transistor M1 is larger than the “forward voltage Vfx” of the
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。 The above embodiment is for facilitating the understanding of the present invention, and is not for limiting the interpretation of the present invention. Further, the present invention can be changed or improved without departing from the spirit thereof, and it goes without saying that the present invention includes an equivalent thereof.
例えば、本実施形態では、ECU20のスイッチ31を介して、IPS21の出力電圧Voutが、負荷であるモータ12に印加されることとしたが、これに限られない。例えば、IPS21の出力電圧Voutが、モータ12に直接印加されることとしても良い。
For example, in the present embodiment, the output voltage Vout of the
また、IC51は、n型の半導体基板であることとしたが、例えば、p型の半導体基板であっても良い。また、IC51に、p型の半導体基板を用いた場合、NMOSトランジスタ120に寄生のダイオード500が形成されるよう、ツインウェル、またはトリプルウェル構造の半導体装置を用いれば、本実施形態と同様の効果を得ることができる。
Further, although the
10 モータ制御装置
11 バッテリー
12 モータ
20 ECU
21,25 IPS
50,51,55,56 IC
60,61,100~103,130~133,320~323,500 ダイオード
70 電源回路
71 制御回路
72 チャージポンプ回路
73 分離回路
74,77 放電回路
75,76 ゲート保護回路
80~82,85,104,105,134 抵抗
120,M1,M2 NMOSトランジスタ
121,122,125,126 スイッチ
200,400 半導体基板
220,420 ドリフト領域
222,421 ウェル領域
223,422 ソース領域
221,423 ドレイン領域
224,425,426 コンタクト領域
230 ゲートトレンチ部
231 酸化膜
240 絶縁膜
300 発振器
310,311 インバータ
330,331 コンデンサ
G1~G3,241,410 ゲート電極
S1~S3,211,411 ソース電極
D1~D3,210,412 ドレイン電極
B3,Bx,212,413,414 基板電極
424 ゲート領域
10
21,25 IPS
50, 51, 55, 56 IC
60,61,100 to 103,130 to 133,320 to 323,500
Claims (15)
前記第1MOSトランジスタのゲート電極に接続された第3ラインと、
前記第2MOSトランジスタのゲート電極に接続され、前記第3ラインと電気的に分離して設けられた第4ラインと、
前記第1MOSトランジスタをオンするための電圧を、前記第3ラインに印加する第1ダイオードと、
前記第2MOSトランジスタをオンするための電圧を、前記第4ラインに印加する第2ダイオードと、
前記第1及び第2MOSトランジスタのオンを指示する第1指示信号に基づいて、前記第1及び第2ダイオードに所定電圧を出力するチャージポンプ回路と、
を備えること、
を特徴とする半導体装置。 The first and second MOS transistors in which the drain electrodes are connected in series between the first line to which the power supply voltage is applied and the second line to which the load is connected, and
The third line connected to the gate electrode of the first MOS transistor and
A fourth line connected to the gate electrode of the second MOS transistor and electrically separated from the third line,
A first diode that applies a voltage for turning on the first MOS transistor to the third line, and
A second diode that applies a voltage for turning on the second MOS transistor to the fourth line,
A charge pump circuit that outputs a predetermined voltage to the first and second diodes based on the first instruction signal instructing the first and second MOS transistors to be turned on.
To prepare for
A semiconductor device characterized by.
前記第2MOSトランジスタのオフを指示する第2指示信号に基づいて、前記第2MOSトランジスタのゲート容量を放電する放電回路を備えること、
を特徴とする半導体装置。 The semiconductor device according to claim 1.
Provided with a discharge circuit for discharging the gate capacitance of the second MOS transistor based on the second instruction signal instructing the second MOS transistor to be turned off .
A semiconductor device characterized by.
前記放電回路は、
前記第4ラインと、接地側の第5ラインとの間に設けられ、前記第2指示信号に基づいてオンする第1スイッチと、
前記第4ラインと、前記第2ラインとの間に設けられ、前記第2指示信号に基づいてオンする第2スイッチと、
を含むこと、
を特徴とする半導体装置。 The semiconductor device according to claim 2.
The discharge circuit
A first switch provided between the fourth line and the fifth line on the ground side and turned on based on the second instruction signal, and
A second switch provided between the fourth line and the second line and turned on based on the second instruction signal, and
To include,
A semiconductor device characterized by.
前記第1MOSトランジスタのゲート電極に接続された第3ラインと、
前記第2MOSトランジスタのゲート電極に接続され、前記第3ラインと電気的に分離して設けられた第4ラインと、
前記第2MOSトランジスタのオフを指示する第2指示信号に基づいて、前記第2MOSトランジスタのゲート容量を放電する放電回路を備え、
前記放電回路は、
前記第4ラインと、接地側の第5ラインとの間に設けられ、前記第2指示信号に基づいてオンする第1スイッチと、
前記第4ラインと、前記第2ラインとの間に設けられ、前記第2指示信号に基づいてオンする第2スイッチと、
を含むこと、
を特徴とする半導体装置。 The first and second MOS transistors in which the drain electrodes are connected in series between the first line to which the power supply voltage is applied and the second line to which the load is connected, and
The third line connected to the gate electrode of the first MOS transistor and
A fourth line connected to the gate electrode of the second MOS transistor and electrically separated from the third line,
A discharge circuit for discharging the gate capacitance of the second MOS transistor is provided based on the second instruction signal instructing the second MOS transistor to be turned off.
The discharge circuit
A first switch provided between the fourth line and the fifth line on the ground side and turned on based on the second instruction signal, and
A second switch provided between the fourth line and the second line and turned on based on the second instruction signal, and
To include,
A semiconductor device characterized by.
前記第1MOSトランジスタをオンするための電圧を、前記第3ラインに印加する第1ダイオードと、
前記第2MOSトランジスタをオンするための電圧を、前記第4ラインに印加する第2ダイオードと、
を備えることを特徴とする半導体装置。 The semiconductor device according to claim 4 .
A first diode that applies a voltage for turning on the first MOS transistor to the third line, and
A second diode that applies a voltage for turning on the second MOS transistor to the fourth line,
A semiconductor device characterized by being equipped with.
前記第1MOSトランジスタのゲート電極に接続された第3ラインと、
前記第2MOSトランジスタのゲート電極に接続され、前記第3ラインと電気的に分離して設けられた第4ラインと、
デプレッション型の第3MOSトランジスタと、
を備え、
前記第3MOSトランジスタは、ゲート電極とソース電極とが前記第2ラインに接続され、ドレイン電極が前記第3ラインに接続されること、
を特徴とする半導体装置。 The first and second MOS transistors in which the drain electrodes are connected in series between the first line to which the power supply voltage is applied and the second line to which the load is connected, and
The third line connected to the gate electrode of the first MOS transistor and
A fourth line connected to the gate electrode of the second MOS transistor and electrically separated from the third line,
Depression type 3rd MOS transistor and
Equipped with
In the third MOS transistor, the gate electrode and the source electrode are connected to the second line, and the drain electrode is connected to the third line.
A semiconductor device characterized by.
前記第3MOSトランジスタは、NMOSトランジスタであって、半導体基板のn型の第1領域に形成されたp型の第2領域に形成されていること、
を特徴とする半導体装置。 The semiconductor device according to claim 6.
The third MOS transistor is an µtransistor and is formed in a p-type second region formed in the n-type first region of the semiconductor substrate.
A semiconductor device characterized by.
前記第1MOSトランジスタの閾値電圧は、前記第1及び第2領域で形成される寄生ダイオードの順方向電圧より大きいこと、
を特徴とする半導体装置。 The semiconductor device according to claim 7 .
The threshold voltage of the first MOS transistor is larger than the forward voltage of the parasitic diode formed in the first and second regions .
A semiconductor device characterized by.
前記第1MOSトランジスタをオンするための電圧を、前記第3ラインに印加する第1ダイオードと、
前記第2MOSトランジスタをオンするための電圧を、前記第4ラインに印加する第2ダイオードと、
を備えることを特徴とする半導体装置。 The semiconductor device according to any one of claims 6 to 8.
A first diode that applies a voltage for turning on the first MOS transistor to the third line, and
A second diode that applies a voltage for turning on the second MOS transistor to the fourth line,
A semiconductor device characterized by being equipped with.
前記第1及び第2MOSトランジスタのオンを指示する第1指示信号に基づいて、前記第1及び第2ダイオードに所定電圧を出力するチャージポンプ回路を備えること、A charge pump circuit that outputs a predetermined voltage to the first and second diodes based on the first instruction signal instructing the on of the first and second MOS transistors is provided.
を特徴とする半導体装置。A semiconductor device characterized by.
前記第2MOSトランジスタのオフを指示する第2指示信号に基づいて、前記第2MOSトランジスタのゲート容量を放電する放電回路を備えること、Provided with a discharge circuit for discharging the gate capacitance of the second MOS transistor based on the second instruction signal instructing the second MOS transistor to be turned off.
を特徴とする半導体装置。A semiconductor device characterized by.
前記放電回路は、The discharge circuit
前記第4ラインと、接地側の第5ラインとの間に設けられ、前記第2指示信号に基づいてオンする第1スイッチと、A first switch provided between the fourth line and the fifth line on the ground side and turned on based on the second instruction signal, and
前記第4ラインと、前記第2ラインとの間に設けられ、前記第2指示信号に基づいてオンする第2スイッチと、A second switch provided between the fourth line and the second line and turned on based on the second instruction signal, and
を含むこと、To include,
を特徴とする半導体装置。A semiconductor device characterized by.
アノード側が前記第1ラインに接続され、カソード側が前記第3ラインに接続された第3ダイオードを備えること、The anode side is connected to the first line, and the cathode side is provided with a third diode connected to the third line.
を特徴とする半導体装置。A semiconductor device characterized by.
アノード側が前記第2ラインに接続され、カソード側が前記第4ラインに接続された第4ダイオードを備えること、The anode side is connected to the second line, and the cathode side is provided with a fourth diode connected to the fourth line.
を特徴とする半導体装置。A semiconductor device characterized by.
前記第3ラインと、前記第4ラインとにそれぞれ、抵抗が設けられていること、The third line and the fourth line are provided with resistances, respectively.
を特徴とする半導体装置。A semiconductor device characterized by.
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